CN105226040B - 一种硅基模块的封装结构及其封装方法 - Google Patents

一种硅基模块的封装结构及其封装方法 Download PDF

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Abstract

本发明涉及一种硅基模块的封装结构及其封装方法，属于半导体封装技术领域。其包括硅基本体、硅基芯片和金属芯焊球，所述硅基芯片的正面覆盖图案化的钝化层并开设露出电极的上表面的钝化层开口，在所述钝化层开口内设置镍/金层和焊球，所述金属芯焊球设置于硅基芯片的旁侧，所述硅基本体的上表面选择性地设置再布线金属层，所述金属芯焊球与再布线金属层固连，所述硅基芯片与再布线金属层正装固连，并实现电气连通，所述焊球的顶高和金属芯焊球的顶高在同一平面。本发明提供了一种封装结构简洁、保证各项性能指标的硅基模块的封装结构，同时降低了封装方法的工艺难度。

Description

一种硅基模块的封装结构及其封装方法
技术领域
本发明涉及一种硅基模块的封装结构及其封装方法，属于半导体封装技术领域。
背景技术
随着电子工业的不断发展，印刷电路板PCB上集成的器件越来越多，因此单个器件的小型化已经成为器件封装工艺发展的必然趋势。
其中，MOSFET(金属氧化物半导体场效应管)是利用电场效应来控制半导体的场效应晶体管。由于MOSFET 具有可实现低功耗电压控制的特性，近年来受到越来越多的关注。MOSFET 芯片的源极(Source)和栅极(Gate)位于芯片的正面，其漏极(Drain) 通常设置在芯片的背面。
MOSFET的封装要求是大电流的承载能力、高效的导热能力以及较小的封装尺寸。通常的封装方法是将漏极与引线框或基板直接连接，源极和栅极通过打线粗的金属引线或宽的铝帯与引线框或基板间接连接，但此种封装形式的硅基模块的封装结构往往较大，且只能实现单面的散热，因散热满足不了需求而往往导致电流承载能力的下降。当然也有少数产品采用夹持Clip封装结构进行封装，可以实现双面散热，但其封装结构繁杂且封装良率偏低，生产成本偏高。因此，产业需要不断寻找新的封装结构技术，以在保证各项性能指标的同时满足更小的封装结构，并降低封装方法的工艺难度。
发明内容
本发明的目的在于克服上述不足，提供一种封装结构简洁、保证各项性能指标的硅基模块的封装结构及其封装方法，以降低封装方法的工艺难度。
本发明是这样实现的：
本发明一种硅基模块的封装结构，其包括硅基本体，所述硅基本体的上表面设置绝缘层，
还包括硅基芯片和金属芯焊球，所述硅基芯片的正面设有若干个电极、背面设有金属层，所述硅基芯片的正面覆盖图案化的钝化层并开设露出电极的上表面的钝化层开口，所述钝化层开口呈阵列状分布，在所述钝化层开口内依次设置镍/金层和焊球，所述焊球通过镍/金层分别与电极固连；
所述金属芯焊球设置于硅基芯片的旁侧，所述金属芯焊球的内芯为金属芯，其最外层包裹焊接层；
所述硅基本体的横截面尺寸大于硅基芯片的横截面尺寸，所述硅基本体承载金属芯焊球和硅基芯片，所述硅基本体的绝缘层上选择性地设置再布线金属层，所述金属芯焊球通过焊接层与再布线金属层固连，所述硅基芯片的背面的金属层与再布线金属层之间设置焊锡层，所述硅基芯片与再布线金属层正装固连，并实现电气连通，所述焊球的顶高和金属芯焊球的顶高在同一平面。
进一步地，所述焊球的顶高和金属芯焊球的顶高在同一水平面。
可选地，所述金属芯与焊接层之间设置金属镍层或镍/金层。
可选地，所述金属芯呈球状。
可选地，所述硅基芯片的电极包括源极和栅极，该硅基芯片的背面的金属层为漏极。
可选地，所述钝化层开口呈阵列状分布。
可选地，还包括填充剂，所述填充剂填充金属芯焊球、硅基芯片与硅基本体彼此之间的空间。
本发明一种硅基模块的封装结构的封装方法的工艺流程如下：
步骤一：取圆片Ⅰ，设置于其正面的电极露出钝化层开口，清洗该圆片Ⅰ；
步骤二：在圆片Ⅰ的电极的上表面化学镀镍/金层；
步骤三：减薄圆片Ⅰ的背面厚度；
步骤四：在减薄后的圆片Ⅰ的背面通过电子束蒸发工艺形成金属层；
步骤五：切割圆片Ⅰ，形成复数颗独立的硅基芯片单体；
步骤六：另取一上表面覆盖绝缘层的圆片Ⅱ，清洗该圆片Ⅱ；
步骤七：在该圆片Ⅱ的绝缘层的表面利用成熟的金属再布线工艺选择性地形成再布线金属层，其中部分再布线金属层分别作为焊盘Ⅰ、焊盘Ⅱ使用；
步骤八：在焊盘Ⅰ上印刷焊膏；
步骤九：将硅基芯片单体有序地贴装至焊盘Ⅰ上，其背面与再布线金属层连接，并回流固定硅基芯片单体；
步骤十：在焊盘Ⅱ上植金属芯焊球；
步骤十一：在圆片Ⅱ的边缘设置围坝，围坝的顶高不低于金属芯焊球的顶高；
步骤十二：在围坝内点填充剂，填充剂的平面不高于硅基芯片单体的钝化层的平面；
步骤十三：在硅基芯片单体的电极的镍/金层的上表面上植焊球；
步骤十四：撤围坝，并将完成封装工艺的上述圆片Ⅱ切割成复数颗独立的硅基模块的封装结构单体。
可选地，在步骤一中，所述钝化层开口呈阵列状分布。
可选地，在步骤四中，所述金属层的材质为三层结构的钛/镍/金或钛/镍/银。
本发明的有益效果是：
1、本发明的封装结构选用直径尺寸合适的金属芯焊球与硅基模块匹配，作为电信号的输入/输出端，直接焊接固定于目标位置，使用方便，降低了封装方法的工艺难度；
2、本发明的封装结构用硅基载体承载金属芯焊球和与之正装连接的硅基模块，硅基载体、金属芯焊球和硅基模块正面的焊球提供了足够有效地散热渠道，保证了整个封装结构的导热性能，同时巧妙地搭建硅基模块与金属芯焊球、再布线金属层之间的电信通路，将硅基模块背面电极的电信号引至整个封装结构的正面，使整个封装结构简洁、紧凑，符合小型化封装要求，同时保证了其各项性能指标；
3、本发明的封装方法采用成熟的芯片封装工艺和高精度的再布线金属层工艺来封装尺寸进一步缩小的硅基芯片，如MOSFET芯片，克服了现有的封装结构繁杂且工序复杂的半导体封装技术缺陷，降低了封装方法的工艺难度。
附图说明
图1为本发明一种硅基模块的封装结构的正面结构示意图；
图2为图1的A-A剖面示意图；
图3为图2实施例的硅基模块的封装结构的封装方法的工艺流程示意图；
图中：
硅基芯片100
芯片本体102
源极121
栅极122
漏极123
钝化层130
钝化层开口131
镍/金层140
焊球150
硅基载体202
再布线金属层210
绝缘层230
焊锡层400
金属芯焊球600
金属芯610
焊接层620
填充剂700
金属凸块结构800
金属柱810
焊料凸点820。
具体实施方式
现在将在下文中参照附图更加充分地描述本发明的硅基模块的封装结构，在附图中示出了本发明的示例性实施例，从而本公开将本发明的范围充分地传达给本领域的技术人员。然而，本发明可以以许多不同的形式实现，并且不应被解释为限制于这里阐述的实施例。以下特举出本发明的实施例，并配合附图作详细说明。以下实施例的元件和设计是为了简化所公开的发明，并非用以限定本发明。
实施例一，参见图1和图2
图1为本发明一种硅基模块的封装结构的正面结构示意图，图2为图1的A-A剖面示意图。由图1和图2可以看出，本发明的硅基模块的封装结构包括硅基芯片100、金属芯焊球600和硅基载体202，硅基载体202的横截面尺寸大于硅基芯片100的横截面尺寸，硅基芯片100、金属芯焊球600设置在硅基载体202的上方。金属芯焊球600的内芯为球状的金属芯610，金属芯610的材质一般为铜，或在铜芯外裹一层金属镍层或镍/金层，金属芯610的最外层包裹焊接层620，焊接层620的材质为锡或锡的合金。铜质的金属芯610增强了金属芯焊球600的强度，并使该金属芯焊球600具有导电、导热的作用。另外，具有导电、导热作用的钛、镍、金、银等一种金属或任意几种金属的组合亦可为金属芯610的材质。根据金属芯610的大小可以制成直径尺寸不一、适合各种使用条件的金属芯焊球600。金属芯焊球600设置于硅基芯片100的旁侧。一般地，金属芯焊球600设置于硅基芯片100的一侧，如图1所示，或根据实际需要排布金属芯焊球600与硅基芯片100的位置。
本发明的硅基模块的封装结构的硅基芯片100以功率MOSFET芯片示例。功率MOSFET芯片的芯片本体102的正面设置有源极121和栅极122，其中栅极122较小，位于芯片本体102的一角，其芯片本体102的背面设置金属层作为漏极123。该金属层的材质一般为三层结构的钛/镍/金、钛/镍/银等。硅基芯片100的正面覆盖氧化硅、氮化硅或树脂类介电材质的图案化的钝化层130，该钝化层130开设的钝化层开口131露出源极121和栅极122的上表面，如图1所示，钝化层开口131在源极121和栅极122的上表面呈阵列状分布，图中以3*3示例。并在钝化层开口131内设置先化学镀金属镍层、再化学浸金，形成两层结构的镍/金层140，其厚度一般为1~3微米，以保护源极121和栅极122不被氧化或腐蚀，同时易于焊接，且不影响整体的电热性能。焊球150通过镍/金层140分别与源极121和栅极122固连。
在硅基载体202的上表面设置绝缘层230，再在绝缘层230上选择性地设置采用圆片级金属再布线工艺成形的再布线金属层210，并在再布线金属层210的上表面设置焊盘Ⅰ211、焊盘Ⅱ212。其中，焊盘Ⅰ211较大，用于固定硅基芯片100；焊盘Ⅱ212有多个，用于固定金属芯焊球600。硅基芯片100的漏极123通过焊锡层400与再布线金属层210的焊盘Ⅰ211固定连接，金属芯焊球600通过其底部的焊接层620与再布线金属层210的焊盘Ⅱ212固定连接，并通过调整焊球150和金属芯焊球600的大小和/或焊锡层400、焊接层620与再布线金属层210的接触厚度来调整硅基芯片100的焊球150的顶高和金属芯焊球600的顶高，使其在同一平面，并以硅基芯片100的焊球150的顶高和金属芯焊球600的顶高在同一水平面为佳。
填充剂700填充金属芯焊球600、硅基芯片100与硅基载体202之间的空间，其高度与硅基芯片100的钝化层130的高度齐平或略低于硅基芯片100的钝化层130的高度。填充剂700的材质目前以环氧树脂、酚醛树脂、有机硅树脂和不饱和聚酯树脂最为常用，并在其中添加氧化硅、氧化铝等填充料，以改善包封料的强度、电性能、粘度等性能，并提升封装结构的热机械可靠性。填充剂700固化完成后，呈固体状，可以起到防水、防潮、防震、防尘、散热、绝缘等保护作用。
本发明的硅基模块的封装结构通过金属芯焊球600将硅基芯片100背面的漏极123电信号引至硅基芯片100的正面，与源极121和栅极122在同一平面，以方便硅基模块的封装结构与电路板实现贴装连接。同时，具有一定厚度的硅基载体202承载金属芯焊球600与硅基芯片100，能够有效地导热、散热，以及控制翘曲作用，以提高整个硅基模块的封装结构的性能，并延长封装结构的使用寿命。
上述硅基模块的封装结构的封装方法的工艺流程，如图3所示，具体的工艺步骤如下：
步骤一：取来料MOSFET芯片圆片，其源极和栅极露出钝化层开口，所述钝化层开口131呈阵列状分布，清洗该来料圆片表面的灰尘、杂质等污物；
步骤二：在来料圆片的MOSFET芯片的源极和栅极的上表面先化学镀金属镍层再化学浸金，形成填满钝化层开口的两层结构的镍/金层；
步骤三：减薄来料圆片的背面厚度，减薄程度根据实际情况确定；
步骤四：在减薄后的来料圆片的背面通过电子束蒸发工艺形成钛/镍/金、钛/镍/银等金属层，作为MOSFET芯片的漏极；
步骤五：切割MOSFET芯片圆片，形成复数颗独立的MOSFET芯片单体；
步骤六：另取一圆片Ⅱ，该圆片Ⅱ可以是无功能的普通圆片，其上表面覆盖绝缘层，清洗该圆片Ⅱ；
步骤七：在该圆片Ⅱ的绝缘层的表面利用成熟的金属再布线工艺形成不连续的再布线金属层，其中部分再布线金属层分别作为焊盘Ⅰ、焊盘Ⅱ使用；
步骤八：在焊盘Ⅰ上印刷焊膏；
步骤九：将MOSFET芯片单体有序地贴装至焊盘Ⅰ上，其背面与再布线金属层连接，并回流固定MOSFET芯片单体；
步骤十：在焊盘Ⅱ上植金属芯焊球；
步骤十一：在圆片Ⅱ的边缘设置围坝，围坝的顶高不低于金属芯焊球的顶高；
步骤十二：在围坝内点填充剂，填充剂的平面不高于MOSFET芯片单体的钝化层的平面；
步骤十三：在MOSFET芯片单体的源极和栅极的镍/金层的上表面上植焊球；
步骤十四：撤围坝，并将完成封装工艺的上述圆片Ⅱ切割成复数颗独立的硅基模块的封装结构单体。
本发明一种硅基模块的封装结构及其封装方法不限于上述优选实施例，本发明的硅基模块的封装结构的硅基芯片100还可以是IC芯片、Low-k 芯片等；再布线金属层可以是单层，如图2所示，再布线金属层也可以是多层，以适应微小或超小型MOSFET的源极、栅极或其他功能的电信号的引出。
因此，任何本领域技术人员在不脱离本发明的精神和范围内，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围内。

Claims (3)

1.一种硅基模块的封装结构的封装方法，其工艺流程如下：
步骤一：取圆片Ⅰ，设置于其正面的电极露出钝化层开口，清洗该圆片Ⅰ；
步骤二：在圆片Ⅰ的电极的上表面化学镀镍/金层；
步骤三：减薄圆片Ⅰ的背面厚度；
步骤四：在减薄后的圆片Ⅰ的背面通过电子束蒸发工艺形成金属层；
步骤五：切割圆片Ⅰ，形成复数颗独立的硅基芯片单体；
步骤六：另取一上表面覆盖绝缘层的圆片Ⅱ，清洗该圆片Ⅱ；
步骤七：在该圆片Ⅱ的绝缘层的表面利用成熟的金属再布线工艺选择性地形成再布线金属层，其中部分再布线金属层分别作为焊盘Ⅰ、焊盘Ⅱ使用；
步骤八：在焊盘Ⅰ上印刷焊膏；
步骤九：将硅基芯片单体有序地贴装至焊盘Ⅰ上，其背面与再布线金属层连接，并回流固定硅基芯片单体；
步骤十：在焊盘Ⅱ上植金属芯焊球；
步骤十一：在圆片Ⅱ的边缘设置围坝，围坝的顶高不低于金属芯焊球的顶高；
步骤十二：在围坝内点填充剂，填充剂的平面不高于硅基芯片单体的钝化层的平面；
步骤十三：在硅基芯片单体的电极的镍/金层的上表面上植焊球；
步骤十四：撤围坝，并将完成封装工艺的上述圆片Ⅱ切割成复数颗独立的硅基模块的封装结构单体。
2.根据权利要求1所述的一种硅基模块的封装结构的封装方法，其特征在于：在步骤一中，所述钝化层开口呈阵列状分布。
3.根据权利要求1所述的一种硅基模块的封装结构的封装方法，其特征在于：在步骤四中，所述金属层的材质为三层结构的钛/镍/金或钛/镍/银。
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* Cited by examiner, † Cited by third party
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CN111554640A (zh) * 2020-05-06 2020-08-18 上海朕芯微电子科技有限公司 应用于埋入式基板封装的功率半导体芯片电极结构及制备方法

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* Cited by examiner, † Cited by third party
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JP2006344624A (ja) * 2005-06-07 2006-12-21 Hitachi Metals Ltd 電子部品の製造方法
CN203367360U (zh) * 2013-07-08 2013-12-25 江阴长电先进封装有限公司 一种硅基bga的圆片级芯片封装结构
CN103681371A (zh) * 2013-12-26 2014-03-26 江阴长电先进封装有限公司 一种硅基圆片级扇出封装方法及其封装结构
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