KR20160017600A - 적층형 패키지 온 패키지 메모리 장치 - Google Patents

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    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Abstract

패키지 유닛을 전기적으로 연결하는 구리 필러를 갖는 3D 적층형 메모리 장치가 개시된다. 적층형 패키지 온 패키지 메모리 장치는 베이스 기판 상에 배치되는 논리 프로세싱 칩을 갖는 베이스 칩 패키지 유닛과, 베이스 칩 유닛 위에 놓이는 메모리 칩 스택을 포함한다. 메모리 칩 스택은 패키지형 메모리 유닛의 스택을 포함한다. 각각의 패키지형 메모리 유닛은 IC 기판 상에 메모리 칩을 포함한다. 구리 필러는 IC 기판의 이면측에 배치되고 베이스 기판에 전기적으로 연결된다.

Description

적층형 패키지 온 패키지 메모리 장치{STACKED PACKAGE-ON-PACKAGE MEMORY DEVICES}
본원은 그 전체가 참조로서 본원에 포함되는 2014년 7월 29일자로 출원된 미국 출원 제 14/445,574 호의 부분 계속 출원이다.
본 개시는 3차원(3D) 적층형 메모리 장치에 관한 것이고, 보다 구체적으로 패키지 유닛을 전기적으로 상호 연결하는 구리 필러를 갖는 3D 적층형 패키지 온 패키지 메모리 장치에 관한 것이다.
메모리 스택과 논리 장치에 대한 3차원 패키지 온 패키지(PoP) 기술은 논리 장치 또는 메모리 컨트롤러와 높은 용량 또는 컴비네이션 메모리 장치를 포함하는 메모리 패키지 스택을 수직으로 결합하는 집적 회로 패키징을 포함한다. 메모리 패키지 스택은 그 사이에서 신호를 전송하도록 실리콘 관통 비아(through silicon via)(TSV)를 사용해서 직접 수직 칩 연결로 서로의 위에 설치되는 2개 이상의 패키지를 포함한다. 이는 휴대폰, 개인 디지털 단말기(personal digital assistant)(PDA), 및 디지털 카메라와 같은 휴대용 장치에 있어서 보다 높은 성능 및 부품 밀집도를 가능하게 한다.
일반적으로, 3D DRAM 패키지에 대한 비용은 고가의 TSV 스택킹을 사용함으로써 증가한다. 실리콘 웨이퍼에 있어서 수직 비아를 이용하는 TSV 기술은 각각의 칩을 상호 연결하는데 사용된다. 실리콘 관통 비아를 사용하는 것은 실질적으로 상호 연결 길이의 단축, 전기적 성능의 향상, 및 메모리 장치에 의한 전력 소비의 감소라는 결과를 낳는다.
대안적으로, 구리 필러 상호 연결 구조를 갖는 3D 메모리 스택은 무연(lead free) 솔더 캡을 구리 필러의 상부에 도금하는 솔더 범프를 사용한다. 구리 필러 상호 연결 구조를 갖는 3D 스택을 개발하기 위한 요구는 새로운 패키지 기술, 특히 높은 입출력 밀도, 낮은 생산 비용 및 저면적 패키징을 요구하는 많은 보다 고성능의 장치에 있어서 와이어 본딩을 대체하는 것으로 이어진다.
하나 이상의 목적을 달성하기 위해, PoP 메모리 유닛을 전기적으로 연결하는 구리 필러를 갖는 3D 적층형 메모리 장치가 제공된다. 구리 필러 비아를 사용함으로써, 고성능, 높은 입출력 밀도, 낮은 제조 비용, 및 저면적 패키징이 달성될 수 있다.
일측면에 따르면, 적층형 패키지 온 패키지 메모리 장치는, 베이스 기판 상에 배치되는 논리 프로세싱 칩을 갖는 베이스 칩 패키지 유닛과, 베이스 칩 패키지 유닛 위에 놓이는 적어도 하나의 적층형 메모리 패키지 유닛을 포함한다. 적어도 하나의 적층형 메모리 패키지 유닛은 IC 기판 상에 메모리 칩을 포함한다. 구리 필러는 IC 기판의 이면측에 배치되고 베이스 기판에 전기적으로 연결된다.
일부 실시형태에서, 메모리 칩은 DRAM 칩, 모바일 DRAM 칩, 저전력 DDR(low power DDR)(LPDDR) 칩, 고대역 메모리(high bandwidth memory)(HBM) 칩, 하이브리드 메모리 큐브(hybrid memory cube)(HMC) 칩, 및 와이드 I/O2 칩 등을 포함한다. 유전체의 상부 외에도, 구리 트레이스 또는 패드가 베이스 기판 상의 유전층 내에 완전히 또는 부분적으로 매립된다. 구리 트레이스 또는 패드는 구조물을 조립하는 동안의 보호를 위해 마무리된 표면을 갖는다.
또 다른 측면에 따르면, 적층형 패키지 온 패키지 메모리 장치는 베이스 기판에 배치되는 논리 프로세싱 칩을 갖는 베이스 칩 패키지 유닛과, 베이스 칩 패키지 유닛 위에 놓이는 메모리 칩 스택을 포함한다. 메모리 칩 스택은 패키지된 메모리 유닛의 스택을 포함하고, 각각의 패키지된 메모리 유닛은 IC 기판 상에 메모리 칩을 포함한다. 구리 필러는 IC 기판의 이면측에 배치되고 베이스 기판에 전기적으로 연결된다.
또 다른 측면에 따르면, 적층형 패키지 온 패키지 메모리 장치는, 관통 비아와 상호 연결 구조를 갖는 메인 회로 보드와, 메인 회로 보드 상에 배치되는 논리 프로세싱 칩과, 메인 회로 보드 상에 논리 프로세싱 칩과 나란히 배치되는 메모리 칩 스택을 포함하고, 메모리 칩 스택은 패키지된 메모리 유닛의 스택을 포함하며, 각각의 패키지된 메모리 유닛은 IC 기판 상에 메모리 칩을 포함하고, 구리 필러는 IC 기판의 이면측에 배치되며 베이스 기판에 전기적으로 연결된다.
앞서 말한 측면 및 다수의 수반되는 장점은 첨부 도면과 함께 다음의 상세한 설명을 참조함으로써 보다 쉽게 이해될 것이다.
도 1은 본 발명의 일 실시형태에 따른 패키지 온 패키지 메모리 장치용 메모리 칩 패키지의 측면도를 도시한다.
도 2는 패키지 유닛을 전기적으로 연결하는 구리 필러를 갖는 적층형 패키지 온 패키지 메모리 장치의 일 실시형태를 개략적으로 도시한다.
도 3A 및 도 3B는 본 발명에 따른 본드 온 리드(bond on lead)(BOL) 상호 접속 실행의 대안적인 실시형태를 개략적으로 도시한다.
도 4A 및 도 4B는 본 발명의 실시형태에 따른 2개의 적층형 메모리 장치를 개략적으로 도시한다.
도 5는 패키지 유닛을 전기적으로 연결하는 구리 필러를 갖는 적층형 패키지 온 패키지 메모리 장치의 또 다른 실시형태를 개략적으로 도시한다.
도 6-도 13은 본 발명의 일부 실시형태에 따른 IC 기판 상에 형성되는 구리 필러의 제조를 도시한다.
도 14는 본 발명의 일부 실시형태에 따른 IC 기판의 하부에 형성되는 구리 필러를 도시한다.
도 15는 본 발명의 일부 실시형태에 따른 서로 상부에 적층되는 2개의 IC 기판을 도시한다.
이하, 본 발명의 바람직한 실시형태를 참조하여 첨부 도면에 나타난 예시와 함께 상세히 설명한다. 가급적 어디에서나, 동일한 또는 유사한 부분을 지칭하기 위해 도면 및 상세한 설명에서 동일한 참조 번호가 사용된다. 도면에서, 실시형태의 형상 및 두께는 명확성 및 편의를 위해 과장될 수 있다. 이하의 설명은 구체적으로 본 발명의 실시형태에 따른 장치의 일부분을 형성하거나 또는 보다 직접적으로 장치와 함께 작동하는 요소에 관계된 것이다. 도면에 도시되는 특징은 반드시 축적대로 도시될 필요 없고, 동일한 참조 번호가 동일한 또는 유사한 요소를 나타낸다는 것에 유념해야 한다. 이하에 설명된 장치, 요소, 및 방법은 본 발명의 예시적인 실시형태를 설명하기 위해 구성된 것이며, 제한적인 의미로 해석되어서는 안된다.
매우 저프로파일의 패키지를 포함하는 3D 적층형 메모리 패키지는 독립적인 논리 장치와 하나가 다른 하나의 상부에 적층되는 메모리 패키지 유닛을 결합한다. 싱글 PoP 메모리 장치로부터 구리 필러 상호 연결 구조를 사용하는 3D 메모리 스택으로 전환하는 것은 높은 입출력 밀도, 낮은 생산 비용, 및 패키지 사이즈와 전력 소비의 감소를 가능하게 할 것이다. 본 발명의 실시형태는 패키지 온 패키지 장치 유닛을 전기적으로 상호 연결하는 구리 필러를 갖는 3D 적층형 패키지 온 패키지 메모리 장치를 개시한다.
도 1은 본 발명의 일 실시형태에 따른 패키지 온 패키지 메모리 장치용 메모리 칩의 사시도를 도시한다. 도 1을 참조하면, 메모리 칩 패키지 유닛(100)은 IC 기판(120) 상에 놓여서 배치되는 메모리 칩(140)을 포함한다. 구리 필러(125)은 IC 기판의 이면측에 배치되고 베이스 기판에 전기적으로 연결된다. 구리 필러의 중요한 특징 및 물리적 특성은 고품질, 신뢰할 수 있는 범프 구조를 보장기 위한 고려 요소이다. 100㎛ 이하의 미세한 구리 필러 피치와 함께, 기판에 대한 다이의 배치 정확도는 높은 제조 수율을 위한 고려 요소인 것이 바람직하다.
예시적인 실시형태는 저전력 모바일 DRAM 칩과 함께 설명되지만, 메모리 칩(140)의 특징은 DDR 칩, 고대역 메모리(HBM) 칩, 하이브리드 메모리 큐브(HMC) 칩, 및 와이드 입출력 메모리 칩과 같은 다른 메모리 칩에 적용될 수도 있다. 일부 실시형태에서, IC 기판 또는 IC 패키지는 메모리 칩에 제한되지 않고, 다른 타입의 IC 또는 칩에 적용 가능하다.
IC 기판(120) 상의 구리 트레이스 또는 패드를 접속하는 메모리 칩(140)의 구리 범프를 포함하는 전기적 상호 연결 요소(145)는 메모리 칩(140)과 IC 기판(120) 사이에 개재된다. 구리 트레이스 또는 패드는 베이스 기판 상의 유전층 내에 완전히 또는 부분적으로 매립된다. 구리 트레이스 또는 패드는 구조물을 조립하는 동안의 보호를 위해 마무리된 표면을 갖는다. 대안적으로, 구리 트레이스 또는 구리 패드는 IC 기판의 외측으로 돌출된다.
메모리 칩 패키지 유닛(100)의 높이를 더욱 감소시키기 위해, 메모리 칩은 그라인딩 또는 폴리싱에 의해 더욱 얇아질 수 있다. 얇은 다이 및 몰드 캡이 형성되도록 몰드 밀봉(150)이 메모리 칩(140) 상에 실행될 수 있다. 일 실시형태에서, 구리로 채워진 몰드 비아(도시하지 않음)를 통해 대안적으로 전기적 연결이 형성될 수 있다.
도 2는 패키지 유닛을 전기적으로 연결하는 구리 필러를 갖는 적층형 패키지 온 패키지 메모리 장치의 일 실시형태를 개략적으로 도시한다. 본 발명의 일 실시형태에 따르면, BGA 패키지 내에 구리 필러 및 논리 장치를 갖는 적층형 DRAM의 수직 결합이 성공적으로 달성된다. 적층형 패키지 온 패키지 메모리 장치(10)는 베이스 기판(220) 상에 배치되는 논리 프로세싱 칩(210)을 갖는 베이스 칩 패키지 유닛(200) 및 베이스 칩 패키지 유닛(200) 상에 놓여서 적층되는 적어도 하나의 칩 패키지 유닛(100a-100c)을 포함한다. 구리 필러(230)은 IC 기판의 이면에 배치되고 베이스 기판(220)에 전기적으로 연결된다. 논리 프로세싱 칩은 바람직하게 어플리케이션 프로세서 및 메모리 제어 유닛을 포함한다.
베이스 칩 패키지 유닛(200)은 논리 프로세싱 칩(210)을 장착하기 위한 베이스 기판(220)의 상면에, 솔더 볼(215)의 어레이, C4(붕괴 제어형 칩 접속)(controlled collapse chip connection) 볼 또는 도 3A 내지 도 3B에 관하여 설명되는 상호 접속 구조와 같은 또는 다른 상호 접속 구조를 포함한다. 베이스 칩 패키지 유닛(200)은 베이스 기판(220)의 하부면에 솔더 볼(225)의 어레이를 더 포함한다. 본 명세서에 언급되지 않은 부가적인 특징과 함께, 적층형 패키지 온 패키지 메모리 장치(10)가 완성된다.
본 발명의 실시형태에 따르면, 적어도 2가지 종류의 구리 상호 연결 구조가 존재한다. 구리 상호 연결 구조 중 하나는 메모리 칩 대 IC 기판 상호 연결 구조이다. IC 기판(120) 상에 구리 트레이스 또는 패드를 접속하는 메모리 칩(140)의 구리 범프를 포함하는 전기적 상호 연결 요소(145)는 메모리 칩(140)과 IC 기판(120) 사이에 개재된다. 구리 트레이스 또는 패드는 베이스 기판(220) 상의 유전층 내에 완전히 또는 부분적으로 내장된다. 구리 트레이스 또는 패드는 구조의 조립 동안의 보호를 위해 마무리된 표면을 갖는다. 대안적으로, 구리 트레이스 또는 구리 패드는 IC 기판의 외측으로 돌출된다. 다른 하나의 구리 상호 연결 구조는 패키지 대 패키지 상호 연결 구조이다. 구리 필러(125)는 IC 기판(120)의 이면에 배치되고, 다른 패키지 유닛의 IC 기판 또는 베이스 기판에 전기적으로 연결된다.
입출력(I/O) 패드 위치는 적층형 메모리 패키징을 위한 고려 요소이다. 예를 들면, 저전력 모바일 DRAM에 대한 입출력 패드의 배치는 다른 DRAM 칩에 대한 배치와 다르다. 저전력 모바일 DRAM용 입출력 패드는 메모리 칩의 주변 단부 양측에서 라인 바이 라인(line by line) 구조로 분포한다. 일부 실시형태에서, 모바일 DRAM 패키징 구조에 있어서 본드 온 리드(BOL) 상호 연결을 실행하는 것이 바람직할 수 있다. 좁은 패드 또는 트레이스에 범프의 부착을 포함하는 BOL 상호 연결은 보다 미세한 유효 피치를 허용한다.
도 3A 및 도 3B는 도 2의 영역(3)의 확대도를 도시한 것으로서, 본 발명에 따른 본드 온 리드(BOL) 상호 연결을 실행하는 대안적인 실시형태를 개략적으로 나타낸다. 메모리 칩(340)의 구리 범프(346)를 IC 기판(320) 상의 구리 트레이스 또는 패드(342)와 연결하는 솔더(344)를 포함하는 전기적 상호 연결 요소는 메모리 칩(340)과 IC 기판(320) 사이에 개재된다. 일 실시형태에서, 구리 트레이스 또는 패드(342)는 도 3A에 도시된 바와 같이 베이스 기판 상의 유전층 내에 완전히 또는 부분적으로 내장된다. 구리 트레이스 또는 패드는 구조의 조립 동안의 보호를 위해 마감된 표면을 갖는다. 대안적으로, 구리 트레이스 또는 구리 패드는 도 3B에 도시된 바와 같이 IC 기판의 외측으로 돌출된다. 몰드 봉지재(350)가 메모리 칩(340)과 IC 기판(320) 사이에 형성된다.
본 발명의 실시형태에 따르면, 다중 패키지 온 패키지(PoP) 조립체를 포함하는 3D 적층형 메모리 장치가 제공된다. 3D 적층형 메모리 장치는 베이스 기판 상에 배치되는 논리 프로세싱 칩(또는 메모리 제어 칩)을 갖는 베이스 칩 패키지 유닛과, 베이스 칩 유닛 상에 놓이는 메모리 칩 스택을 포함한다. 메모리 칩 스택은 패키지된 메모리 유닛의 스택을 포함하고, 각각의 패키지된 메모리 유닛은 IC 기판 상에 메모리 칩을 포함한다. 구리 필러는 IC 기판의 이면측에 배치되고 베이스 기판에 전기적으로 연결된다.
도 4A 및 도 4B는 본 발명의 실시형태에 따른 2개의 적층형 메모리 장치를 개략적으로 도시한다. 도 4A에서, 3D 적층형 메모리 장치(40A)는 하나가 다른 하나의 상부에 배치되는 복수의 수직 적층형 메모리 패키지인 메모리(1-4)를 포함한다. 3D 적층형 메모리 장치(40A)는 메모리 컨트롤러 또는 프로세싱 어플리케이션 칩과 같은 다른 논리 장치와 추가적으로 패키징될 수 있다. 도 4B에서, 3D 적층형 메모리 장치(408)는 하나가 다른 하나의 상부에 배치되는 수직 적층형 메모리 패키지인 메모리(1-3)의 세트와 패키징되는 논리 장치인 메모리 컨트롤러/어플리케이션을 포함할 수 있다.
도 5는 패키지 유닛을 전기적으로 연결하는 구리 필러를 갖는 적층형 패키지 온 패키지 메모리 장치의 또 다른 실시형태를 개략적으로 도시한다. 도 5를 참조하면, 적층형 패키지 온 패키지 메모리 장치(20)는 관통 비아(412) 및 상호 연결 구조를 갖는 메인 회로 보드(410)를 포함한다. 기판(422) 상에 논리 프로세싱 칩(425)을 갖는 칩 스케일 패키지(420)는 메인 회로 보드(410) 상에 배치된다. 도 1, 도 2, 도 3A, 도 3B 중 하나 이상에 관해 설명된 바와 같이, 메모리 칩 스택(450)은 메인 회로 보드(410) 상에 논리 프로세싱 패키지(420)와 나란히 배치되고, 메모리 칩 스택은 패키지된 메모리 유닛(455a-455c)의 스택을 포함하며, 각각의 패키지된 메모리 유닛은 IC 기판 상에 메모리 칩을 포함하고, 구리 필러는 IC 기판의 이면측에 배치되어 베이스 기판에 전기적으로 연결된다. 논리 프로세싱 칩(425)은 바람직하게 어플리케이션 프로세서 및 메모리 제어 유닛을 포함한다.
메인 회로 보드(410)는 베이스 기판의 하부면에 솔더 볼의 어레이를 더 포함한다. 본 명세서에 언급되지 않은 부가적인 특징과 함께, 적층형 패키지 온 패키지 메모리 장치(20)가 완성된다.
본 발명의 실시형태는, 구리 필러의 중요한 특징 및 물리적 특성을 신중히 모니터링하고 제어함으로써 고품질, 신뢰할 수 있는 범프 구조가 달성 가능하다는 점에서 이점이 있다. 신호는 구리 필러 상호 연결을 통해 상향 또는 하향으로 트레이스할 수 있다. 구리 필러 적층형 PoP 메모리 장치는 보다 높은 입출력 패드 밀도 구조를 가능하게 한다. 일반적으로 1000개가 넘는 입출력 패드의 개수가 하나 이상의 실시형태에서 쉽게 달성될 수 있다. 다른 3D 메모리 스택을 TSV 접속과 비교하면, 생산 비용이 하나 이상의 실시형태에서 명백히 감소될 수 있다.
도 6 내지 도 13은 본 발명의 하나 이상의 실시형태에 따른 IC 기판 상에 형성되는 구리 필러의 제조를 도시한다. 기판 상에 실장된 칩 또는 칩들은 도면에서 생략되어 있다.
도 6은 IC 기판의 구조를 도시한다.
IC 기판(120)은 코어 시트(50)를 갖는다. 프리프레그 또는 아지노모토 빌드업 필름(ABF)과 같은 유전층(51)에 내장된 상부 회로(55T)는 코어 시트(50)의 상부에 형성된다. 유전층(51)에 내장된 하부 회로(55B)는 코어 시트(50)의 하부에 형성된다. 코어 시트(50)를 관통하는 복수의 도금된 관통 홀(56)은 상부 회로(55T)를 하부 회로(55B)와 연결한다. 솔더 레지스트(SR)의 층은 상부 회로(55T)의 상면을 덮고, 복수의 상부 금속 패드(50P)는 솔더 레지스트(SR)로부터 노출된다. 상부 금속 패드(50P)는 칩 또는 칩들(140)이 그 위에 장착되도록 구성된다.
도 7은 시드층의 형성을 도시한다.
도 7은 예를 들면 티타늄 또는 구리 시드층(52)이 IC 기판(120)의 상면에 형성되는 것을 도시한다.
도 8은 패턴화된 포토 레지스트(PR)의 형성을 도시한다.
도 8은 패턴화된 포토 레지스트(PR) 또는 드라이 필름이 시드층(52)의 상부에 형성되는 것을 도시한다.
도 9는 구리 필러의 형성을 도시한다.
도 9는 구리가 도금되어 복수의 구리 필러(125)가 소정 위치에 형성되는 것을 도시한다.
도 10은 솔더의 형성을 도시한다.
도 10은 예를 들면 주석/은 솔더(153)의 층이 복수의 구리 필러(125)의 상부에 도금되는 것을 도시한다.
도 11은 포토 레지스트(PR)의 제거를 도시한다.
도 11은 포토 레지스트(PR)가 제거되고 시드층(52)이 노출되는 것을 도시한다.
도 12는 시드층의 제거를 도시한다.
도 12는 시드층(52)이 제거된 것을 도시한다.
도 13은 유기 솔더 보존제(Organic Solderability Preservative)의 층의 도포를 도시한다.
도 13은 유기 솔더 보존제(OSP)(154)의 층이 각 구리 필러(125) 및 솔더(153)의 표면 상에 도포된 것을 도시한다.
도 14는 IC 기판의 하부에 구리 필러의 형성을 도시한다.
도 14는 유사한 제조 공정을 사용해서, 복수의 제 2 구리 필러(125B)가 기판(120)의 하부에 형성될 수 있다는 것을 도시한다.
도 15는 2개의 IC 기판의 적층을 도시한다.
도 15는 2개의 IC 기판(121, 122)이 하나가 다른 하나의 상부에 적층되는 것을 도시한다. 각각의 IC 기판(121, 122)은 도 14에 도시된 IC 기판에 상응한다. 제 1 IC 기판(121)은 하부에 형성되는 복수의 제 1 구리 필러(125B)를 갖는다. 제 2 IC 기판(122)은 상부에 형성되는 복수의 제 2 구리 필러(125)를 갖는다. 제 1 IC 기판(121)은 제 2 IC 기판(122)의 상부에 적층되고, 복수의 제 1 구리 필러(125B)가 각각 상응하는 복수의 제 2 구리 필러(125) 중 하나에 연결되어 제 1 IC 기판(121)의 회로는 제 2 IC 기판(122)의 회로와 전기적으로 접속된다.
메모리 모듈은 하나 이상의 실시형태에서도 6 내지 도 15에 관해 설명된 방식의 도 2의 적층 구조와 같이 형성될 수 있다.
본 발명은 예시적인 방식으로 또한 바람직한 실시형태의 측면에서 설명되었지만, 본 발명의 명세서를 고려해서 다양하고 균등한 교체, 수정, 및 변형이 이루어질 수 있다는 것이 당업자에게 명백하다. 따라서, 첨부된 특허청구범위는 본 발명의 사상 및 범위를 벗어나지 않고 그러한 교체, 수정, 및 변형이 포함되도록 가장 넓은 해석을 따라야 할 것이다.

Claims (14)

  1. 제 1 기판과,
    제 1 기판의 상부에 형성되는 제 1 상부 회로와,
    제 1 기판의 상부에 형성되고 제 1 상부 회로와 전기적으로 결합되는 복수의 제 1 상부 구리 필러를 포함하는 적층형 IC 패키지.
  2. 제 1 항에 있어서,
    제 2 기판과,
    제 2 기판의 하부에 형성되는 제 2 하부 회로와,
    제 2 기판의 하부에 형성되고 제 2 하부 회로와 전기적으로 결합되는 복수의 제 2 하부 구리 필러를 포함하고,
    제 2 기판은 제 1 기판의 상부에 적층되고,
    복수의 제 2 하부 구리 필러는 각각 전기적으로 또한 물리적으로 복수의 제 1 상부 구리 필러 중 상응하는 하나와 결합되는 적층형 IC 패키지.
  3. 제 2 항에 있어서,
    제 2 기판의 상부에 형성되는 제 2 상부 회로와,
    제 2 기판의 상부에 형성되고 제 2 상부 회로와 전기적으로 결합되는 복수의 제 2 상부 구리 필러를 더 포함하는 적층형 IC 패키지.
  4. 제 3 항에 있어서,
    제 1 기판의 상부에 형성되는 제 1 칩과,
    제 2 기판의 상부에 형성되는 제 2 칩을 더 포함하고,
    제 1 칩 및 제 2 칩 중 하나는 메모리 칩이며,
    제 1 칩 및 제 2 칩 중 다른 하나는 메모리 칩을 제어하도록 구성되는 컨트롤러 칩인 적층형 IC 패키지.
  5. 제 4 항에 있어서,
    제 1 칩은 제 1 기판과 제 2 기판 사이에 배치되는 적층형 IC 패키지.
  6. 제 3 항에 있어서,
    제 3 기판과,
    제 3 기판의 하부에 형성되는 제 3 하부 기판과,
    제 3 기판의 하부에 형성되고 제 3 하부 회로와 전기적으로 결합되는 복수의 제 3 하부 구리 필러를 더 포함하고,
    제 3 기판은 제 2 기판의 상부에 적층되며,
    복수의 제 3 하부 구리 필러는 각각 전기적으로 또한 물리적으로 복수의 제 2 상부 구리 필러 중 상응하는 하나와 결합되는 적층형 IC 패키지.
  7. 제 6 항에 있어서,
    제 1 기판의 상부에 형성되는 제 1 칩과,
    제 2 기판의 상부에 형성되는 제 2 칩과,
    제 3 기판의 상부에 형성되는 제 3 칩을 더 포함하고,
    제 1 칩, 제 2 칩, 및 제 3 칩 중 적어도 하나는 메모리 칩이며,
    제 1 칩, 제 2 칩, 및 제 3 칩 중 다른 하나는 메모리 칩을 제어하도록 구성되는 컨트롤러 칩인 적층형 IC 패키지.
  8. 제 7 항에 있어서,
    제 3 칩 및 제 2 칩은 메모리 칩이고,
    제 1 칩은 메모리 칩을 제어하도록 구성되는 컨트롤러 칩인 적층형 IC 패키지.
  9. 제 7 항에 있어서,
    제 1 칩은 제 1 기판과 제 2 기판 사이에 배치되고,
    제 2 칩은 제 2 기판과 제 3 기판 사이에 배치되는 적층형 IC 패키지.
  10. 제 1 기판과,
    제 1 기판의 상부에 형성되는 제 1 상부 회로와,
    제 1 기판의 상부에 형성되고 제 1 상부 회로와 전기적으로 결합되는 복수의 제 1 상부 구리 필러와,
    제 1 기판의 상부에 형성되고 제 1 상부 회로와 전기적으로 결합되는 컨트롤러 칩과,
    제 2 기판과,
    제 2 기판의 하부에 형성되는 제 2 하부 회로와,
    제 2 기판의 하부에 형성되고 제 2 하부 회로와 전기적으로 결합되는 복수의 제 2 하부 구리 필러와,
    제 2 기판의 상부에 형성되는 제 1 메모리 칩을 포함하고,
    제 2 기판은 제 1 기판의 상부에 적층되고,
    복수의 제 2 하부 구리 필러는 각각 전기적으로 또한 물리적으로 복수의 제 1 상부 구리 필러 중 상응하는 하나와 결합되는 메모리 모듈 패키지.
  11. 제 10 항에 있어서,
    제 2 기판의 상부에 형성되고 제 1 메모리 칩과 전기적으로 결합되는 제 2 상부 회로와,
    제 2 기판의 상부에 형성되고 제 2 상부 회로와 전기적으로 결합되는 복수의 제 2 상부 구리 필러와,
    제 3 기판과,
    제 3 기판의 하부에 형성되는 제 3 하부 회로와,
    제 3 기판의 하부에 형성되고 제 3 하부 회로와 전기적으로 결합되는 복수의 제 3 하부 구리 필러를 더 포함하고,
    제 3 기판은 제 2 기판의 상부에 적층되고,
    복수의 제 3 하부 구리 필러는 각각 전기적으로 또한 물리적으로 복수의 제 2 상부 구리 필러 중 상응하는 하나와 결합되는 메모리 모듈 패키지.
  12. 제 11 항에 있어서,
    제 3 기판의 상부에 형성되는 제 2 메모리 칩을 더 포함하는 메모리 모듈 패키지.
  13. 제 12 항에 있어서,
    컨트롤러 칩은 제 1 기판과 제 2 기판 사이에 배치되고,
    제 1 메모리 칩은 제 2 기판과 제 3 기판 사이에 배치되는 메모리 모듈 패키지.
  14. 제 13 항에 있어서,
    제 2 하부 회로는 제 2 기판 내의 제 1 도금 관통 홀에 의해 제 2 상부 회로와 전기적으로 결합되고,
    제 3 하부 회로는 제 3 기판 내의 제 2 도금 관통 홀에 의해 제 2 메모리 칩과 전기적으로 결합되는 메모리 모듈 패키지.
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