KR20160014533A - 반도체 장치와 그 제조 방법 - Google Patents

반도체 장치와 그 제조 방법 Download PDF

Info

Publication number
KR20160014533A
KR20160014533A KR1020150104203A KR20150104203A KR20160014533A KR 20160014533 A KR20160014533 A KR 20160014533A KR 1020150104203 A KR1020150104203 A KR 1020150104203A KR 20150104203 A KR20150104203 A KR 20150104203A KR 20160014533 A KR20160014533 A KR 20160014533A
Authority
KR
South Korea
Prior art keywords
nitride semiconductor
semiconductor layer
layer
anode electrode
exposed
Prior art date
Application number
KR1020150104203A
Other languages
English (en)
Other versions
KR101720422B1 (ko
Inventor
마사카즈 가네치카
히로유키 우에다
히데모토 도미타
Original Assignee
도요타지도샤가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도요타지도샤가부시키가이샤 filed Critical 도요타지도샤가부시키가이샤
Publication of KR20160014533A publication Critical patent/KR20160014533A/ko
Application granted granted Critical
Publication of KR101720422B1 publication Critical patent/KR101720422B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66212—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0895—Tunnel injectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

공통의 질화물 반도체 기판에 HEMT와 SBD가 형성되어 있다. 질화물 반도체 기판은, 적어도 HEMT의 게이트 구조의 형성 범위에서는, 제1∼제3 질화물 반도체층의 적층 구조를 구비하고 있고, SMD의 애노드 전극의 형성 범위의 적어도 일부에서는, 제1, 제2 질화물 반도체층의 적층 구조를 구비하고 있다. 애노드 전극은, 제2 질화물 반도체층의 표면에 접촉하고 있다. 적어도 애노드 전극에 접촉하는 범위에서는, 제2 질화물 반도체층의 표면은, 제2 질화물 반도체층과 애노드 전극이 쇼트키 접합하는 표면으로 마무리되어 있다.

Description

반도체 장치와 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 명세서는, 공통의 질화물 반도체 기판에, 노멀리 오프형의 전계 효과 트랜지스터와, 쇼트키 배리어 다이오드를 형성하는 기술을 개시한다.
특허문헌 1에, 공통의 질화물 반도체 기판에, 헤테로 접합 계면을 따라 발생하는 2차원 전자 가스를 게이트 전극의 전위에 의해 제어하는 전계 효과 트랜지스터[본 명세서에서는 HEMT(High Electron Mobility Transistor)라 함]와, 쇼트키 배리어 다이오드[본 명세서에서는 SBD(Schottky Barrier Diode)라 함]를 형성하는 기술이 개시되어 있다.
HEMT는, 역치 전압이 부전위로 되어 노멀리 온의 특성으로 되기 쉽다. 비특허문헌 1은, 사용하기 쉬운 노멀리 오프의 특성을 실현하기 위해, 헤테로 접합 계면과 게이트 전극 사이에 p형의 질화물 반도체층을 개재시키는 기술을 개시하고 있다.
특허문헌 1에서는, SBD에 의해 HEMT를 보호한다. 공통의 질화물 반도체 기판에 HEMT와 SBD를 형성하는 기술을 개시하고 있지만, p형층을 이용하여 HEMT를 노멀리 오프화하는 것은 아니다.
비특허문헌 1은, p형층을 이용하여 노멀리 오프화한 HEMT를 개시하고 있지만, SBD를 병용하지 않는다. 비특허문헌 1에서는, 다이오드에 의해 HEMT를 보호할 필요가 없는 회로를 사용한다.
본 명세서에서는, 공통의 질화물 반도체 기판에, p형층을 이용하여 노멀리 오프화한 HEMT와, SBD를 형성하는 기술을 개시한다.
일본 특허 공개 제2011-205029호 공보
GaN Monolithic Inverter IC Using Normally-off Gate Injection Transistors with Planar Isolation on Si Substrate, Yasuhiro Uemoto et.al, IEDM09-165-168, 2009, IEEE
질화물 반도체의 경우, 억셉터 불순물을 주입함으로써 p형으로 변환하는 것이 어렵다. p형층을 이용하여 노멀리 오프화한 HEMT를 제조하는 경우에는, 결정 성장의 단계에서 p형층이 결정 성장된 적층 기판을 이용하게 된다. 그 때문에, 공통의 질화물 반도체 기판에 p형층을 이용하여 노멀리 오프화한 HEMT와 SBD를 형성하는 경우, p형층을 구비한 적층 기판을 이용하여, HEMT의 게이트 구조를 형성하는 범위 이외에서는 p형의 질화물 반도체층을 에칭하여 제거하는 공정을 거쳐 제조한다. 즉, SBD의 형성 범위에서는, p형의 질화물 반도체층이 에칭되어 헤테로 접합 계면을 형성하는 질화물 반도체층이 노출된 상태로부터 SBD를 제조한다.
이하에서는, 게이트 구조를 형성하는 범위 밖에서는 에칭하여 제거해 버리는 p형의 질화물 반도체층을 질화물 반도체 제거층이라 하고, 질화물 반도체 제거층을 제거한 결과 노출되는 질화물 반도체층을 질화물 반도체 잔존층이라 한다. HEMT 영역에서는, 질화물 반도체 잔존층이 전자 공급층으로 된다.
SBD의 형성 영역에 있어서 질화물 반도체 제거층이 제거되어 질화물 반도체 잔존층이 노출되어 있는 경우, 그 질화물 반도체 잔존층에 쇼트키 접합하는 애노드 전극과 오믹 접합하는 캐소드 전극을 형성하면, SBD가 얻어질 것이다. 그러나, 해 보아도 양호한 정류 특성을 발휘하는 SBD가 얻어지지 않는다.
특허문헌 1에 개시되어 있는 바와 같이, 공통의 질화물 반도체 기판에 HEMT와 SBD를 형성할 수는 있지만, p형층을 이용하여 HEMT를 노멀리 오프화하는 기술을 사용하면, 양호한 정류 특성을 발휘하는 SBD가 얻어지지 않게 되어 버린다. 비특허문헌 1에서는, p형층을 이용하여 HEMT를 노멀리 오프화하는 기술을 개시하고 있지만, 다이오드를 필요로 하지 않는 회로를 이용함으로써, p형층이 결정 성장된 적층 기판을 이용하면 양호한 정류 특성을 발휘하는 SBD가 얻어지지 않는다고 하는 문제에 대처하고 있다.
본 명세서에서는, 공통의 질화물 반도체 기판에, p형층을 이용하여 노멀리 오프화한 HEMT와, SBD를 형성하는 기술을 개시한다.
p형의 질화물 반도체 제거층을 에칭함으로써 노출된 질화물 반도체 잔존층의 표면에 애노드 전극과 캐소드 전극을 형성해도, 양호한 정류 특성을 발휘하는 SBD가 얻어지지 않는 원인을 연구하였다.
그 결과, 질화물 반도체 제거층을 에칭하여 질화물 반도체 잔존층이 노출될 때, 질화물 반도체 잔존층의 노출면에 에칭 손상이 가해져, 그 에칭 손상에 의해 애노드 전극과 질화물 반도체 잔존층이 쇼트키 접합하지 않기 때문인 것이 판명되었다. 상기 판명 결과에 따라, 에칭 손상이 가해지지 않는 기술, 에칭 손상이 악영향을 미치지 않는 기술, 혹은 에칭 손상을 수복하는 기술을 채용하면, 질화물 반도체 제거층을 에칭함으로써 노출된 질화물 반도체 잔존층의 표면에 애노드 전극과 캐소드 전극을 형성함으로써, 양호한 정류 특성을 발휘하는 SBD가 얻어지는 것이 판명되었다.
상기 판명 결과에 따라, 공통의 질화물 반도체 기판에 노멀리 오프형의 HEMT와 SBD가 형성되어 있는 신규의 반도체 장치가 개발되었다. 그 반도체 장치는, 하기의 구성을 구비하고 있다.
적어도 HEMT의 게이트 구조의 형성 범위에서는, 질화물 반도체 기판이, 제1 질화물 반도체층과, 제1 질화물 반도체층의 표면에 결정 성장된 제2 질화물 반도체층과, 제2 질화물 반도체층의 표면에 결정 성장된 제3 질화물 반도체층의 적층 구조를 구비하고 있다.
SBD의 애노드 전극의 형성 범위의 적어도 일부에서는, 질화물 반도체 기판이, 제1 질화물 반도체층과 제2 질화물 반도체층의 적층 구조를 구비하고 있다. 즉, 상기한 일부 범위에서는 제3 질화물 반도체층이 존재하지 않는다. SBD의 애노드 전극은, 제2 질화물 반도체층의 표면에 접촉하고 있다.
상기에 있어서, 제2 질화물 반도체의 밴드 갭은 제1 질화물 반도체의 밴드 갭보다도 크고, 제3 질화물 반도체는 p형이다. 또한, 적어도 SBD의 애노드 전극에 접촉하는 범위에서는, 제2 질화물 반도체층의 표면이, 제2 질화물 반도체층과 애노드 전극이 쇼트키 접합하는 표면으로 마무리되어 있다.
제2 질화물 반도체층의 표면이 애노드 전극에 쇼트키 접합하는 표면으로 마무리되어 있으면, 양호한 정류 특성을 발휘하는 SBD가 얻어진다. 공통의 질화물 반도체 기판에, p형층을 이용하여 노멀리 오프화한 HEMT와, 양호한 정류 특성을 발휘하는 SBD를 형성한 반도체 장치가 얻어진다.
예를 들어, 적어도 애노드 전극에 접촉하는 범위에서는 제2 질화물 반도체층의 표면에 AlO막이 노출되어 있으면, 제2 질화물 반도체층의 표면을 애노드 전극과 쇼트키 접합하는 표면으로 마무리할 수 있다.
혹은, 제2 질화물 반도체층을 심부층과 표면층으로 형성하고, 표면층의 밴드 갭이 심부층의 밴드 갭보다도 큰 관계로 해 둠으로써도, 제2 질화물 반도체층의 표면을 애노드 전극과 쇼트키 접합하는 표면으로 마무리할 수 있다.
p형의 제3 질화물 반도체층을 에칭하여 제2 질화물 반도체층을 노출시킨 후에, 그 질화물 반도체 기판을 질소를 포함하는 가스 중에서 열처리함으로써도, 제2 질화물 반도체층의 표면을 애노드 전극과 쇼트키 접합하는 표면으로 마무리할 수 있다.
제3 질화물 반도체층을 에칭하여 제2 질화물 반도체층을 노출시킬 때, 제2 질화물 반도체층에 에칭 손상을 미치기 어려운 에칭 방법을 채용함으로써도, 제2 질화물 반도체층의 표면을 애노드 전극과 쇼트키 접합하는 표면으로 마무리할 수 있다.
애노드 전극의 형성 범위에서 제3 질화물 반도체층을 제거하지 않으면, 제2 질화물 반도체층의 표면을 애노드 전극과 쇼트키 접합하는 표면으로 마무리할 수 있다. 예를 들어, 제3 질화물 반도체층의 결정 성장시에, 애노드 전극의 형성 범위에서는 제3 질화물 반도체층이 결정 성장하지 않도록 해 둠으로써, 제2 질화물 반도체층의 표면을 애노드 전극과 쇼트키 접합하는 표면으로 마무리할 수 있다.
애노드 전극의 형성 범위의 전역에서 제3 질화물 반도체층이 제거되어 있어도 되지만, 애노드 전극의 형성 범위의 일부에서는, 제2 질화물 반도체층의 표면에 제3 질화물 반도체층이 적층되어 있어도 된다. 제3 질화물 반도체층이 존재하지 않고 애노드 전극과 제2 질화물 반도체층이 직접 접촉하는 범위에 있는 제2 질화물 반도체층의 표면이, 애노드 전극에 쇼트키 접합하는 표면으로 마무리되어 있으면, 양호한 정류 특성을 발휘하는 SBD가 얻어진다. 일부의 범위에 존재하는 제3 질화물 반도체층은, SBD의 내압 특성을 개선한다.
본 명세서는, 공통의 질화물 반도체 기판에 HEMT와 SBD가 형성되어 있는 반도체 장치의 제조 방법도 개시한다. 그 제조 방법은, 제1 질화물 반도체층의 표면에 제2 질화물 반도체층을 결정 성장시키고, 그 제2 질화물 반도체층의 표면에 제3 질화물 반도체층을 결정 성장시켜 질화물 반도체의 적층 기판을 준비하는 공정과, SBD의 애노드 전극의 형성 범위의 적어도 일부에 있어서, 제3 질화물 반도체층을 제거하여 제2 질화물 반도체층을 노출시키는 제거 공정과, 상기한 제거 공정에서 노출된 제2 질화물 반도체층의 노출면에 SBD의 애노드 전극을 형성하는 공정을 구비하고 있다. 본 제조 방법은, 상기한 제거 공정에서 노출되는 상기 제2 질화물 반도체층의 노출면을, 제2 질화물 반도체층과 애노드 전극이 쇼트키 접합하는 표면으로 마무리하는 마무리 공정을 구비하고 있다.
상기 마무리 공정이 부가되어 있으면, 양호한 정류 특성을 발휘하는 SBD를 제조하는 것이 가능해진다.
상기 마무리 공정에, 다양한 방법을 사용할 수 있다.
(1) 예를 들어, Al을 포함하는 질화물 반도체를 제2 질화물 반도체층에 사용하고, 제3 질화물 반도체층을 에칭하여 제2 질화물 반도체층을 노출시킬 때, 그 노출면을 산화시키는 가스를 사용하면, 제2 질화물 반도체층의 노출면을 애노드 전극에 쇼트키 접합하는 면으로 마무리할 수 있다.
(2) 혹은, 밴드 갭이 큰 표면층과 밴드 갭이 작은 심부층에 의해 제2 질화물 반도체층을 구성하고, 제3 질화물 반도체층을 에칭하여 표면층을 노출시키면, 제2 질화물 반도체층의 노출면을 애노드 전극에 쇼트키 접합하는 면으로 마무리할 수 있다.
(3) 혹은, 제거 공정에서 제2 질화물 반도체층이 노출된 질화물 반도체 기판을 질소를 포함하는 가스 중에서 열처리하면, 그 노출면을 애노드 전극에 쇼트키 접합하는 면으로 회복시킬 수 있다.
제거 공정에 있어서, SBD의 애노드 전극의 형성 범위의 적어도 일부에 있어서 제3 질화물 반도체층을 습식 에칭하여 제2 질화물 반도체층을 노출시켜도 된다. 습식 에칭하면, 제2 질화물 반도체층의 노출면에 발생하는 손상이 적고, 그 노출면에 애노드 전극을 형성하면 쇼트키 접합하는 표면이 얻어진다. 습식 에칭함으로써, 제거 공정이, 마무리 공정을 겸용해도 된다. 즉, 습식 에칭에 의한 제거 공정은, 마무리 공정으로서도 작용한다.
본 명세서에 개시하는 기술에 의하면, 공통의 질화물 반도체 기판에, p형층을 이용하여 노멀리 오프화한 HEMT와, 양호한 정류 특성을 발휘하는 SBD를 형성하는 것이 가능해진다.
도 1은 제1 실시예의 반도체 장치의 단면도.
도 2는 제2 실시예의 반도체 장치의 단면도.
도 3은 제2 실시예의 반도체 장치의 제조 방법의 제1 단계를 도시하는 도면.
도 4는 제2 실시예의 반도체 장치의 제조 방법의 제2 단계를 도시하는 도면.
도 5는 제2 실시예의 반도체 장치의 제조 방법의 제3 단계를 도시하는 도면.
도 6은 제2 실시예의 반도체 장치의 제조 방법의 제4 단계를 도시하는 도면.
도 7은 제3 실시예의 반도체 장치의 단면도.
도 8은 제3 실시예의 반도체 장치의 제조 방법의 제1 단계를 도시하는 도면.
이하, 본 명세서에서 개시하는 기술의 특징을 정리한다. 또한, 이하에 기재하는 사항은, 각각 단독으로 기술적인 유용성을 갖고 있다. 또한 모두, 본 출원의 기술적 범위에 포함된다.
(제1 특징) 제2 질화물 반도체층의 표면에 노출되는 AlO막의 막 두께가, 애노드 전극과 제2 질화물 반도체층의 사이에는 쇼트키 접합을 실현하고, 캐소드 전극과 제2 질화물 반도체층의 사이에는 오믹 접합을 실현하는 두께로 조정되어 있다.
(제2 특징) 전자 주행층으로 되는 제1 질화물 반도체층과, 전자 공급층으로 되는 제2 질화물 반도체의 심부층과, 애노드 전극과 제2 질화물 반도체를 쇼트키 접합시키는 제2 질화물 반도체의 표면층(제조 방법과의 관계에서는 질화물 반도체 잔존층으로 됨)과, HEMT를 노멀리 오프화하는 제3 질화물 반도체층(제조 방법과의 관계에서는 질화물 반도체 제거층으로 됨) 전부가 질화물 반도체로 형성되어 있다.
(제3 특징) 밴드 갭의 대소 관계가, 제1 질화물 반도체층＜제2 질화물 반도체의 심부층＜제2 질화물 반도체의 표면층의 관계에 있다.
(제4 특징) 제2 질화물 반도체의 표면층의 두께는 수 ㎚이며, 애노드 전극과 제2 질화물 반도체의 심부층의 사이를 쇼트키 접합으로 하고, 캐소드 전극과 제2 질화물 반도체층의 사이를 오믹 접합으로 한다.
(제5 특징) Al을 포함하는 질화물 반도체를 질화물 반도체 잔존층에 이용하고, 질화물 반도체 제거층을 에칭할 때(적어도 에칭의 종료에 앞선 기간에), 산소를 포함하는 에칭 가스를 사용하여 질화물 반도체 제거층을 에칭한다. 이 기술에 의하면, 질화물 반도체 제거층이 에칭되어 제거됨과 함께, 그 결과 노출되는 질화물 반도체 잔존층의 표면이 산화되어, 질화물 반도체 잔존층의 표면에 AlO막이 노출된다. 질화물 반도체 잔존층의 표면에 AlO막이 노출되면, 에칭 손상에 의한 악영향이 해소되어, AlO막의 표면에 금속막을 형성함으로써 질화물 반도체 잔존층에 쇼트키 접합하는 애노드 전극을 형성할 수 있다. 즉, 일함수로부터 쇼트키 접합하면 계산할 수 있는 금속을 질화물 반도체 잔존층의 표면에 형성하면, 계산대로 금속막과 질화물 반도체 잔존층이 쇼트키 접합하는 결과를 얻을 수 있다.
(제6 특징) 산소를 포함하는 에칭 가스를 사용하여 질화물 반도체 제거층을 에칭하는 대신에, 산소를 포함하지 않는 에칭 가스를 사용하여 질화물 반도체 제거층을 에칭하고, 그 결과 노출된 질화물 반도체 잔존층의 표면을 산소 플라즈마에 노출시켜도 된다. 산소 플라즈마에 노출시킴으로써, 질화물 반도체 잔존층의 표면에 AlO막이 노출되는 상태가 얻어진다.
(제7 특징) 질화물 반도체 잔존층의 표면에 AlO막이 노출되는 방법 대신에, AlxGa1-xN의 심부층과 AlzGawIn1 -z- wN의 표면층으로 질화물 반도체 잔존층을 형성하고, 그 표면층의 표면에 애노드 전극을 형성해도 된다. AlzGawIn1 -z- wN 대신에, 그 산화물의 층을 사용해도 된다. 상기에 있어서, 0＜x＜1이고, 0＜1-z-w＜1이다.
(제8 특징) 제7 특징의 구조를 얻기 위해서는, 에피택셜 성장의 단계에서, 질화물 반도체 잔존층의 심부층으로 되는 AlxGa1 - xN층을 형성하고, 그 위에 질화물 반도체 잔존층의 표면층으로 되는 AlzGawIn1 -z- wN층을 적층하고, 그 위에 질화물 반도체 제거층으로 되는 p형의 질화물 반도체층을 적층한 기판을 형성한다. HEMT의 게이트 구조를 형성하는 범위에서는, p형의 질화물 반도체층을 잔존시킨다. 그 결과, HEMT의 게이트 구조 형성 범위에서는, AlzGawIn1 -z- wN의 표면층도 잔존한다. SBD의 애노드 전극 형성 범위에서는, p형의 질화물 반도체층을 제거하여 AlzGawIn1 -z- wN의 표면층을 잔존시킨다. 그 제조 방법에 의하면, AlxGa1 - xN의 심부층과 AlzGawIn1 -z-wN(또는 그 산화물)의 표면층으로 질화물 반도체 잔존층을 형성하고, 그 AlzGawIn1 -z-wN(또는 그 산화물)의 표면에 애노드 전극을 형성한 구조를 얻을 수 있다.
일반적으로, 밴드 갭이 작은 심부층과 밴드 갭이 큰 표면층으로 질화물 반도체 잔존층을 형성하면, 질화물 반도체 제거층을 에칭함으로써 노출된 표면층의 표면을, 애노드 전극에 쇼트키 접합하는 표면으로 마무리할 수 있다.
(제9 특징) 질화물 반도체 제거층을 에칭하여 질화물 반도체 잔존층을 노출시킬 때, 질화물 반도체 잔존층에 미치는 에칭 손상이 적은 에칭 방법을 채용한다. 예를 들어, 질화물 반도체 제거층을 에칭하여 질화물 반도체 잔존층을 에칭하지 않는 방법을 사용하여 습식 에칭하면, 질화물 반도체 잔존층에 거의 에칭 손상을 미치지 않도록 하면서 질화물 반도체 제거층을 에칭할 수 있다. 그렇게 하여 노출된 질화물 반도체 잔존층이면, 그 표면에 쇼트키 접합하는 금속막을 형성할 수 있다. 예를 들어, 일본 특허 공개 제2012-60066호 공보에, 전기 화학 프로세스를 이용하는 습식 에칭 방법이 개시되어 있고, 그 방법을 이용할 수 있다.
(제10 특징) 에칭 손상이 적은 에칭 방법을 채용하는 대신에, 에칭 손상을 수복하는 공정을 추가해도 된다. 질화물 반도체 잔존층에 가해지는 에칭 손상의 대부분은 질소 원자가 빠져 버리는 것이다. 질소 결함이 발생한 질화물 반도체 잔존층의 표면을, 질소를 포함하는 암모니아 가스 등에 노출시켜 열처리하면, 질소 결함이 수복된다. 그 후에 애노드 전극을 형성하면, 쇼트키 접합시킬 수 있다.
(제11 특징) 게이트 구조 형성 범위에서는 p형의 제3 질화물 반도체층이 결정 성장되고, 애노드 전극 형성 범위에서는 p형의 제3 질화물 반도체층이 결정 성장되어 있지 않은 질화물 반도체 기판을 사용한다. 애노드 전극 형성 범위에서는, 에칭할 필요가 없으므로, 제2 질화물 반도체층의 표면을 애노드 전극에 쇼트키 접합하는 표면으로 유지할 수 있다.
본 명세서에서 개시하는 기술의 특징은, 하기와 같이 정리할 수 있다.
·공통의 질화물 반도체 기판에 노멀리 오프형의 HEMT와 SBD를 형성한다.
·그 질화물 반도체 기판은, 제1 질화물 반도체층과, 제1 질화물 반도체층의 표면에 결정 성장된 제2 질화물 반도체층(질화물 반도체 잔존층에 대응함)과, 제2 질화물 반도체층의 표면에 결정 성장된 제3 질화물 반도체층(질화물 반도체 제거층에 대응함)의 적층 구조를 구비하고 있다.
·제2 질화물 반도체의 밴드 갭은 제1 질화물 반도체의 그것보다도 크다.
·제3 질화물 반도체는 p형이다.
·HEMT의 게이트 구조를 형성하는 범위 이외에서는 제3 질화물 반도체층이 존재하지 않는다.
단, 정확하게 말하면, SBD의 애노드 전극 형성 범위의 일부에, 제3 질화물 반도체층이 존재하고 있어도 된다.
·제2 질화물 반도체층의 표면에 SBD의 애노드 전극이 형성되어 있다.
·제2 질화물 반도체층의 표면은, 제2 질화물 반도체층과 애노드 전극이 쇼트키 접합하는 표면으로 마무리되어 있다.
종래의 기술에 의하면, 제2 질화물 반도체층의 표면에 에칭 손상이 가해지기 때문에 표면이 거칠어져, 그 표면에 애노드 전극을 형성해도 제2 질화물 반도체층과 애노드 전극이 쇼트키 접합하지 않는다. 본 기술에서는, 그 문제를 해결하기 위해, 표면에 애노드 전극을 형성하면 제2 질화물 반도체층과 애노드 전극이 쇼트키 접합하는 표면을 형성해 둔다.
[실시예]
(제1 실시예)
도 1에 도시하는 바와 같이, 제1 실시예의 반도체 장치에서는, 동일한 질화물 반도체 기판(28)에, HEMT와 SBD가 형성되어 있다. HEMT는 범위 A에 형성되어 있고, SBD는 범위 B에 형성되어 있다.
본 실시예의 질화물 반도체 기판(28)은, 기판(2)과, 기판(2)의 표면에 결정 성장된 버퍼층(4)과, 버퍼층(4)의 표면에 결정 성장된 제1 질화물 반도체층(6)과, 제1 질화물 반도체층(6)의 표면에 결정 성장된 제2 질화물 반도체층(8)과, 제2 질화물 반도체층(8)의 표면에 결정 성장된 제3 질화물 반도체층(18)의 적층 구조를 구비하고 있다.
도 1은, 후기하는 게이트 전극(16)을 형성하는 범위 이외에서는, 제3 질화물 반도체층(18)을 에칭하여 제거한 후를 나타내고 있고, 잔존 범위(18a)만을 나타내고 있다.
제1 질화물 반도체층(6)은, HEMT의 전자 주행층으로 되는 층이며, 질화물 반도체의 결정으로 형성되어 있다. 제2 질화물 반도체층(8)은, HEMT의 전자 공급층으로 되는 층이며, 질화물 반도체의 결정으로 형성되어 있다. 제1 질화물 반도체층(6)의 밴드 갭＜제2 질화물 반도체층(8)의 밴드 갭의 관계에 있고, 제1 질화물 반도체층(6) 중 헤테로 접합 계면을 따른 영역에는 2차원 전자 가스가 존재한다. 제3 질화물 반도체층(18)은, p형의 질화물 반도체의 결정으로 형성되어 있고, 후기하는 바와 같이 HEMT를 노멀리 오프의 특성으로 조정한다.
질화물 반도체 기판(28)의 사명은, 제1 질화물 반도체층(6)과 제2 질화물 반도체층(8)의 헤테로 접합을 제공하는 데 있다. 버퍼층(4)은, 버퍼층(4)의 표면에 제1 질화물 반도체층(6)이 결정 성장하는 기반으로 되는 층이면 되고, 반드시 질화물 반도체가 아니어도 된다. 기판(2)은, 기판(2)의 표면에 버퍼층(4)이 결정 성장하는 기반으로 되는 층이면 되고, 반드시 질화물 반도체가 아니어도 된다. 기판(2)에 질화물 반도체를 이용하는 경우에는, 버퍼층(4)을 생략할 수 있다. 버퍼층(4)을 이용하는 경우에는, 기판(2)에 질화물 반도체 이외에, 예를 들어 Si 기판, SiC 기판, 혹은 사파이어 기판을 사용할 수 있다.
제3 질화물 반도체층(18)은 p형이며, 헤테로 접합 계면에 공핍층을 형성하는 것이면 되고, 반드시 질화물 반도체가 아니어도 된다. 단, 제2 질화물 반도체층(8)의 표면에 결정 성장하므로, 질화물 반도체의 결정층을 사용하는 것이 실제적이다.
상기로부터 명백한 바와 같이, 본 명세서에서 말하는 질화물 반도체 기판이라 함은, 제1 질화물 반도체층(6)과 제2 질화물 반도체층(8)과 p형의 제3 질화물 반도체층(18)을 제공하는 기판을 말한다.
본 실시예에서는, 기판(2)에 Si 기판을 사용하고, 버퍼층(4)에 AlGaN을 사용하고, 제1 질화물 반도체층(6)에 i형의 GaN을 사용하고, 제2 질화물 반도체층(8)에 i형의 AlxGa1 - xN을 사용하고, 제3 질화물 반도체층(18)에 p형의 AlyGa1 - yN을 사용한다. GaN의 밴드 갭＜AlxGa1-xN의 밴드 갭이다. 0＜x, y≤1이다.
도 1에 도시되어 있는 바와 같이, 후기하는 게이트 전극(16)을 형성하는 범위 이외에서는, 제3 질화물 반도체층(18)이 에칭에 의해 제거되어 있고, 제2 질화물 반도체층(8)의 표면이 노출되어 있다. 단, 제2 질화물 반도체층(8)은, Al을 포함하고 있고, 그 표면이 산화되어 있다. 그로 인해, 제2 질화물 반도체층(8)의 표면에는 AlO막(10)이 노출되어 있다.
HEMT의 형성 범위 A에서는, 표면에 AlO막(10)이 노출되어 있는 제2 질화물 반도체층(8)의 표면에, 소스 전극(14)과 드레인 전극(20)이 형성되어 있다. 소스 전극(14)과 드레인 전극(20)은, 제2 질화물 반도체층(8)의 표면에 오믹 접합하는 금속막으로 형성되어 있다. 소스 전극(14)과 드레인 전극(20) 사이의 위치, 즉, 소스 전극(14)과 드레인 전극(20)을 분단하는 위치에서는, p형의 제3 질화물 반도체층의 일부(18a)가 잔존하고 있고, 그 표면에 게이트 전극(16)이 형성되어 있다.
상기한 바와 같이, 제1 질화물 반도체층(6)을 구성하고 있는 GaN의 밴드 갭＜제2 질화물 반도체층(8)을 구성하고 있는 AlxGa1 - xN의 밴드 갭의 관계에 있고, 제1 질화물 반도체층(6)의 헤테로 접합 계면을 따른 범위에, 2차원 전자 가스가 형성되어 있다.
헤테로 접합 계면에 대향하는 위치에, p형의 제3 질화물 반도체층의 일부(18a)가 잔존하고 있다. p형의 제3 질화물 반도체층(18a)으로부터 제2 질화물 반도체층(8)과 제1 질화물 반도체층(6)을 향해 공핍층이 확대된다. 게이트 전극(16)에 정전위를 가하지 않는 상태에서는, p형의 제3 질화물 반도체층(18a)을 개재하여 게이트 전극(16)에 대향하는 범위의 헤테로 접합 계면이 공핍화되어, 소스 전극(14)과 드레인 전극(20) 사이를 전자가 이동할 수 없다. 소스 전극(14)과 드레인 전극(20) 사이가 오프로 된다. 게이트 전극(16)에 정전위를 가하면, 공핍층이 소실되어, 소스 전극(14)과 드레인 전극(20) 사이가 2차원 전자 가스에 의해 연결된다. 소스 전극(14)과 드레인 전극(20) 사이가 온으로 된다. 상기로부터, 범위 A에서는, 노멀리 오프형의 HEMT가 얻어지는 것을 알 수 있다. 전자가 이동하는 제1 질화물 반도체층(6)은 i형으로, 전자의 이동을 저해하는 불순물이 적다. 이 HEMT는, 온 저항이 낮다.
SBD의 형성 범위 B에서는, 표면이 AlO막(10)으로 피복되어 있는 제2 질화물 반도체층(8)의 표면에, 애노드 전극(24)과 캐소드 전극(26)이 형성되어 있다. 캐소드 전극(26)은, 제2 질화물 반도체층(8)의 표면에 오믹 접합하는 금속막으로 형성되어 있다. 그것에 반해, 애노드 전극(24)은 제2 질화물 반도체층(8)의 표면에 쇼트키 접합하는 금속막으로 형성되어 있다. 그것에 의해 양호한 정류 특성을 갖는 SBD가 얻어진다. 순방향의 전류는, 제1 질화물 반도체층(6)의 헤테로 접합 계면을 따른 위치를 흐른다. 순방향의 전압 강하는 작다.
상기에서는, HEMT의 소스 전극(14)은 AlO막(10)을 개재하여 제2 질화물 반도체층(8)에 접촉한다. AlO막(10)은 저항이 높아, AlO막(10)이 개재되면, HEMT의 온 저항이 증대될 것이 우려된다. 그러나, AlO막(10)을 얇게 하면, 온 저항의 증대가 문제로 되지 않는 레벨로 억제할 수 있다. 그리고, 온 저항의 증대를 초래하지 않을 정도로 AlO막(10)의 막 두께를 얇게 해도, 애노드 전극(24)과 제2 질화물 반도체층(8)이 쇼트키 접합한다. 드레인 전극(20)에 대해서도 마찬가지이며, 드레인 전극(20)과 제2 질화물 반도체층(8) 사이의 저항 증대를 초래하지 않을 정도로 AlO막(10)을 얇게 할 수 있다. 캐소드 전극(26)에 대해서도 마찬가지이며, 캐소드 전극(26)과 제2 질화물 반도체층(8) 사이의 저항 증대를 초래하지 않을 정도로 AlO막(10)을 얇게 할 수 있다. 그 정도로 얇게 해도, AlO막(10)에 의해 애노드 전극(24)과 제2 질화물 반도체층(8)을 쇼트키 접합시킬 수 있다.
또한, 소스 전극(14), 드레인 전극(20), 캐소드 전극(26)의 형성 전에, 소스 전극(14), 드레인 전극(20), 캐소드 전극(26)의 형성 범위를 에칭하여 AlO막(10)을 제거해 두어도 된다. 불산을 이용하는 웨트 가공 또는 염소 가스를 이용하는 드라이 가공에 의해, 범위를 정하여 AlO막(10)을 제거할 수 있다.
제2 질화물 반도체층(8)의 표면이 AlO막(10)으로 피복되어 있지 않으면, 제2 질화물 반도체층(8)에 대해 쇼트키 접합하는 재료를 이용하여 애노드 전극(24)을 형성해도, 양호한 정류 특성을 발휘하는 쇼트키 접합이 얻어지지 않는다. 제3 질화물 반도체층(18)을 에칭하여 제2 질화물 반도체층(8)의 표면을 노출시킬 때, 제2 질화물 반도체층(8)의 표면에 에칭 손상이 가해지고, 그 때문에 애노드 전극(24)이 제2 질화물 반도체층(8)에 쇼트키 접합하지 않는다. 제2 질화물 반도체층(8)의 표면에 AlO막(10)이 노출되어 있으면, 에칭 손상의 영향이 없어져, 애노드 전극(24)과 제2 질화물 반도체층(8)이 쇼트키 접합한다.
(제2 실시예)
이하에서는, 제1 실시예와 동일한 부재에는 동일한 참조 번호를 사용함으로써 중복 설명을 생략한다. 차이점만을 설명한다.
도 2에 도시하는 바와 같이, 제2 실시예의 반도체 장치에서는, 애노드 전극(24)과 제2 질화물 반도체층(8)의 접촉부가 다르다. 이 실시예에서는, 애노드 전극(24)에 접하는 위치에서도, p형의 제3 질화물 반도체층(18)의 일부(18b, 18c)를 잔존시킨다. 즉, 애노드 전극(24)과 제2 질화물 반도체층(8)의 접촉부의 좌우 양측에, p형의 제3 질화물 반도체층(18b, 18c)이 존재하는 구조로 한다.
상기 구조에 의하면, 다이오드에 역방향의 전압이 작용한 경우에, p형의 제3 질화물 반도체층(18b, 18c)으로부터, 애노드 전극(24)과 제2 질화물 반도체층(8)의 접촉부에 공핍층이 신장되어, 내압 내량이 개선된다. 이른바, JBC형의 쇼트키 다이오드(Junction Barrier Controlled Schottky Diode), 혹은 플로팅 정션형의 쇼트키 다이오드라고 일컬어지는 구조를 실현할 수 있다.
(제2 실시예의 반도체 장치의 제조 방법)
도 3의 단계: 질화물 반도체 기판을 준비한다. 이것은, 기판(2)의 표면에 버퍼층(4)이 에피택셜 성장되고, 버퍼층(4)의 표면에 제1 질화물 반도체층(6)이 에피택셜 성장되고, 제1 질화물 반도체층(6)의 표면에 제2 질화물 반도체층(8)이 에피택셜 성장되고, 제2 질화물 반도체층(8)의 표면에 제3 질화물 반도체층(18)이 에피택셜 성장된 적층 구조를 구비하고 있다. 질화물 반도체의 경우, 불순물을 주입하여 p형으로 조정하는 것이 어렵다. 기판의 형성 단계에서 제3 질화물 반도체층(18)을 형성하면, p형의 결정층을 성장시킬 수 있다.
도 4의 단계: 게이트 전극(16)의 형성부에 18a가 잔존하고, 애노드 전극(24)의 형성부에 18b, 18c가 잔존하도록 패터닝된 마스크를 제3 질화물 반도체층(18)의 표면에 형성하여 제3 질화물 반도체층(18)을 건식 에칭하여 제거하고, 제2 질화물 반도체층(8)의 표면을 노출시킨다.
건식 에칭시[적어도 제2 질화물 반도체층(8)의 표면이 노출되기 직전의 기간]에는, 산소를 포함하는 가스를 사용하여 건식 에칭한다. 그러면, 노출된 제2 질화물 반도체층(8)의 표면이 산화되고, 그 표면에 AlO막(10)이 형성된다. 제2 질화물 반도체층(8)은 i형의 AlGaN으로 형성되어 있고, 그 Al이 산화되어 AlO막(10)이 형성된다. 그 후에, 마스크를 제거한다.
상기 대신에, 산소를 포함하지 않는 가스로 제3 질화물 반도체층(18)을 건식 에칭하여 제2 질화물 반도체층(8)의 표면을 노출시켜도 된다. 그 경우는, 그 후에 제2 질화물 반도체층(8)의 표면에 산소 플라즈마를 조사한다. 그것에 의해서도, 노출된 제2 질화물 반도체층(8)의 표면에 AlO막(10)이 노출되는 상태를 얻을 수 있다.
도 5의 단계: 소자 분리용의 절연 영역(22)을 형성한다. 여기서는, 절연 영역(22)으로 하는 범위에, Fe, Zn, C, Al, Ar, N, B, P 또는 As를 주입한다. 절연 영역(22)은, 제2 질화물 반도체층(8)을 관통하여 제1 질화물 반도체층(6)에 도달하는 깊이까지 형성한다. 이에 의해, HEMT 형성 영역 A와, SBD 형성 영역 B가 절연되어, 분리된다.
도 6의 단계: 표면에 AlO막(10)이 노출되어 있는 제2 질화물 반도체층(8)의 표면에, 소스 전극(14), 드레인 전극(20), 애노드 전극(24), 캐소드 전극(26)을 형성한다. 애노드 전극(24)은, 제2 질화물 반도체층(8)뿐만 아니라, p형의 질화물 반도체층(18b, 18c)에도 접촉한다.
또한, p형의 질화물 반도체층(18a)의 표면에 게이트 전극(16)을 형성한다.
마지막으로, 패시베이션막(12)을 형성한다. 이상에 의해, 도 2에 도시한 구조가 제조된다.
또한, 소스 전극(14), 드레인 전극(20), 캐소드 전극(26)의 형성 전에, 소스 전극(14), 드레인 전극(20), 캐소드 전극(26)의 형성 범위에 존재하는 AlO막(10)을 제거해 두어도 된다.
(제3 실시예)
도 7을 참조하여 제3 실시예의 반도체 장치를 설명한다. 본 실시예의 반도체 장치는, 도 8에 도시하는 바와 같이, 제2 질화물 반도체의 심부층(8)과 제3 질화물 반도체층(18) 사이에, 제2 질화물 반도체의 표면층(30)이 결정 성장된 기판을 사용하여 제조한다. 즉, 제2 질화물 반도체의 심부층(8)과 표면층(30)에 의해, 제2 질화물 반도체층(32)으로 한다.
이 실시예에서는, 제1 질화물 반도체(6)에 GaN을 사용하고, 제2 질화물 반도체의 심부층(8)에 i형의 AlxGa1 - xN을 사용하고, 제2 질화물 반도체의 표면층(30)에 AlzGawIn1-z-wN을 사용하고, 제3 질화물 반도체층(18)에 p형의 AlyGa1 - yN을 사용한다. 그들 밴드 갭은, 제1 질화물 반도체(6)＜제2 질화물 반도체의 심부층(8)＜제2 질화물 반도체의 표면층(30)의 관계에 있다. 제3 질화물 반도체층(18)의 밴드 갭에 관해서는 특별히 제약되지 않는다. 본 실시예에서는, 제3 질화물 반도체층(18)의 밴드 갭이, 제2 질화물 반도체의 심부층(8)의 그것과 거의 동등하다.
본 실시예에서는, 도 7에 도시하는 바와 같이, p형의 제3 질화물 반도체층(18a)과 제2 질화물 반도체의 심부층(8) 사이에, 제2 질화물 반도체의 표면층(30)이 개재된다. 제2 질화물 반도체의 표면층(30)이 개재되어도, p형의 제3 질화물 반도체층(18a)에 의해 HEMT의 역치 전압을 플러스측을 향해 인상하는 효과는 유지되어, HEMT를 노멀리 오프로 할 수 있다.
또한, 애노드 전극(24)과 제2 질화물 반도체의 심부층(8) 사이에 제2 질화물 반도체의 표면층(30)이 개재된다. 본 실시예에서는, 제3 질화물 반도체층(18)을 에칭하여 제2 질화물 반도체의 표면층(30)의 표면을 노출시키고, 그 표면에 애노드 전극(24)을 형성한다.
상기한 바와 같이, 제3 질화물 반도체층(18)을 에칭하여 제2 질화물 반도체의 심부층(8)의 표면을 노출시키면, 그 표면에 형성된 애노드 전극(24)이 쇼트키 접합하지 않는다. 그것에 반해, 제3 질화물 반도체층(18)을 에칭하여 제2 질화물 반도체의 표면층(30)의 표면을 노출시키면, 제2 질화물 반도체의 표면층(30)의 표면에 형성된 애노드 전극(24)이 쇼트키 접합한다. 제2 질화물 반도체의 심부층(8)과 제2 질화물 반도체의 표면층(30)에서는, 밴드 갭이 다르므로, 그 차이가 발생한다.
본 실시예에서는, 소스 전극(14)과 드레인 전극(20)과 캐소드 전극(26)이 제2 질화물 반도체의 표면층(30)을 관통하여 제2 질화물 반도체의 심부층(8)의 표면에 직접 콘택트한다.
그 구조를 얻기 위해서는, 소스 전극(14)과 드레인 전극(20)과 캐소드 전극(26)의 형성 전에, 그들의 형성 위치에 있어서 제2 질화물 반도체의 표면층(30)을 에칭하여 개구를 형성하고, 그 개구를 관통하도록 소스 전극(14)과 드레인 전극(20)과 캐소드 전극(26)을 형성하면 된다.
제2 질화물 반도체의 표면층(30)을 에칭하여 개구를 형성하는 대신에, 제2 질화물 반도체의 표면층(30)의 표면에 소스 전극(14)과 드레인 전극(20)과 캐소드 전극(26)을 형성하고, 그 후에 열처리해도 된다. 열처리함으로써, 소스 전극(14)과 드레인 전극(20)과 캐소드 전극(26)을 구성하는 금속이 제2 질화물 반도체의 표면층(30) 내에 확산되어, 소스 전극(14)과 드레인 전극(20)과 캐소드 전극(26)이 제2 질화물 반도체의 심부층(8)과 오믹 접촉하는 결과를 얻을 수 있다. 열처리하는 경우, 열처리 후에 애노드 전극(24)을 형성한다. 애노드 전극(24)은 열처리되지 않으므로, 제2 질화물 반도체의 표면층(30)을 통해 제2 질화물 반도체의 심부층(8)에 쇼트키 접합하는 결과를 얻을 수 있다.
도 7의 구조에 도 2의 구조를 조립해도 된다. 즉, 애노드 전극(24)의 형성 범위의 일부에, 제3 질화물 반도체층(18b, 18c)을 잔존시켜도 된다. 이 경우도 애노드 전극(24)의 형성 범위에서는 제2 질화물 반도체의 표면층(30)이 균일하게 잔존하고 있다. 애노드 전극(24)의 형성 범위의 일부에 제3 질화물 반도체층(18b, 18c)이 잔존하고 있으면, 누설 전류가 억제된다. 애노드 전극(24)의 형성 범위에 제2 질화물 반도체의 표면층(30)이 잔존하고 있으면, SBD의 순 방향으로 전류가 흐르는 경우의 전압 강하가 작아져, 순방향 전류가 흐르기 시작할 때의 애노드·캐소드간 전압이 저하된다. 손실이 적은 SBD로 할 수 없다. 또한, 그 경우, 제3 질화물 반도체층(18b, 18c)의 표면에 오믹 접촉하는 전극을 설치하여, 제3 질화물 반도체층(18b, 18c)의 전위를 애노드 전극(24)의 전위에 일치시켜 두는 것이 바람직하다.
(제4 실시예)
제3 질화물 반도체층(18)을 에칭하여 제2 질화물 반도체층(8)의 표면을 노출시킬 때, 제2 질화물 반도체층(8)의 표면에 에칭 손상이 발생한다. 에칭 손상의 대부분은, 질화물 반도체로부터 질소가 빠지는 것이다. 따라서, 제3 질화물 반도체층(18)이 제거되어 제2 질화물 반도체층(8)의 표면이 노출된 질화물 반도체 기판을 암모니아 가스에 노출시키면서 열처리한다. 그러면, 질화물 반도체에 질소가 보급되어, 에칭 손상이 수복된다. 그 후에 애노드 전극(24)을 형성하면, 애노드 전극(24)과 제2 질화물 반도체층(8)이 쇼트키 접합한다. 그 경우에는, AlO막이 형성되는 에칭 조건을 채용하지 않아도 된다.
(제5 실시예)
제3 질화물 반도체(18)를 습식 에칭하여 제2 질화물 반도체층(8)을 노출시켜도 된다. 그 경우는, 제2 질화물 반도체층(8)의 표면에 에칭 손상이 가해지지 않는다. 습식 에칭 후에 노출된 제2 질화물 반도체층(8)의 표면에 애노드 전극(24)을 형성하면, 애노드 전극(24)과 제2 질화물 반도체층(8)이 쇼트키 접합한다.
실시예에서는, 제1 질화물 반도체에 GaN을 사용하고 있지만, 그 이외의 질화물 반도체를 사용해도 된다. 예를 들어 AlGaN 등을 사용할 수 있다. 제1 질화물 반도체에 AlGaN을 사용한 경우에는, 제2 질화물 반도체에 AlInGaN 등을 사용한다. 제1 질화물 반도체의 밴드 갭＜제2 질화물 반도체의 밴드 갭의 관계를 만족시키는 다양한 조합이 존재한다.
또한, 도 1에 도시한 게이트 전극(16)의 형성 범위에만 제3 질화물 반도체층(18a)을 결정 성장시켜도 된다. 혹은, 도 2에 도시한 18a, 18b, 18c의 범위에만 제3 질화물 반도체층을 형성해도 된다. 제2 질화물 반도체층(8)의 표면의 국소적 범위를 마스크로 덮어 두고 결정 성장시킴으로써, 제3 질화물 반도체층의 결정 성장 범위를 선택할 수 있다.
이상, 본 발명의 구체예를 상세하게 설명하였지만, 이들은 예시에 불과하며, 청구범위를 한정하는 것은 아니다. 청구범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다. 예를 들어, AlO막에 Ga가 포함되어 있어도 된다.
또한, 본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 또는 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (9)

  1. 공통의 질화물 반도체 기판에 HEMT와 SBD가 형성되어 있는 반도체 장치이며,
    적어도 상기 HEMT의 게이트 구조의 형성 범위에서는, 상기 질화물 반도체 기판이, 제1 질화물 반도체층과, 그 제1 질화물 반도체층의 표면에 결정 성장된 제2 질화물 반도체층과, 그 제2 질화물 반도체층의 표면에 결정 성장된 제3 질화물 반도체층의 적층 구조를 구비하고 있고,
    상기 SBD의 애노드 전극의 형성 범위의 적어도 일부에서는, 상기 질화물 반도체 기판이, 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층의 적층 구조를 구비하고 있고,
    상기 애노드 전극은, 상기 제2 질화물 반도체층의 표면에 접촉하고 있고,
    상기 제2 질화물 반도체의 밴드 갭은 상기 제1 질화물 반도체의 그것보다도 크고,
    상기 제3 질화물 반도체는 p형이고,
    적어도 상기 애노드 전극에 접촉하는 범위에서는, 상기 제2 질화물 반도체층의 표면이, 상기 제2 질화물 반도체층과 상기 애노드 전극이 쇼트키 접합하는 표면으로 마무리되어 있는 것을 특징으로 하는, 반도체 장치.
  2. 제1항에 있어서,
    적어도 상기 애노드 전극에 접촉하는 범위에서는, 상기 제2 질화물 반도체층의 표면에, Al을 포함하는 산화막이 노출되어 있는 것을 특징으로 하는, 반도체 장치.
  3. 제2항에 있어서,
    상기 Al을 포함하는 산화막이, AlO막인, 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 질화물 반도체층이 심부층과 표면층으로 형성되어 있고,
    상기 표면층의 밴드 갭이 상기 심부층의 그것보다도 큰 것을 특징으로 하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 표면층은, AlGaInN 또는 AlGaInN의 산화막으로 이루어지는, 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 애노드 전극의 형성 범위의 일부에서는, 상기 제2 질화물 반도체층의 표면에 상기 제3 질화물 반도체층이 적층되어 있는 것을 특징으로 하는, 반도체 장치.
  7. 공통의 질화물 반도체 기판에 HEMT와 SBD가 형성되어 있는 반도체 장치의 제조 방법이며,
    제1 질화물 반도체층의 표면에 제2 질화물 반도체층을 결정 성장시키고, 그 제2 질화물 반도체층의 표면에 제3 질화물 반도체층을 결정 성장시켜 질화물 반도체의 적층 기판을 준비하는 공정과,
    상기 SBD의 애노드 전극의 형성 범위의 적어도 일부에 있어서, 상기 제3 질화물 반도체층을 제거하여 상기 제2 질화물 반도체층을 노출시키는 제거 공정과,
    상기 제거 공정에서 노출되는 상기 제2 질화물 반도체층의 노출면을, 상기 제2 질화물 반도체층과 상기 애노드 전극이 쇼트키 접합하는 표면으로 마무리하는 마무리 공정과,
    상기 마무리 공정 후의 상기 제2 질화물 반도체층의 노출면에, 상기 애노드 전극을 형성하는 공정을 구비하고 있고,
    상기 제2 질화물 반도체의 밴드 갭은 상기 제1 질화물 반도체의 그것보다도 크고,
    상기 제3 질화물 반도체는 p형인 것을 특징으로 하는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 마무리 공정에서,
    (1) Al을 포함하는 상기 제2 질화물 반도체의 노출면을 산화시키는 가스를 사용하는 것,
    (2) 밴드 갭이 큰 표면층과 밴드 갭이 작은 심부층에 의해 제2 질화물 반도체층을 구성하고, 상기 제3 질화물 반도체층의 에칭에 의해 상기 표면층을 노출시키는 것,
    (3) 상기 제거 공정에서 상기 제2 질화물 반도체층이 노출된 질화물 반도체 기판을 질소를 포함하는 가스 중에서 열처리하는 것,
    중 어느 하나를 실시하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제거 공정에 있어서, 상기 제3 질화물 반도체층을 습식 에칭하여 상기 애노드 전극이 쇼트키 접합하는 상기 제2 질화물 반도체층의 표면을 노출시키고,
    상기 제거 공정이, 상기 마무리 공정을 겸용하는, 반도체 장치의 제조 방법.

KR1020150104203A 2014-07-29 2015-07-23 반도체 장치와 그 제조 방법 KR101720422B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014153463A JP6055799B2 (ja) 2014-07-29 2014-07-29 半導体装置とその製造方法
JPJP-P-2014-153463 2014-07-29

Publications (2)

Publication Number Publication Date
KR20160014533A true KR20160014533A (ko) 2016-02-11
KR101720422B1 KR101720422B1 (ko) 2017-03-27

Family

ID=55079737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150104203A KR101720422B1 (ko) 2014-07-29 2015-07-23 반도체 장치와 그 제조 방법

Country Status (10)

Country Link
US (1) US9536873B2 (ko)
JP (1) JP6055799B2 (ko)
KR (1) KR101720422B1 (ko)
CN (1) CN105322008B (ko)
BR (1) BR102015018072A2 (ko)
DE (1) DE102015112350A1 (ko)
MX (1) MX345827B (ko)
MY (1) MY182669A (ko)
SG (1) SG10201505824YA (ko)
TW (1) TWI550853B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102182016B1 (ko) * 2013-12-02 2020-11-23 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 반도체 회로
JP6685278B2 (ja) * 2015-03-11 2020-04-22 パナソニック株式会社 窒化物半導体装置
US10756084B2 (en) * 2015-03-26 2020-08-25 Wen-Jang Jiang Group-III nitride semiconductor device and method for fabricating the same
JP6299658B2 (ja) * 2015-04-22 2018-03-28 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子
JP6263498B2 (ja) 2015-05-21 2018-01-17 株式会社豊田中央研究所 半導体装置とその製造方法
US10651317B2 (en) * 2016-04-15 2020-05-12 Macom Technology Solutions Holdings, Inc. High-voltage lateral GaN-on-silicon Schottky diode
CN107768248A (zh) * 2016-08-19 2018-03-06 中国科学院苏州纳米技术与纳米仿生研究所 GaN基增强型HEMT器件的制备方法
JP2018085456A (ja) 2016-11-24 2018-05-31 日機装株式会社 半導体発光素子の製造方法
TWI623967B (zh) * 2017-08-25 2018-05-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
US10032938B1 (en) 2017-10-03 2018-07-24 Vanguard International Semiconductor Corporation Semiconductor devices and methods for manufacturing the same
CN113875019A (zh) * 2020-04-30 2021-12-31 英诺赛科(苏州)半导体有限公司 半导体器件以及制造半导体器件的方法
US11942560B2 (en) 2020-08-13 2024-03-26 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device structures and methods of manufacturing the same
EP4310918A1 (en) 2022-07-21 2024-01-24 Infineon Technologies Austria AG Semiconductor device and method of fabricating a semiconductor device
WO2024040563A1 (en) * 2022-08-26 2024-02-29 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device structures and methods of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011205029A (ja) 2010-03-26 2011-10-13 Sanken Electric Co Ltd 半導体装置
JP2012175018A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 化合物半導体装置
KR20130035477A (ko) * 2011-09-30 2013-04-09 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164926A (ja) * 1998-11-24 2000-06-16 Sony Corp 化合物半導体の選択エッチング方法、窒化物系化合物半導体の選択エッチング方法、半導体装置および半導体装置の製造方法
JP5183913B2 (ja) 2006-11-24 2013-04-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US8076699B2 (en) 2008-04-02 2011-12-13 The Hong Kong Univ. Of Science And Technology Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems
US8384129B2 (en) * 2009-06-25 2013-02-26 The United States Of America, As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control
JP5299208B2 (ja) * 2009-10-09 2013-09-25 住友電気工業株式会社 半導体装置およびその製造方法
JP2012060066A (ja) 2010-09-13 2012-03-22 Toyota Motor Corp ＡｌＧａＮ酸化膜を有する半導体装置、及び、その製造方法
WO2013011617A1 (ja) * 2011-07-15 2013-01-24 パナソニック株式会社 半導体装置及びその製造方法
JP5659182B2 (ja) * 2012-03-23 2015-01-28 株式会社東芝 窒化物半導体素子
JP2013232578A (ja) 2012-05-01 2013-11-14 Advanced Power Device Research Association ショットキーバリアダイオード
JP2014027187A (ja) * 2012-07-27 2014-02-06 Fujitsu Ltd 化合物半導体装置及びその製造方法
KR101922117B1 (ko) 2012-08-16 2018-11-26 삼성전자주식회사 트랜지스터를 포함하는 전자소자 및 그 동작방법
JP5794241B2 (ja) 2013-02-06 2015-10-14 信越化学工業株式会社 マイクロ構造体用樹脂構造体の製造方法及びマイクロ構造体の製造方法
EP2793255B8 (en) * 2013-04-16 2018-01-17 IMEC vzw Manufacturing method of a semiconductor device comprising a schottky diode and a high electron mobility transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011205029A (ja) 2010-03-26 2011-10-13 Sanken Electric Co Ltd 半導体装置
JP2012175018A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 化合物半導体装置
KR20130035477A (ko) * 2011-09-30 2013-04-09 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
GaN Monolithic Inverter IC Using Normally-off Gate Injection Transistors with Planar Isolation on Si Substrate, Yasuhiro Uemoto et.al, IEDM09-165-168, 2009, IEEE

Also Published As

Publication number Publication date
JP2016032011A (ja) 2016-03-07
CN105322008B (zh) 2018-06-15
US20160035719A1 (en) 2016-02-04
US9536873B2 (en) 2017-01-03
JP6055799B2 (ja) 2016-12-27
SG10201505824YA (en) 2016-02-26
TW201613091A (en) 2016-04-01
CN105322008A (zh) 2016-02-10
BR102015018072A2 (pt) 2016-02-02
MY182669A (en) 2021-01-28
DE102015112350A1 (de) 2016-02-04
TWI550853B (zh) 2016-09-21
MX2015009178A (es) 2016-04-28
MX345827B (es) 2017-02-17
KR101720422B1 (ko) 2017-03-27

Similar Documents

Publication Publication Date Title
KR101720422B1 (ko) 반도체 장치와 그 제조 방법
JP5906004B2 (ja) 電界効果トランジスタおよびその製造方法
JP5071377B2 (ja) 化合物半導体装置及びその製造方法
EP2735031B1 (en) Method for growing iii-v epitaxial layers
TWI420664B (zh) 增強式高電子移動率電晶體及其製造方法
US9401413B2 (en) Semiconductor device
JP5785153B2 (ja) 補償型ゲートｍｉｓｆｅｔ及びその製造方法
JP5696083B2 (ja) 窒化物半導体素子及びその製造方法
US20190296139A1 (en) Transistor and Method for Manufacturing the Same
JP2007220895A (ja) 窒化物半導体装置およびその製造方法
JP2013004967A (ja) エンハンスメント型ｉｉｉ−ｖ族高電子移動度トランジスタ（ｈｅｍｔ）および製造方法
CN110021661B (zh) 半导体器件及其制作方法
JP6834546B2 (ja) 半導体装置及びその製造方法
US20160372587A1 (en) Semiconductor device and method of manufacturing the same
JPWO2019098193A1 (ja) 半導体装置
JP2010258313A (ja) 電界効果トランジスタ及びその製造方法
US9437724B2 (en) Semiconductor device and method of manufacturing the semiconductor device
JP7052503B2 (ja) トランジスタの製造方法
JP2008118044A (ja) 電界効果トランジスタ及びその製造方法
JP2008153350A (ja) 半導体装置
JP5714987B2 (ja) 半導体装置及び半導体装置の製造方法
JP5463529B2 (ja) 電界効果トランジスタの製造方法
JP2018160668A (ja) 窒化物半導体装置
JP2008227432A (ja) 窒化物化合物半導体素子およびその製造方法
US9240474B2 (en) Enhanced GaN transistor and the forming method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200303

Year of fee payment: 4