KR20160010305A - 전자 부품 패키지의 제조 방법 - Google Patents

전자 부품 패키지의 제조 방법 Download PDF

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Abstract

[과제] 기판이나 해당 기판 상의 배선을 파손하지 않고, 씰링 수지 상에 쉴드용 홈이나 비어(via)용 구멍을 형성한다.
[해결 수단] 기판 상에 배치된 전자 부품 및 전극 패드를 씰링하는 씰링 수지의 표면 상에, 해당 전극 패드에 도달하는 홈 또는 구멍을 형성하는 전자 부품 패키지의 제조 방법에 있어서, 상기 씰링 수지의 표면 상에서의 상기 홈 또는 구멍이 형성되는 위치에, 상기 전극 패드에 도달하지 않는 하부 홈 또는 하부 구멍을 금형 성형에 의해서 형성하는 제1 공정과, 상기 제1 공정에서 형성된 하부 홈 또는 하부 구멍의 깊이를 증대시키는 가공에 의해 상기 전극 패드를 노출시키는 제2 공정을 포함한다.

Description

전자 부품 패키지의 제조 방법{METHOD FOR MANUFACTURING ELECTRONIC COMPONENT PACKAGE}
본 발명은, 반도체 칩 등의 전자 부품을 수지(樹脂) 씰링한 패키지의 제조 방법에 관한 것이며, 특히, 패키지 내의 칩을 전자적으로 차폐(遮蔽)하는 쉴드용 홈의 형성 방법 및 PoP(Package on Package) 기술에서 상하의 패키지를 전기적으로 접속하기 위한 비어(via)용 구멍의 형성 방법에 관한 것이다.
반도체 칩 등의 전자 부품을 수평 방향(면방향)으로 배치하여 수지(樹脂) 씰링한 패키지에서는, 근접하는 부품에 의한 간섭을 방지하기 위해, 패키지 내의 부품을 전자적으로 차폐(쉴드)할 필요가 있다.
패키지 내에서의 전자 차폐를 행하는 경우의 일반적인 구성예에 대해서, 도 1을 참조하여 설명을 행한다. 또, 이후 본 명세서에서 참조하는 각 도면은, 설명의 간략화를 위해서 각 부의 치수비가 적절히 변경되어 있으며, 실제의 제품의 형상을 정확하게 나타낸 것은 아니다. 도 1의 (a)는 반도체 패키지(1)의 단면도이며, 도 1의 (b)는 도 1의 (a)에 나타내는 반도체 패키지(1)의 상면도이다. 도 1의 (a)는 도 1의 (b)의 A－A＇단면도이다. 반도체 패키지(1)의 제조 공정에서는, 먼저, 반도체 칩(20)이 구비하는 전극 단자(21)를, 기판(10) 상의 배선(11)에 범프(bump)(22)를 매개로 하여 접속하고, 이들을 열강화성의 수지 재료(예를 들면 에폭시 수지)로 이루어지는 수지층(30)에 의해 씰링한다. 다음으로, 수지층(30)의 표면(301)(상면)에 소정 패턴의 홈(31)을 형성하여 기판(10) 상의 접지 전극(12)을 노출시킨다. 그리고, 형성된 홈(31)에 쉴드재(32)를 매립하거나 도금을 실시하거나 한다. 이상의 공정에 의해, 반도체 패키지(1) 내의 부품간의 전자적 간섭을 차폐하는 것이 가능해진다.
또, 전자기기의 소형화에 따른 반도체 패키지의 고밀도화에 대한 수요는 증대하고 있으며, 이러한 수요에 응하는 기술로서, PoP형의 칩 적층 구조를 이용한 TMV(Through Mold Via)법에 의한 제품이 제공되어 있다.
도 2를 참조하여, TMV법에 의한 PoP형의 칩 적층 구조의 일례를 설명한다. 도 2의 (a)는 PoP에서의 하측 패키지(1a) 및 상측 패키지(1b)를, 도 2의 (b)는 양자가 적층 접속된 상태를 나타낸다. 상측 패키지(1b) 상에 배치되는 전자 부품 등에 대해서는 도시를 적절히 생략하고, 도 1과 동일 또는 유사한 기능을 가지는 부재에는 동일한 번호의 말미에 소정의 알파벳을 부여한 것을 할당한다. 반도체 칩(20a)이나 각종 배선 등의 수지 씰링 공정에 대해서는 도 1에 나타내는 예와 동일하다. 도 2의 (a)에서는, 하측 패키지(1a)에는, 홈(31)을 대신하여, 기판(10a) 상의 상하 접속 전극(13a)에 도달하는 구멍(31a)(예를 들면 원형의 개구부)가 형성되어 있다. 상측 패키지(1b)에는, 이면(도 2의 (a)에서 하측의 면)에 마련된 상하 접속 전극(13b) 상에는 땜납 볼(33)이 마운트되어 있다. 다음으로, 상하 접속 전극(13b) 상의 땜납 볼(33)을 구멍(31a)에 감입(嵌入)하도록, 상측 패키지(1b)를 하측 패키지(1a) 상에 재치(載置)한다. 상하의 패키지(1b, 1a)의 위치 관계가 적절한 것이 확인되면, 리플로우(reflow) 가열에 의해 땜납 볼(33)이 용융하여 구멍(31a) 내를 채워, 상하의 패키지(1b, 1a)의 상하 접속 전극(13b, 13a)을 접속하는 접속 비어(34)가 된다. 또, 상하 접속 전극(13b) 상의 땜납 볼(33)을 대신하여, 구멍(31a) 내에 도전성 재료가 충전되어도 괜찮다.
특허 문헌 1 : 일본특허공개 제2009-26805호 공보
상술의 예에서, 쉴드용 홈이나 비어용 구멍의 형성은, 종래는 레이저 가공에 의해 행해지는 것이 일반적이다. 이 가공은 레이저 조사에 의해 수지 재료를 용융시킴으로써 행해지고, 절삭 기구의 마모 등의 열화(劣化)를 수반하지 않기 때문에 널리 채용되고 있는 수법이다.
그렇지만, 레이저 가공은 패키지의 두께의 편차나 만곡(灣曲) 등의 영향을 받기 쉽고, 예를 들면 패키지의 두께가 생각보다 작으면 레이저 강도가 너무 커서 배선을 달구어서 자르거나, 기판을 손상시키거나 하는 문제가 생기는 경우가 있기 때문에, 정밀한 제어를 필요로 하여 가공이 복잡하게 된다고 하는 문제가 있다.
이러한 문제를 회피하는 방법의 하나로서, 특허 문헌 1에서는, 기판 프레임과 몰드 금형과의 밀폐 공간에 씰링 수지(樹脂)를 충전하는 피복 방법에서, 기판 프레임 상의 배선에 압접(壓接)되는 기둥 모양 돌기를 금형에 마련함으로써 비어용 관통공을 형성하는 것이 기재되어 있다.
그렇지만, 특허 문헌 1에 기재된 방법에서는, 기둥 모양 돌기의 선단과 배선과의 사이에 약간의 간극이 존재한 경우에 관통공이 형성되지 않거나, 이것을 피하기 위해서 강하게 압접시킴으로써 배선에 흠이 나거나 할 우려가 있다.
홈이나 구멍의 깊이를 정확하게 형성하기 위해서는 밀링(milling) 가공이 현재로서는 가장 적합하다고 말할 수 있지만, 마모된 절삭 기구를 빈번히 교환할 필요가 있다.
본 발명은 상기의 사정을 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 전자 부품 패키지의 제조 공정에서, 기판이나 해당 기판 상의 배선을 파손하지 않고, 씰링 수지 상에 쉴드용 홈이나 비어용 구멍을 형성하는 것에 있다.
상기 과제를 해결하기 위해서 이루어진 본 발명에 관한 전자 부품 패키지의 제조 방법은, 기판 상에 배치된 전자 부품 및 전극 패드를 씰링하는 씰링 수지(樹脂)의 표면 상에, 해당 전극 패드에 도달하는 홈 또는 구멍을 형성하는 방법으로서,
a) 상기 씰링 수지의 표면 상에서의 상기 홈 또는 구멍이 형성되는 위치에, 상기 전극 패드에 도달하지 않는 하부 홈 또는 하부 구멍을 금형 성형에 의해서 형성하는 제1 공정과,
b) 상기 제1 공정에서 형성된 하부 홈 또는 하부 구멍의 깊이를 증대시키는 가공에 의해 상기 전극 패드를 노출시키는 제2 공정을 포함하는 것을 특징으로 한다.
본 발명에 관한 전자 부품 패키지의 제조 방법에서는, 전자 부품과 전극 패드를 씰링하는 씰링 수지의 표면 상의, 전극 패드를 노출시키는 홈 또는 구멍의 형성 위치에, 해당 전극 패드에 도달하지 않을 정도의 깊이의 하부 홈 또는 하부 구멍을, 금형 성형에 의해 형성해 둔다(제1 공정). 그리고, 이 하부 홈 또는 하부 구멍의 깊이를 증대시키는 가공에 의해 상기 전극 패드를 노출시킴으로써, 해당 하부 홈 또는 하부 구멍을, 쉴드용 홈 또는 비어용 구멍으로 한다(제2 공정). 제2 공정에서는, 예를 들면 밀링(milling) 가공이나 레이저 가공에 의해서, 상기 하부 홈 또는 하부 구멍의 깊이를 증대시킬 수 있다.
여기서, 상기 「씰링 수지의 표면」이란, 개개의 전자 부품 패키지에서 기판과 접하는 면과 반대측의 씰링 수지의 면(도 1 및 도 2에 나타내는 예에서는 301, 301a 및 301b의 부호로 도시)을 의미한다. 또, 상기 「전극 패드」에는 접지 전극, 및 전자 부품이 구비하는 단자 및 이것에 접속되는 배선 전극 등이 포함된다. 또한 상기 「씰링 수지」는, 수지의 수축에 의한 패키지의 만곡(灣曲)을 방지하는 필러(filler)(예를 들면 SiO2 등의 입자)를 높은 비율로 포함할 수 있는 것은, 해당 분야에서 주지와 같다.
상기의 구성에 의하면, 기판 상의 전극 패드에 도달하는 홈 또는 구멍의 형성에 있어서, 제1 공정에서 형성하는 하부 홈 또는 하부 구멍을 전극 패드에 도달시킬 필요가 없기 때문에, 특허 문헌 1과 같이 금형으로 전극 패드를 압박하여 흠을 낼 우려 없다. 게다가, 제1 공정에서 금형 성형에 의해 도중(途中)까지 가공을 완료해 둠으로써, 제2 공정을 밀링 가공에 의해 실시하는 경우에는, 절삭 기구의 소모를 억제할 수 있다. 또, 제2 공정을 레이저 가공에 의해 행하는 경우에는, 하부 홈 또는 하부 구멍의 깊이에 따라 조사 레이저의 강도가 억제되므로, 기판이나 배선이 파손되는 문제가 발생하기 어려워진다. 따라서, 기판이나 해당 기판 상의 배선을 파손하지 않고, 씰링 수지 상에 쉴드용 홈이나 비어용 구멍을 형성할 수 있다.
상기 제1 공정은, 일방의 형(型)과, 캐비티 저부에 상기 홈 또는 구멍의 깊이보다 낮은 높이를 가지는 돌기 핀을 구비한 타방의 형을 이용하고, 상기 기판을 이면측으로부터 유지한 상기 일방의 형과 상기 타방의 형을 맞닿게 하여 형 체결하며, 상기 캐비티에 수지 재료를 충전하는 공정을 포함하는 것이 바람직하다. 이것에 의해, 하부 홈 또는 하부 구멍을 간이하게 형성할 수 있다.
상기 「일방의 형」및 「타방의 형」은 예를 들면 상형(또는 하형) 및 하형(또는 상형)이며, 각각 어느 것에 대응하는지는 본 발명의 취지를 변경하는 것은 아니다. 예를 들면 상기 「타방의 형」이 상형인 경우에는, 상기 「저부」는 연직선에서 상부에 위치하게 되며, 본 발명에서의 저부라고 하는 말은 하부와 동의(同義)는 아니다.
또, 상기 「저부」에는, 캐비티의 저면과 면일(面一)인, 이젝터 핀(ejector pin) 등의 머리부 천면(天面)도 포함된다. 이 「저면」, 「머리부」및 「천면」이라는 말에 대해서도 상기와 마찬가지로, 연직선에서의 상하로 정의되는 것은 아니다.
상기 제1 공정에서는, 상기 캐비티의 저면으로부터 돌출 가능한 이젝터 핀의 머리부 천면에 마련된 상기 돌기 핀에 의해서 상기 하부 홈 또는 하부 구멍을 형성해도 좋다. 이것에 의해, 캐비티로부터의 전자 부품 패키지의 취출이 용이해진다.
본 발명에 관한 전자 부품 패키지의 제조 방법에 의하면, 기판이나 해당 기판 상의 배선을 파손하지 않고, 씰링 수지 상에 쉴드용 홈이나 비어용 구멍을 형성할 수 있다.
도 1의 (a)는 일반적인 쉴드용 홈이 형성된 반도체 패키지의 구조예의 단면도 및 (b)는 상면도.
도 2의 (a)는 TMV법에 의한 PoP형의 칩 적층 구조의 일례에서, 하측 패키지에 땜납 볼이 마운트된 상태의 단면도 및 (b)는 하측 패키지에 상측 패키지가 적층 접속된 상태의 단면도.
도 3의 (a)는 본 발명의 일 실시 형태에 관한 전자 부품 패키지의 제조 방법의 제1 공정의 제1 단계, (b)는 제2 단계, (c)는 제3 단계 및 (d)는 제4 단계.
도 4의 (a)는 본 발명의 일 실시 형태에 있어서의, 돌기 핀을 구비한 이젝터 핀의 사시도 및 (b)는 그 변형예.
도 5의 (a)는 본 발명의 일 실시 형태에서 형성되는 하부 구멍의 단면도 및 (b)는 해당 하부 구멍의 깊이를 가공에 의해 증대시켜서 이루어지는 구멍의 단면도.
도 6의 (a)는 전자 부품 패키지의 제조 방법의 다른 예에서의 제1 단계, (b)는 제2 단계, (c)는 제3 단계 및 (d)는 제4 단계.
도 7의 (a)는 전자 부품 패키지의 제조 방법의 또 다른 예에서의 제1 단계, (b)는 제2 단계 및 (c)는 제3 단계.
도 8의 (a)는 복수의 개편(個片) 기판을 중공(中空) 영역에 배치한 상태의 금속 플레이트 및 점착 시트의 상면도 및 (b)는 단면도.
도 9의 (a)는 복수의 개편 기판을 씰링한 전자 부품 패키지의 제조 방법의 일례에서의 제1 단계, (b)는 제2 단계, (c)는 제3 단계 및 (d)는 제4 단계.
도 10의 (a)는 복수의 개편 기판을 씰링한 전자 부품 패키지의 제조 방법의 또 다른 예에서의 제1 단계, (b)는 제2 단계 및 (c)는 제3 단계.
이하, 본 발명의 일 실시 형태에 관한 전자 부품 패키지의 제조 방법에 대해서, 도 3 ~ 도 5를 참조하여 설명한다. 이하의 기재에서, 앞서 설명한 도면과 동일 또는 유사한 기능을 가지는 부재에는, 동일 또는 유사한 번호의 말미에 소정의 알파벳을 적절히 부여한 것을 할당하여, 그 설명을 생략한다. 또, 본 실시 형태에서는 TMV법에 의한 PoP형의 칩 적층 구조에 이용되는 비어(via)용 구멍의 형성 방법에 대해 설명하지만, 후술하는 바와 같이, 쉴드용 홈의 형성에 대해서도 유사한 방법을 적용할 수 있다.
도 3에, 본 발명의 제1 공정을 설명하기 위한 각 단계의 단면도를 나타낸다. 또, 반도체 칩(62)을 기판(61) 상에 마운트하기 위한 전극 단자, 배선 및 범프(bump)에 대해서는 도시를 생략한다.
먼저, 도 3의 (a)에 나타내는 바와 같이, 기판(61)을 상하 반전시킨 상태(즉, 기판(61) 상에 마운트된 반도체 칩(62)과 상하 접속 전극(63)이 하면측이 되는 상태)에서 유지 가능한 유지부(41)를 구비한 상형(上型)(40)과, 캐비티(51)를 구비한 하형(下型)(50)을 미리 소정의(수지(樹脂) 재료(64)의 융점 이상의) 온도로 가열해 둔다(후술의 각 예에서도 금형의 사전 가열은 행해지고 있는 것으로 한다). 다음으로, 고정된 상형(40)에 대해 하형(50)을 상승시키고(도면 중의 검고 굵은 화살표 방향), 도 3의 (b)과 같이 맞닿게 하여, 형 체결한다. 그리고, 하형(50)에 마련된 사이드 게이트(side gate)(52)로부터 수지 재료(64)를 캐비티(51)에 충전한다. 또, 이형시(離型時)에 수지 재료(64)가 하형(50)에 부착하는 것을 방지하기 위한 이형 필름에 의해 캐비티(51)를 피복해도 괜찮지만, 도시를 생략한다.
캐비티(51)의 저부에는, 기판(61) 상의 상하 접속 전극(63)과 대향하는 위치에, 소정의 높이를 가지는 돌기 핀(53)이 복수 마련되어 있다. 상기 소정의 높이는, 캐비티(51)의 깊이나 상하 접속 전극(63)의 두께 등에 따라 다를 수 있지만, 도 3의 (b)와 같이 상하의 금형(40, 50)을 맞닿게 하여 형 체결했을 때에, 대향하는 상하 접속 전극(63)에 대해 예를 들면 100 ~ 300㎛의 간극이 생길 정도의 높이로 하는 것이 바람직하다.
또, 캐비티(51)의 저부에는 스폿 페이싱부(spot facing部)(56)를 가지는 관통공(57)이 마련되어 있으며, 제1 공정에 앞서, 도면 중 윗방향으로부터 이젝터 핀(54)이 관통공(57)에 삽입 통과되고, 이젝터 핀(54)의 머리부(55)가 스폿 페이싱부(56)에 수용된다. 스폿 페이싱부(56)의 깊이나 머리부(55)의 높이 및 이들의 형상은, 머리부(55)가 스폿 페이싱부(56)에 수용되었을 때에, 머리부(55)의 상면과 캐비티(51)의 저면이 면일(面一)이 되도록 적절하게 결정되는 것이 바람직하다. 수지 재료(64)의 경화에 필요한 소정 시간의 경과 후, 도 3의 (c)와 같이, 상형(40)의 유지부(41)에 기판(61)을 유지시킨 채로 하형(50)을 하강시킴(도면 중의 희고 굵은 화살표 방향)과 아울러 이젝터 핀(54)에 대해 도면 중의 검고 가는 화살표 방향의 힘을 인가하여 형 개방을 행한다. 이 상태로부터 하형(50)을 더 하강시키면, 수지층(65)(본 발명의 씰링 수지에 상당)의 표면(651)에서 상하 접속 전극(63)의 바로 위(도 3에서는 하측)에 하부 구멍(67)이 형성된 패키지 구조체가, 유지부(41)에 의해서 유지된 상태로 취출된다(도 3의 (d)). 사이드 게이트(52)로부터 이형된 게이트부(66)에 대해서는 임의의 공정에 의해 제거하게 된다.
또, 본 실시 형태에서는 이젝터 핀(54)의 머리부(55)에도 돌기 핀(53)이 마련되어 있다. 도 4의 (a)에 이젝터 핀(54)의 확대 사시도를 나타낸다. 돌기 핀(53)은, 수지층(65)으로부터 용이하게 이형되도록, 예를 들면 5도 정도의 빼냄 구배(draft angle)(테이퍼)를 가지는 것이 바람직하다. 또, 머리부(55)의 상면 형상은 도 4의 (a)에 나타내는 원형으로 한정되지 않고, 도 4의 (b)에 나타내는 머리부(55a)와 같이, 원의 일부가 떨어진 형상, 혹은 타원형이나 그 외의 다각형으로 함으로써 이젝터 핀(54a)의 회동에 의한 돌기 핀(53)의 위치 어긋남을 방지해도 괜찮다.
도 3에 나타내는 제1 공정 및 도 4에 나타내는 돌기 핀(53)에 의해서 형성된 하부 구멍(67)의 단면도를 도 5의 (a)에 나타낸다. 또, 도 5의 (a)에서는 도면 중의 상하가 도 3과 역전하고 있다. 하부 구멍(67)은 그 최심부(最深部)가 상하 접속 전극(63)에 도달하고 있지 않고, 이 시점에서 상하 접속 전극(63)은 잔류 수지층(652)에 의해서 피복ㆍ보호된 상태로 되어 있다.
이 하부 구멍(67)에 대해 밀링 가공 또는 저(低)강도의 레이저 가공을 실시함으로써, 해당 하부 구멍(67)의 저부와 상하 접속 전극(63) 상면과의 사이의 잔류 수지층(652)을 제거하여, 도 5의 (b)에 나타내는 바와 같이 상하 접속 전극(63)을 노출시킨다. 이 제2 공정에 의해, 도 2에 나타낸 구멍(31a)과 동일하게 기능을 하는 구멍(68)이 형성된다. 즉, 하부 구멍(67)의 깊이를 D1, 구멍(68)의 깊이를 D2, 잔류 수지층(652)의 두께를 T(바람직하게는 100 ~ 300㎛)로 했을 때, T=D2－D1가 성립한다.
밀링 가공은 높이 방향(도 5에서의 상하 방향)의 절삭 깊이의 정확한 제어가 가능하기 때문에 상하 접속 전극(63)이나 기판(61)을 파손하기 어려운 것이나, 레이저 가공시에 생기는 필러 입자의 잔류 등이 없기 때문에, 제2 공정에 이용되는 가공법으로서는 특히 바람직하다. 또 본 실시 형태에 의하면, 절삭하는 잔류 수지층(652)의 두께가 작기 때문에 절삭 기구의 소모가 억제된다.
또, 제2 공정에서 레이저 가공을 이용하는 경우에도, 용융시키는 잔류 수지층(652)의 두께가 작기 때문에 레이저 강도를 억제할 수 있어, 상하 접속 전극(63)이나 기판(61)의 파손을 저감할 수 있다.
따라서, 이상 설명한 제1 및 제2 공정에 의해, 상하 접속 전극(63)이나 기판(61)을 파손하지 않고, 반도체 패키지의 수지층(65)의 표면(651)에 접속 비어용 구멍(68)을 형성할 수 있다.
또, 도 2, 도 3 및 도 5에 나타내는 상하 접속 전극(13a, 13b 및 63)의 조성은 일반적인 배선 전극과 동일하며, 이들의 명칭은 기능적인 특징을 나타내기 위한 편의적인 것이다.
[변경예]
상술의 실시 형태에서는 이젝터 핀(54)이 막대 모양의 심부(芯部) 보다 지름이 큰 머리부(55)를 가지기 때문에, 캐비티(51)의 저부에 스폿 페이싱부(56)를 마련했지만, 머리부(55)가 이젝터 핀(54)의 심부와 동일 지름이라도 좋다. 즉, 이젝터 핀(54) 전체가 막대 모양의 핀인 경우에는 스폿 페이싱부(56)는 불필요하고, 이젝터 핀(54)을 도면 중 아래 방향으로부터 관통공(57)에 삽입 통과시킬 수도 있다. 이 경우에는, 이젝터 핀(54)의 하부에, 낙하 방지용의 지지체를 마련하면 된다.
또, 도 3 및 도 4에 나타내는 돌기 핀(53)의 높이를, 대향하는 상하 접속 전극(63)에 도달하도록 변경하고, 금형 성형만으로 구멍(68)을 형성하도록 해도 괜찮다. 혹은, 밀링 가공만으로 구멍(68)을 형성해도 좋다.
[쉴드용 홈을 형성하는 경우의 구성예]
상술의 실시 형태에서는 접속 비어용 구멍을 형성하는 방법에 대해 설명했지만, 쉴드용 홈을 수지층에 형성하는 경우에는, 제1 공정에서, 홈 패턴에 대응하는 라인(line) 모양의 돌기를, 캐비티(51)의 저부에 마련하면 좋다. 제2 공정에 대해서는 상술의 실시 형태와 동일하다.
또 다른 응용의 예로서, 접지 전극이 아니라 상하 접속 전극의 배선 패턴에 대응하는 하부 홈 패턴을 형성한 다음, 해당 하부 홈 상의 임의의 위치에 밀링 가공 또는 레이저 가공을 실시하여 전극을 노출시켜, 접속 비어용 구멍으로 할 수도 있다.
또, 하부 구멍 또는 하부 홈을 레이저 가공에 의해 형성하고, 그 다음에 밀링 가공을 실시해도 괜찮다.
상술에서, 돌기 핀(53)의 높이를 변경하여 금형 성형만으로 구멍(68)을 형성해도 좋은 취지에 대해 언급했다. 이하에 그 구체적인 예를 기재한다.
[금형 성형만으로 구멍을 형성하는 경우：구성예 1－1]
도 6을 참조하여, 금형 성형만으로 구멍을 형성하는 경우의 구성의 일례에 대해서 설명을 행한다. 도 6에서는 금형의 상하가 도 3과 역전하고 있지만, 예를 들면 상형(40b)과 하형(50b)은 성형 공정에서의 기능에서는 동등하고, 상하 어느 형에 의해 기판(61b)을 유지해도 상관없다. 단, 돌기 핀(43b)은 기판(61b)을 유지 하는 형과 대향하는 형에 마련되어 있을 필요가 있다.
본 구성예에서는, 하형(50b)의 유지부(51b)에 의해 기판(61b)을 유지한 상태에서(도 6의 (a)) 하형(50b)을 상승시켜(도면 중의 검고 굵은 화살표 방향) 상형(40b)과 하형(50b)을 맞닿게 하여 형 체결했을 때에, 돌기 핀(43b)의 선단이 상하 접속 전극(63b)에 맞닿는다(도 6의 (b)). 즉 돌기 핀(43b)의 높이는, 형 체결된 상태에서의 캐비티(41b)의 천정면으로부터 상하 접속 전극(63b)의 상면까지의 거리로 동일하다. 따라서, 수지 재료(64b)의 경화 후, 도 6의 (c)와 같이 하형(50b)의 유지부(51b)에 기판(61b)를 유지시킨 채로 하형(50b)을 하강시킴(도면 중의 희고 굵은 화살표 방향)과 아울러 이젝터 핀(44b)에 대해 도면 중의 희고 가는 화살표 방향의 힘을 인가하여 형 개방을 행하고, 하형(50b)을 더 하강시켜 수지층(65b)(본 발명의 씰링 수지에 상당)을 상형(40b)으로부터 이형하면(도 6의 (d)), 수지층(65b)의 표면(651b)에는 상하 접속 전극(63b)까지 도달하는 구멍(68b)이 형성된다.
본 구성에 의하면, 복수의 상하 접속 전극(63b)에 각각 돌기 핀(43b)을 맞닿게 함으로써, 기판(61b)은 유지부(51b)의 저면에 고정된다. 따라서, 기판(61b)의 열에 의한 휨이 억제된다. 또, 상기와 같이 돌기 핀(43b)의 높이를 정하는 것에 의해, 구멍(68b)의 형성 공수를 억제할 수 있다.
[금형 성형만으로 구멍을 형성하는 경우：구성예 1－2]
도 7을 참조하여, 금형 성형만으로 구멍을 형성하는 경우의 다른 구성예에 대해서 설명을 행한다. 도 3 및 도 6에서는 트랜스퍼(transfer) 성형에 의해 수지층(65 및 65b)을 형성하는 예에 대해 설명했지만, 본 구성예에서는 압축 성형에 의해 수지층(65c)을 형성한다. 본 구성예에서의 압축 성형형은 상형(40c)과 하형(500)으로 이루어진다. 상형(40c)에는 도시하지 않은 기판 세트부가 마련되어 있으며, 기판(61c)은, 반도체 칩(62c)이 하형(500)과 대향하도록 해당 기판 세트부에 고정된다.
하형(500)에는, 캐비티 측면 부재(501), 캐비티 저면 부재(502), 및 이들을 한꺼번에 상하 이동시키기 위한 베이스 플레이트(503)가 포함되어 있다. 캐비티 저면 부재(502)에는, 스폿 페이싱부(56c)를 가지는 관통공(57c)이 마련되어 있으며, 해당 관통공(57c)에, 플랜지부(58)를 가지는 돌기 핀(53c)이 도면 중 하부로부터 삽입 통과되어, 플랜지부(58)가 스폿 페이싱부(56c)에 수용된다. 관통공(57c)은, 기판(61c) 상의 상하 접속 전극(63c)과 대향하는 위치에 천공된다. 캐비티 측면 부재(501) 및 돌기 핀(53c)과 베이스 플레이트(503)는, 코일 스프링 등에 의해 실현되는 탄성 부재(504 및 505)를 매개로 하여 접속되어 있다.
먼저, 도 7의 (a)에 나타내는 바와 같이 캐비티 측면 부재(501) 및 캐비티 저면 부재(502)로 이루어지는 하형 캐비티(부호는 생략)에 소정량의 수지 재료(64c)를 공급하고, 하형(500)을 상승시킨다(도면 중 검은 화살표 방향). 또, 수지 재료(64c)의 공급 전에, 상기 하형 캐비티를 구성하는 면 및 그 주변에 이형 필름(700)을 도 7의 (a)에 나타내는 바와 같이 흡착 고정해도 괜찮다. 이것에 의해 수지층(65c)의 이형이 용이해진다.
이와 같이 하여 하형(500)을 상승시키면, 먼저 돌기 핀(53c)과 상하 접속 전극(63c)이 맞닿아 압접되며, 다음으로 캐비티 측면 부재(501)의 상면과 상형(40c)에 의해 유지된 기판(61c)의 둘레 가장자리부가 맞닿아 형 체결된다. 이어서 베이스 플레이트(503)를 상승시키면, 수지 재료(64c) 중에 반도체 칩(62c)이 침지되고, 캐비티 저면 부재(502)가, 수지 재료(64c)를 가압함으로써 압축 성형이 행해진다(도 7의 (b)). 이 때, 돌기 핀(53c)과 상하 접속 전극(63c)과의 맞닿음면은 탄성 부재(505)의 탄성력에 의해 압접되어 있기 때문에, (가열에 의해 용융한) 수지 재료(64c)의 해당 맞닿음면으로의 침입이 방지된다. 수지 재료(64c)의 경화 후, 하형(500)을 하강시키면(도면 중 흰 화살표 방향), 압축 성형에 의해 수지층(65c)의 표면(651c)에 구멍(68c)이 형성된 반도체 패키지가 얻어진다(도 7의 (c)). 또, 캐비티 측면 부재(501) 및 돌기 핀(53c)은, 탄성 부재(504 및 505)의 탄성력에 의해, 베이스 플레이트(503)에 대해 원래의 위치로 되돌아온다.
본 구성에 의하면, 압축 성형에 의해 상술의 구성예 1－1과 동일한 효과가 얻어진다.
또, 돌기 핀(53c)과 상하 접속 전극(63c)과의 맞닿음에 앞서 캐비티 측면 부재(501)의 상면과 기판(61c)의 둘레 가장자리부가 맞닿아도 좋고, 그 순서는 상관없다. 또, 돌기 핀(53c)이 상하 접속 전극(63c)에 압접되었을 때에 상하 접속 전극(63c)이 파손하지 않도록, 탄성 부재(505)의 탄성력은 적절히 조절되면 된다.
[복수의 개편(個片) 기판을 하나의 패키지로서 씰링하는 경우：구성예 2－1]
1개의 기판 상에 배치된 복수의 전자 부품 중에는, 불량품이 포함되어 있는 것도 있다. 이러한 부분적인 불량의 발생에 의해 수율이 저하할 수 있는 경우에는, 수지 씰링 공정의 전에 기판을 개편으로 절단하여 우량품과 불량품을 판별하고, 우량품의 개편 기판만을 수지 씰링하는 수법이 취해진다. 이러한 수법에서의 수지 씰링 공정의 전(前)단계로서, 예를 들면 도 8에 나타내는 바와 같이, 개편 기판(61d)을 수평 방향으로 복수 배치 가능한 중공(中空) 영역을 이루는 직사각형 모양의 관통공(800)을 가지는 금속 프레임(801)의 이면으로부터 점착 시트(802)를 붙이고, 상기 관통공(800) 내에 노출하고 있는 점착 시트(802)의 점착층 상에 개편 기판(61d)을 재치한다. 도 8의 (b)는 도 8의 (a)의 B－B＇단면도이다. 이와 같이 하여 복수의 개편 기판(61d)을 점착 고정한 금속 프레임(801) 및 점착 시트(802)를 성형형(成形型)에 셋팅하여 수지 씰링한다.
그렇지만, 개편 기판(61d)은 점착 시트(802) 상에 점착 고정되어 있기 때문에, 성형시의 수지 유동에 의해서 수평면내의 위치 어긋남을 일으키는 경우가 있다. 이러한 위치 어긋남은 트랜스퍼 성형에서는 특히 현저하게 보여지며, 제품을 패키지마다 절단할 때에, 사전에 정한 위치와 다른 위치에 씰링 고정된 개편 기판(61d)을 잘못하여 절단하여 버릴 우려가 있다. 또, 금형의 캐비티 저면 상의 돌기 핀에 의해서 수지층에 하부 구멍 또는 구멍을 형성할 때, 개편 기판(61d)의 위치 어긋남에 의해서, 상하 접속 전극의 바로 위에 하부 구멍 또는 구멍이 형성되지 않는다고 하는 문제도 있다.
그래서, 본 발명자들은 도 9에 나타내는 성형 방법을 고안했다. 먼저, 도 9의 (a)와 같이 하형(50d)의 유지부(51d)에 금속 프레임(801) 및 점착 시트(802)를 유지시킨 상태에서, 하형(50d)을 상승시켜(도면 중의 검고 굵은 화살표 방향) 상형(40d)과 하형(50d)을 맞닿게 하여 형 체결한다. 이것에 의해, 도 9의 (b)에 나타내는 바와 같이 돌기 핀(43d)의 선단은 상하 접속 전극(63d)의 상면에 맞닿는다. 이 상태에서 캐비티(41d)(및 하형(50d)측에서의 금속 프레임(801)의 관통공(800) 내)에 수지 재료(64d)를 충전하고, 해당 수지 재료(64d)의 경화 후, 도 9의 (c)와 같이, 하형(50d)의 유지부(51d)에 의해 금속 프레임(801) 및 점착 시트(802)를 유지시킨 채로 하형(50d)을 하강시킴(도면 중의 희고 굵은 화살표 방향)과 아울러 이젝터 핀(44d)에 대해 도면 중의 희고 가는 화살표 방향의 힘을 인가하여 형 개방을 행하며, 하형(50d)을 더 하강시켜 수지층(65d)(본 발명의 씰링 수지에 상당)을 상형(40d)으로부터 이형하면(도 9의 (d)), 수지층(65d)의 표면(651d)에는 상하 접속 전극(63d)까지 도달하는 구멍(68d)이 형성된다.
본 구성에 의하면, 수지 재료(64d)의 충전 전에 돌기 핀(43d)의 선단이 상하 접속 전극(63d)에 맞닿기 때문에, 개편 기판(61d) 및 점착 시트(802)가 돌기 핀(43d)과 유지부(51d)에 의해 끼워 지지되어, 점착 시트(802) 상에서의 개편 기판(61d)의 위치가 고정된다. 따라서, 수지 유동에 기인하는 점착 시트(802) 상에서의 개편 기판(61d)의 위치 어긋남을 방지할 수 있다. 또, 상기의 구성예 1－1 및 1－2와 마찬가지로, 열에 의한 휨을 억제하는 효과도 있다.
[복수의 개편 기판을 하나의 패키지로서 씰링하는 경우：구성예 2－2]
본 예에서도, 상술한 구성예 1－2에 유사한 구성이 적용 가능하다. 상기 구성예 1－2와 동일한 부분에 대해서는 설명을 적절히 생략한다. 도 10의 (a)에 나타내는 바와 같이, 먼저, 상형(40e)과 하형(500a)으로 이루어지는 압축 성형형을 이용하고, 복수의 개편 기판(61e)이 점착 고정된 금속 프레임(801) 및 점착 시트(802)를 상형(40e)이 구비하는 미도시의 세트부에 고정한다. 다음으로 캐비티 측면 부재(501a), 돌기 핀(53e)을 각각 금속 프레임(801), 상하 접속 전극(63e)에 맞닿게 한다. 이 시점에서, 개편 기판(61e) 및 점착 시트(802)가 돌기 핀(53e)과 상형(40e)의 세트부에 의해 끼워 지지되어, 점착 시트(802) 상에서의 개편 기판(61e)의 위치가 고정된다. 게다가, 도 10의 (b)에 나타내는 상태에서는 탄성 부재(505a)의 탄성력에 의해, 개편 기판(61e) 및 점착 시트(802)에 대한 협지(挾持) 압력이 증대한다.
본 구성에 의하면, 압축 성형에 의해 상술의 구성예 2－1과 동일한 효과가 얻어진다.
또, 상술한 실시 형태 및 응용예는 본 발명의 예이며, 본 발명의 취지의 범위에서 적절히 변경, 수정, 추가, 조합을 행해도 본원 특허 청구 범위에 포함되는 것은 당연하다.
1, 1a, 1b - 반도체 패키지 10, 10a, 10b - 기판
11, 11a, 11b - 배선 12 - 접지 전극
13a, 13b - 상하 접속 전극 20, 20a - 반도체 칩
21, 21a - 전극 단자 22, 22a - 범프
30, 30a, 30b - 수지층 31 - 홈
31a - 구멍 32 - 쉴드재
33 - 땜납 볼 34 - 접속 비어
301, 301a, 301b - 수지층의 표면
40, 40b, 40c, 40d, 40e - 상형
41, 41b, 41d, 51b - 유지부
50, 50b, 50d, 500, 500a - 하형
51, 41b, 41d - 캐비티
52, 42b, 42d - 사이드 게이트
53, 43b, 53c, 43d, 53e - 돌기 핀
54, 54a, 44b, 44d - 이젝터 핀
55, 55a, 45b, 45d - 머리부
56, 46b, 56c, 46d, 56e - 스폿 페이싱부
57, 47b, 57c, 47d, 57e - 관통공 58, 58a - 플랜지부
501, 501a - 캐비티 측면 부재 502, 502a - 캐비티 저면 부재
503, 503a - 베이스 플레이트
504, 504a, 505, 505a - 탄성 부재
61, 61b, 61c - 기판 61d, 61e - 개편 기판
62, 62b, 62c, 62d, 62e - 반도체 칩
63, 63b, 63c, 63d, 63e - 상하 접속 전극
64, 64b, 64c, 64d, 64e - 수지 재료
65, 65b, 65c, 65d, 65e - 수지층
66, 66b, 66d - 게이트부 67 - 하부 구멍
68, 68b, 68c, 68d, 68e - 구멍
651, 651b, 651c, 651d, 651e - 수지층의 표면
652 - 잔류 수지층 700, 700a - 이형 필름
800 - 관통공 801 - 금속 프레임
802 - 점착 시트

Claims (3)

  1. 기판 상에 배치된 전자 부품 및 전극 패드를 씰링하는 씰링 수지(樹脂)의 표면 상에, 해당 전극 패드에 도달하는 홈 또는 구멍을 형성하는 방법으로서,
    a) 상기 씰링 수지의 표면 상에서의 상기 홈 또는 구멍이 형성되는 위치에, 상기 전극 패드에 도달하지 않는 하부 홈 또는 하부 구멍을 금형 성형에 의해서 형성하는 제1 공정과,
    b) 상기 제1 공정에서 형성된 하부 홈 또는 하부 구멍의 깊이를 증대시키는 가공에 의해 상기 전극 패드를 노출시키는 제2 공정을 포함하는 것을 특징으로 하는 전자 부품 패키지의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제1 공정은, 일방의 형(型)과, 캐비티 저부에 상기 홈 또는 구멍의 깊이보다 낮은 높이를 가지는 돌기 핀을 구비한 타방의 형을 이용하고, 상기 기판을 이면측으로부터 유지한 상기 일방의 형과 상기 타방의 형을 맞닿게 하여 형 체결하며, 상기 캐비티에 수지 재료를 충전하는 공정을 포함하는 것을 특징으로 하는 전자 부품 패키지의 제조 방법.
  3. 청구항 2에 있어서,
    상기 제1 공정에서, 상기 캐비티의 저면으로부터 돌출 가능한 이젝터 핀(ejector pin)의 머리부 천면(天面)에 마련된 상기 돌기 핀에 의해서 상기 하부 홈 또는 하부 구멍을 형성하는 것을 특징으로 하는 전자 부품 패키지의 제조 방법.

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