KR20160002973A - Led용 패턴 웨이퍼, led용 에피택셜 웨이퍼 및 led용 에피택셜 웨이퍼의 제조 방법 - Google Patents
Led용 패턴 웨이퍼, led용 에피택셜 웨이퍼 및 led용 에피택셜 웨이퍼의 제조 방법 Download PDFInfo
- Publication number
- KR20160002973A KR20160002973A KR1020157033021A KR20157033021A KR20160002973A KR 20160002973 A KR20160002973 A KR 20160002973A KR 1020157033021 A KR1020157033021 A KR 1020157033021A KR 20157033021 A KR20157033021 A KR 20157033021A KR 20160002973 A KR20160002973 A KR 20160002973A
- Authority
- KR
- South Korea
- Prior art keywords
- led
- semiconductor layer
- concave
- convex
- convex structure
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 66
- 239000004065 semiconductor Substances 0.000 claims abstract description 628
- 235000012431 wafers Nutrition 0.000 claims abstract description 623
- 238000000034 method Methods 0.000 claims description 158
- 238000012546 transfer Methods 0.000 claims description 59
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 35
- 229910052594 sapphire Inorganic materials 0.000 claims description 28
- 239000010980 sapphire Substances 0.000 claims description 28
- 230000008569 process Effects 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- 239000013078 crystal Substances 0.000 abstract description 57
- 238000005336 cracking Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 684
- 239000000463 material Substances 0.000 description 132
- 230000000694 effects Effects 0.000 description 113
- 239000007789 gas Substances 0.000 description 83
- 238000000605 extraction Methods 0.000 description 80
- 239000010408 film Substances 0.000 description 69
- 230000002829 reductive effect Effects 0.000 description 66
- 238000005530 etching Methods 0.000 description 45
- 238000012545 processing Methods 0.000 description 43
- 230000006872 improvement Effects 0.000 description 39
- 230000006911 nucleation Effects 0.000 description 37
- 238000010899 nucleation Methods 0.000 description 37
- 230000003287 optical effect Effects 0.000 description 36
- 229910002601 GaN Inorganic materials 0.000 description 33
- 238000004581 coalescence Methods 0.000 description 27
- 238000001312 dry etching Methods 0.000 description 25
- 239000000872 buffer Substances 0.000 description 24
- 238000001459 lithography Methods 0.000 description 24
- 229920005989 resin Polymers 0.000 description 23
- 239000011347 resin Substances 0.000 description 23
- 229910004298 SiO 2 Inorganic materials 0.000 description 22
- 238000001020 plasma etching Methods 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 19
- 230000000052 comparative effect Effects 0.000 description 18
- 230000009467 reduction Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 17
- 230000007423 decrease Effects 0.000 description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 15
- 230000001629 suppression Effects 0.000 description 15
- 230000008859 change Effects 0.000 description 14
- 230000006870 function Effects 0.000 description 14
- 239000011248 coating agent Substances 0.000 description 13
- 238000000576 coating method Methods 0.000 description 13
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000000149 argon plasma sintering Methods 0.000 description 12
- 239000010931 gold Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 9
- 239000000460 chlorine Substances 0.000 description 9
- 239000011651 chromium Substances 0.000 description 9
- 229910052731 fluorine Inorganic materials 0.000 description 9
- 239000002105 nanoparticle Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- ZWEHNKRNPOVVGH-UHFFFAOYSA-N 2-Butanone Chemical compound CCC(C)=O ZWEHNKRNPOVVGH-UHFFFAOYSA-N 0.000 description 8
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 8
- 238000011156 evaluation Methods 0.000 description 8
- 239000011737 fluorine Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 8
- 238000001878 scanning electron micrograph Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 238000005259 measurement Methods 0.000 description 7
- 239000002245 particle Substances 0.000 description 7
- 238000004904 shortening Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229920002799 BoPET Polymers 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 230000007613 environmental effect Effects 0.000 description 6
- 230000007774 longterm Effects 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 229910002704 AlGaN Inorganic materials 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 238000010348 incorporation Methods 0.000 description 5
- 229910010272 inorganic material Inorganic materials 0.000 description 5
- 239000011147 inorganic material Substances 0.000 description 5
- 238000004020 luminiscence type Methods 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 239000004332 silver Substances 0.000 description 5
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 5
- 239000011787 zinc oxide Substances 0.000 description 5
- ARXJGSRGQADJSQ-UHFFFAOYSA-N 1-methoxypropan-2-ol Chemical compound COCC(C)O ARXJGSRGQADJSQ-UHFFFAOYSA-N 0.000 description 4
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 4
- 238000000609 electron-beam lithography Methods 0.000 description 4
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical compound [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000001127 nanoimprint lithography Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000000376 reactant Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 3
- 240000001973 Ficus microcarpa Species 0.000 description 3
- 229910005540 GaP Inorganic materials 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 3
- NTIZESTWPVYFNL-UHFFFAOYSA-N Methyl isobutyl ketone Chemical compound CC(C)CC(C)=O NTIZESTWPVYFNL-UHFFFAOYSA-N 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical group Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 3
- 238000004090 dissolution Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 235000013372 meat Nutrition 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000012046 mixed solvent Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- DHMQDGOQFOQNFH-UHFFFAOYSA-N Glycine Chemical compound NCC(O)=O DHMQDGOQFOQNFH-UHFFFAOYSA-N 0.000 description 2
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 2
- 229910006404 SnO 2 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 150000004703 alkoxides Chemical class 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 238000005323 electroforming Methods 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000004927 fusion Effects 0.000 description 2
- -1 gallium nitride compound Chemical class 0.000 description 2
- 229910001195 gallium oxide Inorganic materials 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- PLDDOISOJJCEMH-UHFFFAOYSA-N neodymium(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Nd+3].[Nd+3] PLDDOISOJJCEMH-UHFFFAOYSA-N 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- 238000000016 photochemical curing Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 229910052596 spinel Inorganic materials 0.000 description 2
- 239000011029 spinel Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- IBEFSUTVZWZJEL-UHFFFAOYSA-N trimethylindium Chemical compound C[In](C)C IBEFSUTVZWZJEL-UHFFFAOYSA-N 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 2
- 239000012956 1-hydroxycyclohexylphenyl-ketone Substances 0.000 description 1
- YIJYFLXQHDOQGW-UHFFFAOYSA-N 2-[2,4,6-trioxo-3,5-bis(2-prop-2-enoyloxyethyl)-1,3,5-triazinan-1-yl]ethyl prop-2-enoate Chemical compound C=CC(=O)OCCN1C(=O)N(CCOC(=O)C=C)C(=O)N(CCOC(=O)C=C)C1=O YIJYFLXQHDOQGW-UHFFFAOYSA-N 0.000 description 1
- UHFFVFAKEGKNAQ-UHFFFAOYSA-N 2-benzyl-2-(dimethylamino)-1-(4-morpholin-4-ylphenyl)butan-1-one Chemical compound C=1C=C(N2CCOCC2)C=CC=1C(=O)C(CC)(N(C)C)CC1=CC=CC=C1 UHFFVFAKEGKNAQ-UHFFFAOYSA-N 0.000 description 1
- KBQVDAIIQCXKPI-UHFFFAOYSA-N 3-trimethoxysilylpropyl prop-2-enoate Chemical compound CO[Si](OC)(OC)CCCOC(=O)C=C KBQVDAIIQCXKPI-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 description 1
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- 239000004471 Glycine Substances 0.000 description 1
- CERQOIWHTDAKMF-UHFFFAOYSA-N Methacrylic acid Chemical compound CC(=C)C(O)=O CERQOIWHTDAKMF-UHFFFAOYSA-N 0.000 description 1
- UIHCLUNTQKBZGK-UHFFFAOYSA-N Methyl isobutyl ketone Natural products CCC(C)C(C)=O UIHCLUNTQKBZGK-UHFFFAOYSA-N 0.000 description 1
- 229910020068 MgAl Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- 229910019897 RuOx Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910006854 SnOx Inorganic materials 0.000 description 1
- 229910003087 TiOx Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- ZJCCRDAZUWHFQH-UHFFFAOYSA-N Trimethylolpropane Chemical compound CCC(CO)(CO)CO ZJCCRDAZUWHFQH-UHFFFAOYSA-N 0.000 description 1
- NJSVDVPGINTNGX-UHFFFAOYSA-N [dimethoxy(propyl)silyl]oxymethanamine Chemical compound CCC[Si](OC)(OC)OCN NJSVDVPGINTNGX-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- VEBCLRKUSAGCDF-UHFFFAOYSA-N ac1mi23b Chemical compound C1C2C3C(COC(=O)C=C)CCC3C1C(COC(=O)C=C)C2 VEBCLRKUSAGCDF-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- SNAAJJQQZSMGQD-UHFFFAOYSA-N aluminum magnesium Chemical compound [Mg].[Al] SNAAJJQQZSMGQD-UHFFFAOYSA-N 0.000 description 1
- HZMPWQGNGPZWRV-UHFFFAOYSA-N aluminum strontium lanthanum(3+) oxygen(2-) tantalum(5+) Chemical compound [O-2].[Ta+5].[Al+3].[Sr+2].[La+3] HZMPWQGNGPZWRV-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- AOJOEFVRHOZDFN-UHFFFAOYSA-N benzyl 2-methylprop-2-enoate Chemical compound CC(=C)C(=O)OCC1=CC=CC=C1 AOJOEFVRHOZDFN-UHFFFAOYSA-N 0.000 description 1
- MQDJYUACMFCOFT-UHFFFAOYSA-N bis[2-(1-hydroxycyclohexyl)phenyl]methanone Chemical compound C=1C=CC=C(C(=O)C=2C(=CC=CC=2)C2(O)CCCCC2)C=1C1(O)CCCCC1 MQDJYUACMFCOFT-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000000861 blow drying Methods 0.000 description 1
- HGHPQUIZVKPZEU-UHFFFAOYSA-N boranylidynezirconium Chemical compound [B].[Zr] HGHPQUIZVKPZEU-UHFFFAOYSA-N 0.000 description 1
- 244000309464 bull Species 0.000 description 1
- FPCJKVGGYOAWIZ-UHFFFAOYSA-N butan-1-ol;titanium Chemical compound [Ti].CCCCO.CCCCO.CCCCO.CCCCO FPCJKVGGYOAWIZ-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- SBYXRAKIOMOBFF-UHFFFAOYSA-N copper tungsten Chemical compound [Cu].[W] SBYXRAKIOMOBFF-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- UMCRILLSSFCFJL-UHFFFAOYSA-N hafnium tungsten Chemical compound [Hf].[W].[W] UMCRILLSSFCFJL-UHFFFAOYSA-N 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 230000007062 hydrolysis Effects 0.000 description 1
- 238000006460 hydrolysis reaction Methods 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- YQNQTEBHHUSESQ-UHFFFAOYSA-N lithium aluminate Chemical compound [Li+].[O-][Al]=O YQNQTEBHHUSESQ-UHFFFAOYSA-N 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000006082 mold release agent Substances 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000006068 polycondensation reaction Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052566 spinel group Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- CCEKAJIANROZEO-UHFFFAOYSA-N sulfluramid Chemical group CCNS(=O)(=O)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)F CCEKAJIANROZEO-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02428—Structure
- H01L21/0243—Surface structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02458—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
- H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Led Devices (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
LED용 패턴 웨이퍼(10)는, 주면의 적어도 일부에 실질적으로 n회 대칭의 배열을 갖는 요철 구조(A)(20)를 구비하고, 요철 구조(A)(20)의 적어도 일부는, 주면 내에서의 결정축 방향에 대한 요철 구조(A)(20)의 배열축 A의 회전 시프트각(Θ)이 0°<Θ≤(180/n)°를 만족하는 동시에, 요철 구조(A)(20)의 볼록부 정상부는, 곡율 반경이 0 초과인 각부이다. 요철 구조(A)(20) 위에는, 제1 반도체층(30), 발광 반도체층(40) 및 제2 반도체층(50)이 이 순서대로 적층되어, LED용 에피택셜 웨이퍼(100)를 구성한다. 크랙 및 내부 양자 효율(IQE)이 개선된 LED용 패턴 웨이퍼 및 LED용 에피택셜 웨이퍼를 제공할 수 있다.
Description
본 발명은, LED용 패턴 웨이퍼, LED용 에피택셜 웨이퍼 및 LED용 에피택셜 웨이퍼의 제조 방법에 관한 것이다.
반도체 발광 소자 칩, 예컨대 LED 칩은, 일반적으로, LED용 웨이퍼 상에 발광 다이오드 구조인 제1 반도체층, 발광 반도체층 및 제2 반도체층을 순차 적층 성장시킨 LED용 에피택셜 웨이퍼를 제조하고, 그 후, 제2 반도체층 및 제1 반도체층 위에 각각 전극을 형성하여, 칩화함으로써 제조된다. 그리고, 각 반도체층으로부터 주입되는 정공과 전자의 재결합에 의해 발생하는 발광광을, LED 칩의 외부로 추출함으로써, LED의 발광을 시인할 수 있다. 한편, 일반적으로는, 제2 반도체층 상의 투명 전극 측 또는 LED용 웨이퍼 측으로부터 발광광을 추출하도록 한 구조가 채용되고 있지만, LED용 웨이퍼를 제거하고 제1 반도체층 측에서 발광광을 추출할 수도 있다.
LED의 효율을 나타내는 외부 양자 효율(EQE)(External Quantum Efficiency)을 결정하는 요인으로서는, 전자 주입 효율(EIE)(Electron Injection Efficiency), 내부 양자 효율(IQE)(Internal Quantum Efficiency) 및 광 추출 효율(LEE)(Light Extraction Efficiency)을 들 수 있다. 이 중, 내부 양자 효율(IQE)은, 반도체 결정의 격자 부정합에 기인하는 전위 밀도에 의존하다(예컨대, 비특허문헌 1). 광 추출 효율(LEE)은, LED용 패턴 웨이퍼의 요철 구조에 의한 광 산란에 의해, 반도체층 내부의 도파 모드를 무너뜨림으로써 개선된다(예컨대, 특허문헌 1). 또한, 전자 주입 효율(EIE)은, 제2 반도체층과 ITO, ZnO, In2O3 또는 SnO2 등의 산화물로 구성된 투명 도전층과의 계면 저항을 저감함으로써 개선된다.
이상 설명한 세 가지 요소에 의해 LED의 외부 양자 효율(EQE)은 결정되지만, 내부 양자 효율(IQE)은, LED가 발광하는 효율 그 자체를 의미하며, LED용 패턴 웨이퍼에, 제1 반도체층, 발광 반도체층 및 제2 반도체층을 성막하여 LED용 에피택셜 웨이퍼를 제조해 버린다면, 큰 개선은 기대할 수 없다. 즉, 높은 외부 양자 효율(EQE)을 실현하는 LED를 제조하기 위해서는, 내부 양자 효율(IQE)을 적어도 개선할 필요가 있다.
이러한 배경에서, 내부 양자 효율(IQE)을 크게 개선하기 위해서, LED용 웨이퍼의 표면에 미리 요철 구조를 형성한 LED용 패턴 웨이퍼의, 상기 요철 구조 상에 반도체층을 성막하여 제조된 LED가 제안되어 있다(예컨대, 비특허문헌 2 참조).
비특허문헌 1: IEEE photo. Tech. Lett., 20, 13(2008)
비특허문헌 2: J. Appl. Phys., 103, 014314(2008)
그러나, 내부 양자 효율(IQE)을 개선하기 위해서 LED용 웨이퍼에 요철 구조를 형성한 경우, 반도체층의 성장성이 안정되지 않고, 이에 따라 반도체층에 의한 요철 구조의 평탄화가 양호하게 이루어지지 않아, 반도체층에 크랙이 생성된다고 하는 문제가 있다. 이러한 크랙이 생성됨으로써, LED용 에피택셜 웨이퍼의 발광 다이오드 특성이 크게 저하되는 동시에, LED 칩의 결손율이 증가한다.
본 발명은, 상기 설명한 문제점에 감안하여 이루어진 것으로, 내부 양자 효율(IQE)이 개선된 반도체층을, 크랙의 발생을 억제하여 성막할 수 있는 LED용 패턴 웨이퍼를 제공하는 것, 및 크랙 및 내부 양자 효율(IQE)이 개선된 LED용 에피택셜 웨이퍼 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 LED용 패턴 웨이퍼는, 주면의 적어도 일부에 실질적으로 n회 대칭의 배열을 갖는 요철 구조(A)를 구비하고, 상기 요철 구조(A)의 적어도 일부는, 상기 주면 내에서의 LED용 패턴 웨이퍼 결정축 방향에 대한 상기 요철 구조(A)의 배열축 A의 회전 시프트각(Θ)이 0°<Θ≤(180/n)°를 만족하는 동시에, 상기 요철 구조(A)의 볼록부 정상부는, 곡율 반경이 0 초과인 각부(角部, Corner Section)인 것을 특징으로 한다.
또한 본 발명의 LED용 에피택셜 웨이퍼는, LED용 패턴 웨이퍼의 상기 요철 구조(A)가 형성된 상기 주면 상에 적어도 제1 반도체층, 발광 반도체층 및 제2 반도체층이 이 순서로 적층된 것을 특징으로 한다.
또한 본 발명의 LED용 에피택셜 웨이퍼의 제조 방법은, LED용 패턴 웨이퍼를 준비하는 공정과, 준비한 상기 LED용 패턴 웨이퍼를 광학 검사하는 공정과, 광학 검사한 상기 LED용 패턴 웨이퍼를 사용하여 LED용 에피택셜 웨이퍼를 제조하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따르면, LED용 패턴 웨이퍼의 요철 구조(A)에 의해 반도체층에 생성되는 전위를 분산화하면서 또한 밀도를 줄임으로써 내부 양자 효율(IQE)을 개선한다. 동시에, LED용 패턴 웨이퍼의 결정축과 요철 구조(A)의 배열축 A과의 회전 시프트각(Θ)을 소정의 범위로 함으로써, 반도체층에 생기는 크랙을 억제할 수 있다. 즉, 발광 다이오드 특성이 양호한 LED용 에피택셜 웨이퍼를 제조할 수 있다. 이에 따라, 외부 양자 효율(EQE)이 높은 LED 칩을 효율적으로 제조할 수 있다.
도 1은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 결정축과 요철 구조(A)의 배열축 A에 의해 만들어지는 회전 시프트각(Θ)을 설명하기 위한 모식도이다.
도 2는 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 3회 이상의 대칭성을 갖는 요철 구조(A)의 배열예를 도시하는 모식도이다.
도 3은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 3회 이상의 대칭성을 갖는 요철 구조(A)의 배열예를 도시하는 모식도이다.
도 4는 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 주면 내의 결정 격자의 결정축을 설명하기 위한 모식도이다.
도 5는 LED용 패턴 웨이퍼(1)의 표면 상에 반도체층을 성막할 때에 핵 성장 단계에서 성막을 정지시킨 경우의 표면 관찰상을 도시하는 모식도이다.
도 6은 LED용 패턴 웨이퍼(1) 상에서 반도체층을 성장시킨 경우의, 회전 시프트각(Θ)과, 반도체층의 성장에 기여하는 오목부 바닥부의 크기 및 성장하는 반도체층이 통과하는 볼록부의 밀도와의 관계를 도시하는 그래프이다.
도 7은 LED용 패턴 웨이퍼(1) 상에서 반도체층을 성장시킨 경우의, 듀티(Duty)와, 반도체층의 성장에 기여하는 오목부 바닥부의 크기 및 성장하는 반도체층이 통과하는 볼록부의 밀도와의 관계를 도시하는 그래프이다.
도 8은 도 6 및 도 7에 도시하는 회전 시프트각(Θ)과 듀티의 관계를 도시하는 그래프이다.
도 9는 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 요철 구조(A)의 평균 간격(Pave)과 듀티와의 관계를 도시하는 그래프이다.
도 10A는 본 실시형태에 따른 요철 구조(A)의 볼록부 정상부의 단면 형상의 일례를 도시하는 주사형 전자 현미경 사진이고, 도 10B는 도 10A의 일부를 나타내는 모식도이다.
도 11은 본 실시형태에 따른 비도핑 제1 반도체층의 일례를 도시하는 주사형 전자 현미경 사진이다.
도 12A는 크랙을 보여주는 주사형 전자 현미경 사진이고, 도 12B는 도 12A의 일부를 나타내는 모식도이다.
도 13은 크랙 밀도와 로킹 커브의 반치폭(FWHM)과의 관계를 도시하는 그래프이다.
도 14는 크랙 밀도와 캐소드 루미네센스(CL) 평가에 의해 얻어진 화상으로부터 구한 암전 밀도와의 관계를 도시하는 그래프이다.
도 15는 본 실시형태에 따른 요철 구조(A)의 볼록부 정상부의 단면 형상의 예를 도시하는 주사형 전자 현미경 사진이다.
도 16은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 요철 구조(A)의 평균 간격(Pave)과 듀티와의 관계를 도시하는 그래프도이다.
도 17은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 요철 구조(A)의 평균 간격(Pave)과 듀티와의 관계를 도시하는 그래프이다.
도 18은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 요철 구조(G)와 비(非)G 영역과의 관계를 도시하는 설명도이다.
도 19는 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 요철 구조(G) 영역에 의해 만들어지는 윤곽 형상을 도시하는 모식도이다.
도 20은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)를 표면에서 관찰한 상태를 도시하는 평면 모식도이다.
도 21은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)를 표면에서 관찰한 상태를 도시하는 평면 모식도이다.
도 22는 본 실시형태에 따른 LED용 에피택셜 웨이퍼의 일례를 도시하는 단면 개략도이다.
도 23은 본 실시형태에 따른 LED용 에피택셜 웨이퍼의 다른 예를 도시하는 단면 개략도이다.
도 24는 본 실시형태에 따른 LED용 에피택셜 웨이퍼의 다른 예를 도시하는 단면 개략도이다.
도 25는 본 실시형태에 따른 LED 칩을 도시하는 단면 개략도이다.
도 26은 본 실시형태에 따른 LED 칩의 다른 예를 도시하는 단면 개략도이다.
도 27은 본 실시형태에 따른 LED용 패턴 웨이퍼(2)의 일례를 도시하는 단면 개략도이다.
도 28은 본 실시형태에 따른 LED용 패턴 웨이퍼(2)의 다른 예를 도시하는 단면 개략도이다.
도 29는 본 실시형태에 따른 LED용 패턴 웨이퍼(2)에 있어서의 요철 구조를 도시하는 모식도이다.
도 30은 본 실시형태에 따른 LED용 패턴 웨이퍼(2)의 다른 예를 도시하는 단면 개략도이다.
도 2는 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 3회 이상의 대칭성을 갖는 요철 구조(A)의 배열예를 도시하는 모식도이다.
도 3은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 3회 이상의 대칭성을 갖는 요철 구조(A)의 배열예를 도시하는 모식도이다.
도 4는 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 주면 내의 결정 격자의 결정축을 설명하기 위한 모식도이다.
도 5는 LED용 패턴 웨이퍼(1)의 표면 상에 반도체층을 성막할 때에 핵 성장 단계에서 성막을 정지시킨 경우의 표면 관찰상을 도시하는 모식도이다.
도 6은 LED용 패턴 웨이퍼(1) 상에서 반도체층을 성장시킨 경우의, 회전 시프트각(Θ)과, 반도체층의 성장에 기여하는 오목부 바닥부의 크기 및 성장하는 반도체층이 통과하는 볼록부의 밀도와의 관계를 도시하는 그래프이다.
도 7은 LED용 패턴 웨이퍼(1) 상에서 반도체층을 성장시킨 경우의, 듀티(Duty)와, 반도체층의 성장에 기여하는 오목부 바닥부의 크기 및 성장하는 반도체층이 통과하는 볼록부의 밀도와의 관계를 도시하는 그래프이다.
도 8은 도 6 및 도 7에 도시하는 회전 시프트각(Θ)과 듀티의 관계를 도시하는 그래프이다.
도 9는 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 요철 구조(A)의 평균 간격(Pave)과 듀티와의 관계를 도시하는 그래프이다.
도 10A는 본 실시형태에 따른 요철 구조(A)의 볼록부 정상부의 단면 형상의 일례를 도시하는 주사형 전자 현미경 사진이고, 도 10B는 도 10A의 일부를 나타내는 모식도이다.
도 11은 본 실시형태에 따른 비도핑 제1 반도체층의 일례를 도시하는 주사형 전자 현미경 사진이다.
도 12A는 크랙을 보여주는 주사형 전자 현미경 사진이고, 도 12B는 도 12A의 일부를 나타내는 모식도이다.
도 13은 크랙 밀도와 로킹 커브의 반치폭(FWHM)과의 관계를 도시하는 그래프이다.
도 14는 크랙 밀도와 캐소드 루미네센스(CL) 평가에 의해 얻어진 화상으로부터 구한 암전 밀도와의 관계를 도시하는 그래프이다.
도 15는 본 실시형태에 따른 요철 구조(A)의 볼록부 정상부의 단면 형상의 예를 도시하는 주사형 전자 현미경 사진이다.
도 16은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 요철 구조(A)의 평균 간격(Pave)과 듀티와의 관계를 도시하는 그래프도이다.
도 17은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 요철 구조(A)의 평균 간격(Pave)과 듀티와의 관계를 도시하는 그래프이다.
도 18은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 요철 구조(G)와 비(非)G 영역과의 관계를 도시하는 설명도이다.
도 19는 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 요철 구조(G) 영역에 의해 만들어지는 윤곽 형상을 도시하는 모식도이다.
도 20은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)를 표면에서 관찰한 상태를 도시하는 평면 모식도이다.
도 21은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)를 표면에서 관찰한 상태를 도시하는 평면 모식도이다.
도 22는 본 실시형태에 따른 LED용 에피택셜 웨이퍼의 일례를 도시하는 단면 개략도이다.
도 23은 본 실시형태에 따른 LED용 에피택셜 웨이퍼의 다른 예를 도시하는 단면 개략도이다.
도 24는 본 실시형태에 따른 LED용 에피택셜 웨이퍼의 다른 예를 도시하는 단면 개략도이다.
도 25는 본 실시형태에 따른 LED 칩을 도시하는 단면 개략도이다.
도 26은 본 실시형태에 따른 LED 칩의 다른 예를 도시하는 단면 개략도이다.
도 27은 본 실시형태에 따른 LED용 패턴 웨이퍼(2)의 일례를 도시하는 단면 개략도이다.
도 28은 본 실시형태에 따른 LED용 패턴 웨이퍼(2)의 다른 예를 도시하는 단면 개략도이다.
도 29는 본 실시형태에 따른 LED용 패턴 웨이퍼(2)에 있어서의 요철 구조를 도시하는 모식도이다.
도 30은 본 실시형태에 따른 LED용 패턴 웨이퍼(2)의 다른 예를 도시하는 단면 개략도이다.
이하, 본 발명의 일 실시형태(이하, 「실시형태」라고 약기함)에 관해서 상세히 설명한다. 한편, 본 발명은 이하의 실시형태에 한정되는 것이 아니라, 그 요지의 범위 내에서 여러 가지로 변형하여 실시할 수 있다.
본 실시형태에 따른 LED용 패턴 웨이퍼(1)는, 주면에 실질적으로 n회 대칭의 배열을 갖는 요철 구조(A)를 구비하고, 상기 요철 구조(A)의 적어도 일부는, 상기 주면 내에서의 LED용 패턴 웨이퍼(1) 결정축 방향에 대한 상기 요철 구조(A)의 배열축 A의 회전 시프트각(Θ)이 0°<Θ≤(180/n)°를 만족하는 동시에, 상기 요철 구조(A)의 볼록부 정상부는 곡율 반경이 0 초과인 각부인 것을 특징으로 한다.
이 구성에 따르면, LED용 패턴 웨이퍼(1)의 요철 구조(A)가 형성된 주면 상에 성막되는 반도체층에 대하여 생성되는 크랙을 억제할 수 있다. 동시에, 반도체층에 대하여 생성되는 전위를 분산화하고, 그 밀도를 저감할 수 있다. 따라서, LED용 패턴 웨이퍼(1)를 사용한 LED용 에피택셜 웨이퍼의 내부 양자 효율(IQE)을 향상시키는 동시에, LED용 패턴 웨이퍼(1)를 제조할 때의 수율을 향상시킬 수 있다. 나아가서는, LED용 에피택셜 웨이퍼의 반도체층에 대한 크랙을 억제할 수 있기 때문에, LED 칩의 결손율을 저감할 수 있다.
우선, LED용 패턴 웨이퍼(1)의 요철 구조(A)의 볼록부 정상부는, 곡율 반경이 0 초과인 각부이다. 이 때문에, LED용 패턴 웨이퍼(1)의 요철 구조(A) 상에 반도체층을 성막할 때에, 요철 구조의 오목부 바닥부를 기준으로 하여 반도체층을 성장시킬 수 있다. 즉, 요철 구조의 오목부 바닥부로부터 우선적으로 반도체층이 성장한다. 이어서, LED용 패턴 웨이퍼(1) 상에 형성되는 요철 구조(A)는, 실질적으로 n회 대칭의 배열을 갖는다. 이 때문에, LED용 패턴 웨이퍼(1) 상에 성막되는 반도체층의 초기 성장 단계에 주목한 경우, 반도체층의 핵 생성을 균등하게 분산화하는 동시에, 핵 성장의 불균등성에 밸런스를 잡을 수 있다. 여기서, 핵 성장의 불균등성이란, 핵 성장에 의해 반도체층이 부분적으로 융기하는 것이다. 즉, 부분적으로 융기하는 핵 성장 단계의 반도체층을 분산화할 수 있다. 그리고, LED용 패턴 웨이퍼(1)의 주면 내에서의 LED용 패턴 웨이퍼(1)의 결정축 방향을 기준으로 했을 때에, 요철 구조(A)의 배열축 A가 회전 시프트각(Θ)만큼 소정의 범위 내에서 시프트하고 있다. 이에 따라, 반도체층의 초기 성장에 크게 공헌하는 요철 구조의 오목부 바닥부의 크기를 크게 할 수 있다. 동시에, 반도체층의 성장 방향에서 본 경우의, 성장하는 반도체층이 통과하는 요철 구조의 볼록부의 수를 감소시킬 수 있다. 이상으로부터, 반도체층이 성장할 때의, 성장하는 핵끼리의 합체(유착)성이 양호하게 되어, 반도체층에의 크랙을 억제할 수 있다. 동시에, 상기 합체시에, 반도체층 내부의 전위의 진행 방향은 LED용 패턴 웨이퍼(1)의 면내 방향으로 변화된다. 이에 따라, 전위끼리의 충돌이 효과적으로 유발되기 때문에, 내부 양자 효율(IQE)이 개선된다. 즉, 내부 양자 효율(IQE)이 개선된 반도체층을, 크랙을 억제한 상태에서 얻을 수 있기 때문에, 양호한 발광 다이오드 특성을 갖는 LED용 에피택셜 웨이퍼를 제조할 수 있고, 이에 따라 외부 양자 효율(EQE)이 높은 LED 칩을 효과적으로 제조할 수 있다.
본 실시형태에 따른 LED용 패턴 웨이퍼(1)에서는, 요철 구조(A)의 평균 간격(Pave)은 50 nm≤Pave≤1500 nm을 만족하는 것이 바람직하다.
이 경우, 내부 양자 효율(IQE)의 개선 효과와 크랙 억제 효과가 함께 커진다. 우선, 평균 간격(Pave)이 상기 범위를 만족함으로써, 요철 구조(A)의 오목부의 밀도가 향상되므로, 이미 설명한 성장하는 반도체층끼리의 합체 빈도를 크게 할 수 있다. 즉, 반도체층 속의 전위가, 그 진행 방향을 변화시키는 빈도를 향상시킬 수 있기 때문에, 전위의 저감 효과가 커지고, 이에 따라, 내부 양자 효율(IQE)이 효과적으로 향상된다. 더욱이, 반도체층의 초기 성장에 크게 공헌하는 요철 구조의 오목부 바닥부의 크기를, 소정의 범위 내에 들어가게 할 수 있다. 이에 따라, 요철 구조(A)의 오목부 바닥부에 있어서의 반도체층의 핵 성장을 양호하게 유지할 수 있다. 따라서, 요철 구조(A)의 배열축 A가 회전 시프트각(Θ)만큼 소정의 범위 내에서 시프트함에 따른 반도체층에의 크랙 억제 효과가 커진다.
본 실시형태에 따른 LED용 패턴 웨이퍼(1)에서는, 상기 요철 구조(A)의 볼록부 바닥부의 평균 폭(φave)과 상기 평균 간격(Pave)과의 비율(φave/Pave)인 듀티를 이용했을 때에, 상기 회전 시프트각(Θ)은, atan(듀티/2)°≤Θ≤(180/n)°의 범위를 만족하는 것이 바람직하다.
이 경우, 내부 양자 효율(IQE) 개선 효과와 반도체층에의 크랙 억제 효과가 함께 보다 커진다. 회전 시프트각(Θ)이 상기 범위를 만족함으로써, 반도체층의 초기 성장에 크게 공헌하는 요철 구조(A)의 오목부 바닥부의 크기를, LED용 패턴 웨이퍼(1)의 면내 방향에 있어서 반도체층의 성장 방향에 대략 수직인 방향으로 크게 잡을 수 있기 때문에, 반도체층의 성장 속도가 빠른 면의 크기가 커진다. 이에 따라, 성장하는 반도체층끼리의 합체에 주목한 경우에, 합체하는 반도체층끼리의 계면적이 커진다. 또한, 반도체층의 성장 속도가 빠른 면이 가로지르는 요철 구조(A)의 볼록부의 수를 감소시킬 수 있기 때문에, 성장하는 반도체층끼리의 합체성이 양호하게 된다. 이상으로부터, 내부 양자 효율(IQE)이 보다 향상되어, 반도체층에 생기는 크랙이 효과적으로 억제된다.
본 실시형태에 따른 LED용 패턴 웨이퍼에서는, 상기 LED용 패턴 웨이퍼(1)가, 사파이어 웨이퍼, 실리콘 웨이퍼, 실리콘 카바이드 웨이퍼 또는 질화갈륨계 웨이퍼인 것이 바람직하다.
이 구성에 따르면, 상기한 내부 양자 효율(IQE)의 향상, 반도체층의 크랙 억제, 생산 시간의 단축을 보다 효과적으로 발현할 수 있게 되기 때문에, 내부 양자 효율(IQE)이 높은 LED 칩을 수율 높고 또 생산 시간 짧게 얻을 수 있다.
본 실시형태에 따른 LED용 에피택셜 웨이퍼는, 상기 LED용 패턴 웨이퍼(1)의 상기 요철 구조(A)가 형성된 상기 주면 상에 적어도 제1 반도체층, 발광 반도체층 및 제2 반도체층이 이 순서로 적층된 것을 특징으로 한다.
이 구성에 따르면, 이미 설명한 원리로부터, 크랙이 억제된 내부 양자 효율(IQE)이 높은 발광 다이오드 구조인 반도체층을 갖는 LED용 에피택셜 웨이퍼를 제조할 수 있다.
본 실시형태에 따른 LED용 에피택셜 웨이퍼에서는, 상기 LED용 패턴 웨이퍼(1)의 상기 발광 반도체층 측의 표면과 상기 발광 반도체층의 상기 제1 반도체층 측의 표면과의 거리(Hbun)와, 상기 요철 구조(A)의 평균 높이(Have)와의 비율(Hbun/Have)이, 2≤Hbun/Have≤300을 만족하는 것이 바람직하다.
이 구성에 따르면, 크랙이 억제된 내부 양자 효율(IQE)이 높은 LED용 에피택셜 웨이퍼를 효율적으로 제조할 수 있다. LED용 패턴 웨이퍼(1)의 주면에 형성된 요철 구조(A)에 의해, 이미 설명한 원리에 의해, 제1 반도체층의 결정성을 높이는 동시에, 크랙을 억제할 수 있다. 특히, 비율(Hbun/Have)이 2 이상임으로써, 제1 반도체층에 의한 요철 구조(A)의 평탄화 정도가 향상된다. 이에 따라, 효과적으로, 제1 반도체층 상에 설치되는 발광 반도체층 및 제2 반도체층의 성막 정밀도를 향상시킬 수 있게 된다. 이 때문에, 전위가 적은 제1 반도체층의 반도체로서의 성능을, 발광 반도체층 및 제2 반도체층에, 크랙을 억제한 상태에서 반영시킬 수 있게 되어, 크랙이 억제되면서 또 내부 양자 효율(IQE)이 높은 발광 다이오드 구조인 반도체층(제1 반도체층, 발광 반도체층 및 제2 반도체층을 포함한다. 이하, 마찬가지임)을 얻을 수 있다. 또한, 비율(Hbun/Have)이 300 이하임으로써, 상기 효과에 더하여, LED용 패턴 웨이퍼(1)의 휘어짐을 억제할 수 있기 때문에, LED 칩화 효율을 향상시킬 수 있다. 이상으로부터, 비율(Hbun/Have)이 소정의 범위를 만족함으로써, 크랙이 억제된 내부 양자 효율(IQE)이 높은 반도체층을 성막할 수 있는 동시에, 반도체층을 성막한 LED용 패턴 웨이퍼(1)의 휘어짐을 억제할 수 있기 때문에, 고효율의 LED 칩을 생산 효율 높게 제조할 수 있다. 특히, LED용 패턴 웨이퍼(1)의 크기가 6 인치 이상의 직경으로 된 경우라도, LED용 에피택셜 웨이퍼의 휘어짐을 효과적으로 억제할 수 있다. 이로부터, 본 발명의 LED용 패턴 웨이퍼(1)를 6 인치φ 이상의 크기로 사용함으로써, LED용 패턴 웨이퍼(1)의 두께를 얇게 하는 동시에, LED용 에피택셜 웨이퍼의 휘어짐을 효과적으로 억제할 수 있다. 특히, LED용 패턴 웨이퍼(1)의 두께를 얇게 함으로써, LED용 패턴 웨이퍼의 사용량을 저감, 즉, 환경 적합도를 높일 수 있다. 더욱이, LED용 패턴 웨이퍼(1)에 대한 열의 고임을 억제할 수 있으므로, 반도체층 성막시의 온도 관리가 용이하게 된다.
본 실시형태에 따른 LED용 에피택셜 웨이퍼에서는, 상기 제1 반도체층이 상기 LED용 패턴 웨이퍼(1) 측으로부터 순차 적층된 비도핑 제1 반도체층 및 도핑 제1 반도체층을 포함하고, 상기 LED용 패턴 웨이퍼(1)의 상기 발광 반도체층 측의 표면과 비도핑 제1 반도체층의 도핑 제1 반도체층 측의 표면과의 거리(Hbu)와, 상기 요철 구조(A)의 평균 높이(Have)와의 비율(Hbu/Have)이, 1.5≤Hbu/Have≤200을 만족하는 것이 바람직하다.
이 구성에 따르면, 크랙이 억제된 내부 양자 효율(IQE)이 높은 LED용 에피택셜 웨이퍼를 효율적으로 제조할 수 있다. LED용 패턴 웨이퍼(1)의 주면에 형성된 요철 구조(A)에 의해, 이미 설명한 원리에 의해, 비도핑 제1 반도체층의 결정성을 높이는 동시에, 크랙을 억제할 수 있다. 특히, 비율(Hbu/Have)이 1.5 이상임으로써, 비도핑 제1 반도체층에 의한 요철 구조(A)의 평탄화 정도가 향상된다. 이에 따라, 효과적으로, 비도핑 제1 반도체층 상에 형성되는 도핑 제1 반도체층, 발광 반도체층 및 제2 반도체층의 성막 정밀도를 향상시킬 수 있게 된다. 이 때문에, 전위가 적은 비도핑 제1 반도체층의 결정성을, 도핑 제1 반도체층, 발광 반도체층 및 제2 반도체층에, 크랙을 억제한 상태에서 반영시킬 수 있게 되어, 크랙이 억제되고 또 내부 양자 효율(IQE)이 높은 LED용 에피택셜 웨이퍼를, 생산 시간을 단축하면서 얻을 수 있다. 또한, 비율(Hbu/Have)이 200 이하임으로써, 상기 효과에 더하여, LED용 패턴 웨이퍼(1)의 휘어짐을 억제할 수 있기 때문에, LED 칩화 효율을 향상시킬 수 있다. 이상으로부터, 비율(Hbu/Have)이 소정의 범위를 만족함으로써 크랙이 억제된 내부 양자 효율(IQE)이 높은 반도체층을 성막할 수 있는 동시에, 반도체층을 성막한 LED용 패턴 웨이퍼(1)의 휘어짐을 억제할 수 있기 때문에, 고효율의 LED 칩을 생산 효율 높게 제조할 수 있다. 특히, LED용 패턴 웨이퍼의 크기가 6 인치 이상의 직경으로 된 경우라도, LED용 에피택셜 웨이퍼의 휘어짐을 효과적으로 억제할 수 있다. 이로부터, 본 발명의 LED용 패턴 웨이퍼(1)를 6 인치φ 이상의 크기로 사용함으로써, LED용 패턴 웨이퍼(1)의 두께를 얇게 하는 동시에, LED용 에피택셜 웨이퍼의 휘어짐을 효과적으로 억제할 수 있다. 특히, LED용 패턴 웨이퍼(1)의 두께를 얇게 함으로써, LED용 패턴 웨이퍼의 사용량을 저감, 즉, 환경 적합도를 높일 수 있다. 더욱이, LED용 패턴 웨이퍼(1)에 대한 열의 고임을 억제할 수 있으므로, 반도체층 성막시의 온도 관리가 용이하게 된다.
본 실시형태에 따른 LED용 에피택셜 웨이퍼에서는, 상기 제1 반도체층, 상기 발광 반도체층 및 상기 제2 반도체층이 III-V족계 반도체라도 좋다. 또한, 본 실시형태에 따른 LED용 에피택셜 웨이퍼에서는, 상기 제1 반도체층, 상기 발광 반도체층 및 상기 제2 반도체층이 GaN계 반도체라도 좋다.
본 실시형태에 따른 LED용 에피택셜 웨이퍼의 제조 방법은, 상기 LED용 패턴 웨이퍼(1)를 준비하는 공정과, 준비한 상기 LED용 패턴 웨이퍼(1)를 광학 검사하는 공정과, 광학 검사한 상기 LED용 패턴 웨이퍼(1)를 사용하여 상기 설명한 LED용 에피택셜 웨이퍼를 제조하는 공정을 포함하는 것을 특징으로 한다.
이 구성에 따르면, 요철 구조(A)의 배열축 A의 회전 시프트각(Θ)을 측정할 수 있으므로, LED용 에피택셜 웨이퍼를 제조하지 않고서, LED용 에피택셜 웨이퍼의 발광 다이오드 특성을 예측하여, 걸러낼 수 있게 된다. 이 때문에, LED용 에피택셜 웨이퍼의 제조에 대한 수율을 향상시킬 수 있다.
본 실시형태에 따른 LED용 에피택셜 웨이퍼의 제조 방법에서는, 상기 LED용 패턴 웨이퍼(1)를 준비하는 공정은, 표면에 미세 패턴을 구비하는 몰드를 사용한 전사법에 의해 상기 회전 시프트각(Θ)을 만족하도록 행해지는 것이 바람직하다.
요철 구조(A)를 제작하는 데에 전사법을 채용함으로써, 과대한 장치나 제어 기구를 사용하지 않고서, 상기 설명한 회전 시프트각(Θ)의 범위를 만족하는 LED용 패턴 웨이퍼(1)를 제조할 수 있다. 특히, 전사법을 채용함으로써, 제조가 곤란한, 6 인치 이상의 직경을 갖는 LED용 패턴 웨이퍼(1)를, 정밀도 높게 효율적으로 제조할 수 있다.
이하, 본 실시형태에 따른 LED용 패턴 웨이퍼(1), LED용 에피택셜 웨이퍼 및 그 제조 방법에 관해서 이 순서로 상세히 설명한다.
<<LED용 패턴 웨이퍼(1)>>
본 실시형태에 따른 LED용 패턴 웨이퍼는, 크랙을 억제한 고품위의 반도체층을 성막할 수 있게 하고, 내부 양자 효율(IQE)을 특히 향상시킬 수 있는 LED용 패턴 웨이퍼(1)와, LED용 패턴 웨이퍼(1)에 한층 더한 기능으로서 높은 광 추출 효율(LEE)을 부여하게 한 LED용 패턴 웨이퍼(2) 양쪽을 포함한다. 이하의 설명에서는, LED용 패턴 웨이퍼(1)부터 설명을 시작하고, LED용 패턴 웨이퍼(2)의 설명에 관해서는 주로 더 부가하는 요소에 주목하여 설명하는 것으로 한다.
본 실시형태에 따른 LED용 패턴 웨이퍼(1)는, 표면에 요철 구조(A)를 구비한다. 요철 구조(A)는 LED용 웨이퍼의 일 주면이 가공된 것이더라도, LED용 웨이퍼의 일 주면 상에 별도 형성된 것이라도 좋다. 즉, LED용 웨이퍼를 구성하는 재료와, 요철 구조(A)를 구성하는 재료는 동일하더라도 다르더라도 좋다. 여기서, 이 요철 구조(A)는 실질적으로 n회 대칭의 배열을 갖는 것이며, 요철 구조(A)의 배열축 A 방향과, LED용 웨이퍼의 면내에서의 결정축 방향이 소정 범위 내에서 시프트하고 있는 것을 특징으로 한다. 이 시프트량을 회전 시프트각(Θ)이라고 부른다.
<회전 시프트각(Θ)>
우선, 회전 시프트각(Θ)에 관해서 설명한다. 한편, 요철 구조(A)의 배열축 A 및 LED용 패턴 웨이퍼(1)의 결정축에 관해서는 후술한다. 회전 시프트각(Θ)은, LED용 패턴 웨이퍼(1)의 결정축을 기준으로 했을 때의, 요철 구조(A)의 배열축 A의 최소의 회전 각도로서 정의한다. 도 1은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 결정축과 요철 구조(A)의 배열축 A에 의해 만들어지는 회전 시프트각(Θ)을 설명하기 위한 모식도이다. 도 1A에서, 간소화를 위해 배열축 A(도 1A에서 AXa로 나타냄)와 결정축(도 1A에서 AXc로 나타냄)을 각각 1개만 기재하고 있다. 도 1A에 도시하는 것과 같이, 결정축 AXc과 배열축 AXa의 교점을 중심점으로 했을 때에, 결정축 AXc을 배열축 AXa과 겹칠 때까지 회전시켰을 때의 최소의 각도가 회전 시프트각(Θ)이다.
이어서, 도 1B를 이용하여 결정축 및 배열축 A를 복수 고려하는 경우에 관해서 설명한다. 도 1B는, 편의상, 결정축(도 1B에서 AXc1, AXc2 및 AXc3으로 나타냄) 및 배열축 A(도 1B에서 AXa1, AXa2 및 AXa3으로 나타냄)을 함께 3개씩 발췌하여 그린 경우이다. 예컨대, 6회 대칭의 결정축을 갖는 LED용 웨이퍼에 대하여, 6회 대칭의 배열을 갖는 요철 구조(A)를 형성한 경우이다. 이러한 경우, 우선 결정축을 하나 골라낸다. 예컨대, 결정축 AXc1을 선택했다고 하자. 이어서, 결정축 AXc1을 회전시켜 배열축 A와 겹치는 각도를 기록한다. 예컨대, 배열축 AXa3과 겹칠 때의 작은 각도는 각도 ΘA이고, 배열축 AXa1과 겹칠 때의 작은 각도는 각도 ΘB이다. 이들 각도 중에서 최소인 것이 회전 시프트각(Θ)이다. 한편, 상기한 정의는, 배열축 A과 결정축을 역으로 하여도 성립한다. 즉, 배열축 A를 회전시켜, 결정축과 겹칠 때의 최소의 각도로 하여도 같은 식으로 정의된다.
<배열축>
이어서 배열축 A에 관해서 설명한다. 배열축 A이란, 요철 구조(A)의 배열 방향을 정하는 축이다. 요철 구조(A)의 배열은 실질적인 n회 대칭성을 갖는다. 한편, 본 명세서에서의 「n회 대칭」이란 「회전 대칭」을 의미한다. 이 때문에, n은 2 이상의 양의 정수이다. 요철 구조(A)를 그 표면으로부터, 예컨대 주사형 전자 현미경이나 원자간력 현미경에 의해 관찰함으로써, 요철 구조(A)의 배열을 확인할 수 있다. 따라서, 배열축 A은, (360/n)°의 회전에 의해 동일하거나 또는 다른 배열축 A에 겹치는 성질을 갖는다. 여기서, 배열축 A은, n회 대칭의 n이 2인 경우와, 3 이상인 경우에 있어서 따로따로 정의된다.
우선, 2회 대칭인 경우, 어느 하나의 축에 대하여 대칭인 배열로 된다. 이 때, 배열축 A는 그 축에 대하여 수직인 방향의 축으로서 정의한다. 예컨대, 상호 평행한 라인이 복수 배치되는 요철 구조(A)인 경우는, 라인에 수직인 선분에 대하여 2회 대칭이며, 이 때문에 배열축 A는 라인에 평행한 선분으로 된다. 또한, 정사방 배열이나 정육방 배열을 일축 방향으로 연신한 배열이나, 정사방 배열이나 정육방 배열을 일축 방향으로 주기적으로(예컨대, 사인파를 타고) 변조한 배열의 경우, 그 연신 방향 또는 그 변조 방향과는 수직인 방향으로 2회 대칭으로 되고, 이 때문에, 배열축 A는, 상기 연신 방향 또는 상기 변조 방향에 평행한 선분으로 된다. 또한, 복수 라인의 간격이 주기적으로(예컨대, 사인파를 타고) 변조되는 경우도, 2회 대칭으로 되어, 복수 라인에 평행한 방향의 선분이 배열축 A으로 된다. 또한, 정사방 배열이나 정육방 배열을 상호 수직인 이축 방향으로 각각의 축 방향에 다른 연신 배율로 연신한 배열의 경우, 어느 한 연신 방향에 수직인 방향으로 2회 대칭이 되고, 이 때문에 배열축 A는 상기 연신 방향에 평행한 선분으로 된다. 또한, 정사방 배열이나 정육방 배열을 상호 수직인 이축 방향으로 각각의 축 방향에 다른 변조 주기로 변조한 배열의 경우, 어느 한 변조 방향에 수직인 방향으로 2회 대칭이 되고, 이 때문에 배열축 A는 상기 변조 방향으로 평행한 선분으로 된다.
한편, 3회 이상의 대칭성이 있는 배열의 경우, 요철 구조(A)의 볼록부 또는 오목부끼리의 최근접 방향인 축을 배열축 A로 한다. 여기서, 최근접 방향이란, 가장 근접하는 볼록부 정상부의 중앙부끼리를 연결하는 선분의 방향 또는 가장 근접하는 오목부 개구부의 중앙부끼리를 연결하는 선분의 방향이다. 도 2는, 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 3회 이상의 대칭성을 갖는 요철 구조(A)의 배열예를 도시하는 모식도이다. 예컨대, LED용 패턴 웨이퍼(1)의 요철 구조(A)가 있는 면 측을 주사형 전자 현미경 또는 원자간력 현미경에 의해 관찰함으로써 얻을 수 있다. 도 2는 실질적으로 정사방으로 요철 구조(A)가 배열되어 있는 경우를 도시한다. 정사방 배열은 4회 대칭 배열이다. 즉, 임의로 어느 축을 설정했을 때에, 그 축을 (360/n)°=(360/4)° 회전시킴으로써 다른 대칭축에 겹친다. 여기서, 배열축 A는, 요철 구조(A)의 볼록부 또는 오목부의 최근접 방향이다. 도 2에서, 예컨대, 기호 A로 나타내는 중심을 갖는 볼록부(또는 오목부, 이하 마찬가지임)에 가장 근접하는 볼록부의 중심은, 도 2A에서의 기호 a, b, c 및 d로 나타내는 것과 같다. 즉, 중심 A 및 그 밖의 중심을 연결하는 선분 A-a, 선분 A-b, 선분 A-c 및 선분 A-d 중 어느 것에 평행한 방향이 배열축 AXa이다.
도 3은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 3회 이상의 대칭성을 갖는 요철 구조(A)의 배열예를 도시하는 모식도이다. 예컨대, LED용 패턴 웨이퍼(1)의 요철 구조(A)가 있는 면 측을 주사형 전자 현미경 또는 원자간력 현미경에 의해 관찰함으로써 얻을 수 있다. 도 3은 실질적으로 정육방으로 요철 구조(A)가 배열되어 있는 경우를 도시한다. 정육방 배열은 6회 대칭 배열이다. 즉, 임의로 어느 축을 설정했을 때에, 그 축을 (360/n)°=(360/6)° 회전시킴으로써 다른 대칭축에 겹친다. 여기서, 배열축 A는 요철 구조(A)의 볼록부 또는 오목부의 최근접 방향이다. 도 3에서, 예컨대, A로 나타내는 중심을 갖는 볼록부(또는 오목부, 이하 마찬가지임)에 가장 근접하는 볼록부의 중심은, 도 3에서의 기호 a, b, c, d, e 및 f로 나타내는 것과 같다. 즉, 중심 A 및 그 밖의 중심을 연결하는 선분 A-a, 선분 A-b, 선분 A-c, 선분 A-d, 선분 A-e 및 선분 A-f 중 어느 것에 평행한 방향이 배열축 AXa이다.
또한, 예컨대, 상기 설명한 4회 대칭 배열에 있어서, 상호 수직인 이축 상의 볼록부 또는 오목부의 간격이, 주기적으로(예컨대 사인파를 타고) 변조되는 경우도 4회 대칭의 배열로 된다. 또한, 상기 설명한 4회 대칭 배열에 있어서, 어느 축에 대하여 60° 피치의 축 상에 놓이는 볼록부 또는 오목부의 간격이, 주기적으로(예컨대 사인파를 타고) 변화되는 경우는, 6회 대칭의 배열로 된다. 또한, 예컨대, 상기 설명한 6회 대칭 배열에 있어서, 상호 수직인 이축 상의 볼록부 또는 오목부의 간격이, 주기적으로(예컨대 사인파를 타고) 변조되는 경우는 4회 대칭의 배열로 된다. 또한, 상기 설명한 6회 대칭 배열에 있어서, 어떤 축에 대하여 60° 피치의 축 상에 놓이는 볼록부 또는 오목부의 간격이, 주기적으로(예컨대 사인파를 타고) 변화되는 경우도, 6회 대칭의 배열로 된다.
상기 설명한 것과 같이, 배열축 A는 하나 이상 존재하는데, 이미 설명한 정의를 적용함으로써, 회전 시프트각(Θ)을 구할 수 있다.
<결정축>
이어서, 결정축에 관해서 설명한다. 결정축은, LED용 패턴 웨이퍼(1)의 주면에 대하여 평행한 면내에 있어서의 결정 격자의 격자점의 최근접 방향이다. 도 4는 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 주면 내의 결정 격자의 결정축을 설명하기 위한 모식도이다. 도 4는, LED용 웨이퍼의 주면에 평행한 면내에 있어서의 결정 격자가 정육방 격자인 경우를 나타내고, 격자 교점부에 표시를 하여 강조하고 있다. 결정축은 격자점의 최근접 방향이다. 예컨대, 도 4에서, 기호 A로 나타내는 교점에 가장 근접하는 교점은 기호 a, b, c, d, e 및 f로 나타내는 것과 같다. 즉, 교점 A와 다른 교점을 연결하는 선분 A-a, 선분 A-b, 선분 A-c, 선분 A-d, 선분 A-e 및 선분 A-f 중 어느 것에 평행한 방향이 결정축이다. LED용 패턴 웨이퍼(1)의 주면에 평행한 면내에 관찰되는 결정 격자의 배열은, 예컨대, 육방 배열, 사방 배열, 육방 배열이 어느 일축 방향으로 연신된 배열, 사방 배열이 어느 일축 방향으로 연신된 배열, 육방 배열이 상호 직행하는 이축 각각의 방향으로 연신된 배열, 및 사방 배열이 상호 직행하는 이축 각각의 방향으로 연신된 배열을 들 수 있다. 어느 결정 격자 배열의 경우라도, 상기 정의를 적용함으로써 본 명세서의 결정축은 정의된다. 예컨대, LED용 패턴 웨이퍼(1)가 단결정 사파이어이고, 그 주면이 c면, m면 또는 r면인 경우, 결정축은 각각 a축, c축 또는 n축이 된다.
<n회 대칭의 배열>
LED용 패턴 웨이퍼(1) 상에 형성되는 요철 구조(A)는 실질적으로 n회 대칭의 배열을 갖는다. 이 때문에, LED용 패턴 웨이퍼(1) 상에 성막되는 반도체층의 초기 성장 단계에 주목한 경우, 반도체층의 핵 생성을 균등하게 분산화하는 동시에, 핵 성장의 불균등성에 밸런스를 잡을 수 있다. 여기서, 핵 성장의 불균등성이란, 핵 성장에 의해 반도체층이 부분적으로 융기하는 것이다. 즉, 부분적으로 융기하는 핵 성장 단계의 반도체층을 분산화할 수 있다.
도 5는, LED용 패턴 웨이퍼(1)의 표면 상에 반도체층을 성막할 때에 핵 성장 단계에서 성막을 정지시킨 경우의 표면 관찰상을 도시하는 모식도이다. 도 5A 및 도 5B에서, 기호 X는 부분적으로 융기하는 핵 성장 단계의 반도체층의 위치를 나타낸다. 도 5A는, 본 발명의 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서, 부분적으로 융기하는 핵 성장 단계의 반도체층(X)이 분산되어 있는 상태를 모식적으로 표현하고 있다. 한편, 도 5B는, 요철 구조(A)의 배열의 회전 대칭성이 낮은 LED용 패턴 웨이퍼(1)에 있어서, 부분적으로 융기하는 핵 성장 단계의 반도체층(X)에 치우침이 있는 경우를 도시하고 있다. 본 발명의 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서, 요철 구조(A)가 실질적으로 n회 대칭성을 가짐으로써, 부분적으로 융기하는 핵 성장 단계의 반도체층(X)의 분산성이 커진다. 이에 따라, 성장하는 반도체층의 합체(유착)가 생기는 부위도 분산된다. 즉, 반도체층 내부의 응력 집중점이 분산되는 동시에, 전위끼리의 충돌 부위도 분산되게 된다. 따라서, 반도체층의 크랙이 억제되어, 내부 양자 효율(IQE)이 효과적으로 향상된다. 한편, 본 명세서에서 말하는 크랙이란, 나노 오더의 크랙이다. LED용 패턴 웨이퍼(1)의 요철 구조(A)에 대하여, 반도체층을 성막하는 경우는, 반도체층의 성장을 패싯 형성 과정에서 멈춘 경우를 관찰한다. 이때, 패싯이, 예컨대 6각형으로 대표되는 n각형의 형상을 갖는다고 하고, 인접하는 n각형의 2개의 오목부에 주목했을 때에, n각형의 오목부의 변과 변에 직교하는 방향으로 들어가는 균열이, 본 명세서에 정의되는 크랙이다.
이미 설명한 것과 같이 회전 시프트각(Θ)은, LED용 패턴 웨이퍼(1)의 결정축과, 요철 구조(A)의 배열축 A의 LED용 패턴 웨이퍼(1)의 주면에 평행한 면내에 있어서의 회전 방향에 대한 시프트량이다. 이 회전 시프트각(Θ)은 0°<Θ≤(180/n)°을 만족한다. 한편, 「n」은, n회 대칭의 배열을 이루는 요철 구조(A)의 회전 대칭 차수이며, 이미 설명한 것과 같다. 예컨대, 6회 대칭의 요철 구조(A)라면, 회전 시프트각(Θ)은 0°초과 30° 이하가 된다. 회전 시프트각(Θ)이 상기 범위를 만족함으로써, 반도체층의 초기 성장에 크게 공헌하는 요철 구조(A)의 오목부 바닥부의 크기를 크게 할 수 있다. 동시에, 성장 속도가 빠른 반도체층의 통과 요철 구조(A)의 볼록부의 수를 감소시킬 수 있다. 이 때문에, 반도체층의 초기 성장성이 양호하게 된다. 그리고, 형성되는 패싯의 변과 변이 대향할 때의, 변과 변의 평행도가 양호하게 되고, 크랙이 억제된다.
<회전 시프트각(Θ)의 보다 바람직한 범위>
회전 시프트각(Θ)의 보다 바람직한 범위는 다음과 같이 생각할 수 있다. 우선, 내부 양자 효율(IQE)의 개선 및 크랙의 개선이 효과적이고, 성장하는 반도체층끼리의 합체 빈도를 크게 하는 동시에, 합체 부위를 분산시키는 것이 효과적이다. 또한, 반도체층끼리의 합체 전의 단계를 생각하면, 반도체층의 핵 성장을 양호하게 하면서 또 핵 성장성도 양호하게 유지할 필요가 있다. 이들을 실현하기 위해서는, 반도체층의 핵이 부착되는 요철 구조(A)의 오목부의 크기를 크게, 그리고 반도체층이 성장할 때에 가로지르는 요철 구조(A)의 볼록부의 수를 작게 하는 것이 효과적이라고 생각할 수 있다. 동시에, 형성되는 패싯의 변과 변의 평행도를 높이는 것이 중요하다.
도 6은 LED용 패턴 웨이퍼(1) 상에서 반도체층을 성장시킨 경우의, 회전 시프트각(Θ)과, 반도체층의 성장에 기여하는 오목부 바닥부의 크기 및 성장하는 반도체층이 통과하는 볼록부의 밀도와의 관계를 도시하는 그래프이다. 도 6은, 6회 대칭의 요철 구조(A)에 대하여, 회전 시프트각(Θ)이 부여하는, 반도체층의 성장에 기여하는 오목부 바닥부의 크기(이하, 단순히 오목부 바닥부의 크기(L)라고도 함), 및 성장하는 반도체층이 통과하는 볼록부의 밀도(이하, 단순히 볼록부의 밀도(D)라고도 함)에의 영향을 계산한 결과를 나타내고 있다. 도 6의 횡축은, 회전 시프트각(Θ)을, 좌측의 종축은, 오목부 바닥부의 크기(L)를, 그리고 우측의 종축은, 볼록부의 밀도(D)를 각각 나타내고 있다. 또한, 검은 원(●)의 플롯이 오목부 바닥부의 크기(L)에 미치는 영향을, 검은 사각(■)의 플롯이 볼록부의 밀도(D)에 미치는 영향을 각각 나타내고 있다. 또한, 도 6에서는, 오목부 바닥부의 크기(L) 및 볼록부의 밀도(D)는, 모두 회전 시프트각(Θ)이 0°인 경우를 1로 하여 규격화하고 있다.
도 6으로부터, 회전 시프트각(Θ)이 커지면, 핵의 부착과 그 성장에 유효한 요철 구조(A)의 오목부의 크기(L)가 커지는 것을 알 수 있다. 특히 회전 시프트각(Θ)을 크게 한 경우에 극대점이 있는 것과, 회전 시프트각(Θ)이 최대가 되는 경우라도, 회전 시프트각(Θ)이 0°인 경우보다도 오목부의 크기(L)가 크다는 것을 알 수 있다. 한편, 회전 시프트각(Θ)이 커지면, 반도체층의 성장 및 성장하는 반도체층끼리의 합체에 불리하게 기능하는 볼록부의 밀도(D)가 감소하는 것을 알 수 있다. 특히 회전 시프트각(Θ)을 크게 한 경우에 극소점이 있는 것과, 회전 시프트각(Θ)이 최대가 되는 경우라도, 회전 시프트각(Θ)이 0°인 경우보다도 볼록부의 밀도(D)가 작아지는 것을 알 수 있다.
이상으로부터, 크랙을 효과적으로 억제하는 동시에, 내부 양자 효율(IQE)을 크게 하기 위해서, 회전 시프트각(Θ)은 1° 이상인 것이 바람직하고, 3° 이상인 것이 보다 바람직하고, 5° 이상인 것이 가장 바람직하다. 이 경우, 특히, 볼록부의 밀도(D)가 크게 감소하므로, 반도체층의 성장성이 안정화되어, 크랙 억제 효과가 커진다. 또한, 회전 시프트각(Θ)은 7.5° 이상인 것이 바람직하고, 10° 이상인 것이 보다 바람직하고, 14° 이상인 것이 가장 바람직하다. 이 경우, 상술한 크랙 억제 효과를 유지하면서, 반도체층의 핵의 부착 및 그 성장에 효과적인 요철 구조(A)의 오목부의 크기를 크게 할 수 있으므로, 내부 양자 효율(IQE)도 보다 향상시킬 수 있다. 한편, 회전 시프트각(Θ)이 (180/n)°인 경우, 결정축과 배열축 A의 어긋남량에 의해 변화 가능한 응력의 방향 변환량이 극대가 되는 동시에, 완화되는 응력을, n회 대칭의 요철 구조(A)에 의해, 벡터적으로 회전 접속시키는 효과가 가장 높아지므로, 응력 완화 효과가 한층 더 높아지고, 이에 따라, 휘어짐의 저감이 보다 현저하게 된다고 생각된다.
회전 시프트각(Θ)은, 또한 요철 구조(A)의 볼록부에 대하여 다음의 관계를 만족하면, 크랙 억제 효과 및 내부 양자 효율(IQE) 향상 효과가 보다 커진다. 요철 구조(A)의 볼록부 바닥부의 평균 폭(φave)과 평균 간격(Pave)과의 비율(φave/Pave)인 듀티를 이용했을 때에, 회전 시프트각(Θ)은 atan(듀티/2)°≤Θ≤(180/n)°의 범위를 만족하는 것이 바람직하다. 한편, 볼록부 바닥부의 평균 폭(φave), 평균 간격(Pave) 및 듀티에 관해서는 추후 설명한다.
이 경우, 내부 양자 효율(IQE) 개선 효과 및 반도체층에의 크랙 억제 효과가 함께 보다 커진다. 회전 시프트각(Θ)이 상기 범위를 만족함으로써, 반도체층의 초기 성장에 크게 공헌하는 오목부 바닥부의 크기(L)를, LED용 패턴 웨이퍼(1)의 면내에서, 반도체층의 성장 방향에 대략 수직인 방향으로 크게 잡을 수 있기 때문에, 반도체층의 성장 속도가 빠른 면의 크기가 커진다. 이에 따라, 성장하는 반도체층끼리의 합체에 주목한 경우에, 합체하는 반도체층끼리의 계면적이 커진다. 더욱이, 반도체층의 성장 속도가 빠른 면이 가로지르는 요철 구조의 볼록부의 수를 감소시킬 수 있기 때문에, 성장하는 반도체층끼리의 합체성이 양호하게 된다. 이상으로부터, 내부 양자 효율(IQE)이 보다 향상되어, 반도체층에 생기는 크랙이 효과적으로 억제된다.
상기 듀티와 회전 시프트각(Θ)의 관계는 다음과 같이 생각하여 구했다. 우선, 내부 양자 효율(IQE)의 개선 및 크랙의 개선에 대해서는, 성장하는 반도체층끼리의 합체 빈도를 크게 하는 동시에, 합체 부위를 분산시키는 것이 효과적이다. 또한, 반도체층끼리의 합체 전의 단계를 생각하면, 반도체층의 핵 성장을 양호하게 하면서 또 핵 성장성도 양호하게 유지할 필요가 있다. 이들을 실현하기 위해서는, 반도체층의 핵이 부착되는 요철 구조(A)의 오목부의 크기를 크게, 그리고 반도체층이 성장할 때에 가로지르는 요철 구조(A)의 볼록부의 수를 작게 하는 것이 효과적이라고 생각할 수 있다.
도 7은 LED용 패턴 웨이퍼(1) 상에서 반도체층을 성장시킨 경우의, 듀티와, 반도체층의 성장에 기여하는 오목부 바닥부의 크기 및 성장하는 반도체층이 통과하는 볼록부의 밀도와의 관계를 도시하는 그래프이다. 도 7은, 요철 구조(A)가 6회 대칭인 경우를 예로 들어, 듀티가 부여하는, 오목부 바닥부의 크기(L) 및 볼록부의 밀도(D)에 대한 영향을 계산한 결과이다. 도 7의 횡축은 듀티를, 좌측의 종축은 오목부 바닥부의 크기(L)를, 그리고 우측의 종축은 볼록부의 밀도(D)를 각각 나타낸다. 또한, 검은 원(●)의 플롯이 오목부 바닥부의 크기(L)에 미치는 영향을, 검은 사각(■)의 플롯이 볼록부의 밀도(D)에 미치는 영향을 각각 나타내고 있다. 또한, 도 7에서는, 오목부 바닥부의 크기(L) 및 볼록부의 밀도(D)는, 모두 듀티가 0, 즉 요철 구조(A)가 없는 경우를 1로 하여 규격화하고 있다.
도 7로부터, 듀티가 커지면, 핵의 부착과 그 성장에 유효한 요철 구조(A)의 오목부의 크기(L)가 커지는 것을 알 수 있다. 한편, 듀티가 커지면, 반도체층의 성장 및 성장하는 반도체층끼리의 합체에 불리하게 기능하는 볼록부의 밀도(D)가 감소하는 것을 알 수 있다.
여기서, 도 6과 도 7은, 횡축의 파라미터가 다를 뿐이며, 오목부 바닥부의 크기(L)에의 영향 및 볼록부의 밀도(D)에의 영향에 대한 거동은 유사하다. 이 관계로부터, 도 6 및 도 7의 각 횡축인 회전 시프트각(Θ)과 듀티의 관계를 구하면, 회전 시프트각(Θ)=atan(듀티/2)°으로 구해진다. 여기서, 이미 설명한 것과 같이, 듀티가 클수록, 반도체층의 핵의 부착, 성장, 그리고 합체가 효과적으로 생기므로, 회전 시프트각(Θ)은 Θ≥atan(듀티/2)°으로서 주어진다.
즉, 요철 구조(A)의 듀티를 결정한 경우, 회전 시프트각(Θ)이 어느 일정 이상의 값 또 (180/n)° 이하의 범위가 됨으로써, 상기 설명한 것과 같이 반도체층의 핵의 부착, 성장, 그리고 성장하는 반도체층끼리의 합체가 보다 양호하게 되므로, 크랙을 억제한 내부 양자 효율(IQE)이 높은 LED용 에피택셜 웨이퍼를 얻을 수 있다. 도 8은, 도 6 및 도 7에 도시하는 회전 시프트각(Θ)과 듀티의 관계를 도시하는 그래프이다. 예컨대, 요철 구조(A)가 6회 대칭의 경우를 예로 들면, 도 8에 사선으로 나타내는 범위가, 회전 시프트각(Θ)의 가장 바람직한 범위이다. 도 8에서, 횡축이 듀티, 종축이 회전 시프트각(Θ)이다. 도 8에서의 플롯은 atan(듀티/2)° 이고, 이 곡선보다도 종축 방향으로 위쪽 부분이 회전 시프트각(Θ)의 가장 바람직한 범위이다.
한편, 요철 구조(A)의 오목부의 바닥부의 크기(L)가 지나치게 작아지는 경우, 반도체층의 핵 생성이 저해되기 때문에, 반도체층의 성장이 저해된다. 요철 구조(A)의 오목부의 바닥부의 크기는, 평균 간격(Pave) 및 듀티를 사용하여 표현할 수 있다. 또한, 요철 구조(A)의 오목부의 바닥부의 크기의 하한치는, 반도체층의 핵의 크기로부터 개산(槪算)할 수 있다. 보다 구체적으로는, LED용 패턴 웨이퍼(1)에 대한 후술하는 저온 버퍼층 성막 후의 RAMP 과정에 관해서, 그 RAMP 과정 내에서 재확산하는 핵의 이동 거리는 대략 80 nm이다. 이로부터, 오목부 바닥부의 크기(L)를 80 nm 이상으로 설정함으로써, 볼록부의 측면에 부착되는 핵을 억제할 수 있어, 결정 품위가 향상된다. 이상으로부터, 듀티의 상한치가 결정되어, 듀티≤1-(Y/Pave)으로 산출된다. 여기서, Y=50 nm인 것이 바람직하고, Y=80 nm인 것이 가장 바람직하다. 즉, 도 9에 도시하는 곡선보다 아래쪽에 위치하는 듀티의 범위를 만족하는 것이 바람직하다. 도 9는, 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 요철 구조(A)의 평균 간격(Pave)과 듀티의 관계를 도시하는 그래프도이다. 도 9에서, 횡축이 요철 구조(A)의 평균 간격(Pave)이고, 종축이 듀티이다. 도 9에서, 검은 삼각(▲)의 플롯은, 식 듀티≤1-(Y/Pave)의 Y가 50 nm인 바람직한 경우이고, 검은 다이아몬드(◆)의 플롯은, Y가 80 nm이며, 보다 바람직한 경우이다. 한편, 상기 설명한 듀티의 식에 관해서, Pave의 치수는 나노 미터이다.
도 9에 도시한 곡선 이하의 범위를 요철 구조(A)가 만족함으로써 이미 설명한 것과 같이 반도체층의 핵 생성이 양호하게 된다. 여기서, 회전 시프트각(Θ)을 만족하므로, 핵 성장이 양호하게 되어, 성장하는 반도체층끼리의 합체 빈도가 높으면서 또 합체하는 부위를 분산화할 수 있기 때문에, 크랙이 억제된 내부 양자 효율(IQE)이 높은 반도체층을 얻을 수 있다.
이상 설명한 회전 시프트각(Θ)의 효과의 하나인 크랙에 관해서, 실제의 검토 결과를 포함하여, 보다 상세하게 설명한다. 우선, LED용 웨이퍼로서 6 인치φ의 C면 사파이어 웨이퍼를 사용했다. 이 LED용 웨이퍼의 주면을, 후술하는 나노 가공 시트법을 이용하여 가공하여, LED용 패턴 웨이퍼(1)를 얻었다. 여기서 회전 시프트각(Θ)은, LED용 웨이퍼의 오리엔테이션 플랫(Orientation Flat)에 대한 법선을 기준으로 하여, 나노 가공 시트를 상기 법선으로부터 α° 기울여 접합시킴으로써 제어했다. 바꿔 말하면, α=Θ이다. 또한, 접합의 정밀도 분해능은 1~2°이므로, 회전 시프트각(Θ)에 관해서는 Θ±1°의 오차를 포함한다. LED용 패턴 웨이퍼(1)의 요철 구조(A)의 배열은 정육방 배열로 했다. 즉, 요철 구조(A)는 6회 대칭 배열이다. 또한, 요철 구조(A)의 볼록부 정상부의 형상을, LED용 패턴 웨이퍼(1)의 단면에 대한 주사형 전자 현미경 관찰로 확인했다. 결과를 도 10에 도시했다. 도 10A는 본 실시형태에 따른 요철 구조(A)의 볼록부 정상부의 단면 형상의 일례를 도시하는 주사형 전자 현미경 사진이다. 도 10B는 도 10A의 일부를 나타내는 모식도이다. 도 10으로부터, 볼록부 정상부에 평탄한 테이블 톱은 없고, 약간 위로 볼록한 곡선이 상호 교차하도록 하여, 볼록부 정상부의 단면 형상을 만들고 있는 것을 알 수 있다.
제작한 LED용 패턴 웨이퍼(1)에 대하여, 저온 버퍼층을 10 nm 성막했다. 이어서, 후술하는 비도핑 제1 반도체층으로서 질화갈륨을 성막하여, 패싯을 형성시켰다. 이 패싯 형성 도중 상태에서 챔버에서 빼내어, 질화갈륨 성막면을 주사형 전자 현미경으로 관찰했다. 결과를 도 11에 도시했다. 도 11은 본 실시형태에 따른 비도핑 제1 반도체층의 일례를 도시하는 주사형 전자 현미경 사진이다. 도 11은 2500배의 관찰상이다. 도 11로부터, 복수의 패싯이 형성되어 있는 것과, 질화갈륨층의 관계는 랜덤하다는 것을 알 수 있다. 여기서, 도 11의 관찰상 내에 관찰되는 크랙을 확대하여 발췌한 상을 도 12에 도시했다. 도 12A는 크랙을 보여주는 주사형 전자 현미경 사진이다. 도 12B는 도 12A의 일부를 도시하는 모식도이다. 도 12로부터, 성장하는 질화갈륨의 6각형의 개구부에 주목한 경우에, 그 6각형의 변과 변이 대향하는 위치의 질화갈륨층에, 그 변에 수직인 방향으로 균열이 생기고 있는 것을 알 수 있다. 본 명세서에서의 크랙은, 이러한 나노 스케일의 균열을 가리키고 있다.
주사형 전자 현미경상으로부터 크랙의 수를 측정하여 정량화한 결과, 회전 시프트각(Θ)이, 0°, 2°, 7.5°, 15°, 22.5° 및 30°로 변화됨에 따라서, 크랙 밀도는, 72×109 개/㎠, 70×109 개/㎠, 57×109 개/㎠, 51×109 개/㎠, 43×109 개/㎠ 및 41×109 개/㎠로 변화되었다. 즉, 회전 시프트각(Θ)이 커질수록 크랙 밀도가 저하하고 있는 것을 알 수 있었다. 더욱이, 이 감소 정도를 비교하면, 회전 시프트각(Θ)이 2°초과 영역에서, 크랙 밀도의 저하가 현저하다는 것을 알 수 있었다. 이것은, 회전 시프트각(Θ)의 제어가 ±1° 정도 있다는 것과, 1~2°라는 근소한 요철 구조(A)의 회전은, 질화갈륨 성막으로부터 보면, 그 성막 제어의 오차에 파묻히기 때문이라고 생각된다.
이어서, 크랙이 저감함에 따른 반도체층에의 영향을 확인했다. 상기 크랙 측정을 한 샘플에 대하여, 또한 비도핑 제1 반도체층을 성막하고, 질화갈륨층의 표면을 평탄화했다. 이 상태에서, 인플레인의 X선 로킹 커브법을 적용하여, 로킹 커브를 얻고, 그 반치폭(FWHM)을 평가했다. 결과를 도 13에 도시했다. 도 13은 크랙 밀도와 로킹 커브의 반치폭(FWHM)의 관계를 도시하는 그래프이다. 도 13에서, 횡축은 크랙 밀도를, 종축은 로킹 커브의 반치폭(FWHM)이다. 도 13으로부터, 크랙 밀도가 102×109 개/㎠, 71×109 개/㎠, 56×109 개/㎠, 52×109 개/㎠, 44×109 개/㎠ 및 40×109 개/㎠로 저하함에 따라서, FWHM은 673, 671, 644, 630, 600 및 590으로 감소하는 것을 알 수 있다. 특히, 크랙 밀도가, 70×109 개/㎠ 이하인 영역에서, FWHM의 수치가 효과적으로 감소하는 것을 알 수 있었다. 즉, 크랙 밀도가 감소할수록, 특히 크랙 밀도가 70×109 개/㎠ 이하로 됨으로써, 반도체층의 결정 균등성이 향상되고 있는 것을 알 수 있었다.
더욱이, 상기 로킹 커브의 측정에 이용한 샘플에 대하여, 도핑 제1 반도체층으로서 n형 질화갈륨층을 성막했다. 이 샘플에 대하여 캐소드 루미네센스(CL) 평가를 했다. 여기서 CL이란, 전자선을 조사함으로써 생기는 빛을 평가하는 수법이며, 전도대의 바닥 부근에서 가전자대의 정상부 부근으로의 천이에 상당하는 평가가 되기 때문에, 결정 결함, 캐리어 농도, 응력 또는 불순물 등의 결정 정보를 평가하는 수법이다. 결과를 도 14에 도시했다. 도 14는 크랙 밀도와 캐소드 루미네센스(CL) 평가에 의해 얻어진 화상으로부터 구한 암전 밀도와의 관계를 도시하는 그래프이다. 도 14에서, 횡축은 크랙 밀도를, 종축은 CL에 의해 얻어진 화상으로부터 구한 암전 밀도이다. 도 14로부터, 크랙 밀도가 102×109 개/㎠, 71×109 개/㎠, 52×109 개/㎠, 44×109 개/㎠ 및 40×109 개/㎠로 저하함에 따라서, CL 암전 밀도는 5.51×108/㎠, 5.52×108/㎠, 4.89×108/㎠, 4.44×108/㎠ 및 4.34×108/㎠로 감소하는 것을 알 수 있다. 특히, 크랙 밀도가, 71×109 개/㎠ 이하인 영역에서, CL 암전 밀도의 수치가 효과적으로 감소하는 것을 알 수 있다. 바꿔 말하면 크랙 밀도가 71×109 개/㎠ 이하가 됨으로써 결정 품위가 크게 향상되는 것을 알 수 있다.
이상으로부터, 회전 시프트각(Θ)을 0°초과, 바람직하게는 2°초과함으로써, 크랙 밀도를 효과적으로 저감할 수 있다. 이에 따라, 효과적으로, 비도핑 제1 반도체층의 결정 균등성이 향상된다. 나아가서는, 도핑 제1 반도체층의 결정 품위를 향상시킬 수 있게 된다. 이들 결정 균등성 및 결정 품위의 향상은, 내부 양자 효율(IQE)을 향상시키는 인자인 동시에, 반도체 발광 소자의 장기간 신뢰성을 향상시키는 인자라고도 생각되므로, 회전 시프트각(Θ)에 의해 크랙 밀도를 제어함으로써, 반도체 발광 소자의 발광 성능과 장기간 신뢰성을 동시에 개선할 수 있는 것으로 추정된다.
한편, 상기 결과는, 도 15에 도시하는 볼록부 정상부의 형상에 대해서도, 수치의 절대치의 대소의 변화는 있지만 같은 경향을 얻을 수 있었다. 도 15는 본 실시형태에 따른 요철 구조(A)의 볼록부 정상부의 단면 형상의 예를 도시하는 주사형 전자 현미경 사진이다. 도 15에 도시한 주사형 전자 현미경상은, LED용 패턴 웨이퍼(1)의 단면에 대한 관찰상이다. 도 15로부터, 검토에 사용한 볼록부 정상부의 형상은, 렌즈형인 것부터, 약간 위로 볼록부의 곡선이 서로 교차하여 정상부의 단면 형상을 만드는 듯한 형상까지 포함되는 것을 알 수 있다. 이로부터, 곡율 반경이 0 초과인 각부인 볼록부 정상부를 채용함으로써, 상기 설명한 회전 시프트각(Θ)의 효과를 발현할 수 있다고 생각된다.
요철 구조(A)의 볼록부 정상부는, 곡율 반경이 0 초과인 각부인 것이 중요하다는 것을 이미 설명했다. 여기서, 요철 구조(A)의 볼록부 정상부에 평탄부가 있는 경우, 바꿔 말하면, 테이블 톱 구조인 경우라도, 회전 시프트각(Θ)과의 조합에 의해, 테이블 톱 구조의 단점을 억제할 수 있다는 것이 시사되었다. 우선, 테이블 톱 구조의 단점이란, 테이블 톱 상에서 성장한 반도체층에 의한 전위를 저감하기 곤란하다는 것이다. 즉, 반도체층의 전위 밀도를 저감하기 어렵고, 내부 양자 효율(IQE)이 저감하는 경향이 있는 것이다. 여기서, 메카니즘은 분명하지 않지만, 회전 시프트각(Θ)이 10°초과 (180/n)° 이하인 범위에서는, 테이블 톱에 의한 내부 양자 효율(IQE)의 저감량을 작게 할 수 있는 경향이 있다는 것을 알 수 있었다. 즉, 내부 양자 효율(IQE)의 저감 정도는 작아진다. 한편, 테이블 톱 구조의 경우, 발광광에 대한 광산란성이, 볼록부의 큰 체적에 의해 향상되므로, 광 추출 효율(LEE)을 보다 향상시킬 수 있다. 이 결과, 볼록부 정상부의 형상이 테이블 톱 형상이면서 또 회전 시프트각(Θ)이 10°초과 (180/n)° 이하인 요철 구조(A)를 포함하는 LED용 패턴 웨이퍼(1)를 사용함으로써, 고효율의 LED를 제조할 수 있다는 것을 알 수 있었다. 이 효과는, 회전 시프트각이 15° 이상 (180/n)° 이하인 영역에서 보다 현저했다. 또한, 테이블 톱의 크기로서는, 20 nm, 50 nm, 100 nm, 300 nm 및 500 nm인 것을 시험했는데, 300 nm과 500 nm의 경우는, 대략 동일한 효율이며, 100 nm 이하의 범위에서, 보다 성능이 향상되는 것을 알 수 있었다. 이것은, 저온 버퍼층을 성막한 후의 RAMP 과정에 있어서의 핵의 재확산 거리가 80 nm 정도에 있는 데에 기인하는 것으로 추정된다. 이상으로부터, 본 명세서가 말하는 곡율 반경이 0 초과인 각부에 관해서는, 테이블 톱의 크기가 100 nm 이하인 경우를 포함한다고 해도 모순되지 않는다는 것이 시사되었다. 이상으로부터, 테이블 톱의 크기가 100 nm 이하인 경우를 포함하는 곡율 반경이 0 초과인 각부에 의해 요철 구조(A)의 볼록부가 구성되는 동시에, 회전 시프트각(Θ)이 10°초과 (180/n)°이하, 바람직하게는 15° 이상 (180/n)° 이하를 만족하는 LED용 패턴 웨이퍼(1)를 사용함으로써, 고효율의 LED를 용이하게 제조할 수 있다.
이상으로부터, 요철 구조(A)의 볼록부 정상부의 형상과 회전 시프트각(Θ)을 제어함으로써, 반도체층에 대한 크랙을 저감할 수 있다. 그리고, 내부 양자 효율(IQE)을 높이고, 반도체 발광 소자의 발광 특성을 개선할 수 있다. 나아가서는, 반도체 발광 소자의 장기간 신뢰성을 개선할 수 있다. 여기서, 요철 구조(A)에 의해, LED의 다른 큰 문제인 광 추출 효율(LEE)도 향상시킬 수 있으면, LED의 외부 양자 효율(EQE)를 보다 향상시킬 수 있다. LED의 광 추출 효율(LEE)이 낮게 머물고 있는 이유는, 굴절율이 높은 반도체층이 굴절율이 상대적으로 낮은 매질에 의해 끼워져 있기 때문이다. 이러한 경우, 굴절율이 높은 매질 속을 빛은 도파한다. 이 도파에 의해, 발광광은 LED의 외부로 추출되기 전에, 흡수되어 열로 되어 소실된다. 즉, 광 추출 효율(LEE)을 향상시키기 위해서는, 도파하는 발광광의 모드를 어지럽힐 필요가 있다. 여기서, 발광광의 진행 방향을 효과적으로 어지럽혀, 도파 모드를 무너뜨려, 광 추출 효율(LEE)을 향상시킨다는 것을 생각하면, 듀티는 소정의 값보다 클 필요가 있다는 것을 알 수 있었다. 이것은 3차원 RCWA법과 2차원 FDTD법으로 계산되었다. 즉, 듀티≥(3.47×10-8)Pave2+Z를 만족하는 것이 바람직하다. 여기서, Z가 0.5, 0.6 및 0.65의 순으로 요철 구조(A)에 의한 광 회절의 모드수와 회절 강도가 증가하기 때문에, 도파 모드를 어지럽히는 효과가 커지고, 광 추출 효율(LEE)도 향상된다. 즉, 도 16에 도시하는 곡선보다 상측에 위치하는 듀티의 범위를 만족하는 것이 바람직하다. 한편, 광 추출 효율(LEE)을 보다 향상시키기 위한 듀티를 결정하는 상기 식에서, Pave의 치수는 나노 미터이다.
도 16은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 요철 구조(A)의 평균 간격(Pave)과 듀티의 관계를 도시하는 그래프도이다. 도 16은, 횡축이 요철 구조(A)의 평균 간격(Pave)이고, 종축이 듀티이다. 도 16에서, 검은 삼각(▲)의 플롯은, 식 듀티≥(3.47×10-8)Pave2+Z의 Z가 0.5인 바람직한 경우이고, 검은 다이아몬드(◆)의 플롯은, Z가 0.6으로 보다 바람직한 경우이고, 검은 원(●)의 플롯은, Z가 0.65로 가장 바람직한 경우이다.
도 16에 도시한 곡선 이상의 범위를 요철 구조(A)가 만족함으로써, 이미 설명한 것과 같이 광 회절의 강도와 모드수가 증가하여, 광 추출 효율(LEE)이 향상된다.
상술한 것과 같이 회전 시프트각(Θ)의 범위를 만족하는 동시에, 도 17에 도시하는 평균 간격(Pave)과 듀티의 관계를 만족하는 요철 구조(A)임으로써, 크랙이 억제된 내부 양자 효율(IQE)이 높은 반도체층을 제조할 수 있기 때문에, 발광하는 효율 그 자체가 향상된다. 또한, 동시에, 효율적으로 발광한 빛은, 개선된 광 추출 효율(LEE)에 의해 LED의 외부로 추출되기 때문에, 외부 양자 효율(EQE)이 커진다. 즉, 외부 양자 효율(EQE)이 높은 LED 칩을 결함 효율 낮게 제조할 수 있다. 또한, LED 칩 내의 반도체층의 크랙 밀도도 저감함으로써, 수명이 길어진다.
도 17은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)의 요철 구조(A)의 평균 간격(Pave)과 듀티의 관계를 도시하는 그래프이다. 도 17에서, 횡축이 요철 구조(A)의 평균 간격(Pave)이고, 종축이 듀티이다. 도 17에서, 검은 삼각(▲), 검은 다이아몬드(◆) 및 검은 원(●)의 플롯은 광 추출 효율(LEE)의 향상의 관점에서 결정한 곡선이며, 이미 설명한 듀티≥(3.47×10-8)Pave2+Z로 표현되는 식의 Z가, 각각 0.5, 0.6 및 0.65인 경우이다. 한편, 별표(asterisk) 및 검은 사각(■)의 플롯은 내부 양자 효율(IQE) 및 크랙의 관점에서 결정한 곡선이며, 이미 설명한 듀티≤1-(Y/Pave)로 표현되는 식의 Y가, 각각 50 nm 및 80 nm이다. 즉, 1-(Y/Pave)≥듀티≥(3.47×10-8)Pave2+Z의 범위를 만족하는 요철 구조(A)이면, 상기 설명한 고효율이며 고수명인 반도체 발광 소자를 결함 효율 낮게 제조할 수 있는 효과를 발현시킬 수 있다.
<요철 구조(A)>
이어서, 요철 구조(A)에 관해서 설명한다. 요철 구조(A)의 볼록부는, 볼록부 정상부의 곡율 반경이 0 초과인 각부에 의해 구성된다. 여기서, 곡율 반경이 0 초과인 각부란, 요철 구조(A)의 볼록부의 정상부 상면이 곡면으로 구성되는 것을 의미한다. 예컨대, 선단이 둥글게 된 원추형체, 렌즈형체, 돔 형상체, 콘 형상체 및 포탄체를 들 수 있으며, 도 15에 도시한 형상을 포함한다.
이와 같이, LED용 패턴 웨이퍼(1)의 요철 구조(A)의 볼록부 정상부가 곡율 반경 0 초과인 각부에 의해 구성됨으로써, 내부 양자 효율(IQE)의 개선과 크랙의 억제를 동시에 실현할 수 있다. 또한, LED용 패턴 웨이퍼(1)의 요철 구조(A) 상에 반도체층을 성막할 때에, 요철 구조(A)의 오목부 바닥부로부터 우선적으로 반도체층을 성장시킬 수 있다. 바꿔 말하면, 요철 구조(A)의 볼록부 정상부 위로부터의 반도체층의 성장을 억제할 수 있다. 즉, 이미 설명해 온, 요철 구조(A)의 오목부에 대한 반도체층의 핵의 부착, 성장, 그리고 성장하는 반도체층의 합체에 대한 초기 조건을 갖출 수 있다.
여기서, 요철 구조(A)가, 이미 설명한 회전 시프트각(Θ)을 만족함으로써, 요철 구조(A)의 오목부로부터 우선적으로 반도체층을 성장시키는 동시에, 성장하는 반도체층끼리의 합체를 효과적으로 분산적으로 행할 수 있기 때문에, 전위는 감소하고 또 크랙을 억제할 수 있다. 본 효과는, 도 8을 이용하여 설명한 회전 시프트각(Θ)과 듀티의 관계를 만족함으로써 현저하게 된다. 또한, 도 9를 이용하여 설명한 듀티와 평균 간격(Pave)과의 관계를 만족함으로써 보다 현저하게 된다. 더욱이, 도 16을 이용하여 설명한 평균 간격(Pave)과 듀티의 관계를 만족함으로써 광 추출 효율(LEE)도 동시에 향상시킬 수 있다.
이상 설명한 것과 같이, 회전 시프트각(Θ)의 범위를 만족하는 동시에, 요철 구조(A)의 볼록부 정상부가 곡율 반경 0 초과인 각부로 구성됨으로써, 효과적으로 내부 양자 효율(IQE)을 향상시키는 동시에, 크랙을 억제할 수 있다.
상술한 원리에 기초한 효과를 양호하게 발현시켜, 내부 양자 효율(IQE)의 개선과 크랙의 저감을 함께 보다 양호하게 한다는 관점에서, 요철 구조(A)의 볼록부는, 볼록부 바닥부에서 볼록부 정상부로 향함에 따라서 직경이 작아지면 바람직하다. 이에 따라, 특히 요철 구조(A)의 볼록부의 정상부 근방에서 반도체층을 향해 생기는 응력을 저감할 수 있다. 즉, 성장하는 반도체층에 대한 요철 구조(A)로부터 가해지는 응력을 저감할 수 있기 때문에, 반도체층 내부에 생기는 잔류 응력을 작게 할 수 있다. 이에 따라, 반도체층에 대한 크랙 억제 효과가 커진다.
또한, 볼록부 정상부와 오목부 바닥부를 잇는 볼록부 측면부는, 2 단계 이상의 경사 각도를 갖는 것이 바람직하고, 경사가 변하는 점의 곡율 반경은 0 초과이며, 곡면을 형성하고 있는 것이 바람직하다. 이 경우, 반도체층의 안정 성장면이 볼록부 정상부에 당도하기 전에, 반도체층에 가해지는 응력에 구배를 갖게 하여 완화할 수 있으므로, 크랙 억제 효과가 보다 커진다.
더욱이, 요철 구조(A)는, 복수의 독립된 볼록부와 연속된 오목부에 의해 구성되면, 상기 효과를 더한층 발휘할 수 있기 때문에 바람직하다. 이 경우, 복수의 독립된 오목부와 연속된 볼록부로 요철 구조(A)가 구성되는 경우에 비해서, 상대적으로 오목부 바닥부의 크기를 크게 할 수 있다. 즉, 이미 설명한 오목부 바닥부로부터의 반도체층의 성장성을 보다 양호하게 할 수 있으므로, 내부 양자 효율(IQE)을 개선하고, 크랙을 억제할 수 있다.
또한, 오목부 바닥부에는 평탄면이 있고, 이로써, 내부 양자 효율(IQE)을 향상시키는 효과가 한층더 높아진다. 이것은, 요철 구조(A)의 오목부 바닥부에서 성장하는 반도체층의 성장 초기 상태를 양호하게 유지할 수 있게 되기 때문이며, 요철 구조(A)에 의한 전위 분산성의 효과를 보다 발휘할 수 있게 된다.
요철 구조(A)의 평균 간격(Pave)은, 내부 양자 효율(IQE)과 광 추출 효율(LEE)과의 밸런스라는 관점에서 선택할 수 있기 때문에, 특별히 한정은 없고, 예컨대, 200 nm, 300 nm, 500 nm, 700 nm, 1200 nm, 1500 nm, 2500 nm 및 5000 nm의 요철 구조(A)를 갖는 LED용 패턴 웨이퍼(1)를 제조하여, 상기 설명한 효과를 확인하고 있다. LED의 외부 양자 효율(EQE)을 효과적으로 향상시킨다고 하는 관점에 서면, 내부 양자 효율(IQE)을 반드시 향상시킬 필요가 있다. 이 관점에서, 평균 간격(Pave)은, 50 nm≤Pave≤1500 nm을 만족하는 것이 바람직하다. 평균 간격(Pave)이 1500 nm 이하임으로써, 요철 구조(A)의 오목부의 밀도가 향상되어, 이미 설명한 성장하는 반도체층끼리의 합체 빈도를 크게 할 수 있다. 즉, 반도체층 속의 전위가, 그 진행 방향을 변화시키는 빈도를 향상시킬 수 있기 때문에, 전위의 저감 효과가 커지고, 이에 따라, 내부 양자 효율(IQE)가 효과적으로 향상된다. 한편, 평균 간격(Pave)이 50 nm 이상임으로써, 반도체층의 초기 성장에 크게 공헌하는 요철 구조(A)의 오목부 바닥부의 크기를 확보할 수 있다. 이에 따라, 요철 구조(A)의 오목부 바닥부에 있어서의 반도체층의 핵 성장을 양호하게 유지할 수 있다. 따라서, 요철 구조(A)의 배열축 A이 회전 시프트각(Θ)만큼 소정의 범위 내에서 시프트함에 따른 반도체층에의 크랙 억제 효과가 커진다. 특히, 반도체층의 핵 생성성과 핵 성장성을 양호하게 유지한다는 관점에서, 평균 간격(Pave)은, 100 nm 이상인 것이 바람직하고, 200 nm 이상인 것이 보다 바람직하고, 300 nm 이상인 것이 가장 바람직하다.
또한, 요철 구조(A)의 오목부의 밀도를 향상시키고, 성장하는 반도체층끼리의 합체 빈도를 향상시키는 동시에, 합체 부위를 분산화시키고, 효과적으로 내부 양자 효율(IQE)을 향상시켜, 크랙을 저감한다는 관점에서, 1200 nm 이하인 것이 바람직하고, 1000 nm 이하인 것이 보다 바람직하고, 950 nm 이하인 것이 가장 바람직하다. 한편, 도 9, 도 16, 도 17을 참조하여 이미 설명한, 평균 간격(Pave)과 듀티의 관계를 만족함으로써, 크랙 억제 효과 및 내부 양자 효율(IQE) 개선 효과를 발현하는 동시에, 광 추출 효율(LEE)도 더욱 향상시킬 수 있다.
<평균 간격(Pave)>
평균 간격(Pave)은, 이하의 <<반도체 발광 소자>>에서 설명하는 <요철 구조의 평균 높이(Have)>를 구할 때에 사용한 샘플과 대략 같은 부위에서 측정되는 것으로 한다. 혹은, LED용 패턴 웨이퍼(1)에 대하여 측정할 수 있다. 요철 구조(A)의 평균 간격(Pave)은, 요철 구조(A)의 n회 대칭의 배열에 상관없이 이하의 정의에 따라서 결정된다. 어떤 볼록부 A1의 중심과 이 볼록부 A1에 가장 인접하는 볼록부 B1의 중심 사이의 거리 PA1B1를, 간격(P)이라고 정의한다. 평균 간격(Pave)은 이하의 정의에 따라서 산출된다. (1) 임의의 10개의 볼록부 A1, A2,… A10를 선택한다. (2) 볼록부 AM과 볼록부 AM(1≤M≤10)에 가장 인접하는 볼록부(BM)와의 간격 PAMBM을 측정한다. (3) 볼록부 A1~볼록부 A10에 관해서도 (2)와 마찬가지로 간격(P)을 측정한다. (4) 간격 PA1B1~PA10B10의 상가 평균치를 평균 간격(Pave)으로서 정의한다. 한편, 상기 정의는 요철 구조(A)의 n회 대칭성에 의하지 않는다. 즉, 복수의 볼록부가 연속된 오목부에 의해 격리된 경우라도, 복수의 울짱 형상체가 복수의 울짱 형상체에 의해 격리된 라인 & 스페이스 구조라도, 정n방 배열이 일축 혹은 이축 방향으로 연신된 배열이라도 마찬가지이다. 한편, 복수의 오목부가 연속된 볼록부에 의해 이격된 구조의 경우, 상기 볼록부의 중심을, 오목부 개구부의 중심이라고 바꿔 읽음으로써, 평균 간격(Pave)을 정의할 수 있다. 또한, 울짱 형상체의 길이가 매우 길어, 주사형 전자 현미경이나 원자간력 현미경 관찰에 의해 그 단부를 관찰할 수 없는 경우나, 혹은 단부가 없는 경우는, 이들 관찰상 내에서의 볼록부의 중심을, 상기 볼록부의 중심으로서 사용한다.
<볼록부의 바닥부의 평균 폭(φave)>
평균 폭(φave)은, 이하의 <<반도체 발광 소자>>에서 설명하는 <요철 구조의 평균 높이(Have)>를 구할 때에 사용한 샘플과 대략 같은 부위에서 측정되는 것으로 한다. 혹은, LED용 패턴 웨이퍼(1)에 대하여 측정된다. 요철 구조(A)의 평균 폭(φave)은, 요철 구조(A)의 n회 대칭의 배열에 상관없이 이하의 정의에 따라서 결정된다. 어떤 볼록부 A1의 바닥부의 윤곽 형상에 있어서, 윤곽의 외주의 어느 한 점 X과, 윤곽의 외주의 다른 한 점 Y과의 거리(XY)가 최대가 될 때의 거리 φA1를, 볼록부의 바닥부의 폭(φ)이라고 정의한다. 평균 폭(φave)은 이하의 정의에 따라서 산출된다. (1) 임의의 10개의 볼록부 A1, A 2… A10를 선택한다. (2) 볼록부 AM(1≤M≤10)에 대하여 볼록부의 바닥부의 폭 φAM을 측정한다. (3) 볼록부 A1~볼록부 A10에 관해서도, (2)와 마찬가지로 볼록부의 바닥부의 폭(φ)을 측정한다. (4) 볼록부의 바닥부의 폭 φA1~φA10의 상가 평균치를 평균 폭(φave)으로서 정의한다. 한편, 볼록부의 바닥부의 윤곽 형상의 종횡비가 1.5 이상인 경우는, 볼록부의 바닥부의 폭(φ)은, 볼록부의 바닥부의 윤곽 형상의 외주의 어느 한 점 X과, 다른 한 점 Y과의 최단 거리로서 정의된다.
<듀티>
듀티는 평균 폭(φave)과 평균 간격(Pave)과의 비율(φave/Pave)로서 정의된다.
<요철 구조(A)의 배치>
본 실시형태에 따른 LED용 패턴 웨이퍼(1)는, 상술한 요철 구조(A)를, LED용 패턴 웨이퍼(1)의 표면의 일부 또는 전면에 구비한다. 한편, 요철 구조(A)의 더욱 상세한 형상·배열이나 제조 방법이나 재질에 관해서는, 이하의 <<반도체 발광 소자>> 안에서 설명한다. 즉, LED용 패턴 웨이퍼(1)의 표면 전면이 상기 설명한 요철 구조(A)에 의해 덮이더라도, LED용 패턴 웨이퍼(1)의 표면의 일부에 요철 구조(A)가 형성되더라도 좋다. 이하의 설명에서는, 요철 구조(A)를 요철 구조(G)라고 기재하고, 요철 구조(A)에 해당하지 않는 요철 구조를 요철 구조(B)라고 기재한다.
LED용 패턴 웨이퍼(1)는 적어도 일부에 요철 구조(G)를 갖는다. 즉, LED용 패턴 웨이퍼(1)의 표면은 요철 구조(G)에 의해 전면이 덮이더라도 일부가 덮이더라도 좋다. 여기서, 요철 구조(G)에 의해 덮이지 않은 영역을 「비G 영역」이라고 부른다. 여기서, 비G 영역은 요철 구조(B) 및/또는 평탄부로 구성된다. LED용 패턴 웨이퍼(1)의 표면의 일부에 비G 영역이 형성되는 경우라도, 요철 구조(G)로 덮인 영역에서, 이미 설명한 효과를 발현할 수 있기 때문에, 크랙이 억제된 내부 양자 효율(IQE)이 높은 반도체층을 성막할 수 있다. 나아가서는, 도 16 및 도 17을 참조하여 설명한 평균 간격(Pave)과 듀티의 관계를 만족함으로써 광 추출 효율(LEE)도 동시에 개선할 수 있다.
(α) LED용 패턴 웨이퍼(1)의 표면에 형성되는 요철 구조(G)는, 평균 간격(Pave)을 이용했을 때에, 10 Pave×10 Pave의 면적을 갖는 영역 내에 적어도 형성하면, 상기 설명한 효과를 발휘하기 때문에 바람직하다. 즉, LED용 패턴 웨이퍼(1)에 대하여 적어도, 10 Pave×10 Pave 영역 내에 요철 구조(G)가 형성되면 된다. 즉, 예컨대, 주사형 전자 현미경이나 원자간력 현미경을 이용하여 LED용 패턴 웨이퍼(1)의 표면을 관찰한 경우에, 10 Pave×10 Pave의 면적을 갖는 영역 내가 요철 구조(G)에 의해 구성되어 있으면 된다. 특히, 10 Pave×10 Pave의 면적을 갖는 영역 내를 채우는 요철 구조(G)의 총화에 의해, 이하에 설명하는 요철 구조(G)의 비율 또는 크기를 만족하는 것이 바람직하다. 즉, 10 Pave×10 Pave의 면적을 갖는 범위 내가 요철 구조(G)에 의해 구성되고, 이러한 범위를 여러 개 둘 수 있다. 특히, 20 Pave×20 Pave 이상, 보다 바람직하게는 25 Pave×25 Pave 이상을 만족함으로써, 요철 구조(G)에 의한 반도체층의 핵의 부착, 핵 성장, 그리고 성장하는 반도체층의 합체 효과가 보다 현저하게 되기 때문에 바람직하다. 이 경우도, 요철 구조(G)의 총화에 의해, 이하에 설명하는 요철 구조(G)의 비율 또는 크기를 만족하는 것이 바람직하다. 또한, 50 Pave×50 Pave 이상, 보다 바람직하게는 75 Pave×7 PaveP 이상의 면적을 갖는 영역이 요철 구조(G)에 의해 구성됨으로써, 요철 구조(G)로 덮인 영역에 인접하는 비G 영역에서도, 반도체층의 핵의 부착, 핵 성장, 그리고 성장하는 반도체층의 합체가 양호하게 되어, 크랙의 억제와 내부 양자 효율(IQE)의 개선 효과가 발현되기 때문에 바람직하다. 이 효과는, 100 Pave×100 Pave 이상, 150 Pave×150 Pave 이상, 그리고 450 Pave×450 Pave 이상으로 됨에 따라서 보다 발휘된다. 이들 경우도, 요철 구조(G)의 총화에 의해, 이하에 설명하는 요철 구조(G)의 비율 또는 크기를 만족하는 것이 바람직하다.
(β) 요철 구조(G)로 덮인 영역 속에, 비G 영역을 형성하는 경우, 비G 영역의 비율은, 요철 구조(G)에 대하여 1/5 이하인 것이 바람직하다. 이에 따라, 요철 구조(G)의 효과를 발휘할 수 있다. 같은 효과를 보다 발휘한다는 관점에서, 1/10 이하인 것이 보다 바람직하고, 1/25 이하인 것이 더욱 바람직하고, 1/50 이하인 것이 가장 바람직하다. 한편, 1/100 이하를 만족함으로써, 크랙의 억제와 내부 양자 효율(IQE)의 개선 효과를 보다 향상시킬 수 있다. 특히, 1/500 이하, 보다 바람직하게는 1/1000 이하를 만족함으로써, LED 내부에서 출광하는 발광광의 균등성이 향상되기 때문에 바람직하다. 같은 관점에서, 1/10000 이하인 것이 바람직하고, 1/100000 이하인 것이 바람직하고, 1/1000000 이하인 것이 바람직하다. 한편, 하한치는 특별히 한정되지 않고, 작을수록, 바꿔 말하면 0에 점차 가까울수록 요철 구조(G)의 효과가 보다 현저하게 되기 때문에 바람직하다.
(γ) LED용 패턴 웨이퍼(1)의 표면에 대한 요철 구조(G)의 비율은, LED 칩의 외형 및 그 크기에 따라 다르기도 하지만, 0.002% 이상이면, 요철 구조(G)에 있어서 이미 설명한 효과를 발휘할 수 있게 되기 때문에 바람직하다. 특히, 0.02% 이상, 보다 바람직하게는 0.2% 이상의 요철 구조(G)를 LED용 패턴 웨이퍼(1)가 구비함으로써, 반도체층 내의 전위의 분산성이 향상되기 때문에, 내부 양자 효율(IQE)의 균등성이 향상된다. 또한, 성장하는 반도체층의 합체 부위의 분산성이 향상됨으로써, 크랙 억제 효과가 커진다. 또한, 2.3% 이상, 보다 바람직하게는 10% 이상의 요철 구조(G)를 LED용 패턴 웨이퍼(1)가 포함함으로써, 상기 효과를 한층 더 발휘할 수 있다. 또한, 20% 이상인 경우, LED용 패턴 웨이퍼(1) 상에 성막되는 반도체층의 면내 균등성이 향상됨으로써, 내부 양자 효율(IQE)의 개선 정도가 LED용 패턴 웨이퍼(1)의 면내에서 균등화되기 때문에, 고효율의 LED 칩을 얻는 수율이 향상된다. 이 효과를 보다 발휘한다는 관점에서, 요철 구조(G)는, 30% 이상 포함되는 것이 바람직하고, 40% 이상 포함되는 것이 보다 바람직하고, 50% 이상 포함되는 것이 가장 바람직하다. 또한, 요철 구조(G)를 60% 이상 포함하는 경우, 비G 영역에 대한 요철 구조(G)의 효과의 전파성이 향상된다. 즉, 요철 구조(G)에 의한 반도체층의 핵의 부착, 핵 성장, 그리고 성장하는 반도체층의 합체에 대한 효과를, 비G 영역에 전파하므로, 비G 영역의 내부 양자 효율(IQE)의 향상 정도가 커지는 동시에 크랙 개선의 효과도 커진다. 상기 효과를 보다 발휘한다는 관점에서, 요철 구조(G)는, 70% 이상 포함되는 것이 바람직하고, 80% 이상 포함되는 것이 보다 바람직하고, 90% 이상 포함되는 것이 가장 바람직하다. 한편, 요철 구조(G)가 98% 이상 포함되는 경우, 바꿔 말하면 LED용 패턴 웨이퍼(1)의 표면이 요철 구조(G)에 의해 대략 다 메워지게 되는 경우는, 반도체층의 성장성이 LED용 패턴 웨이퍼(1)의 면내에서 균등하게 되므로, 내부 양자 효율(IQE)의 향상 정도의 균등화가 촉진된다. 즉, LED용 에피택셜 웨이퍼로 제조되는 복수의 LED 칩의 특성 분포 곡선이 보다 샤프하게 된다.
(δ) LED용 패턴 웨이퍼(1)의 표면에 포함되는 요철 구조(G)는 0.0025×10-6 ㎡ 이상인 것이 바람직하다. 이 범위를 만족함으로써, LED 칩의 발광 출력이 커진다. 이것은, LED 칩의 크기와 외형에 따라 다르기도 하지만, LED 칩 내부를 도파하는 발광광과 요철 구조(G)와의 충돌 확률로부터 판단할 수 있다. 또한, 이 범위를 만족하는 경우, 요철 구조(G) 상에 성막되는 반도체층의 초기 성장성이 양호하게 된다. 즉, 반도체층의 핵 생성과 핵 성장의 속도를 요철 구조(G)에 의해 저하시킬 수 있으므로, 전위가 저감되고, 내부 양자 효율(IQE)이 향상된다. 상기 효과를 보다 발휘한다는 관점에서, LED용 패턴 웨이퍼(1)의 표면에 포함되는 요철 구조(G)는, 0.01×10-6 ㎡ 이상인 것이 바람직하고, 0.04×10-6 ㎡ 이상인 것이 보다 바람직하고, 0.09×10-6 ㎡ 이상인 것이 가장 바람직하다. 또한, 0.9×10-6 ㎡ 이상임으로써, LED용 패턴 웨이퍼(1) 상에 성막되는 반도체층의 면내 균등성이 향상되므로, 크랙이 억제되는 비율이 커져, 반도체 발광 소자를 얻는 수율이 향상된다. 상기 효과를 보다 발휘하다는 관점에서, 9×10-6 ㎡ 이상인 것이 보다 바람직하고, 90×10-6 ㎡ 이상인 것이 가장 바람직하다. 한편, 900×10-6 ㎡ 이상, 보다 바람직하게는 1.8×10-3 ㎡ 이상임으로써, 비G 영역에 대한 요철 구조(G) 효과의 전파성이 향상된다. 즉, 요철 구조(G)에 의한 반도체층의 핵의 부착, 핵의 성장, 그리고 성장하는 반도체층의 합체를 적절하게 할 수 있다는 효과를 비G 영역에 전파함으로써, 비G 영역의 내부 양자 효율(IQE)의 향상 정도 및 크랙의 저감 정도도 커진다. 특히, 3.6×10-3 ㎡ 이상, 보다 바람직하게는 7.5×10-3 ㎡ 이상임으로써, LED용 패턴 웨이퍼(1)의 외연부를 사용한 경우라도 양호한 LED를 얻을 수 있다. 이상 설명한 요철 구조(G)의 크기를 만족하는 요철 구조(G)가, LED용 패턴 웨이퍼(1)의 표면 상에 하나 이상 형성됨으로써, 고효율의 LED 칩을 수율 높게 제조할 수 있는 LED용 기판을 얻을 수 있다. 한편, 상기 설명한 요철 구조(G)의 크기를 만족하는 요철 구조(G)를 여러 개 형성할 수도 있다. 이 경우, 적어도 하나의 요철 구조(G)가, 상기 크기를 만족한다. 특히, 요철 구조(G)의 개수에 대하여 50% 이상이 상기 크기의 범위를 만족시키는 것이 바람직하고, 100%가 상기 크기의 범위를 만족시키는 것이 가장 바람직하다.
요철 구조(G)와 비G 영역의 배치 관계는 상기 내용을 만족하면 특별히 한정되지 않지만, 예컨대 이하의 관계를 들 수 있다. 요철 구조(G)와 비G 영역과의 배치 관계는, 요철 구조(G)와 비G 영역을 생각한 경우, 이하에 설명하는 배치를 예로 들 수 있다. 한편, 요철 구조(G)는, 상기 설명한 α, β, γ, δ의 하나 이상을 만족하는 요철 구조(G)에 의한 집합, 즉, 요철 구조(G) 영역이다. 또한, 도 18에 도시하는 것과 같이, 요철 구조(G) 영역(501) 내에 비G 영역(502)이 형성되는 경우, 비G 영역(502)은, 상기 β에서 설명한 비율을 만족하면, 그 형상, 규칙성이나 비규칙성은 한정되지 않는다. 도 18은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 요철 구조(G)와 비G 영역과의 관계를 도시하는 설명도이다. 도 18A 및 도 18B에서는, 요철 구조(G) 영역(501) 속에, 윤곽이 부정형인 비G 영역(502)이 복수 배치되어 있다. 도 18C에서는, 요철 구조(G) 영역(501) 속에, 격자형의 비G 영역(502)이 형성된다. 또한, 도 18D에서는, 요철 구조(G) 영역(501) 속에, 대략 원 형상의 비G 영역(502)이 복수 형성되어 있다.
요철 구조(G) 영역(501)에 의해 만들어지는 윤곽 형상은 특별히 한정되지 않는다. 즉, 요철 구조(G) 영역(501)과 비G 영역(502)과의 계면 형상은 한정되지 않는다. 이 때문에, 예컨대, 요철 구조(G) 영역(501)과 비G 영역(502)과의 계면 형상은, n각형(n≥3), 비n각형(n≥3)이나, 격자형, 라인형 등을 들 수 있다. n각형은 정n각형이라도 정n각형이 아니라도 좋다.
도 19는 본 실시형태에 따른 LED용 패턴 웨이퍼(1)에 있어서의 요철 구조(G) 영역에 의해 만들어지는 윤곽 형상을 도시하는 모식도이다. 예컨대, 4각형을 대표로 하면, 정4각형(정방형), 직사각형, 평행사변형, 사다리꼴형, 또 이들 4각형의 대향하는 변의 1조 이상이 비평행한 형상을 들 수 있다. 또한, n각형(n≥3)에 있어서, n이 4 이상인 경우는, 도 19A 내지 도 19D에 도시하는 것과 같은 형상을 포함한다. 도 19A는 4각형이고, 도 19B는 6각형이고, 도 19C는 8각형이고, 도 19D는 12각형이다. 비n각형은, 곡율 반경이 0 초과인 각부를 포함하는 구조, 예컨대, 원, 타원, 상기 설명한 상기 n각형의 각이 라운딩을 띤 형상(상기 n각형의 각의 곡율 반경이 0 초과인 형상), 또는 라운딩을 띤 각(곡율 반경이 0 초과인 부위)을 포함하는 상기 설명한 n각형(n≥3)이다. 이 때문에, 예컨대, 도 19E 내지 도 19H에 예시하는 형상을 포함한다. 한편, 비G 영역의 윤곽 형상은, 상기 설명한 요철 구조(G)의 집합의 윤곽 형상으로 예로 든 형상을 채용할 수 있다.
우선, 요철 구조(G) 영역(501)이 비G 영역(502)에 의해 둘러싸이거나 또는 사이에 끼워지는 상태를 들 수 있다. 도 20은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)를 표면에서 관찰한 상태를 도시하는 평면 모식도이다. 도 20A 내지 도 20F에서는, 요철 구조(G) 영역(501)이 비G 영역(502)에 의해 둘러싸여 있는 상태를 도시하고 있다. 도 20A에 도시하는 것과 같이, LED용 패턴 웨이퍼(1)(500)의 표면에 요철 구조(G) 영역(501)이 형성되고, 그 외측이 비G 영역(502)에 의해 구성되어도 좋다. 이 요철 구조(G) 영역(501)은 상기 설명한 비율을 만족하는 것이 바람직하다. 또한, 이 요철 구조(G) 영역(501)은 이미 설명한 크기를 만족하는 것이 바람직하다. 도 20B 또는 도 20C와 같이, LED용 패턴 웨이퍼(1)(500)의 표면에 요철 구조(G) 영역(501)이 상호 이격되어 여러 개 배치되고 또 요철 구조(G) 영역(501)끼리의 사이 및 요철 구조(G) 영역(501)의 외측이 비G 영역(502)에 의해 채워져 있어도 좋다. 이 경우, 요철 구조(G)의 합계 면적에 대하여, 상기 설명한 비율을 만족하는 것이 바람직하다. 또한, 적어도 하나의 요철 구조(G)가 이미 설명한 크기를 만족하는 것이 바람직하고, 모든 요철 구조(G)가 이미 설명한 크기를 만족하는 것이 보다 바람직하다. 또한, 요철 구조(G)가 여러 개 형성되는 경우, 요철 구조(G) 영역(501)은 도 20C에 도시하는 것과 같이 규칙적으로 배치되어도, 도 20D에 도시하는 것과 같이 비규칙적으로 배치되어도 좋다. 규칙적인 배치로서는, 사방 배열, 육방 배열, 이들 배열이 일축 방향으로 연신된 배열, 또는 이들 배열이 이축 방향으로 연신된 배열 등을 들 수 있다. 또한, 요철 구조(G) 영역(501)의 윤곽 형상은, 도 20A 내지 도 20D에서는 원형으로 기재했지만, 도 20E에 도시하는 것과 같이 부정형의 형상을 채용할 수도 있다. 예컨대, 요철 구조(G) 영역(501)의 외형으로서, n각형(n≥3), 각이 둥글게 된 n각형(n≥3), 원, 타원, 선형, 스타형, 격자형 등의 형상을 들 수 있다. 또한, 도 20F에 도시한 것과 같이, 요철 구조(G) 영역(501)이 비G 영역(502)에 의해 둘러싸이고, 그 외주를 요철 구조(G) 영역(501)이 둘러싸고, 또한 그 외주를 비G 영역(502)이 둘러쌀 수도 있다. 한편 도 20A 내지 도 20D에서는, 요철 구조(G) 영역(501)을 원형으로 기재했지만, 요철 구조(G) 영역(501)에 의해 만들어지는 윤곽 형상은, 도 19를 참조하여 설명한 형상을 채용할 수 있다.
도 21은 본 실시형태에 따른 LED용 패턴 웨이퍼(1)를 표면에서 관찰한 상태를 도시하는 평면 모식도이다. 도 21은 요철 구조(G) 영역(501)이 비G 영역(502)에 의해 사이에 끼워져 있는 경우를 도시하고 있다. 도 21A 및 도 21B에 도시하는 것과 같이, LED용 패턴 웨이퍼(1)(500)의 표면에 요철 구조(G) 영역(501)이 형성되고, 그 외측이 비G 영역(502)에 의해 구성되어도 좋다. 이 요철 구조(G)는, 상기 설명한 비율을 만족하는 것이 바람직하다. 또한, 이미 설명한 크기를 만족하는 것이 바람직하다. 도 21C와 같이, LED용 패턴 웨이퍼(1)(500)의 표면에 요철 구조(G) 영역(501)이 상호 이격되어 여러 개 배치되고 또 요철 구조(G) 영역(501)끼리의 사이 및 요철 구조(G) 영역(501)의 외측이 비G 영역(502)에 의해 채워져 있어도 좋다. 이 경우, 요철 구조(G)의 합계 면적에 대하여, 상기 설명한 비율을 만족하는 것이 바람직하다. 또한, 적어도 하나의 요철 구조(G)가 이미 설명한 크기를 만족하는 것이 바람직하고, 모든 요철 구조(G)가 이미 설명한 크기를 만족하는 것이 보다 바람직하다. 또한, 도 21D와 같이, 요철 구조(G) 영역(501)이 비G 영역(502)을 내포하도록 또 연속적으로 형성되도록 배치할 수도 있다. 이 경우, 요철 구조(G)의 면적에 대하여, 상기 설명한 비율을 만족하는 것이 바람직하다. 또한, 요철 구조(G)가 이미 설명한 크기를 만족하는 것이 바람직하다. 또한, 요철 구조(G) 영역(501)과 비G 영역(502)과의 계면 형상은 직선형이라도, 도 21E에 도시하는 것과 같이 휘어 있어도 좋다. 요철 구조(G) 영역(501)의 형상으로서는, 선형, 격자형, 메쉬형 등을 들 수 있다. 또한, 도 21F에 도시한 것과 같이, 요철 구조(G) 영역(501)이 비G 영역(502)에 의해 사이에 놓이고, 그 외주를 요철 구조(G) 영역(501)이 사이에 두고, 또한 그 외주를 비G 영역(502)이 사이에 둘 수도 있다. 한편, 도 21에서는, 요철 구조(G) 영역(501)에 의해 만들어지는 윤곽선을 선형 혹은 대략 선형으로 기재했지만, 도 19를 참조하여 설명한 형상을 채용할 수 있다.
상기 설명한 요철 구조(G) 영역(501)이 여러 개 형성되는 경우에는, 각 요철 구조(G) 영역(501)과 비G 영역(502)과의 계면 형상은, 단일이라도, 요철 구조(G) 영역(501)마다 다르더라도 좋다.
또한, 상기 설명한 요철 구조(G) 영역(501) 및 비G 영역(502)과의 배치 관계에 있어서는, 요철 구조(G) 영역(501)이 비G 영역(502)에 둘러싸이는 경우와, 요철 구조(G) 영역(501)이 비G 영역(502)에 끼워지는 경우를 혼재할 수 있다.
또한, 도 20F 및 도 21F에 도시하는 것과 같이, 제1 요철 구조(G) 영역(501)(G1)의 외측에 비G 영역(502)이 형성되고, 또한 그 외측에 제2 요철 구조(G) 영역(501)(G2)이 형성되고, 더욱 그 외측에 비G 영역(502)이 형성되는 경우, 제2 요철 구조(G) 영역(501)(G2)은 불연속이라도 좋다.
비G 영역은, 요철 구조(B)에 의해 구성되어도, 평탄부에 의해 구성되어도, 요철 구조(B) 및 평탄부에 의해 구성되어도 좋다.
또한, 상기 설명에서는, LED용 패턴 웨이퍼(1)(500)의 외형을 전부 직사각형으로서 그리고 있지만, LED용 패턴 웨이퍼(1)(500)의 외형은 이것에 한정되지 않고 원형, 원의 곡율을 갖는 호와 직선을 포함하는 형상, n각형(n≥3), 비n각형(n≥3)이나, 격자형, 라인형 등을 채용할 수 있다. n각형은 정n각형이라도, 정n각형이 아니라도 좋다. 예컨대, 4각형을 대표로 하면, 정4각형(정방형), 직사각형, 평행사변형, 사다리꼴형, 또 이들 4각형의 대향하는 변의 1조 이상이 비평행한 형상을 들 수 있다. 또한, n각형(n≥3)에 있어서, n이 4 이상인 경우는, 도 19A 내지 도 19D에 도시하는 것과 같은 형상을 포함한다. 도 19A는 4각형이고, 도 19B는 6각형이고, 도 19C는 8각형이고, 도 19D는 12각형이다. 비n각형은, 각이 없는 구조, 예컨대, 원, 타원, 상기 설명한 상기 n각형의 각이 라운딩을 띤 형상(n각형의 각의 곡율 반경이 0 초과인 형상), 또는 라운딩을 띤 각(곡율 반경이 0 초과인 각부)을 포함하는 상기 설명한 n각형(n≥3)이다. 이 때문에, 예컨대, 도 19F 내지 도 19H에 예시하는 형상을 포함한다. 그 중에서도 선대칭의 형상을 채용하는 것이 바람직하다.
<<LED용 에피택셜 웨이퍼>>
이어서, 본 실시형태에 따른 LED용 패턴 웨이퍼(1)를 사용한 LED용 에피택셜 웨이퍼에 관해서 설명한다.
도 22는 본 실시형태에 따른 LED용 에피택셜 웨이퍼의 일례를 도시하는 단면개략도이다. 도 22에 도시하는 것과 같이, LED용 에피택셜 웨이퍼(100)에 있어서, LED용 패턴 웨이퍼(1)(10)는, 그 표면에 요철 구조(20)를 구비하고 있다. 요철 구조(20)는 상기 설명한 요철 구조(A)이다. 즉, 요철 구조(20)의 배열축 A와 LED용 패턴 웨이퍼(1)(10)의 결정축은, 상기 설명한 회전 시프트각(Θ)의 관계를 만족하는 동시에, 요철 구조(20)의 볼록부는 상기 설명한 곡율 반경이 0 초과인 각부에 의해 구성된다. LED용 패턴 웨이퍼(1)(10)의 요철 구조(20)를 포함하는 표면 상에 반도체층인 제1 반도체층(30), 발광 반도체층(40) 및 제2 반도체층(50)이 순차 적층되어 있다. 여기서, LED용 에피택셜 웨이퍼(100)로 제조되는 LED 칩에 있어서, 발광 반도체층(40)에서 발생한 발광광은, 제2 반도체층(50) 측 또는 LED용 패턴 웨이퍼(1)(10)로부터 추출된다. 또한, 제1 반도체층(30)과 제2 반도체층(50)은 서로 다른 반도체 결정에 의해 구성되어 있다. 여기서, 제1 반도체층(30)은, 요철 구조(20)를 평탄화하면 바람직하다. 이때, 요철 구조(20)가 요철 구조(A)이므로, 제1 반도체층(30)의 전위가 저감되면서 또 크랙이 억제된다. 제1 반도체층(30)이 요철 구조(20)를 평탄화하도록 형성됨으로써, 제1 반도체층(30)의 반도체로서의 성능을, 발광 반도체층(40) 및 제2 반도체층(50)에 반영시킬 수 있기 때문에, 내부 양자 효율(IQE)이 향상되는 동시에, 크랙이 억제된다. 즉, <<LED용 패턴 웨이퍼(1)>>에서 설명한 원리에 의해, 제1 반도체층(30)의 전위가 저감하는 동시에 크랙을 억제할 수 있고, 양호한 결정성을 갖는 제1 반도체층(30)의 성능을, 발광 반도체층(40) 및 제2 반도체층(50)에 순차 반영시키는 동시에, 제2 반도체층(50)을 성막한 후에도 반도체층의 크랙을 저감할 수 있다.
또한, 제1 반도체층(30)은, 도 23에 도시하는 것과 같이, 비도핑 제1 반도체층(31)과 도핑 제1 반도체층(32)으로 구성되어도 좋다. 도 23은 본 실시형태에 따른 LED용 에피택셜 웨이퍼의 다른 예를 도시하는 단면 개략도이다. 이 경우, 도 23에 도시하는 것과 같이, LED용 에피택셜 웨이퍼(200)에 있어서, LED용 패턴 웨이퍼(1)(10), 비도핑 제1 반도체층(31) 및 도핑 제1 반도체층(32)의 순으로 적층되면, 내부 양자 효율(IQE)의 개선과 크랙 저감 효과에 더하여, LED용 에피택셜 웨이퍼(200)의 제조 시간 단축이 가능하게 된다. 여기서, 비도핑 제1 반도체층(31)이 요철 구조(20)를 평탄화하도록 형성됨으로써, 비도핑 제1 반도체층(31)의 반도체로서의 성능을, 도핑 제1 반도체층(32), 발광 반도체층(40) 및 제2 반도체층(50)에 반영시킬 수 있기 때문에, 내부 양자 효율(IQE)이 향상되는 동시에 크랙이 저감된다. 즉, <<LED용 패턴 웨이퍼(1)>>에서 설명한 원리에 의해, 비도핑 제1 반도체층(31)의 결정성을 향상시킬 수 있고, 양호한 결정성을 갖는 비도핑 제1 반도체층(31)의 성능을, 도핑 제1 반도체층(32), 발광 반도체층(40) 및 제2 반도체층(50)에 순차 반영시키는 동시에, 제2 반도체층(50)을 성막한 후에도 반도체층의 크랙을 저감할 수 있다.
더욱이, 제1 반도체층(30)은, 도 24에 도시하는 것과 같이, 버퍼층(33)을 포함하면 바람직하다. 도 24는 본 실시형태에 따른 LED용 에피택셜 웨이퍼의 다른 예를 도시하는 단면 개략도이다. 도 24에 도시하는 것과 같이, LED용 에피택셜 웨이퍼(300)에서는, 요철 구조(20) 상에 버퍼층(33)을 형성하고, 이어서, 비도핑 제1 반도체층(31) 및 도핑 제1 반도체층(32)을 순차 적층함으로써, 제1 반도체층(30)의 결정 성장의 초기 조건인 핵 생성 및 핵 성장이 양호하게 되어, 제1 반도체층(30)의 반도체로서의 성능이 향상되기 때문에, 내부 양자 효율(IQE) 개선 정도가 향상된다. 여기서 버퍼층(33)은, 요철 구조(20)를 평탄화하도록 배치되어도 좋지만, 버퍼층(33)의 성장 속도는 느리기 때문에, LED용 에피택셜 웨이퍼(300)의 제조 시간을 단축한다는 관점에서, 버퍼층(33) 상에 형성되는 비도핑 제1 반도체층(31)에 의해 요철 구조(20)를 평탄화하는 것이 바람직하다. 비도핑 제1 반도체층(31)이 요철 구조(20)를 평탄화하도록 형성됨으로써, 비도핑 제1 반도체층(31)의 반도체로서의 성능을, 도핑 제1 반도체층(32), 발광 반도체층(40) 및 제2 반도체층(50)에 반영시킬 수 있기 때문에, 내부 양자 효율(IQE)이 향상되는 동시에 크랙이 저감한다. 한편, 도 24에서, 버퍼층(33)은 요철 구조(20)의 표면을 덮도록 배치되어 있지만, 요철 구조(20)의 표면에 부분적으로 형성할 수도 있다. 특히, 요철 구조(20)의 오목부 바닥부에 우선적으로 버퍼층(33)을 형성할 수 있다. 이 경우, 요철 구조(20)의 오목부 바닥부에 대하여 우선적으로 핵의 부착을 할 수 있기 때문에, 이어지는, 핵 성장성이 양호하게 되어, 성장하는 반도체층끼리의 합체를 양호하게 유지할 수 있다. 한편, 본 실시형태에 따른 LED용 패턴 웨이퍼(1)(10)를 사용하는 경우, 양호하게 내부 양자 효율(IQE)을 향상시킬 수 있기 때문에, 버퍼층(33)은 형성하지 않아도 된다.
도 22 내지 도 24에 도시한 LED용 에피택셜 웨이퍼(100, 200, 300)는, 이중 헤테로 구조의 반도체층을 적용한 예이지만, 제1 반도체층(30), 발광 반도체층(40) 및 제2 반도체층(50)의 적층 구조는 이것에 한정되는 것은 아니다.
도 25는 도 22 내지 도 24에 도시한 LED용 에피택셜 웨이퍼로 제조되는 LED 칩의 예를 도시하는 단면 개략도이다. 도 25에 도시하는 것과 같이, LED 칩(400)에 있어서, 제2 반도체층(50) 상에 투명 도전층(60)을, 투명 도전층(60)의 표면에 애노드 전극(70)을, 그리고 제1 반도체층(30) 표면에 캐소드 전극(80)을, 각각 설치할 수 있다. 투명 도전층(60), 애노드 전극(70) 및 캐소드 전극(80)의 배치는, LED 칩에 의해 적절하게 최적화할 수 있기 때문에 한정되지 않지만, 일반적으로, 도 25에 예시하는 것과 같이 형성된다.
더욱이, 도 25에 도시하는 LED 칩(400)에서는, LED용 패턴 웨이퍼(1)(10)와 제1 반도체층(30) 사이에 요철 구조(20)가 형성되어 있지만, 도 26에 도시하는 것과 같이, 별도의 요철 구조를 더 형성할 수 있다. 도 26은 본 실시형태에 따른 LED 칩의 다른 예를 도시하는 단면 개략도이다. 도 26에 도시하는 것과 같이, 별도 형성되는 요철 구조로서는 이하의 것을 들 수 있다.
·LED용 패턴 웨이퍼(1)(10)의 발광 반도체층(40)과는 반대쪽의 면 위에 형성되는 요철 구조(601)
·제2 반도체층(50)과 투명 도전층(60) 사이에 형성되는 요철 구조(602)
·투명 도전층(60) 표면에 형성되는 요철 구조(603)
·투명 도전층(60)과 애노드 전극(70) 사이에 형성되는 요철 구조(604)
·제1 반도체층(30)과 캐소드 전극(80) 사이에 형성되는 요철 구조(605)
·애노드 전극(70)의 표면에 형성되는 요철 구조(606)
·캐소드 전극(80)의 표면에 형성되는 요철 구조(607)
·제1 반도체층(30), 발광 반도체층(40), 제2 반도체층(50) 및 LED용 패턴 웨이퍼(1)(10)의 측면에 형성되는 요철 구조(608)
요철 구조(20) 외에, 요철 구조(601~608)의 적어도 어느 하나의 요철 구조를 더욱 형성함으로써, 이하에 설명하는 각 요철 구조(601~608)에 따른 효과를 발현할 수 있다.
요철 구조(601)를 형성함으로써, 광 추출 효율(LEE)이 향상된다. 본 실시형태에 따른 LED 칩에서는, 내부 양자 효율(IQE)이 향상된다. 즉, LED 칩 내부에서 효과적으로 광자(photon)를 만들어 낼 수 있다. 이 때문에, 본 실시형태에 따른 LED 칩에서는, 요철 구조(601)를 형성하는 것이 바람직하다. 한편, 요철 구조(601)를 형성하는 대신에, LED용 패턴 웨이퍼(1)를 예컨대 레이저 리프트 오프법 등에 의해 제거함에 의해서도, 마찬가지로 광 추출 효율(LEE)이 크게 향상된다.
요철 구조(602)를 형성함으로써, 광 추출 효율(LEE)을 향상시킬 수 있기 때문에, 외부 양자 효율(EQE)이 크게 개선된다. 또한, 투명 도전층(60)에 있어서의 전자의 확산성이 향상되기 때문에, LED 칩의 크기를 크게 할 수 있다.
요철 구조(603)를 형성함으로써, 광 추출 효율(LEE)을 향상시킬 수 있다. 본 실시형태에 따른 LED용 에피택셜 웨이퍼에서는, 내부 양자 효율(IQE)이 향상된다. 즉, LED 칩 내부에서 효과적으로 광자를 만들어 낼 수 있다. 이 때문에, 본 실시형태에 따른 LED 칩에서는, 요철 구조(603)를 형성하는 것이 바람직하다.
요철 구조(604)를 형성함으로써, 투명 도전층(60)과 애노드 전극(70)과의 접촉 면적을 크게 할 수 있기 때문에, 애노드 전극(70)의 박리를 억제할 수 있다. 또한, 옴 저항을 감소시켜, 오믹 컨택트를 향상시킬 수 있기 때문에, 전자 주입 효율(EIE)을 개선할 수 있고, 외부 양자 효율(EQE)을 향상시킬 수 있다. 본 실시형태에 따른 LED용 에피택셜 웨이퍼에서는, 내부 양자 효율(IQE)이 향상된다. 즉, LED 칩 내부에서 효과적으로 광자를 만들어 낼 수 있다. 이 때문에, 본 실시형태에 따른 LED 칩에서는, 요철 구조(604)를 형성하는 것이 바람직하다.
요철 구조(605)를 형성함으로써, 제1 반도체층(30)과 캐소드 전극(80)의 접촉 면적이 커지기 때문에, 캐소드 전극(80)의 박리를 억제할 수 있다.
요철 구조(606)를 형성함으로써, 애노드 전극(70)에 접속되는 배선의 고정 강도가 향상되기 때문에 박리를 억제할 수 있다.
요철 구조(607)를 형성함으로써, 캐소드 전극(80)의 표면에 설치되는 배선의 고정 강도가 향상되기 때문에 박리를 억제할 수 있다.
요철 구조(608)를 형성함으로써, 제1 반도체층(30), 발광 반도체층(40), 제2 반도체층(50) 및 LED용 패턴 웨이퍼(1)(10)의 측면으로부터 출광하는 발광 광량을 증가시킬 수 있기 때문에, 도파 모드에서 감쇠 소실되는 발광광 비율을 저감할 수 있다. 이 때문에, 광 추출 효율(LEE)이 향상되고, 외부 양자 효율(EQE)을 크게 할 수 있다.
이상 설명한 것과 같이, 실시형태에 따른 LED용 패턴 웨이퍼(1)(10)를 사용함으로써, LED용 에피택셜 웨이퍼의 내부 양자 효율(IQE)을 향상시키는 동시에, LED용 에피택셜 웨이퍼의 휘어짐을 저감시킬 수 있다. 이 때문에, 4 인치φ나 6 인치φ와 같은 대형의 LED용 웨이퍼를 사용한 경우라도, 휘어짐이 적은 LED용 에피택셜 웨이퍼를 제조하여, 불량율 낮게 LED 칩을 제조할 수 있다. 특히, 6 인치 이상의 직경을 갖는 LED용 패턴 웨이퍼(1)를 사용함으로써, LED용 패턴 웨이퍼(1)의 두께를 얇게 할 수 있게 된다. 이 때문에, 환경 적합성이 향상되는 동시에, 반도체층 성막시의 열 제어성이 개선되기 때문에, LED용 에피택셜 웨이퍼의 반도체층의 결정성은 보다 향상된다. 또한, 이미 설명한 것과 같이, 반도체층의 두께를 얇게 할 수 있기 때문에, LED용 에피택셜 웨이퍼의 휘어짐을 효과적으로 억제할 수 있다. 더욱이, 상기 설명한 요철 구조(601~608)의 적어도 하나의 요철 구조를 더 형성함으로써, 요철 구조(601~608)에 의한 효과를 발현시킬 수 있다. 특히, 광 추출 효율(LEE)까지도 개선하여, 높은 외부 양자 효율을 실현한다는 관점에서, 요철 구조(601) 혹은 요철 구조(603) 중 어느 한쪽을 적어도 형성하면 바람직하다. 또한, 전자 주입 효율(EIE)도 향상시킨다는 관점에서, 요철 구조(604)를 형성하는 것이 바람직하다.
또한, 상기 도 22 내지 도 24에 예시되는 LED용 에피택셜 웨이퍼(100, 200, 300)의, 제2 반도체층(50)의 노출 표면 상에 전극을 형성하고, 이 전극의 노출 표면 상에 지지 기재를 배치한 적층체에서, LED용 패턴 웨이퍼(1)(10)를 제거하여도 좋다. LED용 패턴 웨이퍼(1)(10)의 제거는, 레이저광을 이용한 리프트 오프나, LED용 패턴 웨이퍼(1)(10)의 전체 용해 혹은 부분 용해에 의해 달성할 수 있다. 특히, LED용 패턴 웨이퍼(1)(10)로서 실리콘 웨이퍼를 채용하는 경우, 용해에 의한 제거가, 요철 구조가 형성된 면(이하, 요철 구조면이라고 함)의 정밀도라는 관점에서 바람직하다. 이와 같이 LED용 패턴 웨이퍼(1)(10)를 제거함으로써, 내부 양자 효율(IQE)의 개선을 유지한 상태에서, 광 추출 효율(LEE)을 더한층 향상시킬 수 있다. 이것은, LED용 패턴 웨이퍼(1)(10)와, 제1 반도체층(30), 발광 반도체층(40) 및 제2 반도체층(50)과의 굴절율의 차가 큰 것에 의한 것이다. LED용 패턴 웨이퍼(1)(10)를 제거함으로써, 제1 반도체층(30)을 출광면으로 한 LED 에피택셜 웨이퍼를 끌어올릴 수 있다.
이어서, LED용 에피택셜 웨이퍼(100, 200, 300)를 구성하는 요소의 설명에 이용하는 어구에 관해서 설명한다. 한편, 이하의 설명은 LED 칩(400, 500)에 관해서도 적용된다.
<요철 구조의 평균 높이(Have)>
요철 구조(20)의 높이는, 요철 구조의 볼록부 정상부와 오목부 바닥부와의 거리의 상가 평균치로서 주어진다. 우선, LED용 패턴 웨이퍼(1)(10)의 요철 구조(20)면 상에, LED용 패턴 웨이퍼(1)(10)의 주면과 평행한 50 ㎛×50 ㎛각의 영역을 잡는다. 한편, LED용 패턴 웨이퍼(1)(10) 상에 반도체층이 성막된 LED용 에피택셜 웨이퍼의 경우는, 반도체층을 제거하고, LED용 패턴 웨이퍼(1)(10)의 요철 구조면을 관찰한다. 이어서, 상기 50 ㎛×50 ㎛각의 영역을, 서로 겹치지 않는 10 ㎛×10 ㎛각의 영역으로 25 분할한다. 이어서, 25개 존재하는 10 ㎛×10 ㎛의 영역에서 임의로 5개의 영역을 선택한다. 여기서는, 선택된 10 ㎛×10 ㎛각의 영역을 영역 A, 영역 B, 영역 C, 영역 D 및 영역 E로 한다. 그 후, 영역 A를 보다 고배율로 관찰하고, 적어도 100개의 볼록부가 선명하게 관찰될 때까지 확대한다. 이어서, 관찰되는 볼록부로부터 임의로 10개의 볼록부를 골라내어, 각각의 볼록부의 높이(h)를 구한다. 여기서, 볼록부의 높이(h)는, 주사형 전자 현미경 관찰에 경사(Tilt)를 반영시킨 관찰 또는 원자간력 현미경 관찰로 판단할 수 있다. 영역 A로부터 측정된 10개의 볼록부의 상가 평균 높이를 ha로 한다. 영역 B, 영역 C, 영역 D 및 영역 E에 관해서도, 영역 A와 같은 식의 조작을 하여, hb, hc, hd 및 he를 구한다. 요철 구조(20)의 평균 높이(Have)는 (ha+hb+hc+hd+he)/5로서 주어진다. 한편, 상기 설명은 요철 구조(20)가 독립된 복수의 볼록부로 구성되는 경우의 설명이지만, 요철 구조(20)가 독립된 복수의 오목부로 구성되는 경우는, 상기 설명한 볼록부를 오목부로 바꿔 읽음으로써, 요철 구조(20)의 높이(h)가 정의된다. 또한, LED용 에피택셜 웨이퍼의 경우는, 이하에 설명하는 반도체층의 두께에 따른 용어를 먼저 산출하고, 그 후, 반도체층을 제거하고, 요철 구조(20)의 평균 높이(Have)를 구하는 것으로 한다. 즉, 이하에 설명하는 반도체층의 두께에 따른 정보와, 상기 설명한 요철 구조(20)의 평균 높이(Have)는, 동일 샘플의 대략 같은 부위에서 측정되는 것으로 한다. 또한, 이미 설명한 요철 구조(20)의 평균 간격(Pave) 및 요철 구조(20)의 볼록부의 바닥부의 평균 폭(평균 직경)(φave)은, 요철 구조의 평균 높이(Have)를 구하는 데 사용한 샘플과 동일 샘플이며, 동일한 측정 부위에서 구해진다.
<거리 Hbun>
LED용 패턴 웨이퍼(1)(10)의 발광 반도체층(40) 측의 표면과, 제1 반도체층(30)의 발광 반도체층(40) 측의 표면과의 거리를 거리 Hbun라고 정의한다. 여기서, LED용 패턴 웨이퍼(1)(10)의 발광 반도체층(40) 측의 표면이란, 요철 구조(20)의 평균 오목부 바닥부 위치로서 정의한다. 또한, 제1 반도체층(30)의 발광 반도체층(40) 측의 표면은 평균면으로서 정의한다. 평균은 상가 평균이며, 평균 점수는 10점으로 한다. 즉, 거리(Hbun)는, 요철 구조(20)의 평균 오목부 바닥부 위치를 기준으로 했을 때의 제1 반도체층(30)의 평균 두께이다. 한편, 상기 상가 평균은, LED용 에피택셜 웨이퍼의 단면을 관찰하여 산출한다. 관찰 방법으로서는, 투과형 전자 현미경 관찰 또는 주사형 전자 현미경 관찰을 채용할 수 있다. 또한, 관찰 범위는, 이들 관찰에 있어서 5개 이상 20개 이하의 볼록부(또는 오목부)를 명료하게 관찰할 수 있는 범위로 한다.
<거리 Hbu>
LED용 패턴 웨이퍼(1)(10)의 발광 반도체층(40) 측의 표면과, 비도핑 제1 반도체층(31)의 발광 반도체층(40) 측의 표면과의 거리를 거리 Hbu라고 정의한다. 여기서, LED용 패턴 웨이퍼(1)(10)의 발광 반도체층(40) 측의 표면이란, 요철 구조(20)의 평균 오목부 바닥부 위치로서 정의한다. 또한, 비도핑 제1 반도체층(31)의 발광 반도체층(40) 측의 표면은 평균면으로서 정의한다. 평균은 상가 평균이며, 평균 점수는 10점으로 한다. 즉, 거리(Hbu)는, 요철 구조(20)의 평균 오목부 바닥부 위치를 기준으로 했을 때의 비도핑 제1 반도체층(31)의 평균 두께이다. 한편, 상기 상가 평균은, LED용 에피택셜 웨이퍼의 단면을 관찰하여 산출한다. 관찰 방법으로서는, 투과형 전자 현미경 관찰 또는 주사형 전자 현미경 관찰을 채용할 수 있다. 또한, 관찰 범위는, 이들 관찰에 있어서 5개 이상 20개 이하의 볼록부(또는 오목부)를 명료하게 관찰할 수 있는 범위로 한다.
이어서, LED용 에피택셜 웨이퍼(100)(200, 300 및 LED 칩 400, 600을 포함한다. 이하 마찬가지임)를 구성하는 각 요소에 관해서 상세히 설명한다.
<거리(Hbun)와 평균 높이(Have)와의 비율(Hbun/Have)>
거리(Hbun)와 평균 높이(Have)와의 비율(Hbun/Have)은 2≤Hbun/Have≤300을 만족한다.
비율(Hbun/Have)은, 요철 구조(20)의 평균 높이(Have)와 제1 반도체층(30)의 평균 두께(Hbun)와의 비율을 의미하고 있고, 비율(Hbun/Have)이 클수록, 제1 반도체층(30)의 평균 두께(Hbun)가 커진다. 비율(Hbun/Have)이 2 이상임으로써, 요철 구조(20)에 의한 내부 양자 효율(IQE) 개선 효과를 발현할 수 있기 때문에 바람직하다. 비율(Hbun/Have)이 2 이상임으로써, 크랙이 억제된 제1 반도체층(30)에 의한 요철 구조(A)의 평탄화 정도가 향상된다. 이에 따라, 효과적으로, 제1 반도체층(30) 상에 형성되는 발광 반도체층(40) 및 제2 반도체층(50)의 성막 정밀도를 향상시킬 수 있게 된다. 이 때문에, 전위가 적은 제1 반도체층(30)의 반도체로서의 성능을, 발광 반도체층(40) 및 제2 반도체층(50)에, 크랙을 억제한 상태로 반영시킬 수 있게 되어, 크랙이 억제되고 또 내부 양자 효율(IQE)이 높은 LED용 에피택셜 웨이퍼를 얻을 수 있다. 또한, 비율(Hbun/Have)이 3.5 이상임으로써, 제1 반도체층(30)의 표면의 평탄성이 양호하게 되고, 이에 따라, 발광 반도체층(40)의 막 두께 균등성이 향상됨으로써, 발광 파장의 면내 균등성이 향상된다. 이들 효과를 보다 발휘한다는 관점에서, 5.5 이상인 것이 보다 바람직하고, 8.0 이상인 것이 가장 바람직하다. 특히, 비율(Hbun/Have)이 10 이상이라면, 요철 구조(20)의 볼록부 정상부의 제1 반도체층(30)의 표면에의 영향을 보다 작게 할 수 있으므로, 제1 반도체층(30)의 발광 반도체층(40) 측 표면의 평탄성을 보다 양호하게 할 수 있다. 즉, 내부 양자 효율(IQE) 향상 효과가 커진다. 같은 관점에서, 비율(Hbun/Have)은, 12 이상인 것이 바람직하고, 14 이상인 것이 보다 바람직하고, 16 이상인 것이 가장 바람직하다. 또한, 제1 반도체층(30)의, 요철 구조(20)의 평균 볼록부 정상부 위치와 발광 반도체층(40)과의 사이에 있어서, 전위의 충돌 확률을 증가시키고, 내부 양자 효율(IQE)을 보다 높인다는 관점에서 비율(Hbun/Have)은 20 이상이 보다 바람직하고, 25 이상이 가장 바람직하다. 한편, 비율(Hbun/Have)이 300 이하임으로써, LED용 에피택셜 웨이퍼(100)의 휘어짐을 억제할 수 있으므로, 칩화 효율을 향상시킬 수 있다.
반도체층을 성막한 후의 휘어짐에 관한 지표는 일반적으로 BOW로서 알려져 있다. BOW는, LED용 패턴 웨이퍼(1)(10)의 두께에 반비례하는 동시에, LED용 패턴 웨이퍼(1)(10)의 크기(직경) 및 반도체층의 두께의 제곱에 비례한다. BOW가 클수록, LED 칩의 제조는 곤란하게 되어, LED 칩을 제조할 때의 포토리소그래피 공정을 생각하면, BOW는 1.5 이하인 것이 바람직하다고 한다. 여기서, BOW를 작게 하는 것을 생각하면, LED용 패턴 웨이퍼(1)(10)의 두께를 크게 하고, 반도체층의 두께를 얇게 하면서 또 LED용 패턴 웨이퍼(1)(10)의 크기를 작게 하면 좋다. 그러나, LED용 패턴 웨이퍼(1)(10)의 두께를 두껍게 하는 경우, LED 칩의 제조 비용이 크게 늘어나는 동시에, 반도체층을 성막할 때의 LED용 패턴 웨이퍼(1)(10)의 열 거동이 변화하므로, 반도체층의 성막성이 저하되어, 내부 양자 효율(IQE)이 저하하는 경우가 있다. 또한, LED용 패턴 웨이퍼(1)(10)의 크기를 작게 하는 것은, LED 칩의 수율을 크게 저하시키는 요인이 된다. 즉, 반도체층의 두께를 얇게 하여 BOW를 억제할 수 있으면, 그 효과는 크다는 것을 알 수 있다. 여기서, 요철 구조(A)를 사용함으로써, 반도체층의 성막성이 향상되는 것을 이미 설명했다. 즉, 요철 구조(A)를 구비하는 LED용 패턴 웨이퍼(1)(10)를 사용함으로써, 반도체층의 두께를 얇게 한 경우라도, 전위를 효과적으로 저감하면서 또 크랙을 억제할 수 있기 때문에, 휘어짐을 저감할 수 있다. 이러한 관점에서, 비율(Hbun/Have)은 200 이하인 것이 바람직하고, 150 이하인 것이 보다 바람직하다. 또한, 반도체층의 성막 시간을 짧게 하여, 반도체층의 사용량을 저하시키고, 환경 적합성을 도모한다는 관점에서, 비율(Hbun/Have)은 100 이하인 것이 보다 바람직하고, 50 이하인 것이 가장 바람직하다. 이상으로부터, 비율(Hbun/Have)이 소정의 범위를 만족함으로써 크랙이 억제된 내부 양자 효율(IQE)이 높은 반도체층을 성막할 수 있는 동시에, 반도체층을 성막한 LED용 패턴 웨이퍼(1)(10)의 휘어짐을 억제할 수 있기 때문에, 고효율의 LED 칩을 생산 효율 높게 제조할 수 있다.
<거리(Hbu)와 평균 높이(Have)의 비율(Hbu/Have)>
거리(Hbu)와 평균 높이(Have)의 비율(Hbu/Have)은 1.5≤Hbu/Have≤200을 만족한다.
비율(Hbu/Have)은, 요철 구조(20)의 평균 높이(Have)와, 비도핑 제1 반도체층(31)의 평균 두께(Hbu)와의 비율을 의미하고 있고, 비율(Hbu/Have)이 클수록, 비도핑 제1 반도체층(31)의 평균 두께(Hbu)가 커진다. 비율(Hbu/Have)이 1.5 이상임으로써, 비도핑 제1 반도체층(31)에 의한 요철 구조(A)의 평탄화 정도가 크랙을 억제한 상태에서 향상된다. 이에 따라, 효과적으로, 비도핑 제1 반도체층(31) 상에 형성되는 도핑 제1 반도체층(32), 발광 반도체층(40) 및 제2 반도체층(50)의 성막 정밀도를 향상시킬 수 있게 된다. 이 때문에, 전위가 적은 비도핑 제1 반도체층(31)의 결정성을, 도핑 제1 반도체층(32), 발광 반도체층(40) 및 제2 반도체층(50)에, 크랙을 억제한 상태로 반영시킬 수 있게 되어, 크랙이 억제되면서 또 내부 양자 효율(IQE)이 높은 LED용 에피택셜 웨이퍼를 생산 시간을 단축하면서 얻을 수 있다. 또한, 비율(Hbu/Have)이 2.5 이상임으로써, 비도핑 제1 반도체층(31)에 의한 요철 구조(20)의 평탄화가 보다 양호하게 되고, 이에 따라 발광 반도체층(40)의 막 두께 균등성이 개선되어, 발광 파장의 면내 균등성이 양호하게 된다. 이들 효과를 보다 발휘한다는 관점에서, 3.5 이상인 것이 가장 바람직하다. 특히, 비율(Hbu/Have)이 4 이상이라면, 요철 구조(20)의 볼록부 정상부의 비도핑 제1 반도체층(31)의 표면에의 영향을 보다 작게 할 수 있으므로, 도핑 제1 반도체층(32)의 발광 반도체층(40) 측 표면의 평탄성을 보다 양호하게 할 수 있다. 즉, 내부 양자 효율(IQE) 향상 및 크랙 억제 효과가 커진다. 같은 관점에서, 비율(Hbu/Have)은, 5 이상인 것이 바람직하고, 8 이상인 것이 보다 바람직하고, 10 이상인 것이 가장 바람직하다. 또한, 비도핑 제1 반도체층(31)의 내부에 있어서, 전위의 충돌 확률을 증가시켜, 내부 양자 효율(IQE)을 보다 높인다는 관점에서 비율(Hbu/Have)은 12 이상이 보다 바람직하고, 15 이상이 가장 바람직하다. 한편, 비율(Hbu/Have)이 200 이하임으로써, LED용 에피택셜 웨이퍼(100)의 휘어짐을 억제할 수 있다. 이것은, 이미 설명한 BOW의 관점에서 결정할 수 있다. 같은 관점에서, 비율(Hbu/Have)은 100 이하인 것이 바람직하고, 50 이하인 것이 보다 바람직하다. 또한, 반도체층의 사용량을 저하하는 동시에, 성막 시간을 크게 단축하여, 환경 적합성을 도모한다는 관점에서, 비율(Hbu/Have)은 30 이하인 것이 가장 바람직하다. 이상으로부터, 비율(Hbu/Have)이 소정의 범위를 만족함으로써 크랙이 억제된 내부 양자 효율(IQE)이 높은 반도체층을 성막할 수 있는 동시에, 반도체층을 성막한 LED용 패턴 웨이퍼(1)(10)의 휘어짐을 억제할 수 있기 때문에, 고효율의 LED 칩을 생산 효율 높게 제조할 수 있다.
<요철 구조(20)>
본 실시형태에 따른 LED용 에피택셜 웨이퍼(100)의 요철 구조(20), 즉 요철 구조(A)는, <<LED용 패턴 웨이퍼(1)>>에서 설명한 것과 같이, 실질적으로 n회 대칭의 규칙성을 갖는 요철 구조인 동시에, 볼록부 정상부가 곡율 반경 0 초과인 각부로 구성되면 특별히 한정되지 않는다. 그 중에서도, 도 8을 참조하여 설명한 듀티와 회전 시프트각(Θ)의 관계, 및 도 9를 참조하여 설명한 평균 간격(Pave)과 듀티의 관계를 만족함으로써, 크랙 억제 효과와 내부 양자 효율(IQE) 개선 효과가 커진다. 또한, 도 16을 참조하여 설명한 평균 간격(Pave)과 듀티의 관계를 만족함으로써, 광 추출 효율(LEE)도 동시에 향상시킬 수 있다. 이하, 요철 구조(20)의 더욱 바람직한 양태에 관해서 설명한다.
요철 구조(20)는, 복수의 독립된 볼록부와 연속된 오목부로 구성되는 도트형 구조, 복수의 독립된 오목부와 연속된 볼록부로 구성되는 홀형 구조, 혹은 독립된 볼록부와 독립된 오목부를 함께 포함하는 하이브리드 구조를 들 수 있다. 그 중에서도 도트형 구조가 가장 바람직하다. 이것은, 도트형 구조임으로써, 이미 설명한 것과 같이 반도체층의 핵의 부착, 그리고 성장이 양호하게 되어, 크랙 억제 효과와 내부 양자 효율(IQE) 개선 효과가 커지기 때문이다. 도트형 구조, 홀형 구조, 혹은 하이브리드 구조에 있어서, 하나의 볼록부의 바닥부의 윤곽 형상 또는 오목부의 개구 형상은, 원형, 타원형, 울짱형, 만(卍)형, n각형(n≥3), 각부의 곡율 반경이 0 초과인 각부를 갖는 n각형(n≥3) 등을 채용할 수 있다. 그 중에서도, 원형, 타원형, 울짱형, 각부의 곡율 반경이 0 초과인 각부를 갖는 3각형이면, 성장하는 반도체층에 대하여 요철 구조(20)로부터 가해지는 응력을 저감할 수 있으므로, 크랙 억제 효과가 커진다. 특히, 원형이 가장 바람직하다. 한편, 원형은 실질적인 원형이며, 다소의 왜곡은 고려된다.
요철 구조(20)의 평균 간격(Pave)은, 이미 설명한 것과 같이 50 nm≤Pave≤1500 nm를 만족함으로써, 크랙이 억제되면서 또 내부 양자 효율(IQE)이 높은 반도체층을 성막할 수 있다. 또한, LED용 에피택셜 웨이퍼로서 본 경우, 평균 간격(Pave)이 1500 nm 이하임으로써, 상기 설명한 비율(Hbun/Have) 혹은 비율(Hbu/Have)의 효과를 적합하게 발현시킬 수 있다. 이것은, 요철 구조(20)로부터 본 반도체층이 커지기 때문에, 이미 설명한 원리에 기초한 비율(Hbun/Have) 혹은 비율(Hbu/Have)의 효과가, 요철 구조(20)에 의해 흐트러지는 일이 없기 때문이다. 따라서, 내부 양자 효율(IQE) 및 크랙을 동시에 개선할 수 있다. 같은 원리에서, 1200 nm 이하인 것이 바람직하고, 1000 nm 이하인 것이 보다 바람직하고, 950 nm 이하인 것이 가장 바람직하다. 한편, 하한치에 관해서는 이미 설명한 것과 같다.
<볼록부의 형상>
요철 구조(20)를 구성하는 볼록부의 형상은, 이미 설명한 바와 같이 반도체층의 핵의 부착, 성장, 그리고 성장하는 반도체층의 합체라는 관점에서, 볼록부 바닥부의 직경이 볼록부 정상부의 직경보다도 큰 구조인 것이 바람직하고, 볼록부 정상부와 오목부 바닥부를 잇는 볼록부 측면부는 2 단계 이상의 경사 각도를 갖는 것이 보다 바람직하고, 경사가 변하는 점의 곡율 반경은 0 초과이고, 곡면을 형성하고 있는 것이 가장 바람직하다. 특히, LED용 에피택셜 웨이퍼로서 생각한 경우, 볼록부의 형상을 나타내는 파라미터인 종횡비, 즉 비율(Have/φave)은 0.1 이상 5.0 이하인 것이 바람직하다. 우선, 0.1 이상임으로써 발광 반도체층으로부터 발생한 광자에서 본 볼록부의 체적이 커지므로, 광 추출 효율(LEE)을 향상시킬 수 있다. 특히, 종횡비가 0.3 이상이라면, 발광광에 대한 광 회절의 모드수를 증가시켜 산란성을 강하게 할 수 있기 때문에 바람직하다. 같은 관점에서, 종횡비는 0.5 이상인 것이 보다 바람직하고, 0.6 이상인 것이 가장 바람직하다. 한편, 종횡비가 5.0 이하임으로써, 볼록부 측면의 경사 각도를 완만하게 할 수 있다. 이에 따라, LED 칩을 얻을 때에 발생하는 파티클을 억제할 수 있다고 생각된다. 동일한 효과와 반도체층의 성막성, 특히 크랙을 억제한다는 관점에서, 종횡비는 3.0 이하인 것이 바람직하고, 2.0 이하인 것이 보다 바람직하고, 1.1 이하인 것이 가장 바람직하다.
<오목부의 바닥부>
이미 설명한 것과 같이, 반도체층의 핵의 부착, 성장, 그리고 성장하는 반도체층의 합체라는 관점에서, 오목부 바닥부에는 평탄면이 있는 것이 바람직하다. 특히, LED용 에피택셜 웨이퍼로서 본 경우, 요철 구조(20)의 오목부 바닥부가 갖는 평탄면(이하, 「평탄면 B」라고 부름)과, 제1 반도체층(30)의 안정 성장면에 대하여 거의 평행한 면(이하, 「평행 안정 성장면」이라고 부름)이 평행한 것이 바람직하다. 이 경우, 요철 구조(20)의 오목부 근방에서의 제1 반도체층(30)의 성장성이 양호하게 되는 동시에, 성장하는 반도체층끼리의 합체에 기초한 전위 저감이 커져, 제1 반도체층(30) 내의 전위를 효과적으로 요철 구조(20)를 따라서 분산화할 수 있기 때문에, 내부 양자 효율(IQE)이 향상된다. 안정 성장면이란, 성장시키는 재료에 있어서 성장 속도가 가장 느린 면을 가리킨다. 일반적으로는, 안정 성장면은 성장 도중에 패싯면으로서 나타난다는 것이 알려져 있다. 예컨대, 질화갈륨계 화합물 반도체의 경우, M면으로 대표되는 A축에 평행한 평면이 안정 성장면으로 된다. GaN계 반도체층의 안정 성장면은, 육방정 결정의 M면 (1-100), (01-10), (-1010)이며, A축에 평행한 평면의 하나이다. 한편, 성장 조건에 따라서는, GaN계 반도체의 M면 이외의 평면인 A축을 포함하는 다른 평면이 안정 성장면으로 되는 경우도 있다.
<버퍼층>
버퍼층(33)의 재질로서는, AlGaN 구조, AlN 구조, AlInN 구조, InGaN/GaN 초격자 구조, InGaN/GaN 적층 구조, 혹은 AlInGaN/InGaN/GaN 적층 구조 등을 채용할 수 있다. 또한, 버퍼층의 성막에 관해서는, 성막 온도를 350℃~600℃의 범위로 할 수 있다. 이에 따라, 좁은 오목부 바닥부로부터의 성막에 관해서도, 균등성을 향상시킬 수 있다. 이들 버퍼층(33)을 사용함으로써, LED용 웨이퍼와 제1 반도체층(30)과의 격자 정수의 차를 효과적으로 줄일 수 있게 되어, 제1 반도체층(30)의 성막성 및 결정성을 개선할 수 있다. 또한, 버퍼층(33)의 막 두께는, 요철 구조(20)의 평균 높이(Have)에 대하여 1/5 이하인 것이 바람직하다. 이것은, RAMP 과정에서의 버퍼층(33)의 재확산과 재결정 거동에 관해서, 볼록부의 측면부으로의 핵의 부착을 억제하기 위해서이다. 이러한 관점에서, 버퍼층(33)의 막 두께는, 요철 구조(20)의 평균 높이(Have)에 대하여, 1/10 이하가 보다 바람직하고, 1/20 이하가 가장 바람직하다. 또한, 버퍼층(33)은, MOCVD(Metal Organic Chemical Vapor Deposition)법 혹은 스퍼터링법에 의해 성막되는 것이 바람직하다. 특히, 버퍼층(33)의 균등성이 향상된다는 점에서, 스퍼터링법을 채용하는 것이 보다 바람직하다.
<제1 반도체층>
제1 반도체층(30)의 재질은, 이하에 설명하는 비도핑 제1 반도체층(31) 및 도핑 제1 반도체층(32)에서 선택할 수 있다. 제1 반도체층(30)의 막 두께(Hbun)는, 요철 구조(20)를, 크랙을 억제하여 평탄화하는 동시에, 제1 반도체층(30) 내부의 전위를 저감하고, 발광 반도체층(40) 및 제2 반도체층(50)에, 반도체로서의 성능을 반영시킴으로써 내부 양자 효율(IQE)을 향상시킨다는 관점에서, 800 nm 이상이면 바람직하다. 특히, 요철 구조(20)에 의한 전위 저감 효과를 보다 발휘한다는 관점에서, 1500 nm 이상인 것이 바람직하고, 2000 nm 이상인 것이 보다 바람직하다. 또한, 발광 반도체층(40) 및 제2 반도체층(50)에, 반도체로서의 성능을 반영시켜 내부 양자 효율(IQE)을 효과적으로 크게 한다는 관점에서, 2500 nm 이상인 것이 바람직하고, 3000 nm 이상인 것이 보다 바람직하고, 4000 nm 이상인 것이 가장 바람직하다. 한편, 상한치는 휘어짐 및 환경 적합성의 관점에서 100000 nm 이하이면 바람직하고, 7500 nm 이하인 것이 보다 바람직하고, 6500 nm 이하인 것이 가장 바람직하다.
도핑 제1 반도체층(32)은, LED의 용도에 알맞은 n형 반도체층으로서 사용할 수 있는 것이라면, 특별히 제한은 없다. 예컨대, 실리콘, 게르마늄 등의 원소 반도체, 또는 III-V족, II-VI족, VI-VI족 등의 화합물 반도체에, 적절하게 여러 가지 원소를 도핑한 것을 적용할 수 있다. 특히, n형 GaN층인 것이 바람직하다. n형 GaN층으로서는, 예컨대, NH3을 3×10-2~4.2×10-2 mol/min, 트리메틸갈륨(TMGa) 0.8×10-4~1.8×10-4 mol/min 및 Si로 대표되는 n형 도펀트를 포함하는 실란 가스를 5.8×10-9~6.9×10-9 mol/min 공급하여 형성할 수 있다. 도핑 제1 반도체층(32)의 막 두께는, 발광 반도체층(40)에의 전자 주입성의 관점에서, 800 nm 이상이면 바람직하고, 1500 nm 이상인 것이 보다 바람직하고, 2000 nm 이상인 것이 가장 바람직하다. 한편, 상한치는, 휘어짐을 저감한다는 관점에서, 5000 nm 이하인 것이 바람직하다. 도핑 제1 반도체층(32)의 사용량을 저감하는 동시에, LED용 에피택셜 웨이퍼(200, 300)의 제조 시간을 단축한다는 관점에서, 4300 nm 이하인 것이 바람직하고, 4000 nm 이하인 것이 보다 바람직하고, 3500 nm 이하인 것이 가장 바람직하다.
비도핑 제1 반도체층(31)은, 도핑 제1 반도체층(32)의 n형 반도체층으로서의 성능에 지장을 초래하지 않는 범위에서 적절하게 선택할 수 있다. 예컨대, 실리콘, 게르마늄 등의 원소 반도체, 또는 III-V족, II-VI족, VI-VI족 등의 화합물 반도체를 적용할 수 있다. 특히, 비도핑 질화물층인 것이 바람직하다. 비도핑 질화물층으로서는, 예컨대, 900℃~1500℃의 성장 온도에서, 버퍼층 혹은 LED용 웨이퍼 위에, NH3와 TMGa를 공급함으로써 성막할 수 있다. 비도핑 제1 반도체층(31)의 막 두께(Hbu)는, 요철 구조(20)를 평탄화한다는 관점에서, 1000 nm 이상인 것이 바람직하다. 특히, 비도핑 제1 반도체층(31)의 내부에서 전위를 효과적으로 저감한다는 관점에서 1500 nm 이상인 것이 바람직하고, 2000 nm 이상인 것이 보다 바람직하고, 2500 nm 이상인 것이 가장 바람직하다. 한편 상한치는, LED용 에피택셜 웨이퍼(100)의 휘어짐을 저감한다는 관점에서 6000 nm 이하인 것이 바람직하다. 특히, LED용 에피택셜 웨이퍼(200, 300)의 제조 시간을 단축한다는 관점에서, 5000 nm 이하인 것이 바람직하고, 4000 nm 이하인 것이 보다 바람직하고, 3500 nm 이하인 것이 가장 바람직하다.
한편, LED용 패턴 웨이퍼(1)(10)의 요철 구조(20) 상에 적어도 비도핑 제1 반도체층(31) 및 도핑 제1 반도체층(32)이 순차 적층되는 경우, 도핑 제1 반도체층(32) 상에 또 다른 비도핑 반도체층(2)을 형성하고, 그 위에 발광 반도체층(40)을 형성할 수도 있다. 이 경우, 다른 비도핑 반도체층(2)으로서는, 상기 비도핑 제1 반도체층(31)에서 설명한 재료를 사용할 수 있다. 다른 비도핑 반도체층(2)의 막 두께는, LED용 에피택셜 웨이퍼(200, 300)의 발광성이라는 관점에서, 10 nm 이상인 것이 바람직하고, 100 nm 이상인 것이 보다 바람직하고, 200 nm 이상인 것이 가장 바람직하다. 한편 상한치는, 발광 반도체층(40) 내에서의 정공과 전자의 재결합이라는 관점에서, 500 nm 이하인 것이 바람직하고, 400 nm 이하인 것이 보다 바람직하고, 350 nm 이하인 것이 가장 바람직하다.
<발광 반도체층>
발광 반도체층(40)으로서는, 반도체 발광 소자(예컨대, LED)로서 발광 특성을 갖는 것이라면, 특별히 한정되지 않는다. 예컨대, 발광 반도체층(40)으로서, AsP, GaP, AlGaAs, InGaN, GaN, AlGaN, ZnSe, AlHaInP, ZnO 등의 반도체층을 적용할 수 있다. 또한, 발광 반도체층에는, 적절하게 특성에 따라서 여러 가지 원소를 도핑하여도 좋다. 발광 반도체층(40)은 단일 또는 다중 양자 우물 구조의 활성층이다. 예컨대, 600℃~850℃의 성장 온도에서, 질소를 캐리어 가스로서 사용하고, NH3, TMGa 및 트리메틸인듐(TMIn)을 공급하여, INGaN/GaN으로 이루어지는 활성층을, 100Å~1250Å의 두께로 성장시킬 수 있다. 또한, 다중 양자 우물 구조의 경우, 하나의 층을 구성하는 InGaN에 관해서, In 원소 농도를 변화시킬 수도 있다. 또한, 발광 반도체층(40)과 제2 반도체층(50) 사이에 전자 블록층을 설치할 수 있다. 전자 블록층은 예컨대 p-AlGaN로 구성된다.
<제2 반도체층의 재질>
제2 반도체층(50)으로서는, LED의 용도에 알맞은 p형 반도체층으로서 사용할 수 있는 것이라면, 특별히 제한은 없다. 예컨대, 실리콘, 게르마늄 등의 원소 반도체, 및 III-V족, II-VI족, VI-VI족 등의 화합물 반도체에, 적절하게 여러 가지 원소를 도핑한 것을 적용할 수 있다. 예컨대, p형 GaN층의 경우, 성장 온도를 900℃ 이상으로 상승시키고, TMGa 및 CP2Mg을 공급하여, 수백~수천 Å의 두께로 성막할 수 있다.
<LED용 패턴 웨이퍼(1)의 재질>
LED용 패턴 웨이퍼(1)(10)의 재질은, LED용 패턴 웨이퍼(1)로서 사용할 수 있는 것이라면 특별히 제한은 없다. 사파이어, 실리콘카바이드(SiC), 질화실리콘(Si3N4), 질화갈륨(GaN), 구리텅스텐(W-Cu), 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리듐갈륨, 산화리듐알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬티탄, 산화티탄, 하프늄, 텅스텐, 몰리브덴, GaP 또는 GaAs 등의 기판을 이용할 수 있다. 그 중에서도 제1 반도체층(30)과의 격자 매칭의 관점에서, 사파이어, GaN, GaP, GaAs, 실리콘카바이드, 실리콘, 스피넬(예컨대, MgAl2O4로 대표되는 절연성 기판) 등을 적용하는 것이 바람직하다. 또한, 단일체로 이용하여도 좋고, 이들을 이용한 LED용 웨이퍼 상에 별도의 웨이퍼를 설치한 헤테로 구조의 웨이퍼로 하여도 좋다. 예컨대, LED용 웨이퍼에, C면(0001)을 주면으로 하는 사파이어 웨이퍼를 이용할 수 있다. 이 경우, GaN계 반도체층의 안정 성장면인 M면은, 사파이어 웨이퍼 A면 (11-20), (1-210), (-2110)에 평행한 면이다.
LED용 패턴 웨이퍼(1)(10)의 크기는 특별히 한정되는 것은 아니지만, 예컨대, 2 인치φ, 4 인치φ, 6 인치φ 및 8 인치φ를 들 수 있다. 이들은, 원반형이라도, 오리엔테이션 플랫이 붙은 형상이라도 좋다. 여기서, 요철 구조(A)의 효과를, 반도체층의 성막 현상으로부터 보아 평균화하여, 양질의 LED용 에피택셜 웨이퍼를 제조한다는 관점에서, 그리고 상기 설명한 효과 중, LED용 에피택셜 웨이퍼의 휘어짐 저감 효과를 양호하게 발휘한다는 관점에서, 4 인치φ 혹은 6 인치φ인 것이 바람직하다.
또한, LED용 패턴 웨이퍼(1)(10)는, 적어도 제1 반도체층(30)을 적층한 후의 공정에서 제거하여도 좋다. LED용 패턴 웨이퍼(1)(10)를 제거함으로써, 도파 모드의 어지럽히기 효과가 커지기 때문에, 광 추출 효율(LEE)이 크게 향상된다. 이 경우, LED의 발광광의 출광면은, 발광 반도체층(40)으로부터 볼 때 제1 반도체층(30) 측이면 바람직하다.
<투명 도전층>
투명 도전층(60)은 제2 반도체층(50) 상에 형성된다. 투명 도전층(60)으로서는, 예컨대, 투과성 산화막이며, ITO(In2O3-SnO2), ZnO, RuOx, TiOx, IrOx, SnOx, AZnO(ZnO-Al2O3), IZnO(In2O3-ZnO), GZO(ZnO-Ga2O3) 혹은 InxOy 중 적어도 하나 이상으로 형성된다. 또한, 투명 도전층(60)은, 진공증착법, 스퍼터링법 혹은 CVD(Chemical Vapor Deposition)법에 의해 형성할 수 있다.
<애노드 전극>
애노드 전극(70)은 투명 도전층(60) 상에 설치된다. 애노드 전극(70)으로서는, 상술한 투명 도전층(60)에 기재한 투과성 산화막 또는 투명 금속을 사용할 수 있다. 투과성 산화막을 채용한 경우, 애노드 전극(70)과 투명 도전층(60)과의 계면을 소실시킬 수도 있다. 또한, 투명 금속으로서는, Ni, Co, Fe, Ti, Cu, Rh, Au, Ru, W, Zr, Mo, Ta, Pt 및 이들의 산화물 혹은 질화물로 이루어지는 군에서 선택되는 적어도 1종을 포함하는 합금 또는 다층막을 들 수 있다. 특히, Ni 위에 Au가 적층된 다층막이 접착력의 점에서 바람직하다. 또한, 예컨대, Ni 위에 Au가, 상기 Au 위에 RhO가 적층된 다층막을 채용할 수도 있다.
<캐소드 전극>
캐소드 전극(80)은, 제2 반도체층(50) 측으로부터 제1 반도체층(30)을 에칭하여, 노출된 제1 반도체층(30) 표면에 형성된다. 예컨대, 금, 은, 티탄 혹은 크롬 등의 금속이나 금속 산화물을 사용할 수 있다. 특히, 금속 다층막이 바람직하다.
<반사막>
LED용 패턴 웨이퍼(1)(10)의 요철 구조(20)와 반대의 면 위에, 반사막을 형성할 수 있다. 반사막을 형성함으로써, 요철 구조(20)에 의한 광 추출 효율(LEE)을 보다 크게 할 수 있게 된다. 반사막의 반사율은, 발광 반도체층(40)의 발광 파장으로 80% 이상이 바람직하고, 90% 이상이 보다 바람직하고, 91% 이상이 가장 바람직하다. 예컨대, 유전체 다층막을 사용할 수 있다. 유전체 다층막이란, 굴절율이 다른 2 이상의 유전체를 교대로 적층한 다층막이다. 예컨대, ZrO2, AlN, Nb2O3 혹은 Ta2O3과 SiO2를 페어(pair)수 3~8로 적층할 수 있다.
<요철 구조(20)의 제작 방법>
이상, 본 실시형태에 따른 LED용 에피택셜 웨이퍼(100) 및 LED용 패턴 웨이퍼(1)(10)에 관해서 설명했다. 이어서, 요철 구조(20)의 제작 방법에 관해서 설명한다.
전사법, 포토리소그래피법, 열리소그래피법, 전자선묘화법, 간섭노광법, 나노 입자를 마스크로 한 리소그래피법, 자기 조직화 구조를 마스크로 한 리소그래피법 등에 의해 제조할 수 있다. 특히, LED용 패턴 웨이퍼(1)(10)의 요철 구조(20)의 가공 정밀도나 가공 속도의 관점에서, 전사법을 채용하면 바람직하다.
본 명세서에서의 전사법이란, 표면에 미세 패턴을 구비한 몰드의, 미세 패턴을 LED용 웨이퍼(요철 구조(20)를 제작하기 전의 LED용 패턴 웨이퍼(1)(10))에 전사하는 공정을 포함하는 방법으로서 정의한다. 즉, 몰드의 미세 패턴과 LED용 웨이퍼를 전사재를 통하여 접합하는 공정과, 몰드를 박리하는 공정을 적어도 포함하는 방법이다. 이 방법을 채용함으로써, 용이하게 상기 설명한 회전 시프트각(Θ)을 만족할 수 있다. 보다 구체적으로, 전사법은 두 가지로 분류할 수 있다. 첫째로, LED용 웨이퍼에 전사 부여된 전사재를 영구제로서 사용하는 경우이다. 이 경우, LED용 웨이퍼와 요철 구조(20)를 구성하는 재료는 다르게 된다. 또한, 요철 구조(20)는 영구제로서 남아, LED용 에피택셜 웨이퍼(100)로서 사용되는 것을 특징으로 한다. 이 경우, 제1 반도체층(30)의 성장성을 담보하기 위해서, 부분적으로 LED용 웨이퍼의 표면이 노출되는 방법을 채용하면 바람직하다. 즉, LED용 웨이퍼의 표면에 대하여 전사재가 부분적으로 배치되고, 부분적으로 배치된 전사재가 제1 반도체층(30)의 성장을 저해하는 마스크로서 기능하는 상태이다. LED는, 수만 시간으로 장기간에 걸쳐 사용하므로, 전사재를 영구제로서 사용하는 경우, 전사재를 구성하는 재료는 금속 원소를 포함하면 바람직하다. 특히, 가수분해·중축합 반응을 일으키는 금속 알콕시드나, 금속 알콕시드의 축합체를 원료에 포함함으로써, 영구제로서의 성능이 향상되기 때문에 바람직하다. 보다 바람직하게는, 증착이나 스퍼터와 같은 진공 프로세스에 의해 성막된 SiO2로 대표되는 마스크 재료를 전사 부여하는 방법이다. 나아가서는, LED용 웨이퍼 상에 부분적으로 전사법에 의해 마스크를 형성하고, 이어서 증착이나 스퍼터에 의해 SiO2로 대표되는 무기물을 성막한다. 그 후, 전사법에 의해 제작한 마스크를 제거함으로서, 무기물을 LED용 웨이퍼 상에 패터닝할 수도 있다. 혹은, LED용 웨이퍼의 주면에 대하여 무기물의 층을 미리 성막하고, 이 무기물의 층을 전사법으로 가공함에 의해서도 얻을 수 있다. 상술한 것과 같은 LED용 웨이퍼와 요철 구조(20)의 재질이 다른 경우, 요철 구조(20)로서는, 금속 알루미늄, 비정질 산화알루미늄, 다결정 산화알루미늄, 다결정 사파이어, 규소 산화물(SiO2), 규소 질화물(Si3N4), 은(Ag), 크롬(Cr), 니켈(Ni), 금(Au) 혹은 백금(Pt) 중, 어느 하나 또는 2 이상의 혼합물을 채용하는 것이 가장 바람직하다. 이에 따라, 상기 설명한, 회전 시프트각(Θ)의 효과를 남김없이 발휘할 수 있다.
둘째로, 나노 임프린트 리소그래피법을 들 수 있다. 나노 임프린트 리소그래피법은, 몰드의 미세 패턴을 LED용 웨이퍼 상에 전사하는 공정과, 에칭에 의해 LED용 웨이퍼를 가공하기 위한 마스크를 형성하는 공정과, LED용 웨이퍼를 에칭하는 공정을 포함하는 방법이다. 예컨대, 전사재를 1 종류 이용하는 경우, 우선 LED용 웨이퍼와 몰드를, 전사재를 통하여 접합한다. 이어서, 열이나 빛(UV)에 의해 전사재를 경화시키고, 몰드를 박리한다. 전사재로 구성되는 요철 구조에 대하여 산소 애싱으로 대표되는 에칭을 행하여, LED용 웨이퍼를 부분적으로 노출시킨다. 그 후, 전사재를 마스크로 하여, 에칭에 의해 LED용 웨이퍼를 가공한다. 이 때의 가공 방법으로서는, 건식 에칭 및 습식 에칭을 채용할 수 있다. LED용 패턴 웨이퍼(1)(10)의 요철 구조(20)의 높이(h)를 높게 하고 싶은 경우는 건식 에칭이 유용하다. 또한, 예컨대 전사재를 2 종류 이용하는 경우, 우선 LED용 웨이퍼 상에 제1 전사재층을 성막한다. 이어서, 제1 전사재층과 몰드를, 제2 전사재를 통해 접합한다. 그 후, 열이나 빛(UV)에 의해 전사재를 경화시키고, 몰드를 박리한다. 제2 전사재로 구성되는 요철 구조에 대하여 산소 애싱으로 대표되는 에칭을 행하여, 제1 전사재를 부분적으로 노출시킨다. 이어서, 제2 전사재층을 마스크로 하여, 제1 전사재층을 건식 에칭에 의해 에칭한다. 그 후, 전사재를 마스크로 하여, 에칭에 의해 LED용 웨이퍼를 가공한다. 이 때의 가공 방법으로서는, 건식 에칭 및 습식 에칭을 채용할 수 있다. 요철 구조(20)의 높이(h)를 높게 하고 싶은 경우는 건식 에칭이 유용하다.
또한, 나노 임프린트 리소그래피법으로서, 이하에 설명하는 잔막 처리가 불필요한 나노 가공 시트법을 채용할 수도 있다. 몰드의 요철 구조면 위에, 희석한 마스크층(2) 재료를 도공하여, 용제를 제거한다. 본 조작에 의해, 몰드의 오목부 내부에 마스크층(2)을 배치할 수 있다. 몰드의 오목부 내부에 마스크층(2)을 내포한 몰드의, 요철 구조 상에 희석한 마스크층(1) 재료를 도공하여, 용제를 제거한다. 본 조작에 의해, 몰드의 오목부 내부에 마스크층(2)이 충전되어, 요철 구조 및 마스크층(2)을 충전하고 또 평탄화하도록 마스크층(1)을 성막할 수 있다. 이에 따라, 나노 가공 시트가 제조된다. 이어서, 나노 가공 시트의 마스크층(1)을 LED용 웨이퍼에 라미네이션한다. 이어서, UV광으로 대표되는 에너지선을 조사하여, 몰드를 박리한다. 얻어진 마스크층(2)/마스크층(1)/LED용 웨이퍼에 대하여, 마스크층(2)면 측에서 건식 에칭을 실시하여, LED용 웨이퍼를 부분적으로 노출시킨다. 이어서, 마스크층 너머 에칭을 행함으로써, LED용 웨이퍼를 가공하여, LED용 패턴 웨이퍼(1)(10)를 제조할 수 있다. 특히, 나노 가공 시트법을 채용함으로써, 요철 구조의 배열 방향을, 그 시트를 접합시키는 방향에서 제어할 수 있다. 예컨대, 나노 가공 시트를 조출하고, 권취하는 장치에 셋트한다. 이어서, LED용 웨이퍼를 로드한다. 이때의, LED용 웨이퍼의 오리엔테이션 플랫의 위치를 검지하여, 제어한다. 그리고, 로드한 LED용 웨이퍼에 나노 가공 시트를 접합시킨다. 즉, 나노 가공 시트는, 기계적으로 일정 방향으로 접합되게 되는데, 접합시키는 대상인 LED용 웨이퍼의 방향이 제어됨으로써, 회전 시프트각(Θ)을 용이하게 제어할 수 있다. 이 때의, 회전 시프트각(Θ)의 분해능은 ±1°였다.
이상 설명한 것과 같이, 전사법을 채용함으로써, 몰드의 미세 패턴을 LED용 웨이퍼에 반영시킬 수 있기 때문에, 양호한 LED용 패턴 웨이퍼(1)(10)를 얻을 수 있다.
나노 임프린트 리소그래피법이나 나노 가공 시트법으로 대표되는 전사법을 적용함으로써, LED용 웨이퍼의 주면 상에, 요철 구조(20)를 가공 형성하기 위한 마스크층을 전사 형성할 수 있다. 여기서, 상기 마스크층을 사용하여, 요철 구조(20)를 제조할 때의, 건식 에칭법에 관해서, 설명한다. 특히, LED용 웨이퍼 상에 형성되는 마스크층이 2층 이상의 마스크층인 경우에 유효하게 된다. 예컨대, LED용 웨이퍼의 주면 측으로부터, 유기 레지스트/무기 레지스트의 순으로 적층되고, 이 유기 레지스트 및 무기 레지스트로 구성되는 요철 구조를 표면에 갖는 마스크층을 사용하는 경우, 이하에 설명하는 건식 에칭법의 효력이 최대한으로 발현된다.
이하의 설명에서는, LED용 웨이퍼의 주면 상에, LED용 웨이퍼를 건식 에칭 가공하여 요철 구조(20)를 형성하기 위해서 사용하는 마스크층이 배치된 적층체를, 에칭 피가공재라고 부른다. 이 에칭 피가공재는, LED용 웨이퍼 상에, 패턴 폭이 5 ㎛ 이하이고 종횡비 0.1~5.0인 패턴을 갖는 마스크층을 갖춘 에칭 피가공재이며, 에칭 가공시에 사용하는 배치 부재 상에 에칭 피가공재가 배치되었을 때의 전체의 열 저항치가 6.79×10-3(㎡·K/W) 이하인 것이 바람직하다. 열 저항치는, 부재의 두께를, 부재를 구성하는 재료의 열 전도율(λ)로 나눈 값이다.
이러한 구성에 의해, 에칭 가공시에 발생하는 열에 의한 마스크층에 대한 에칭 손상이 저감되어, 에칭에 의해 원하는 요철 구조(20)를 갖는 LED용 패턴 웨이퍼(1)를 제조할 수 있다. 또한, 이 에칭 피가공재의 구성 요소인 배치 부재를 반송 부재로서 사용함으로써, 건식 에칭 공정에 있어서 스루풋을 향상시킬 수 있다.
에칭 피가공재는, 배치 부재의 배치 영역 상에 배치한다. 또한, 배치 부재의 배치 영역 상에 직접 에칭 피가공재를 배치하여도, 전열 시트와 같은 다른 부재를 통해 에칭 피가공재를 배치하여도 좋다. 어떻든 간에, 전체의 열 저항치가 6.79×10-3(㎡·K/W) 이하인 것이 중요하다. 여기서, 전체의 열 저항치란, 배치 부재의 배치 영역 상에 에칭 피가공재를 전열 시트를 통해 배치한 경우를 예로 들면, 배치 영역에 있어서의 배치 부재의 열 저항치, 에칭 피가공재의 열 저항치, 및 배치 영역에 있어서의 전열 시트의 열 저항치의 합이다. 한편, 전열 시트는 다른 부재로 바꿔 읽을 수 있다. 또한, 전열 시트로 대표되는 다른 부재를 사용하지 않는 경우는, 전열 시트의 열 저항치를 0으로 하면 된다.
열 저항치는, 부재의 두께를, 부재를 구성하는 재료의 열 전도율(λ)로 나눈 값이다. 즉, 열 저항치 R(㎡·K/W)는, 부재의 두께 d(m)/부재의 열 전도율 λ(W/m·K)로 계산되는 값이다. 전체의 열 저항치가 R≤6.79×10-3(㎡·K/W)가 되도록 에칭 피가공재를 구성하는 부재나 층의 재료나 두께, 배치 부재를 구성하는 재료나 두께를 조정한다. 바꿔 말하면, 전체의 열 저항치(R)의 범위를 만족하는 조건을 적용하여 건식 에칭을 행함으로써, 정밀도 높게 LED용 패턴 웨이퍼(1)를 제조할 수 있다. 전체의 열 저항치는, R≤3.04×10-3(㎡·K/W) 이하인 것이 보다 바람직하고, R≤1.21×10-3(㎡·K/W) 이하인 것이 더욱 바람직하다. 또, 전체의 열 저항치(R)의 하한은 0≤R인 것이 바람직하다. 한편, 열 저항치에 관해서는, 레이저 플래시법에 의해 간편하게 측정할 수 있다.
배치 부재의 두께(d)에 관해서는, 열 저항치의 관점에서는 하한은 없지만, 배치 부재의 두께(d)가 지나치게 작으면, 배치 부재의 반송시 등에 파손되어 버릴 가능성이 있기 때문에, 내구성을 갖는 범위, 예컨대 0.001 m 이상을 채용하는 것이 바람직하다. 또한, 열 저항치의 관점에서 생각되는 두께(d)에는 상한치가 있는데, 동시에 반송시의 작업성이나 비용면의 관점에서 배치 부재의 두께(d)는 0.05 m 이하가 바람직하다.
배치 부재는, 에칭 피가공재를 배치하는 부재이며, 에칭 피가공재를 고정 또는 반송하기 위한 반송 트레이로서 사용할 수 있다. 배치 부재를 이용함으로써, 건식 에칭 장치의 진공 반응조에 에칭 피가공재를 반송할 때에 에칭 피가공재의 위치 어긋남을 저감할 수 있고, 또한, 복수의 에칭 피가공재를 동시에 반송할 수 있기 때문에 스루풋이 높아진다. 배치 부재를 구성하는 재료로서는, 예컨대 실리콘(Si), 알루미늄(Al), 스테인레스 등의 금속 재료, 석영(SiO2), 탄화실리콘(SiC), 질화실리콘(SiN), 알루미나(Al2O3), 질화알루미늄(AlN), 지르코니아 산화물(ZrO2), 이트리아 산화물(Y2O3) 등의 세라믹스, 알루마이트로 피복한 실리콘이나 알루미늄, 표면에 세라믹스를 용사한 실리콘이나 알루미늄, 수지 재료로 피복한 실리콘이나 알루미늄 등의 금속 재료를 들 수 있다. 이들 재료는, 상기 전체의 열 저항치(R)의 조건을 만족하면 특별히 한정되지 않지만, 건식 에칭 가스에 대하여, 퇴적성이 높은 반응물이 발생하지 않는 재료를 선택하는 것이 바람직하다. 보다 바람직한 예를 들면, 실리콘(Si), 석영(SiO2)이나 알루미늄(Al)은 배치 부재의 입수성 및 가공성이 높다는 점, 탄화실리콘(SiC), 알루미나(Al2O3), 질화알루미늄(AlN), 지르코니아 산화물(ZrO2), 이트리아 산화물(Y2O3)이나, 이들 중 어느 1종 이상으로 피복된 무기 부재는 특히 퇴적성이 높은 반응물이 발생하기 어렵다는 점에서 바람직하다. 한편, 여기서 사용되는 무기 부재란, 구체적으로는, 예컨대, 실리콘(Si)이나 알루미늄과 같은 가공성이 높은 금속 재료이다. 이러한 무기 부재에, 탄화실리콘(SiC) 등의 퇴적성이 높은 반응물이 발생하지 않는 재료를 피복함으로써, 가공 용이성 및 건식 에칭에의 대응성을 양립할 수 있다. 또한, 이 경우, 질화알루미늄(AlN) 등은, 피복시에 100%가 질화알루미늄(AlN)으로 되는 것은 아니고, 일부가 알루미나(Al2O3) 등으로 되고, 피복층은 혼합물로 되는 경우가 있다. 따라서, 「이들 중 어느 1종 이상으로 피복된」의 기재에는, 이와 같이, 어떤 재료로 피복하고자 했을 때에, 다른 재료가 혼재되는 경우가 포함되는 것을 의미하고 있다.
배치 부재의 형상으로서는, 상기 전체의 열 저항치(R)의 조건을 만족하면 특별히 제한되지 않지만, 예컨대, 박판 원 형상이나 박판 각 형상 등을 들 수 있다. 배치 부재의 표면은 평탄할 필요는 없고, 에칭 피가공재를 수용하기 위한 오목부(구멍파기, 포켓)가 형성되어 있어도 좋다. 또한, 배치 부재는, 단일의 재료로 구성되어 있을 필요는 없고, 2 종류 이상의 재료로 구성되어 있어도 좋다. 또한, 배치 부재는, 단일 구조물로 형성될 필요는 없고, 토대 부분과 에칭 피가공재의 일부를 덮음으로써 에칭 피가공재를 고정하는 덮개와 같은 2 종류 이상의 구조물을 조합시켜 구성되어도 좋다.
상기 설명한 열 저항치(R)의 범위를 만족하는 건식 에칭 처리에 의해 에칭 손상을 저감할 수 있다. 이에 따라, 정밀도가 높은 요철 구조(A)를 갖는 LED용 패턴 웨이퍼(1)를 제조할 수 있다. 여기서, 마스크층으로서는, 이미 설명한 것과 같이 2층 이상의 마스크층이 바람직하고, 이것은, 나노 가공 시트법 혹은 2층 이상 레지스트에 대한 나노 임프린트법에 의해 용이하게 제작할 수 있다. 특히, 나노 가공 시트를 사용함으로써, 정밀도 높은 2층 이상의 마스크층을 형성할 수 있다.
예컨대, 전사법을 적용하여, LED용 웨이퍼의 주면 상에 2층 레지스트를 얻는다. 예컨대, LED용 웨이퍼에 가까운 측으로부터, 유기 레지스트/무기 레지스트의 순으로 성막되어, 적어도 무기 레지스트가 요철 구조를 형성하고 있다고 하자. 이 경우, 우선, 나노 임프린트법의 경우는, 무기 레지스트에 존재하는 잔막 및 유기 레지스트를 부분적으로 제거할 필요가 있고, 나노 가공 시트법의 경우는, 유기 레지스트만을 부분적으로 제거하면 된다. 이 공정을 잔막 제거 공정이라고 한다. 잔막 제거 공정에서는, 예컨대, O2 가스, H2 가스, Xe 가스 및 Ar 가스의 적어도 1종을 포함하는 가스에 의한, 반응성 에칭을 사용하는 것이 바람직하다. 예컨대, 에칭 압력으로서 0.1 Pa~5 Pa이면, 가공 정밀도가 향상된다. 특히, O2 가스만, 혹은 O2 가스에 Ar 가스를 50 체적% 이하 첨가한 가스를 사용함으로써, 가공 정밀도가 향상된다. 이에 따라, LED용 웨이퍼 상에, 종횡비가 높은 미세 패턴 마스크를 형성할 수 있다.
이 미세 패턴 마스크 형성 공정에서는, 반드시 배치 부재를 사용할 필요는 없고, 상기 전체의 열 저항치(R)의 범위가 되도록 각 부재의 재료와 형상을 선택할 필요도 없다.
LED용 패턴 웨이퍼(1)의 요철 구조(20)의 가공 정밀도를 향상시키는 에칭 방법은, LED용 웨이퍼 상에, 패턴 폭 5 ㎛ 이하이고 종횡비 0.1~5.0의 패턴을 갖는 마스크층을 구비하는 에칭 피가공재를 얻고, 배치 부재 상에 에칭 피가공재를 배치하여, 전체의 열 저항치(R)가 6.79×10-3(㎡·K/W) 이하인 상태에서, 마스크층을 마스크로 하여 LED용 웨이퍼를 에칭한다. 이에 따라, 미세 패턴 마스크에 대한 에칭 손상이 억제되기 때문에, 에칭 과정에 있어서의, 미세 패턴 마스크의 에칭 균등성이 유지되고, LED용 패턴 웨이퍼(1)의 요철 구조(20)의 정밀도가 향상된다.
LED용 웨이퍼를 에칭한다고 하는 관점에서, 염소계 가스나 프론계 가스를 이용한 에칭을 할 수 있다. LED용 웨이퍼를 반응성 에칭하기가 용이한 프론계 가스(CxHzFy:x=1~4, y=1~8, z=0~3 범위의 정수) 중, 적어도 1종을 포함하는 혼합 가스를 사용한다. 프론계 가스로서는 예컨대, CF4, CHF3, C2F6, C3F8, C4F6, C4F8, CH2F2, CH3F 등을 들 수 있다. 또한, LED용 웨이퍼의 에칭 레이트를 향상시키기 위해서, 프론계 가스에 Ar 가스, O2 가스 및 Xe 가스를, 가스 유량 전체의 50% 이하 혼합한 가스를 사용한다. 프론계 가스로서는 반응성 에칭하기가 어려운 LED용 웨이퍼(난(難)에칭 기재)나 퇴적성이 높은 반응물이 발생해 버리는 LED용 웨이퍼를 에칭하는 경우는, 반응성 에칭이 가능한 염소계 가스 중 적어도 1종을 포함하는 혼합 가스를 사용한다. 염소계 가스라면, 예컨대, Cl2, BCl3, CCl4, PCl3, SiCl4, HCl, CCl2F2, CCl3F 등을 들 수 있다. 또한 난에칭 기재의 에칭 레이트를 향상시키기 위해서, 염소계 가스에 O2 가스, Ar 가스 또는 O2 가스와 Ar 가스와의 혼합 가스를 첨가하여도 좋다.
에칭시의 압력은, 반응성 에칭에 기여하는 이온 입사 에너지가 커지고, LED용 웨이퍼의 에칭 레이트가 향상되기 때문에, 0.1 Pa~20 Pa인 것이 바람직하고, 0.1 Pa~10 Pa인 것이 보다 바람직하다.
또한, 프론계 가스(CxHzFy:x=1~4, y=1~8, z=0~3 범위의 정수)의 C와 F의 비율(y/x)이 다른 프론계 가스 2종을 혼합하고, LED용 웨이퍼의 에칭 측벽을 보호하는 플루오로카본막의 퇴적량을 증감시킴으로써, LED용 웨이퍼로 제작되는 미세 패턴의 테이퍼 형상의 각도를 구별지어 만들 수 있다. LED용 웨이퍼에 대한 마스크의 형상을, 건식 에칭에 의해 보다 정밀하게 제어하는 경우, F/C≥3의 프론 가스와, F/C<3의 프론 가스의 유량의 비율을, 95 sccm:5 sccm~60 sccm:40 sccm으로 하는 것이 바람직하고, 70 sccm:30 sccm~60 sccm:40 sccm이면, 보다 바람직하다. 가스의 총 유량이 변화된 경우에도, 상기한 유량의 비율은 변하지 않는다.
또한, 프론계 가스 및 Ar 가스의 혼합 가스와, O2 가스 또는 Xe 가스의 혼합 가스는, 반응성 에칭 성분과 이온 입사 성분이 적량인 경우에, LED용 웨이퍼의 에칭 레이트가 향상된다고 하는 관점에서, 가스 유량의 비율 99 sccm:1 sccm~50 sccm:50 sccm이 바람직하고, 보다 바람직하게는 95 sccm:5 sccm~60 sccm:40 sccm, 더욱 바람직하게는 90 sccm:10 sccm~70 sccm:30 sccm이다. 또한, 염소계 가스 및 Ar 가스의 혼합 가스와, O2 가스 또는 Xe 가스와의 혼합 가스는, 반응성 에칭 성분과 이온 입사 성분이 적량인 경우에, LED용 웨이퍼의 에칭 레이트가 향상된다고 하는 관점에서, 가스 유량의 비율 99 sccm:1 sccm~50 sccm:50 sccm이 바람직하고, 보다 바람직하게는 95 sccm:5 sccm~80 sccm:20 sccm, 더욱 바람직하게는 90 sccm:10 sccm~70 sccm:30 sccm이다. 가스의 총 유량이 변화된 경우에도, 상기한 유량의 비율은 변하지 않는다.
또한, 염소계 가스를 이용한 LED용 웨이퍼의 에칭에는, BCl3 가스만, 또는 BCl3 가스 및 Cl2 가스의 혼합 가스와 Ar 가스 또는 Xe 가스와의 혼합 가스를 이용하는 것이 바람직하다. 이들 혼합 가스는, 반응성 에칭 성분과 이온 입사 성분이 적량인 경우에, LED용 웨이퍼의 에칭 레이트가 향상된다고 하는 관점에서, 가스 유량의 비율 99 sccm:1 sccm~50 sccm:50 sccm이 바람직하고, 99 sccm:1 sccm~70 sccm:30 sccm이 보다 바람직하고, 99 sccm:1 sccm~90 sccm:10 sccm이 더욱 바람직하다. 가스의 총 유량이 변화된 경우에도, 상기한 유량의 비율은 변하지 않는다.
플라즈마 에칭으로서는, 용량 결합형 RIE, 유도 결합형 RIE, 유도 결합형 RIE 또는 이온 인입 전압을 이용하는 RIE를 이용할 수 있다. 예컨대, CHF3 가스만, 또는 CF4 및 C4F8를 가스 유량 비율 90 sccm:10 sccm~60 sccm:40 sccm 사이에서 혼합한 가스를 이용하고, 처리 압력을 0.1~5 Pa의 범위에서 설정하면서 또한 용량 결합형 RIE 또는 이온 인입 전압을 이용하는 RIE를 이용한다. 또한, 예컨대, 염소계 가스를 이용하는 경우는 BCl3 가스만, 또는 BCl3 가스와 Cl2 가스 혹은 Ar 가스를 가스 유량 비율 95 sccm:5 sccm~85 sccm:15 sccm 사이에서 혼합한 가스를 이용하고, 처리 압력을 0.1~10 Pa의 범위에서 설정하면서 또한 용량 결합형 RIE, 유도 결합형 RIE 또는 이온 인입 전압을 이용하는 RIE를 이용한다.
또한, 예컨대, 염소계 가스를 이용하는 경우는 BCl3 가스만, 또는 BCl3 가스와 Cl2 가스 혹은 Ar 가스를 가스 유량 비율 95 sccm:5 sccm~70 sccm:30 sccm 사이에서 혼합한 가스를 이용하고, 처리 압력을 0.1 Pa~10 Pa의 범위에서 설정하면서 또한 용량 결합형 RIE, 유도 결합형 RIE 또는 이온 인입 전압을 이용하는 RIE를 이용한다. 또한, 에칭에 이용하는 혼합 가스의 가스 총 유량이 변화된 경우에도, 상기한 유량의 비율은 변하지 않는다.
이 LED용 웨이퍼의 건식 에칭 공정에서는, 상기 전체의 열 저항치(R)의 범위가 되는 에칭 피가공재의 상태에서, LED용 웨이퍼에 대하여 에칭을 행한다. 이와 같이 하여 LED용 웨이퍼를 건식 에칭함으로써, 높은 스루풋을 확보하면서, 패턴 폭은 5 ㎛ 이하이고, 종횡비가 0.1부터 5.0의 범위인 미세 패턴 마스크를 마스크로 한 경우라도, 건식 에칭 손상을 저감하여 상정한 대로 LED용 웨이퍼에 요철 구조를 형성할 수 있다.
미세 패턴 마스크 형성 공정과 LED용 웨이퍼의 건식 에칭 공정은 동 장치로 연속 처리를 하여도 좋다. 이 경우, 미세 패턴 마스크 형성 공정에서도 배치 부재를 사용하여, 상기 전체의 열 저항치(R)의 범위를 만족하도록 각 재료나 형상을 선택하면 된다.
<<LED용 에피택셜 웨이퍼의 제조 방법>>
이어서, LED용 에피택셜 웨이퍼(100)의 제조 방법에 관해서 설명한다. 본 실시형태에 따른 LED용 에피택셜 웨이퍼(100)는, LED용 패턴 웨이퍼(1)(10)의 요철 구조(20) 상에, 상기 설명한 비율(Hbun/Have) 및/또는 비율(Hbu/Have)을 만족하도록 제1 반도체층(30), 발광 반도체층(40) 및 제2 반도체층(50)을 순차 성막함으로써 제조할 수 있다. 특히, LED용 패턴 웨이퍼(1)(10)를 준비하는 공정과, LED용 패턴 웨이퍼(1)(10)에 대하여 광학 측정을 하는 공정과, LED용 패턴 웨이퍼(1)(10)를 사용하여 LED용 에피택셜 웨이퍼(100)를 제조하는 공정을 이 순서로 포함하면 바람직하다. 이 경우, LED용 패턴 웨이퍼(1)(10)의 정밀도를 미리 평가할 수 있기 때문에, 내부 양자 효율(IQE)이나 광 추출 효율(LEE)의 향상 정도를 사전에 예측할 수 있게 된다. 광학 측정으로서는, 반사광을 검출하는 것과 투과광을 검출하는 것 쌍방을 채용할 수 있다. 특히, 범용성이 높은 장치를 전용할 수 있으므로, 투과광을 검출하는 경우는, 헤이즈(HAZE)를 측정하는 것이 바람직하다. 한편, 요철 구조(20)의 정밀도를 보다 정확하게 판단한다는 관점에서, 반사광을 검출하는 방식이 바람직하다. 이 경우, 요철 구조(A)의 배열이나 크기에 의해, 정반사 성분 또는 확산 반사 성분의 어느 것을 검지하는지를 적절하게 설정할 수 있다. 정반사 성분을 이용함으로써, 요철 구조(20)의 윤곽 형상의 정밀도를 평가할 수 있게 되고, 확산 반사 성분을 이용함으로써, 요철 구조(20)의 체적 정밀도를 평가할 수 있게 된다. 어느 것을 채용할지는, 사용하는 요철 구조(20)와 목적에 따라 적절하게 선택할 수 있다. 또한, 확산 반사 성분과 정반사 성분과의 비율이나, (확산 반사 성분-정반사 성분), (확산 반사 성분-정반사 성분)/정반사 성분, (확산 반사 성분-정반사 성분)/확산 반사 성분 등을 사용할 수도 있다. 상기 광학 측정에서는, 광원의 파장을, 요철 구조(20)의 평균 간격(Pave)보다 크게 함으로써, 요철 구조(20)의 불량을 효과적으로 평가할 수도 있다.
이상 설명한 것과 같이, LED용 패턴 웨이퍼(1)를 사용함으로써, 회전 시프트각(Θ) 및 볼록부 정상부 형상의 효과가 발현되어, 반도체층에 대한 크랙을 양호하게 억제할 수 있다. 그리고, 내부 양자 효율(IQE)을 효과적으로 개선할 수 있다. 여기서, 이하에 설명하는 LED용 패턴 웨이퍼(2)를 사용함으로써, 상기 설명한 효과를 유지하면서 또한 광 추출 효율(LEE)을 보다 개선할 수 있다. LED용 패턴 웨이퍼(2)는, LED용 패턴 웨이퍼(1)에 더하여 또 다른 요철 구조(L)를 형성하는 것을 특징으로 한다. 이 요철 구조(L)에 의해, 강한 광산란성을 부여하여, 광 추출 효율(LEE)을 보다 향상시킬 수 있게 된다.
LED용 패턴 웨이퍼(2)에 관해서, 요철 구조(A)는, LED용 패턴 웨이퍼(1)에 기재한 요철 구조(A)에 상당한다. 바꿔 말하면, LED용 패턴 웨이퍼(1)에 대하여, 한층 더 요철 구조로서 요철 구조(L)를 부가한 것이 LED용 패턴 웨이퍼(2)이다. 이 때문에, LED용 패턴 웨이퍼(1)에 대한 효과에 더하여, 새롭게 부가한 요철 구조(L) 에 의한 효과를 발현하게 된다. 따라서, 크랙을 효과적으로 억제하고, 반도체층의 결정 품질을 크게 향상시키는 것, 내부 양자 효율(IQE)을 향상시키는 것에 더하여, 광 추출 효율(LEE)을 효과적으로 향상시킬 수 있게 된다.
이하, LED용 패턴 웨이퍼(2)에 관해서 상세히 설명한다. 한편, 이미 설명한 것과 같이 LED용 패턴 웨이퍼(2)는, LED용 패턴 웨이퍼(1)에 대하여, 한층 더 요철 구조(L)를 부가한 것이다. 따라서, 이하의 설명에서는, 이 부가한 요철 구조(L)의 설명을 주로 한다. 이 때문에, LED용 패턴 웨이퍼(2)의 다른 구성 요건이나, LED용 패턴 웨이퍼(2)를 사용한 LED용 에피택셜 웨이퍼, LED용 패턴 웨이퍼(2)를 사용한 LED 칩 및 LED용 패턴 웨이퍼(2)의 제조 방법에 대한 상세한 설명은 생략하지만, 이들에 관해서는, LED용 패턴 웨이퍼(1)의 그것을 그대로 적용할 수 있게 한다.
또한, LED용 패턴 웨이퍼(1)의 기재에서 설명한 정의는, LED용 패턴 웨이퍼(2)에서도 적용된다.
본 실시형태에 따른 LED용 패턴 웨이퍼(2)는, 주면에, 실질적으로 n회 대칭의 배열을 갖는 요철 구조(A)와, 상기 요철 구조(A)와는 다른, 실질적으로 m회 대칭의 배열을 갖는 요철 구조(L)를 구비하고, 상기 요철 구조(A)의 적어도 일부는, 상기 주면 내에서의 LED용 패턴 웨이퍼(2) 결정축 방향에 대한 상기 요철 구조(A)의 배열축 A의 회전 시프트각(Θ)이 0°<Θ≤(180/n)°를 만족하는 것을 특징으로 한다. 바꿔 말하면, 본 실시형태에 따른 LED용 패턴 웨이퍼(2)는, LED용 패턴 웨이퍼(1)의 요철 구조(A)가 있는 면 위에, 요철 구조(A)와는 다른, 실질적으로 m회 대칭의 배열을 갖는 요철 구조(L)를 더 구비하는 것을 특징으로 한다.
이 구성에 따르면, LED용 패턴 웨이퍼(2)를 사용한 LED용 에피택셜 웨이퍼의 내부 양자 효율(IQE)을 향상시키는 동시에, LED용 패턴 웨이퍼(2)의 요철 구조를 갖는 면(이하, 요철 구조면이라고 함) 상에 성막되는 반도체층 속의 크랙을 억제할 수 있다. 또한, LED로부터 효율적으로 발광한 빛을 LED의 외부로 추출할 수 있다. 바꿔 말하면, LED용 패턴 웨이퍼(1)에서 설명한 효과를 발현하는 동시에, 또한 요철 구조(L)에 의한 광 추출 효율(LEE)의 향상을 실현할 수 있다.
우선, LED용 패턴 웨이퍼의 요철 구조(A)는, 이미 설명한 LED용 패턴 웨이퍼(1)의 요철 구조(A)이므로, 같은 원리에 의해, 크랙을 저감한 반도체층을 성막할 수 있게 되고, 이에 따라 고품위의 반도체 결정을 얻을 수 있다. 또한, LED용 에피택셜 웨이퍼의 내부 양자 효율(IQE)을 개선할 수 있다. 이하, 요철 구조(A)의 효과라고 기재하지만, 이것은, LED용 패턴 웨이퍼(1)의 요철 구조(A)에 의한 효과와 동일한 효과로 바꿔 읽을 수 있다.
본 실시형태에 따른 LED용 패턴 웨이퍼(2)에서는, 상기 요철 구조(L)는, 제1의 평균 간격(PL)을 갖는 복수의 볼록부 및 오목부로 구성되고, 상기 요철 구조(A)는, 상기 요철 구조(L)를 구성하는 상기 볼록부 및 상기 오목부의 적어도 한쪽의 표면 상에 형성되고, 제2 평균 간격(PA)을 갖는 복수의 볼록부 및 오목부로 구성되는 동시에, 상기 제1 평균 간격(PL)과 상기 제2 평균 간격(PA)의 비율(PL/PA)은, 1초과 2000 이하인 것이 바람직하다. 여기서 제2 평균 간격(PA)이란, LED용 패턴 웨이퍼(1)에서 설명한 평균 간격(Pave)을 가리킨다.
이 구성에 따르면, 요철 구조(A)의 효과가, 요철 구조(L)에 의해 억제되는 것을 억지하면서, 요철 구조(A)와 요철 구조(L)의 발광광으로부터 본 차를 크게 할 수 있다. 즉, LED용 패턴 웨이퍼(1)의 기능을 효과적으로 발현시키고, 동시에, 광 추출 효율(LEE)을 더욱 향상시킬 수 있다. 이 광 추출 효율(LEE)은, 요철 구조(L)에 의한, 큰 광학적 산란성의 부여에 의한 것이다.
본 실시형태에 따른 LED용 패턴 웨이퍼(2)에서는, 상기 요철 구조(L)를 구성하는 복수의 상기 볼록부는 상호 이격되어 있는 동시에, 적어도 상기 요철 구조(L)를 구성하는 복수의 상기 오목부의 바닥부에 상기 요철 구조(A)를 구성하는 상기 볼록부 또는 상기 오목부가 형성되어 있는 것이 바람직하다.
이 구성에 따르면, 특히, 요철 구조(A) 효과의 발현이 양호하게 된다. 요철 구조(L)의 오목부에 요철 구조(A)가 형성됨으로써, 요철 구조(L)의 오목부의 바닥부로부터 우선적으로 반도체층을 성장시킬 수 있다. 여기서, 상기 오목부의 바닥부에는 요철 구조(A)가 형성되므로, 이미 설명한 원리에 의해, 크랙의 억제와 내부 양자 효율(IQE)의 개선을 효과적으로 실현할 수 있다.
본 실시형태에 따른 LED용 패턴 웨이퍼(2)에서는, 상기 요철 구조(L)를 구성하는 복수의 상기 오목부는 상호 이격되어 있는 동시에, 적어도 상기 요철 구조(L)를 구성하는 복수의 상기 볼록부의 정상부에 상기 요철 구조(A)를 구성하는 상기 볼록부 또는 상기 오목부가 형성되어 있는 것이 바람직하다.
이 구성에 따르면, 특히 광 추출 효율(LEE)을 향상시킬 수 있다. 평균 간격이 보다 큰 요철 구조(L)의 볼록부의 정상부에 요철 구조(A)가 형성됨으로써, 요철 구조(L)의 볼록부 정상부에서 성장하는 반도체층에 대하여, 크랙 억제 효과와 내부 양자 효율(IQE) 개선 효과를 발현할 수 있다. 이 경우, 요철 구조(L)의 오목부에 반도체층의 성막되지 않는 공간을 형성할 수 있게 된다. 이 공간은 반도체층에서 볼 때 굴절율이 매우 작다. 즉, 굴절율의 차를 크게 할 수 있기 때문에, 광학적 산란성이 커져, 광 추출 효율(LEE)이 보다 향상된다. 또한, LED용 패턴 웨이퍼(2)를 제거하는 것도 용이하게 되기 때문에, LED의 종류에 따라서는, 레이저 리프트 오프를 적합하게 작용시킬 수 있다.
본 실시형태에 따른 LED용 패턴 웨이퍼(2)에서는, 상기 요철 구조(A)의, 상기 요철 구조(L)에 대한 피복율이 0% 초과 100% 미만인 것이 바람직하다.
이러한 구성에 의해, 피복율이 0% 초과함으로써, 상술한 요철 구조(A)에 의한 효과, 즉, 크랙의 억제와 내부 양자 효율(IQE)의 개선을 발휘할 수 있다. 한편, 피복율이 100% 미만임으로써, 반도체층의 핵의 부착과 성장성을 양호하게 유지할 수 있다. 이 때문에, 반도체층의 성장성이 양호하게 되어, 크랙을 억제하고, 내부 양자 효율(IQE)이 높은 반도체층을 성막할 수 있다.
본 실시형태에 따른 LED용 패턴 웨이퍼(2)에서는, 상기 요철 구조(A)는, 제1의 평균 간격(PA)을 갖는 복수의 볼록부 및 오목부로 구성되고, 상기 요철 구조(L)는, 상기 요철 구조(A)의 표면 상에 상기 요철 구조(A)가 일부 노출되도록 상호 이격되어 형성되고, 제2 평균 간격(PL)을 갖는 복수의 볼록부로 구성되는 동시에, 상기 제1 평균 간격(PA)과 상기 제2 평균 간격(PL)의 비율(PL/PA)은, 1 초과 2000 이하인 것이 바람직하다. 여기서 제1 평균 간격(PA)이란, LED용 패턴 웨이퍼(1)에서 설명한 평균 간격(Pave)을 가리킨다.
이러한 구성에 따르면, 요철 구조(A)의 효과를 발현하는 동시에, 광 추출 효율(LEE)을 향상시킬 수 있다. 우선, LED용 패턴 웨이퍼(2)는, 그 표면에 요철 구조(A)를 갖는 동시에, 요철 구조(A)는 노출부를 포함하므로, 이미 설명한 원리에 의해, 크랙이 억제되고, 내부 양자 효율(IQE)이 높은 반도체층을 성막할 수 있게 된다. 이어서, 요철 구조(A)의 표면 상에 요철 구조(L)가 형성된다. 이 요철 구조(L)는 요철 구조(A)에 비해서 그 평균 간격이 크다. 따라서, 광학적 산란성이 강하게 된다. 즉, 크랙이 억제된 반도체층을 성막할 수 있는 동시에, 상기 반도체층의 전위는 저감되고 있으므로 내부 양자 효율(IQE)이 커진다. 그리고, 높은 내부 양자 효율(IQE)에 의해 효과적으로 발광한 빛을, 광학적 산란성에 의해 LED의 외부로 추출할 수 있게 된다.
본 실시형태에 따른 LED용 패턴 웨이퍼(2)에서는, 상기 요철 구조(A)의 평균 간격(PA)은, 50 nm 이상 1500 nm 이하인 것이 바람직하다. 여기서 평균 간격(PA)이란, LED용 패턴 웨이퍼(1)에서 설명한 평균 간격(Pave)을 가리킨다.
이 구성에 따르면, LED용 패턴 웨이퍼(1)에서 설명한 원리에서, 요철 구조(A)에 의한 효과가 보다 향상된다.
본 실시형태에 따른 LED용 패턴 웨이퍼(2)에서는, 상기 요철 구조(A)의 볼록부 바닥부의 평균 폭(φave)과 상기 평균 간격(PA)과의 비율인 듀티(φave/PA)를 이용했을 때에, 상기 회전 시프트각(Θ)은 atan(듀티/2)°≤Θ≤(180/n)°의 범위를 만족하는 것이 바람직하다.
이 구성에 따르면, LED용 패턴 웨이퍼(1)와 같은 원리에서, 요철 구조(A)의 효과가 보다 현저하게 된다. 따라서, 내부 양자 효율(IQE)이 보다 향상되고, 반도체층에 생기는 크랙이 효과적으로 억제된다.
이하의 설명에서, 요철 구조(A) 및 요철 구조(L)를 동시에 기재하는 경우, 요철 구조(AL)라는 표현을 사용한다. 본 실시형태에 따른 LED용 패턴 웨이퍼(2)는, 표면에 요철 구조(AL)을 구비한다. 요철 구조(AL)는 LED용 웨이퍼의 일 주면이 가공된 것이라도, LED용 웨이퍼의 일 주면 상에 별도 형성된 것이라도 좋다. 즉, LED용 웨이퍼를 구성하는 재료와 요철 구조(A) 및/또는 요철 구조(L)를 구성하는 재료는 동일하더라도 다르더라도 좋다. 여기서, 요철 구조(A)는 실질적으로 n회 대칭의 배열을 갖는 것이며, 이미 설명한 회전 시프트각(Θ)이 소정의 범위를 보이는 동시에, 그 볼록부 정상부의 형상은 곡율 반경이 0 초과인 각부이다. 한편, 볼록부 정상부의 형상은, LED용 패턴 웨이퍼(1)에서 이미 설명한 것과 같이, 크기가 100 nm 이하인 테이블 톱을 포함할 수도 있다.
이어서, 요철 구조(A)의 배열과 요철 구조(L)의 배열의 관계에 관해서 설명한다. 이미 설명한 것과 같이, 요철 구조(A)는 회전 시프트각(Θ)이 소정 범위를 만족하도록 LED용 웨이퍼 상에 형성된다. 여기서, 요철 구조(L)의 배열축 L의 LED용 패턴 웨이퍼에 대한 회전 시프트각은 특별히 한정되지 않지만, 이하의 범위를 만족함으로써 내부 양자 효율(IQE)과 크랙의 억제 효과를 보다 향상시킬 수 있다. 한편, 이하의 설명에서는, 요철 구조(A)의 배열축 A에 대한 회전 시프트각(Θ)을 ΘA라고 표기하고, 요철 구조(L)의 배열축 L에 대한 회전 시프트각(Θ)을 ΘL로 하여 표기한다. 또한, 회전 시프트각(ΘL)은, 회전 시프트각(ΘA)의 정의 설명에서의, 요철 구조(A)를 요철 구조(L)로, 배열축 A을 배열축 L로 각각 바꿔 읽음으로써 정의할 수 있다.
회전 시프트각(ΘL)과 회전 시프트각(ΘA)의 차인 ΔΘ(=|ΘL-ΘA|)은, 0°≤ΔΘ≤(180/n)°의 범위를 만족한다. 특히, 0°≤ΔΘ≤atan(듀티/2)°를 만족함으로써 내부 양자 효율(IQE)과 크랙 억제 효과가 한층 더 커진다. 한편, 듀티는, 요철 구조(A)의 듀티이다. 이것은, 요철 구조(A)에 의해 개선된 반도체층의 핵의 부착, 성장, 그리고 성장하는 반도체층의 합체에 있어서, 반도체층이 성장할 때의 반도체층이 만드는 면과 요철 구조(L)의 볼록부의 위치 관계가 적절하게 되기 때문이다.
보다 구체적으로는, 요철 구조(L)의 배열축 L과, 반도체층의 성장에 의해 형성되기 쉬운 면이 만드는 각도가 작아지기 때문에, 성장하는 반도체층에 대한 요철 구조(L)로부터 가해지는 응력을 저감할 수 있다. 이에 따라, 반도체층의 성장성을 양호하게 유지할 수 있기 때문에, 성장하는 반도체층끼리의 합체가 양호하게 되고, 전위가 방향을 바꿔 저감되는 동시에, 크랙을 억제할 수 있다. 그 중에서도, 0°≤ΘL≤atan(듀티/2)°를 만족함으로써, 상기 효과가 한층 더 발휘되기 때문에 바람직하다. 특히, 0°≤ΘL≤[atan(듀티/2)°]/2를 만족함으로써 성장하는 반도체층이 통과하는 요철 구조(L)의 볼록부의 밀도가 균등화되기 때문에, 반도체층 성장의 혼란을 억제할 수 있으므로 바람직하다. 동일한 효과로부터, 가장 바람직하게는 0°≤ΘL≤[atan(듀티/2)°]/4를 만족하는 것이다. 한편, atan(듀티/2)°≤ΔΘ≤(180/n)°를 만족함으로써 LED를 칩화할 때에 생기는 파티클의 양을 감소시킬 수 있다고 생각된다. 이것은, 이 범위를 만족하는 경우, LED를 칩화할 때의 할단(割斷) 방향에서 볼 때의, 요철 구조(L)의 볼록부의 수가 감소하기 때문이다. 그 중에서도, atan(듀티/2)°≤ΘL≤(180/n)°를 만족함으로써 상기 효과가 한층 더 발휘되기 때문에 바람직하다.
요철 구조(A)는 실질적으로 n회 대칭의 배열을 가지며, 이미 설명한 회전 시프트각(ΘA)을 만족한다. 한편, 요철 구조(L)는 실질적으로 m회 대칭의 배열을 갖는다. 요철 구조(L)에 대한 회전 시프트각(ΘL) 및 회전 시프트각(ΘA)과 회전 시프트각(ΘL)의 관계(ΔΘ)는 이미 설명한 것과 같다. 또한, 요철 구조(A)의 회전 대칭 차수 n과 요철 구조(L)의 회전 대칭 차수 m은 동일하더라도 다르더라도 좋다. 즉, 예컨대, 요철 구조(A)의 회전 대칭 차수 n과 요철 구조(L)의 회전 대칭 차수의 조합을 (n,m)으로 기재하면, (6,6), (6,4), (6,2), (4,6), (4,4), (4,2), (2,6), (2,4) 또는 (2,2) 등을 들 수 있다. 그 중에서도, 요철 구조(A)의 기능과 요철 구조(L)의 기능을 보다 양호하게 발현한다는 관점에서, (6,6), (4,6), (2,6), (6,2), (4,2) 또는 (2,2)인 것이 바람직하고, (6,6), (4,6) 또는 (2,6)인 것이 가장 바람직하다.
(요철 구조(L))
이어서 요철 구조(L)에 관해서 설명한다. 요철 구조(L)의 주된 기능은 광 추출 효율(LEE)의 향상이다. 그 때문에, LED의 발광광에 대하여, 효과적으로 광학적 산란성(광 산란 혹은 광 회절) 현상 또는 반사 현상을 일으키는 구조인 것이 바람직하며, 이하에 설명하는 요철 구조(L)를 채용할 수 있다.
요철 구조(L)의 평균 간격(PL)은, 광학적 산란성(광 회절 또는 광 산란) 또는 반사를 효과적으로 발현시킨다는 관점에서, 요철 구조(A)의 평균 간격(PA)보다도 큰 범위에서, 즉, 평균 간격(PL)>평균 간격(PA)을 만족하는 동시에, 1000 nm 이상 100 ㎛ 이하인 것이 바람직하다. 특히, 광회절성을 보다 강하게 발현하고, 효과적으로 도파 모드를 어지럽혀 광 추출 효율(LEE)을 향상시킨다는 관점에서, 평균 간격(PL)은 1200 nm 이상인 것이 바람직하고, 1500 nm 이상인 것이 보다 바람직하고, 2000 nm 이상인 것이 가장 바람직하다. 한편, 상한치는 요철 구조(L) 제조 시간, 반도체층의 사용량의 관점에서 50 ㎛ 이하인 것이 바람직하고, 20 ㎛ 이하인 것이 보다 바람직하고, 10 ㎛ 이하인 것이 가장 바람직하다.
요철 구조(L)의 볼록부 정상부의 폭은, 요철 구조(L)의 재질에 상관없이, 후술하는 도 27A 및 도 27B에 도시하는 것과 같이, 요철 구조(L)의 볼록부(703)에 요철 구조(A)가 형성되는 경우라면, 특별히 한정되지 않는다. 이것은, 요철 구조(L)와 LED용 웨이퍼(702)의 재질이 다른 경우, LED용 웨이퍼(702)의 노출하는 면에서 제1 반도체층이 성장하기 때문이다. 한편, 요철 구조(L)와 LED용 웨이퍼(702)의 재질이 동일한 경우, 요철 구조(L)의 볼록부(703)의 정상부에서 발생하는 전위를, 요철 구조(A)에 의해 저감하는 것이 가능하기 때문이다. 요철 구조(L)와 LED용 웨이퍼(702)의 재질이 동일한 경우, 요철 구조(A)의 요철 구조(L)에 대한 배치에 상관없이, 내부 양자 효율(IQE) 및 광 추출 효율(LEE)을 향상시킨다는 관점에서, 요철 구조(L)의 볼록부 정상부의 폭과 요철 구조(L)의 오목부 개구부의 폭의 비율(볼록부 정상부의 폭/오목부 개구부의 폭)은, 작을수록 바람직하고, 실질적으로 0이면 가장 바람직하다. 즉, 요철 구조(L)의 볼록부 정상부도, 요철 구조(A)의 볼록부 정상부와 마찬가지로, 곡율 반경이 0 초과인 각부인 것이 가장 바람직하다. 한편, LED용 패턴 웨이퍼(1)의 검토 결과로부터, 곡율 반경이 0 초과인 각부는, 테이블 톱의 크기가 100 nm 이하인 경우를 포함한다고 생각할 수 있다. 한편, 상기 비율이 0이면, 볼록부 정상부의 폭이 0 nm임을 의미한다. 그러나, 예컨대, 주사형 전자 현미경에 의해 볼록부 정상부의 폭을 측정한 경우라도, 0 nm는 정확하게는 계측할 수 없다. 따라서, 여기서의 볼록부 정상부의 폭은 측정 분해능 이하인 경우 모두를 포함하는 것으로 한다. 비율(볼록부 정상부의 폭/오목부 개구부의 폭)이 3 이하이면, 반도체층의 성막성을 양호하게 유지할 수 있다. 이것은, 요철 구조(L)의 볼록부(703)의 정상부에서 성장하는 반도체의 양을 저감할 수 있음에 의한 것이다. 또한, 상기 비율이 1 이하임으로써, 광 추출 효율(LEE)을 향상시킬 수 있다. 이것은 LED용 패턴 웨이퍼(2)(710)와 반도체층에 의해 만들어지는 요철 구조(L)의 굴절율 분포가, 발광광으로부터 볼 때 적절하게 되기 때문이다. 상기 설명한 내부 양자 효율(IQE) 및 광 추출 효율(LEE)을 함께 크게 향상시킨다는 관점에서, 상기 비율은, 0.4 이하가 바람직하고, 0.2 이하가 보다 바람직하고, 0.15 이하가 더욱 바람직하다.
또한, 요철 구조(L)와 LED용 웨이퍼(702)의 재질이 동일한 경우, 요철 구조(L)의 오목부(704)의 바닥부가 평탄면을 가지면, 내부 양자 효율(IQE)을 향상시키는 동시에, 반도체 성막 장치 사이의 차를 작게 할 수 있기 때문에 바람직하다. 내부 양자 효율(IQE)을 향상시키기 위해서는, 반도체층 내부의 전위를 분산화하여, 국소적 및 거시적인 전위 밀도를 감소시킬 필요가 있다. 여기서, 이들 물리 현상의 초기 조건은, 반도체층을 CVD(Chemical Vapor Deposition), VPE(Vapor Phase Epitaxy), 혹은 스퍼터에 의해 성막할 때의 핵 생성 및 핵 성장이다. 요철 구조(L)의 오목부(704)의 바닥부에 평탄면을 가짐으로써, 요철 구조(L)의 오목부의 바닥부에 대한 핵 생성을 적합하게 생기게 할 수 있게 되기 때문에, 반도체층의 성장이 안정화된다. 그 결과, 내부 양자 효율(IQE)을 보다 크게 할 수 있다.
한편, 요철 구조(L)와 LED용 웨이퍼(702)의 재질이 다른 경우, 요철 구조(L)는 LED용 웨이퍼(702) 상에 부분적으로 형성된다, 즉 LED용 웨이퍼(702)에 노출하는 면이 있음으로써, 제1 반도체층의 성장이 실현된다. 따라서, 요철 구조(L)와 LED용 웨이퍼(702)의 재질이 다른 경우의 요철 구조(L)는, LED용 웨이퍼(702) 상에 형성된 복수의 볼록부와 볼록부가 형성되지 않는 노출된 LED용 웨이퍼(702)로 구성된다. 예컨대, 사파이어, SiC, 질화물 반도체, Si 또는 스피넬을 LED용 웨이퍼(702)로 했을 때에, 금속 알루미늄, 비정질 산화알루미늄, 다결정 산화알루미늄, 다결정 사파이어, 규소 산화물(SiO2), 규소 질화물(Si3N4), 은(Ag), 크롬(Cr), 니켈(Ni), 금(Au) 혹은 백금(Pt) 중, 어느 하나 또는 2 이상의 혼합물로 구성되는 볼록부(703)를 형성할 수 있다.
요철 구조(L)의 볼록부 바닥부의 평균 폭과 평균 간격(PL)과의 비율(볼록부 바닥부의 평균 폭/PL)로 나타내어지는 요철 구조(L)의 듀티는, 광 추출 효율(LEE)을 향상시킨다는 관점에서, 0.03 이상 0.83 이하이면 바람직하다. 0.03 이상임으로써, 요철 구조(L)의 볼록부의 체적이 커져, 광학적 산란성이 향상된다. 같은 효과에서, 상기 비율은 0.17 이상인 것이 보다 바람직하고, 0.33 이상인 것이 가장 바람직하다. 한편, 0.83 이하임으로써, 요철 구조(L)의 오목부의 바닥부의 면적을 크게 할 수 있기 때문에, 반도체층의 핵의 부착, 성장, 그리고 성장하는 반도체층끼리의 합체를 양호하게 할 수 있다. 이에 따라, 내부 양자 효율(IQE)을 높일 수 있다. 같은 효과에서, 상기 비율은 0.73 이하가 보다 바람직하고, 0.6 이하인 것이 가장 바람직하다.
요철 구조(L)의 종횡비, 즉, 요철 구조(L)의 평균 높이/요철 구조(L)의 볼록부 바닥부의 평균 폭이 0.1 이상임으로써, 요철 구조(L)에 의한 광학적 산란성에 의한 광 추출 효율(LEE)을 향상시킬 수 있다. 특히, 광 회절의 모드수를 증가시킨다는 관점에서, 0.3 이상이 바람직하고, 0.5 이상이 보다 바람직하고, 0.8 이상이 가장 바람직하다. 한편, 반도체층에 대한 크랙이나 보이드를 억제한다는 관점에서, 종횡비는 5 이하인 것이 바람직하다. 또한, 요철 구조(L)를 제작하는 시간을 짧게 할 수 있고 또 반도체의 사용량을 저감할 수 있으므로, 2 이하가 보다 바람직하고, 1.5 이하가 가장 바람직하다.
요철 구조(L)의 볼록부(703)의 높이(H)는, 평균 간격(PL)의 2배 이하이면, 요철 구조(L)의 제작에 걸리는 시간, 사용하는 반도체 결정량의 관점에서 바람직하다. 특히, 평균 간격(PL) 이하인 경우, 요철 구조(L)의 굴절율 분포가, 발광광으로부터 볼 때 적절하게 되기 때문에, 광 추출 효율(LEE)을 보다 향상시킬 수 있다. 이러한 관점에서, 요철 구조(L)의 높이(H)는, 평균 간격(PL)의 0.8배 이하가 보다 바람직하고, 0.7배 이하가 가장 바람직하다.
이어서, 요철 구조(A)와 요철 구조(L)의 관계에 관해서 설명한다. 본 발명의 LED용 패턴 웨이퍼(2)는, 이미 설명한 회전 시프트각(ΘA)을 만족하는 평균 간격(PA)을 갖는 요철 구조(A)와, 평균 간격(PL)을 갖는 요철 구조(L)를 구비하고, 평균 간격(PL)과 평균 간격(PA)은 소정 비율 범위 내에서 다르다.
여기서, 평균 간격이 보다 큰, 한쪽의 요철 구조(L)가 주로 광 추출 효율(LEE) 향상의 기능을 발현하고, 평균 간격이 보다 작은, 다른 쪽의 요철 구조(A)가 주로 내부 양자 효율(IQE)의 개선 및 크랙 억제 기능을 발현한다. 또한, 각각의 요철 구조(L 또는 A)의 기능을 상승시켜 상호 보완시키기 위해서, 바꿔 말하면 내부 양자 효율(IQE)을 개선하여 크랙을 억제하는, 한쪽의 요철 구조(A)에 의해 광 추출 효율(LEE)가 저하하는 일이 없고, 광 추출 효율(LEE)을 향상시키는 다른 쪽의 요철 구조(L)에 의해 내부 양자 효율(IQE)이 저하하여 크랙이 발생하는 일이 없기 때문에, 한쪽의 요철 구조(L 또는 A)의 표면의 적어도 일부에 다른 쪽의 요철 구조(A 또는 L)가 형성되는 것을 특징으로 한다. 한편, 회전 시프트각(ΘL 및 ΔΘ)에 관해서는 이미 설명한 것과 같다.
도 27은 본 실시형태에 따른 LED용 패턴 웨이퍼(2)의 일례를 도시하는 단면 개략도이다. 도 27A 및 도 27B에 도시하는 LED용 패턴 웨이퍼(2)(710)는, LED용 웨이퍼(702)의 주면 상에 요철 구조(720)가 형성되어 있고, 요철 구조(720)는, 제1 요철 구조(이하, 요철 구조(L)라고 기재함)와, 제2 요철 구조(이하, 요철 구조(A)라고 기재함)로 구성되어 있다. 요철 구조(L)는, 상호 이격되어 형성된 볼록부(703)(또는 오목부(704))와, 인접하는 볼록부(703)(또는 오목부(704)) 사이를 잇는 오목부(704)(또는 볼록부(703))로 구성되어 있다. 복수의 볼록부(703)(또는 오목부(704))는 평균 간격(PL)을 갖는다.
한편, 요철 구조(A)는, 요철 구조(L)를 구성하는 볼록부(703) 및 오목부(704)의 표면에 형성된 복수의 볼록부(705)(또는 오목부(706))와, 복수의 볼록부(705)(또는 오목부(706)) 사이를 잇는 오목부(706)(또는 볼록부(705))로 구성되어 있다. 복수의 볼록부(705)(또는 오목부(706))는 평균 간격(PA)을 갖는다. 도 27A에서는, 복수의 볼록부(703)의 정상부 표면 및 오목부(704)의 바닥부에 요철 구조(A)가 형성되어 있다. 한편, 도 27B에서는, 복수의 독립된 오목부(704)를 잇는 볼록부(703)의 정상부 위에 요철 구조(A)가 형성되어 있다. 한편, 요철 구조(A)는, 도 27A, 도 27B의 예에 한정되지 않고, 볼록부(703) 혹은 오목부(704)의 적어도 어느 한쪽의 표면 상에 형성되면 된다.
한편, 요철 구조(A)는 이미 설명한 회전 시프트각(Θ)을 만족한다. 또한, 이미 설명한 형상을 만족하는 것이 바람직하다. 또한, 요철 구조(L)의 배열은, 이미 설명한 회전 시프트각(ΘL 또는 ΔΘ)을 만족하는 것이 바람직하다.
한편, 요철 구조(A)는, 볼록부(703)와 오목부(704)의 바닥부를 잇는 볼록부(703)의 측면에 형성할 수도 있다. 볼록부(703)의 측면에 요철 구조(A)가 형성되는 경우, 도파 모드를 어지럽히는 효과가 한층 더 강해지는 동시에, 흐트러진 발광광의 진행 방향을 보다 LED의 두께 방향으로 변화시킬 수 있다고 생각된다. 이 때문에, LED를 패키지화할 때의 밀봉재의 선정이 용이하게 된다.
(케이스 1)
특히, 요철 구조(L)는, 상호 이격된 복수의 볼록부(703)로 구성되는 동시에, 적어도 요철 구조(L)의 오목부(704)의 바닥부에 요철 구조(A)가 형성되는 것이 바람직하다.
이 경우, 요철 구조(L)의 오목부(704)의 바닥부를 기점으로 하여 반도체층의 성장을 시작하게 할 수 있다. 특히, 오목부(704)의 바닥부에 요철 구조(A)가 형성됨으로써, 이미 설명한 반도체층의 핵의 부착, 성장, 그리고 성장하는 반도체층끼리의 합체가 양호하게 되므로, 요철 구조(A)의 근방에 있어서 반도체층의 전위를 억제하고, 동시에, 크랙을 감소시킬 수 있다. 또한, 요철 구조(L)가, 복수의 볼록부(703)로 구성되므로, 오목부(704)의 바닥부에서 성장하는 반도체층의 볼록부(703) 근방에 있어서의 크랙을 억제할 수 있다. 즉, 내부 양자 효율(IQE)을 향상시키는 동시에, LED의 신뢰성을 향상시킬 수 있다. 또한, 이하에 설명하는 것과 같이 요철 구조(L)와 요철 구조(A)는 소정의 평균 간격의 관계를 만족하므로, 광학적 산란성이 커진다. 특히, 적어도 오목부(704)의 바닥부에 요철 구조(A)가 형성되는 구성이므로, 도파 모드를 광 산란 혹은 광학적 반사에 의해 어지럽힐 수도 있게 되어, 도파 모드가 재차 도파하는 것을 억제할 수 있기 때문에, 광 추출 효율(LEE)이 동시에 향상된다.
(케이스 2)
또한, 요철 구조(L)는, 상호 이격된 복수의 오목부(704)로 구성되는 동시에, 적어도 요철 구조(L)의 볼록부(703)의 정상부에 요철 구조(A)를 구성하는 볼록부(705) 또는 오목부(706)가 형성되는 것이 바람직하다.
이 경우, 요철 구조(L)의 볼록부(703)의 정상부를 기점으로 하여 반도체층의 성장을 시작하게 할 수 있다. 특히, 볼록부(703)의 정상부에 요철 구조(A)가 형성됨으로써, 이미 설명한 것과 같이 반도체층에 대한 크랙을 억제하고, 내부 양자 효율(IQE)을 개선할 수 있다. 이때, 볼록부(703)의 정상부로부터 성장하는 반도체층은, 오목부(704)의 바닥부로부터 성장하는 반도체 결정에 비해서 성장성이 양호하게 된다. 이 때문에, 볼록부(703)의 정상부로부터 성장한 반도체층에 의해 오목부(704)의 바닥부로부터 성장한 반도체층을 블록할 수 있다. 따라서, 크랙을 억제하고, 내부 양자 효율(IQE)이 효과적으로 향상된다. 또한, 반도체층의 성장 조건에 따라서는, 오목부(704) 내에 공극을 생성하는 것도 용이하게 된다. 이 경우, LED용 패턴 웨이퍼(2)(710)를, 예컨대 레이저 리프트 오프에 의해 제거할 때의, 제거 정밀도가 향상된다. 또한, 이하에 설명하는 것과 같이 요철 구조(L)와 요철 구조(A)는 소정의 평균 간격의 관계를 만족하므로, 광학적 산란성이 커진다. 특히, 요철 구조(L)가 복수의 오목부(704)로 구성되므로, 체적 변화가 보다 커지기 때문에, 도파 모드를 어지럽히는 효과가 커져, 광 추출 효율(LEE)이 향상된다.
상기 케이스 1, 케이스 2로서 설명한 본 발명의 실시형태에 따른 LED용 패턴 웨이퍼(2)(710)에서는, 요철 구조(A)의, 요철 구조(L)에 대한 피복율이 0% 초과 100% 미만인 것이 바람직하다.
이 경우, 요철 구조(L)의 볼록부(703) 혹은 오목부(704)에 반드시 요철 구조(A)가 형성되므로, 상기 설명한 원리에 의해, 내부 양자 효율(IQE)가 효과적으로 향상되는 동시에, 반도체층 내부의 크랙을 억제할 수 있다. 한편, 요철 구조(L)의 볼록부(703) 및 오목부(704)가 전부 요철 구조(A)에 의해 메워지는 일이 없다. 이에 따라, 요철 구조(L)에 의한 광 추출 효율(LEE)의 향상 효과를, 요철 구조(A)에 의해 저하시키는 것을 억제할 수 있다. 즉, 내부 양자 효율(IQE)과 광 추출 효율(LEE)을 동시에 향상시키는 효과가 한층 더 높아진다.
(케이스 3)
도 27C는 LED용 패턴 웨이퍼(2)의 다른 예를 도시하는 단면 개략도이다. LED용 패턴 웨이퍼(2)(710)는, LED용 웨이퍼(702)의 주면 상에 요철 구조(720)가 형성되어 있고, 요철 구조(720)는, 제1 요철 구조(이하, 요철 구조(A)라고 기재함)와, 제2 요철 구조(이하, 요철 구조(L)라고 기재함)로 구성되어 있다. 요철 구조(A)는, 상호 이격되어 형성된 볼록부(705)와, 인접하는 볼록부(705) 사이를 잇는 오목부(706)로 구성되어 있다. 복수의 볼록부(705)는 평균 간격(PA)을 갖는다.
한편, 요철 구조(L)는, 요철 구조(A)의 표면 상에 요철 구조(A)가 일부 노출되도록 상호 이격되어 형성되고, 요철 구조(A)를 구성하는 볼록부(705) 및 오목부(706)의 표면에 형성된 복수의 볼록부(703)로 구성되어 있다. 복수의 볼록부(703)는 평균 간격(PL)을 갖는다.
상기 도 27A, 도 27B 및 도 27C를 참조하여 설명한 LED용 패턴 웨이퍼(2)(710)의 요철 구조(L)의 평균 간격(PL)과 요철 구조(A)의 평균 간격(PA)의 비율은 1 초과 2000 이하이다. 1을 초과 2000 이하임으로써, 크랙이 억제되고, 내부 양자 효율(IQE)이 향상된 반도체층을 성막할 수 있는 동시에, 또한 광 추출 효율(LEE)을 향상시킬 수 있다. 특히, 평균 간격(PL)과 평균 간격(PA)의 차를 크게 하여, 요철 구조(A)에 의한 광 추출 효율(LEE)에의 지장 및 요철 구조(L)에 의한 내부 양자 효율(IQE)에의 지장을 억제한다는 관점에서, 비율(PL/PA)은 1.1 이상인 것이 바람직하고, 1.5 이상인 것이 보다 바람직하고, 2.5 이상인 것이 더욱 바람직하다. 또한, 요철 구조(A)의 가공 분해능을 향상시켜, 내부 양자 효율(IQE)을 보다 향상시키는 동시에, 크랙을 억제한다는 관점에서, 비율(PL/PA)은 5.5 이상인 것이 바람직하고, 7.0 이상인 것이 보다 바람직하고, 10 이상인 것이 가장 바람직하다. 한편, 요철 구조(A)에 의한 광학적 산란성(광 회절 또는 광 산란)을 향상시키고, 요철 구조(A)에 의한 내부 양자 효율(IQE)의 개선과, 요철 구조(L) 및 요철 구조(A)에 의한 광 추출 효율(LEE)의 개선을 실현한다는 관점에서, 비율(PL/PA)은 700 이하인 것이 바람직하고, 300 이하인 것이 보다 바람직하고, 100 이하인 것이 더욱 바람직하다. 또한, 요철 구조(L)로부터 가해지는 반도체층에의 응력을 저감시켜 크랙을 보다 억제하는 동시에, 요철 구조(L)의 체적 변화를 크게 하면서 또 요철 구조(A)의 밀도를 향상시키는 동시에, 요철 구조(L) 및 요철 구조(A)의 가공 정밀도를 향상시킨다는 관점에서, 비율(PL/PA)은 50 이하인 것이 바람직하고, 40 이하인 것이 보다 바람직하고, 30 이하인 것이 가장 바람직하다.
LED용 패턴 웨이퍼(2)를 사용한 LED용 에피택셜 웨이퍼 및 LED 칩에 관해서는, LED용 패턴 웨이퍼(1)를 사용한 경우와 같은 상태를 채용할 수 있다. 이 경우에, LED용 패턴 웨이퍼(2)의 요철 구조(L)와 요철 구조(A)로 구성되는 요철 구조(720)는, LED용 패턴 웨이퍼(1)의 요철 구조(20)라고 바꿔 읽을 수 있다.
LED용 패턴 웨이퍼(2)에 관해서, 발광 반도체층 측의 표면과 발광 반도체층의 제1 반도체층 측의 표면과의 거리(Hbun)와, 요철 구조(A)의 평균 높이(Have)와의 비율(Hbun/Have)은, LED용 패턴 웨이퍼(1)에 기재한 비율(Hbun/Have)에 상당한다.
LED용 패턴 웨이퍼(2)에 관해서, LED용 패턴 웨이퍼(2)의 발광 반도체층 측의 표면과 비도핑 제1 반도체층의 도핑 제1 반도체층 측의 표면과의 거리(Hbu)와, 요철 구조(A)의 평균 높이(Have)와의 비율(Hbu/Have)은, LED용 패턴 웨이퍼(1)에 기재한 비율(Hbu/Have)에 상당한다.
요철 구조(AL)의 형상은, 예컨대, 복수의 울짱 형상체가 배열된 라인 & 스페이스 구조, 복수의 울짱 형상체가 교차한 격자 구조, 복수의 도트(볼록부, 돌기)형 구조가 배열된 도트 구조, 복수의 홀(오목부)형 구조가 배열된 홀 구조 등을 채용할 수 있다. 도트 구조나 홀 구조는, 예컨대, 원추, 원기둥, 사각추, 사각기둥, 육각추, 육각기둥, n각추(n≥3), n각기둥(n≥3), 칼데라형, 이중 링형 및 다중 링형의 구조를 들 수 있다. 여기서, 칼데라형이란, 큰 원추의 선단과 안이 공동인 작은 원추의 선단을 접촉시키고, 그 후에, 작은 원추를 큰 원추의 속에 밀어넣은 형상을 말하며, 볼케이노형이라고도 말하여진다. 한편, 이들 형상은 바닥면의 외경이 변형된 형상, n각형의 바닥면의 각부가 0 초과인 곡율 반경을 가지며 라운딩을 띤 형상이나, 측면이 만곡된 형상, 정상부가 0 초과인 곡율 반경을 갖는 라운딩을 띤 형상을 포함한다.
한편, 도트 구조란, 복수의 볼록부가 상호 독립적으로 배치된 구조이다. 즉, 각 볼록부는 연속된 오목부에 의해 이격된다. 한편, 각 볼록부는 연속된 오목부에 의해 매끄럽게 접속되어도 좋다. 한편, 홀 구조란, 복수의 오목부가 상호 독립적으로 배치된 구조이다. 즉, 각 오목부는 연속된 볼록부에 의해 이격된다. 한편, 각 오목부는 연속된 볼록부에 의해 매끄럽게 접속되어도 좋다.
도트 구조를 선정할지 혹은 홀 구조를 선정할지는, LED용 에피택셜 웨이퍼의 제조에 사용하는 장치나 LED의 용도에 따라 적절하게 선택할 수 있다. 특히 크랙의 억제와 내부 양자 효율(IQE)의 개선을 우선하는 환경에서는, 요철 구조(L)는 도트형 구조이면 바람직하다. 이것은, 평균 간격(PL)이 큰 요철 구조(L)에 의해서도, 반도체층의 가로 방향 성장(Epitaxial Lateral Overgrowth)을 유발시키는 동시에 볼록부 정상부에 있어서의 크랙을 억제하여, 내부 양자 효율(IQE)을 향상시킬 수 있기 때문이다. 한편, 광 추출 효율(LEE)을 특히 크게 하고 싶은 환경에서는, 요철 구조(AL)는 홀 구조인 것이 바람직하다. 이것은, 홀 구조의 경우, 반도체층으로부터 본 굴절율의 변화가 광학적 산란성에 대하여 적절하게 되기 때문이다. 한편, 요철 구조(A)와 요철 구조(L)의 조합(요철 구조(L), 요철 구조(A))은, (도트 구조, 도트 구조), (홀 구조, 홀 구조), (도트 구조, 홀 구조) 또는 (홀 구조, 도트 구조)의 어느 것이라도 좋다.
이어서, 요철 구조(720)를 구성하는 요철 구조(A) 및 요철 구조(L)에 관해서 설명한다.
도 28은 본 실시형태에 따른 LED용 패턴 웨이퍼(2)의 다른 예를 도시하는 단면 개략도이며, 도 27A 및 도 27B를 참조하여 설명한 (케이스 1) 및 (케이스 2)를 포함하는 경우이다. 도 28A 내지 도 28C에 도시하는 것과 같이, LED용 패턴 웨이퍼(2)(710)의 표면에 체적 변화가 큰 요철 구조(L)가 형성되고, 요철 구조(L)를 구성하는 볼록부(703) 및 오목부(704)의 적어도 한쪽의 표면에 구조 밀도가 큰 요철 구조(A)가 형성된다. 이러한 구성을 취함으로써, 요철 구조(A)에 의해 내부 양자 효율(IQE)을 향상시키고, 크랙을 저감시킬 수 있게 되어, 요철 구조(L)에 의한 광학적 산란성(광 회절 또는 광 산란)에 의해 광 추출 효율(LEE)을 향상시킬 수 있다. 도 28A 내지 도 28C는 요철 구조(A)의 요철 구조(L)에 대한 배치예를 도시하고 있다.
특히, 도 28A에 도시하는 것과 같이, 제1 요철 구조(L)는, 상호 이격된 복수의 볼록부(703)로 구성되는 동시에, 적어도 제1 요철 구조(L)의 오목부(704)의 바닥부에 제2 요철 구조(A)를 구성하는 볼록부(705) 또는 오목부(706)가 형성되는 것이 바람직하다.
이 경우, (케이스 1) 및 (케이스 2)에서 이미 설명한 것과 같이, 요철 구조(L)의 오목부(704)의 바닥부를 기점으로 하여 반도체층의 성장을 시작하게 할 수 있기 때문에, 내부 양자 효율(IQE)이 향상되는 동시에 크랙을 억제할 수 있다. 또한, LED의 신뢰성을 향상시킬 수 있다. 또한, 이미 설명한 것과 같이, 요철 구조(L)와 요철 구조(A)는 소정의 평균 간격의 관계를 만족하므로, 광학적 산란성이 커진다. 특히, 적어도 오목부(704)의 바닥부에 요철 구조(A)가 형성되는 구성이므로, 도파 모드를 광 산란 혹은 광학적 반사에 의해 어지럽힐 수 있게 되어, 도파 모드가 재차 도파하는 것을 억제할 수 있기 때문에, 광 추출 효율(LEE)이 동시에 향상된다.
또는, 도 28B에 도시하는 것과 같이, 요철 구조(L)는, 상호 이격된 복수의 오목부(704)로 구성되는 동시에, 적어도 요철 구조(L)의 볼록부(703)의 정상부에 요철 구조(A)를 구성하는 볼록부(705) 또는 오목부(706)가 형성되는 것이 바람직하다.
이 경우, 이미 (케이스 1) 및 (케이스 2)에서 설명한 것과 같이, 요철 구조(L)의 볼록부(703)의 정상부를 기점으로 하여 반도체층의 성장을 시작하게 할 수 있다. 따라서, 볼록부(703)의 정상부에서 성장하는 반도체층의 전위를 효과적으로 감소시키는 동시에, 크랙을 저감할 수 있다. 또한, 오목부(704) 내에 공극을 생성하는 것도 용이하게 되므로, LED용 패턴 웨이퍼(2)(710)를, 예컨대 레이저 리프트 오프에 의해 제거할 때의, 제거 정밀도가 향상된다. 또한, 요철 구조(L)와 요철 구조(A)는 소정의 평균 간격의 관계를 만족하므로, 광학적 산란성이 커진다. 특히, 요철 구조(L)가 복수의 오목부(704)로 구성되므로, 체적 변화가 보다 커지기 때문에, 도파 모드를 어지럽히는 효과가 커져, 광 추출 효율(LEE)이 향상된다.
한편, 도 28C에 도시하는 것과 같은 요철 구조(L)의 볼록부(703) 및 오목부(704)의 표면 중 어디에나 요철 구조(A)가 형성되는 경우, 도 28A 및 도 28B를 참조하여 설명한 효과를 양립할 수 있게 된다.
상기 설명한 LED용 패턴 웨이퍼(2)(710)에서는, 요철 구조(A)의, 요철 구조(L)에 대한 피복율이 0% 초과 100% 미만인 것이 바람직하다.
이 경우, 요철 구조(L)의 볼록부(703) 혹은 오목부(704)에 반드시 요철 구조(A)가 형성되므로, 상기 설명한 원리에 의해, 내부 양자 효율(IQE)이 효과적으로 향상되는 동시에, 크랙이 저감된다. 한편, 요철 구조(L)의 볼록부(703) 및 오목부(704)가 전부 요철 구조(A)에 의해 메워지는 일은 없다. 이에 따라, 요철 구조(L)에 의한 광 추출 효율(LEE) 향상 효과를, 요철 구조(A)에 의해 저하시키는 것을 억제할 수 있다. 즉, 내부 양자 효율(IQE)과 광 추출 효율(LEE)을 동시에 향상시키는 동시에, 크랙을 억제할 수 있다.
특히, 요철 구조(L) 표면의 거칠기 증대를 억제하여, 요철 구조(L)에 의한, 반도체층 내부에서 도파 모드를 형성하는 발광광의 진행 방향을 어지럽히는 효과를 향상시킨다는 관점에서, 피복율은 90% 이하인 것이 바람직하고, 80% 이하인 것이 보다 바람직하고, 50% 이하인 것이 가장 바람직하다. 또한, 요철 구조(A)에 의한 내부 양자 효율(IQE)의 향상 효과를 발휘하게 하는 동시에, 반도체층의 사용량을 저하시켜, LED의 생산성을 향상시킨다는 관점에서, 피복율은 0.01% 이상인 것이 바람직하고, 0.1% 이상인 것이 보다 바람직하고, 0.15% 이상인 것이 가장 바람직하다. 한편, 특히 내부 양자 효율(IQE)을 보다 향상시키고 싶은 경우는, 피복율은 상기 가장 넓은 범위에 있어서, 50% 이상 90% 이하인 것이 바람직하고, 60% 이상 86% 이하인 것이 보다 바람직하고, 70% 이상 84% 이하인 것이 가장 바람직하다. 이들 범위를 만족하는 경우, 요철 구조(A)에 의한 효과를 가장 효과적으로 발현할 수 있게 된다. 한편, 광 추출 효율(LEE)을 특히 향상시키고 싶은 경우는, 상기 가장 넓은 범위에 있어서, 0.1% 이상 30% 이하의 범위인 것이 바람직하고, 0.1% 이상 10% 이하의 범위인 것이 보다 바람직하고, 0.1% 이상 5% 이하인 것이 가장 바람직하다. 이들 범위를 만족함으로써 도파 모드가 흐트러진 발광광이 재차 도파 모드를 형성하는 것을 억제할 수 있으므로, 광 추출 효율이 보다 향상된다.
여기서, 피복율이란, 요철 구조(L)의 볼록부(703) 및 오목부(704)의 표면에 대한 요철 구조(A)의 볼록부(705) 또는 오목부(706)의 평면 점유율이다. 즉, 어떤 볼록부(703)를 상면 측에서 관찰한 경우의, 볼록부(703)와 볼록부(703) 윤곽의 주위를 둘러싸는 오목부(704)와의 평면적을 S로 한 경우, 그 관찰상 내에서의 요철 구조(A)의 볼록부(705) 또는 오목부(706)의 합계 평면적을 Si라고 하면, 피복율은 (Si/S)×100이 된다.
도 29는 본 실시형태에 따른 LED용 패턴 웨이퍼(2)에 있어서의 요철 구조를 도시하는 모식도이다. 도 29A는, 요철 구조(L)가 복수의 독립된 볼록부(703)로 구성되는 경우, 특히 오목부(704)의 바닥면에 요철 구조(A)가 형성되는 경우를 도시한다. 혹은, 요철 구조(A)의 표면에, 요철 구조(A)가 부분적으로 노출되도록 요철 구조(L)가 형성된 경우를 도시한다. 이 예에서는, 볼록부(703) 바닥부의 윤곽 형상 및 볼록부(705) 바닥부의 윤곽 형상은 원형이다. 볼록부(703)의 정상부 측에서 관찰한 평면상에 있어서의 볼록부(703)와, 볼록부(703) 윤곽의 주위를 둘러싸는 오목부(704)의 면적을 S로 하자. 여기서, 면적(S)은, 어떤 볼록부(703)에 인접하는 다른 볼록부(703)의 정상부 중앙부끼리를 연결하여 만들어지는 다각형(841)의 면적이다. 면적(S) 내에 포함되는 요철 구조(A)의 볼록부(705) 바닥부의 윤곽에 의해 만들어지는 면적의 합계 면적, 또는 오목부(706)의 개구부의 합계 면적을, Si라고 하면, 피복율은 Si/S×100으로서 주어진다. 한편, 도 29A에서는, 요철 구조(L)의 오목부 바닥부에만 요철 구조(A)가 배치되는 경우를 예시했지만, 이미 설명한 것과 같이 요철 구조(A)의 배치는 이것에 한정되지 않는다. 마찬가지로, 도 29B는, 요철 구조(L)가 복수의 독립된 오목부(704)로 구성되는 경우, 특히 볼록부(703)의 상면에 요철 구조(A)가 형성되는 경우를 도시한다. 이 예에서는, 오목부(704)의 개구 형상 및 볼록부(703) 바닥부의 윤곽 형상은 원형이다. 볼록부(703)의 정상부 측에서 관찰한 평면상에 있어서의 오목부(704)와, 오목부(704) 윤곽의 주위를 둘러싸는 볼록부(703)의 면적을 S로 하자. 여기서, 면적(S)은, 어떤 오목부(704)에 인접하는 다른 오목부(704)의 개구부 중앙부끼리를 연결하여 만들어지는 다각형(841)의 면적이다. 면적(S) 내에 포함되는 요철 구조(A)의 볼록부(705)의 바닥부의 윤곽에 의해 만들어지는 면적의 합계 면적, 또는 오목부(706)의 개구부의 합계 면적을 Si라고 하면, 피복율은 Si/S×100으로서 주어진다. 한편, 도 29B 에서는, 요철 구조(L)의 볼록부(703)의 정상부에만 요철 구조(A)가 배치되는 경우를 예시했지만, 이미 설명한 것과 같이 요철 구조(A)의 배치는 이것에 한정되지 않는다.
한편, 도 29B에 도시하는 것과 같이 요철 구조(L)의 볼록부(703)의 정상부 상면에만 요철 구조(A)가 형성되는 경우, 볼록부(703)의 정상부 측에서 관찰했을 때의, 볼록부(703)의 정상부 상면의 면적을 ST, 면적(ST)을 갖는 볼록부(703)의 정상부 상면 내에 포함되는 요철 구조(A)의 평면적의 합계를 SiT로 하여, 피복율(SiT/ST×100)을 구할 수 있다. 한편, 이 피복율을 볼록부(703)의 정상부 상면에 대한 피복율(T)이라고 부른다.
마찬가지로, 도 29A에 도시하는 것과 같이 요철 구조(L)의 오목부(704)의 바닥면에만 요철 구조(A)가 형성되는 경우, 볼록부(705)의 정상부 측에서 관찰했을 때의, 오목부(704)의 바닥면의 면적을 SB, 면적(SB0)을 갖는 오목부(704)의 바닥면 내에 포함되는 요철 구조(A)의 평면적의 합계를 SiB로 하여, 피복율(SiB/SB×100)을 구할 수 있다. 한편, 이 피복율을 오목부(704)의 바닥면에 대한 피복율(B)이라고 부른다.
볼록부(703)의 정상부 상면에 대한 피복율(T) 및 오목부(704)의 바닥면에 대한 피복율(B)은, 1% 이상 90% 이하인 것이 바람직하다. 특히, 내부 양자 효율(IQE)을 양호하게 높여, LED의 발광 출력을 향상시킨다는 관점에서, 볼록부(703)의 정상부 상면에 대한 피복율(T) 및 오목부(704)의 바닥면에 대한 피복율(B)은, 3% 이상 60% 이하인 것이 바람직하고, 5% 이상 55% 이하인 것이 보다 바람직하고, 10% 이상 40% 이하인 것이 가장 바람직하다. 또한, 요철 구조(L)의 볼록부(703)의 정상부, 볼록부(703)의 측면 및 오목부(704)의 바닥부에 요철 구조(A)가 형성되는 경우라도, 요철 구조(L)의 볼록부(703)의 정상부 상면에 대한 요철 구조(A)의 피복율 혹은 요철 구조(L)의 오목부(704)의 바닥면에 대한 요철 구조(A)의 피복율은, 상기 볼록부(703)의 정상부 상면에 대한 피복율(T) 혹은 오목부(704)의 바닥면에 대한 피복율(B)을 만족하는 것이 바람직하다.
한편, 요철 구조(L)에 있어서, LED용 웨이퍼(702) 상에 복수의 볼록부(703)를 별도 형성한 경우, 요철 구조(L)는, LED용 웨이퍼(702)의 주면과 복수의 볼록부(703)에 의해 구성된다. 이 경우, 복수의 볼록부(703)가 요철 구조(L)의 볼록부에 상당하고, 볼록부(703) 사이이며 LED용 웨이퍼(702)의 주면의 노출되는 부분이 요철 구조(L)의 오목부(704)에 상당한다.
한편, LED용 웨이퍼(702)가 직접 가공됨으로써 요철 구조(L)가 형성된 경우, 요철 구조(L)와 LED용 웨이퍼(702)의 재질은 동일하게 된다.
도 28A는, 요철 구조(L)가 독립된 복수의 볼록부(703)로 구성되는 동시에, 요철 구조(L)의 오목부(704)의 표면에 요철 구조(A)가 형성되는 경우이다. 도 28B는, 요철 구조(L)가 독립된 복수의 볼록부(703)로 구성되는 동시에, 요철 구조(L)의 볼록부(703)의 표면에 요철 구조(A)가 형성되는 경우이다. 도 28C는, 요철 구조(L)가 독립된 복수의 볼록부(703)로 구성되는 동시에, 요철 구조(L)의 볼록부(703) 및 오목부(704)의 표면에 요철 구조(A)가 형성되는 경우이다. 한편, 도 28A 내지 도 28C는, 요철 구조(L)의 볼록부(703)의 정상부의 형상을 라운딩을 띤 형상으로 그리고 있지만, 요철 구조(L)의 볼록부(703)의 정상부의 형상은 이미 설명한 것과 같이, 테이블 톱 형상의 형상 등으로 할 수도 있다.
도 28A에 도시하는 것과 같이, 요철 구조(L)의 오목부(704)에 요철 구조(A)가 형성됨으로써 내부 양자 효율(IQE)을 양호하게 향상시킬 수 있다. 또한, 요철 구조(L)가 독립된 복수의 볼록부(703)로 구성되므로, 반도체층에의 크랙을 억제하는 효과가 커진다. 이것은, 요철 구조(L)의 오목부(704)로부터 반도체층의 성장이 시작하기 때문이다. 즉, 요철 구조(A)에 의해 반도체층의 핵의 부착, 성장, 그리고 성장하는 반도체층끼리의 합체성이 양호하게 되고, 이 성장성이 양호한 반도체층이 요철 구조(L)의 오목부(704)로부터 성장하기 때문에, 요철 구조(L)의 오목부(704)에 있어서, 전위를 저감할 수 있게 된다. 한편, 도 28A에서는, 볼록부(703)의 측면부에 요철 구조(A)를 그리고 있지 않지만, 볼록부(703)의 측면에 요철 구조(A)를 형성할 수도 있다. 이 경우, 도파 모드를 어지럽히는 효과가 한층 더 강해지는 동시에, 흐트러진 발광광의 진행 방향을 보다 LED의 두께 방향으로 변화시킬 수 있다고 생각된다. 이 때문에, LED를 패키지화할 때의 밀봉재의 선정이 용이하게 된다.
요철 구조(L)가 LED용 웨이퍼(702)와 동일한 재질로 구성되는 경우, 요철 구조(L)의 볼록부(703)의 정상부에서 발생하는 전위를 억제하기 위해서, 요철 구조(L)의 볼록부(703)의 직경은, 바닥부에서 정점으로 향해 작아지는 구조이면 바람직하다. 특히, 요철 구조(L)의 볼록부(703)의 정상부가 요철 구조(L)의 볼록부(703)의 측면부와 연속하여 이어지는 구조, 바꿔 말하면 볼록부의 정상부는 곡율 반경이 0 초과인 각부로 구성되는 구조이면 바람직하다. 요철 구조(L)는, 원반형, 원추형, n각기둥(n≥3)형, n각추형과 같은 형상을 취할 수 있지만, 그 중에서도, 제1 반도체층의 성장의 균등성을 향상시키고, 제1 반도체층의 내부에 발생하는 크랙이나 전위를 보다 저감한다는 관점에서, 원추형, 원반형, 3각기둥형, 3각추형, 6각기둥형 및 6각추형 중 어느 것이 바람직하다. 한편, 상기 각추의 정상부는, 곡율 반경이 0인 각부라도, 곡율 반경이 0 초과인 라운딩을 띤 각부라도 좋다. 특히, 각추 형상의 경우, 곡율 반경이 0 초과인 각부를 가짐으로써 반도체층의 성장시에 발생하는 크랙을 억제할 수 있으므로, LED의 장기간 신뢰성이 향상된다. 특히, 이들 형상에 있어서, 볼록부(703)의 측면부의 경사 각도가 1 이상 5 이하의 전환점을 갖는 것이 바람직하다. 한편, 1 이상 3 이하이면 보다 바람직하다. 또한, 볼록부(703)의 측면부는 직선형이 아니고, 팽창부를 갖는 형상이라도 좋다.
한편, 요철 구조(L)와 LED용 웨이퍼(702)가 다른 재료로 구성되는 경우, 요철 구조(L)의 볼록부(703)는, 원추형이나 n각추형(n≥3)과 같은 형상 외에, 원반형이나 n각기둥(n≥3)형과 같은, 볼록부(703)의 바닥부를 형성하는 면에 대한 볼록부(703)의 측면부의 경사 각도가 실질적으로 직각인 구조라도 좋다. 특히, 제1 반도체층의 성장 균등성을 향상시키고, 제1 반도체층의 내부에 발생하는 크랙이나 전위를 저감한다는 관점에서, 원추형, 원반형, 3각기둥형, 3각추형, 6각기둥형 및 6각추형 중 어느 것이 바람직하다. 또한, 제1 반도체층 내에 발생하는 크랙을 억제한다는 관점에서, 요철 구조(L)의 볼록부(703)의 직경은, 바닥부에서 정점으로 향해 작아지는 구조이면 바람직하다. 특히, 이들 형상에 있어서, 볼록부(703)의 측면부의 경사 각도가 1 이상 5 이하의 전환점을 갖는 것이 바람직하다. 한편, 1 이상 3 이하이면 보다 바람직하다. 또한, 볼록부(703)의 측면부는 직선형이 아니고, 팽창부를 갖는 형상이라도 좋다. 한편, 요철 구조(L)와 LED용 웨이퍼(702)가 다른 재료로 구성되는 경우에는, 요철 구조(L)의 굴절율(nL)과 LED용 웨이퍼(702)의 굴절율(ns)의 차분의 절대치|nL-ns|는 0.1 이상인 것이 바람직하다. 이러한 범위를 만족함으로써, 반도체층으로부터 본 요철 구조(L)의 광학적 존재감을 증가시킬 수 있다. 즉, 광학적 산란성이 증가하기 때문에, 도파 모드를 어지럽히는 효과가 커진다. 나아가서는, LED의 측면 방향으로부터의 광 추출이나 혹은 상면 방향으로부터의 광 추출의 설계가 용이하게 된다.
도 28B에 도시하는 것과 같이, 요철 구조(L)의 볼록부(703)에 요철 구조(A)가 형성됨으로써, 요철 구조(L)의 볼록부(703)의 정상부에 평탄면이 존재하는 경우라도, 내부 양자 효율(IQE)을 양호하게 향상시킬 수 있다. 이것은, 요철 구조(L)의 평탄면으로부터 반도체층의 성장이 시작되기 때문이다. 즉, 요철 구조(L)의 볼록부(703)의 정상부의 평탄면 상에 있어서의 반도체층의 핵의 부착과 성장을 양호하게 하고, 또한, 성장하는 반도체층끼리의 합체가 양호하게 되므로, 크랙이 억제되는 동시에, 전위의 충돌이 증가하여, 내부 양자 효율(IQE)이 향상된다. 또한, 요철 구조(L)의 오목부(704)의 바닥부로부터 성장하는 반도체층에 관해서는, 반도체층의 가로 방향 성장에 의해 전위를 저감하는 것이 가능하다. 혹은, 요철 구조(L)의 볼록부(703)의 정상부로부터 성장하는 반도체층에 의해, 요철 구조(L)의 오목부(704)로부터 성장하는 반도체층의 성장을 저해할 수 있다. 따라서, 반도체층의 전위 밀도는 저하하여, 내부 양자 효율(IQE)을 향상시킬 수 있다. 이 경우, 반도체층의 성장을 촉진시키기 위해서, 요철 구조(L)의 오목부(704)의 바닥부는 평탄면을 갖는 것이 바람직하다. 또한, 요철 구조(L)의 볼록부(703)의 정상부는 바닥부보다도 작은 구조이면 바람직하다. 또한, 요철 구조(A)에 의해 내부 양자 효율(IQE)을 양호하게 유지한다는 관점에서, 요철 구조(A)는 복수의 볼록부(705)로 구성되는 도트 구조이면서 또 요철 구조(A)의 오목부(706)의 바닥부는 평탄면을 갖는 것이 바람직하다. 더욱이, 요철 구조(A)의 볼록부(703)의 직경이 바닥부에서 정점으로 향해 작아지는 구조이면, 전위 분산화가 보다 촉진되기 때문에 바람직하다. 요철 구조(L)는, 원반형, 원추형, n각기둥(n≥3)형, n각추형과 같은 형상을 들 수 있지만, 그 중에서도, 제1 반도체층의 성장 균등성을 향상시키고, 제1 반도체층 내부에 발생하는 크랙이나 전위를 저감한다는 관점에서, 원추형, 원반형, 3각기둥형, 3각추형, 6각기둥형 및 6각추형 중 어느 것이 바람직하다. 한편, 상기 각추의 정상부는, 곡율 반경이 0인 각부라도, 곡율 반경이 0 초과인 라운딩을 띤 각부라도 좋다. 특히, 각추 형상의 경우, 곡율 반경이 0 초과인 각부를 가짐으로써, 반도체층의 성장시에 발생하는 크랙을 억제할 수 있으므로, LED의 장기간 신뢰성이 향상된다. 특히, 이들 형상에 있어서, 볼록부(703)의 측면부의 경사 각도가 1 이상 5 이하의 전환점을 갖는 것이 바람직하다. 한편, 1 이상 3 이하이면 보다 바람직하다. 또한, 볼록부(703)의 측면부는 직선형이 아니고, 팽창부를 갖는 형상이라도 좋다. 또한, 요철 구조(L)의 볼록부(703) 정상부에 요철 구조(A)가 형성되는 경우, LED용 패턴 웨이퍼(2)(710)를 예컨대 레이저 리프트 오프에 의해 제거하는 것이 용이하게 되므로, LED의 투입 전력당 발광 강도를 증가시킬 수 있다.
도 28C에 도시하는 구조에 의해, 상기 설명한 도 28A 및 도 28B의 구조에 의해 발현되는 효과를 조합시킬 수 있게 된다.
도 28에서는, 요철 구조(L)가 복수의 독립된 볼록부(703)로 구성되는 경우를 예시했지만, 요철 구조(L)는 복수의 독립된 오목부(704)로 구성되어 있어도 좋다.
도 30은 본 실시형태에 따른 LED용 패턴 웨이퍼(2)의 다른 예를 도시하는 단면 개략도이다. 도 30A은, 요철 구조(L)가 독립된 복수의 오목부(704)로 구성되는 동시에, 요철 구조(L)의 볼록부(703)의 표면에 요철 구조(A)가 형성되는 경우이다. 도 30B는, 요철 구조(L)가 독립된 복수의 오목부(704)로 구성되는 동시에, 요철 구조(L)의 오목부(704)의 표면에 요철 구조(A)가 형성되는 경우이다. 도 30C는, 요철 구조(L)가 독립된 복수의 오목부(704)로 구성되는 동시에, 요철 구조(L)의 볼록부(703) 및 오목부(704)의 표면에 요철 구조(A)가 형성되는 경우이다.
도 30A에 도시하는 것과 같이, 요철 구조(L)의 볼록부(703)에 요철 구조(A)가 형성됨으로써 내부 양자 효율(IQE)을 양호하게 향상시킬 수 있다. 또한, 요철 구조(L)가 독립된 복수의 오목부(704)로 구성되므로, 요철 구조(L)의 오목부(704)의 내부에 공동을 형성하기가 용이하게 된다. 이 경우, 레이저 리프트 오프에 의한 LED용 패턴 웨이퍼(2)의 제거 정밀도가 향상된다. 더욱이, 공동을 형성하는 경우, 반도체층과 공동의 굴절율의 차가 매우 커지므로, 광 추출 효율(LEE)의 증가 정도가 급증한다. 이것은, 도 30B 또는 도 30C에 도시하는 요철 구조에 관해서도 마찬가지이다.
이상 설명한 것과 같이, 요철 구조(A)의 주된 기능은 내부 양자 효율(IQE)의 개선과 크랙의 억제이다. 이 때문에, 요철 구조(A)의 재질은, LED용 웨이퍼(702)를 구성하는 재질과 동일하면 바람직하다. 한편, 요철 구조(L)의 주된 기능은 광 추출 효율(LEE)의 개선이다. 이 때문에, 요철 구조(L)의 재질은, LED용 웨이퍼(702)와 동일하더라도 다르더라도 좋다. 예컨대, 요철 구조(A) 및 요철 구조(L) 모두 사파이어, SiC(탄화규소), 질화물 반도체, Si(실리콘) 또는 스피넬로 구성되는 경우나, 요철 구조(A)가 사파이어, SiC, 질화물 반도체, Si 또는 스피넬로 구성되고, 요철 구조(L)가 금속 알루미늄, 비정질 산화알루미늄, 다결정 산화알루미늄, 다결정 사파이어, 규소 산화물(SiO2), 규소 질화물(Si3N4), 은(Ag), 크롬(Cr), 니켈(Ni), 금(Au) 혹은 백금(Pt) 중, 어느 하나 또는 2 이상의 혼합물로 구성되는 경우를 들 수 있다.
도 27C는, 본 실시형태에 따른 LED용 패턴 웨이퍼(2)의 다른 예를 도시하는 단면 모식도이다. 도 27C에 도시하는 것과 같이, LED용 패턴 웨이퍼(2)(710)의 표면에 구조 밀도가 높은 요철 구조(A)가 형성되고, 요철 구조(A)의 표면의 적어도 일부의 위에 체적 변화가 큰 요철 구조(L)가 형성된다. 보다 구체적으로는, LED용 웨이퍼(702)의 주면에, 복수의 볼록부(705) 및 오목부(706)로 구성된 요철 구조(A)가 형성되고, 또한 요철 구조(A)의 표면이 일부 노출하도록 상호 이격되어 복수의 볼록부(703)가 형성되어, 요철 구조(L)를 구성하고 있다.
이러한 구성에 의해, 요철 구조(L)를 구성하는 볼록부(703) 사이에 노출되는 요철 구조(A)에 의해 크랙을 개선하여 내부 양자 효율(IQE)을 향상시킬 수 있게 되고, 요철 구조(L)에 의한 광학적 산란성(광 회절 또는 광 산란)에 의해 광 추출 효율(LEE)을 향상시킬 수 있다.
도 27C에 도시하는 것과 같이, 요철 구조(A)의 표면의 일부에 요철 구조(L)가 형성됨으로써 내부 양자 효율(IQE)을 향상시키면서 또 광 추출 효율(LEE)을 향상시킬 수 있다. 이것은, 요철 구조(A)에 의해 반도체층의 핵의 부착, 성장, 그리고 성장하는 반도체층끼리의 합체를 양호하게 할 수 있기 때문에, 전위의 충돌이 양호하게 일어나 내부 양자 효율(IQE)이 향상되는 동시에, 상기 합체 부위를 분산화할 수 있기 때문에, 크랙을 억제할 수 있기 때문이다. 더욱이, 요철 구조(L)에 의한 광학적 산란성에 의해 도파 모드를 어지럽힐 수 있기 때문이다.
요철 구조(L)의 재질과 LED용 웨이퍼(702)의 재질이 다른 경우, 요철 구조(L)는, 원반형이나 n각기둥(n≥3)형과 같은, 볼록부 정상부의 폭과 볼록부 바닥부의 폭이 실질적으로 같은 구조라도 좋다. 특히, 제1 반도체층 내에 발생하는 크랙을 보다 양호하게 억제한다는 관점에서, 요철 구조(L)의 볼록부 정상부의 폭은 요철 구조(L)의 볼록부 바닥부의 폭보다도 작은 구조이면 바람직하다.
한편, 요철 구조(L)와 LED용 웨이퍼(702)의 재질이 동일한 경우, 요철 구조(L)의 볼록부(703)의 정상부에서 발생하는 전위를 억제하기 위해서, 요철 구조(L)의 볼록부(703)의 정상부는 그 바닥부보다도 작은 구조이면 바람직하다. 특히, 요철 구조(L)의 볼록부(703)의 정상부가 그 측면부와 연속하여 이어지는 구조, 바꿔 말하면 볼록부 정상부의 폭이 0에 점차 근접하는 구조이면 바람직하다. 한편, LED용 패턴 웨이퍼(1)에 있어서의 검토로부터, 볼록부 정상부의 폭이 0에 점차 근접한다고 하는 표현은, 테이블 톱의 크기가 100 nm 이하인 경우를 포함하는 것으로서 해석할 수 있다고 생각할 수도 있다.
더욱이, 요철 구조(L)에 의해서도 내부 양자 효율(IQE)을 보다 향상시킨다는 관점에서, 요철 구조(L)는 복수의 볼록부(703)로 구성되는 도트 구조이면 바람직하다. 이것은, 볼록부(703) 사이에 형성되는 오목부(704)로부터 성장하는 반도체층 내부의 전위를, 가로 방향 성장에 의해 저감할 수 있기 때문이다. 동일한 효과에서 볼 때, 요철 구조(L)의 볼록부 정상부의 폭은 볼록부 바닥부의 폭보다도 작으면 바람직하다.
한편, 내부 양자 효율(IQE)을 보다 향상시킨다는 관점에서, 요철 구조(A)는, 복수의 볼록부(705)로 구성되는 도트 구조이면서 또 요철 구조(A)의 오목부(706)의바닥부는 평탄면을 갖는 것이 바람직하다. 더욱이, 요철 구조(A)의 볼록부 정상부의 폭이 볼록부 바닥부의 폭보다도 작은 구조이면, 전위 분산화가 보다 촉진되기 때문에 바람직하다.
이상 설명한 것과 같이, 요철 구조(A)의 주된 기능은 내부 양자 효율(IQE)의 개선이다. 이 때문에, 요철 구조(A)의 재질은, LED용 웨이퍼(702)를 구성하는 재질이면 바람직하다. 한편, 요철 구조(L)의 주된 기능은 광 추출 효율(LEE)의 개선이다. 이 때문에, 요철 구조(L)의 재질은, LED용 웨이퍼(702)와 같더라도 다르더라도 좋다.
본 실시형태에 따른 LED용 패턴 웨이퍼(2)(710)를 사용함으로써, 이미 설명한 원리에 의해, 크랙이 억제되면서 또 내부 양자 효율(IQE)이 높은 반도체층을 얻을 수 있다. 또한, LED 칩에 있어서, 높은 광 추출 효율(LEE)을 발휘한다. 즉, 효율적으로 발광하는 동시에, 발광한 빛을 LED 칩의 외부로 효과적으로 추출하는 동시에, LED 칩의 신뢰성을 향상시킬 수 있다. 이 때문에, 본 실시형태에 따른 LED용 패턴 웨이퍼(2)(710)를 사용하여 제조된 LED 소자는 발열량이 작아진다. 발열량이 작아지는 것은, LED 소자의 장기간 안정성을 향상시킬 뿐만 아니라, 방열 대책에 따른 부하(예컨대, 방열 부재를 과대히 설치하는 것)를 저감할 수 있다는 것을 의미한다.
LED용 웨이퍼(702)와 요철 구조의 재질이 다른 경우의 요철 구조를 구성하는 재료로서는, 예컨대, 상기 설명한 LED용 웨이퍼(702)의 재질이나, 금속 알루미늄, 비정질 산화알루미늄, 다결정 산화알루미늄, 다결정 사파이어, 규소 산화물(SiO2), 규소 질화물(Si3N4), 은(Ag), 크롬(Cr), 니켈(Ni), 금(Au) 혹은 백금(Pt) 중, 어느 하나 또는 2 이상의 혼합물을 사용할 수 있다.
<<LED용 패턴 웨이퍼(2)의 제조 방법>>
이어서, 본 발명의 실시형태에 따른 LED용 패턴 웨이퍼(2)(710)의 제조 방법에 관해서 설명한다.
본 실시형태에 따른 LED용 패턴 웨이퍼(2)(710)는, 상기 설명한 조건을 만족한 요철 구조를 구비하면, 그 제조 방법은 한정되지 않으며, LED용 패턴 웨이퍼(1)와 같은 제조 방법에 의해 제조할 수 있다.
LED용 패턴 웨이퍼(2)(710)의 경우, 요철 구조(L)를 제작하고, 이어서 요철 구조(A)를 제작함으로써, 요철 구조(720)를 제조할 수 있다. 요철 구조(L)의 제조 방법은 두 가지로 분류할 수 있다.
(1) LED용 웨이퍼를 직접 가공하여 요철 구조(L)를 형성하는 경우
LED용 웨이퍼(702)를 직접 가공하여 요철 구조(L)를 형성하는 방법으로서는, 전사법, 포토리소그래피법, 열리소그래피법, 전자선묘화법, 간섭노광법, 나노 입자를 마스크로 한 리소그래피법, 자기 조직화 구조를 마스크로 한 리소그래피법 등에 의해 제조할 수 있다. 특히, LED용 웨이퍼(702)의 요철 구조의 가공 정밀도나 가공 속도의 관점에서, 포토리소그래피법 또는 전사법을 채용하면 바람직하다. 한편, 에칭 방법은 습식 에칭이라도 건식 에칭이라도 좋다. 특히, 요철 구조(L)의 볼록부 측면의 면방위를 정밀하게 제어하는 경우는, 습식 에칭이면 바람직하다. 한편, 요철 구조(L)의 형상 정밀 제어라는 관점에서는, 건식 에칭법이 바람직하며, LED용 패턴 웨이퍼(1)에서 설명한 건식 에칭법을 채용할 수 있다. 전사법에 관해서는, LED용 패턴 웨이퍼(1)에서 설명한 것과 같다.
(2) 요철 구조(L)를 LED용 웨이퍼 상에 별도 형성하는 경우
요철 구조(L)를 LED용 웨이퍼(702) 상에 별도 형성하는 방법으로서는, 전사법, 입자를 내포하는 박막을 LED용 웨이퍼(702) 상에 성막하고, 그 후 입자 사이를 채우는 바인더를 제거하는 방법이나, LED용 웨이퍼(702) 상에 성막한 레지스트의 일부를 제거하고, 제거된 부분에 요철 구조(L)를 구성하는 재료를 채우고(예컨대, 증착이나 스퍼터법, 전기주조법 등), 마지막으로 레지스트를 제거하는 방법이나, LED용 웨이퍼(702) 상에 요철 구조(L)의 재료를 성막하고, 성막된 요철 구조(L)의 재료를 직접 가공하는 방법 등을 들 수 있다.
상기 설명한 방법에 의해 요철 구조(L)를 제작하고, 이어서 요철 구조(A)를 제작함으로써 요철 구조(720)를 제조할 수 있다.
요철 구조(A)를 요철 구조(L) 상에 형성하는 방법으로서는, 전사법, 포토리소그래피법, 열리소그래피법, 전자선묘화법, 간섭노광법, 나노 입자를 마스크로 한 리소그래피법, 자기 조직화 구조를 마스크로 한 리소그래피법 등을 들 수 있다. 특히, LED용 패턴 웨이퍼의 요철 구조의 가공 정밀도나 가공 속도의 관점에서, 나노 입자를 마스크로 한 리소그래피법 또는 전사법을 채용하면 바람직하다. 전사법에 관해서는 후술한다.
또한, 요철 구조(A)를 제작하고, 이어서 요철 구조(L)를 제작함에 의해서도, 요철 구조(720)를 제조할 수 있다.
요철 구조(A)를 형성하는 방법으로서는, 전사법, 포토리소그래피법, 열리소그래피법, 전자선묘화법, 간섭노광법, 나노 입자를 마스크로 한 리소그래피법, 자기 조직화 구조를 마스크로 한 리소그래피법 등을 들 수 있다. 특히, 요철 구조의 가공 정밀도나 가공 속도의 관점에서, 나노 입자를 마스크로 한 리소그래피법 또는 전사법을 채용하면 바람직하다. 전사법에 관해서는, LED용 패턴 웨이퍼(1)에서 설명한 것과 같다.
요철 구조(A)를 구비한 LED용 웨이퍼에 대하여, 요철 구조(L)를 제작함으로써 요철 구조(720)를 제조할 수 있다.
요철 구조(A)를 더 가공함으로써, 요철 구조(720)를 제조할 수 있다. 요철 구조(A)를 더 가공하는 방법으로서는, 전사법, 포토리소그래피법, 열리소그래피법, 전자선묘화법, 간섭노광법, 나노 입자를 마스크로 한 리소그래피법, 자기 조직화 구조를 마스크로 한 리소그래피법 등에 의해 제조할 수 있다. 특히, LED용 패턴 웨이퍼(2)(710)의 요철 구조의 가공 정밀도나 가공 속도의 관점에서, 포토리소그래피법 혹은 전사법을 채용하면 바람직하다. 전사법에 관해서는, LED용 패턴 웨이퍼(1)에서 설명한 것과 같다.
LED용 웨이퍼(702)에 요철 구조(720)를 갖는 요철 구조층을 별도 형성하는 경우, 요철 구조(A)를 제작하고, 이어서 요철 구조(L)를 제작함으로써, 요철 구조(720)를 제조할 수 있다.
요철 구조(A)를 형성하는 방법으로서는, 전사법, 포토리소그래피법, 열리소그래피법, 전자선묘화법, 간섭노광법, 나노 입자를 마스크로 한 리소그래피법, 자기 조직화 구조를 마스크로 한 리소그래피법 등을 들 수 있다. 특히, 요철 구조의 가공 정밀도나 가공 속도의 관점에서, 나노 입자를 마스크로 한 리소그래피법 또는 전사법을 채용하면 바람직하다. 전사법에 관해서는, LED용 패턴 웨이퍼(1)에서 설명한 것과 같다.
요철 구조(A)를 구비한 LED용 웨이퍼에 대하여, 별도로 요철 구조(L)를 형성함으로써 LED용 패턴 웨이퍼(2)(710)를 제조할 수 있다.
요철 구조(L)를 별도 형성하는 방법으로서는, 예컨대, 전사법, 입자를 내포하는 박막을 LED용 웨이퍼(702) 상에 성막하고, 그 후 입자 사이를 채우는 바인더를 제거하는 방법을 들 수 있다. 또한, LED용 웨이퍼(702) 상에 성막한 레지스트의 일부를 제거하고, 제거된 부분에 요철 구조(L)를 구성하는 재료를 채우고(예컨대, 증착이나 스퍼터법, 전기주조법 등), 마지막으로 레지스트를 제거하는 방법을 들 수 있다. 또한, 요철 구조(L)의 재료를 성막하여, 성막된 요철 구조(L)의 막을 직접 가공하는 방법을 들 수 있다.
실시예
이하, 본 발명의 효과를 확인하기 위해서 행한 실시예에 관해서 설명한다.
이하의 설명에서 사용하는 기호는 다음의 의미를 나타낸다.
·DACHP…불소 함유 우레탄(메트)아크릴레이트(OPTOOL(등록상표) DAC HP(다이킨고교사 제조))
·M350…트리메틸올프로판(EO 변성)트리아크릴레이트(도아고세이사 제조 M350)
·I.184…1-히드록시시클로헥실페닐케톤(BASF사 제조 Irgacure(등록상표, 이하 동일) 184)
·I.369…2-벤질-2-디메틸아미노-1-(4-모르폴리노페닐)-부타논-1(BASF사 제조 Irgacure 369)
·TTB…티탄(IV)테트라부톡시드 모노머(와코쥰야쿠고교사 제조)
·SH710…페닐 변성 실리콘(도오레다우코닝사 제조)
·3APTMS…3-아크릴옥시프로필트리메톡시실란(KBM5103(신에츠실리콘사 제조))
·MEK… 메틸에틸케톤
·MIBK…메틸이소부틸케톤
·DR833…트리시클로데칸디메탄올디아크릴레이트(SR833(SARTOMER사 제조))
·SR368…트리스(2-히드록시에틸)이소시아누레이트트리아크릴레이트(SR833(SARTOMER사 제조))
LED용 패턴 웨이퍼(1)를 제작하고, LED용 패턴 웨이퍼(1)를 사용하여, LED용 에피택셜 웨이퍼를 제작하여, 내부 양자 효율(IQE) 및 크랙을 평가했다. 이어서, 칩화하여, LED의 효율을 비교했다.
이하의 검토에서는, LED용 패턴 웨이퍼(1)를 제작하기 위해서, 우선 (1) 원통형 마스터 몰드를 제작하고, (2) 원통형 마스터 몰드에 대하여 광전사법을 적용하여, 릴형 수지 몰드를 제작했다. (3) 그 후, 릴형 수지 몰드를 나노 가공용 필름으로 가공했다. 이어서, (4) 나노 가공용 필름을 사용하여, LED용 패턴 웨이퍼(1)를 제작했다. 마지막으로, (5) LED용 패턴 웨이퍼(1)를 사용하여, LED용 에피택셜 웨이퍼를 제작하고, 성능을 평가했다. 한편, 요철 구조(A)는, (1)에서 제작하는 원통형 마스터 몰드의 요철 구조, (3)에서 행하는 광전사법, (4)에서 제작하는 나노 가공용 필름에 의해 제어했다.
(1) 원통형 마스터 몰드의 제작
반도체 레이저를 이용한 직접 묘화 리소그래피법에 의해 원통형 석영 유리의 표면에 요철 구조를 형성했다. 우선 원통형 석영 유리 표면 상에, 스퍼터링법에 의해 레지스트층을 성막했다. 스퍼터링법은, 타겟(레지스트층)으로서, 3 인치φ의 CuO(8 atm% Si 함유)를 이용하여, RF 100 W의 전력으로 실시하여, 20 nm의 레지스트층을 성막했다. 이어서, 원통형 석영 유리를 회전시키면서, 파장 405 nmn 반도체 레이저를 이용하여 전면을 노광했다. 그 후, 노광된 레지스트층에 대하여, 파장 405 nm의 반도체 레이저를 사용하여, 펄스 노광을 했다. 한편, 펄스 패턴은 정육방 배열이 되도록 설정했다. 이어서, 노광 후의 레지스트층을 현상했다. 레지스트층의 현상은, 0.03 wt%의 글리신 수용액을 이용하여, 240초간 처리로 했다. 이어서, 현상한 레지스트층을 마스크로 하여, 건식 에칭에 의한 에칭층(석영 유리)의 에칭을 했다. 건식 에칭은, 에칭 가스로서 SF6을 이용하고, 처리 가스압 1 Pa, 처리 전력 300 W의 조건으로 실시했다. 마지막으로, 표면에 요철 구조가 부여된 원통형 석영 유리로부터, 레지스트층 잔사만을, pH 1의 염산을 이용하여 박리했다. 박리 시간은 6분간으로 했다.
얻어진 원통형 석영 유리의 요철 구조에 대하여, 불소계 이형제인 듀라사프(등록상표, 이하 동일) HD-1101Z(하베스사 제조)를 도포하여, 60℃에서 1시간 가열 후, 실온에서 24시간 정치하여 고정화했다. 그 후, 듀라사프 HD-ZV(하베스사 제조)로 3회 세정하여, 원통형 마스터 몰드를 얻었다.
(2) 릴형 수지 몰드의 제작
제작한 원통형 마스터 몰드를 주형으로 하고, 광나노임프린트법을 적용하여, 연속적으로 릴형 수지 몰드 G1을 제작했다. 이어서, 릴형 수지 몰드 G1을 템플릿으로 하여, 광나노임프린트법에 의해, 연속적으로 릴형 수지 몰드 G2를 얻었다.
PET 필름 A-4100(도요보세키사 제조: 폭 300 mm, 두께 100 ㎛)의 이접착면에 마이크로 그라비아 코팅(야스이세이키사 제조)에 의해, 도포 막 두께 3 ㎛가 되도록 이하에 나타내는 재료 1을 도포했다. 이어서, 원통형 마스터 몰드에 대하여, 재료 1이 도포된 PET 필름을 닙롤로 압박하고, 대기 하에, 온도 25℃, 습도 60%로, 램프 중심 하에서의 적산 노광량이 1500 mJ/㎠가 되도록, 퓨전 UV 시스템 재팬가부시키가이샤 제조 UV 노광 장치(H 벌브)를 이용하여 자외선을 조사하고, 연속적으로 광경화를 실시하여, 표면에 요철 구조가 전사된 릴형 수지 몰드 G1(길이 200 m, 폭 300 mm)을 얻었다. 여기서, 닙롤의 압압에 의해, PET 필름 상에 형성되는 재료 1의 경화체의 막 두께가 1500 nm가 되도록 조정했다.
이어서, 릴형 수지 몰드 G1을 템플릿으로서 선정하고, 광나노임프린트법을 적용하여 연속적으로 릴형 수지 몰드 G2를 제작했다.
PET 필름 A-4100(도요보세키사 제조: 폭 300 mm, 두께 100 ㎛)의 이접착면에 마이크로 그라비아 코팅(야스이세이키사 제조)에 의해, 재료 1을 도포 막 두께 3 ㎛가 되도록 도포했다. 이어서, 릴형 수지 몰드 G1의 요철 구조면에 대하여, 재료 1이 도포된 PET 필름을 닙롤(0.1 MPa)로 압박하고, 대기 하에, 온도 25℃, 습도 60%로, 램프 중심 하에서의 적산 노광량이 1200 mJ/㎠가 되도록, 퓨전 UV 시스템 재팬가부시키가이샤 제조 UV 노광 장치(H 벌브)를 이용하여 자외선을 조사하고, 연속적으로 광경화를 실시하여, 표면에 요철 구조가 전사된 릴형 수지 몰드 G2(길이 200 m, 폭 300 mm)를 복수 얻었다.
재료 1…DACHP:M350:I.184:I.369=17.5 g:100 g:5.5 g:2.0 g
(3) 나노 가공용 필름의 제작
릴형 수지 몰드 G2의 요철 구조면에 대하여, 하기 재료 2의 희석액을 도공했다. 이어서, 재료 2를 요철 구조 내부에 내포하는 릴형 수지 몰드 G2의 요철 구조면 상에, 하기 재료 3의 희석액을 도공하여, 나노 가공용 필름을 얻었다.
재료 2…TTB:3APTMS:SH710:I.184:I.369=65.2 g:34.8 g:5.0 g:1.9 g:0.7 g
재료 3…바인딩 중합체:SR833:SR368:I.184:I.369=38 g:11.5 g:11.5 g:1.47 g:0.53 g
바인딩 중합체…벤질메타크릴레이트 80 질량%, 메타크릴산 20 질량%의 2원 공중합체의 메틸에틸케톤 용액(고형분 50%, 중량 평균 분자량 29000)
(2) 릴형 수지 몰드의 제작과 같은 장치를 사용하여, PGME, 아세톤 및 이소프로판올의 혼합 용제로 희석한 재료 2를, 릴형 수지 몰드 G2의 요철 구조면 상에 직접 도공했다. 여기서, 희석 농도는, 단위 면적당 도공 원료(혼합 용제로 희석한 재료 2) 중에 포함되는 고형분량이, 단위 면적당 요철 구조의 체적보다도 20% 이상 작아지도록 설정했다. 도공 후, 105℃의 송풍 건조로 안을 5분간 걸쳐 통과시키고, 재료 2를 요철 구조 내부에 내포하는 릴형 수지 몰드 G2를 권취하여 회수했다.
이어서, 재료 2를 요철 구조 내부에 내포하는 릴형 수지 몰드 G2를 풀어내는 동시에, (2) 릴형 수지 몰드의 제작과 같은 장치를 사용하여, PGME, MEK, MIBK 및 아세톤의 혼합 용제로 희석한 재료 3을, 요철 구조면 상에 직접 도공했다. 여기서, 희석 농도는, 요철 구조 내부에 배치된 재료 2와 도공된 재료 3의 계면과, 재료 3의 표면과의 거리가 400 nm~800 nm가 되도록 설정했다. 도공 후, 105℃의 송풍 건조로 안을 5분간 걸쳐 통과시키고, 재료 3의 표면에 이형 처리를 실시한 PET 필름으로 이루어지는 커버 필름을 합쳐, 권취하여 회수했다.
(4) LED용 패턴 웨이퍼(1)(10)의 제조
LED용 패턴 웨이퍼(1)(10)로서는 A면(11-20)에 오리엔테이션 플랫이 있는 C면(0001)의 4 인치φ의 사파이어 웨이퍼를 사용했다.
사파이어 웨이퍼에 대하여 UV-O3 처리를 5분간 실시하여, 표면의 파티클을 제거하는 동시에, 친수화했다. 이어서, 나노 가공용 필름의 재료 3의 표면을, 사파이어 웨이퍼에 대하여 접합했다. 여기서, 릴형 수지 몰드 G2의 요철 구조는 복수의 오목부가 정육방 배열된 요철 구조이다. 즉, 나노 가공용 필름은, 6회 대칭의 오목부 배열을 구비하는 릴형 수지 몰드 G2를 포함한다. 여기서, 사파이어 웨이퍼의 결정축과, 나노 가공용 필름의 요철 구조의 배열축 A을 소정의 회전 시프트각(Θ) 범위 내에서 조정하여, 접합했다. 접합은, 회전 시프트각(Θ)을 조정하고, 사파이어 웨이퍼를 110℃로 가온한 상태에서 행했다. 이어서, 고압 수은등 광원을 사용하고, 중심 파장이 365 nm인 UV-LED 광원을 사용하여, 적산 광량이 1200 mJ/㎠가 되도록 릴형 수지 몰드 G2 너머로 광 조사했다. 그 후, 릴형 수지 몰드 G2를 박리했다.
얻어진 적층체(재료 2/재료 3/사파이어 웨이퍼로 이루어지는 적층체)의 재료 2면 측에서 산소 가스를 사용한 에칭(산소 애싱)을 하고, 재료 2를 마스크로서 선정하여 재료 3을 나노 가공하여, 사파이어 웨이퍼 표면을 부분적으로 노출시켰다. 산소 애싱은, 처리 가스압 1 Pa, 처리 전력 300 W의 조건으로 행했다. 이어서, 재료 2면 측에서 BCl3 가스와 Cl2 가스의 혼합 가스를 사용한 반응성 이온 에칭을 실시하여, 사파이어 웨이퍼를 나노 가공했다. 에칭은, ICP: 150 W, BIAS: 50 W, 압력 0.2 Pa로 실시하고, 반응성 이온 에칭 장치(RIE-101iPH, 삼코가부시키가이샤 제조)를 사용했다.
마지막으로, 황산 및 과산화수소수를 2:1의 중량비로 혼합한 용액으로 세정하여, 요철 구조(20), 즉 요철 구조(A)를 표면에 구비하는, 복수의 사파이어 웨이퍼를 얻었다.
사파이어 웨이퍼 상에 제작한 요철 구조(A)의 볼록부 정상부의 형상은, 반응성 이온 에칭의 처리 시간으로 조정했다. 즉, 재료 3이 완전히 소실되기 전에 반응성 이온 에칭을 정지시킴으로써, 볼록부 정상부에 테이블 톱이 있는 형상을 제작하고, 재료 3가 완전히 소실될 때까지 반응성 이온 에칭을 행함으로써, 볼록부 정상부에 테이블 톱이 없고 라운딩을 띤 정상부를 제작했다. 또한, 반응성 이온 에칭을 과잉으로 행하는, 즉 오버 에칭을 적용함으로써, 볼록부 바닥부의 직경(φ)을 조정했다.
(5) LED용 에피택셜 웨이퍼의 제작
얻어진 LED용 패턴 웨이퍼(1) 상에, 버퍼층으로서 AlxGa1 - xN(0≤x≤1)의 저온 성장 버퍼층을 100Å 성막했다. 이어서, 비도핑 제1 반도체층으로서, 비도핑 GaN을 성막하고, 도핑 제1 반도체층으로서, Si 도핑의 GaN을 성막했다. 이어서, 왜곡 흡수층을 설치하고, 그 후 발광 반도체층으로서, 다중 양자 우물의 활성층(웰층, 장벽층=비도핑의 InGaN, Si 도핑의 GaN)를 각각의 막 두께를 (60Å, 250Å)로 하여 웰층이 6층, 장벽층이 7층이 되도록 교대로 적층했다. 발광 반도체층 상에, 제2 반도체층으로서, 일렉트로블로킹층을 포함하도록 Mg 도핑의 AlGaN, 비도핑의 GaN, Mg 도핑의 GaN을 적층했다. 이어서, ITO를 성막하고, 에칭 가공한 후에 전극 패드를 부착했다. 이 상태에서, 프로버를 이용하여 p 전극 패드와 n 전극 패드 사이에 20 mA의 전류를 흘려 발광 출력을 측정했다.
내부 양자 효율(IQE)은 PL 강도로 결정했다. 내부 양자 효율(IQE)은, (단위 시간에 발광 반도체층에서 발생하는 광자의 수/단위 시간에 반도체 발광 소자에 주입되는 전자의 수)에 의해 정의된다. 본 실시예에서는, 상기 내부 양자 효율(IQE)을 평가하는 지표로서, (300 K로 측정한 PL 강도/10 K로 측정한 PL 강도)를 채용했다.
광 추출 효율(LEE)은, 발광 출력과 내부 양자 효율(IQE)로부터 계산하여 산출했다.
크랙은, 반도체층의 성막을 패싯 형성 과정에서 멈춘 상태의 LED용 에피택셜 웨이퍼에 대하여, 반도체층면 측에서, 광학 현미경, 원자간력 현미경 및 주사형 전자 현미경을 이용한 관찰을 하여 판단했다. 또한, 합쳐서 상기 LED용 에피택셜 웨이퍼를 할단하고, 반도체층의 단면에 대한 주사형 전자 현미경 관찰을 하여, 크랙을 평가했다.
(실시예 1, 비교예 1)
실시예 1 및 비교예 1에서는, 볼록부 정상부 형상의 영향을 조사했다. 볼록부 정상부의 형상은 주사형 전자 현미경을 이용하여 관찰했다. 요철 구조(A)는, 정육방 배열이었다. 즉, 6회 대칭 배열이었다. 또한, 평균 간격(Pave)으로서는, 300 nm와 900 nm의 두 가지를 제작했다. 회전 시프트각(Θ)은 30°로 했다. 이런 조건 하에, 볼록부 정상부가, 라운딩을 띤 각부인 형상인 경우(실시예 1)와, 테이블 톱이 있는 경우(비교예 1)를 비교했다. 제작한 샘플을 표 1에 기재했다. 한편, 실시예 1의 볼록부 정상부의 단면에 대한 형상은 콘 형상이었다.
표 1로부터 알 수 있는 것과 같이, 볼록부 정상부의 형상이 라운딩을 띤 각부인 경우(실시예 1), 내부 양자 효율(IQE)이 향상되는 동시에, 크랙이 저감하고 있는 것을 알 수 있다. 우선, 내부 양자 효율(IQE)에 관해서는, 볼록부 정상부의 형상이 라운딩을 띤 각부인 경우(실시예 1), 투과형 전자 현미경 관찰로부터, 요철 구조(A)의 오목부 근방에서 전위끼리가 충돌하여 소실되고 있는 것이 확인되었으므로, 전위 밀도가 저감했기 때문이라고 생각된다. 한편, 볼록부 정상부에 테이블 톱이 있는 경우(비교예 1), 테이블 톱 위에서 전위가 생성되어, 그 전위가 반도체층의 두께 방향으로 성장하고 있는 것이 관찰되었다. 즉, 전위끼리의 충돌 빈도는 적고, 전위 밀도가 높으므로, 내부 양자 효율(IQE)의 개선 정도가 낮다고 생각된다. 이어서, 크랙에 관해서, 반도체층의 성장을 도중에 멈추고, 표면에 대한 주사형 전자 현미경 관찰을 이용하여 상세히 관찰한 바, 볼록부 정상부에 라운딩이 있는 경우(실시예 1)는, 요철 구조(A)의 오목부보다 우선적으로 반도체층이 성장하고, 성장한 반도체층끼리 양호하게 합체하는 모습이 관찰되었다. 보다 구체적으로는, 크랙이란, 형성된 패싯에 의한 6각형의 개구부에 주목했을 때에, 어떤 개구부와 그것에 인접하는 개구부에 있어서, 상호 대향하는 변에 수직인 방향으로 달리는 균열의 밀도이다. 평균 간격(Pave)이 300 nm 및 900 nm인 경우, 크랙 밀도는 각각 39×109/㎠ 및 41×109/㎠였다. 한편, 볼록부 정상부에 테이블 톱이 있는 경우(비교예 1), 볼록부 정상부 위로부터 성장하는 반도체층의 영향으로, 볼록부 정상부와 볼록부의 측면부로 구성되는 볼록부의 정상부의 외연부 근방에 부분적으로 보이드가 형성되는 것이 관찰되었다. 이 보이드를 계기로 크랙이 발생한 것으로 추정된다. 보다 구체적으로는, 평균 간격(Pave)이 300 nm 및 900 nm인 경우, 크랙 밀도는 각각 93×109/㎠ 및 99×109/㎠였다.
(실시예 2, 비교예 2)
실시예 2 및 비교예 2에서는, 회전 시프트각(Θ)의 영향을 조사했다. 요철 구조(A)의 배열은 정육방 배열, 즉 6회 대칭의 배열이다. 또한, 평균 간격(Pave)은 전부 300 nm, 볼록부 정상부의 형상은 전부 라운딩이 있는 각부이며, 실시예 1의 형상과 같게 했다. 회전 시프트각(Θ)을 파라미터로 하여, 0°부터 10° 피치로 30°까지 변화시켰다. 평가한 샘플을 표 2에 정리했다. 표 2에 기재한 샘플에서는, 내부 양자 효율(IQE)은 어느 샘플이나 대략 동일하며, 약 90%였다.
표 2의 평가 항목의 크랙은, 회전 시프트각(Θ)이 0°인 경우(비교예 2)를 1로 하여 규격화했다. 보다 구체적으로는, 회전 시프트각(Θ)이 0°, 10°, 20°, 및 30°로 변화됨에 따라서, 크랙 밀도는, 81×109/㎠, 72×109/㎠, 58×109/㎠ 및 53×109/㎠였다. 표 2로부터, 회전 시프트각(Θ)이 커지면, 크랙이 저하하는 것을 알 수 있다. 이것은, 회전 시프트각(Θ)이 커짐으로써, 반도체층의 요철 구조(A)의 오목부 바닥부에 대한 핵의 부착성이 양호하게 되는 것과, 성장하는 반도체층이 통과하는 볼록부의 밀도가 저감되기 때문이라고 생각된다. 또한, 회전 시프트각이 클수록 크랙이 양호하게 되는 것은, 볼록부 바닥부의 직경의 영향으로 추정된다. 즉, 볼록부 바닥부의 직경도 포함시킨 성장하는 반도체층이 통과하는 볼록부 밀도를 생각하면, 회전 시프트각(Θ)이 약 20°초과인 부근부터 그 밀도의 저하가 현저하게 되기 때문이라고 생각된다.
이상, 실시예 1 및 실시예 2로부터, 요철 구조(A)의 볼록부 정상부는 라운딩을 띤 각부이며 또한 회전 시프트각(Θ)이 0°초과 영역이 바람직하다는 것을 알 수 있었다. 이미 다른 검토로서 도 13 및 도 14에서 기술한 것과 같이, 크랙 밀도는 70×109 개/㎠ 이하의 영역에서, 반도체층의 FWHM 및 CL 암전 밀도가 효과적으로 개선되었기 때문에, 회전 시프트각(Θ)을 0°초과 설정하고, 동시에 볼록부 정상부의 형상을 곡율 반경이 0 초과인 각부로 함으로써, 크랙 억제의 효과에 의해, 반도체층의 결정 품위가 크게 향상된다고 생각할 수 있다. 한편, 본 실시예에서는, 회전 시프트각(Θ)의 제어성은 ±1°이다. 회전 시프트각(Θ)이 10° 이상에서 크랙 억제가 보다 효과적이었다. 특히, 회전 시프트각(Θ)은, 10°, 20°, 30°로 커짐에 따라서 크랙 저감 효과가 커지는 것을 알 수 있다. 한편, 가장 바람직하게는, Θ은 30°, 즉 (180/n)°=(180/6)°인 경우였다. 한편, 상기 결과는, 절대치의 차는 있지만, 도 15에 도시하는 형상을 갖는 LED용 패턴 웨이퍼(1)에 대하여도 같은 경향이 관찰되었다. 이로부터, 곡율 반경이 0 초과인 각부를 갖는 볼록부 정상부에 의해 구성되는 요철 구조(A)를 포함하는 LED용 패턴 웨이퍼(1)를 사용함으로써, 회전 시프트각(Θ)의 효과를 뽑아내어, 크랙을 효과적으로 억제할 수 있다는 것을 알 수 있었다.
(실시예 3)
실시예 3에서는, 평균 간격(Pave)의 보다 바람직한 범위를 조사했다. LED용 패턴 웨이퍼(1)의 요철 구조(A)는 정육방 배열(6회 대칭 배열), 볼록부 정상부의 형상은 라운딩을 띤 각부, 볼록부 정상부 단면 형상은 돔형, 그리고 회전 시프트각(Θ)은 30°로 했다. 파라미터는, 평균 간격(Pave)이며, 200 nm 내지 1800 nm의 범위에서 조정했다. 제작한 샘플을 표 3에 정리했다.
표 3으로부터, 평균 간격(Pave)이 작을수록, 내부 양자 효율(IQE)이 향상되는 것을 알 수 있었다. 이것은, 평균 간격(Pave)이 작을수록 요철 구조(A)의 밀도가 향상되기 때문에, 반도체층의 전위를 분산화할 수 있기 때문으로 추정된다. 보다 구체적으로는, 성장하는 반도체층끼리의 합체 빈도를 높게 하는 동시에, 합체 부위를 분산화할 수 있기 때문이라고 생각된다. 특히, 이 현상은, 볼록부 정상부의 형상이 라운딩을 띤 각부임으로써 발현되는 것이 확인되었다. 즉, 표 3에는 기재하지 않은 테이블 톱이 있는 볼록부를 제작한 경우, 그 볼록부 정상부 상에 위치하는 반도체층 내에 전위가 확인되었다. 이 때문에, 내부 양자 효율(IQE)이 저하하는 경향이 있었다.
한편, LED의 발광 출력을 평가한 바, 평균 간격(Pave)이 200 nm인 경우보다도 평균 간격(Pave)이 300 nm인 경우가 컸다. 또한, 평균 간격(Pave)이 1200 nm 및 1500 nm인 경우에 비해서, 평균 간격(Pave)이 900 nm인 경우 쪽이 발광 출력이 컸다. 더욱이, 평균 간격(Pave)이 900 nm인 경우에 비해서, 평균 간격(Pave)이 300 nm인 경우 쪽이 발광 출력이 컸다. 이와 같이, 내부 양자 효율(IQE)의 크기만으로 LED 칩의 성능이 결정되지 않음을 알 수 있다. 이것은, 광 추출 효율(LEE)의 영향이다. 발광 출광이 큰 순으로 늘어놓으면, 평균 간격(Pave)이, 300 nm, 900 nm, 700 nm, 450 nm, 1200 nm, 200 nm, 1800 nm였다. 이것은, 평균 간격(Pave)이 300 nm인 경우, 광 회절이 매우 강하게 작용하여, 회절 모드수는 한정되지만, 소정 방향으로의 회절 강도가 크다고 생각된다. 이어서, 평균 간격(Pave)이 900 nm 및 700 nm이면, 회절 모드 강도는 작아지지만, 회절 모드수가 크게 증가하기 때문이라고 생각된다. 평균 간격이 1000 nm 초과인 경우, 광산란성이 지나치게 강하게 되기 때문에, LED 칩 내부에서 도파하고 있던 빛이, 그 진행 방향이 한번 흐트러지고, 재차 도파할 확률이 발생하게 되기 때문에, 발광 출력이 저하한다고 생각된다. 이상으로부터, 평균 간격(Pave)이 작을수록 내부 양자 효율(IQE)가 커지는 것을 알 수 있었다. 또한, LED용 에피택셜 웨이퍼는, 평균 간격(Pave)이 200 nm~1200 nm가 바람직하고, 300 nm~900 nm가 보다 바람직하다는 것을 알 수 있었다.
(실시예 4)
실시예 4에서는, 요철 구조(A)의 듀티의 보다 바람직한 범위를 조사했다. LED용 패턴 웨이퍼(1)의 요철 구조(A)는 정육방 배열(6회 대칭 배열), 볼록부 정상부의 형상은 라운딩을 띤 각부, 볼록부 정상부의 단면 형상은 돔형, 그리고 회전 시프트각(Θ)은 30°, 평균 간격(Pave)은 700 nm로 했다. 파라미터는 듀티가고, 0.29 내지 0.93의 범위에서 조정했다. 제작한 샘플을 표 4에 정리했다.
표 4로부터, 듀티가 0.86과 0.93 사이에서 내부 양자 효율(IQE)이 크게 변하고 있는 것을 알 수 있다. 이것은, 듀티가 0.93인 경우, 오목부 바닥부의 크기가, 반도체층의 안정적인 핵의 크기보다도 작아지고 있기 때문이라고 생각된다. 즉, 핵의 부착과 성장성이 다소 손상되기 때문에, 전위 저감 효과가 낮아져, 내부 양자 효율(IQE)이 저하한 것으로 추정된다. 한편, 듀티가 클수록 광 추출 효율(LEE)이 향상되는 것을 알 수 있다. 이것은, 광자에서 본 볼록부의 체적이 커지기 때문에, 광 회절의 모드수가 증가하기 때문이라고 생각된다. 한편, 크랙에 관해서는, 모든 샘플에서 대략 동일했다. 이상으로부터, LED용 에피택셜 웨이퍼로서 본 경우, 요철 구조(A)의 듀티는 0.93 미만인 것이 바람직하다는 것을 알 수 있다. 또한, 외부 양자 효율(EQE)을 보다 크게 한다는 관점에서, 0.57 이상인 것이 바람직하고, 0.71 이상이면 보다 바람직하다는 것을 알 수 있었다. 한편, 크랙 밀도는, 40×109/㎠~50×109/㎠ 사이에 있었다.
(실시예 5)
실시예 5에서는, LED용 에피택셜 웨이퍼의 제1 반도체층의 두께와 요철 구조(A)의 관계의 보다 바람직한 범위를 조사했다. 비도핑 제1 반도체층의 막 두께(Hbu) 및 도핑 제1 반도체층의 막 두께(Hbun), 그리고 요철 구조(A)의 평균 간격(Pave)과 평균 높이(Have)를 파라미터로 하여, 내부 양자 효율(IQE), 크랙 및 LED용 에피택셜 웨이퍼의 휘어짐을 평가했다.
검토 결과를 표 5에 정리했다. 한편, 표 5에 기재한 용어의 의미는 다음과 같다.
·No.: 샘플의 관리 번호
·n: 요철 구조(A)의 배열 차수(n회 대칭 배열의 n)
·Pave: 요철 구조(A)의 평균 간격(Pave)이며, 치수(dimension)는 「nm」임
·Have: 요철 구조(A)의 평균 높이(Have)이며, 치수는 「nm」임
·Θ: 회전 시프트각(Θ)이며, 치수는 「°」임
·Hbun: 제1 반도체층의 막 두께이며, 치수는 「nm」임
·Hbu: 비도핑 제1 반도체층의 막 두께이며, 치수는「nm」임
·Hbun/Have: 제1 반도체층의 막 두께와 요철 구조(A)의 평균 높이(Have)와의 비율이며 무차원치임
·Hbu/Have: 비도핑 제1 반도체층의 막 두께와, 요철 구조(A)의 평균 높이(Have)와의 비율이며 무차원치임
·IQE: 내부 양자 효율이며, 치수는 「%」임
·크랙: 반도체층에 생성된 크랙이며, 실시예 1과 동등한 경우를 ○, 비교예 1과 동등한 경우를 ×로 함.
·휘어짐: 칩화에 지장을 초래한 경우를 「×」, 문제가 없었던 경우를 「○」로 하여 평가함
·종합: IQE 및 휘어짐을 고려한 종합 평가
한편, 표 5에 기재한 비교예 5는, 요철 구조를 구비하지 않는 평탄한 사파이어 웨이퍼를 사용하여, 실시예 1과 같은 식으로 LED용 에피택셜 웨이퍼를 제조한 경우이다.
또한, 표 5에 기재한 샘플은, 전부 볼록부의 형상이 라운딩을 띤 각부를 구비하는 것이다. 또한, 듀티는 0.7로 했다.
표 5로부터 이하의 것을 알 수 있다. Hbun/Have가 6.0 이상 346.2 이하인 범위에 있어서, 내부 양자 효율(IQE)이 요철 구조를 구비하지 않는 경우(비교예 5)에 비해서, 1.17배~1.7배로 커지고 있는 동시에, LED용 에피택셜 웨이퍼의 휘어짐도 억제되고 있다. 이때의 Hbu/Have는 3.3 이상 203.8 이하이다. 또한, Hbun/Have가 17.6 이상 72.5 이하라면, 내부 양자 효율(IQE)의 개선과 휘어짐의 저감이 보다 현저하게 되는 것을 알 수 있다. 이때의 Hbu/Have는 9.6 이상 42.5 이하이다. 이것은, Hbun/Have가 소정의 값 이상의 범위를 만족하므로, 요철 구조(A)에 의해 제1 반도체층 내의 전위를 분산화하여 저감할 수 있고, 그리고 Hbun/Have가 소정의 값 이하의 범위를 만족하므로, 제1 반도체층의 막 두께를 얇게 할 수 있게 되어 휘어짐을 저감할 수 있기 때문이라고 생각된다. No. 12에서는, Hbun/Have가 6.0, Hbu/Have가 3.3으로 작은 값으로 되어 있다. 이 때문에, 내부 양자 효율(IQE)의, 요철 구조가 없는 경우(비교예 5)와 비교한 향상율이 약간 낮다. 이것은, 제1 반도체층 내부에 있어서의 전위 저감 효과가 약간 약하기 때문에, 발광 반도체층 및 제2 반도체층의 반도체로서의 성능 향상이 한정되었기 때문이라고 생각할 수 있다. 또한, No.1에서는, Hbun/Have가 346.2, Hbu/Have가 203.8로 큰 값이며, LED용 에피택셜 웨이퍼의 휘어짐이 칩화에 영향을 주고 있는 것을 알 수 있다. 이상으로부터, Hbun/Have가 소정의 범위 내에 있음으로써, 내부 양자 효율(IQE)의 개선과 휘어짐의 저감을 보다 양호하게 동시에 개선할 수 있다는 것을 알 수 있다.
(LED용 패턴 웨이퍼(2))
이상, 실시예 1 내지 실시예 5에서는, LED용 패턴 웨이퍼(1)에 관해서 설명했다. 이하의 실시예에서는, LED용 패턴 웨이퍼(1)에 대하여, 또 다른 요철 구조(L)를 부가한 LED용 패턴 웨이퍼(2)에 관해서 설명한다.
이하의 검토에서는, 상기 실시예 1부터 실시예 5에 있어서 LED용 패턴 웨이퍼(1)를 제조하기 위해서 사용한 나노 가공용 필름을 사용하여, LED용 웨이퍼 표면에 요철 구조(A)를 제작했다. 이어서 요철 구조(L)를 더 형성하여, 요철 구조(A) 및 요철 구조(L)를 구비하는 LED용 패턴 웨이퍼(2)를 얻었다. 마지막으로, 얻어진 요철 구조를 구비한 LED용 패턴 웨이퍼(2)를 사용하여, LED용 에피택셜 웨이퍼를 제작하고, 그 후 칩화하여, 성능을 평가했다. 한편, 요철 구조(L)는, 포토리소그래피법에서의 마스크 형상 및 건식 에칭 조건에 의해 제어했다. 실시예 1과 같은 식으로 제작하여, 실시예 1과 마찬가지로 이형 처리를 했다.
나노 가공용 필름을, 상기 실시예 1부터 실시예 5의 LED용 패턴 웨이퍼(1)를 제조한 것과 같은 식으로 사용하여, LED용 웨이퍼를 가공했다. LED용 웨이퍼로서는 A면(11-20)에 오리엔테이션 플랫이 있는 C면(0001) 사파이어 웨이퍼를 사용했다. 또, LED용 웨이퍼의 크기는 4 인치φ의 것을 사용했다.
사파이어 웨이퍼 상에 제작한 요철 구조(A)의 볼록부 정상부의 형상은, 실시예 1 내지 실시예 5의 LED용 패턴 웨이퍼(1)와 같은 식으로 제어했다.
요철 구조(A)가 형성된 LED용 웨이퍼, 즉 LED용 패턴 웨이퍼(1)를 더욱 가공하여, 요철 구조(L)를 제작했다. LED용 패턴 웨이퍼(1)의 요철 구조(A) 상에, 포토레지스트용의 노볼락 수지를 스핀 코트법에 의해 성막하고, 120℃의 핫플레이트 상에서 프리베이크를 했다. 이어서 리소그래피를 실시하여, 요철 구조(L)를 제작했다. 여기서, 포토레지스트를 네거티브 현상하여 사용함으로써 요철 구조(L)를 도트 형상으로 하고, 포토레지스트를 포지티브 현상함으로써 요철 구조(L)를 홀 구조로 했다. 어느 경우나, 요철 구조(L)로서, 볼록부 혹은 오목부가 정육방 배열로 나란하면서 또 평균 간격(PL)이 3.2 ㎛가 되도록 했다.
얻어진 LED용 패턴 웨이퍼(2)를 주사형 전자 현미경에 의해 관찰했다. 도트형의 요철 구조(L)는 이하의 도트 형상체였다.
·평균 간격(PL)이 3.2 ㎛이며, 정육방 배열되어 있었다.
·도트의 바닥부 직경은 2.4 ㎛이며, 바닥부 형상은 대략 원형이었다.
·도트 사이의 오목부 바닥부는 평탄했다.
·도트 정상부에는 평탄면이 있고, 도트는 원추대 형상. 도트 정상부의 평탄면은 대략 원형이며, 그 직경은 1.6 ㎛였다.
·도트 정상부는 대략 원형의 테이블 톱이며, 도트 정상부 상에만 요철 구조(A)가 배치되어 있었다.
한편, 홀형의 요철 구조(L)는 이하의 홀 형상체였다.
·평균 간격(PL)이 3.2 ㎛이고, 정육방 배열되어 있었다.
·홀의 개구부 직경은 1.5 ㎛이며, 개구 형상은 대략 원형이었다.
·홀의 깊이는 1.4 ㎛였다.
·홀 사이의 볼록부 정상부는 평탄하며, 이 평탄면 상에만 요철 구조(A)가 배치되어 있었다.
·홀의 형상은 바닥면이 대략 원형인 원추이며, 원추의 정상부는 곡율 반경이 0 초과인 각부였다.
또한, 다른 요철 구조(L)도 제작했다. 우선, LED용 패턴 웨이퍼(1)의 요철 구조(A) 위에, 스핀 온 글라스를 스핀 코트법에 의해 성막하고, 이어서 소결하여 SiO2로 했다. 이때, 요철 구조(A)는 SiO2에 의해 평탄화되어 있는 것을 확인했다. 이어서, SiO2 상에, 포토레지스트용의 노볼락 수지를 스핀 코트법에 의해 성막하고, 120℃의 핫플레이트 상에서 프리베이크를 했다. 이어서 리소그래피를 실시하고, SiO2만을 가공하여, 요철 구조(L)를 제작했다. 여기서는, 포토레지스트를 포지티브 현상하여, 요철 구조(A)의 표면 상에 부분적으로 대략 원반형의 SiO2를 제작했다. 평균 간격(PL)은 3.2 ㎛로 하고, 배열은 정육방 배열로 했다.
얻어진 LED용 패턴 웨이퍼(2)를 주사형 전자 현미경에 의해 관찰한 SiO2 패턴(요철 구조(L))은 이하의 도트 형상체였다.
·평균 간격(PL)이 3.2 ㎛이고, 정육방 배열되어 있었다.
·도트의 바닥부 직경은 1.5 ㎛이고, 바닥부 형상은 대략 원형이었다.
·도트 사이의 오목부 바닥부에는 요철 구조(A)가 형성되어 있었다.
LED용 패턴 웨이퍼(2) 상에, 버퍼층으로서 AlxGa1 - xN(0≤x≤1)의 저온 성장 버퍼층을 100Å 성막했다. 이어서, 비도핑 제1 반도체층으로서, 비도핑의 GaN을 성막하고, 도핑 제1 반도체층으로서 Si 도핑의 GaN을 성막했다. 이어서, 왜곡 흡수층을 설치하고, 그 후 발광 반도체층으로서, 다중 양자 우물의 활성층(웰층, 장벽층=비도핑의 InGaN, Si 도핑의 GaN)을 각각의 막 두께를 (60Å, 250Å)로 하여 웰층이 6층, 장벽층이 7층이 되도록 교대로 적층했다. 발광 반도체층 상에, 제2 반도체층으로서, 일렉트로블로킹층을 포함하도록 Mg 도핑의 AlGaN, 비도핑의 GaN, Mg 도핑의 GaN을 적층했다. 이어서, ITO를 성막하여, 에칭 가공한 후에 전극 패드를 부착했다. 이 상태에서, 프로버를 이용하여 p 전극 패드와 n 전극 패드 사이에 20 mA의 전류를 흘려 발광 출력을 측정했다.
내부 양자 효율(IQE)은 PL 강도로 결정했다. 내부 양자 효율(IQE)은, (단위시간에 발광 반도체층으로부터 발생하는 광자의 수/단위 시간에 LED에 주입되는 전자의 수)에 의해 정의된다. 본 실시예에서는, 상기 내부 양자 효율(IQE)을 평가하는 지표로서, (300 K로 측정한 PL 강도/10 K로 측정한 PL 강도)를 채용했다.
광 추출 효율(LEE)은 발광 출력과 내부 양자 효율(IQE)로부터 계산하여 산출했다.
크랙은, 반도체층을 성막한 후의 LED용 에피택셜 웨이퍼의 반도체층면 측에서, 광학 현미경, 원자간력 현미경 및 주사형 전자 현미경을 이용한 관찰을 하여 판단했다. 또한, 합쳐서 LED용 에피택셜 웨이퍼를 할단하고, 반도체층의 단면에 대한 주사형 전자 현미경 관찰을 하여, 크랙을 평가했다. 한편, 크랙의 평가에 관해서는, 패싯 형성 도중에 반도체층의 성막을 정지한 것을 사용했다.
(실시예 6, 비교예 6)
실시예 6에서는 다음을 조사했다.
1. 종래 기술인 패턴화된 사파이어 기판(PSS: Patterned Sapphire Substrate), 즉 요철 구조(L)만의 LED용 패턴 웨이퍼와, 요철 구조(A) 및 요철 구조(L) 쌍방을 갖는 LED용 패턴 웨이퍼(2)와의 비교
2. 요철 구조(A)의 볼록부 정상부의 형상의 영향
3. 도트형 요철 구조(L)와 홀형 요철 구조(L)와의 차
4. 요철 구조(L)의 볼록부 정상부 상에 요철 구조(A)가 형성되는 경우와, 요철 구조(L)의 오목부 바닥부에 요철 구조(A)가 형성되는 경우의 차
요철 구조(A)의 볼록부 정상부의 형상은 주사형 전자 현미경을 이용하여 관찰했다. 요철 구조(A)는 정육방 배열이었다. 즉, 6회 대칭 배열이었다. 또한, 평균 간격(PA)은 300 nm, 볼록부 바닥부의 직경은 220 nm로 했다. 회전 시프트각(Θ)은 30°로 했다. 이런 조건 하에서, 볼록부 정상부가, 라운딩을 띤 각부인 형상인 경우와, 테이블 톱이 있는 경우를, 반응성 이온 에칭의 처리 시간을 변경하여 각각 제작했다. 한편, 라운딩을 띤 각부의 형상이란, 볼록부의 단면 형상을 상정했을 때에, 그 단면의 윤곽이, 약간 위로 볼록하게 불룩해진 곡선끼리가, 볼록부의 정상부에서 교차하는 식의 형상이다. 바꿔 말하면, 볼록부의 측면부는, 약간 위가 불룩해진 형상이다. 또한, 비교예 6의 샘플인 PSS는, 요철 구조(L)만을 상기 설명한 포토리소그래피법에 의해 제작했다. 제작한 샘플을 표 6에 기재했다.
표 6에 기재한 용어의 의미는 다음과 같다.
·n…요철 구조(A)의 회전 대칭 차수.
·PA…요철 구조(A)의 평균 간격이며, 치수는 「nm」임.
·Θ…요철 구조(A)의 회전 시프트각(Θ)이며, 치수는 「°」임.
·볼록부 정상부 형상…요철 구조(A)의 볼록부의 정상부의 형상. 테이블 톱(100 nm)은, 요철 구조(A)의 볼록부 정상부의 평탄면의 직경이 100 nm임을 의미한다.
·m…요철 구조(L)의 회전 대칭 차수.
·PL…요철 구조(L)의 평균 간격이며, 치수는 「nm」임.
·구조…상기 설명한 방법에 의해 요철 구조(A)를 직접 가공하여 요철 구조(L)를 형성한 경우에 있어서, 요철 구조(L)가 도트형인 경우를 도트로, 요철 구조(L)가 홀형인 경우는 홀로 기재했다. 또한, 요철 구조(A)의 표면 상에 별도로 SiO2로 이루어지는 요철 구조(L)의 볼록부를 형성한 경우를, SiO2라고 기재했다. 이들 용어는, 실시예 7 내지 실시예 9에서도 사용하고 있는데, 같은 의미이다.
·AonL…요철 구조(L)의 볼록부의 정상부 상면에 요철 구조(A)가 배치되어 있는 경우
·AinL…요철 구조(L)의 오목부의 바닥부에 요철 구조(A)가 배치되어 있는 경우
·PL/PA…평균 간격(PL)과 평균 간격(PA)과의 비율.
·IQE… 내부 양자 효율이며, 이미 설명한 방법으로 산출한 값. 치수는 「%」임.
·발광 출력비…요철 구조(L)만인 경우(비교예 6)를 1로 하여 규격화한 발광 출력.
·크랙…광학 현미경에 의해 관찰되는 크랙. 발광 출력에 이상을 초래한 LED 칩이, 10% 이상인 경우를 △로, 5% 이상 10% 미만인 경우를 ○로, 5% 미만의 경우를 ◎로 했다.
표 6으로부터 알 수 있는 것과 같이, 요철 구조(L)만인 경우(비교예 6)에 비해서, 요철 구조(A) 및 요철 구조(L) 쌍방이 형성되어 있는 경우, 크랙, 내부 양자 효율(IQE), 그리고 발광 출광 모두가 개선되고 있는 것을 알 수 있다. 이것은, 비교예 6의 경우, 마이크로 스케일의 요철 구조(L)에 의해, 광 추출 효율(LEE)을 향상시킬 수 있지만, 요철 구조(L)의 밀도가 작으므로, 내부 양자 효율(IQE)을 개선할 수 없음에 의한 것이다. 요철 구조(A)가 마련됨으로써, 투과형 전자 현미경 관찰로부터, 전위가 소실되어 감소하고 있는 것이 확인되었다. 즉, 요철 구조(A)가 형성되는 경우, 요철 구조(A)의 오목부로부터 반도체층의 성장을 시작하게 할 수 있다. 이에 따라, 전위가 저감한다. 또한, 전위의 저감은, 성장하는 반도체층끼리의 합체가 원리이므로, 요철 구조(A)에 의해 그 합체 부위를 분산화할 수 있다. 이에 따라, 반도체층에의 잔류 응력이 저감하여, 크랙이 억제된 것으로 추정된다.
요철 구조(A) 및 요철 구조(L) 쌍방이 형성되는 경우, 요철 구조(A)의 볼록부의 정상부의 형상이, 요철 구조(L)종보다도, 강하게 영향을 미치는 것을 알 수 있다. 요철 구조(A)의 볼록부의 정상부의 형상이 라운딩을 띤 각부인 경우, 내부 양자 효율(IQE)이 보다 향상되는 동시에, 크랙이 저감하고 있는 것을 알 수 있다. 우선, 내부 양자 효율(IQE)에 관해서는, 볼록부 정상부의 형상이 라운딩을 띤 각부인 경우, 투과형 전자 현미경 관찰로부터, 요철 구조의 오목부 근방에서 전위끼리 충돌하여 소실될 확률이 높은 것이 확인되었다. 주사형 전자 현미경 관찰상으로부터 어림한 크랙 밀도는, 요철 구조(A)의 볼록부의 형상이 라운딩을 띤 각부인 경우, 51~57×109/㎠였다. 한편, 요철 구조(A)의 볼록부 정상부에 테이블 톱이 있는 경우, 테이블 톱 위로부터 전위가 생성되고, 이 전위가 반도체층의 두께 방향으로 성장하고 있는 것이 관찰되었다. 또한, 반도체층의 성장을 도중에서 멈추고, 표면에 대한 주사형 전자 현미경 관찰을 이용하여 상세히 관찰한 바, 볼록부 정상부에 라운딩이 있는 경우는, 요철 구조의 오목부로부터 우선적으로 반도체층이 성장하고, 성장한 반도체층끼리 양호하게 합체하는 모습이 관찰되었다. 주사형 전자 현미경 관찰상으로부터 어림한 크랙 밀도는 82~89×109/㎠였다. 한편, 볼록부 정상부에 테이블 톱이 있는 경우, 볼록부 정상부 위로부터 성장하는 반도체층의 영향으로, 볼록부 정상부와 볼록부의 측면부로 구성되는 볼록부 정상부의 외연부 근방에 부분적으로 보이드가 형성되는 빈도가 약간 높다는 것도 관찰되었다. 즉, 전위끼리의 충돌 빈도를 높여, 전위 밀도를 효과적으로 저감시킨다는 관점에서, 요철 구조(A)의 볼록부 정상부는, 곡율 반경이 0 초과인 각부인 것이 바람직하다는 것을 알 수 있었다. 한편, 이들 경향에 관해서는, 도 15에 기재한 볼록부 형상에 대하여도 유사한 경향으로서 관찰할 수 있었다.
또한, 요철 구조(L)에 대한 요철 구조(A)의 배치를 비교하면, 요철 구조(L)의 오목부 바닥부에 요철 구조(A)가 형성되는 경우가, 내부 양자 효율(IQE)의 향상이 가장 크다는 것을 알 수 있었다. 본 검토에서는, 요철 구조(A)의 표면 상에 SiO2로 이루어지는 요철 구조(L)의 볼록부를 복수 형성했다. 즉, 요철 구조(L)의 볼록부 정상부로부터 반도체층의 성장은 시작되지 않는 조건으로 하고 있다. 이 때문에, 요철 구조(L)의 오목부로부터 우선적으로 반도체층을 성장시킬 수 있다. 여기서, 요철 구조(L)의 오목부 바닥부에는 요철 구조(A)가 형성되어 있으므로, 이미 설명한 현상에 기초하여, 반도체층의 전위가 저감하는 동시에, 크랙이 억제되었기 때문이라고 생각된다.
(실시예 7, 비교예 7)
실시예 7에서는, 회전 시프트각(Θ)의 영향을 조사했다. 요철 구조(A)의 배열은 정육방 배열, 즉 6회 대칭의 배열이다. 또한, 평균 간격(PA)은 전부 300 nm, 볼록부 정상부의 형상은 전부 라운딩이 있는 각부, 볼록부 바닥부의 직경은 전부 220 nm로 했다. 회전 시프트각(Θ)을 파라미터로 하여, 0°부터 10° 피치로 30°까지 변화시켰다. 또한, 요철 구조(L)는, 홀형(holl)과 SiO2의 2 종류를 각각 제작하여 평가했다. 홀형인 경우는 AonL, SiO2인 경우는 AinL로 했다. 평가한 샘플을 표 7에 정리했다.
표 7에 기재한 샘플에서는, 내부 양자 효율(IQE)은, 요철 구조(L)가 홀형인 경우는 어느 샘플에서나 대략 동일하며, 약 75%였다. 또한, 요철 구조(L)가 SiO2인 경우는 어느 샘플에서나 대략 동일하며, 약 85%였다.
표 7의 평가 항목의 크랙은, 회전 시프트각(Θ)이 0°인 경우를 1로 하여 규격화하여 표기했다. 구체적인 수치로서는, 요철 구조(L)가 홀형인 경우는, 회전 시프트각(Θ)이 0°, 10°, 20° 그리고 30°로 변함에 따라서, 크랙 밀도는 99×109/㎠, 87×109/㎠, 69×109/㎠ 그리고 66×109/㎠로 변화되었다. 한편, 요철 구조(L)가 SiO2인 경우는, 81×109/㎠, 69×109/㎠, 56×109/㎠ 그리고 54×109/㎠로 변화되었다. 표 7로부터, 회전 시프트각(Θ)이 커지면, 크랙 저하하는 것을 알 수 있다. 이것은, LED용 패턴 웨이퍼(1)의 요철 구조(A)의 효과가, 요철 구조(L)를 형성한 경우라도 발휘되기 때문이다. 한편, 이들 경향에 관해서는, 도 15에 기재한 볼록부형상에 대하여도 유사한 경향으로서 관찰할 수 있었다.
이상, 실시예 6 및 실시예 7로부터, 요철 구조(A) 및 요철 구조(L) 쌍방을 구비함으로써, 내부 양자 효율(IQE), 광 추출 효율(LEE), 그리고 크랙을 개선할 수 있다는 것을 알 수 있었다. 또한, 요철 구조(A)의 볼록부 정상부가 라운딩을 띤 각부임으로써, 내부 양자 효율(IQE)의 향상과 크랙 억제 효과가 보다 높아지는 것을 알 수 있었다. 또한, 회전 시프트각(Θ)이 10° 이상에서 크랙이 억제된 내부 양자 효율(IQE)이 높은 반도체층이 성막되고 있는 것을 알 수 있었다. 특히, 회전 시프트각(Θ)은, 10°, 20°, 30°로 커짐에 따라서 휘어짐 저감 효과가 커지는 것을 알 수 있다. 한편, 가장 바람직하게는, Θ은 30°, 즉 (180/n)°=(180/6)°인 경우였다.
(실시예 8)
실시예 8에서는, 평균 간격(PA)과 평균 간격(PL)과의 비율의 보다 바람직한 범위를 조사했다. LED용 패턴 웨이퍼(2)의 요철 구조(A)는 정육방 배열(6회 대칭 배열), 볼록부 정상부의 형상은 라운딩을 띤 각부, 그리고 회전 시프트각(Θ)은 30°로 했다. 파라미터는, 평균 간격(PL)/평균 간격(PA)이며, 평균 간격(PL)을 고정하고, 평균 간격(PA)을 움직이는 것으로 조정했다. 평균 간격(PA)은, 200 nm 내지 1800 nm의 범위에서 조정했다. 또한, 요철 구조(L)는, 평균 간격(PL)이 3000 nm인 홀형(holl), AonL을 채용했다. 제작한 샘플을 표 8에 정리했다.
표 8로부터, 비율(PL/PA)이 클수록, 내부 양자 효율(IQE)이 향상되는 것을 알 수 있었다. 이것은, 비율(PL/PA)이 클수록, 요철 구조(A)의 효과를, 요철 구조(L)를 형성한 경우라도, 보다 양호하게 발현할 수 있기 때문이라고 생각된다. 특히, 비율(PL/PA)이 큰 것은, 요철 구조(L)에서 본 요철 구조(A)의 존재감이 감소하는 것을 의미한다. 즉, CVD에 의해 비상하는 반도체층으로부터 본 경우, 우선 요철 구조(L)가 확인된다. 이어서, 요철 구조(L)의 표면에 근접했을 때에, 비로소 요철 구조(A)의 존재를 인식할 수 있다. 뒤집어 보면, 요철 구조(L)가 큰 구조의 영향을 받는 일없이, 요철 구조(A)의 표면에서 양호한 성장을 이루고 있음을 의미하고 있다. 실제로, 반도체층의 성장을 도중에 정지시키고, 주사형 전자 현미경에 의해 성장 상태를 확인한 결과, 성장하는 반도체층끼리의 합체 빈도가, 비율(PL/PA)이 클수록 높게 하는 동시에, 합체 부위를 분산화할 수 있음이 확인되었다. 특히, 이 현상은, 볼록부 정상부의 형상이 라운딩을 띤 각부임으로써 보다 양호하게 발현되는 것이 확인되고 있다. 즉, 자의적으로 테이블 톱이 있는 볼록부를 제작한 경우, 그 볼록부 정상부 상에 위치하는 반도체층 내에 전위가 확인되는 빈도가 증가했다. 이 때문에, 내부 양자 효율(IQE)이 저하하는 경향에 있었다. 이상으로부터, 비율(PL/PA)은 2.7 초과하는 것이 바람직하고, 3.6 이상인 것이 보다 바람직하고, 4.6 이상인 것이 가장 바람직하다는 것을 알 수 있었다.
한편, LED의 발광 출력을 평가한 바, 비율(PL/PA)이 16.0인 경우보다도 비율(PL/PA)이 10.7인 경우가 컸다. 또한, 비율(PL/PA)이 2.7 및 1.8인 경우에 비해, 비율(PL/PA)이 3.6인 경우 쪽이 발광 출력이 컸다. 더욱이, 비율(PL/PA)이 3.6인 경우에 비해서, 비율(PL/PA)이 10.7인 경우 쪽이 발광 출력이 컸다. 이와 같이, 내부 양자 효율(IQE)의 크기만으로 LED의 성능이 결정되지 않음을 알 수 있다. 이것은 광 추출 효율(LEE)의 영향이다. 발광 출광이 큰 순으로 늘어놓으면, 비율(PL/PA)이, 10.7, 3.6, 4.6, 7.1, 2.7, 16.0, 1.8이었다. 이것은, 비율(PL/PA)이 10.7인 경우, 광 회절이 매우 강하게 작용하여, 회절 모드수는 한정되지만, 소정 방향으로의 회절 강도가 크기 때문이라고 생각된다. 이어서, 비율(PL/PA)이 3.6 및 4.6이면, 회절 모드 강도는 작아지지만, 회절 모드수가 크게 증가하기 때문이라고 생각된다. 비율(PL/PA)이 3.6을 밑도는 경우, 광산란성이 지나치게 강하게 되기 때문에, LED 내부에서 도파하고 있었던 빛이, 그 진행 방향이 한번 흐트러지고, 재차 도파할 확률이 발생하게 되기 때문에, 발광 출력이 저하한다고 생각된다. 이상으로부터, 비율(PL/PA)이 클수록, 내부 양자 효율(IQE)이 커지는 것을 알 수 있었다. 또한, LED는, 비율(PL/PA)이 2.7~16.0이 바람직하고, 3.6~10.7이 보다 바람직하다는 것을 알 수 있었다. 한편, 요철 구조(L)가 SiO2인 경우에 관해서도 같은 검토를 한 바, 실시예 8과 같은 경향이 관찰되었다.
(실시예 9)
실시예 9에서는, 요철 구조(A)의 듀티의 보다 바람직한 범위를 조사했다. LED용 패턴 웨이퍼(2)의 요철 구조(A)는 정육방 배열(6회 대칭 배열), 볼록부 정상부의 형상은 라운딩을 띤 각부, 그리고 회전 시프트각(Θ)은 30°, 평균 간격(PA)은 300 nm로 했다. 파라미터는 듀티이며, 0.17 내지 0.96의 범위에서 조정했다. 또한, 요철 구조(L)로서는, 홀형(holl)을 제작했다. 제작한 샘플을 표 9에 정리했다.
표 9로부터, 듀티가 0.73과 0.96 사이에서 내부 양자 효율(IQE)이 크게 변하고 있는 것을 알 수 있다. 이것은, 듀티가 0.96인 경우, 요철 구조(A)의 오목부의 바닥부의 크기가, 반도체층의 안정적인 핵의 크기보다도 작아지고 있기 때문이라고 생각된다. 즉, 핵의 부착과 성장성이 다소 손상되기 때문에, 전위 저감 효과가 낮아져, 내부 양자 효율(IQE)이 저하한 것으로 추정된다. 한편, 듀티가 클수록 광 추출 효율(LEE)이 향상되는 것을 알 수 있다. 즉, 요철 구조(A)의 기본 기능인, 크랙의 억제와 내부 양자 효율(IQE)의 개선에 더하여, 듀티의 조정에 의해 광 추출 효율(LEE) 개선의 기능을 부가할 수 있다는 것을 알 수 있다. 이것은, 광자에서 본 볼록부의 체적이 커지기 때문에, 광 회절의 모드수가 증가하기 때문이라고 생각된다. 한편, 크랙에 관해서는, 모든 샘플에서 대략 같으며, 49~52×109/㎠의 범위였다. 이상으로부터, LED로서 본 경우, 요철 구조(A)의 듀티는, 0.96 미만인 것이 바람직하다는 것을 알 수 있다. 또한, 외부 양자 효율(EQE)을 보다 크게 한다는 관점에서, 0.53 이상인 것이 바람직하고, 0.63 이상이면 보다 바람직하다는 것을 알 수 있었다. 한편, 요철 구조(L)가 SiO2인 경우에 관해서도 같은 검토를 한 바, 실시예 9와 같은 경향이 관찰되었다.
본 발명은, LED에 적용할 수 있으며, 특히, 청색 LED, 자외 LED, 백색 LED에 적용되는 GaN계 반도체 발광 소자에 적합하게 적용할 수 있다.
본 출원은, 2013년 5월 31일 출원의 특원 2013-116025 및 2013년 5월 31일 출원의 특원 2013-116024에 기초한다. 이들 내용은 전부 여기에 포함시켜 놓는다.
Claims (15)
- 주면의 적어도 일부에 실질적으로 n회 대칭의 배열을 갖는 요철 구조(A)를 구비하고,
상기 요철 구조(A)의 적어도 일부는, 상기 주면 내에서의 LED용 패턴 웨이퍼 결정축 방향에 대한 상기 요철 구조(A)의 배열축 A의 회전 시프트각(Θ)이, 0°<Θ≤(180/n)°를 만족하는 동시에,
상기 요철 구조(A)의 볼록부 정상부는, 곡율 반경이 0 초과인 각부인 것
을 특징으로 하는 LED용 패턴 웨이퍼. - 제1항에 있어서, 상기 요철 구조(A)와는 다른, 실질적으로 m회 대칭의 배열을 갖는 요철 구조(L)를 더 구비하는 것을 특징으로 하는 LED용 패턴 웨이퍼.
- 제2항에 있어서, 상기 요철 구조(L)는, 제1 평균 간격(PL)을 갖는 복수의 볼록부 및 오목부로 구성되고, 상기 요철 구조(A)는, 상기 요철 구조(L)를 구성하는 상기 볼록부 및 상기 오목부의 적어도 한쪽의 표면 상에 형성되고, 제2 평균 간격(PA)을 갖는 복수의 볼록부 및 오목부로 구성되는 동시에, 상기 제1 평균 간격(PL)과 상기 제2 평균 간격(PA)의 비율(PL/PA)은, 1 초과 2000 이하인 것을 특징으로 하는 LED용 패턴 웨이퍼.
- 제3항에 있어서, 상기 요철 구조(L)를 구성하는 복수의 상기 볼록부는 상호 이격되어 있는 동시에, 적어도 상기 요철 구조(L)를 구성하는 복수의 상기 오목부의 바닥부에 상기 요철 구조(A)를 구성하는 복수의 상기 볼록부 또는 상기 오목부가 형성되어 있는 것을 특징으로 하는 LED용 패턴 웨이퍼.
- 제3항에 있어서, 상기 요철 구조(L)를 구성하는 복수의 상기 오목부는 상호 이격되어 있는 동시에, 적어도 상기 요철 구조(L)를 구성하는 복수의 상기 볼록부의 정상부에 상기 요철 구조(A)를 구성하는 복수의 상기 볼록부 또는 상기 오목부가 형성되는 것을 특징으로 하는 LED용 패턴 웨이퍼.
- 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 요철 구조(A)의, 상기 요철 구조(L)에 대한 피복율이 0% 초과 100% 미만인 것을 특징으로 하는 LED용 패턴 웨이퍼.
- 제2항에 있어서, 상기 요철 구조(A)는, 제1 평균 간격(PA)을 갖는 복수의 볼록부 및 오목부로 구성되고, 상기 요철 구조(L)는, 상기 요철 구조(A)의 표면 상에 상기 요철 구조(A)가 일부 노출되도록 상호 이격되어 형성되고, 제2 평균 간격(PL)을 갖는 복수의 볼록부로 구성되는 동시에, 상기 제1 평균 간격(PA)과 상기 제2 평균 간격(PL)의 비율(PL/PA)은, 1 초과 2000 이하인 것을 특징으로 하는 LED용 패턴 웨이퍼.
- 제1항 또는 제2항에 있어서, 상기 요철 구조(A)의 평균 간격(Pave)은, 50 nm≤Pave≤1500 nm를 만족하는 것을 특징으로 하는 LED용 패턴 웨이퍼.
- 제1항 또는 제2항에 있어서, 상기 요철 구조(A)의 볼록부 바닥부의 평균 폭(φave)과 상기 평균 간격(Pave)과의 비율인 듀티(duty)(φave/Pave)를 이용했을 때에, 상기 회전 시프트각(Θ)은, atan(듀티/2)°≤Θ≤(180/n)°의 범위를 만족하는 것을 특징으로 하는 LED용 패턴 웨이퍼.
- 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 LED용 패턴 웨이퍼가, 사파이어 웨이퍼, 실리콘 웨이퍼, 실리콘 카바이드 웨이퍼 또는 질화갈륨계 웨이퍼인 것을 특징으로 하는 LED용 패턴 웨이퍼.
- 제1항 내지 제10항 중 어느 한 항에 기재한 LED용 패턴 웨이퍼의 상기 요철 구조(A)가 형성된 상기 주면 상에 적어도 제1 반도체층, 발광 반도체층 및 제2 반도체층이 이 순서로 적층된 것을 특징으로 하는 LED용 에피택셜 웨이퍼.
- 제11항에 있어서, 상기 LED용 패턴 웨이퍼의 상기 발광 반도체층 측의 표면과 상기 발광 반도체층의 상기 제1 반도체층 측의 표면과의 거리(Hbun)와, 상기 요철 구조(A)의 평균 높이(Have)와의 비율(Hbun/Have)이, 2≤Hbun/Have≤300을 만족하는 것을 특징으로 하는 LED용 에피택셜 웨이퍼.
- 제11항에 있어서, 상기 제1 반도체층이 상기 LED용 패턴 웨이퍼 측으로부터 순차 적층된 비도핑 제1 반도체층 및 도핑 제1 반도체층을 포함하고, 상기 LED용 패턴 웨이퍼의 상기 발광 반도체층 측의 표면과 상기 비도핑 제1 반도체층의 상기 도핑 제1 반도체층 측의 표면과의 거리(Hbu)와, 상기 요철 구조(A)의 평균 높이(Have)와의 비율(Hbu/Have)이, 1.5≤Hbu/Have≤200를 만족하는 것을 특징으로 하는 LED용 에피택셜 웨이퍼.
- 제1항 내지 제10항 중 어느 한 항에 기재한 LED용 패턴 웨이퍼를 준비하는 공정과,
준비한 상기 LED용 패턴 웨이퍼를 광학 검사하는 공정과,
광학 검사한 상기 LED용 패턴 웨이퍼를 사용하여 제11항 내지 제13항 중 어느 한 항에 기재한 LED용 에피택셜 웨이퍼를 제조하는 공정
을 포함하는 것을 특징으로 하는 LED용 에피택셜 웨이퍼의 제조 방법. - 제14항에 있어서, 상기 LED용 패턴 웨이퍼를 준비하는 공정은, 표면에 미세패턴을 구비하는 몰드를 사용한 전사법에 의해 상기 회전 시프트각(Θ)을 만족하도록 행해지는 것을 특징으로 하는 LED용 에피택셜 웨이퍼의 제조 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2013-116024 | 2013-05-31 | ||
| JP2013116024 | 2013-05-31 | ||
| JPJP-P-2013-116025 | 2013-05-31 | ||
| JP2013116025 | 2013-05-31 | ||
| PCT/JP2014/064153 WO2014192821A1 (ja) | 2013-05-31 | 2014-05-28 | Ｌｅｄ用パタンウェハ、ｌｅｄ用エピタキシャルウェハ及びｌｅｄ用エピタキシャルウェハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160002973A true KR20160002973A (ko) | 2016-01-08 |
| KR101843627B1 KR101843627B1 (ko) | 2018-03-29 |
Family
ID=51988844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157033021A KR101843627B1 (ko) | 2013-05-31 | 2014-05-28 | Led용 패턴 웨이퍼, led용 에피택셜 웨이퍼 및 led용 에피택셜 웨이퍼의 제조 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US9660141B2 (ko) |
| EP (1) | EP3007237B1 (ko) |
| JP (1) | JP6049875B2 (ko) |
| KR (1) | KR101843627B1 (ko) |
| CN (1) | CN105247693B (ko) |
| BR (1) | BR112015029641A2 (ko) |
| TW (1) | TWI528585B (ko) |
| WO (1) | WO2014192821A1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220074214A (ko) * | 2020-11-27 | 2022-06-03 | 서울대학교산학협력단 | 사파이어 나노 멤브레인 상에서 산화갈륨층을 포함하는 기판의 제조방법 |
| WO2022245096A1 (ko) * | 2021-05-17 | 2022-11-24 | 서울바이오시스주식회사 | 자외선 발광 다이오드 |
| KR20230031366A (ko) | 2020-09-04 | 2023-03-07 | 가부시키가이샤 고마쓰 세이사쿠쇼 | 작업 기계 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10012769B2 (en) * | 2013-03-06 | 2018-07-03 | Element Six Technologies Limited | Synthetic diamond optical elements |
| JP5927543B2 (ja) * | 2013-07-24 | 2016-06-01 | パナソニックＩｐマネジメント株式会社 | ＧａＮ層の素子分離方法 |
| JP6375890B2 (ja) | 2014-11-18 | 2018-08-22 | 日亜化学工業株式会社 | 窒化物半導体素子及びその製造方法 |
| JPWO2016185645A1 (ja) * | 2015-05-21 | 2018-03-15 | パナソニック株式会社 | 窒化物半導体装置 |
| KR20180037038A (ko) * | 2015-09-30 | 2018-04-10 | 아사히 가세이 가부시키가이샤 | 광학 기재, 반도체 발광 소자용 기판 및 반도체 발광 소자 |
| JP6229707B2 (ja) | 2015-11-26 | 2017-11-15 | 日亜化学工業株式会社 | 発光素子及びその製造方法 |
| JP6531729B2 (ja) * | 2016-07-19 | 2019-06-19 | 株式会社Sumco | シリコン試料の炭素濃度評価方法、シリコンウェーハ製造工程の評価方法、シリコンウェーハの製造方法およびシリコン単結晶インゴットの製造方法 |
| KR102582649B1 (ko) | 2018-02-12 | 2023-09-25 | 삼성디스플레이 주식회사 | 표시 장치 |
| US11181668B2 (en) * | 2018-07-13 | 2021-11-23 | University Of Notre Dame Du Lac | High contrast gradient index lens antennas |
| TW202025512A (zh) * | 2018-09-14 | 2020-07-01 | 日商王子控股股份有限公司 | 突狀構造體、基板、其製造方法、及發光元件 |
| US11331767B2 (en) * | 2019-02-01 | 2022-05-17 | Micron Technology, Inc. | Pads for chemical mechanical planarization tools, chemical mechanical planarization tools, and related methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200514A (ja) | 2001-07-24 | 2009-09-03 | Nichia Corp | 半導体発光素子 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11238687A (ja) | 1998-02-20 | 1999-08-31 | Ricoh Co Ltd | 半導体基板および半導体発光素子 |
| JP2005064492A (ja) * | 2003-07-28 | 2005-03-10 | Kyocera Corp | 単結晶サファイア基板とその製造方法及び半導体発光素子 |
| WO2006130721A2 (en) | 2005-06-02 | 2006-12-07 | The Board Of Trustees Of The University Of Illinois | Printable semiconductor structures and related methods of making and assembling |
| JP2007281140A (ja) | 2006-04-05 | 2007-10-25 | Hamamatsu Photonics Kk | 化合物半導体基板、その製造方法及び半導体デバイス |
| GB0702560D0 (en) * | 2007-02-09 | 2007-03-21 | Univ Bath | Production of Semiconductor devices |
| JP2011060917A (ja) | 2009-09-08 | 2011-03-24 | Rohm Co Ltd | 半導体発光素子 |
| JP5170051B2 (ja) | 2009-09-30 | 2013-03-27 | 豊田合成株式会社 | Ｉｉｉ族窒化物半導体の製造方法 |
| JP2012124257A (ja) | 2010-12-07 | 2012-06-28 | Toshiba Corp | 半導体発光素子及びその製造方法 |
| US8741199B2 (en) * | 2010-12-22 | 2014-06-03 | Qingdao Technological University | Method and device for full wafer nanoimprint lithography |
| JP5955226B2 (ja) * | 2010-12-29 | 2016-07-20 | シャープ株式会社 | 窒化物半導体構造、窒化物半導体発光素子、窒化物半導体トランジスタ素子、窒化物半導体構造の製造方法および窒化物半導体素子の製造方法 |
| EP2701183A4 (en) | 2011-08-09 | 2014-07-30 | Panasonic Corp | STRUCTURE FOR BREEDING A NITRID SEMICONDUCTOR LAYER, STACKING STRUCTURE, NITRID BASE SEMICONDUCTOR ELEMENT, LIGHTING SOURCE AND MANUFACTURING METHOD THEREFOR |
| JP5885436B2 (ja) | 2011-09-06 | 2016-03-15 | ローム株式会社 | 発光素子および発光素子パッケージ |
| US8686433B2 (en) * | 2011-09-01 | 2014-04-01 | Rohm Co., Ltd. | Light emitting device and light emitting device package |
| JP2013084832A (ja) | 2011-10-12 | 2013-05-09 | Sharp Corp | 窒化物半導体構造の製造方法 |
| JP2013120829A (ja) * | 2011-12-07 | 2013-06-17 | Sharp Corp | 窒化物半導体紫外発光素子 |
| WO2014136393A1 (ja) | 2013-03-08 | 2014-09-12 | 国立大学法人山口大学 | 加工基板及びそれを用いた半導体装置 |
-
2014
- 2014-05-28 WO PCT/JP2014/064153 patent/WO2014192821A1/ja active Application Filing
- 2014-05-28 JP JP2015519907A patent/JP6049875B2/ja not_active Expired - Fee Related
- 2014-05-28 KR KR1020157033021A patent/KR101843627B1/ko active IP Right Grant
- 2014-05-28 EP EP14803459.8A patent/EP3007237B1/en not_active Not-in-force
- 2014-05-28 US US14/894,480 patent/US9660141B2/en not_active Expired - Fee Related
- 2014-05-28 BR BR112015029641A patent/BR112015029641A2/pt not_active Application Discontinuation
- 2014-05-28 CN CN201480031293.8A patent/CN105247693B/zh not_active Expired - Fee Related
- 2014-05-29 TW TW103118875A patent/TWI528585B/zh not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200514A (ja) | 2001-07-24 | 2009-09-03 | Nichia Corp | 半導体発光素子 |
Non-Patent Citations (2)
| Title |
|---|
| 비특허문헌 1: IEEE photo. Tech. Lett., 20, 13(2008) |
| 비특허문헌 2: J. Appl. Phys., 103, 014314(2008) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230031366A (ko) | 2020-09-04 | 2023-03-07 | 가부시키가이샤 고마쓰 세이사쿠쇼 | 작업 기계 |
| KR20220074214A (ko) * | 2020-11-27 | 2022-06-03 | 서울대학교산학협력단 | 사파이어 나노 멤브레인 상에서 산화갈륨층을 포함하는 기판의 제조방법 |
| WO2022245096A1 (ko) * | 2021-05-17 | 2022-11-24 | 서울바이오시스주식회사 | 자외선 발광 다이오드 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6049875B2 (ja) | 2016-12-21 |
| WO2014192821A1 (ja) | 2014-12-04 |
| KR101843627B1 (ko) | 2018-03-29 |
| EP3007237A1 (en) | 2016-04-13 |
| BR112015029641A2 (pt) | 2017-07-25 |
| TWI528585B (zh) | 2016-04-01 |
| CN105247693B (zh) | 2018-04-20 |
| CN105247693A (zh) | 2016-01-13 |
| US20160149079A1 (en) | 2016-05-26 |
| TW201507201A (zh) | 2015-02-16 |
| US9660141B2 (en) | 2017-05-23 |
| JPWO2014192821A1 (ja) | 2017-02-23 |
| EP3007237B1 (en) | 2017-08-02 |
| EP3007237A4 (en) | 2016-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101843627B1 (ko) | Led용 패턴 웨이퍼, led용 에피택셜 웨이퍼 및 led용 에피택셜 웨이퍼의 제조 방법 | |
| KR101862500B1 (ko) | 광학 기판, 반도체 발광 소자 및 반도체 발광 소자의 제조 방법 | |
| TWI514618B (zh) | An optical substrate, a semiconductor light emitting element, and a method of manufacturing the same | |
| TWI620345B (zh) | 光學基材、半導體發光元件用基板、及半導體發光元件 | |
| JP2014195069A (ja) | 半導体発光素子及びその製造方法並びに光学基材 | |
| JP2016111354A (ja) | Ｌｅｄ用半導体テンプレート基板、及び、それを用いたｌｅｄ素子 | |
| JP7238897B2 (ja) | 突状構造体、発光素子用基板、その製造方法、及び発光素子 | |
| JP2016012684A (ja) | 半導体発光素子 | |
| JP2017073508A (ja) | Ｌｅｄ基板 | |
| JP2019125649A (ja) | 半導体発光素子用基材及び半導体発光素子 | |
| JP2017073507A (ja) | Ｌｅｄ基板 | |
| JP2017073509A (ja) | Ｌｅｄ基板 | |
| JP2018142632A (ja) | 半導体発光素子用基材及び半導体発光素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant |