KR20150123739A - 집적 회로 제조 방법 - Google Patents
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Abstract
집적 회로(IC) 제조 방법이 제공된다. 상기 방법은 IC의 설계 레이아웃을 수신하는 단계를 포함하고, 여기서 설계 레이아웃은 복수의 중첩되지 않는 IC 영역들을 포함하고, IC 영역들 각각은 동일한 초기 IC 패턴을 포함한다. 상기 방법은 그룹들 각각의 그룹 내의 모든 IC 영역들이 실질적으로 동일한 위치 효과를 갖도록, 위치 효과 분석에 기초하여 IC 영역들을 복수의 그룹들로 나누는 단계를 더 포함한다. 상기 방법은 위치 효과를 포함하는 보정 모델을 이용하여 그룹들 각각의 그룹 내의 하나의 IC 영역에 보정을 수행하는 단계, 및 각각의 그룹 내의 다른 IC 영역들에 보정된 IC 영역을 복사하는 단계를 더 포함한다. 상기 방법은 추가의 IC 공정 단계에 의해 이용하기 위해 유형의 컴퓨터-판독가능한 내체에 보정된 IC 설계 레이아웃을 저장하는 단계를 더 포함한다.
Description
관련출원의 상호참조
본 출원은 그 전체가 여기에 참조로 통합된, 2014년 4월 25일자 출원된 미국 가특허출원 제61/984,572호의 발명의 명칭 "Method for Integrated Circuit Manufacturing"의 우선권을 주장한다.
기술분야
본 발명은 집적 회로 제조 방법에 관한 것이다.
반도체 기술이 예를 들어 45 나노미터(nm), 28 nm, 그리고 그 이하의 더 작은 피쳐(feature) 사이즈로 계속 진보될 때 집적 회로(integrated circuit; IC) 설계 및 제조는 더 많은 도전 과제를 갖는다. 예를 들어, 포토리소그래피는 설계 패턴을 웨이퍼로 전사시키기 위해 사용된다. 더 작은 공정 노드에서의 포토리소그래피의 이미징 부정확함은 만족스럽지 못한 패턴 전사를 가져온다. 예를 들어, 직각의 코너를 갖도록 설계된 디바이스 피쳐 상의 라운딩된 코너는 더 작은 노드에서 더 뚜렷해지거나 더 중대해질 수 있고, 그것은 디바이스가 소망하는 대로 수행될 수 없도록 한다. 부정확하거나 좋지 못한 형상의 디바이스 피쳐들의 다른 예들은 핀칭, 네킹, 브리징,디싱, 부식, 금속 라인 두께 변형, 및 디바이스 성능에 영향을 미치는 다른 특성들을 포함한다.
전형적으로, 광 근접 보정(optical proximity correction; OPC)은, 마스크를 생성하는 동작 또는 웨이퍼를 노광시키는 포토리소그래피 공정과 같은 IC 제조 공정의 후반(later) 동작에서 설계 패턴이 이용되기 전에 이들 문제의 일부를 완화하기 위해 설계 패턴 상에 수행될 수 있다. OPC는 시뮬레이션된 IC 제조 공정들을 기반으로 설계 패턴의 형상들을 수정하고, 그리고/또는 어시스트 피쳐(assist feature; AF)를 삽입할 수 있다.
그러나, 리소그래피 패터닝이 진행됨에 따라, 일부 다른 이미징 효과들을 피할 수 없고, 이들 이미징 효과들은 마스크 또는 이미징 툴 상의 패턴의 위치에 관련된다. 28 nm 이하의 공정 노드에 있어서, 그들 위치 효과에 의해 발생되는 메인 피쳐 왜곡(distortion)의 심각성은 디바이스 성능, 품질 및 신뢰성의 관점에서 용인되지 않고 있다. 그러므로, 그들 이미징 효과들을 효과적이고 효율적으로 해결하기 위해 패턴들을 보정하는 것이 바람직하다.
하나의 예시적인 양상에 있어서, 본 발명개시는 직접 회로(IC) 제조 방법에 관한 것이다. 상기 방법은 IC의 설계 레이아웃을 수신하는 단계를 포함하고, 여기서 설계 레이아웃은 복수의 중첩되지 않는 IC 영역들을 포함하고, IC 영역들 각각은 동일한 초기 IC 패턴을 포함한다. 상기 방법은 그룹들 각각의 그룹 내의 모든 IC 영역들이 실질적으로 동일한 위치 효과를 갖도록, IC 설계 레이아웃에 대한 위치 효과 분석에 기초하여 IC 영역들을 복수의 그룹들로 나누는 단계를 더 포함한다. 상기 방법은 위치 효과를 포함하는 보정 모델을 이용하여 IC 설계 레이아웃에 보정 공정을 수행함으로써 보정된 IC 설계 레이아웃을 발생시키는 단계를 더 포함한다. 보정 공정은, 그룹들 중 하나의 그룹 내의 제 1 IC 영역에 제 1 보정을 수행함으로써 제 1 IC 영역 내의 초기 IC 패턴을 수정하여 제 1 IC 영역 내의 제 1 보정된 IC 패턴을 발생시키는 단계; 그룹들 각각의 그룹 내의 다른 IC 영역들에 제 1 보정된 IC 패턴을 복사함으로써 다른 IC 영역들 내의 초기 IC 패턴을 제 1 보정된 IC 패턴으로 대체시키는 단계; 및 그룹들 각각에 대하여 제 1 보정을 수행하는 단계 및 복사하는 단계를 반복하는 단계를 포함한다. 보정 공정 이후에, 상기 방법은 추가의 IC 공정 단계에 의해 이용하기 위해 유형의(tangible) 컴퓨터-판독가능한 매체에 보정된 IC 설계 레이아웃을 저장하는 단계를 더 포함한다.
다른 예시적인 양상에 있어서, 본 발명개시는 직접 회로(IC) 제조 방법에 관한 것이다. 상기 방법은 집적 회로(IC)의 설계 레이아웃을 수신하는 단계를 포함하고, 여기서 설계 레이아웃은 복수의 IC 영역들을 포함하고, IC 영역들 각각은 동일한 초기 IC 패턴을 포함한다. 상기 방법은 IC 설계 레이아웃에 위치 효과 분석을 수행함으로써 IC 영역들을 복수의 그룹들로 나누는 단계를 더 포함하고, 각 그룹은 IC 영역들 중 적어도 하나를 포함하고, 각 그룹 내의 모든 IC 영역들은 실질적으로 동일한 위치 효과를 갖는 것이다. 상기 방법은 그룹들 각각에 대하여 보정 공정을 수행하는 단계를 더 포함한다. 보정 공정은, 위치 효과를 포함하는 보정 모델을 이용하여 각각의 그룹 내의 제 1 IC 영역에 제 1 보정을 수행함으로써 초기 IC 설계 패턴을 수정하여 제 1 IC 영역 내의 제 1 보정된 IC 설계 패턴을 발생시키는 단계; 및 각각의 그룹 내의 다른 IC 영역들에 제 1 보정된 IC 설계 패턴을 복사함으로써 각각의 그룹 내의 다른 IC 영역들 내의 초기 IC 설계 패턴을 제 1 보정된 IC 설계 패턴으로 대체하는 단계를 포함한다. 그룹들 모두에 보정 공정이 시행된 후에, 상기 방법은 마스크 제작 툴 및 리소그래피 툴 중 적어도 하나에 의해 액세스 가능하게 되도록 IC 설계 레이아웃을 테이핑-아웃(taping-out)하는 단계를 더 포함한다.
또다른 예시적인 양상에 있어서, 본 발명개시는 직접 회로(IC) 제조 방법에 관한 것이다. 상기 방법은 복수의 중첩되지 않는 IC 영역들을 갖는 IC 설계 레이아웃을 수신하는 단계를 포함하고, IC 영역들 각각은 동일한 초기 IC 패턴을 포함한다. 상기 방법은 IC 설계 레이아웃에 대한 위치 효과 분석에 기초하여 복수의 1차 IC 영역들 및 복수의 2차 IC 영역들을 식별하는 단계를 더 포함하고, 여기서 2차 IC 영역들 각각은 그 사이에 실질적으로 동일한 위치 효과를 갖기 위한 1차 IC 영역들 중 하나와 연관된다. 상기 방법은 근접 효과 및 위치 효과를 포함하는 보정 모델을 이용하여 IC 설계 레이아웃에 보정 공정을 수행함으로써 보정된 IC 설계 레이아웃을 발생시키는 단계를 더 포함한다. 보정 공정은, 1차 IC 영역들 각각의 1차 IC 영역에 제 1 보정을 적용하여 각각의 1차 IC 영역 내의 보정된 IC 패턴을 발생시키는 단계; 및 2차 IC 영역들 각각의 2차 IC 영역의 초기 IC 패턴을, 1차 IC 영역들 중, 상기 2차 IC 영역들 각각의 2차 IC 영역과 연관되는, 1차 IC 영역 내의 보정된 IC 패턴으로 대체하는 단계를 포함한다. 상기 방법은 마스크 제작 툴 및 e-빔 리소그래피 툴 중 적어도 하나에 의해 액세스 가능하게 되도록 보정된 IC 설계 레이아웃을 테이핑-아웃하는 단계를 더 포함한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라, 다양한 피쳐들이 일정한 비율로 그려지지 않았음이 강조된다. 실제, 여러 피쳐들의 치수들은 논의의 명료함을 위해 임의로 증감될 수 있다.
도 1은 일실시예에 있어서 본 발명개시의 양상을 따라 구성된 IC 설계 레이아웃의 개략도이다.
도 2는 일실시예에 따른 IC 제조 방법의 흐름도이다.
도 3, 도 4 및 도 5는 도 1의 IC 설계 레이아웃에 대한 위치 효과 분석의 실시예들을 예시한다.
도 6은 도 1의 IC 설계 레이아웃의 메인 피쳐의 일실시예를 예시한다.
도 7은 본 발명개시의 하나 이상의 실시예들을 구현하기 위한 컴퓨터 시스템의 예시이다.
도 1은 일실시예에 있어서 본 발명개시의 양상을 따라 구성된 IC 설계 레이아웃의 개략도이다.
도 2는 일실시예에 따른 IC 제조 방법의 흐름도이다.
도 3, 도 4 및 도 5는 도 1의 IC 설계 레이아웃에 대한 위치 효과 분석의 실시예들을 예시한다.
도 6은 도 1의 IC 설계 레이아웃의 메인 피쳐의 일실시예를 예시한다.
도 7은 본 발명개시의 하나 이상의 실시예들을 구현하기 위한 컴퓨터 시스템의 예시이다.
아래의 발명개시는 제공되는 본 발명내용의 상이한 피쳐들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배치들의 구체적인 예들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들면, 다음의 설명에서 제 2 피쳐 상부 또는 위에 제 1 피쳐를 형성하는 것은 제 1 피쳐와 제 2 피쳐가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피쳐와 제 2 피쳐가 직접 접촉하지 않도록 제 1 피쳐와 제 2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
도 1은 본 발명개시의 발명 개념을 예시하기 위해 구성된 IC 설계 레이아웃(120)의 개략도이다. IC 설계 레이아웃(120)은 1, 2, 3, …, i, (i+1), …, 및 N으로 각각 라벨링되는 복수의 IC 영역들(122)로 정의된다. 본 예시에 있어서, IC 설계 레이아웃(120)은 35개의 IC 영역(122)을 포함한다. 간결함을 위해서, i번째 IC 영역(122)은 다음의 논의에서 IC 영역(122-i)으로 지칭된다. 또한, IC 영역(122) 각각은, IC 영역(122-34 및 122-35)에서 예시된 바와 같이, 동일한 초기 IC 패턴(124)을 포함한다. IC 패턴(124)은 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호접속의 금속 라인 또는 비아들, 및 본딩 패드를 위한 개구부들과 같은, 제조될 IC 디바이스의 다양한 컴포넌트들을 이루는 금속, 산화물 또는 반도체층들의 패턴들에 따른 하나 이상의 메인 피쳐를 포함한다. 일례에 있어서, 각 IC 영역(122)은 IC 패턴(124)을 내부에 포함하는 IC 다이를 정의한다.
IC 설계 레이아웃(120)이 최종 IC 디바이스를 제조하기 위해 웨이퍼 또는 마스크에 전사될 때, 다양한 이미징 효과가 발생할 수 있다. 그들 이미징 효과는 초기 IC 패턴(124)이 동일함에도 불구하고 다양한 IC 영역(122)에서 제조되는 IC 패턴(124)이 최종 IC 디바이스에서 상이해지도록 할 수 있다. 그들 효과는 근접 효과 및 위치 효과를 포함한다.
근접 효과는 광 회절 및 간섭으로 인한 근사 피쳐에 의해 이미징 변화가 도입되는 리소그래피 공정 동안의 이미징 효과를 지칭한다. 예를 들어, 밀도 높은 패턴을 갖는 환경에서의 패턴 피쳐와 격리된 환경에서의 동일한 피쳐는 상이한 임계 치수를 갖는 이미지들을 초래한다. IC 설계 레이아웃은 리소그래피 공정에 의한 이미지를 개선하기 위해 리사이징(resizing), 재형성(reshaping), 어시스트 피쳐 추가, 스캐터링 바 추가, 또는 그들의 조합에 의해 근접 효과를 고려하여 정비(tune)될 수 있다. 이러한 방법은 광 근접 보정(proximity proximate correction; OPC)이라 지칭된다.
위치 효과는 이미징 변화가 IC 설계 레이아웃에서 각각의 패턴 피쳐의 위치에 의해 도입되어 그 위치와 연관되는 리소그래피 공정 동안의 이미징 효과를 지칭한다. 예를 들어, 리소그래피 공정이 극자외선(extreme ultraviolet; EUV) 빔을 이용할 때, EUV 빔은 리소그래피 시스템의 광학 축에 대해 예를 들어 약 6도의 경사각으로 경사진다. 경사 조명에 의해 음영 효과가 도입되고, 이미징될 패턴 피쳐의 위치에 의존된 이미지 왜곡이 발생한다. 리소그래피 공정이 EUV 리소그래피를 이용하는 다양한 실시예에 있어서, 위치 효과는 음영 효과, 플레어 효과, 보더 효과, 레지스트 가열 효과, 베이킹 효과, 현상 로딩 효과, 에칭 로딩 효과, 또는 그들의 조합을 포함한다. 리소그래피 공정이 전자 빔(또는 e-빔) 다이렉트 라이트(electron beam direct write; EBDW)를 이용하는 다양한 실시예에 있어서, 위치 효과는 포깅(fogging) 효과, 핫플레이트(hotplate) 효과, 플레어 효과, 레지스트 가열 효과, 베이킹 효과, 현상 로딩 효과, 에칭 로딩 효과, 또는 그들의 조합을 포함한다. 위치 효과는 리사이징, 재형성,어시스트 피쳐 추가, 스캐터링 바 추가 또는 그들의 조합을 포함하는, IC 설계 레이아웃 정비에 의해 감소될 수 있다. 이러한 방법은 위치 효과 보정(location effect correction; LEC)으로 지칭된다.
상이한 관점에서, 근접 효과는 IC 설계 레이아웃 상의 로컬 환경에 관련되는 반면, 위치 효과는 IC 설계 레이아웃 상의 글로벌 위치에 관련된다. 특히, IC 설계 레이아웃에서 패턴 피쳐의 위치는 LEC 동안에 고려되어야 하는 요인이다.
도 2는 본 발명개시의 다양한 양상에 따른 IC 제조 방법(200)의 흐름도이다. 방법(200)은 근접 효과와 위치 효과 모두를 총괄적으로 고려하고, IC 설계 레이아웃을 효율적으로 정비/수정하여 그에 따라 리소그래피 공정 동안에 이미징을 개선하는 IC 설계 접근법을 제공한다. 방법(200)은 예시이고, 청구범위에서 명시적으로 인용되는 것 이상으로 본 발명개시를 한정하려는 의도는 아니다. 추가적인 동작들이 방법(200) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 일부 동작들은 방법의 추가적인 실시예들을 위해 대체되거나, 제거되거나 또는 이동될 수 있다. 방법(200)은 예로서 IC 설계 레이아웃(120)과 함께 이하 설명된다.
방법(200)은 동작(202)에서 IC 설계 레이아웃(120)을 수신한다. 일례에 있어서, IC 설계 레이아웃(120)은 설계자, 또는 일부 실시예에 있어서 설계 회사(design house)로부터 수신된다. 다양한 실시예에 있어서,설계자는 IC 설계 레이아웃(120)에 따라 IC 디바이스를 제작하기 위해 할당된 반도체 제조업체로부터 분리된 설계팀이다. 반도체 제조업체는 마스크(또는 포토마스크 또는 레티클), 반도체 웨이퍼, 또는 그들 모두를 제작할 수 있다. IC 설계 레이아웃(120)은 IC 디바이스를 위해 설계된 다양한 기하학적 패턴을 포함한다. IC 설계 레이아웃(120)은 또한 특정 어시스트 피쳐, 예를 들어 처리 향상을 위한 그들 피쳐들, 및/또는 마스크 식별 정보를 포함할 수 있다. 설계자는 IC 설계 레이아웃(120)을 형성하기 위한 적절한 설계 절차를 구현한다. 설계 절차는 로직 설계, 물리적 설계, 및/또는 배치 및 루트를 포함할 수 있다. IC 설계 레이아웃(120)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일로 제시된다. 예를 들어, IC 설계 레이아웃(120)은 GDSII 파일 포맷, OASIS 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
방법(200)(도 2)은 동작(204)로 진행되어 다양한 IC 영역(122) 위의 위치 효과를 분석하고, 그 위치 효과 분석에 기초하여 IC 영역(122)을 그룹들로 나눈다. 이러한 분석의 목표는 하류(downstream) 패턴 보정 동작을 간결화함으로써 IC 제조 효율을 향상시키기 위한 것이다. 위치 효과 정보는 예들 들어 사용될 리소그래피 툴 및 공정들에 기초하여 반도체 제조업체에 의해 제공될 수 있다.
위치 효과 정보의 일례가 도 3에 제공된다. 도 3을 참조하면, IC 영역(122-31 및 122-33) 위의 위치 효과는 각각 2개의 테이블(123A 및 123B)에서 그레이 레벨 화소로서 제시된다. 일실시예에 있어서, 테이블(123A 및 123B)은 EUV 플레어 맵 또는 그 부분들을 제시한다. 또한, 도 3에 예시된 바와 같이, IC 영역(122-31 및 122-32)이 그 내부에 동일한 IC 설계 패턴을 갖지만, 그들은 IC 설계 레이아웃(120) 상의 그들 위치에서의 차이로 인해 상이한 이미징 효과를 받을 것이다. 이미징 효과에서의 차이는 테이블(125)에서 나타내어지고, 여기서 "0" 값은 IC 영역(122-31 및 122-32) 내의 대응하는 픽셀들이 동일한 이미징 효과를 받을 것임을 표시하고, 논-제로 값(예를 들어, "1" 및 "-1")은 그 반대를 표시한다.
도 3은 또한 방법(200)에 의해, 특히 동작(204)에 의해 고려되어야 하는 일부 기준(criteria)(127)을 예시한다. 기준(127)은 어느 정도의 이미징 효과 차이가 최종 IC 디바이스에 허용가능한지를 정의한다. 기준(127)은 예를 들어 IC 디바이스의 사양에 기초하여 유연하게 설계될 수 있다. 일실시예에 있어서, 기준(127)은 하나의 IC 영역(122) 내의 모든 픽셀들에 적용가능한 하나의 문턱값 설정을 포함한다. 다른 실시예에 있어서, 기준(127)은 하나의 IC 영역(122) 내의 모든 픽셀에 대하여 픽셀 당 하나의 문턱값 설정을 포함한다. 또 다른 실시예에 있어서, 기준(127)은 픽셀들의 일부분에 대한 하나의 문턱값 설정, 및 픽셀들의 또다른 부분에 대한 또다른 문턱값 설정을 포함한다. 예를 들어, IC 영역(122)의 어떤 부분들은 테스팅 또는 공정 모니터링의 목적으로 이용되고, IC 영역(122)의 어떤 다른 부분들보다 덜 중요하다. 그러므로, 그들 덜 중요한 부분들은 다른 부분들보다 덜 엄격한 이미징 허용 오차가 부여될 수 있다. 예시의 목적으로, 본 예시의 기준(127)은 예를 들어 "대응하는 픽셀들 사이의 최대 위치 효과 차이가 2 이내이면, 2개의 IC 영역이 실질적으로 동일한 것으로 생각되는" 효과를 위해 단일 문턱값 설정을 이용한다. 본 예시에 있어서, IC 영역(122-31 및 122-33)은, 2개의 IC 영역들의 대응하는 픽셀들 사이의 위치 효과 차이가, "2"의 문턱값 이내에 있는, "0", "1", 또는 "-1"이기 때문에, 기준(127) 하에 실질적으로 동일한 위치 효과를 갖는 것으로 생각된다.
다양한 실시예에 있어서, 테이블(123A 및 123B)에서 제시되는 위치 효과 정보는 예를 들어 EBDW의 포깅 효과, EUV의 플레어 효과, 다른 유형의 위치 효과, 또는 그들의 조합과 같은 하나 이상의 위치 효과를 포함할 수 있다. 또한, 테이블(123A 및 123B)은 다양한 실시예에 있어서, 상기 논의된 바와 같은 픽셀 레벨을 포함하는, 특정 레벨의 해상도에서 위치 효과 정보를 제시할 수 있다. 예를 들어, 픽셀 레벨에서 IC 영역(122-31 및 122-33) 사이의 위치 효과를 비교하는 대신에, 동작(204)은 타겟 포인트, 세그먼트, 폴리곤, 패턴, 또는 에리어와 같은 또다른 레벨의 해상도에서 2개의 IC 영역들 사이의 관심 포인트를 비교할 수 있다. 이들 포인트를 더 설명하기 위해서, 도 4를 참조하면, 3개의 폴리곤(또는 메인 피쳐)(126A, 126B, 및 126C)를 포함하는 IC 설계 패턴(124)(도 1)이 도시된다. 일실시예에 있어서, 동작(204)은, 폴리곤(126A, 126B, 및 126C) 각각의 기하학적 중심에서 2개의 IC 영역들의 위치 효과를 비교하는 것과 같이, 폴리곤 레벨에서 2개의 IC 영역들 사이의 위치 효과를 비교한다. 도 4는 또한 폴리곤(126C)이, 폴리곤(126C)을 공동으로(jointly) 나타내는 다수의 세그먼트(128)들로 나뉘어지는 것을 예시한다. 일실시예에 있어서, 동작(204)은 세그먼트 레벨에서 2개의 IC 영역들 사이의 위치 효과를 비교한다. 예를 들어, 도시되지 않았지만, 세그먼트(128)뿐만 아니라, 폴리곤(126A 및 126B)의 세그먼트들 각각의 기하학적 중심에서 2개의 IC 영역들의 위치 효과를 비교한다. 도 4는 또한 다양한 타겟 포인트(130)가 시뮬레이션 검증 또는 다른 설계 목적을 위해 폴리곤(126C)에 할당되는 것을 예시한다. 타겟 포인트(130)는 가상 포인트이고, 폴리곤(126C)에 대한 공간 위치를 나타낸다. 예를 들어, 타겟 포인트(130)는 폴리곤(126A)이, 이미징된 메인 피쳐들이 타겟 포인트에 충돌되거나 가까워지도록 적절히 이미징되었음을 검증하기 위한 참조로서 이용될 수 있다. 일실시예에 있어서, 동작(204)은 타겟 포인트 레벨에서 2개의 IC 영역들 사이의 위치 효과를 비교한다. 예를 들어, 도시되지 않았지만, 할당된 타겟 포인트(130)뿐만 아니라, 폴리곤(126A 및 126B)에 할당되는 타겟 포인트들에서 2개의 IC 영역들의 위치 효과를 비교한다. 다른 실시예에 있어서, 동작(204)은 다수의 폴리곤들을 포함하는 패턴에서, 또는 다수의 패턴들을 포함하는 에리어에서 2개의 IC 영역들의 위치 효과를 비교할 수 있다.
도 2를 다시 참조하면, 동작(204)은 1차 IC 영역들 및 2차 IC 영역들을 식별하는 동작(205)을 포함하고, 2차 IC 영역들 각각은 1차 IC 영역들 중 하나와 연관되고, 2개의 연관된 IC 영역들은 기준(127)(도 3) 하에 실질적으로 동일한 위치 효과를 갖는다. 다양한 실시예에 있어서, 2개의 1차 IC 영역들은 동일하거나, 유사하거나, 상이한 위치 효과를 가질 수 있다. 동작(205)의 목표는, 그러한 식별에 의해 IC 영역들의 서브세트(1차 IC 영역들)에만 후반 동작에서 위치 효과 보정 공정이 이루어질 것이고, 모든 다른 IC 영역들(2차 IC 영역들)은 그들 연관된 IC 영역으로부터의 보정 결과를 복사할 것이며, 설계 턴-어라운드 시간(turn-around time)이 크게 감소시키는 것이다.
도 5를 참조하면, 위치 효과 분석 이후에, 다섯(5)개의 그룹(132A-E)이 식별되었다. 그룹(132A)은 IC 영역(122-1 내지 122-7)을 포함하고, 그룹(132B)은 IC 영역(122-8 내지 122-14)을 포함하고, 그룹(132C)은 IC 영역(122-15 내지 122-21)을 포함하고, 그룹(132D)은 IC 영역(122-22 내지 122-28)을 포함하고, 그룹(132E)은 IC 영역(122-29 내지 122-35)을 포함한다. 하나의 그룹 내의 IC 영역들은 기준(127)(도 3) 하에 실질적으로 동일한 위치 효과를 갖는다. 예를 들어, IC 영역(122-2 내지 122-7)은 IC 영역(122-1)과 실질적으로 동일한 위치 효과를 갖는다. 5개의 그룹 각각 내에서, 동작(205)은 또한 하나의 IC 영역을 1차 IC 영역으로 지정하고, 다른 IC 영역들을 이 1차 IC 영역과 연관된 2차 IC 영역들로 지정한다. 예를 들어, 그룹(132A)에서, IC 영역(122-1)은 1차 IC 영역으로 지정되고, IC 영역들(122-2 내지 122-7)은 IC 영역(122-1)과 연관된 2차 IC 영역들로 지정된다. 유사하게, IC 영역(122-14, 122-15, 122-28, 및 122-29)은 1차 IC 영역들로 지정되고, 다른 IC 영역들은 그룹(132B, 132C, 132D, 및 132E)에서 각각 2차 IC 영역들로 지정된다. 다양한 실시예에 있어서, IC 영역 그룹 내의 구성원들은 설계 레이아웃(120)에서 동일한 또는 상이한 행, 동일한 또는 상이한 열, 또는 어딘가에 위치될 수 있다. 일부 실시예에 있어서, 그룹은 단지 하나의 영역 - 어떤 연관된 2차 IC 영역들 없이 1차 영역 - 만 포함할 수 있다. 그러나, 전형적인 경우에, 그룹은 하나 이상의 IC 영역을 포함한다. 다양한 방법이 IC 영역(122)을 그룹들(132A 내지 132E)과 같은 그룹들로 나누기 위해 이용될 수 있다. 일실시예에 있어서, IC 영역(122-1)은 베이스로서 선택되고, 모든 다른 IC 영역들은 도 3에 관하여 논의된 하나 이상의 방법들을 이용하여 그에 비교된다. IC 영역(122-1)과 실질적으로 동일한 위치 효과를 갖는 것으로 발견된 IC 영역들은 IC 영역(122-1)과 함께 그룹화된다. 그 다음에, 아직 그룹화될 IC 영역들에 대하여, 다른 IC 영역이 베이스로서 선택되고, 상기 비교 및 그룹화가 모든 IC 영역들이 그룹화될 때까지 반복된다.
일부 실시예에 있어서, 방법(200)(도 2)은 동작(206)으로 진행하여 IC 설계 레이아웃(120)과 연관된 좌표 테이블을 제공한다. 좌표 테이블은 IC 설계 레이아웃(120)에서의 IC 영역(122) 각각의 좌표를 포함한다. IC 패턴(124) 및 각 IC 영역의 좌표에 관하여, IC 설계 레이아웃(120)은, 각 IC 영역의 위치가 각각의 좌표에 의해 주어지고 IC 영역에서의 패턴이 IC 패턴(124)이므로, 명확해진다. 일례에 있어서, IC 영역의 좌표는 IC 영역(122-1)에 대하여 그 위치를 나타내는 2개의 수 X 및 Y를 포함한다.
일부 실시예에 있어서, 방법(200)은 IC 설계 레이아웃(120)에 디섹션(dissection) 공정을 수행함으로써 동작(208)으로 진행한다. 일례에 있어서, 디섹션 공정은 1차 IC 영역들에서 메인 피쳐 폴리곤들 각각에 적용된다. 디섹션 공정은 OPC 및 LEC를 위한 후속 공정 동안에 각 세그먼트들이 독립적으로 조정될 수 있도록 메인 피쳐의 가장자리들을 복수의 세그먼트들로 디섹트(dissect)하는 단계를 포함한다. 메인 피쳐로부터 디섹트된 세그먼트들이 많으면, 메인 피쳐의 패턴을 정비하는데 더 자유롭지만, 더 많은 시간 비용도 든다. 이러한 점을 예시하기 위해, 도 6을 참조하면 디섹션 포인트(146)에 의해 정의된 다수의 세그먼트들(144)로 디섹트되는 메인 피쳐(140)를 나타낸다. 여러 타겟 포인트(148)가 또한 시뮬레이션 검증 또는 다른 설계 목적을 위해 메인 피쳐(140)에 할당된다. 예를 들어, 메인 피쳐(140)의 시뮬레이트된 윤곽(149)이 시뮬레이션에 의해 후반 단계에서 생성되면, 타겟 포인트(148)는 타겟이 시뮬레이트된 윤곽(149)에 충돌하거나 가까워지는지를 검증하기 위해 체크된다. 윤곽(149)은 메인 피쳐(140)가 리소그래피 공정에 의해 반도체 웨이퍼와 같은 생산 기판에 전사될 때 메인 피쳐(140)의 시뮬레이트된 이미지이다.
일부 실시예에 있어서, 방법(200)은 디섹션 동작(208) 이후의 1차 IC 영역들에 리타겟팅(retargeting) 공정을 수행한다. 전형적인 리타겟팅 공정은 IC 설계 레이아웃이 웨이퍼에 전사될 때 이미징을 개선하기 위해 다양한 리타겟팅 규칙들에 따라 IC 설계 레이아웃을 수정하는 규칙 기반의 접근법이다. 다양한 예에 있어서, 리타겟팅 공정은 재위치결정, 리사이징, 재형성, 어시스트 피쳐 추가, 스캐터링 피쳐 추가, 또는 그들의 조합을 포함한다. 또다른 예에 있어서, 메인 피쳐(140)의 세그먼트 서브세트가 리타겟팅 규칙에 의해 각각 조정되도록 메인 피쳐(140)(도 6)에 리타겟팅 공정이 적용된다. 메인 피쳐에 대한 조절은 메인 피쳐가 재형성되도록 디섹트된 가장자리 세그먼트들을 이동/재배치하는 것을 포함한다. 일실시예에 있어서, 리타겟팅 규칙은 근접 효과를 감소시키기 위해 IC 설계 레이아웃을 정비하는데 이용되는 OPC 규칙을 포함한다. 또다른 실시예에 있어서, 리타겟팅 규칙은 위치 효과를 감소시키기 위해 IC 설계 레이아웃을 정비하는데 이용되는 위치 효과 보정(LEC) 규칙을 포함한다. 패턴 피쳐의 위치는 LEC 리타겟팅 공정 동안에 도려되어야 하는 요인이다. 또다른 실시예에 있어서, 리타겟팅 규칙은 제조 능력을 고려하여 반도체 제조업체에 의해 주어진 설계 규칙을 포함한다. 또다른 실시예에 있어서, 리타겟팅 규칙은 OPC 규칙, LEC 규칙, 및 설계 규칙의 서브세트 또는 조합을 포함한다.
방법(200)(도 2)은 동작(210)으로 진행하여 IC 설계 레이아웃(120)에 보정 공정을 수행한다. 본 실시예에 있어서, 보정 공정은 위치 효과 및 근접 효과에 대해 1차 IC 영역들 내의 IC 패턴들을 보정하고(동작 210A), 1차 IC 영역들 각각으로부터의 보정된 IC 패턴을 각각의 1차 IC 영역과 연관되는 2차 IC 영역들에 복사한다(동작 210B). 근접 효과가 상관되는 한, 1차 및 2차 IC 영역들은 동일한 초기 IC 패턴(124)을 가지므로, 근접 효과 보정은 1차 IC 영역 및 2차 IC 영역 모두에 대하여 동일하다. 위치 효과가 상관되는 한, 2차 IC 영역은 관련되는 1차 IC 영역과 실질적으로 동일한 위치 효과를 가지므로, 위치 효과 보정은 1차 IC 영역 및 2차 IC 영역 모두에 대하여 동일하다. 그러므로, 동작(210)은 타당하지는 않지만, 각 IC 영역을 개별적으로 보정하는 설계 접근법과 비교하여 설계 툴 처리 시간을 크게 감소시키기 EOans에 바람직하다. 예를 들어, 도 5에 나타낸 바와 같은 설계 레이아웃(120)에 관련하여, 5개의 IC 영역들에만 보정 공정이 이루어질 것이고, 그것은 처리 시간에서 85% 감소를 나타낸다.
본 실시예에 있어서, 동작(210)은 IC 설계 레이아웃(120)을 정비하기 위해, 보정 모델이라 하는 시뮬레이션 모델을 이용하는 모델 기반 보정 공정을 수행한다. 보정 공정 및 보정 모델은 위치 효과를 포함한다. 일실시예에 있어서, 보정 공정 및 보정 모델은 또한, 위치 효과와 근접 효과 모두가 하나의 공정에서 보정되도록 근접 효과도 포함한다. 본 실시예에 있어서, 보정 공정은 IC 설계 레이아웃(120)의 각 1차 IC 영역(122)에 적용된다.
일실시예에 있어서, 보정 공정이 IC 영역에 적용되면, IC 영역 내의 IC 패턴은 재위치결정, 리사이징, 재형성,어시스트 피쳐 추가, 스캐터링 피쳐 추가, 또는 그들의 조합을 포함하는 다양한 방안들에 의해 조정된다. 그러한 조정은 IC 영역의 위치 효과 및 각각의 좌표 세트에 따라 이루어진다. 이어서, 보정 모델이 시뮬레이트된 윤곽을 생성하기 위해 IC 영역 내의 조정된 IC 패턴에 적용된다. 시뮬레이트된 윤곽은 조정된 IC 패턴에 위치 효과 및/또는 근접 효과의 영향을 반영한다. 윤곽이 타겟들(또는 타겟 포인트들)을 만족시킨다면, 즉 윤곽이 타겟들에 충돌하거나 미리 정해진 범위 내에서 타겟에 가까워지는지를 체크하기 위해 평가된다. 타겟이 윤곽에 의해 만족되지 않았다면, IC 영역 내의 조정된 IC 패턴에 다른 조정이 적용된다. 이어서, 보정 모델을 이용한 또다른 시뮬레이션이 최근 조정된 IC 패턴에 적용되어 또다른 윤곽을 생성한다. 생성된 윤곽은 또한 타겟이 만족되는지를 알기 위해 체크된다. 이러한 보정 공정은 할당된 타겟이 만족될 때까지 반복된다. 최종 조정된 IC 패턴은 보정된 IC 패턴(124)으로서 지칭된다. 유사하게, 보정 공정에 의해 최종 조정된 IC 설계 레이아웃은 보정된 IC 설계 레이아웃(120)으로서 지칭된다.
방법(200)(도 2)은 동작(212)로 진행하여 마스크 제조 또는 웨이퍼 제조와 같은 추가의 반도체 제조 공정에 적합한 포맷으로 보정된 IC 설계 레이아웃(120)을 테이핑-아웃(taping out)한다. 일실시예에 있어서, 방법(200)은 마스크 제조를 위해 데이터를 테이핑-아웃하기 전에 보정된 IC 설계 레이아웃(120)에 마스크 규칙 체크(mask rule check; MRC)를 수행한다. MRC는 반도체 제조 공정에서의 변동을 고려하여 충분한 마진을 확보하도록 특정 기하학적 및 접속성 제약들을 포함할 수 있는 마스크 생성 규칙들의 세트로 보정된 IC 설계 레이아웃(120)을 체크한다. MRC는 마스크 제조 동안에 제한들을 보상하도록 보정된 IC 설계 레이아웃(120)을 수정할 수 있다. EBDW 또는 이온 빔 리소그래피와 같은 마스크리스(maskless) 리소그래피가 이용되는 또다른 실시예에 있어서, 마스크는 제조되지 않는다. 보정된 IC 설계 레이아웃(120)은 웨이퍼 제조를 위해 그러한 마스크리스 리소그래피에서 직접 이용될 수 있다. 이러한 경우, 일부 다른 규칙들이 예를 들어 e-빔 다이렉트 라이팅으로부터 추출될 수 있고, EBDW 규칙으로 지칭된다. 마스크 규칙 체크를 수행하는 대신에, 보정된 IC 설계 레이아웃(120)은 EBDW 규칙에 따라 체크되고 EBDW 규칙에 따라 수정되어 EBDW가 수정된 IC 설계 레이아웃에 따라 적절히 구현될 수 있도록 할 수 있다.
다양한 실시예에 있어서, 방법(200)은 IC 제조에서 추가의 공정 단계를 포함할 수 있다. 예를 들어, 방법(200)은 수정된 IC 설계 레이아웃(120)의 테이핑-아웃에 기초하여 마스크 또는 마스크 그룹을 제조하도록 진행될 수 있다. 일실시예에 있어서, e-빔 또는 다중 e-빔이 테이핑-아웃에 기초하여 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 사용된다. 마스크는 상이한 유형, 예를 들어 투과성 마스크 또는 반사성 마스크일 수 있고, 다양한 기술, 예를 들어 바이너리 마스크 또는 위상 시프트 마스크(phase shift mask; PSM)에서 형성될 수 있다. 일례에 있어서, 바이너리 마스크는 투명 기판(예를 들면, 용융 석영), 및 마스크의 불투명한 영역에 코팅된 불투명한 물질(예를 들어, 크롬)을 포함한다. 또다른 예에 있어서, PSM은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된 다양한 피쳐들을 포함한다. 다양한 예들에 있어서, PSM는 당업계에 공지된 감쇠 PSM 또는 얼터내이팅 PSM일 수 있다.
일실시예에 있어서, 방법(200)은 상기 방법에 의해 형성된 마스크 또는 마스크 세트를 이용하여 반도체 웨이퍼를 제조하도록 진행될 수 있다. 반도체 웨이퍼는 실리콘 기판 또는 다른 적절한 기판, 및 그 위에 형성된 재료층들을 포함한다. 이러한 경우에, EUV 리소그래피가 마스크(들)을 이용하여 반도체 웨이퍼를 제조하기 위해 이용될 수 있다. 또다른 실시예에 있어서, IC 설계 레이아웃(120)의 테이핑-아웃은 EBDW 리소그래피 장치에 의해 반도체 웨이퍼를 패터닝하기 위해 직접 이용될 수 있다. 어떤 상황 (EUV 또는 EBDW)에서도, 근접 효과와 위치 효과 모두는 보정 공정에서 고려되므로, 이미징 품질은 실질적으로 개선된다.
이제 도 7을 참조하면, 상술된 방법(200)의 실시예들을 구현하기 위한 예시적인 컴퓨터 시스템(700)가 도시된다. 컴퓨터 시스템(700)를 이용하는 일례는 위치 효과 분석을 수행하고, 그에 따라 다양한 IC 영역들을 그룹화하는 것이다. 다수의 그룹화 가능성 및 상이한 레벨의 해상도 때문에, 컴퓨터-지원 자동화 프로그램이 1차/2차 IC 영역 식별을 최적화하기 위해 구현될 수 있다. 컴퓨터 시스템(700)을 이용하는 다른 예는, 시뮬레이트된 윤곽을 생성하고, 근접 효과 및/또는 위치 효과 대하여 IC 설계 패턴을 반복적으로 보정하기 위해 OPC 또는 LEC 처리를 시뮬레이팅하는 것이다. 컴퓨터 시스템(700)을 이용하는 또다른 예는 하나의 공정 단계(또는 툴)로부터 또다른 공정 단계(또는 툴)로 설계 레이아웃(120)을 전달하기 위해 하나 이상의 컴퓨터-판독가능한 매체에 설계 레이아웃(120)을 저장하는 것이다. 컴퓨터 시스템(700)은 하나 이상의 버스(712)에 의해 모두 상호접속되는 마이크로프로세서(702), 입력 디바이스(704), 저장 디바이스(706), 비디오 컨트롤러(708), 시스템 메모리(710), 디스플레이(714), 및 통신 디바이스(716)를 포함한다. 저장 디바이스(706)는 플로피 드라이브, 하드 드라이브, CD-ROM, 광 드라이브, 플래시 드라이브, 또는 어떤 다른 저장 디바이스의 형태일 수 있다. 저장 디바이스(706)는 플로피 디스크, CD-ROM, DVD-ROM, 플래시 드라이브, 또는 컴퓨터-실행가능한 명령어들을 함유할 수 있는 임의의 다른 형태의 컴퓨터-판독가능한 매체를 수용할 수 있다. 통신 디바이스(716)는 컴퓨터 시스템이 다른 노드들과 통신할 수 있게 하는 모뎀, 네트워크 카드, 또는 임의의 다른 디바이스일 수 있다. 추가적으로, 어떤 컴퓨터 시스템은 제한하지 않고 퍼스널 컴퓨터, 메인프레인, PDA, 및 휴대폰을 포함하는 복수의 상호접속된(인트라넷이나 인터넷에 의해) 컴퓨터 시스템을 대표할 수 있다.
컴퓨터 시스템은 전형적으로, 적어도 머신 판독가능한 명령어들을 실행할 수 있는 하드웨어뿐만 아니라, 원하는 결과를 생산하기 위해 행동들(전형적으로 머신-판독가능한 명령어들) 을 실행하기 위한 소프트웨어를 포함한다. 추가적으로, 컴퓨터 시스템은 하드웨어와 소프트웨어의 하이브리드뿐만 아니라, 컴퓨터 서브시스템들을 포함할 수 있다.
하드웨어는 일반적으로, 적어도 클라이언트-머신들(또한 퍼스널 컴퓨터 또는 서버로 알려짐), 및 휴대용 프로세싱 디바이스들(예를 들면, 스마트 폰, 개인 휴대 정보 단말기(PDA) 또는 개인 컴퓨팅 디바이스(PCD))과 같은 적어도 프로세서 가능한 플랫폼(processor-capable platform)을 포함한다. 또한, 하드웨어는 메모리 또는 다른 데이터 저장 디바이스들와 같은 머신-판독가능한 명령어들을 저장할 수 있는 임의의 물리적 디바이스를 포함할 수 있다. 다른 형태의 하드웨어로는, 예를 들어 모뎀, 모뎀 카드, 포트 및 포트 카드와 같은 전송 디바이스들을 포함하는, 하드웨어 서브시스템을 포함한다.
소프트웨어는 RAM 또는 ROM과 같은 임의의 메모리 매체에 저장된 임의의 머신 코드, 및 다른 디바이스(예를 들어, 플로피 디스크, 플래시 메모리, 또는 CD ROM 등) 상에 저장된 머신 코드를 포함한다. 소프트웨어는 예를 들면 소스 또는 객체 코드를 포함할 수 있다. 또한, 소프트웨어는 클라이언트 머신 또는 서버에서 실행될 수 있는 임의의 명령어 세트를 포함한다.
소프트웨어와 하드웨어의 조합이 또한 본 발명개시의 특정 실시예에 대하여 기능 및 성능 향상을 제공하기 위해 사용될 수 있다. 일예로는 실리콘 칩에 소프트웨어 기능들을 직접 제조하는 것이다. 따라서, 하드웨어와 소프트웨어의 조합은 또한 컴퓨터 시스템의 정의 내에 포함되며, 따라서 가능한 동등 구조 및 동등 방법으로서 본 발명에 의해 구상된다.
컴퓨터 판독가능한 매체는 콤팩트 디스크 판독전용 메모리(CD-ROM)와 같은 반영구적 데이터 스토리지뿐만 아니라, 랜덤 액세스 메모리(RAM)와 같은 수동형 데이터 스토리지를 포함한다. 또한, 본 발명개시의 실시예는 표준 컴퓨터를 새로운 특화 컴퓨팅 머신으로 변형하기 위한 컴퓨터의 RAM으로 구현될 수 있다.
시스템은 특정 아키텍처 상에서 작동하도록 설계될 수 있다. 예를 들어, 시스템은 싱글 컴퓨터, 로컬 영역 네트워크, 클라이언트-서버 네트워크, 광역 네트워크, 인터넷, 핸드헬드(hand-held) 및 다른 휴대용 무선 디바이스들 및 네트워크 상에서 실행될 수 있다.
제한하는 것으로 의도되지 않지만, 본 발명개시의 하나 이상의 실시예들은 IC 설계 및 제조에 많은 이점들을 제공한다. 예를 들어, 설계 레이아웃에 위치 효과 분석을 수행하고, 그에 따라 IC 영역들을 그룹화함으로써, 본 발명개시의 일부 실시예들은, 일반적으로 상당한 컴퓨터 리소스를 소비하는, OPC/LEC 공정이 시행되는 IC 영역들의 수를 크게 감소시켰다. 본 발명 개시의 일부 실시예는 패턴 보정 공정이 가속화되기 때문에 설계 턴-어라운드 시간을 감소시킨다. 본 발명 개시의 다른 이점은, 저장 또는 전달을 위한 설계 레이아웃 데이터의 감소로 인해 설계 회사(뿐만 아니라, 마스크 회사 또는 IC 제조업체)에서 데이터 관리 오버헤드가 감소된다는 것이다. 또한, 본 발명개시의 일부 실시예는 근접 효과와 위치 효과 모두를 총괄적으로 고려하고, 리소그래피 공정 동안의 이미징을 개선하기 위해 IC 설계 레이아웃을 효율적으로 정비/수정한다.
상기는 당업자가 본 발명개시의 양상들을 더 잘 이해할 수 있도록 다양한 실시예들의 피쳐를 개괄한 것이다. 당업자는 본 발명개시를 기초로서 여기에 개시된 실시예들과 동일한 목적을 수행하고 동일한 이점를 성취하는 다른 공정 및 구조들을 설계하거나 수정하기 위해 용이하게 사용될 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 발명개시의 사상 및 범주로부터 벗어나지 않으며, 이들이 본 개시의 사상 및 범주로부터 벗어남없이 다양한 수정, 대체 및 변경을 할 수 있다는 것을 인지해야 한다.
Claims (10)
- 집적 회로(integrated circuit; IC)의 설계 레이아웃 - 상기 설계 레이아웃은 복수의 중첩되지 않는 IC 영역들을 포함하고, 상기 IC 영역들 각각은 동일한 초기 IC 패턴을 포함함 - 을 수신하는 단계;
상기 IC 설계 레이아웃에 대한 위치 효과 분석에 기초하여 상기 IC 영역들을 복수의 그룹들로 나누어 상기 복수의 그룹들 각각 내의 모든 IC 영역들이 동일한 위치 효과를 갖도록 하는 단계;
위치 효과를 포함하는 보정 모델을 이용하여 상기 IC 설계 레이아웃에 보정 공정을 수행함으로써 보정된 IC 설계 레이아웃을 발생시키는 단계; 및
추가의 IC 공정 단계에 의해 이용하기 위해 유형의(tangible) 컴퓨터-판독가능한 매체에 상기 보정된 IC 설계 레이아웃을 저장하는 단계
를 포함하고,
상기 보정 공정은,
상기 그룹들 중 하나의 그룹 내의 제 1 IC 영역에 제 1 보정을 수행함으로써 상기 제 1 IC 영역 내의 상기 초기 IC 패턴을 수정하여 상기 제 1 IC 영역 내의 제 1 보정된 IC 패턴을 발생시키는 단계;
상기 그룹들 각각의 그룹 내의 다른 IC 영역들에 상기 제 1 보정된 IC 패턴을 복사함으로써 상기 다른 IC 영역들 내의 상기 초기 IC 패턴을 상기 제 1 보정된 IC 패턴으로 대체시키는 단계; 및
상기 그룹들 각각에 대하여 상기 제 1 보정을 수행하는 단계 및 상기 복사하는 단계를 반복하는 단계
를 포함하는 것인 방법. - 제 1 항에 있어서,
상기 보정 모델은 근접 효과를 포함하는 것인 방법. - 제 1 항에 있어서,
상기 제 1 IC 영역에 상기 제 1 보정을 수행하는 단계는 상기 제 1 IC 영역에 디섹션(dissection) 공정을 수행하는 단계를 포함하는 것인 방법. - 제 1 항에 있어서,
상기 위치 효과 분석은,
2개의 IC 영역들의 위치 효과를 상기 2개의 IC 영역들의 대응하는 관심 포인트들에서 비교하는 단계; 및
상기 대응하는 관심 포인트들 각각에서의 위치 효과 차이가 각각의 문턱값 내에 있다면 상기 2개의 IC 영역들을 동일한 위치 효과를 갖는 것으로서 처리하는 단계
를 포함하는 것인 방법. - 제 4 항에 있어서,
상기 관심 포인트들은 픽셀들, 타겟 포인트들, 세그먼트들, 폴리곤들, 패턴들, 또는 에리어들 중 하나인 것인 방법. - 제 4 항에 있어서,
상기 관심 포인트들의 제 1 부분은 상기 관심 포인트들의 제 2 부분과 상이한 문턱값이 할당(assign)되거나, 또는 관심 포인트들 모두에 동일한 문턱값이 할당되는 것인 방법. - 제 1 항에 있어서,
상기 IC 영역들 각각과 연관된 좌표 세트를 포함하는 좌표 테이블을 제공하는 단계를 더 포함하는 방법. - 제 7 항에 있어서,
상기 제 1 IC 영역에 상기 제 1 보정을 수행하는 단계는,
상기 위치 효과 및 각각의 좌표 세트에 따라 상기 제 1 IC 영역의 상기 초기 IC 패턴을 보정하여 수정된 IC 패턴을 발생시키는 단계;
상기 보정 모델을 이용하여 상기 수정된 IC 패턴을 시뮬레이팅하여 상기 수정된 IC 패턴의 윤곽을 생성하는 단계;
상기 윤곽이 기준(criterion)에 따라 허용가능하면 상기 수정된 IC 패턴의 윤곽을 평가하는 단계; 및
상기 윤곽이 허용가능하지 않다면 상기 위치 효과와 상기 각각의 좌표 세트에 따라 상기 수정된 IC 패턴을 보정하는 단계
를 포함하는 것인 방법. - 집적 회로(integrated circuit; IC)의 설계 레이아웃 - 상기 설계 레이아웃은 복수의 IC 영역들을 포함하고, 상기 IC 영역들 각각은 동일한 초기 IC 설계 패턴을 포함함 - 을 수신하는 단계;
상기 IC 설계 레이아웃에 위치 효과 분석을 수행함으로써 상기 IC 영역들을 복수의 그룹들로 나누는 단계 - 각 그룹은 상기 IC 영역들 중 적어도 하나를 포함하고, 각 그룹 내의 모든 IC 영역들은 동일한 위치 효과를 가짐 - ;
상기 그룹들 각각에 대하여 보정 공정을 수행하는 단계; 및
마스크 제작 툴 및 리소그래피 툴 중 적어도 하나에 의해 액세스 가능하게 되도록 상기 IC 설계 레이아웃을 테이핑-아웃(taping-out)하는 단계
를 포함하고,
상기 보정 공정을 수행하는 단계는,
위치 효과를 포함하는 보정 모델을 이용하여 상기 각각의 그룹 내의 제 1 IC 영역에 제 1 보정을 수행함으로써 상기 초기 IC 설계 패턴을 수정하여 상기 제 1 IC 영역 내의 제 1 보정된 IC 설계 패턴을 발생시키는 단계; 및
상기 각각의 그룹 내의 다른 IC 영역들에 상기 제 1 보정된 IC 설계 패턴을 복사함으로써 상기 각각의 그룹 내의 상기 다른 IC 영역들 내의 상기 초기 IC 설계 패턴을 상기 제 1 보정된 IC 설계 패턴으로 대체하는 단계
를 포함하는 것인 방법. - 집적 회로(integrated circuit; IC) 설계 레이아웃 - 상기 설계 레이아웃은 복수의 중첩되지 않는 IC 영역들을 포함하고, 상기 IC 영역들 각각은 동일한 초기 IC 패턴을 포함함 - 을 수신하는 단계;
상기 IC 설계 레이아웃에 대한 위치 효과 분석에 기초하여 복수의 1차 IC 영역들 및 복수의 2차 IC 영역들을 식별하는 단계 - 상기 2차 IC 영역들 각각은 그 사이에 동일한 위치 효과를 갖기 위한 상기 1차 IC 영역들 중 하나와 연관됨 - ;
근접 효과 및 위치 효과를 포함하는 보정 모델을 이용하여 상기 IC 설계 레이아웃에 보정 공정을 수행함으로써 보정된 IC 설계 레이아웃을 발생시키는 단계;
마스크 제작 툴 및 e-빔 리소그래피 툴 중 적어도 하나에 의해 액세스 가능하게 되도록 상기 보정된 IC 설계 레이아웃을 테이핑-아웃하는 단계
를 포함하고,
상기 보정 공정은,
상기 1차 IC 영역들 각각의 1차 IC 영역에 대하여, 상기 각각의 1차 IC 영역에 제 1 보정을 적용하여 상기 각각의 1차 IC 영역 내의 보정된 IC 패턴을 발생시키는 단계; 및
상기 2차 IC 영역들 각각의 2차 IC 영역에 대하여, 상기 각각의 2차 IC 영역 내의 상기 초기 IC 패턴을, 상기 1차 IC 영역들 중, 상기 2차 IC 영역들 각각의 2차 IC 영역과 연관되는 1차 IC 영역 내의 상기 보정된 IC 패턴으로 대체하는 단계
를 포함하는 것인 방법.
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