TWI603217B - 積體電路之製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 135
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 230000000694 effects Effects 0.000 claims description 152
- 238000013461 design Methods 0.000 claims description 138
- 238000012937 correction Methods 0.000 claims description 73
- 230000008569 process Effects 0.000 claims description 70
- 238000003384 imaging method Methods 0.000 claims description 26
- 238000001459 lithography Methods 0.000 claims description 24
- 238000004458 analytical method Methods 0.000 claims description 17
- 238000012545 processing Methods 0.000 claims description 8
- 238000012986 modification Methods 0.000 claims description 6
- 230000004048 modification Effects 0.000 claims description 6
- 238000000609 electron-beam lithography Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 15
- 230000003287 optical effect Effects 0.000 description 12
- 235000012431 wafers Nutrition 0.000 description 12
- 238000010894 electron beam technology Methods 0.000 description 8
- 238000003860 storage Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 238000010200 validation analysis Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000889 atomisation Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002164 ion-beam lithography Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
- G03F7/70441—Optical proximity correction [OPC]
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/18—Manufacturability analysis or optimisation for manufacturability
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Description
本申請案主張2014年4月25日申請之美國臨時申請案編號第61/984572號，題目為「積體電路之製造方法(Method for Integrated Circuit Manufacturing)」的權利，在此將其全部引入以供參考。
本發明是有關於一種積體電路，且特別是有關於一種積體電路製造方法。
當半導體科技朝更小特徵尺寸，例如45奈米(nm)、28奈米及以下尺寸，持續發展時，積體電路設計與製造更具挑戰性。舉例而言，微影係用以將設計圖案轉移至晶圓。微影的成像不準確在更小製程節點已導致不符合要求的圖案轉移。例如，設計成具有直角形角(right-angle corners)之元件特徵上的圓角在更小節點中可能變得更顯著或更關鍵，而妨礙元件如所需般進行。其它不準確或成形不佳之元件特徵的例子包含收聚(pinching)、頸縮(necking)、橋接(bridging)、凹陷(dishing)、侵蝕、金屬
線厚度變化及其它特徵，會影響元件性能。
一般而言，可對一設計圖案進行光學近接修正(OPC)，以在此設計圖案應用於積體電路製作過程之後續操作中之前，例如產生光罩之操作或微影製程曝光晶圓，幫助減輕這些難處的一部分。光學近接修正可根據模擬之積體電路製造製程，來修改設計圖案之形狀及/或插入輔助特徵(AF)。
然而，隨著微影圖案化的發展，有一些其它成像效應不可避免，而那些成像效應與光罩或成像機台上之圖案的位置有關。對於28奈米或以下之製程節點而言，由那些位置效應所造成之主要特徵變形(distortion)的嚴重性，在元件性能、品質與可靠度上已變得無法接受。因此，亟需修正之圖案，以有效且有效率地對付那些成像效應。
在一示範態樣中，本揭露係針對一種積體電路製造方法。此方法包含接收一積體電路之一設計布局，其中此設計布局包含不重疊之複數個積體電路區，且每一積體電路區包含相同之初始積體電路圖案。此方法更包含根據對積體電路之設計布局之位置效應分析，將這些積體電路區分成複數個群組，如此使各別之群組中之所有之積體電路區具有實質相同之位置效應。此方法更包含利用包含位置效應之一修正模型對積體電路之設計布局進行修正製程，藉以產生一經修正(corrected)積體電路設計布局。此修正製程包含對
這些群組之一者中之一第一積體電路區進行第一修正，藉以修改第一積體電路區之初始積體電路圖案，而在第一積體電路區中形成一第一經修正積體電路圖案；將第一經修正積體電路圖案複製到各別之群組中之其它積體電路區，藉以利用第一經修正積體電路圖案取代其它之積體電路區中之初始積體電路圖案；以及對每一群組重複進行第一修正之步驟與複製之步驟。於修正製程後，此方法更包含將經修正積體電路設計布局儲存在有形電腦可讀取媒體中，以供進一步積體電路處理階段使用。
在另一示範態樣中，本揭露係針對一種積體電路製造方法。此方法包含接收一積體電路之一設計布局，其中設計布局包含複數個積體電路區，且每一積體電路區包含完全相同之初始積體電路設計圖案。此方法更包含對積體電路之設計布局進行位置效應分析，藉以將這些積體電路區分成複數個群組，其中每一群組包含積體電路區中之至少一者，且在每一群組中之所有之積體電路區具有實質相同之位置效應。此方法更包含針對每一群組，進行修正製程。此修正製程包含利用包含位置效應之一修正模型，對各別之群組中之一第一積體電路區進行第一修正，藉以修改初始積體電路設計圖案，以在第一積體電路區中產生第一經修正積體電路設計圖案；以及將第一經修正積體電路設計圖案複製到各別群組中其它之積體電路區中，藉以利用第一經修正積體電路設計圖案來取代各別群組中之其它積體電路區中之初始積體電路設計圖案。於所有的群組已經接受修正製程後，此
方法更包含利用光罩製作機台與微影機台中之至少一者，將積體電路設計布局下線，使其可存取。
在另一示範態樣中，本揭露係針對一種積體電路製造方法。此方法包含接收一積體電路設計布局，此積體電路設計布局具有不重疊之複數個積體電路區，且每一積體電路區包含完全相同之一初始積體電路圖案。此方法更包含根據對積體電路設計布局之一位置效應分析，確認複數個主要積體電路區與複數個次要積體電路區，其中每一次要積體電路區與主要積體電路區之一者有關，因其間具有實質相同之位置效應。此方法更包含利用包含近接效應與位置效應之一修正模型，對積體電路設計布局進行修正製程，藉以產生一經修正積體電路設計布局。此修正製程包含對每一主要積體電路區，施加一第一修正，而在其中產生一經修正積體電路圖案；以及以與各別之次要積體電路區有關之主要積體電路區之一者中之經修正積體電路圖案，來取代每一次要積體電路區中之初始積體電路圖案。此方法更包含利用光罩製作機台與電子束微影機台中之至少一者，將經修正積體電路設計布局下線，使其可存取。
120‧‧‧積體電路設計布局
122‧‧‧積體電路區
122-1‧‧‧積體電路區
122-2‧‧‧積體電路區
122-3‧‧‧積體電路區
122-4‧‧‧積體電路區
122-5‧‧‧積體電路區
122-6‧‧‧積體電路區
122-7‧‧‧積體電路區
122-8‧‧‧積體電路區
122-9‧‧‧積體電路區
122-10‧‧‧積體電路區
122-11‧‧‧積體電路區
122-12‧‧‧積體電路區
122-13‧‧‧積體電路區
122-14‧‧‧積體電路區
122-15‧‧‧積體電路區
122-16‧‧‧積體電路區
122-17‧‧‧積體電路區
122-18‧‧‧積體電路區
122-19‧‧‧積體電路區
122-20‧‧‧積體電路區
122-21‧‧‧積體電路區
122-22‧‧‧積體電路區
122-23‧‧‧積體電路區
122-24‧‧‧積體電路區
122-25‧‧‧積體電路區
122-26‧‧‧積體電路區
122-27‧‧‧積體電路區
122-28‧‧‧積體電路區
122-29‧‧‧積體電路區
122-30‧‧‧積體電路區
122-31‧‧‧積體電路區
122-32‧‧‧積體電路區
122-33‧‧‧積體電路區
122-34‧‧‧積體電路區
122-35‧‧‧積體電路區
122-31‧‧‧積體電路區
122-33‧‧‧積體電路區
122-34‧‧‧積體電路區
122-35‧‧‧積體電路區
123A‧‧‧表
123B‧‧‧表
124‧‧‧積體電路圖案
125‧‧‧表
126A‧‧‧多邊形
126B‧‧‧多邊形
126C‧‧‧多邊形
127‧‧‧標準
128‧‧‧線段
130‧‧‧目標點
132A‧‧‧群組
132B‧‧‧群組
132C‧‧‧群組
132D‧‧‧群組
132E‧‧‧群組
140‧‧‧主要特徵
144‧‧‧線段
146‧‧‧切開點
148‧‧‧目標點
149‧‧‧輪廓
200‧‧‧方法
202‧‧‧操作
204‧‧‧操作
205‧‧‧操作
206‧‧‧操作
208‧‧‧操作
210‧‧‧操作
210A‧‧‧操作
210B‧‧‧操作
212‧‧‧操作
700‧‧‧電腦系統
702‧‧‧微處理器
704‧‧‧輸入裝置
706‧‧‧儲存裝置
708‧‧‧影像控制器
710‧‧‧系統記憶體
712‧‧‧匯流排
714‧‧‧顯示器
716‧‧‧通訊裝置
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需強調的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為
清楚，各特徵的尺寸可任意地增加或減少。
〔圖1〕係繪示依照本揭露在一實施例中之態樣建構的一種積體電路設計布局的示意圖。
〔圖2〕係繪示依照一實施例之一種積體電路製造方法的流程圖。
〔圖3、4與5〕係繪示對圖1之積體電路設計布局之位置效應分析的實施例。
〔圖6〕係繪示圖1之積體電路設計布局之主要特徵的實施例。
〔圖7〕係繪示實施本揭露之一或多個實施例的一種電腦系統的例子。
以下的揭露提供了許多不同的實施例或例子，以實施所提供之標的之不同特徵。以下所描述之構件與安排的特定例子係用以簡化本揭露。當然這些僅為例子，並非用以作為限制。舉例而言，在描述中，第一特徵形成於第二特徵上方或上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，也可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各例子中重複參考數字及/或文字。這樣的重複係基於簡單與清楚之目的，以其本身而言並非用以指定所討論之各實施例及/或配置之間的關係。
圖1係繪示建構來供說明本揭露之創新概念的一種示範積體電路設計布局120的示意圖。此積體電路設計布局120定義有複數個積體電路區122，分別標記為1、2、3、…、i、(i+1)、…與N。在本例子中，積體電路設計布局120包含35個積體電路區122。為簡化之故，在下列之討論中，第i個積體電路區122稱為積體電路區122-i。此外，每個積體電路區122包含一完全相同之初始積體電路圖案124，如積體電路區122-34與122-35中所示。積體電路圖案124包含一或多個主要特徵對應於金屬、氧化物或半導體層之圖案，這些圖案組成欲製作之積體電路元件的許多構件，例如主動區、閘極、源極與汲極、層間內連線之金屬線或介層窗、以及供製作接合墊之開口。在一例子中，每一積體電路區122定義一積體電路晶粒，此積體電路晶粒中包含積體電路圖案124。
將積體電路設計布局120轉移至光罩或用以製作最終積體電路元件之晶圓時，可能會發生各種成像效應。這些成像效應可能會造成在各個積體電路區122中所製作出之積體電路圖案124在最終積體電路元件中不同，雖然初始積體電路圖案124是相同的。這些效應包含近接效應與位置效應。
近接效應歸類為在微影製程期間的成像效應，其中由接近之特徵因光衍射或干涉所引起之成像變化。舉例而言，一圖案特徵在密集圖案的環境中、以及一完全相同之特徵在孤立環境中，可能會產生具不同關鍵尺寸的影像。可
利用重調尺寸(resizing)、重新塑造(reshaping)、增設輔助特徵、增設散射條或其組合的方式，來調整此積體電路設計布局，以產生近接效應，藉以改善微影製程之影像。此方法稱為光學近接修正(OPC)。
位置效應歸類為在微影製程期間的成像效應，其中由在積體電路設計布局中的各別圖案特徵的位置所引起或有關的成像變化。舉例而言，當微影製程使用極紫外光(EUV)束時，極紫外光束朝微影系統之光軸傾斜，例如以約6度的傾斜角度。傾斜照射引起陰影效應(shadow effect)，且陰影效應造成影像變形，此影像變形取決於欲成像之圖案特徵的位置。在使用極紫外光微影之微影製程的各實施例中，位置效應包含陰影效應、耀光效應(flare effect)、邊緣效應(border effect)、抗蝕刻加熱效應(resist heating effect)、烘烤效應、顯影負載效應(developing loading effect)、蝕刻負載效應(etching loading effect)或其組合。在微影製程使用電子束(e-beam)直寫(EBDW)的各個實施例中，位置效應包含霧化效應(fogging effect)、熱板效應(hotplate effect)、耀光效應、抗蝕刻加熱效應、烘烤效應、顯影負載效應、蝕刻負載效應或其組合。可利用調整積體電路設計布局，包含重調尺寸、重新塑造、增設輔助特徵、增設散射條或其組合的方式，來減少位置效應。此方法稱為位置效應修正(LEC)。
在不同觀點中，近接效應係有關於積體電路設計布局上之局部環境，而位置效應係有關於積體電路設計布
局上之全局位置(global location)。具體地，積體電路設計布局中之圖案特徵的位置在位置效應修正期間被視為因數。
圖2係繪示依照本揭露之各種態樣之一種積體電路製造方法200的流程圖。此方法200提供積體電路設計方法，以同時考慮到近接效應與位置效應，而因此可有效率地調整/修正積體電路設計布局，以在微影製程期間獲得改善之成像。方法200為一例子，而非用以將本揭露限制於請求項所明確記載之外。可在方法200之前、期間或之後提供額外的操作，且在方法之額外實施例中，所描述的一些操作可被取代、省略或四處挪動。以下利用積體電路設計布局120作為例子來描述方法200。
方法200在操作202接收積體電路設計布局120。在一例子中，積體電路設計布局120接收自一設計者，或在一些實施例中，係接收自一設計公司(design house)。在各種實施例中，設計者為一設計團隊，不隸屬於指定來根據積體電路設計布局120製作積體電路元件的半導體廠商。半導體廠商可製作光罩(mask)[或光罩(photomask)或圖罩(reticle)]、半導體晶圓或二者。積體電路設計布局120包含各式各樣為積體電體元件設計的幾何圖案。積體電路設計布局120亦可包含特定輔助特徵，例如那些提升處理及/或光罩確認資訊的特徵。設計者執行適當設計程序，以形成積體電路設計布局120。設計程序可包含邏輯設計、實體設計(physical design)、及/或布局與布線(place and
route)。積體電路設計布局120以具有幾何圖案資訊之一或多個檔案提出。舉例而言，積體電路設計布局120可以GDSII檔案格式、OASIS檔案格式或DFII檔案格式表示。
方法200(圖2)繼續進行至操作204，以分析各積體電路區122上的位置效應，並根據位置效應分析而將積體電路區122分成數個群組。此分析之目的為簡化下游圖案修正操作，藉以改善積體電路製作效率。半導體廠商可根據例如欲使用之微影機台與製程來提供位置效應資訊。
位置效應資訊的一個例子提供於圖3中。請參照圖3，積體電路區122-31與122-33上的位置效應分別以二表123A與123B中的灰階像素表示。在一實施例中，表123A與123B表示其極紫外光閃焰(EUV flare)地圖或部分。此外，如圖3所示，雖然積體電路區122-31與122-33中具有完全相同之積體電路設計圖案，但因為他們在積體電路設計布局120上的位置差異，導致他們會遭遇不同之成像效應。成像效應的差異繪示於表125中，其中數值「0」意指積體電路區122-31與122-33中之對應像素遭遇相同之成像效應，非零數值(例如「1」與「-1」)則不然。
圖3更繪示一些方法200，特別是操作204欲考慮的標準127。標準127定義多少成像效應差異對於最終積體電路元件而言是可接受的。標準127可例如根據積體電路元件之規格而彈性設計。在一實施例中，標準127包含適用於一積體電路區122中之所有像素的一個門檻設定。在另一實施例中，標準127針對在一積體電路區122中的每個像
素，每個像素包含一個門檻設定。在又一實施例中，標準127包含對一部分之像素的一個門檻設定、以及對另一部分之像素另一門檻設定。舉例而言，積體電路區122的一些部分供測試或製程監控目的，而比積體電路區122的一些其它部分較不關鍵。因此，可給予這些較不關鍵的部分較其它部分不嚴格之成像誤差容忍度。為說明之故，本例子之標準127對例如「若對應像素之間的最大位置效應差異在2以內，則二積體電路區可視為具有實質相同之位置效應。」的效應，使用單一門檻設定。在本例子中，於標準127下，積體電路區122-31與122-33視為具有實質相同之位置效應，因為此二積體電路區之對應像素之間的位置效應差異為「0」、「1」或「-1」，位於門檻「2」的範圍內。
在各種實施例中，列於表123A與123B中之位置效應資訊可包含一或更多位置效應，例如電子束直寫之霧化效應、極紫外光之耀光效應、其它類型之位置效應或其組合。此外，表123A與123B可表示在各種實施例中於特定程度之解析度的位置效應資訊，特定程度包含如上所討論之像素程度。舉例而言，代替於像素程度比較積體電路區122-31與122-33之間的位置效應，操作204可於另一解析度，例如目標點、線段、多邊形、圖案或區域，比較二積體電路區之間的興趣點(points of interest)。因此，興趣點可例如為複數個像素、複數個目標點、複數個線段、複數個多邊形、複數個圖案或複數個區域。為了進一步說明此點，請參照圖4，圖4中所示為包含三個多邊形(或主要特徵)126A、126B
與126C的積體電路圖案124(圖1)。在一實施例中，操作204於多邊形程度比較二積體電路區之間的位置效應，例如於多邊形126A、126B與126C每一個的幾何中心比較二積體電路區的位置效應。圖4更繪示出多邊形126C被分成許多線段128，這些線段128共同表示多邊形126C。在一實施例中，操作204於線段程度比較二積體電路區之間的位置效應。舉例而言，它於每個線段128以及多邊形126A與126B之線段(雖然未繪示)之幾何中心，比較二積體電路區之間的位置效應。圖4更繪示許多被指定至多邊形126C的目標點130，以供模擬確認或其它設計目的。目標點130為虛擬點，且表示與多邊形126C有關的空間位置。舉例而言，目標點130可用以作為參考，以確認多邊形126C正確成像，而使得成像之主要特徵符合或接近目標點。在一實施例中，操作204於目標點程度比較二積體電路區之間的位置效應。舉例而言，它於指定的目標點130以及指定至多邊形126A與126B之目標點(雖然未繪示)，比較二積體電路區之間的位置效應。在其它實施例中，操作204可於包含許多多邊形之圖案程度，或於包含許多圖案之區域程度，比較二積體電路區之間的位置效應。
請回頭參照圖2，操作204包含確認主要積體電路區與次要積體電路區的操作205，其中每個次要積體電路區與一個主要積體電路區有關，且此二相關積體電路區在標準127(圖3)下具有實質相同之位置效應。在許多實施例中，二個主要積體電路區可具有相同、類似或不同之位置效
應。操作205之目的在於，藉由這樣的確認，僅有積體電路區(主要積體電路區)的子集會在後續操作中接受位置效應修正程序，而所有其它積體電路區(次要積體電路區)將複製與它們相關之主要積體電路區的修正結果，因而可大幅地縮減設計整備時間(turn-around time)。
請參照圖5，於位置效應分析後，已經確認五個群組132A~132E。群組132A包含積體電路區122-1~122-7，群組132B包含積體電路區122-8~122-14，群組132C包含積體電路區122-15~122-21，群組132D包含積體電路區122-22~122-28，群組132E包含積體電路區122-29~122-35。位於一群組中的積體電路區在標準127(圖3)下具有實質相同之位置效應。舉例而言，積體電路區122-2至122-7具有與積體電路區122-1實質相同之位置效應。在五個群組中的每個群組中，操作205更指定一個積體電路區為主要積體電路區、其它積體電路區為與此主要積體電路區有關的次要積體電路區。舉例而言，在群組132A中，積體電路區122-1被指定為主要積體電路區，而積體電路區122-2至122-7被指定為與積體電路區122-1有關的次要積體電路區。類似的，分別位於群組132B、132C、132D與132E中的積體電路區122-14、122-15、122-28與122-29被指定為主要積體電路區，而其它積體電路區被指定為次要積體電路區。在許多實施例中，一積體電路區群組中的成員可位在相同或不同列、相同或不同行、或者積體電
路設計布局120中的任何地方。在一些實施例中，一群組可包含唯一一個積體電路區-一個主要積體電路區而無任何相關之次要積體電路區。然而，在一般例子中，一群組包含超過一個積體電路區。可利用各種方法來將這些積體電路區122分成數個群組，例如群組132A至132E。在一實施例中，選擇積體電路區122-1為基礎，而所有其它積體電路區利用關於圖3所討論之一或多個方法來與它比較。發現與積體電路區122-1具有實質相同之位置效應的積體電路區被分成與積體電路區122-1同群組。接著，對於尚未分組之積體電路區，選擇另一積體電路區為基礎，並重複上述之比較與分組，直至所有的積體電路區均被分組為止。
在一些實施例中，方法200(圖2)繼續進行至操作206，以提供與積體電路設計布局120有關之座標表(coordinate table)。座標表包含在積體電路設計布局120中每一積體電路區122的座標。藉由每一積體電路區之積體電路圖案124與座標，可成功定義積體電路設計布局120，既然每個積體電路區之位置可由各自的座標而給定，且積體電路區之圖案為積體電路圖案124。在一例子中，積體電路區之座標包含二個數字X與Y，代表它相對於積體電路區122-1的位置。
在一些實施例中，方法200藉由對積體電路設計布局120進行切開製程，而繼續進行至操作208。在一例子中，切開製程施加在主要積體電路區之每個主要特徵多邊形。切開製程包含將一主要特徵的邊切成複數個線段，如此
在後續光學近接修正與位置效應修正的步驟期間，可獨立調整每個線段。從一主要特徵切開愈多線段，調整主要特徵的自由度愈高，但也會花費愈多時間。為了說明這點，請參照圖6，圖6中繪示一主要特徵140，此主要特徵140被切成由切開點146定義之許多線段144。將許多目標點148進一步指定至主要特徵140，以供模擬確認或其它設計目的。舉例而言，當藉由模擬而在後續步驟中產生主要特徵140之模擬輪廓149時，檢查目標點148，以確認目標是否符合或接近模擬之輪廓149。當主要特徵140透過微影製程轉移至產品基材時，例如半導體晶圓，輪廓149為主要特徵140之模擬影像。
在一些實施例中，方法200於切開操作208後，對主要積體電路區進行重定向(retargeting)製程。一般之重定向製程為一種法則式(rule-based)方法，其根據許多重定向規則來修正積體電路設計布局，藉以改善積體電路設計布局轉移至晶圓時的成像。在許多例子中，重定向製程包含換位(repositioning)、重調尺寸、重新塑造、增設輔助特徵、增設散射條或其組合的方式。在另一例子中，重定向製程應用於主要特徵140(圖6)，藉此根據重定向規則分別調整主要特徵140之一子集的線段。對於主要特徵的調整包含移動/重新安置切開邊的線段，藉此重新塑造主要特徵。在一實施例中，重定向規則包含用以調整積體電路設計布局，以降低近接效應的光學近接修正規則。在另一實施例中，重定向規則包含用以調整積體電路設計布局，以降低位置效應
的位置效應修正規則。圖案特徵之位置為在位置效應修正重定向製程期間欲考慮之一因素。在另一實施例中，重定向規則包含半導體廠商在考慮製造能力後所提供之設計規則。在又一實施例中，重定向規則包含光學近接修正規則、位置效應修正規則與設計規則之組合或一子集。
方法200(圖2)進係進行至操作210，以對積體電路設計布局120進行修正製程。在本實施例中，修正製程針對位置效應與近接效應修正(操作210A)主要積體電路區中的積體電路圖案，且從每個主要積體電路區複製(操作210B)經修正之積體電路圖案至與各自之主要積體電路區有關的次要積體電路區。就近接效應來考量，既然主要與次要積體電路區具有相同之初始積體電路圖案124，對主要與次要積體電路區而言近接效應修正相同。就位置效應來考量，既然一次要積體電路區具有與有關之主要積體電路區實質相同之位置效應，對主要與次要積體電路區而言位置效應修正相同。因此，操作210不僅證實為合理，也令人滿意，因相較於個別修正每一積體電路區的設計方法，其大幅縮短設計工具處理時間。舉例而言，關於如圖5所示之積體電路設計布局120，僅有五個積體電路區會接受修正製程，代表縮減85%的處理時間。
在本實施例中，操作210進行模型化基礎修正製程，模型化基礎修正製程使用模擬模型，稱為修正模型，來調整積體電路設計布局120。修正製程與修正模型包含位置效應。在一實施例中，修正製程與修正模型亦包含近接效
應，因此在一製程中，位置效應與近接效應均可獲得修正。在本實施例中，修正製程應用於積體電路設計布局120之每個主要積體電路區122。
在一實施例中，當修正製程應用至一積體電路區時，利用包含換位(repositioning)、重調尺寸、重新塑造、增設輔助特徵、增設散射條或其組合的各種手段，來調整積體電路區中的積體電路圖案。這樣的調整係根據位置效應與積體電路區之各組座標來進行。接著，將修正模型應用至積體電路區中之經調整的積體電路圖案，以產生模擬輪廓。此模擬輪廓反映出位置效應及/或近接效應對經調整之積體電路圖案的影響。鑑定此輪廓，以檢查此輪廓是否符合目標(或目標點)，其意味著在預定義的範圍內，此輪廓符合目標或接近目標。若此輪廓未符合這些目標，對積體電路區中之經調整的積體電路圖案進行另一調整。接著，對新調整之積體電路圖案進行使用修正模型之另一模擬，而產生另一輪廓。進一步檢查所產生之輪廓，以查看是否有符合目標。重複此修正製程，直到符合所指定之目標。最終之經調整的積體電路圖案稱為經修正之積體電路圖案124。類似的，透過修正製程而得最終之經調整的積體電路設計布局稱為經修正之積體電路設計布局120。
方法200(圖2)繼續進行至操作212，以一適合更進一步之半導體製作製程的格式，將經修正之積體電路設計布局120下線(tape-out)，其中更進一步之半導體製作製程例如為光罩製作或晶圓製作。在一實施例中，方法200在
將資料下線來製作光罩前，對經修正之積體電路設計布局120進行光罩規則檢查(MRC)。光罩規則檢查以一組光罩創造規則來檢查經修正之積體電路設計布局120，此組光罩創造規則可包含特定幾何與連接限制，以確保有足夠的餘裕，並說明在半導體製作製程中的變化性。光罩規則檢查可修改經修正之積體電路設計布局120，以彌補在光罩製作期間的限制。在另一使用無光罩微影，例如電子束直寫或離子束微影的實施例中，不製作光罩。經修正之積體電路設計布局120可直接應用在這類無光罩微影中，來供晶圓製作。在此例子中，一些其它規則亦可選用自例如電子束直寫，稱為EBDW規則。取代進行光罩規則檢查，經修正之積體電路設計布局120根據EBDW規則來檢查，且可根據EBDW規則來修改，如此可根據經修改之積體電路設計布局正確地執行電子束直寫。
在許多實施例中，方法200可包含積體電路製造中更進一步的製程步驟。舉例而言，方法200可根據經修改之積體電路設計布局120的下線，而繼續進行至製造一光罩或一組光罩。在一實施例中，可根據下線，而利用一電子束或許多電子數來形成圖案於一光罩(photomask或reticle)上。光罩可為不同類型，例如穿透式光罩或反射式光罩，且可製作成各種技術，例如二元(binary)光罩或相位移光罩(phase shift mask，PSM)。在一例子中，二元光罩包含透明基板(例如熔凝石英)、以及不透光材料(例如鉻)塗覆在光罩之不透光區。在另一例子中，相位移光罩包含各
式各樣的特徵，配置以具有適當的相差，藉以提升解析度與成像品質。在許多例子中，相位移光罩可為此技術領域中已知的衰減式(attenuated)相位移光罩或交替式(alternating)相位移光罩。
在一實施例中，方法200可繼續進行至製造半導體晶圓，其係利用上述方法，且使用一光罩或一組光罩。半導體晶圓包含矽基材或其它適合基材、以及形成於其上之多個材料層。在此例子中，可利用一或多個光罩，且使用極紫外光微影來製造半導體晶圓。在另一實施例中，直接利用積體電路設計布局120之下線，而透過電子束直寫微影設備來圖案化半導體晶圓。在任一種情況(極紫外光或電子束直寫)中，既然近接效應與位置效應均考慮在修正製程中，因此可大大的改善成像品質。
現請參照圖7，圖7中所示為執行上述方法200之實施例的例示電腦系統700。一種使用電腦系統700的例子為進行位置效應分析，並因此對許多積體電路區分組。因為有許多分組可能性與不同的解析程度，可執行電腦輔助自動程式，以最佳化主要/次要積體電路區的識別。另一種使用電腦系統700的例子為模擬一光學近接修正或位置效應修正處理，以產生模擬之輪廓，並針對近接效應及/或位置效應反覆修正積體電路設計圖案。又一種使用電腦系統700的例子為以一或多種電腦可讀媒體來儲存積體電路設計布局120，藉以將積體電路設計布局120從一製程階段(或機台)轉移至另一製程階段(或機台)。電腦系統700包含全部由
一或多個匯流排712所互連之微處理器702、輸入裝置704、儲存裝置706、影像控制器708以及系統記憶體710。儲存裝置706可為軟碟機、硬碟機、唯讀光碟機(CD-ROM)、光學驅動機、快閃驅動機(flash drive)、或任何其它型式的儲存裝置。儲存裝置706可接收軟碟、唯讀光碟、唯讀數位多功能光碟(DVD-ROM)、快閃驅動機或任何其它型式之電腦可讀媒體，這些電腦可讀媒體可包含電腦可執行之指令。通訊裝置716可為數據機、網路卡、或其它可使電腦系統與其它節點通訊的裝置。此外，任何電腦系統可表示為複數個互連(不管是透過內部網路或網際網路)電腦系統，這些電腦系統包含但不限於個人電腦、大型電腦、個人數位助理(PDA)或行動電話。
電腦系統一般包含可執行機器可讀指令之至少一硬體、以及用以執行行動(通常為機器可讀指令)以產生所需結果之軟體。此外，電腦系統可包含硬體與軟體的混合物、以及電腦子系統。
硬體通常包含至少多個處理器能做之平台(processor-capable platform)，例如用戶端機器(亦知為個人電腦或伺服器)，以及手持處理裝置[例如智慧型手機、個人數位助理、或個人運算裝置(PCD)]。此外，硬體可包含任何可儲存機器可讀指令之實體裝置，例如記憶體或其它資料儲存裝置。舉例而言，其它硬體的型態包含硬體子系統，硬體子系統包含傳統裝置，例如數據機、數據卡、通訊埠(port)以及通訊卡(port card)。
軟體包含儲存在任何記憶媒體，例如隨機存取記憶體(RAM)或唯讀記憶體(ROM)中的任何機器碼、以及儲存於其它裝置(例如軟碟、快閃式記憶體或唯讀光碟)上的機器碼。軟體可例如包含原始碼或目的碼。此外，軟體包含可在用戶端機器或伺服器中執行的任何組指令。
對於本揭露之特定實施例，軟體與硬體的結合亦可用來提供強化之功能與性能。一個例子為將軟體功能直接製作於矽晶片中。因此，硬體與軟體的結合亦可包含在電腦系統的定義中，因而本揭露認為這樣的結合為可能的等效架構與等校方法。
電腦可讀媒體包含無源數據存儲器(passive data storage)，例如隨機存取記憶體，以及非永久性的數據存儲器(semi-permanent data storage)，例如唯讀光碟記憶體。此外，本揭露之一實施例可嵌入電腦之隨機存取記憶體中，以將標準電腦轉換成新的特定運算機器。
此系統亦可設計於任何特定的電腦內部結構上運作。舉例而言，此系統可在單一電腦、區域網路、主從式(client-server)網路、廣域網路、網際網路、手持與其它可攜式之無線裝置與網路上執行。
無意限制，但本揭露之一或多個實施例在積體電路設計與製造上可提供許多優勢。舉例而言，藉由將位置效應分析導入設置布局，並因此於其中對積體電路區分組，本揭露之一些實施例大幅減少積體電路區接受光學近接修正/位置效應修正製程的數量，光學近接修正/位置效應修正
製程通常會占據相當多的電腦資源。本揭露之一些實施例降低設計整備時間，因為加速了圖案修正製程。本揭露之另一優點為因為較少設計布局資料的儲存與傳送，因此可降低設計公司(以及光罩廠和積體電路廠商)之資料間接管理費用。此外，本揭露之一些實施例同時考慮近接效應與位置效應，因此可在微影製程期間，有效調整與修改積體電路設計布局來改善成像。
在一示範態樣中，本揭露係針對一種積體電路製造方法。此方法包含接收一積體電路之一設計布局，其中此設計布局包含不重疊之複數個積體電路區，且每一積體電路區包含相同之初始積體電路圖案。此方法更包含根據對積體電路之設計布局之位置效應分析，將這些積體電路區分成複數個群組，如此使各別之群組中之所有之積體電路區具有實質相同之位置效應。此方法更包含利用包含位置效應之一修正模型對積體電路之設計布局進行修正製程，藉以產生一經修正(corrected)積體電路設計布局。此修正製程包含對這些群組之一者中之一第一積體電路區進行第一修正，藉以修改第一積體電路區之初始積體電路圖案，而在第一積體電路區中形成一第一經修正積體電路圖案；將第一經修正積體電路圖案複製到各別之群組中之其它積體電路區，藉以利用第一經修正積體電路圖案取代其它之積體電路區中之初始積體電路圖案；以及對每一群組重複進行第一修正之步驟與複製之步驟。於修正製程後，此方法更包含將經修正積體電路設計布局儲存在有形電腦可讀取媒體中，以供進一步積體
電路處理階段使用。
在另一示範態樣中，本揭露係針對一種積體電路製造方法。此方法包含接收一積體電路之一設計布局，其中設計布局包含複數個積體電路區，且每一積體電路區包含完全相同之初始積體電路設計圖案。此方法更包含對積體電路之設計布局進行位置效應分析，藉以將這些積體電路區分成複數個群組，其中每一群組包含積體電路區中之至少一者，且在每一群組中之所有之積體電路區具有實質相同之位置效應。此方法更包含針對每一群組，進行修正製程。此修正製程包含利用包含位置效應之一修正模型，對各別之群組中之一第一積體電路區進行第一修正，藉以修改初始積體電路設計圖案，以在第一積體電路區中產生第一經修正積體電路設計圖案；以及將第一經修正積體電路設計圖案複製到各別群組中其它之積體電路區中，藉以利用第一經修正積體電路設計圖案來取代各別群組中之其它積體電路區中之初始積體電路設計圖案。於所有的群組已經接受修正製程後，此方法更包含利用光罩製作機台與微影機台中之至少一者，將積體電路設計布局下線，使其可存取。
在另一示範態樣中，本揭露係針對一種積體電路製造方法。此方法包含接收一積體電路設計布局，此積體電路設計布局具有不重疊之複數個積體電路區，且每一積體電路區包含完全相同之一初始積體電路圖案。此方法更包含根據對積體電路設計布局之一位置效應分析，確認複數個主要積體電路區與複數個次要積體電路區，其中每一次要積體
電路區與主要積體電路區之一者有關，因其間具有實質相同之位置效應。此方法更包含利用包含近接效應與位置效應之一修正模型，對積體電路設計布局進行修正製程，藉以產生一經修正積體電路設計布局。此修正製程包含對每一主要積體電路區，施加一第一修正，而在其中產生一經修正積體電路圖案；以及以與各別之次要積體電路區有關之主要積體電路區之一者中之經修正積體電路圖案，來取代每一次要積體電路區中之初始積體電路圖案。此方法更包含利用光罩製作機台與電子束微影機台中之至少一者，將經修正積體電路設計布局下線，使其可存取。
上述已概述數個實施例的特徵，因此在本技術領域中具有通常知識者可更了解本揭露之態樣。在本技術領域中具有通常知識者應了解到，其可輕易地利用本揭露作為基礎，來設計或潤飾其它製程與結構，以實現與在此所介紹之實施例之相同目的及/或達到相同的優點。在本技術領域中具有通常知識者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且本技術領域中具有通常知識者可在不脫離本揭露之精神和範圍下，在此進行各種之更動、取代與潤飾。
200‧‧‧方法
202‧‧‧操作
204‧‧‧操作
205‧‧‧操作
206‧‧‧操作
208‧‧‧操作
210‧‧‧操作
210A‧‧‧操作
210B‧‧‧操作
212‧‧‧操作
Claims (10)
- 一種積體電路之製造方法，包含：接收一積體電路之一設計布局，其中該設計布局包含不重疊之複數個積體電路區，且每一該些積體電路區包含相同之一初始積體電路圖案，每一該些積體電路區具有一位置效應，該位置效應歸類為在微影製程期間的成像效應，其中由在該積體電路之該設計布局中的各別圖案特徵的位置所引起或有關的成像變化；對該些積體電路區進行一位置效應分析，以將具有相同之位置效應之積體電路區分成一組，而獲得複數個群組；利用包含位置效應之一修正模型對該積體電路之該設計布局進行一修正製程，藉以產生一經修正(corrected)積體電路設計布局，其中該修正製程包含：對該些群組之一者中之一第一積體電路區進行一第一修正，藉以修改該第一積體電路區之該初始積體電路圖案，而在該第一積體電路區中形成一第一經修正積體電路圖案；將該第一經修正積體電路圖案複製到該些群組之該者中之其它該些積體電路區，藉以利用該第一經修正積體電路圖案取代其它之該些積體電路區中之該初始積體電路圖案；以及對每一該些群組重複進行該第一修正之步驟與該複製之步驟；以及將經修正積體電路設計布局儲存在一有形電腦可讀取 媒體中，以供一進一步積體電路處理階段使用。
- 如申請專利範圍第1項之積體電路之製造方法，其中該修正模型包含近接效應，且對該第一積體電路區進行該第一修正包含對該第一積體電路區進行一切開製程。
- 如申請專利範圍第1項之積體電路之製造方法，其中該位置效應分析包含：比較該些積體電路區之二者在該些積體電路區之該二者對應之複數個興趣點的位置效應；以及若在對應之每一該些興趣點的位置效應差異位於一各別門檻內時，將該些積體電路區之該二者視為具有實質相同位置效應。
- 如申請專利範圍第3項之積體電路之製造方法，其中該些興趣點為複數個像素、複數個目標點、複數個線段、複數個多邊形、複數個圖案或複數個區域，且所有之該些興趣點被指定相同之門檻。
- 如申請專利範圍第3項之積體電路之製造方法，其中該些興趣點之一第一部分被指定一門檻不同於該些興趣點之一第二部分。
- 如申請專利範圍第1項之積體電路之製造方法，更包含提供一座標表，該座標表包含與每一該些積體電路區有關之一組座標，其中對該第一積體電路區進行該第一修正包含：根據該位置效應與各別組之該些座標，修正該第一積體電路區之該初始積體電路圖案，而產生一經修改(modified)積體電路圖案；利用該修正模型模擬該經修改積體電路圖案，以產生該經修改積體電路圖案之一輪廓；評估該經修改積體電路圖案之該輪廓，是否該輪廓根據一標準為可接受的；以及若該輪廓為不可接受的，則根據該位置效應與各別組之該些座標，修正該經修改積體電路圖案。
- 一種積體電路之製造方法，包含：接收一積體電路之一設計布局，其中該設計布局包含複數個積體電路區，且每一該些積體電路區包含完全相同之一初始積體電路設計圖案，每一該些積體電路區具有一位置效應，該位置效應歸類為在微影製程期間的成像效應，其中由在該積體電路之該設計布局中的各別圖案特徵的位置所引起或有關的成像變化；對該些積體電路區進行一位置效應分析，藉以將具有相同之位置效應之積體電路區分成一組，而獲得複數個群組，其中每一該些群組包含該些積體電路區中之至少一者； 針對每一該些群組，進行一修正製程，該修正製程包含：利用包含位置效應之一修正模型，對各別之該些群組中之一第一積體電路區進行一第一修正，藉以修改該初始積體電路設計圖案，以在該第一積體電路區中產生一第一經修正積體電路設計圖案；以及將該第一經修正積體電路設計圖案複製到各別之該些群組中其它之該些積體電路區中，藉以利用該第一經修正積體電路設計圖案來取代各別之該些群組中之其它該些積體電路區中之該初始積體電路設計圖案；以及利用一光罩製作機台與一微影機台中之至少一者，將該積體電路設計布局下線，使其可存取。
- 如申請專利範圍第7項之積體電路之製造方法，其中對該第一積體電路區進行該第一修正之步驟包含以一重複模式進行該第一修正之步驟，直至該第一經修正積體電路設計圖案根據一預定義標準為可接受，進行該位置效應分析包含：根據一解析度，比較該些積體電路區之二者之位置效應，而產生一第一差異；以及若根據一預定義之標準該第一差異為可接受的，則將該些積體電路區之該二者放在一群組中。
- 一種積體電路之製造方法，包含：接收一積體電路設計布局，該積體電路設計布局具有不重疊之複數個積體電路區，且每一該些積體電路區包含完全相同之一初始積體電路圖案，每一該些積體電路區具有一位置效應，該位置效應歸類為在微影製程期間的成像效應，其中由在該積體電路設計布局中的各別圖案特徵的位置所引起或有關的成像變化；對該些積體電路區進行一位置效應分析，以確認出複數個主要積體電路區與複數個次要積體電路區，其中每一該些次要積體電路區與該些主要積體電路區之一者有關，因其間具有實質相同之位置效應；利用包含近接效應與位置效應之一修正模型，對該積體電路設計布局進行一修正製程，藉以產生一經修正積體電路設計布局，其中該修正製程包含：針對每一該些主要積體電路區，施加一第一修正，而在其中產生一經修正積體電路圖案；以及針對每一該些次要積體電路區，以與各別之該些次要積體電路區有關之該些主要積體電路區之一者中之該經修正積體電路圖案，來取代每一該些次要積體電路區中之該初始積體電路圖案；以及利用一光罩製作機台與一電子束微影機台中之至少一者，將該經修正積體電路設計布局下線，使其可存取。
- 如申請專利範圍第9項之積體電路之製造方法，其中該確認之步驟包含：將該些積體電路區分成複數個群組，其中根據一解析度之一比較，在各別之該些群組內之所有該些積體電路區具有實質相同之位置效應；以及對每一該些群組，指定一第一積體電路區為該些主要積體電路區之一者，且指定所有其他積體電路區為與該第一積體電路區有關的次要積體電路區。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201461984572P | 2014-04-25 | 2014-04-25 | |
| US14/293,050 US9262578B2 (en) | 2014-04-25 | 2014-06-02 | Method for integrated circuit manufacturing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201543247A TW201543247A (zh) | 2015-11-16 |
| TWI603217B true TWI603217B (zh) | 2017-10-21 |
Family
ID=54335032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104113249A TWI603217B (zh) | 2014-04-25 | 2015-04-24 | 積體電路之製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US9262578B2 (zh) |
| KR (1) | KR101705445B1 (zh) |
| CN (1) | CN105045946B (zh) |
| TW (1) | TWI603217B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9262578B2 (en) | 2014-04-25 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for integrated circuit manufacturing |
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| US8954899B2 (en) | 2012-10-04 | 2015-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contour alignment system |
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2015
- 2015-04-24 KR KR1020150058213A patent/KR101705445B1/ko active IP Right Grant
- 2015-04-24 TW TW104113249A patent/TWI603217B/zh active
- 2015-04-24 CN CN201510201140.XA patent/CN105045946B/zh active Active
-
2016
- 2016-02-15 US US15/043,961 patent/US10360339B2/en active Active
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- 2019-07-19 US US16/516,853 patent/US10747938B2/en active Active
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| KR101705445B1 (ko) | 2017-02-22 |
| US9262578B2 (en) | 2016-02-16 |
| TW201543247A (zh) | 2015-11-16 |
| CN105045946A (zh) | 2015-11-11 |
| US20190340330A1 (en) | 2019-11-07 |
| US10360339B2 (en) | 2019-07-23 |
| KR20150123739A (ko) | 2015-11-04 |
| US20160162627A1 (en) | 2016-06-09 |
| US20150310158A1 (en) | 2015-10-29 |
| US10747938B2 (en) | 2020-08-18 |
| CN105045946B (zh) | 2018-07-20 |
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