KR20220068295A

KR20220068295A - 리소그래피 시스템의 광 근접 보정 방법 및 마스크 제작 방법

Info

Publication number: KR20220068295A
Application number: KR1020200154393A
Authority: KR
Inventors: 정강민; 박상욱
Original assignee: 삼성전자주식회사
Priority date: 2020-11-18
Filing date: 2020-11-18
Publication date: 2022-05-26
Also published as: US20220155674A1

Abstract

본 발명의 리소그래피 시스템의 광 근접 보정 방법은, 슬릿 영역별 TCC(Transmission Cross Coefficient)를 분할하는 단계, 상기 분할된 TCC를 반영한 OPC(Optical Proximity Correction) 모델을 생성하는 단계, 슬릿 위치별 아포디제이션(apodization) 값을 측정하는 단계, 상기 슬릿 위치별 CD(Critical Dimension) 데이터를 핏팅하는 단계, 및 상기 핏팅된 CD 데이터를 이용하여 OPC 모델을 정정하는 단계를 포함할 수 있다.

Description

리소그래피 시스템의 광 근접 보정 방법 및 마스크 제작 방법{OPTICAL PROXIMITY CORRECTION METHOD AND MASK MANUFACTURING METHOD OF LITHOGRAPY SYSTEM}

본 발명은 리소그래피 시스템의 광 근접 보정 및 마스크 제작 방법에 관한 것이다.

일반적으로, 반도체 장치의 패턴들은 포토 리소그래피 공정 및 식각 공정에 의해 형성된다. 먼저, 웨이퍼상에 형성될 반도체 장치의 패턴에 대한 레이아웃을 설계한다. 마스크상의 회로패턴을 포토 리소그래피 공정을 통해 웨이퍼상에 전사시켜 웨이퍼 상에 회로 패턴(이하 "전사 회로 패턴")을 형성하는 경우, 웨이퍼 상의 전사 회로 패턴과 실제 설계 회로패턴 간에 격차가 생기게 된다. 이러한 격차는 포토 리소그래피 공정에서의 광 근접 효과(optical proximity effect) 혹은 식각 공정에서의 로딩효과 등에 기인한다. 마스크상의 회로패턴을 웨이퍼상에 정확하게 전사시켜 주기 위한 방법으로, 웨이퍼상의 전사 회로 패턴의 변형을 고려하여 보정하는 공정 근접 보정(PPC, process proximity correction) 기술이 이용되고 있다. 공정 근접 보정 기술은 광 근접 효과 및 로딩 효과를 미리 예측 및 분석하고, 분석 결과에 따라 마스크상의 회로패턴의 레이아웃을 보정하는 방식으로서, 주로 포토 리소그래피 공정에서의 광 근접 보정(Optical Proximity Correction, 이하 "OPC") 방식이 이용되고 있다. OPC 방식은 모델 기반 OPC와 룰 기반 OPC 로 구분된다. 모델 기반 OPC는 웨이퍼 상의 모든 칩(full-chip)에 대해 하나의 모델을 적용하여 마스크의 회로패턴을 보정하는 방식이다. 룰 기반 OPC는 웨이퍼상의 모든 칩에 대해 하나의 룰을 적용하여 마스크의 회로패턴을 보정하는 방식이다.

본 발명의 목적은, 산포 개선을 하는 리소그래피 시스템의 광 근접 보정 방법 및 마스크 제작 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은, 수율을 향상시키는 리소그래피 시스템의 광 근접 보정 방법 및 마스크 제작 방법을 제공하는 데 있다.

본 발명의 실시 예에 따른 리소그래피 시스템의 광 근접 보정 방법은, 슬릿 영역별 TCC(Transmission Cross Coefficient)를 분할하는 단계; 상기 분할된 TCC를 반영한 OPC(Optical Proximity Correction) 모델을 생성하는 단계; 슬릿 위치별 아포디제이션(apodization) 값을 측정하는 단계; 상기 슬릿 위치별 CD(Critical Dimension) 데이터를 핏팅하는 단계; 및 상기 핏팅된 CD 데이터를 이용하여 OPC 모델을 정정하는 단계를 포함할 수 있다.

본 발명의 실시 예에 따른 리소그래피 시스템의 마스크 제작 방법은, 웨이퍼로부터 슬릿 위치별 CD(Critical Dimension) 데이터를 측정하는 단계; 상기 슬릿 위치별 CD 트렌드가 검증을 패스하였는 지를 판별하는 단계; 상기 슬릿 위치별 CD 트렌드가 검증을 패스하지 못할 때, 상기 슬릿 위치별 CD 데이터를 보정하는 단계; 상기 보정된 CD 데이터를 이용한 OPC(Optical Proximity Correction) 모델을 재생성 하는 단계; 및 상기 재생성된 OPC 모델을 이용하여 마스크 재 제작 여부를 결정하는 단계를 포함할 수 있다.

본 발명의 실시 예에 따른 리소그래피 시스템의 광 근접 보정 방법은, OPC 모델을 생성하는 단계; 생성된 OPC 모델을 캘리브레이션 하는 단계; OPC 검증 모델을 이용하여 제 1 검증을 수행하는 단계; 상기 제 1 검증을 패스하지 못하였을 때, 슬릿 위치별 CD 데이터를 핏팅하는 단계; 및 상기 OPC 검증 모델을 이용하여 제 2 검증을 수행하는 단계를 포함할 수 있다.

본 발명의 실시 예에 따른 광 근접 보정을 수행하는 컴퓨팅 시스템은, 적어도 하나의 인스트럭션을 저장하는 적어도 하나의 메모리; 및 상기 적어도 하나의 인스트럭션을 실행하는 적어도 하나의 프로세서를 포함하고, 상기 프로세서는, 슬릿 영역별 TCC(Transmission Cross Coefficient)를 분할하고; 상기 분할된 TCC를 반영한 OPC(Optical Proximity Correction) 모델을 생성하고; 슬릿 위치별 아포디제이션(apodization) 값을 측정하고; 상기 슬릿 위치별 CD(Critical Dimension) 데이터를 핏팅하고; 및 상기 핏팅된 CD 데이터를 이용하여 OPC 모델을 정정하도록, 상기 적어도 하나의 인스트럭션을 실행하는 것을 특징으로 한다.

본 발명의 실시 예에 따른 리소그래피 시스템의 광 근접 보정 방법 및 마스크 제작 방법은, 슬릿 위치별 아포디제이션의 세기 값을 각각 제어함으로써, 산포 개선을 기대할 수 있다.

이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 리소그래피 시스템(10)을 보여주는 도면이다.
도 2a, 도 2b, 및 도 2c는 본 발명의 실시 예에 따른 포토마스크(PM)의 슬릿들을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시 예에 따른 OPC 모델을 생성하는 과정을 개념적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 OPC 방법을 예시적으로 보여주는 흐름도이다.
도 5a, 도 5b, 도 5c, 및 도 5d는 슬릿의 위치별 아포디제이션 값을 처리하는 과정을 예시적으로 보여주는 도면들이다.
도 6은 본 발명의 실시 예에 따른 OPC 모델을 보정하는 방법을 예시적으로 보여주는 흐름도이다.
도 7은 본 발명의 실시 예에 따른 OPC 모델 생성 과정을 예시적으로 보여주는 흐름도이다.
도 8은 본 발명의 실시 예에 따른 웨이퍼 재제작 여부를 결정하는 방법을 예시적으로 보여주는 흐름도이다.
도 9a, 도 9b, 도 9c, 및 도 9d는 슬릿 별 CD 보정을 통해 산포 개선을 예시적으로 보여주는 도면들이다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 EUV 마스크 제조방법의 과정을 보여주는 흐름도이다.
도 11은 본 발명의 실시 예에 따른 반도체 소자 제조 방법을 예시적으로 보여주는 흐름도이다.
도 12a 및 도 12b는 본 발명에 따른 OPC 방식을 적용한 결과를 예시적으로 보여주는 도면들이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템(1000)을 나타내는 블록도이다.
도 14는 본 발명의 실시 예에 따른 적층형 메모리 장치의 레이아웃(200)을 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(2000)를 예시적으로 보여주는 도면이다.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.

도 1은 본 발명의 실시 예에 따른 리소그래피 시스템(10)을 보여주는 도면이다. 도 1을 참조하면, 리소그래피 시스템(10)은, 광원(LS), 포토마스크(PM), 축소 투영 장치(RPA), 및 기판 스테이지(Substrate Stage, SS)를 포함할 수 있다. 리소그래피 시스템(10)은 도 1에 나타내지 않은 구성 요소들을 더 포함할 수 있다. 예를 들어, 리소그래피 시스템(10)은 기판(WF)의 표면의 높이 및 기울기를 측정하기 위해 이용되는 센서를 더 포함할 수 있다.

광원(LS)은 광을 방출하도록 구현될 수 있다. 광원(LS)으로부터 방출된 광은 포토마스크(PM)로 조사될 수 있다. 예를 들어, 광 초점을 조절하기 위해, 광원(LS)과 포토마스크(PM) 사이에 렌즈가 제공될 수 있다. 광원(LS)은 자외선 광원(예를 들어, 234nm의 파장을 갖는 KrF 광원, 293nm의 파장을 갖는 ArF 광원 등)을 포함할 수 있다. 실시 예에 있어서, 광원(LS)은 하나의 점 광원(PO)을 포함할 수 있다. 한편, 본 발명이 여기에 제한되지 않는다고 이해될 것이다. 실시 예에 있어서, 광원(LS)은 복수의 점 광원들을 포함할 수 있다.

설계된 레이아웃을 기판(WF) 상에 인쇄(구현)하기 위하여, 포토마스크(PM)는 마스크 패턴들을 포함할 수 있다. 여기서, 마스크 패턴들은 광원(LS)으로부터 방출된 광을 차단할 수 있다. 마스크 패턴들이 형성되지 않은 영역은 광원(LS)으로부터 방출된 광을 통과시킬 수 있다.

축소 투영 장치(RPA)는 포토마스크(PM)를 통과한 광을 제공받도록 구현될 수 있다. 축소 투영 장치(RPA)는 기판(WF) 상에 인쇄될 레이아웃 패턴들을 포토마스크(PM)의 마스크 패턴들과 매칭시킬 수 있다. 또한, 축소 투영 장치(RPA)는 애퍼쳐(aperture)를 포함할 수 있다. 애퍼쳐는 광원(LS)으로부터 방출된 자외선 광의 초점 심도를 높이기 위해 이용될 수 있다. 예를 들어, 애퍼쳐는 다이폴 애퍼처(Dipole Aperture) 혹은 쿼드러플 애퍼처(Quadruple Aperture)를 포함할 수 있다. 또한, 축소 투영 장치(RPA)는 광 초점을 조절하기 위해 렌즈를 더 포함할 수 있다.

포토마스크(PM)를 통과한 광은 축소 투영 장치(RPA)를 통해 기판(WF)로 조사될 수 있다. 이로써, 포토마스크(PM)의 마스크 패턴들에 대응하는 레지스트 패턴들이 기판(WF) 상에 인쇄될 수 있다.

기판 스테이지(SS)는 기판(WF)를 지지할 수 있다. 예를 들어, 기판(WF)은 실리콘 웨이퍼를 포함할 수 있다.

일반적으로, EUV(Extreme Ultra-Violet)의 쉐도우잉 효과(shadowing effect)에 의해서 슬릿(slit) 위치에 따라 동일 패턴에서 CD(Critical Dimension; 임계 치수) 차이가 발생되고 있다. 종래의 리소그래피 시스템은 EUV OPC(Optical Proximity Correction) 모델에 의해 슬릿별 CD를 예측하만 실제 예측력에 한계를 갖고 있다.

반면에, 본 발명의 실시 예에 따른 리소그래피 시스템(10)은 세기(intensity) 값의 테이블 형식으로 구현된 아포디제이션(apodization) 값을 통해 슬릿 위치에 따라 세기를 직접 보정하는 EUV OPC 모델을 구비함으로써, OPC 모델의 슬릿 위치별 CD 예측력을 개선할 수 있다. 이로써, 본 발명의 리소그래피 시스템(10)은 EUV OPC 산포를 개선할 수 있다.

도 2a, 도 2b, 및 도 2c는 본 발명의 실시 예에 따른 포토마스크(PM)의 슬릿들을 설명하기 위한 도면들이다.

도 2a를 참조하면, 포트마스크(PM, 200)는 반사층(110), 캡핑층(120), 흡수층(130) 및 반사방지코팅(Anti-Reflective Coating: ARC)층(140)을 포함할 수 있다.

반사층(110)은 입사된 빛을 반사하는 기능을 할 수 있다. 즉, 도시된 바와 같이 반사층(110) 상에, 흡수층(130)이 형성될 수 있다. 흡수층(130) 사이에 반사층(110)이 노출될 수 있다. 노출된 반사층(110)으로 입사된 광은 반사층(110)에 의해 반사될 수 있다. 예를 들어, 반사층(110)은 Mo/Si층이 30 층 내지 60 층으로 반복 적층된 다중 층으로 구조로 형성될 수 있다. 한편, 반사층(110) 하부에, 기판이 배치될 수 있다. 예를 들어, 기판은 유리 혹은 쿼츠 기판일 수 있다.

캡핑층(120)은 반사층(110) 보호를 위해 반사층(110) 상면 상에 형성될 수 있다. 예를 들어, 캡핑층(120)은 루테늄옥사이드(RuO)로 형성될 수 있다. 물론, 캡핑층(120)의 재질이 RuO에 제한되지는 않을 것이다. 다른 실시 예에 있어서, 캡핑층(120)은 생략될 수도 있다.

흡수층(130)은 빛에 불투명한 무기물이나 금속으로 형성될 수 있다. 예를 들어, 흡수층(130)은 탄탈륨(Ta) 계열의 화합물, TaN, TaBN, TaBON 등으로 형성될 수 있다. 물론, 흡수층(130)이 Al, Cr, W등과 같은 다른 금속으로 형성되는 것을 전적으로 배제하지 않는다고 이해되어야 할 것이다.

ARC층(140)은 흡수층(130) 상에 형성될 수 있다. ARC층(140)은 입사된 광의 반사를 방지하는 기능을 할 수 있다. 예를 들어, ARC층(140)은 실리콘나이트라이드(SiN), 실리콘옥사이드(SiO), 실리콘옥시나이트라이드(SiON), 몰리브덴실리콘나이트라이드(MoSiN), 몰리브덴실리콘옥사이드(MoSiO), 몰리브덴실리콘옥시나이트라이드(MoSiON), 티타늄나이트라이드(TiN) 등으로 형성될 수 있다. 또한, ARC층(140)은 비정질 카본(amorphous carbon)막, 유기 반사방지코팅(organic ARC), 무기 반사방지코팅(inorganic ARC) 등으로 형성될 수 있다.

상술된 바와 같이, EUV 노광 공정에서 광은, 화살표와 같이 법선(Ln)에 대하여 6°의 각을 가지고 입사될 수 있다. 광이 법선(Ln)에 6°로 입사되므로, 패턴의 두께, 즉, 반사층(130)과 ARC층(140)의 두께에 의해 이미지의 이동 혹은 변위(S)가 발생함으로써, 쉐도우잉 효과가 야기될 수 있다.

도 2b을 참조하면, 포토마스크(PM)에 형성된 복수의 슬릿들을 예시적으로 보여주는 도면이다. 도 2b에 도시된 바와 같이, 복수의 슬릿들(SLT1 ~ SLT4)의 서로 일정한 간역으로 배치될 수 있다. 슬릿들(SLT1 ~ SLT4)의 각각은, EUV(Extreme Ultraviolet) 노광 공정을 수행하는 장치에서 광을 제함으로써 광이 EUV 마스크로 균일하게 조사하는 유닛일 수 있다. 실시 예에 있어서, 복수의 슬릿들(SLT1 ~ SLT2)의 각각은 아크(arc) 형태로 구현될 수 있다.

도 2c를 참조하면, 각 슬릿의 위치에 따라 쉐도우잉 바이어스가 도시되고 있다.

일반적으로, EUV OPC는 DUV OPC와 달리 shadowing effect(non-telecentric한 illumination이 커브드디(curved)한 슬릿으로 입사되면, 슬릿의 위치에 따른 CD차이 발생)에 의해 동일 패턴에서도 슬롯 내 슬릿의 위치에 따라 CD 차이가 발생되고 있다. 이로 인해서 In-field-Uniformity 측면에서 산포가 열화 되고 있다. 일반적인 OPC 모델은 모델 캘리브레이션(model calibration) 진행 할 때, 슬릿별 CD 데이터를 추가함으로써 슬릿별 CD 예측력을 갖고 있다. 일반적인 OPC 모델은 슬릿 중심을 기준으로 CD 데이터에 슬릿별 CD 데이터를 포함해서 캘리브레이션 하고 있다. 하지만, OPC 모델 생성에서 적용된 CD 데이터와 실제 공정 진행 시 CD 데이터의 슬릿별 CD의 경향성이 달라질 수 있다. 또한, 실제 이론과 다른 트렌드(trend)의 현상으로 인하여 OPC 모델의 커버리지(coverage)를 벗어나는 경우도 있다.

반면에, 본 발명의 실시 예에 따른 OPC 방법은, 슬릿 중심을 기준으로 CD 데이터를 예측하는 모델을 우선적으로 생성 한 후에, 웨이퍼에서 실제 발생하고 있는 슬릿의 위치별로 세기(intensity)를 나타내는 아포디제이션(apodization) 테이블을 OPC 모델에 적용할 수 있다. 이후에, 본 발명의 OPC 방법은 대응하는 아포디제이션 테이블을 통해 슬릿 위치별로 세기를 각각 보정하고 있다.

도 3은 본 발명의 실시 예에 따른 OPC 모델을 생성하는 과정을 개념적으로 보여주는 도면이다. 도 3을 참조하면, 슬릿들(SLT1 ~ SLTm, m은 2 이상의 정수)의 각각은 대응하는 TCC(TCC1 ~ TCCm)와 대응하는 아포디제이션(apodization) 테이블(AT1 ~ ATm)을 이용하여 OPC 모델이 제작될 수 있다.

실시 예에 있어서, TCC는 OPC(Optical Proximity Correction) 방법에 이용되는 커널들(kernels)을 계산하는 전송함수일 수 있다. TCC는 광원과 퓨필(pupil)에 대한 정보를 포함할 수 있다.

아포디제이션(apodization) 테이블(AT1 ~ ATm)은 슬릿의 위치에 따른 아포디제이션 값을 포함할 수 있다. 실시 예에 있어서, 아포디제이션 값은 설비에 따라 슬릿 위치별 측정된 값일 수 있다. 다른 실시 예에 있어서, 아포디제이션 값은 슬릿 위치별 측정된 값을 이용한 추세 그래프의 값일 수 있다.

일반적으로 패턴이 미세화됨에 따라 이웃하는 패턴들 간의 영향에 의한 광 근접 현상(Optical Proximity Effect: OPE)이 노광 과정 중에 발생하고 있다. OPC 방법은 패턴을 전사하는 마스크 상의 패턴 레이아웃(layout)을 보정함으로써 OPE 발생을 억제할 수 있다.

도 4는 본 발명의 실시 예에 따른 리소그래피 시스템의 OPC 방법을 예시적으로 보여주는 흐름도이다. OPC 방법은 EUV 노광 공정에 이용되는 마스크 상의 패턴 레이아웃을 보정하는 방법을 포함할 수 있다.

도 4를 참조하면, 슬릿의 영역별로 TCC(Transmission Cross Coefficient)가 분할될 수 있다(S110). EUV 노광 공정은 22㎚ 미만의 파장, 예를 들어 13.5㎚의 단파장을 이용하기 때문에 회절 현상이 크지 않다. 이에 따라 기존에 193㎚을 이용한 DUV 노광 공정에서의 OPC와 비교하여 회절 현상에 대한 OPC의 비중이 크지 않을 수 있다. 반면에, EUV 노광 공정은 미러 등의 결함에 의해 플레어(flare) 효과나 마스크 패턴의 두께에 의해 발생하는 쉐도우잉 효과를 야기할 수 있다. 이러한 플레어 효과나 쉐도우잉 효과를 반영한 OPC 방법이 필요하다.

일반적으로, 플레어 효과는 거울의 표면 거칠기에 따른 산란에 의해 발생하고 있다. 플레어 효과는 산란이 파장의 제곱에 반비례하기 때문에 파장이 짧은 EUV에서 더욱 두드러질 수 있다. 또한, 쉐도우잉 효과는, 도 2a에 도시된 같이 광이 법선으로부터 6°의 각으로 마스크로 입사되고, 마스크의 패턴이 두께를 가짐에 따라, 이미지가 이동되는 현상에서 기인하여 발생할 수 있다.

한편, EUV 노광 공정에서, 광이 법선으로부터 6°로 입사되는 것과 관련하여 다음과 같은 문제가 야기될 수 있다. 예를 들어, DUV 노광 공정에서는 슬릿의 구조가 직사각형 구조를 가졌지만, EUV 노광 공정에서의 슬릿은 소정 곡률을 갖는 원호의 구조를 가질 수 있다. 법선으로부터 6°로 입사되는 광은 원호구조의 곡선형 슬릿을 통과하면서, 그 방위각이 슬릿의 위치에 따라 달라질 수 있다. 따라서, 슬릿을 통과한 광은 슬릿의 위치에 따라 광의 세기와 위상들이 달라질 수 이다. 이는 CD를 야기할 수 있다. 이러한 슬릿의 위치에 따른 CD의 발생은, TCC의 에러를 유발하고, 그에 따라 OPC 방법 혹은 그에 따른 OPC 모델의 에러를 유발할 수 있다.

기존에, DUV 노광 공정에서 이용되는 슬릿은 직사각형의 직선형 구조를 가지므로, 슬릿을 통과한 광의 방위각의 변화가 없고, 슬릿의 위치에 따른 수차가 거의 발생하지 않을 수 있다. 따라서, 슬릿의 중심 영역의 TCC만을 계산하고 전 영역에 동일한 TCC를 반영하여 OPC를 수행하여도 문제가 발생하지 않을 수 있다. 하지만, EUV 노광 공정의 경우, 원호 구조의 곡선형의 슬릿을 사용하기 때문에, 슬릿의 각 위치에 따른 TCC가 달라진다. 기존 DUV 노광 공정에서와 같이 슬릿의 중심 영역만의 TCC 계산을 통해 OPC 방법을 수행하는 경우, 정확한 OPC 모델을 생성할 수 없다. 이러한 부정확한 OPC 모델은 EUV 마스크의 패턴 불량, 및 그에 따른 다수의 불량 칩들을 발생시킴으로써, 전체 반도체 공정의 수율을 낮추는 원인이 될 수 있다.

EUV 노광 공정에서, 곡선형의 슬릿 형태에 불구하고 중심 부분만의 TCC를 이용하여 OPC를 진행하는 경우에 슬릿의 엣지에 해당하는 부분의 EUV 마스크의 패턴들 및 그에 대응하는 칩들에서 에러가 발생할 수 있다. 이러한 슬릿의 구조에 따른 에러를 슬릿 에러 혹은 스캐너 에러라고 한다. 이에 따라, OPC 방법은 TCC를 슬릿의 중심 부분에서만 계산하는 것이 아니라 슬릿의 영역별로 TCC 분할하여 계산할 수 있다.

한편, 마스크 패턴의 프로파일은 프로파일 함수의 컨투어(contour)에 의해 결정될 수 있다. 프로파일 함수는 이미지 세기와 가우시안 함수의 컨볼루션 적분에 의해 표현될 수 있다. 결국, TCC의 커널들을 계산하여 이미지 세기를 계산함으로써, 마스크 패턴 프로파일에 대한 OPC 모델이 생성될 수 있다. TCC를 분할하는 것은 슬릿을 영역별로 분할함으로써, 각각의 영역에 대한 TCC를 계산하는 것을 포함할 수 있다. 실시 예에 있어서, 슬릿의 좌표에 따른 수차, 위상, 세기, 극성, 및 아포디제이션 값 중에서 적어도 하나를 이용하여 TCC가 분할될 수 있다.

슬릿의 영역별로 TCC 분할 후에, 분할된 TCC를 반영하여 OPC 모델이 생성될을 생수 있다(S120). 슬릿의 각 영역 별 TCC를 슬릿의 각각의 영역에 반영하여, 슬릿의 영역별 OPC 모델들을 생성한다. 슬릿의 위치에 따라 CD 가 존재하므로, 슬릿의 각 영역별 TCC가 달라질 수 있다. 따라서, 슬릿의 각 영역의 OPC 모델들도 달라질 수 있다.

OPC 모델을 생성한 후에, OPC가 수정될 수 있다(S130). 실시 예에 있어서, 각각의 TCC를 반영한 OPC 모델을 생성한 후에, OPC 모델을 기반으로 시뮬레이션을 통해 마스크의 패턴을 획득하고, 획득한 마스크 패턴이 타겟 마스크 패턴과 일치하는지 비교하여 차이가 있는 경우에 타겟 마스크 패턴에 맞도록 OPC를 수정할 수 있다. 예를 들어, 타겟 마스크 패턴이 정사각형이고, OPC 모델을 정사각형으로 생성했는데, 시뮬레이션을 통해 획득한 마스크 패턴은 원형으로 나올 수 있다. 그러한 경우에, 정사각형의 OPC 모델의 각 모서리에 형상을 추가하는 수정을 할 수 있다. 여기서, OPC 수정은 단순히 모델 형태를 수정한다는 개념이라기보다는 OPC 레시피, 모델 조정(calibration), 수평 및 수직 바이어스 등 전반적인 파리미터들을 반영하여 요구되는 모델 형태가 나오도록 프로그램을 수정한다는 개념일수 있다.

특히, 본 발명은 아포디제이션 테이블(AT1 ~ ATM)을 이용하여 슬릿들(SLT1 ~ SLTm)의 각각에 대응하는 OPC 보정이 수행될 수 있다.

이러한 OPC를 수정한 후, OPC 검증 모델이 생성될 수 있다(S140). OPC 검증 모델은 결국, OPC를 수정하여 만들어진 결과물일 수 있다. 이후에 OPC 검증 모델을 생성 후에, OPC 검증이 수행될 수 있다(S150). OPC 검증은 OPC 검증 모델을 기반으로 시뮬레이션을 수행할 수 있다. 이러한 OPC 검증은 시뮬레이션을 통해 얻은 마스크 패턴이 타겟 마스크 패턴과 일치하는지 검사하는 과정을 포함할 수 있다.

일반적으로 OPC 검증은 앞서 OPC 수정이 적절히 수행되었는지 여부를 패턴의 시뮬레이션 등고선(simulation contour)을 통해 검증하는 것을 의미한다. 예를 들어, OPC 검증 모델을 통한 시뮬레이션 등고선이 에러 수용 범위(error tolerance) 내인 경우에 OPC 방법을 종료하고, MTO(Mask Tape-Out) 단계로 이동할 수 있다. 한편, OPC 검증을 통한 시뮬레이션 등고선이 에러 수용 범위를 벗어난 경우, 모델 조정, OPC 레시피, 바이어스 등의 파라미터 수정을 통해 OPC를 다시 수정하고, OPC 검증 모델을 생성하여 다시 OPC 검증을 수행하는 식으로 진행할 수 있다. 또한, MOT는 OPC 방법이 완료된 마스크 디자인 데이터를 넘겨 마스크 제작을 의뢰하는 것을 포함할 수 있다. 따라서, OPC 방법이 완료된 마스크 디자인 데이터를 MTO 디자인 데이터라고 부를 수 있다.

실시 예에 따른 OPC 방법은, 슬릿의 영역별로 TCC를 분할하고, 분할된 TCC를 반영하여 OPC 모델을 생성하고, 아포디제이션 값에 따라 OPC 보정함으로써, 슬릿 효과에 따른 슬릿 에지에 대응하는 부분의 패턴 에러를 보정하는 EUV 마스크를 제조할 수 있다. 또한, 그러한 EUV 마스크를 통해 노광 공정을 진행함에 따라, 슬릿 에지에 대응하는 부분의 칩들의 불량을 방지할 수 있다. 본 발명은 EUV 노광 공정에서의 산포를 개선하고, 수율을 획기적으로 개선할 수 있다.

도 5a, 도 5b, 도 5c, 및 도 5d는 슬릿의 위치별 아포디제이션 값을 처리하는 과정을 예시적으로 보여주는 도면들이다.

도 5a를 참조하면, 슬릿 위치별 아포디제이션 값이 측정될 수 있다. 도 5b를 참조하면, 대용량 CD(Critical Dimension) 측정 데이터로부터 트렌드 함수가 추출 될 수 있다. 실시 예에 있어서, 추출된 트렌드 함수는 2차 함수를 포함할 수 있다.

도 5c를 참조하면, 슬릿 위치별 아포디제이션 값은 2차원 함수로 스케일링이 될 수 있다.

도 5d를 참조하면, 슬릿 위치별 아포디제이션 값의 변경에 따른 시뮬레이션 CD 값이 확인될 수 있다. 측정된 웨이퍼 결과와 동일 트렌드 값을 갖는 아포디제이션 값이 선정될 수 있다.

기존의 EUV OPC 모델은 short range에서의 예측력을 위해서 slit center 위치에서 CD data와 shot level의 long range 에서의 예측력을 위해서 slit의 위치별로 CD data를 필요로 한다. 이렇게 생성된 모델의 경우 slit의 center에서 CD 뿐 아니라 slit의 위치에 따른 CD의 변화에 대해서도 예측해야 한다. 하지만 실제는 slit center에서는 model의 예측력이 높은 반면에, 공정, 설비 등의 다양한 이유로 인해서 slit위치에 따른 CD 예측력이 낮아서 wafer의 산포가 열화되는 이슈가 발생되고 있다.

본 발명의 실시 예에 따른 OPC 모델은, 우선적으로 생성된 OPC 모델에서 추가적으로 슬릿 위치별 CD를 보정하기 위한 방법을 추가하고 있다. projection lens의 투과율 차이로 인해 source 외곽 지역의 intensity가 떨어지게 되는 아포디제이션(apodization) 현상을 대변하는 table 값은 기본적으로 intensity값의 array 형식으로 표현 되고 있다. EUV에 대응하는 table의 intensity 값이 슬릿의 위치별로 측정될 수 있다. 일반적으로 13개의 슬릿 영역으로 구분될 수 있다. 측정된 각각의 슬릿 위치에서의 intensity 값을 개별적으로 보정함으로써, 실제 웨이퍼에서 측정된 슬릿 위치별 CD 데이터를 추가적으로 핏팅(fitting)하게 된다.

도 6은 본 발명의 실시 예에 따른 OPC 모델을 보정하는 방법을 예시적으로 보여주는 흐름도이다. 도 6을 참조하면, OPC 모델 보정 방법은 다음과 같이 진행될 수 있다.

일반적인 EUV OPC 모델이 생성될 수 있다. 이 때 slit 위치별로 동일 패턴의 CD data를 확보될 수 있다(S210). 설비의 pupil plane에서 real source의 아포디제이션(apodization) 측정될 수 있다. 예를 들어, 23개의 slit 위치별로 아포디제이션 값이 측정될 수 있다(S220). 슬릿 위치별로 실제 측정된 wafer CD 값과 선 제작된 OPC 모델의 시뮬레이션 CD가 핏팅이 되도록 apodization table의 intensity 값이 보정될 수 있다(S230).

상술된 바와 같이, 생성된 OPC 모델은 wafer에서 발생하고 있는 slit 위치별 CD trend를 정밀하게 보정할 수 있다.

또한, OPC 모델을 생성할 때 사용된 slit 위치별 CD trend와 real wafer에서의 상황이 다른 경우, 기존의 OPC 모델 생성 방식에서는 추가 보정이 어려운 반면, 본 발명의 경우 기존의 OPC 모델은 유지하면서 슬릿 위치에 따른 intensity만을 보정함으로써 슬릿 위치별 CD 변화를 보정하고 wafer 산포 개선을 가능하게 한다.

도 7은 본 발명의 실시 예에 따른 OPC 모델 생성 과정을 예시적으로 보여주는 흐름도이다. 도 7를 참조하면, OPC 모델 생성 과정은 다음과 같다.

OPC 모델링을 위한 데이터가 준비될 수 있다(S310). OPC 모델이 생성될 수 있다. 이후에 TCC를 이용하여 OPC 모델에 대한 캘리브레이션이 진행될 수 있다(S320). 이후에, 제 1 OPC 검증 동작이 수행될 수 있다(S330). 이후에, 슬릿 별 CD 추가 핏팅이 수행될 수 있다(S340). 이후에, 제 2 OPC 검증 동작이 수행될 수 있다(S350).

도 8은 본 발명의 실시 예에 따른 웨이퍼 재제작 여부를 결정하는 방법을 예시적으로 보여주는 흐름도이다. 도 8를 참조하면, 웨이퍼 재제작 여부를 결정하는 방법을 다음과 같이 진행될 수 있다.

슬릿 별 CD가 측정될 수 있다(S410). 슬릿 별 CD 트렌드 검증을 통과 하였는 지 판별 될 수 있다(S420). 슬릿 별 CD 보정을 수행하고, OPC 모델이 다시 생성될 수 있다(S430). 이후에 마스크 재 제작 여부가 결정될 수 있다(S440).

도 9a, 도 9b, 도 9c, 및 도 9d는 슬릿 별 CD 보정을 통해 산포 개선을 예시적으로 보여주는 도면들이다.

도 9a를 참조하면, 슬릿 위치별 OPC 부정확인 발생될 수 있다. 도 9b를 참조하면, 슬릿 위치별 CD 스케일링으로 추가 보정이 이루어 질 수 있다. 스케일링에 의한 시뮬레이션 CD와 웨이퍼 CD의 핏팅이 이루어 질 수 있다. 도 9c 및 도 9d을 참조하면, 슬릿 위치별 CD 보정으로 산포가 개선될 수 있다.

지금까지, EUV 노광 공정과 관련한 OPC 방법에 대해 설명하였다. 즉, EUV 노광 공정에 이용되는 곡선형의 슬릿의 영역별 TCC 분할에 대해 설명하였다. 그러나 본 실시예의 OPC 방법이 직선형의 슬릿의 영역별 TCC 분할을 전적으로 배제하는 것은 아니다. 예를 들어, DUV에 사용되는 마스크를 제조할 때, 본 실시예의 슬릿의 영역별 TCC 분할에 의한 OPC 방법이 적용될 수 있다. 직선형 슬릿의 경우에도, 슬릿의 영역별 TCC 분할을 반영함으로써, 보다 충실한 OPC 방법을 수행할 수 있다.

도 10a 및 도 10b는 본 발명의 실시 예에 따른 EUV 마스크 제조방법의 과정을 보여주는 흐름도이다.

도 10a를 참조하면, 먼저 OPC를 수행한다(S510). 여기서, OPC는 상술된 바와 같이 슬릿의 영역별로 TCC를 분할하고, 그러한 TCC을 반영하여 OPC 모델 생성하며, 아포디제이션 테이블과 OPC 모델을 기반으로 OPC 수정하며, OPC 검증 모델 생성하여 OPC 검증 등의 일련의 과정들을 포함하여 수행할 수 있다.

OPC 수행 후, MTO 디자인 데이터를 입력 받는다(S520). 일반적으로, MTO는 OPC 단계가 완료된 마스크 디자인 데이터를 넘겨 마스크 제작을 의뢰하는 것을 포함할 수 있다. 따라서, MTO 디자인 데이터는 결국, OPC 단계가 완료된 마스크 디자인 데이터라고 볼 수 있다. 이러한 MTO 디자인 데이터는 전자 설계 자동화(Electronic Design Automation: EDA) 소프트웨어 등에서 사용되는 그래픽 데이터 포맷을 가질 수 있다. 예를 들어, MTO 디자인 데이터는 GDS2(Graphic Data System ?OASIS(Open Artwork System Interchange Standard) 등의 데이터 포맷을 가질 수 있다.

MTO 디자인 데이터를 입력 받은 후, 마스크 데이터 준비(Mask Data Preparation: MDP)를 수행한다(S530). 마스크 데이터 준비는 예를 들어, 분할(fracturing)로 불리는 포맷 변환, 기계식 판독을 위한 바코드, 검사용 표준 마스크 패턴, 잡-덱(job deck) 등의 추가(augmentation), 그리고 자동 및 수동 방식의 검증을 포함할 수 있다. 여기서 잡-덱은 다중 마스크 파일들의 배치정보, 기준 도우즈(dose), 노광 속도나 방식 등의 일련의 지령에 관한 텍스트 파일을 만드는 것을 포함할 수 있다. 한편, 포맷 변환, 즉 분할(fracturing)은 MTO 디자인 데이터를 각 영역별로 분할하여 전자빔 노광기용 포맷으로 변경하는 공정을 포함할 수 있다

분할에는 예를 들어, 크기 조절(Scaling), 데이터의 정립(sizing), 데이터의 회전, 패턴 반사, 색상 반전 등의 데이터 조작이 포함될 수 있다. 분할을 통한 변환 과정에서, 설계 데이터로부터 웨이퍼 상의 이미지로의 전달과정 중의 어디에선가 발생할 수 있는 수많은 계통 오차들(systematic errors)에 대한 데이터가 보정될 수 있다. 이러한 계통 오차들에 대한 데이터 보정 공정을 마스크 프로세스 보정(Mask Process Correction: MPC)이라고 부르며, 예를 들어 CD 조절이라고 부르는 선폭 조절 및 패턴 배치 정밀도를 높이는 작업 등이 포함될 수 있다. 따라서, 분할은 최종 마스크의 품질 향상에 기여할 수 있다. 또한 마스크 프로세스 보정을 위해 선행적으로 수행되는 공정일 수 있다. 여기서, 계통 오차들은 노광 공정, 마스크 현상(development) 및 에칭(etching) 공정, 그리고 웨이퍼 이미징 공정 등에서 발생하는 왜곡에 의해서 유발될 수 있다.

한편, 마스크 데이터 준비는 전술한 MPC를 포함할 수 있다. MPC는 노광 공정 중에 발생하는 에러, 즉 계통 오차를 보정하는 공정을 말한다. 여기서, 노광 공정은 MPC 공정은 전자빔 쓰기(Writing), 현상, 에칭, 베이크(bake) 등을 전반적으로 포함하는 개념일 수 있다. 덧붙여, 노광 공정 전에 데이터 프로세싱이 수행될 수 있다. 데이터 프로세싱은 일종의 마스크 데이터에 대한 전처리 과정으로서, 마스크 데이터에 대한 문법 체크, 노광 시간 예측 등을 포함할 수 있다.

마스크 데이터 준비 후, 마스크 데이터를 기반으로 하여 마스크용 기판을 노광한다(S540). 여기서, 노광은 예를 들어, 전자빔 쓰기를 포함할 수 있다. 여기서, 전자빔 쓰기는 예를 들어, 멀티-빔 마스크 노광기(Multi-Beam Mask Writer: MBMW)를 이용한 그레이 노광(Gray Writing) 방식으로 진행할 수 있다. 또한, 전자빔 쓰기는 가변 형상빔(Variable Shape Beam: VSB) 노광기를 이용하여 수행할 수도 있다.

한편, 마스크 데이터 준비 단계 이후, 노광 공정 전에 마스크 데이터를 픽셀 데이터로 변환하는 과정이 수행될 수 있다. 픽셀 데이터는 실제의 노광에 직접 이용되는 데이터로서, 노광 대상이 되는 형상에 대한 데이터와 그 각각에 할당된 도우즈에 대한 데이터를 포함할 수 있다. 여기서, 형상에 대한 데이터는 벡터 데이터인 형상 데이터가 래스터라이제이션(rasterization) 등을 통해 변환된 비트-맵(bit-map) 데이터일 수 있다.

노광 공정 후, 일련의 공정들을 진행하여 마스크를 형성한다(S550). 일련의 공정들은 예를 들어, 현상, 식각, 및 세정 등의 공정을 포함할 수 있다. 또한, 마스크 형성을 위한 일련의 공정에는 계측 공정, 결함 검사나 결함 수리 공정이 포함될 수 있다. 또한, 펠리클(pellicle) 도포 공정이 포함될 수도 있다. 여기서 펠리클 도포 공정은 최종 세척과 검사를 통해서 오염입자나 화학적 얼룩이 없다고 확인이 되면, 마스크 표면을 마스크의 배송 및 마스크의 가용수명 기간 동안 후속적인 오염으로부터 마스크를 보호하기 위해서 펠리클을 부착하는 공정을 포함할 수 있다.

본 발명의 실시 예에 따른 EUV 마스크 제조 방법은, 상술된 바와 같이 슬릿의 영역별로 TCC 분할을 반영하고, 아포디제이션 테이블을 이용한 OPC 보정을 수행함으로써, 슬릿 현상에 기인한 슬릿 에지에 대응하는 영역에서의 에러를 방지할 수 있다. 또한, 이러한 EUV 마스크를 이용하여 노광 공정을 수행함에 따라, 슬릿 에지에 대응하는 영역의 불량을 방지함으로써, 해당 부분의 칩들의 불량을 방지하여 반도체 공정 수율과 산포 개선을 획기적으로 개선할 수 있다.

도 10b를 참조하면, 본 실시예의 EUV 마스크 제조방법은 도 10a와 유사하나 마스크 데이터 준비 단계(S530) 이후에, 마스크 데이터에 대한 근접 효과 보정(Proximity Effect Correction: PEC)을 수행하는 단계(S535)를 더 포함할 수 있다. 이러한 PEC는 전자빔 근접효과, 즉 전자빔의 산란에 의한 에러를 보정하는 공정을 말한다. 구체적으로, 전자빔 노광 공정에서, 전자빔을 생성하기 위해 사용되는 높은 가속전압이 전자들에 높은 운동에너지를 부가함에 따라, 레지스트와 그 아래에 위치한 소재의 원자들과 함께 산란되는 현상이 발생하는데, 이러한 현상을 일반적으로 전자빔 근접효과라고 한다. 이러한 전자빔 근접효과는 두 가우시안 함수로 모델링 하거나 혹은 경험적으로 결정된 근접함수로 모델링 될 수 있고, 그러한 함수들을 기반으로 하여 전자빔 근접 효과에 대한 보정이 가능하다.

전자빔 근접 효과에 의해 발생하는 에러를 보정하기 위하여 가장 일반적으로 사용하는 근접 효과 보정은, 실제 노광시의 도우즈를 변화시켜 산란에 의해 변화된 도우즈를 보상하는 방법이다. 예를 들어, 높은 패턴밀도를 갖는 영역은 상대적으로 낮은 도우즈가 할당되고, 상대적으로 고립되고 작은 형상들에는 비교적 높은 도우즈가 할당 될 수 있다. 여기서, 도우즈는 전자빔의 조사량을 포함할 수 있다. 한편, 근접 효과 보정은 패턴 형상의 모서리를 수정하거나 패턴 형상의 사이즈를 변경하는 방법을 포함할 수 있다.

PEC 수행 후에 마스크용 기판 노광 단계(S400) 및 EUV 마스크 형성 단계(S550)를 수행하여 EUV 마스크를 제조한다.

도 11은 본 발명의 실시 예에 따른 반도체 소자 제조 방법을 예시적으로 보여주는 흐름도이다. 도 11를 참조하면, 도 10b에서와 같이 일련의 단계들(S610 ~ S650)을 거쳐 EUV 마스크 형성 단계(S660)를 수행하여 EUV 마스크가 제조될 수 있다. EUV 마스크가 제조되면, 제조된 EUV 마스크를 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 반도체 소자가 형성될 수 있다(S670). 참고로, EUV 마스크를 이용하는 공정은 대표적으로 EUV 노광 공정을 통한 패터닝 공정을 포함할 수 있다. 이러한 EUV 마스크를 이용한 패터닝 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴을 형성할 수 있다.

한편, 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 여기서, 증착 공정은 CVD, 스퍼터링, 스핀 코팅 등 다양한 물질층 형성 공정을 포함할 수 있다. 이온 공정은 이온 주입, 확산, 열처리 등의 공정을 포함할 수 있다. 한편, 반도체 공정은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 또한 반도체 공정에 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정이 포함될 수도 있다.

한편, 본 발명의 실시 예에 따른 반도체 소자 제조 방법은 도 11b의 PEC 단계를 포함한 EU 마스크 제조방법을 이용하고 있다. 하지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 반도체 소자 제조 방법은 도 11a의 마스크 제조방법을 이용할 수도 있다.

도 12a 및 도 12b는 본 발명의 실시 예에 따른 OPC 방식을 적용한 결과를 예시적으로 보여주는 도면들이다. 도 12a에 도시된 것은 OPC 보정 없는 경우이고, 도 12에 도시된 것은 OPC 보정을 수행한 경우이다. 본 발명의 OPC 보정에 따라 산포가 개선될 수 있다.

도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템(1000)을 나타내는 블록도이다. 도 13을 참조하면, 컴퓨팅 시스템(1000)은, 시스템 버스(1001)에 연결된 프로세서(1100), 워킹 메모리(1200), 입출력 장치(1300), 및 보조 저장 장치(1400)을 포함할 수 있다. 예를 들어, 컴퓨팅 시스템(1000)은 도 1 내지 도 12에서 설명된 OPC 모델을 생성/보정하는 방법을 위한 전용 장치이거나, 이를 포함하는 반도체 설계를 수행하기 위한 전용 장치로 제공될 수 있다. 예를 들어, 컴퓨팅 시스템(1000)은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.

시스템 버스(1001)를 통해서 프로세서(1100), 워킹 메모리(1200), 입출력 장치(1300) 및 보조 저장 장치(1400)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 버스(1001)의 구성은 상술한 설명에 제한되지 않고, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.

프로세서(1100)는 컴퓨팅 시스템(1000)에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행하도록 구현될 수 있다. 프로세서(1100)는 워킹 메모리(1200)에 로드(load)되는 운영 체제(Operating System)를 실행할 수 있다. 프로세서(1100)는 운영 체제 기반에서 구동될 다양한 응용 프로그램들(application program)을 실행할 수 있다. 예를 들어, 프로세서(1100)는 CPU(central processing unit), 마이크로프로세서, AP(application processor) 혹은 이와 유사한 임의의 프로세싱 장치일 수 있다.

워킹 메모리(1200)는 운영 체제나 응용 프로그램들이 로드 될 수 있다. 컴퓨팅 시스템(1000)의 부팅 시에 보조 저장 장치(1400)에 저장된 OS 이미지가 부팅 시퀀스에 의거하여 워킹 메모리(1200)로 로드 될 수 있다. 운영 체제에 의해서 컴퓨팅 시스템(1000)의 제반 입출력 동작들이 지원될 수 있다. 유사하게, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(1200)에 로드 될 수 있다. 특히, 상술된 바와 같이, 반도체 설계를 위한 디자인 툴(1210) 및/혹은 레이아웃 패턴 분할 방법 및 광 근접 보정 방법을 위한 OPC 툴(2220)이 보조 저장 장치(1400) 로부터 워킹 메모리(1200)에 로드 될 수 있다.

디자인 툴(1210)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어스 기능을 구비할 수 있다. 또한, 디자인 툴(1210)은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(design rule check; DRC)를 수행할 수 있다. 예를 들어, 워킹 메모리(1200)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리이거나 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리일 수 있다.

입출력 장치(1300)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(1300)는 키보드, 키패드, 마우스, 터치 스크린 등과 같은 입력 수단을 구비하여 설계자로부터 정보를 입력 받을 수 있다. 입출력 장치(1300)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력 받을 수 있다. 또한, 입출력 장치(1300)는 프린터, 디스플레이 등과 같은 출력 수단을 구비하여 디자인 툴(1210) 및/혹은 OPC 툴(2220)의 처리 과정 및 결과 등을 표시할 수 있다.

보조 저장 장치(1400)는 컴퓨팅 시스템(1000)의 저장 매체(storage medium)로서 제공될 수 있다. 보조 저장 장치(1400)는 응용 프로그램들, OS 이미지 및 각종 데이터를 저장할 수 있다. 보조 저장 장치(1400)는 메모리 카드(MMC, eMMC, SD, Micro SD 등), HDD(hard disk drive), SSD(solid state drive), UFS(universal flash storage) 등과 같은 대용량 저장 장치의 형태로 제공될 수 있다.

한편, 본 발명의 실시 예에 따른 OPC 방법 및 마스크 제조 방법으로 적측형 메모리 장치가 구현될 수 있다.

도 14는 본 발명의 실시 예에 따른 적층형 메모리 장치의 레이아웃(200)을 예시적으로 보여주는 도면이다. 도 14를 참조하면, 레이아웃(200)은 서로 인접한 복수의 반도체 칩들(CH1 내지 CH4)을 포함하고, 각 반도체 칩(CH1 내지 CH4)에는 적층형 메모리 장치가 구현될 수 있다. 제 1 및 제 2 반도체 칩들(CH1, CH2)은 X 방향으로 서로 인접하고, 제 3 및 제 4 반도체 칩들(CH3, CH4)은 X 방향으로 서로 인접할 수 있다. 또한, 제 1 및 제 3 반도체 칩들(CH1, CH3)은 Y 방향으로 서로 인접하고, 제 2 및 제 4 반도체 칩들(CH2, CH4)은 Y 방향으로 서로 인접할 수 있다.

제 1 반도체 칩(CH1)은 메모리 셀 어레이 영역들(210a, 210a') 및 주변 회로 영역(PA)을 포함할 수 있다. 주변회로 영역(PA)은 메모리 셀 어레이 영역들(110a, 210a')에 대해 제1 방향으로 인접할 수 있다. 실시 예에 있어서, 제 1 방향은 Y 방향일 수 있다. 하지만, 본 발명은 이에 제한되지 않는다고 이해되어야 할 것이다. 주변 회로 영역(PA)은 메모리 셀 어레이 영역들(110a, 210a')에 대해 X 방향으로 인접할 수도 있다. 주변 회로 영역(PA)은 위치에 따라 복수의 지역들(regions)로 구분될 수 있다. 실시 예에 있어서, 주변 회로 영역(PA)은 Y 방향에 따라 제 1 내지 제 3 지역들(REG_A, REG_B, REG_C)로 구분될 수 있다. 주변 회로 영역(PA)에는 로우 디코더, 페이지 버퍼, 래치 회로, 캐시 회로, 칼럼 디코더, 감지 증폭기 또는 데이터 입출력 회로 등이 형성될 수 있다. 제 2 내지 제 4 반도체 칩들(CH2 내지 CH4)은 제 1 반도체 칩(CH1)과 실질적으로 동일하게 구현 될 수 있다.

메모리 셀 어레이 영역들(210a, 210a')은 메모리 셀 어레이가 배치되는 활성 영역으로 정의할 수 있다. 제 1 반도체 칩(CH1)은 두 개의 메모리 셀 어레이 영역들(210a, 210a')을 포함하는 것으로 도시되고 있지만, 본 발명은 여기에 제한되지 않는다고 이해되어야 할 것이다. 제 1 반도체 칩(CH1)에 포함되는 메모리 셀 어레이 영역들의 개수는 다양하게 변경될 수 있다.

한편, 본 발명의 실시 예에 따른 OPC 방법 및 마스크 제조 방법을 이용하여 C2C(chip to chip) 구조가 구현될 수 있다.

도 15는 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(2000)를 예시적으로 보여주는 도면이다. 여기서 C2C 구조는 제 1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제 1 웨이퍼와 다른 제 2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식일 수 있다. 실시 예에 있어서, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있다. 다른 실시 예에 있어서, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로 형성될 수도 있다.

비휘발성 메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.

주변 회로 영역(PERI)은 제 1 기판(2210), 층간 절연층(2215), 제 1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제 1 메탈층(2230a, 2230b, 2230c), 제 1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제 2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 실시 예에 있어서, 제 1 메탈층(2230a, 2230b, 2230c)은 상대적으로 비저항이 높은 텅스텐으로 형성될 수 있다. 실시 예에 있어서, 제 2 메탈층(2240a, 2240b, 2240c)은 상대적으로 비저항이 낮은 구리로 형성될 수 있다.

도 15에 도시된 바와 같이, 제 1 메탈층(2230a, 2230b, 2230c)과 제 2 메탈층(2240a, 2240b, 2240c)이 도시되지만, 본 발명이 여기에 제한되지 않을 것이다. 제 2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나의 메탈층이 더 형성될 수도 있다. 제 2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제 2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리와 다른 비저항을 갖는 알루미늄 등으로 형성될 수도 있다.

실시 예에 있어서, 층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제 1 메탈층(2230a, 2230b, 2230c), 및 제 2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제 1 기판(2210) 상에 배치될 수 있다. 실시 예에 있어서, 층간 절연층(2215)은, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.

워드라인 본딩 영역(WLBA)의 제 2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 실시 예에 있어서, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 추가로, 셀 영역(CELL)의 상부 본딩 메탈들(2371b, 2372b)은 제 1 메탈 패드들로 언급될 수 있고, 하부 본딩 메탈들(2271b, 2272b)은 제 2 메탈 패드들로 언급될 수 있다.

셀 영역(CELL)은 적어도 하나의 메모리 블록을 포함할 수 있다. 실시 예에 있어서, 셀 영역(CELL)은 제 2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제 2 기판(2310) 상에는, 제 2 기판(2310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(2331 ~ 2338; 2330)이 적층 될 수 있다. 실시 예에 있어서, 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있다. 실시 예에 있어서, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.

비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제 2 기판(2310)의 상면에 수직하는 방향(Z-축 방향)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제 1 메탈층(2350c) 및 제 2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제 1 메탈층(2350c)은 비트라인 콘택일 수 있고, 제 2 메탈층(2360c)은 비트라인일 수 있다. 실시 예 있어서, 비트라인(2360c)은 제 2 기판(2310)의 상면에 평행한 제 1 방향(Y축 방향)을 따라 연장될 수 있다.

도 15에 도시된 바와 같이, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 실시 예에 있어서, 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결될 수 있다. 여기서 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다. 워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제 1 방향에 수직하면서 제 2 기판(2310)의 상면에 평행한 제 2 방향(X축 방향)을 따라 연장될 수 있다. 실시 예에 있어서, 워드라인 본딩 영역(WLBA)은 복수의 셀 콘택 플러그들(2341-1347; 1340)과 연결될 수 있다. 예를 들어, 워드라인들(2330)과 셀 콘택 플러그들(2340)은, 제 2 방향을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 실시 예에 있어서, 워드라인들(2330)에 연결되는 셀 콘택 플러그들(2340)의 상부에 제 1 메탈층(2350b)과 제 2 메탈층(2360b)이 차례로 연결될 수 있다. 실시 예에 있어서, 셀 콘택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.

실시 예에 있어서, 셀 콘택 플러그들(2340)은 주변 회로 영역(PERI)에서 로우 디코더(2394)를 제공하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 실시 예에 있어서, 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.

외부 패드 본딩 영역(PA)에 공통 소스 라인 콘택 플러그(2380)가 배치될 수 있다. 실시 예에 있어서, 공통 소스 라인 콘택 플러그(2380)는 금속, 금속 화합물, 혹은 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인 콘택 플러그(2380)는 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 콘택 플러그(2380) 상부에 제 1 메탈층(2350a)과 제 2 메탈층(2360a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 콘택 플러그(2380), 제 1 메탈층(2350a), 및 제 2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다. 제 2 메탈층(2360a)은 상부 메탈 비아(2371a)에 전기적으로 연결될 수 있다. 상부 메탈 비아(2371a)는 상부 메탈 패턴(2372a)에 전기적으로 연결될 수 있다.

한편, 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 도 15를 참조하면, 제 1 기판(2210)의 하부에는 제 1 기판(2210)의 하면을 덮는 하부 절연막(2201)이 형성될 수 있다. 또한, 하부 절연막(2201) 상에 제 1 입출력 패드(2205)가 형성될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(2205)는 제 1 입출력 콘택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(2205)는 하부 절연막(2201)에 의해 제 1 기판(2210)과 분리될 수 있다. 또한, 제 1 입출력 콘택 플러그(2203)와 제 1 기판(2210) 사이에는 측면 절연막이 배치됨으로써 제 1 입출력 콘택 플러그(2203)와 제 1 기판(2210)을 전기적으로 분리할 수 있다.

도 15를 참조하면, 제 2 기판(2310)의 상부에 제 2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있다. 또한, 상부 절연막(2301) 상에 제 2 입출력 패드(2305)가 배치될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(2305)는 제 2 입출력 콘택 플러그(2303), 하부 메탈 패턴(2272a), 및 하부 메탈 비아(2271a)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다.

실시 예에 있어서, 제 2 입출력 콘택 플러그(2303)가 배치되는 영역에 제 2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제 2 입출력 패드(2305)는 제3 방향(Z축 방향)에서 워드라인들(2380)과 오버랩 되지 않을 수 있다. 도 15를 참조하면, 제 2 입출력 콘택 플러그(2303)는 제 2 기판(2310)의 상면에 평행한 방향에서 제 2 기판(2310)과 분리될 수 있다. 또한, 제 2 입출력 콘택 플러그(2303)는 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제 2 입출력 패드(2305)에 연결될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(2305)는 회로 소자(2220a)에 전기적으로 연결될 수 있다.

실시 예에 있어서, 제 1 입출력 패드(2205)와 제 2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치(2000)는 제 1 기판(2201)의 상부에 배치되는 제 1 입출력 패드(2205)만을 포함하거나, 혹은 제 2 기판(2301)의 상부에 배치되는 제 2 입출력 패드(2305)만을 포함할 수 있다. 다른 실시 예에 있어서, 비휘발성 메모리 장치(2000)는 제 1 입출력 패드(2205)와 제 2 입출력 패드(2305)를 모두 포함할 수도 있다.

셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.

본 발명의 실시 예에 따른 리소그래피 시스템은 EUV 조명계 apodization의 transmittance 값을 slit 별로 직접 보정할 수 있다.

본 발명의 실시 예에 따른 EUV OPC 모델 생성 방법은 apodization table의 보정을 통해 slit 위치 별 CD data를 추가 보정 할 수 있다.

본 발명의 실시 예에 따른 EUV OPC 모델 생성 방법은, 설비별로 slit 위치별 CD trend가 변경 시 기존의 model을 활용해서 slit 위치별 CD trend 만 보정 후 model을 re-generation 할 수 있다.

EUV OPC 는 DUV OPC 와 달리 Shadowing effect (Non-telemetric 한 illumination 이 curved 한 slit 으로 들어오면서 slit 의 위치에 따른 CD 차이 발생)에 의해 동일 패턴에서도 Shot 내 Slit 의 위치에 따라 CD 차이가 발생되며 이로 인해서 In-field-Uniformity 측면에서 산포가 열화 된다. 기존의 OPC model 은 model calibration 진행 시 slit 별 CD data 를 추가하여서 slit 별 CD 예측력을 갖고 있지만 모델 제작 시 적용된 data 와 실제 공정 진행 시 data 의 slit 별 CD 의 경향성이 달라지는 경우와 실제 이론상과는 다른 trend 의 현상이 발생되면서 model 의 coverage 를 벗어나는 경우가 발생된다.

본 발명에서는 OPC model 에 slit center 기준으로 CD data 에 slit 별 CD data 를 포함해서 calibration 하는 방법이 아닌 slit center 기준으로 CD data 를 예측하는 모델을 선 생성 후 wafer 에서 실제 발생하고 있는 slit 의 위치별로 intensity 를 대변하는 table 을 model 에 적용 후 해당 table 을 통해 slit 위치별로 intensity 를 각각 보정하는 방법으로 slit 위치별 CD data 를 예측하는 모델을 제작 하는 방법을 개발하였다

한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.

10: 리소그래피 시스템
PM, 200: 포토마스크
SLT1 ~ SLTm: 슬릿
AT1 ~ ATm: 아포디제이션 테이블
TTC1 ~ TTCm: TTC 테이블
1000: 컴퓨팅 시스템

Claims

리소그래피 시스템의 광 근접 보정 방법에 있어서,
슬릿 영역별 TCC(Transmission Cross Coefficient)를 분할하는 단계;
상기 분할된 TCC를 반영한 OPC(Optical Proximity Correction) 모델을 생성하는 단계;
슬릿 위치별 아포디제이션(apodization) 값을 측정하는 단계;
상기 슬릿 위치별 CD(Critical Dimension) 데이터를 핏팅하는 단계; 및
상기 핏팅된 CD 데이터를 이용하여 OPC 모델을 정정하는 단계를 포함하는 방법.
제 1 항에 있어서,
상기 TCC를 분할하는 단계는
상기 슬릿의 좌표에 따른 수차, 위상, 세기, 극성, 및 아포디제이션 값 중에서 적어도 하나를 이용하여 상기 TCC를 분할하는 단계를 포함하는 방법.
제 1 항에 있어서,
상기 슬릿 위치별 동일 패턴의 CD 데이터를 확보하는 단계를 더 포함하는 방법.
제 1 항에 있어서,
상기 아포디제이션 값을 측정하는 단계는,
복수의 슬릿들의 각각의 위치별로 광원 소스의 아포디제이션 값을 측정하는 단계를 포함하는 방법.
제 4 항에 있어서,
상기 복수의 슬릿들의 각각은 아크 형태로 구현되고,
상기 복수의 슬릿들의 각각의 슬릿 위치는 13개인 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 CD 데이터를 핏팅하는 단계는,
아포디제이션 테이블의 세기 값을 보정함으로써, 상기 슬릿 위치별 측정된 CD 데이터와 상기 OPC 모델의 시뮬레이션 CD 데이터를 핏팅하는 단계를 포함하는 방법.
제 1 항에 있어서,
상기 CD 데이터를 핏팅하는 단계는,
상기 아포디제이션 값을 2차원 함수 형태로 스케일링 하는 단계를 포함하는 방법.
제 7 항에 있어서,
상기 CD 데이터를 핏팅하는 단계는,
상기 슬릿 위치별 상기 아포디제이션 값의 변경에 따른 시뮬레이션 CD 데이터를 확인하는 단계를 더 포함하는 방법.
제 8 항에 있어서,
상기 CD 데이터를 핏팅하는 단계는,
측정된 웨이퍼의 CD 데이터와 동일한 트렌드 값을 갖는 상기 아포디제이션 값을 선택하는 단계를 더 포함하는 방법.
제 1 항에 있어서,
상기 CD 데이터를 핏팅하는 단계는,
상기 슬릿 위치별 아포디제이션의 세기 값을 보정하는 단계; 및
상기 아포디제이션의 세기 값을 보정하면서 상기 CD 데이터를 핏팅하는 단계를 포함하는 방법.
리소그래피 시스템의 마스크 제작 방법에 있어서,
웨이퍼로부터 슬릿 위치별 CD(Critical Dimension) 데이터를 측정하는 단계;
상기 슬릿 위치별 CD 트렌드가 검증을 패스하였는 지를 판별하는 단계;
상기 슬릿 위치별 CD 트렌드가 검증을 패스하지 못할 때, 상기 슬릿 위치별 CD 데이터를 보정하는 단계;
상기 보정된 CD 데이터를 이용한 OPC(Optical Proximity Correction) 모델을 재생성 하는 단계; 및
상기 재생성된 OPC 모델을 이용하여 마스크 재 제작 여부를 결정하는 단계를 포함하는 방법.
제 11 항에 있어서,
상기 측정된 CD 데이트로부터 2차 함수 형태로 스케일링을 수행하는 단계를 더 포함하는 방법.
제 12 항에 있어서,
상기 슬릿 위치별 아포디제이션 값의 변경에 따른 시뮬레이션 CD 데이터를 확인하는 단계를 더 포함하는 방법.
제 13 항에 있어서,
상기 시뮬레이션 CD 데이터를 확인 결과로써, 상기 측정된 CD 데이터와 동일 트렌드 값을 갖는 아포디제이션 값을 선택하는 단계를 더 포함하는 방법.
제 11 항에 있어서,
상기 슬릿 위치별 아포디제이션의 세기 값은 테이블 형태로 구현되는 것을 특징으로 하는 방법.
리소그래피 시스템의 광 근접 보정 방법에 있어서,
OPC(Optical Proximity Correction) 모델을 생성하는 단계;
생성된 OPC 모델을 캘리브레이션 하는 단계;
OPC 검증 모델을 이용하여 제 1 검증을 수행하는 단계;
상기 제 1 검증을 패스하지 못하였을 때, 슬릿 위치별 CD 데이터를 핏팅하는 단계; 및
상기 OPC 검증 모델을 이용하여 제 2 검증을 수행하는 단계를 포함하는 방법.
제 16 항에 있어서,
웨이퍼에 대한 상기 슬릿 위치별 아포디제이션 값들을 측정하는 단계를 더 포함하는 방법.
제 17 항에 있어서,
상기 측정된 아포디제이션 값들을 이용하여 2차 함수 형태의 트렌드 함수를 생성하는 단계를 더 포함하는 방법.
제 18 항에 있어서,
상기 슬릿 위치별 아포디제이션 값들을 2차원 함수로 스케일을 하는 단계들 더 포함하는 방법.
제 16 항에 있어서,
상기 슬릿 위치별 CD 데이터를 핏팅하는 단계는,
상기 슬릿 위치별 CD 스케일링을 하는 단계; 및
상기 스케일링된 시뮬레이션 CD 데이터를 웨이퍼의 CD 데이터를 핏팅하는 단계를 포함하는 방법.