KR20150081867A - 게이트 회로의 보호 방법 및 이를 수행하는 표시 장치 - Google Patents

Abstract

표시 패널의 게이트 라인에 게이트 신호를 출력하는 게이트 회로의 보호 방법은 상기 게이트 회로의 구동을 위한 클럭 신호를 생성하는 단계, 상기 클럭 신호의 출력 전류를 센싱하는 단계, 설정된 과전류 결정 인자를 이용해 상기 클럭 신호의 과전류를 검출하는 단계, 검출된 상기 과전류의 카운팅 수에 기초하여 상기 클럭 신호의 과전류 상태를 결정하는 단계, 상기 클럭 신호가 과전류 상태이면 숏다운 신호를 생성하는 단계 및 상기 숏다운 신호에 응답하여 상기 클럭 신호가 상기 게이트 회로에 인가되는 것을 차단하는 단계를 포함한다. 이에 따르면, 게이트 회로부에 제공되는 적어도 하나의 클럭 신호를 센싱하여 과전류 결정 인자에 따라서 상기 적어도 하나의 클럭 신호가 과전류 상태로 결정되는 경우, 상기 표시 장치를 래치 상태로 구동할 수 있다. 이에 따라서, 상기 게이트 회로부를 과전류로부터 보호할 수 있다.

Description

게이트 회로의 보호 방법 및 이를 수행하는 표시 장치{METHOD OF PROTECTING A GATE CIRCUIT AND DISPLAY APPARATUS PERFORMING THE METHOD}

본 발명은 게이트 회로의 보호 방법 및 이를 수행하는 표시 장치에 관한 것으로 보다 상세하게는 과전류로부터 게이트 회로를 보호하기 위한 게이트 회로의 보호 방법 및 이를 수행하는 표시 장치에 관한 것이다.

일반적으로, 액정표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정표시패널 및 상기 액정표시패널의 하부에 배치되어 상기 액정표시패널로 광을 제공하는 백라이트 어셈블리를 포함한다.

상기 액정표시장치는 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 화소들이 형성된 액정표시패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동회로 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함한다. 각 화소는 화소 전극 및 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터는 상기 데이터 라인, 게이트 라인 및 화소 전극과 연결되어, 상기 화소 전극을 구동한다. 일반적으로 상기 박막 트랜지스터는 아몰퍼스 실리콘을 액티브 층으로 사용하고 있다.

최근에는 액정표시패널의 사이즈를 감소시키면서 생산성을 증대시키기 위하여 상기 게이트 라인을 구동하는 게이트 구동회로를 표시 패널 상에 집적하는 방식이 사용되고 있다. 상기 표시 패널 상에 집적되는 게이트 구동회로는 상기 화소의 박막 트랜지스터와 동일한 제조 공정에 의해 제조된 박막 트랜지스터를 포함한다.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 과전류로부터 게이트 회로를 보호하기 위한 게이트 회로의 보호 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 회로의 보호 방법을 수행하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 게이트 라인에 게이트 신호를 출력하는 게이트 회로의 보호 방법은 상기 게이트 회로의 구동을 위한 클럭 신호를 생성하는 단계, 상기 클럭 신호의 출력 전류를 센싱하는 단계, 설정된 과전류 결정 인자를 이용해 상기 클럭 신호의 과전류를 검출하는 단계, 검출된 상기 과전류의 카운팅 수에 기초하여 상기 클럭 신호의 과전류 상태를 결정하는 단계, 상기 클럭 신호가 과전류 상태이면 숏다운 신호를 생성하는 단계 및 상기 숏다운 신호에 응답하여 상기 클럭 신호가 상기 게이트 회로에 인가되는 것을 차단하는 단계를 포함한다.

일 실시예에서, 상기 클럭 신호의 출력 전류가 클럭 제어 신호의 라이징 시점부터 검출 시간 동안 과전류 레벨을 초과하면 상기 과전류로 검출하는 단계를 더 포함하며, 상기 클럭 제어 신호는 상기 클럭 신호의 위상을 제어할 수 있다.

일 실시예에서, 상기 클럭 신호의 출력 전류가 상기 클럭 제어 신호의 라이징 시점부터 검출 시간의 일부 구간 동안 상기 과전류 레벨을 초과하면 상기 과전류를 검출하지 않을 수 있다.

일 실시예에서, 상기 과전류의 카운팅 수가 기준 카운팅 수를 초과하면, 상기 과전류 상태로 결정할 수 있다.

일 실시예에서, 수직 개시 신호의 폴링 시점부터 상기 과전류를 카운트하는 단계 및 상기 수직 개시 신호가 수신되기 전까지 상기 과전류를 카운트하는 단계를 더 포함할 수 있고, 상기 수직 개시 신호는 상기 게이트 회로의 동작 시작을 제어하는 신호일 수 있다.

일 실시예에서, 상기 수직 개시 신호가 하이 레벨인 동안은 상기 과전류를 카운트하지 않을 수 있다.

일 실시예에서, 상기 클럭 신호는 상기 클럭 제어 신호와 위상이 같은 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호를 포함할 수 있다.

일 실시예에서, 상기 제1 클럭 신호의 출력 전류는 제1 방향의 과전류 레벨을 기초로 상기 과전류가 검출되고, 상기 제2 클럭 신호의 출력 전류는 제2 방향의 과전류 레벨을 기초로 상기 과전류가 검출될 수 있다.

일 실시예에서, 상기 제1 및 제2 클럭 신호 중 적어도 하나가 과전류 상태이면 상기 숏다운 신호를 생성할 수 있다.

일 실시예에서, 상기 클럭 신호의 하이 레벨인 게이트 온 전압 및 상기 클럭 신호의 로우 레벨인 게이트 오프 전압을 생성하는 단계를 더 포함할 수 있고, 상기 숏다운 신호에 응답하여 상기 게이트 온 전압 및 상기 게이트 오프 전압의 생성을 숏다운 시킬 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 게이트 라인 및 상기 게이트 라인과 교차하는 데이터 라인을 포함하는 표시 패널, 상기 게이트 라인에 게이트 신호를 출력하는 게이트 회로부, 상기 게이트 회로부의 구동을 위한 클럭 신호를 생성하는 게이트 제어부, 상기 클럭 신호의 출력 전류를 센싱하고, 설정된 과전류 결정 인자를 이용해 상기 클럭 신호의 과전류를 검출하고, 상기 과전류의 카운팅 수에 기초하여 숏다운 신호를 생성하는 과전류 보호부 및 상기 게이트 제어부에 상기 클럭 신호를 생성하기 위한 게이트 온 전압 및 게이트 오프 전압을 제공하고, 상기 숏다운 신호에 응답하여 숏다운 되는 구동 전압 생성부를 포함한다.

일 실시예에서, 상기 과전류 보호부는 상기 클럭 신호의 출력 전류가 클럭 제어 신호의 라이징 시점부터 검출 시간 동안 과전류 레벨을 초과하면 상기 과전류로 검출하고, 상기 클럭 제어 신호는 상기 클럭 신호의 위상을 제어할 수 있다.

일 실시예에서, 상기 과전류 보호부는 상기 클럭 신호의 출력 전류가 상기 클럭 제어 신호의 라이징 시점부터 검출 시간의 일부 구간 동안 상기 과전류 레벨을 초과하면 상기 과전류로 검출하지 않을 수 있다.

일 실시예에서, 상기 과전류 보호부는 상기 과전류의 카운팅 수가 기준 카운팅 수를 초과하면, 상기 과전류 상태로 결정할 수 있다.

일 실시예에서, 상기 과전류 보호부는 수직 개시 신호의 폴링 시점부터 상기 과전류를 카운트하고, 상기 수직 개시 신호가 수신되기 전까지 상기 과전류를 카운트하고, 상기 수직 개시 신호는 상기 게이트 회로가 동작 시작을 제어하는 신호일 수 있다.

일 실시예에서, 상기 과전류 보호부는 상기 수직 개시 신호가 하이 레벨인 동안은 상기 과전류를 카운트하지 않을 수 있다.

일 실시예에서, 상기 게이트 제어부는 상기 클럭 제어 신호와 위상이 같은 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호를 생성할 수 있다.

일 실시예에서, 상기 과전류 검출부는 상기 제1 클럭 신호의 출력 전류는 제1 방향의 과전류 레벨을 기초로 상기 과전류가 검출되고, 상기 제2 클럭 신호의 출력 전류는 제2 방향의 과전류 레벨을 기초로 상기 과전류가 검출될 수 있다.

일 실시예에서, 상기 과전류 보호부는 상기 제1 및 제2 클럭 신호 중 적어도 하나가 과전류 상태이면 상기 숏다운 신호를 생성할 수 있다.

일 실시예에서, 상기 게이트 제어부는 서로 다른 복수의 제1 클럭 신호들 및 상기 복수의 제1 클럭 신호들과 위상이 각각 반전된 복수의 제2 클럭 신호들을 생성하고, 상기 과전류 보호부는 상기 복수의 제1 클럭 신호들 및 상기 복수의 제2 클럭 신호들 중 적어도 하나가 과전류 상태이면 상기 숏다운 신호를 생성할 수 있다.

본 발명의 실시예들에 따르면, 게이트 회로부에 제공되는 적어도 하나의 클럭 신호를 센싱하여 과전류 결정 인자에 따라서 상기 적어도 하나의 클럭 신호가 과전류 상태로 결정되는 경우, 상기 표시 장치를 래치 상태로 구동할 수 있다. 이에 따라서, 상기 게이트 회로부를 과전류로부터 보호할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2a 내지 도 2d는 도 1에 도시된 과전류 보호부에 따른 과전류 검출 방법을 설명하기 위한 개념도들이다.
도 3은 본 발명의 일 실시예에 따른 과전류 보호부의 블록도이다.
도 4는 도 3에 도시된 과전류 보호부의 구동 방법을 설명하기 위한 개념도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 회로의 보호 방법을 설명하기 위한 흐름도이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 타이밍 제어부(200), 구동전압 생성부(300), 게이트 회로부(400), 데이터 회로부(500), 게이트 제어부(600) 및 과전류 보호부(700)를 포함한다.

상기 표시 패널(100)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 구분될 수 있다. 복수의 데이터 라인들(DL), 복수의 게이트 라인들(GL) 및 복수의 화소들(P)은 상기 표시 영역(DA)에 배치된다. 상기 데이터 라인들(DL)은 제1 방향으로 연장되고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다. 상기 게이트 라인들(GL)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다. 상기 화소들(P) 각각은 박막 트랜지스터(TR) 및 액정 커패시터(CLC)를 포함한다. 상기 박막 트랜지스터(TR)는 데이터 라인(DL), 게이트 라인(GL) 및 상기 액정 커패시터(CLC)의 제1 전극과 연결된다. 상기 액정 커패시터(CLC)의 제1 전극은 상기 데이터 라인을 통해 전달된 데이터 신호가 인가되고, 상기 액정 커패시터(CLC)의 제2 전극은 공통 전압(VCOM)이 인가될 수 있다.

상기 타이밍 제어부(200)는 원시 제어 신호(OS) 및 데이터 신호(DS)를 수신한다.

상기 타이밍 제어부(200)는 상기 원시 제어 신호(OS)에 기초하여 복수의 타이밍 신호들을 생성한다. 상기 타이밍 신호들은 상기 데이터 회로부(500)의 구동을 위한 데이터 타이밍 신호(DT) 및 상기 게이트 제어부(600)의 구동을 위한 게이트 타이밍 신호(GT)를 포함한다. 상기 데이터 타이밍 신호(DT)는 수직 동기 신호, 수평 동기 신호, 데이터 클럭 신호, 로드 신호 등을 포함할 수 있다. 상기 게이트 타이밍 신호(GT)는 적어도 하나의 수직 개시 신호, 적어도 하나의 클럭 제어 신호 등을 포함할 수 있다.

상기 타이밍 제어부(200)는 상기 데이터 신호(DS)를 다양한 보상 알고리즘을 통해 보정하고 보정된 데이터 신호(DSc)를 상기 데이터 회로부(500)에 제공한다.

상기 구동 전압 생성부(300)는 입력 전원(VIN)을 이용하여 복수의 구동 전압들을 생성한다.

상기 구동 전압은 상기 타이밍 제어부(200)를 구동하기 위한 구동 전압(VDT), 상기 데이터 회로부(500)를 구동하기 위한 데이터 구동 전압(VDD) 및 상기 게이트 제어부(600)를 구동하기 위한 게이트 구동 전압(VDG)을 포함한다. 상기 데이터 구동 전압(VDD)은 적어도 하나의 아날로그 전원 전압, 적어도 하나의 디지털 전원 전압을 포함할 수 있다. 상기 게이트 구동 전압(VDG)은 게이트 온 전압(VON) 및 적어도 하나의 게이트 오프 전압(VSS)을 포함할 수 있다.

상기 게이트 회로부(400)는 상기 표시 패널(100)의 주변 영역(PA)에 배치된다. 상기 게이트 회로부(400)는 상기 게이트 라인들(GL)에 제공되는 복수의 게이트 신호들을 생성한다.

상기 게이트 회로부(400)는 상기 화소(P)의 상기 박막 트랜지스터(TR)와 동일한 제조 공정을 통해 상기 주변 영역(PA)에 직접 형성된 회로 박막 트랜지스터를 포함할 수 있다. 또는 상기 게이트 회로부(400)는 테이프 캐리어 패키지 형태로 상기 주변 영역(PA)에 실장 될 수 있다.

상기 데이터 회로부(500)는 상기 표시 패널(100)의 주변 영역(PA)에 배치된다. 상기 데이터 회로부(500)는 상기 타이밍 제어부(200)로부터 제공된 상기 데이터 신호(DSc)를 감마 기준 전압을 이용하여 데이터 전압으로 변환하고, 상기 데이터 전압을 상기 데이터 라인(DL)에 제공한다.

상기 데이터 회로부(500)는 테이프 캐리어 패키지 형태로 상기 주변 영역(PA)에 실장 되거나, 칩 형태의 집적 회로로 상기 주변 영역(PA)에 직접 실장 될 수 있다.

상기 게이트 제어부(600)는 상기 게이트 타이밍 신호(GT) 및 상기 게이트 구동 전압(VDG)을 이용하여 복수의 클럭 신호들을 생성한다. 상기 게이트 제어부(600)는 상기 클럭 신호들을 상기 게이트 회로부(400)에 제공한다.

상기 클럭 신호들은 적어도 하나의 클럭 신호 및 상기 클럭 신호와 위상이 반전된 적어도 하나의 반전 클럭 신호를 포함한다. 예를 들면, 서로 다른 제1 내지 제N 클럭 신호들과 상기 제1 내지 제N 클럭 신호들과 각각 위상 반전된 제1 내지 제N 반전 클럭 신호들을 포함할 수 있다(N은 자연수).

예를 들면, 상기 게이트 제어부(600)는 상기 클럭 제어 신호에 동기된 위상과, 상기 게이트 온 전압에 대응하는 하이 레벨 및 상기 게이트 오프 전압에 대응하는 로우 레벨을 갖는 상기 클럭 신호 및 상기 클럭 신호와 위상이 반전된 상기 반전 클럭 신호를 생성한다.

상기 과전류 보호부(700)는 상기 게이트 타이밍 신호(GT)에 기초하여, 상기 클럭 신호 및 상기 반전 클럭 신호의 전류를 센싱한다. 상기 과전류 보호부(700)는 설정된 과전류 결정 인자에 기준으로 상기 클럭 신호의 과전류 및 상기 반전 클럭 신호의 과전류를 검출한다. 상기 과전류 보호부(700)는 검출된 과전류에 대한 카운팅 수가 설정된 기준 카운팅 수를 초과할 경우 과전류 상태로 결정한다. 상기 과전류 보호부(700)는 상기 과전류 상태로 결정되면 숏다운(shutdown) 신호를 출력한다. 상기 숏다운 신호는 상기 표시 장치를 래치 상태로 구동하기 위한 제어 신호이다. 상기 래치 상태는 입력 전원(VIN)이 재 입력될 때 해제될 수 있다.

예를 들어, 상기 과전류 보호부(700)는 상기 숏다운 신호를 상기 구동 전압 생성부(300)에 제공한다. 이에 따라서, 상기 구동 전압 생성부(300)는 숏다운되고, 상기 표시 장치는 전체적으로 래치(latch) 상태가 될 수 있다.

결과적으로, 상기 과전류 보호부(700)의 과전류 검출 동작에 따라서 상기 게이트 회로부(400)에 인가되는 복수의 클럭 신호들 및 복수의 반전 클럭 신호들 중 적어도 하나가 과전류 상태로 결정되면, 상기 복수의 클럭 신호들 및 상기 복수의 반전 클럭 신호들이 상기 게이트 회로부(400)에 인가되는 것이 차단된다. 이에 따라서, 과전류로부터 상기 게이트 회로부(400)를 보호할 수 있다.

도 2a 내지 도 2d는 도 1에 도시된 과전류 보호부에 따른 과전류 검출 방법을 설명하기 위한 개념도들이다.

이하에서는 클럭 신호(CKV)를 예로서 상기 과전류 보호부(700)의 과전류 검출 방법을 설명한다.

도 1 및 도 2a를 참조하면, 상기 과전류 보호부(700)는 클럭 제어 신호(CPVx)의 라이징 시점을 기준으로 상기 게이트 제어부(600)의 출력단으로부터 수신된 클럭 신호(CKVx)의 출력 전류(CKVx_Current)를 센싱한다.

과전류 결정 인자는 검출 시간(Td) 및 과전류 레벨(OCP Level)을 포함한다.

상기 클럭 신호(CKVx)의 출력 전류(CKVx_Current)가 상기 클럭 제어 신호(CPVx)의 라이징 시점부터 상기 검출 시간(Td) 동안 상기 과전류 레벨(OCP Level) 이상을 유지되면, 상기 과전류 보호부(700)는 과전류(OC)로 검출한다.

한편, 도 2b를 참조하면, 상기 클럭 신호(CKVx)의 출력 전류(CKVx_Current)가 상기 클럭 제어 신호(CPVx)의 라이징 시점부터 상기 검출 시간(Td) 동안 상기 과전류 레벨(OCP Level) 이상을 유지하지 않으면, 상기 과전류 보호부(700)는 과전류(OC)로 검출하지 않는다.

도 2c를 참조하면, 상기 과전류 보호부(700)는 상기 과전류 결정 인자는 기준 카운팅 수를 포함한다.

상기 검출된 과전류(OC)를 카운트하고, 상기 과전류(OC)의 카운팅 수가 상기 기준 카운팅 수(OCP Count)를 초과하면, 상기 과전류 보호부(700)는 상기 클럭 신호(CKVx)를 과전류 상태로 결정한다. 상기 과전류 보호부(700)는 상기 클럭 신호(CKVx)를 과전류 상태로 결정되면, 숏다운 신호를 생성한다.

반대로, 상기 과전류(OC)의 카운팅 수가 상기 기준 카운팅 수(OCP Count)를 초과하지 않으면, 상기 과전류 보호부(700)는 상기 클럭 신호(CKVx)를 정상 전류 상태로 결정한다. 이에 따라서, 상기 클럭 신호(CKVx)는 정상적으로 상기 게이트 회로부(400)에 인가될 수 있다.

도 2d를 참조하면, 상기 과전류 보호부(700)는 상기 수직 개시 신호(STV)가 수신되면 카운트된 상기 과전류(OC)의 카운팅 수를 리셋하고 다시 카운트한다.

예를 들면, 도 2d에 도시된 바와 같이, 상기 수직 개시 신호(STV)가 수신되기 전까지 상기 과전류(OC)를 카운트하고, 상기 수직 개시 신호(STV)가 하이 레벨인 동안은 상기 과전류(OC)를 카운트하지 않고, 이어, 상기 수직 개시 신호(STV)의 폴링 시점부터 상기 과전류(OC)를 다시 카운트한다.

따라서, 상기 수직 개시 신호(STV)가 수신되기 전에 카운트된 상기 과전류(OC)가 상기 기준 카운팅 수(OCP Count)를 넘지 않으면, 상기 과전류 보호부(700)는 상기 클럭 신호(CKVx)를 정상 전류 상태로 결정한다.

이와 같이, 상기 과전류 상태 결정은 상기 수직 개시 신호(STV)에 동기된 프레임 단위로 이루어질 수 있다.

도 3은 본 발명의 일 실시예에 따른 과전류 보호부의 블록도이다. 도 4는 도 3에 도시된 과전류 보호부의 구동 방법을 설명하기 위한 개념도이다.

도 1, 도 3 및 도 4를 참조하면, 상기 과전류 보호부(700)는 게이트 제어부(600)로부터 제1 내지 제N 클럭 신호들(CKV1 내지 CKVN)과 상기 제1 내지 제N 클럭 신호들 각각에 대해 위상이 반전된 제1 내지 제N 반전 클럭 신호들(CKVB1 내지 CKVBN)을 수신한다. 여기서, N은 자연수이다.

상기 과전류 보호부(700)는 상기 타이밍 제어부(200)로부터 게이트 타이밍 신호인, 제1 내지 제N 클럭 제어 신호들(CPV1 내지 CPVN) 및 수직 개시 신호(STV)를 수신한다.

상기 과전류 보호부(700)는 복수의 전류 센싱부들(710), 복수의 과전류 검출부들(720), 복수의 과전류 카운팅부들(730), 과전류 결정부(740) 및 제어부(750)를 포함한다.

상기 복수의 전류 센싱부들(710)은 제1 전류 센싱부(711) 내지 제N 전류 센싱부(713)를 포함한다.

상기 제1 전류 센싱부(711)는 제1 클럭 전류 센서(711a) 및 제1 반전 클럭 전류 센서(711b)를 포함한다.

상기 제1 클럭 전류 센서(711a)는 상기 제1 클럭 제어 신호(CPV1)의 라이징 시점에 제1 클럭 신호(CKV1)의 출력 전류(CKV1_Current)를 센싱한다. 상기 제1 반전 클럭 전류 센서(711b)는 상기 제1 클럭 제어 신호(CPV1)의 라이징 시점에 제1 반전 클럭 신호(CKVB1)의 출력 전류(CKVB1_Current)를 센싱한다.

상기 제1 클럭 신호(CKV1)의 출력 전류(CKV1_Current)는 양의 방향으로 피크 전류를 가지며, 상기 제1 반전 클럭 신호(CKVB1)의 출력 전류(CKVB1_Current)는 음의 방향으로 피크 전류를 가진다.

상기 제N 전류 센싱부(713)는 제N 클럭 전류 센서(713a) 및 제N 반전 클럭 전류 센서(713b)를 포함한다.

상기 제N 클럭 전류 센서(713a)는 상기 제N 클럭 제어 신호(CPVN)의 라이징 시점에 제N 클럭 신호(CKVN)의 출력 전류(CKVN_Current)를 센싱한다. 상기 제N 반전 클럭 전류 센서(713b)는 상기 제N 클럭 제어 신호(CPVN)의 라이징 시점에 제N 반전 클럭 신호(CKVBN)의 출력 전류(CKVBN_Current)를 센싱한다.

상기 제N 클럭 신호(CKVN)의 출력 전류(CKVN_Current)는 양의 방향으로 피크 전류를 가지며, 상기 제N 반전 클럭 신호(CKVBN)의 출력 전류(CKVBN_Current)는 음의 방향으로 피크 전류를 가진다.

상기 복수의 과전류 검출부들(720)은 제1 과전류 검출부(721) 내지 제N 과전류 검출부(723)를 포함한다.

상기 제1 과전류 검출부(721)는 제1 클럭 과전류 검출기(721a) 및 제1 반전 클럭 과전류 검출기(721b)를 포함한다.

상기 제1 클럭 과전류 검출기(721a)는 상기 제1 클럭 신호(CKV1)의 출력 전류(CKV1_Current)가 과전류인지를 검출한다. 상기 제1 클럭 과전류 검출기(721a)는 상기 검출 시간(Td)동안 상기 제1 클럭 신호(CKV1)의 출력 전류(CKV1_Current)가 제1 과전류 레벨(OCP Level_H)을 초과하면 과전류(OC)로 검출한다.

상기 제1 반전 클럭 과전류 검출기(721b)는 상기 제1 반전 클럭 신호(CKVB1)의 출력 전류(CKVB1_Current)가 과전류인지를 검출한다. 상기 제1 반전 클럭 과전류 검출기(721b)는 상기 검출 시간(Td)동안 상기 제1 반전 클럭 신호(CKVB1)의 출력 전류(CKVB1_Current)가 제2 과전류 레벨(OCP Level_L)을 초과하면 과전류(OC)로 검출한다. 상기 제1 과전류 레벨(OCP Level_H)은 양의 방향을 가지며, 상기 제2 과전류 레벨(OCP Level_L)은 음의 방향을 가진다.

상기 제N 과전류 검출부(723)는 제N 클럭 과전류 검출기(723a) 및 제N 반전 클럭 과전류 검출기(723b)를 포함한다.

상기 제N 클럭 과전류 검출기(723a)는 상기 제N 클럭 신호(CKVN)의 출력 전류(CKVN_Current)가 과전류 인지를 검출한다. 상기 제N 클럭 과전류 검출기(723a)는 상기 검출 시간(Td) 동안 상기 제N 클럭 신호(CKVN)의 출력 전류(CKVN_Current)가 상기 제1 과전류 레벨(OCP Level_H)을 초과하면 과전류(OC)로 검출한다.

상기 제N 반전 클럭 과전류 검출기(723b)는 상기 제N 반전 클럭 신호(CKVBN)의 출력 전류(CKVBN_Current)가 과전류 인지를 검출한다. 상기 제N 반전 클럭 과전류 검출기(723b)는 상기 검출 시간(Td)동안 상기 제N 반전 클럭 신호(CKVBN)의 출력 전류(CKVBN_Current)가 상기 제2 과전류 레벨(OCP Level_L)을 초과하면 과전류(OC)로 검출한다.

상기 복수의 과전류 카운팅부들(730)은 제1 과전류 카운팅부(731) 내지 제N 과전류 카운팅부(733)를 포함한다.

상기 제1 과전류 카운팅부(731)는 제1 클럭 과전류 카운터(731a) 및 제1 반전 클럭 과전류 카운터(731b)를 포함한다.

상기 제1 클럭 과전류 카운터(731a)는 상기 제1 클럭 신호(CKV1)에서 검출된 과전류를 카운팅한다. 상기 제1 클럭 신호(CKV1)에 대한 과전류의 카운팅 수가 설정된 상기 기준 카운팅 수(OCP Count)를 초과하면 상기 제1 클럭 신호(CKV1)를 과전류 상태로 결정한다. 이에 따라서, 하이 레벨의 과전류 신호를 출력한다. 반대로, 상기 제1 클럭 신호(CKV1)에 대한 과전류의 카운팅 수가 상기 기준 카운팅 수(OCP Count)를 초과하지 않으면 상기 제1 클럭 신호(CKV1)를 정상 전류 상태로 결정한다. 이에 따라서, 로우 레벨의 과전류 신호를 출력한다.

상기 제1 반전 클럭 과전류 카운터(731b)는 상기 제1 반전 클럭 신호(CKVB1)에서 검출된 과전류를 카운팅한다. 상기 제1 반전 클럭 신호(CKVB1)에 대한 과전류의 카운팅 수가 설정된 상기 기준 카운팅 수(OCP Count)를 초과하면 상기 제1 반전 클럭 신호(CKVB1)를 과전류 상태로 결정한다. 이에 따라서, 하이 레벨의 과전류 신호를 출력한다. 반대로, 상기 제1 반전 클럭 신호(CKVB1)에 대한 과전류의 카운팅 수가 상기 기준 카운팅 수(OCP Count)를 초과하지 않으면 상기 제1 반전 클럭 신호(CKVB1)를 정상 전류 상태로 결정한다. 이에 따라서, 로우 레벨의 과전류 신호를 출력한다.

상기 제N 과전류 카운팅부(733)는 제N 클럭 과전류 카운터(733a) 및 제N 반전 클럭 과전류 카운터(733b)를 포함한다.

상기 제N 클럭 과전류 카운터(733a)는 상기 제N 클럭 신호(CKVN)에서 검출된 과전류를 카운팅한다. 상기 제N 클럭 신호(CKVN)에 대한 과전류의 카운팅 수가 설정된 상기 기준 카운팅 수(OCP Count)를 초과하면 상기 제N 클럭 신호(CKVN)를 과전류 상태로 결정한다. 이에 따라서, 하이 레벨의 과전류 신호를 출력한다. 반대로, 상기 제N 클럭 신호(CKVN)에 대한 과전류의 카운팅 수가 상기 기준 카운팅 수(OCP Count)를 초과하지 않으면 상기 제N 클럭 신호(CKVN)를 정상 전류 상태로 결정한다. 이에 따라서, 로우 레벨의 과전류 신호를 출력한다.

상기 제N 반전 클럭 과전류 카운터(733b)는 상기 제N 반전 클럭 신호(CKVBN)에서 검출된 과전류를 카운팅한다. 상기 제N 반전 클럭 신호(CKVBN)에 대한 과전류의 카운팅 수가 설정된 상기 기준 카운팅 수(OCP Count)를 초과하면 상기 제N 반전 클럭 신호(CKVBN)를 과전류 상태로 결정한다. 이에 따라서, 하이 레벨의 과전류 신호를 출력한다. 반대로, 상기 제N 반전 클럭 신호(CKVBN)에 대한 과전류의 카운팅 수가 상기 기준 카운팅 수(OCP Count)를 초과하지 않으면 상기 제N 반전 클럭 신호(CKVBN)를 정상 전류 상태로 결정한다. 이에 따라서, 로우 레벨의 과전류 신호를 출력한다.

상기 과전류 결정부(740)는 제1 내지 제N 과전류 결정부들(741 내지 743) 및 최종 결정부(745)를 포함한다.

제1 과전류 결정부(741)는 상기 제1 클럭 과전류 카운터(731a) 및 상기 제1 반전 클럭 카운터(731b)로부터 과전류 신호들을 수신하고, 상기 과전류 신호들 중 적어도 하나가 하이 레벨인 경우 하이 레벨의 결정 신호를 출력한다. 반대로, 상기 과전류 신호들 중 적어도 하나가 하이 레벨이 아닌 경우, 로우 레벨의 결정 신호를 출력한다.

제N 과전류 결정부(743)는 상기 제N 클럭 과전류 카운터(733a) 및 상기 제N 반전 클럭 카운터(733b)로부터 과전류 신호들을 수신하고, 상기 과전류 신호들 중 적어도 하나가 하이 레벨인 경우 하이 레벨의 결정 신호를 출력한다. 반대로, 상기 과전류 신호들 중 적어도 하나가 하이 레벨이 아닌 경우, 로우 레벨의 결정 신호를 출력한다.

상기 최종 결정부(745)는 상기 제1 내지 제N 과전류 결정부들(741 내지 743)로부터 수신된 결정 신호들 중 적어도 하나가 하이 레벨인 경우 하이 레벨의 제어 신호를 출력한다. 반대로, 상기 결정 신호들 중 적어도 하나가 하이 레벨이 아닌 경우, 로우 레벨의 제어 신호를 출력한다.

상기 제어부(750)는 상기 최종 결정부(745)로부터 수신된 상기 제어 신호가 하이 레벨인 경우, 상기 구동 전압 생성부(300)에 숏다운 신호를 출력한다. 이에 따라서, 상기 구동 전압 생성부(300)는 상기 숏다운 신호에 응답하여 래치 상태로 변경된다.

한편, 상기 제어부(750)는 상기 최종 결정부(745)로부터 수신된 상기 제어 신호가 로우 레벨인 경우, 상기 구동 전압 생성부(300)는 정상적으로 동작한다. 이에 따라서, 상기 게이트 제어부(600)로부터 생성된 복수의 클럭 신호들 및 복수의 반전 클럭 신호들은 상기 게이트 회로부(400)에 인가될 수 있다.

결과적으로 상기 과전류 상태인 적어도 하나의 클럭 신호가 상기 게이트 회로부(400)에 인가되는 것을 차단함으로써 상기 게이트 회로부(400)를 과전류로부터 보호할 수 있다.

도 5는 본 발명의 일 실시예에 따른 게이트 회로의 보호 방법을 설명하기 위한 흐름도이다.

도 1, 도 3, 도 4 및 도 5를 참조하면, 게이트 제어부(600)는 적어도 하나의 클럭 제어 신호에 동기된 위상과 게이트 온 전압에 대응하는 하이 레벨 및 게이트 오프 전압에 대응하는 로우 레벨을 갖는 적어도 하나의 클럭 신호 및 적어도 하나의 반전 클럭 신호를 생성한다.

상기 과전류 보호부(700)는 게이트 제어부(600)로부터 제1 내지 제N 클럭 신호들(CKV1 내지 CKVN)과 상기 제1 내지 제N 클럭 신호들 각각에 대해 위상이 반전된 제1 내지 제N 반전 클럭 신호들(CKVB1 내지 CKVBN)을 수신한다. 상기 과전류 보호부(700)는 상기 타이밍 제어부(200)로부터 게이트 타이밍 신호인, 제1 내지 제N 클럭 제어 신호들(CPV1 내지 CPVN)을 수신한다.

상기 제1 전류 센싱부(711)는 상기 제1 클럭 제어 신호(CPV1)의 라이징 시점에 제1 클럭 신호(CKV1)의 출력 전류(CKV1_Current) 및 제1 반전 클럭 신호(CKVB1)의 출력 전류(CKVB1_Current)를 센싱한다. 상기 제N 전류 센싱부(713)는 상기 제N 클럭 제어 신호(CPVN)의 라이징 시점에 제N 클럭 신호(CKVN)의 출력 전류(CKVN_Current) 및 제N 반전 클럭 신호(CKVBN)의 출력 전류(CKVBN_Current)를 센싱한다(단계 S110).

상기 제1 과전류 검출부(721)는 상기 검출 시간(Td) 동안 상기 제1 클럭 신호(CKV1)의 출력 전류(CKV1_Current)가 제1 과전류 레벨(OCP Level_H)을 초과하면 과전류(OC)로 검출하고, 상기 제1 반전 클럭 신호(CKVB1)의 출력 전류(CKVB1_Current)가 제2 과전류 레벨(OCP Level_L)을 초과하면 과전류(OC)로 검출한다. 상기 제N 과전류 검출부(723)는 상기 검출 시간(Td) 동안 상기 제N 클럭 신호(CKVN)의 출력 전류(CKVN_Current)가 상기 제1 과전류 레벨(OCP Level_H)을 초과하면 과전류(OC)로 검출하고, 상기 제N 반전 클럭 신호(CKVBN)의 출력 전류(CKVBN_Current)가 상기 제2 과전류 레벨(OCP Level_L)을 초과하면 과전류(OC)로 검출한다(단계 S120).

상기 제1 과전류 카운팅부(731)는 상기 제1 클럭 신호(CKV1)에 대한 과전류를 카운팅하고, 상기 제1 반전 클럭 신호(CKVB1)에서 검출된 과전류를 카운팅한다. 상기 제N 과전류 카운팅부(733)는 상기 제N 클럭 신호(CKVN)에서 검출된 과전류를 카운팅하고 상기 제N 반전 클럭 신호(CKVBN)에서 검출된 과전류를 카운팅한다.(단계 S130).

상기 제1 내지 제N 과전류 카운팅부들(731 내지 733) 각각은 수직 개시 신호가 수신되면 카운트된 상기 과전류의 카운팅 수를 리셋하고 다시 카운트한다(단계 S140). 예를 들면, 도 2d에 도시된 바와 같이, 상기 수직 개시 신호(STV)가 수신되기 전까지 상기 과전류(OC)를 카운트하고, 상기 수직 개시 신호(STV)가 하이 레벨인 동안은 상기 과전류(OC)를 카운트하지 않고, 이어, 상기 수직 개시 신호(STV)의 폴링 시점부터 상기 과전류(OC)를 다시 카운트한다.

한편, 상기 제1 과전류 카운팅부(731)는 카운팅 수가 설정된 상기 기준 카운팅 수(OCP Count)를 초과하면 상기 제1 클럭 신호(CKV1)를 과전류 상태로 결정하고, 상기 제1 반전 클럭 신호(CKVB1)에 대한 과전류의 카운팅 수가 설정된 상기 기준 카운팅 수(OCP Count)를 초과하면 상기 제1 반전 클럭 신호(CKVB1)를 과전류 상태로 결정한다. 상기 제N 과전류 카운팅부(733)는 상기 제N 클럭 신호(CKVN)에 대한 과전류의 카운팅 수가 설정된 상기 기준 카운팅 수(OCP Count)를 초과하면 상기 제N 클럭 신호(CKVN)를 과전류 상태로 결정하고, 상기 제N 반전 클럭 신호(CKVBN)에 대한 과전류의 카운팅 수가 설정된 상기 기준 카운팅 수(OCP Count)를 초과하면 상기 제N 반전 클럭 신호(CKVBN)를 과전류 상태로 결정한다. 이에 따라서, 하이 레벨의 과전류 신호를 출력한다(단계 S150).

한편, 상기 제1 과전류 카운팅부(731)는 상기 제1 클럭 신호(CKV1) 또는 제1 반전 클럭 신호(CKVB1)에 대한 과전류의 카운팅 수가 상기 기준 카운팅 수(OCP Count)를 초과하지 않으면 정상 전류 상태로 결정하고 이에 따라서, 로우 레벨의 과전류 신호를 출력한다. 상기 제N 과전류 카운팅부(733)는 상기 제N 클럭 신호(CKVN1) 또는 제N 반전 클럭 신호(CKVBN)에 대한 과전류의 카운팅 수가 상기 기준 카운팅 수(OCP Count)를 초과하지 않으면 정상 전류 상태로 결정하고 이에 따라서, 로우 레벨의 과전류 신호를 출력한다.

제1 과전류 결정부(741)는 상기 제1 과전류 카운팅부(731)로부터 수신된 상기 과전류 신호들 중 적어도 하나가 하이 레벨인 경우 하이 레벨의 결정 신호를 출력한다. 제N 과전류 결정부(743)는 상기 제N 과전류 카운팅부(733)로부터 수신된 상기 과전류 신호들 중 적어도 하나가 하이 레벨인 경우 하이 레벨의 결정 신호를 출력한다. 상기 최종 결정부(745)는 상기 제1 내지 제N 과전류 결정부들(741 내지 743)로부터 수신된 결정 신호들 중 적어도 하나가 하이 레벨인 경우 하이 레벨의 제어 신호를 출력한다.

상기 제어부(750)는 상기 최종 결정부(745)로부터 수신된 상기 제어 신호가 하이 레벨인 경우, 숏다운 신호를 출력한다(단계 S160). 예를 들어, 상기 제어부(750)는 상기 숏다운 신호를 상기 구동 전압 생성부(300)에 제공한다.

상기 구동 전압 생성부(300)는 상기 숏다운 신호에 응답하여 상기 표시 장치는 래치 상태로 구동된다(단계 S170).

결과적으로 상기 과전류 상태인 적어도 하나의 클럭 신호가 상기 게이트 회로부(400)에 인가되는 것을 차단함으로써 상기 게이트 회로부(400)를 과전류로부터 보호할 수 있다.

본 발명의 실시예들에 따르면, 게이트 회로부에 제공되는 적어도 하나의 클럭 신호를 센싱하여 과전류 결정 인자에 따라서 상기 적어도 하나의 클럭 신호가 과전류 상태로 결정되는 경우, 상기 표시 장치를 래치 상태로 구동할 수 있다. 이에 따라서, 상기 게이트 회로부를 과전류로부터 보호할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 표시 패널 200 : 타이밍 제어부
300 : 구동 전압 생성부 400 : 게이트 회로부
500 : 데이터 회로부 600 : 게이트 제어부
700 : 과전류 보호부 710 : 전류 센싱부
720 : 과전류 검출부 730 : 과전류 카운팅부
740 : 과전류 결정부 750 : 제어부

Claims (20)

1. 표시 패널의 게이트 라인에 게이트 신호를 출력하는 게이트 회로의 보호 방법에서,
   상기 게이트 회로의 구동을 위한 클럭 신호를 생성하는 단계;
   상기 클럭 신호의 출력 전류를 센싱하는 단계;
   설정된 과전류 결정 인자를 이용해 상기 클럭 신호의 과전류를 검출하는 단계;
   검출된 상기 과전류의 카운팅 수에 기초하여 상기 클럭 신호의 과전류 상태를 결정하는 단계;
   상기 클럭 신호가 과전류 상태이면 숏다운 신호를 생성하는 단계; 및
   상기 숏다운 신호에 응답하여 상기 클럭 신호가 상기 게이트 회로에 인가되는 것을 차단하는 단계를 포함하는 게이트 회로의 보호 방법.
2. 제1항에 있어서, 상기 클럭 신호의 출력 전류가 클럭 제어 신호의 라이징 시점부터 검출 시간 동안 과전류 레벨을 초과하면 상기 과전류로 검출하는 단계를 더 포함하며,
   상기 클럭 제어 신호는 상기 클럭 신호의 위상을 제어하는 것을 특징으로 하는 게이트 회로의 보호 방법.
3. 제2항에 있어서, 상기 클럭 신호의 출력 전류가 상기 클럭 제어 신호의 라이징 시점부터 검출 시간의 일부 구간 동안 상기 과전류 레벨을 초과하면 상기 과전류로 검출하지 않는 것을 특징으로 하는 게이트 회로의 보호 방법.
4. 제1항에 있어서, 상기 과전류의 카운팅 수가 기준 카운팅 수를 초과하면, 상기 과전류 상태로 결정하는 것을 특징으로 하는 게이트 회로의 보호 방법.
5. 제1항에 있어서, 수직 개시 신호의 폴링 시점부터 상기 과전류를 카운트하는 단계; 및
   상기 수직 개시 신호가 수신되기 전까지 상기 과전류를 카운트하는 단계를 더 포함하고,
   상기 수직 개시 신호는 상기 게이트 회로의 동작 시작을 제어하는 신호인 것을 특징으로 하는 게이트 회로의 보호 방법.
6. 제5항에 있어서, 상기 수직 개시 신호가 하이 레벨인 동안은 상기 과전류를 카운트하지 않는 것을 특징으로 하는 게이트 회로의 보호 방법.
7. 제5항에 있어서, 상기 클럭 신호는 상기 클럭 제어 신호와 위상이 같은 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호를 포함하는 것을 특징으로 하는 게이트 회로의 보호 방법.
8. 제7항에 있어서, 상기 제1 클럭 신호의 출력 전류는 제1 방향의 과전류 레벨을 기초로 상기 과전류가 검출되고,
   상기 제2 클럭 신호의 출력 전류는 제2 방향의 과전류 레벨을 기초로 상기 과전류가 검출되는 것을 특징으로 하는 게이트 회로의 보호 방법.
9. 제8항에 있어서, 상기 제1 및 제2 클럭 신호 중 적어도 하나가 과전류 상태이면 상기 숏다운 신호를 생성하는 것을 특징으로 하는 게이트 회로의 보호 방법.
10. 제8항에 있어서, 상기 클럭 신호의 하이 레벨인 게이트 온 전압 및 상기 클럭 신호의 로우 레벨인 게이트 오프 전압을 생성하는 단계를 더 포함하고,
    상기 숏다운 신호에 응답하여 상기 게이트 온 전압 및 상기 게이트 오프 전압의 생성을 숏다운 시키는 것을 특징으로 하는 게이트 회로의 보호 방법.
11. 게이트 라인 및 상기 게이트 라인과 교차하는 데이터 라인을 포함하는 표시 패널;
    상기 게이트 라인에 게이트 신호를 출력하는 게이트 회로부;
    상기 게이트 회로부의 구동을 위한 클럭 신호를 생성하는 게이트 제어부;
    상기 클럭 신호의 출력 전류를 센싱하고, 설정된 과전류 결정 인자를 이용해 상기 클럭 신호의 과전류를 검출하고, 상기 과전류의 카운팅 수에 기초하여 숏다운 신호를 생성하는 과전류 보호부; 및
    상기 게이트 제어부에 상기 클럭 신호를 생성하기 위한 게이트 온 전압 및 게이트 오프 전압을 제공하고, 상기 숏다운 신호에 응답하여 숏다운 되는 구동 전압 생성부를 포함하는 표시 장치.
12. 제11항에 있어서, 상기 과전류 보호부는
    상기 클럭 신호의 출력 전류가 클럭 제어 신호의 라이징 시점부터 검출 시간 동안 과전류 레벨을 초과하면 상기 과전류로 검출하고,
    상기 클럭 제어 신호는 상기 클럭 신호의 위상을 제어하는 것을 특징으로 하는 표시 장치.
13. 제12항에 있어서, 상기 과전류 보호부는
    상기 클럭 신호의 출력 전류가 상기 클럭 제어 신호의 라이징 시점부터 검출 시간의 일부 구간 동안 상기 과전류 레벨을 초과하면 상기 과전류로 검출하지 않는 것을 특징으로 하는 표시 장치.
14. 제11항에 있어서, 상기 과전류 보호부는
    상기 과전류의 카운팅 수가 기준 카운팅 수를 초과하면, 상기 과전류 상태로 결정하는 것을 특징으로 하는 표시 장치.
15. 제11항에 있어서, 상기 과전류 보호부는
    수직 개시 신호의 폴링 시점부터 상기 과전류를 카운트하고, 상기 수직 개시 신호가 수신되기 전까지 상기 과전류를 카운트하고,
    상기 수직 개시 신호는 상기 게이트 회로가 동작 시작을 제어하는 신호인 것을 특징으로 하는 표시 장치.
16. 제15항에 있어서, 상기 과전류 보호부는
    상기 수직 개시 신호가 하이 레벨인 동안은 상기 과전류를 카운트하지 않는 것을 특징으로 하는 표시 장치.
17. 제15항에 있어서, 상기 게이트 제어부는
    상기 클럭 제어 신호와 위상이 같은 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
18. 제17항에 있어서, 상기 과전류 검출부는
    상기 제1 클럭 신호의 출력 전류는 제1 방향의 과전류 레벨을 기초로 상기 과전류가 검출되고,
    상기 제2 클럭 신호의 출력 전류는 제2 방향의 과전류 레벨을 기초로 상기 과전류가 검출되는 것을 특징으로 하는 표시 장치.
19. 제18항에 있어서, 상기 과전류 보호부는
    상기 제1 및 제2 클럭 신호 중 적어도 하나가 과전류 상태이면 상기 숏다운 신호를 생성하는 것을 특징으로 하는 표시 장치.
20. 제18항에 있어서, 상기 게이트 제어부는
    서로 다른 복수의 제1 클럭 신호들 및 상기 복수의 제1 클럭 신호들과 위상이 각각 반전된 복수의 제2 클럭 신호들을 생성하고,
    상기 과전류 보호부는
    상기 복수의 제1 클럭 신호들 및 상기 복수의 제2 클럭 신호들 중 적어도 하나가 과전류 상태이면 상기 숏다운 신호를 생성하는 것을 특징으로 하는 표시 장치.

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