KR20180058899A

KR20180058899A - 전원 전압 생성 회로 및 이를 포함하는 표시 장치

Info

Publication number: KR20180058899A
Application number: KR1020160157564A
Authority: KR
Inventors: 이심호; 강성인; 김균호; 문승환
Original assignee: 삼성디스플레이 주식회사
Priority date: 2016-11-24
Filing date: 2016-11-24
Publication date: 2018-06-04
Also published as: US10607530B2; US20180144680A1; KR102672189B1

Abstract

전원 전압 생성 회로는 입력부, 클럭 판단부 및 복수의 스위치들을 포함한다. 상기 입력부는 복수의 클럭 신호들을 수신하여 상기 클럭 신호들의 라이징 에지에 대응하는 피크 신호들을 생성한다. 상기 클럭 판단부는 상기 피크 신호들의 개수를 기초로 정상 모드 및 비정상 모드를 판별한다. 상기 스위치들은 상기 비정상 모드일 때, 상기 클럭 신호의 출력을 차단한다.

Description

전원 전압 생성 회로 및 이를 포함하는 표시 장치 {POWER VOLTAGE GENERATING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 전원 전압 생성 회로 및 이를 포함하는 표시 장치에 관한 것으로, 복수의 클럭 신호를 모니터링하여 게이트 구동부를 보호할 수 있는 전원 전압 생성 회로 및 이를 포함하는 표시 장치에 관한 것이다.

일반적으로, 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들을 포함한다. 상기 표시 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부, 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부, 상기 게이트 구동부 및 상기 데이터 구동부의 구동 타이밍을 제어하는 타이밍 컨트롤러 및 상기 구동에 필요한 신호를 생성하는 전원 전압 생성부를 포함한다.

상기 전원 전압 생성부는 상기 게이트 구동부에 클럭 신호를 제공할 수 있다. 상기 게이트 구동부에 제공되는 클럭 신호는 배선의 오픈 또는 쇼트 등에 의해 비정상 상태를 가질 수 있다.

종래에는 상기 게이트 구동부로부터 상기 클럭 신호를 피드백 받아 상기 클럭 신호를 하나의 모니터링 라인을 이용하여 모니터링하였으나, 위상이 다른 복수의 클럭 신호가 사용됨에 따라 하나의 모니터링 라인만을 이용하는 경우, 상기 클럭 신호의 모니터링의 정확도가 감소하는 문제가 있다. 또한, 상기 복수의 클럭 신호를 모니터링하기 위해 복수의 모니터링 라인을 형성하는 경우, 상기 게이트 구동부 또는 상기 게이트 구동부가 실장되는 표시 패널에 추가적인 영역이 필요하게 되어, 베젤 폭이 증가하는 문제가 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 복수의 클럭 신호를 정확하게 모니터링하여 게이트 구동부를 보호할 수 있는 전원 전압 생성 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 전원 전압 생성 회로를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 전원 전압 생성 회로는 입력부, 클럭 판단부 및 복수의 스위치들을 포함한다. 상기 입력부는 복수의 클럭 신호들을 수신하여 상기 클럭 신호들의 라이징 에지에 대응하는 피크 신호들을 생성한다. 상기 클럭 판단부는 상기 피크 신호들의 개수를 기초로 정상 모드 및 비정상 모드를 판별한다. 상기 스위치들은 상기 비정상 모드일 때, 상기 클럭 신호의 출력을 차단한다.

본 발명의 일 실시예에 있어서, 상기 입력부는 상기 클럭 신호가 입력되는 입력 다이오드 및 상기 입력 다이오드에 직렬로 연결되는 입력 캐패시터를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 클럭 판단부는 상기 피크 신호를 검출하는 피크 검출부, 상기 피크 신호들에 응답하여 모드 판단 신호를 생성하는 모드 판단 신호 생성부 및 상기 모드 판단 신호와 모드 기준 전압을 비교하여 모드 신호를 생성하는 비교부를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 피크 검출부는 상기 입력 캐패시터에 연결되는 제1 입력 단자, 제1 전원에 연결되는 제2 입력 단자 및 출력 단자를 포함하는 연산 증폭기를 포함할 수 있다. 상기 피크 검출부는 상기 피크 신호들을 증폭하여 제2 피크 신호들을 생성할 수 있다.

본 발명의 일 실시예에 있어서, 상기 모드 판단 신호 생성부는 상기 제2 피크 신호들에 응답하여 톱니파의 파형을 갖는 상기 모드 판단 신호를 생성할 수 있다.

본 발명의 일 실시예에 있어서, 상기 모드 판단 신호 생성부는 제2 전원, 상기 제2 전원에 연결되는 제1 단 및 신호 생성 트랜지스터의 출력 전극에 연결되는 제2 단을 갖는 신호 생성 저항, 상기 신호 생성 저항의 제2 단에 연결되는 신호 생성 캐패시터 및 상기 제2 피크 신호들을 입력 받는 제어 전극, 접지에 연결되는 입력 전극 및 상기 신호 생성 저항의 제2 단에 연결되는 상기 출력 전극을 갖는 상기 신호 생성 트랜지스터를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 모드 판단 신호 생성부는 상기 신호 생성 트랜지스터에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제2 신호 생성 저항을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 비교부는 제3 전원 및 상기 제3 전원에 연결되는 제1 입력 단자, 상기 신호 생성 트랜지스터의 상기 출력 전극에 연결되는 제2 입력 단자 및 상기 클럭 판단부의 출력 노드에 연결되는 출력 단자를 포함하는 비교기를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 전원 전압 생성 회로는 상기 클럭 판단부의 출력 신호를 수신하여 상기 스위치들을 제어하기 위한 스위칭 제어 신호를 생성하는 셧 업 제어부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 셧 업 제어부는 제1 노드에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제1 저항, 상기 제1 저항의 상기 제1 단에 연결되는 제1 전극 및 제2 노드에 연결되는 제2 전극을 갖는 제1 다이오드, 전원에 연결되는 제1 단 및 상기 제2 노드에 연결되는 제2 단을 갖는 제2 저항, 상기 제2 노드에 연결되는 제1 단 및 상기 접지에 연결되는 제2 단을 갖는 제3 저항, 상기 제2 노드에 연결되는 제어 전극, 상기 접지에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 갖는 제1 트랜지스터, 상기 전원에 연결되는 제1 단 및 상기 제3 노드에 연결되는 제2 단을 갖는 제4 저항, 상기 제3 노드에 연결되는 제1 단 및 제4 노드에 연결되는 제2 단을 갖는 제5 저항, 상기 제4 노드에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제1 캐패시터, 상기 제4 노드에 연결되는 제1 입력 단자, 셧 업 기준 전압이 인가되는 제2 입력 단자 및 출력 단자를 갖는 셧 업 연산 증폭기, 상기 셧 업 연산 증폭기의 상기 제2 입력 단자에 연결되는 제1 단 및 상기 접지에 연결되는 제2 단을 갖는 제6 저항 및 상기 셧 업 연산 증폭기의 상기 출력 단자에 연결되는 제1 단 및 상기 셧 업 연산 증폭기의 상기 제2 입력 단자에 연결되는 제2 단을 갖는 제7 저항을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 복수의 클럭 신호들은 N개일 수 있다. 상기 복수의 클럭 신호들은 서로 다른 위상을 가질 수 있다. 상기 복수의 클럭 신호들은 주기적으로 반복될 수 있다. 상기 정상 모드에서, 제1 주기 내에서 제1 내지 제N 클럭 신호들의 라이징 에지들 사이의 간격들은 일정할 수 있다. 상기 정상 모드에서, 제1 주기 내에서 제1 내지 제N 클럭 신호들의 라이징 에지들 사이의 상기 간격들과 상기 제1 주기의 상기 제N 클럭 신호와 제2 주기의 제1 클럭 신호 사이의 간격은 동일할 수 있다. N은 2 이상의 자연수일 수 있다.

본 발명의 일 실시예에 있어서, 상기 복수의 클럭 신호들은 N개일 수 있다. 상기 복수의 클럭 신호들은 서로 다른 위상을 가질 수 있다. 상기 복수의 클럭 신호들은 주기적으로 반복될 수 있다. 상기 정상 모드에서, 제1 주기 내에서 제1 내지 제N 클럭 신호들의 라이징 에지들 사이의 간격들은 일정할 수 있다. 상기 정상 모드에서, 제1 주기 내에서 제1 내지 제N 클럭 신호들의 라이징 에지들 사이의 상기 간격들과 상기 제1 주기의 상기 제N 클럭 신호와 제2 주기의 제1 클럭 신호 사이의 간격은 상이할 수 있다. N은 2 이상의 자연수일 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 게이트 구동부, 데이터 구동부, 타이밍 컨트롤러 및 전원 전압 생성부를 포함한다. 상기 표시 패널은 영상을 표시한다. 상기 게이트 구동부는 상기 표시 패널에 게이트 신호를 제공한다. 상기 데이터 구동부는 상기 표시 패널에 데이터 전압을 제공한다. 상기 타이밍 컨트롤러는 상기 게이트 구동부의 구동 타이밍 및 상기 데이터 구동부의 구동 타이밍을 제어한다. 상기 전원 전압 생성부는 상기 게이트 구동부에 복수의 클럭 신호들을 제공한다. 상기 전원 전압 생성부는 상기 복수의 클럭 신호들을 수신하여 상기 클럭 신호들의 라이징 에지에 대응하는 피크 신호들을 생성하는 입력부, 상기 피크 신호들의 개수를 기초로 정상 모드 및 비정상 모드를 판별하는 클럭 판단부 및 상기 비정상 모드일 때, 상기 클럭 신호의 출력을 차단하는 복수의 스위치들을 포함한다.

본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 전원 전압 생성부 및 상기 타이밍 컨트롤러가 배치되는 인쇄 회로 기판을 더 포함할 수 있다. 상기 전원 전압 생성부의 상기 입력부는 상기 인쇄 회로 기판 상에 배치되고, 상기 클럭 판단부 및 상기 복수의 스위치들은 하나의 칩으로 형성될 수 있다.

본 발명의 일 실시예에 있어서, 상기 전원 전압 생성부의 상기 입력부, 상기 클럭 판단부 및 상기 복수의 스위치들은 하나의 칩으로 형성될 수 있다.

이와 같은 전원 전압 생성 회로 및 이를 포함하는 표시 장치에 따르면, 복수의 클럭 신호의 라이징 에지의 피크를 검출하고, 상기 라이징 에지의 피크의 개수에 따라 표시 장치의 비정상 동작을 판별하여 상기 클럭 신호의 출력을 중단할 수 있다. 따라서, 복수의 클럭 신호를 정확하게 모니터링하여 게이트 구동부를 보호할 수 있다. 또한, 표시 장치의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치를 나타내는 평면도이다.
도 3은 도 1의 전원 전압 생성부를 나타내는 회로도이다.
도 4는 도 3의 클럭 판단부를 나타내는 회로도이다.
도 5는 정상 모드에서 도 3의 클럭 판단부의 입력 신호 및 출력 신호를 나타내는 타이밍도이다.
도 6은 비정상 모드에서 도 3의 클럭 판단부의 입력 신호 및 출력 신호를 나타내는 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 전원 전압 생성부의 클럭 판단부를 나타내는 회로도이다.
도 8은 정상 모드에서 도 7의 클럭 판단부의 입력 신호 및 출력 신호를 나타내는 타이밍도이다.
도 9는 비정상 모드에서 도 7의 클럭 판단부의 입력 신호 및 출력 신호를 나타내는 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 전원 전압 생성부를 나타내는 회로도이다.
도 11은 도 10의 셧 업 제어부를 나타내는 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 전원 전압 생성부를 나타내는 회로도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400), 데이터 구동부(500) 및 전원 전압 생성부(600)를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

각 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치될 수 있다.

상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신한다. 예를 들어, 상기 입력 영상 데이터는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 타이밍 컨트롤러(200)는 원시 클럭 신호(CPV)를 생성하여 상기 전원 전압 생성부(600)에 출력할 수 있다.

상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 출력한다. 예를 들어, 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 비순차적으로 출력할 수 있다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.

예를 들어, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

상기 전원 전압 생성부(600)는 표시 장치의 구동에 필요한 신호 및 직류 전압을 생성할 수 있다.

예를 들어, 상기 전원 전압 생성부(600)는 상기 표시 패널(100)의 공통 전압을 생성할 수 있다. 상기 전원 전압 생성부(600)는 상기 게이트 구동부(300)의 전원 전압을 생성할 수 있다. 상기 전원 전압 생성부(600)는 상기 감마 기준 전압 생성부(400)의 전원 전압을 생성할 수 있다. 상기 전원 전압 생성부(600)는 상기 데이터 구동부(500)의 전원 전압을 생성할 수 있다.

상기 전원 전압 생성부(600)는 상기 원시 클럭 신호(CPV)를 기초로 상기 게이트 구동부(300)의 클럭 신호(CKV)를 생성하여 상기 게이트 구동부(300)에 출력한다.

상기 전원 전압 생성부(600)의 동작에 대해서는 도 3 내지 도 6을 참조하여 상세히 설명한다.

도 2는 도 1의 표시 장치를 나타내는 평면도이다.

도 1 및 도 2를 참조하면, 상기 게이트 구동부(300)는 상기 표시 패널(100) 상에 집적될 수 있다. 또는, 상기 게이트 구동부(300)는 상기 표시 패널(100) 상에 실장될 수 있다.

상기 표시 장치는 상기 타이밍 컨트롤러(200) 및 상기 전원 전압 생성부(600)가 실장되는 메인 인쇄 회로 기판(700)을 더 포함할 수 있다.

상기 데이터 구동부(500)는 복수의 데이터 구동 칩들(540)을 포함할 수 있다. 상기 데이터 구동 칩들(540)은 데이터 연결 회로 기판(560) 상에 실장될 수 있다. 상기 복수의 데이터 구동 칩들(540)은 서브 인쇄 회로 기판(520)에 의해 서로 연결될 수 있다. 상기 데이터 연결 회로 기판(560)은 상기 서브 인쇄 회로 기판(520)을 상기 표시 패널(100)에 연결한다.

상기 표시 장치는 상기 메인 인쇄 회로 기판(700)을 상기 서브 인쇄 회로 기판(520)에 연결하는 메인 연결 회로 기판(800)을 더 포함할 수 있다.

도 3은 도 1의 전원 전압 생성부(600)를 나타내는 회로도이다. 도 4는 도 3의 클럭 판단부(620)를 나타내는 회로도이다.

도 1 내지 도 4를 참조하면, 상기 전원 전압 생성부(600)는 입력부(610), 클럭 판단부(620) 및 복수의 스위치들(SW1, SW2, SW3)을 포함한다.

상기 전원 전압 생성부(600)는 상기 타이밍 컨트롤러(200)로부터 복수의 원시 클럭 신호들(CPV1, CPV2, CPV3)을 수신하여 상기 클럭 신호들(CKV1, CKV2, CKV3)을 생성한다.

상기 원시 클럭 신호들(CPV1, CPV2, CPV3)은 입력 패드(IP1, IP2, IP3)를 통해 상기 전원 전압 생성부(600)로 입력될 수 있다.

예를 들어, 상기 클럭 신호들(CKV1, CKV2, CKV3)은 상기 원시 클럭 신호들(CPV1, CPV2, CPV3)과 동일한 파형을 가질 수 있다. 예를 들어, 상기 클럭 신호들(CKV1, CKV2, CKV3)은 상기 원시 클럭 신호들(CPV1, CPV2, CPV3)과 상이한 레벨을 가질 수 있다. 예를 들어, 상기 클럭 신호들(CKV1, CKV2, CKV3)은 상기 원시 클럭 신호들(CPV1, CPV2, CPV3)보다 큰 레벨을 가질 수 있다.

상기 복수의 클럭 신호들(CKV1, CKV2, CKV3)은 서로 다른 위상을 가질 수 있다. 상기 복수의 클럭 신호들(CKV1, CKV2, CKV3)은 주기적으로 반복될 수 있다.

상기 전원 전압 생성부(600)는 상기 클럭 신호들(CKV1, CKV2, CKV3)을 상기 게이트 구동부(300)에 출력한다.

상기 클럭 신호들(CKV1, CKV2, CKV3)은 출력 패드(OP1, OP2, OP3)를 통해 상기 게이트 구동부(300)로 출력될 수 있다.

예를 들어, 본 발명의 도 3 내지 도 6에서는 상기 전원 전압 생성부(600)가 3개의 서로 다른 위상을 갖는 클럭 신호를 출력하는 경우를 예시한다. 그러나, 본 발명은 이에 한정되지 않으며, 상기 전원 전압 생성부(600)는 2 이상의 서로 다른 위상을 갖는 클럭 신호를 출력하는 경우에 적용될 수 있다.

상기 게이트 구동부(300)로 출력되는 상기 클럭 신호들(CKV1, CKV2, CKV3)은 상기 전원 전압 생성부(600)의 입력부(610)로 인가된다.

상기 입력부(610)는 복수의 클럭 신호들(CKV1, CKV2, CKV3)을 수신하여 상기 클럭 신호들(CKV1, CKV2, CKV3)의 라이징 에지에 대응하는 피크 신호들을 생성한다.

상기 입력부(610)는 상기 클럭 신호가 입력되는 입력 다이오드(DI1, DI2, DI3) 및 상기 입력 다이오드(DI1, DI2, DI3)에 직렬로 연결되는 입력 캐패시터(C1, C2, C3)를 포함할 수 있다.

예를 들어, 상기 입력부(610)는 제1 클럭 신호(CKV1)가 입력되는 제1 입력 다이오드(DI1) 및 상기 제1 입력 다이오드(DI1)에 직렬로 연결되는 제1 입력 캐패시터(C1)를 포함할 수 있다.

예를 들어, 상기 입력부(610)는 상기 제1 클럭 신호(CKV1)와 다른 위상을 갖는 제2 클럭 신호(CKV2)가 입력되는 제2 입력 다이오드(DI2) 및 상기 제2 입력 다이오드(DI2)에 직렬로 연결되는 제2 입력 캐패시터(C2)를 포함할 수 있다.

예를 들어, 상기 입력부(610)는 상기 제1 클럭 신호(CKV1) 및 상기 제2 클럭 신호(CKV2)와 다른 위상을 갖는 제3 클럭 신호(CKV3)가 입력되는 제3 입력 다이오드(DI3) 및 상기 제3 입력 다이오드(DI3)에 직렬로 연결되는 제3 입력 캐패시터(C3)를 포함할 수 있다.

상기 제1 입력 다이오드(DI1) 및 상기 제1 입력 캐패시터(C1)에 의해 상기 제1 클럭 신호(CKV1)의 라이징 에지의 피크 성분만이 상기 클럭 판단부(620)로 입력될 수 있다.

상기 제2 입력 다이오드(DI2) 및 상기 제2 입력 캐패시터(C2)에 의해 상기 제2 클럭 신호(CKV2)의 라이징 에지의 피크 성분만이 상기 클럭 판단부(620)로 입력될 수 있다.

상기 제3 입력 다이오드(DI3) 및 상기 제3 입력 캐패시터(C3)에 의해 상기 제3 클럭 신호(CKV3)의 라이징 에지의 피크 성분만이 상기 클럭 판단부(620)로 입력될 수 있다.

상기 클럭 판단부(620)는 상기 피크 신호들의 개수를 기초로 정상 모드 및 비정상 모드를 판별할 수 있다.

상기 클럭 판단부(620)는 상기 피크 신호를 검출하는 피크 검출부(624), 상기 피크 신호들에 응답하여 모드 판단 신호를 생성하는 모드 판단 신호 생성부(626) 및 상기 모드 판단 신호와 모드 기준 전압을 비교하여 모드 신호를 생성하는 비교부(628)를 포함할 수 있다.

상기 피크 검출부(624)는 상기 입력 캐패시터(C1, C2, C3)에 연결되는 제1 입력 단자, 제1 전원(P1)에 연결되는 제2 입력 단자 및 출력 단자를 포함하는 연산 증폭기(OP1)를 포함할 수 있다.

구체적으로, 상기 피크 검출부(624)는 상기 연산 증폭기(OP1)의 상기 제1 입력 단자와 접지 사이에 연결되는 제1 저항(R1), 상기 제1 전원(P1) 및 상기 연산 증폭기(OP1)의 상기 제2 입력 단자 사이에 연결되는 제2 저항(R2) 및 상기 연산 증폭기(OP1)의 상기 제2 입력 단자 및 접지 사이에 연결되는 제3 저항(R3) 및 상기 연산 증폭기(OP1)의 출력 단자, 제1 노드(N1) 사이에 연결되는 제4 저항(R4) 및 상기 제1 노드(N1) 및 접지 사이에 연결되는 제1 캐패시터(CC1)를 더 포함할 수 있다.

상기 피크 검출부(624)는 상기 클럭 신호들의 라이징 에지에 대응하는 피크 신호들을 증폭하여 제2 피크 신호들을 생성할 수 있다. 상기 피크 신호들은 상기 연산 증폭기(OP1)의 제1 입력 단자로 인가될 수 있다. 상기 제2 피크 신호들은 상기 제1 노드(N1)로 출력될 수 있다.

상기 제1 노드(N1)의 상기 제2 피크 신호들은 제1 버퍼(B1)를 거쳐 상기 모드 판단 신호 생성부(626)로 인가될 수 있다.

상기 모드 판단 신호 생성부(626)는 상기 제2 피크 신호들에 응답하여 모드 판단 신호를 생성한다. 예를 들어, 상기 모드 판단 신호 생성부(626)는 상기 제2 피크 신호들에 응답하여 톱니파의 파형을 갖는 상기 모드 판단 신호를 생성할 수 있다.

예를 들어, 상기 모드 판단 신호 생성부(626)는 제2 전원(P2), 상기 제2 전원(P2)에 연결되는 제1 단 및 제1 트랜지스터(T1)의 출력 전극에 연결되는 제2 단을 갖는 제5 저항(R5), 상기 제5 저항(R5)의 제2 단에 연결되는 제2 캐패시터(CC2) 및 상기 제2 피크 신호들을 입력 받는 제어 전극, 접지에 연결되는 입력 전극 및 상기 제5 저항의 제2 단에 연결되는 상기 출력 전극을 갖는 상기 제1 트랜지스터(T1)를 포함할 수 있다.

예를 들어, 상기 제1 트랜지스터(T1)는 신호 생성 트랜지스터이고, 상기 제5 저항(R5)은 신호 생성 저항이며, 상기 제2 캐패시터(CC2)는 신호 생성 캐패시터일 수 있다. 상기 제5 저항(R5) 및 상기 제2 캐패시터(CC2)가 이루는 RC 회로의 시정수에 따라 상기 제1 트랜지스터(T1)의 출력 전극으로 출력되는 모드 판단 신호의 파형이 결정될 수 있다.

상기 비교부(628)는 상기 모드 판단 신호(VSW)와 모드 기준 전압(VR)을 비교하여 모드 신호(VCP)를 생성한다. 상기 모드 신호(VCP)는 전원 전압 생성부(600)의 정상 동작을 나타내는 정상 모드 신호와 전원 전압 생성부(600)의 비정상 동작을 나타내는 비정상 모드 신호 중 하나일 수 있다.

예를 들어, 상기 모드 신호(VCP)의 레벨이 하이 레벨인 경우, 상기 전원 전압 생성부(600)의 정상 동작을 의미한다. 예를 들어, 상기 모드 신호(VCP)의 레벨이 로우 레벨인 경우, 상기 전원 전압 생성부(600)의 비정상 동작을 의미한다.

예를 들어, 상기 전원 전압 생성부(600)의 정상 동작이란 상기 전원 전압 생성부(600)로부터 상기 게이트 구동부(300)로 출력되는 상기 클럭 신호들(CKV1, CKV2, CKV3)의 레벨이 정상적인 것을 의미한다. 따라서, 상기 전원 전압 생성부(600)의 정상 동작은 상기 게이트 구동부(300)의 정상 동작을 의미할 수 있다.

예를 들어, 상기 전원 전압 생성부(600)의 비정상 동작이란 상기 전원 전압 생성부(600)로부터 상기 게이트 구동부(300)로 출력되는 상기 클럭 신호들(CKV1, CKV2, CKV3)의 레벨이 비정상적인 것을 의미한다. 따라서, 상기 전원 전압 생성부(600)의 비정상 동작은 상기 게이트 구동부(300)의 비정상 동작을 의미할 수 있다.

예를 들어, 상기 게이트 구동부(300)로 출력되는 클럭 신호들(CKV1, CKV2, CKV3) 중 어느 하나가 정상적으로 출력이 되지 않으면 상기 전원 전압 생성부(600)는 비정상 동작하는 것으로 판단된다. 또한, 상기 게이트 구동부(300)로 출력되는 클럭 신호들(CKV1, CKV2, CKV3)의 클럭 라인들 중 일부가 서로 쇼트된 경우, 상기 게이트 구동부(300)로 출력되는 클럭 신호들(CKV1, CKV2, CKV3)의 라이징 에지의 크기가 감소하고, 그로 인해 상기 클럭 신호들 중 일부의 피크 신호가 정상적으로 검출되지 않는다. 결과적으로, 상기 게이트 구동부(300)로 출력되는 클럭 신호들(CKV1, CKV2, CKV3)의 클럭 라인들 중 일부가 서로 쇼트된 경우, 상기 전원 전압 생성부(600)는 비정상 동작하는 것으로 판단된다. 기타 다양한 이유로 상기 게이트 구동부(300)로 정상적인 클럭 신호들(CKV1, CKV2, CKV3)이 전달되지 않는 경우, 상기 클럭 판단부(620)는 상기 전원 전압 생성부(600)의 모드를 비정상 모드로 판단하게 된다.

예를 들어, 상기 비교부(628)는 제3 전원(P3), 상기 제3 전원(P3)에 연결되는 제1 입력 단자, 상기 신호 생성 트랜지스터(T1)의 상기 출력 전극에 연결되는 제2 입력 단자 및 상기 클럭 판단부(620)의 출력 노드(N3)에 연결되는 출력 단자를 포함하는 비교기(OP2)를 포함할 수 있다.

상기 비교부(628)는 상기 클럭 판단부(620)의 출력 노드(N3) 및 접지 사이에 연결되는 제3 캐패시터(CC3)를 더 포함할 수 있다.

상기 전원 전압 생성부(600)는 상기 입력 패드(IP1, IP2, IP3)와 상기 출력 패드(OP1, OP2, OP3) 사이에 배치되는 신호 변환부(BU)를 더 포함할 수 있다.

상기 전원 전압 생성부(600)는 상기 입력 패드(IP1, IP2, IP3)와 상기 신호 변환부(BU) 사이에 배치되는 복수의 스위치들(SW1, SW2, SW3)을 포함할 수 있다.

상기 비교부(628)에 의해 상기 전원 전압 생성부(600)가 비정상 모드로 판단되면, 상기 스위치들(SW1, SW2, SW3)은 턴 오프 되어 상기 클럭 신호들(CKV1, CKV2, CKV3)의 출력이 차단된다.

상기 비교부에 의해 상기 전원 전압 생성부(600)가 정상 모드로 판단되면, 상기 스위치들(SW1, SW2, SW3)은 턴 온 되어 상기 클럭 신호들(CKV1, CKV2, CKV3)은 상기 게이트 구동부(300)로 출력된다.

도 5는 정상 모드에서 도 3의 클럭 판단부(620)의 입력 신호 및 출력 신호를 나타내는 타이밍도이다. 도 6은 비정상 모드에서 도 3의 클럭 판단부(620)의 입력 신호 및 출력 신호를 나타내는 타이밍도이다.

도 1 내지 도 6을 참조하면, 상기 클럭 신호들(CKV1, CKV2, CKV3)은 서로 다른 위상을 가지며, 상기 클럭 신호들(CKV1, CKV2, CKV3)은 주기적으로 반복될 수 있다.

상기 정상 모드에서, 제1 주기(T1) 내에서 제1 내지 제N 클럭 신호들의 라이징 에지들 사이의 간격들(DS1, DS2)은 일정하다. 예를 들어, 상기 제1 주기(T1)는 상기 제1 클럭 신호(CKV1)의 첫 번째 라이징 에지로부터 두 번째 라이징 에지 사이의 구간으로 정의된다. 도 5에서 보듯이, 상기 제1 주기(T1) 내에서 상기 제1 클럭 신호(CKV1)의 피크로부터 상기 제2 클럭 신호(CKV2)의 피크까지의 간격(DS1)은 상기 제2 클럭 신호(CKV2)의 피크로부터 상기 제3 클럭 신호(CKV3)의 피크까지의 간격(DS2)과 동일하다.

뿐만 아니라, 상기 제1 주기(T1)의 상기 제3 클럭 신호(CKV3)의 피크로부터 제2 주기(T2)의 상기 제1 클럭 신호(CKV1)의 피크까지의 간격(DS3)은 상기 제2 클럭 신호(CKV2)의 피크로부터 상기 제3 클럭 신호(CKV3)의 피크까지의 간격(DS2)과 동일하다.

상기 입력부(610)의 상기 제1 입력 다이오드(DI1) 및 상기 제1 입력 캐패시터(CC1)를 거쳐 상기 제1 클럭 신호(CKV1)의 라이징 에지의 피크 신호는 상기 피크 검출부(624)로 인가된다.

상기 입력부(610)의 상기 제2 입력 다이오드(DI2) 및 상기 제2 입력 캐패시터(CC2)를 거쳐 상기 제2 클럭 신호(CKV2)의 라이징 에지의 피크 신호는 상기 피크 검출부(624)로 인가된다.

상기 입력부(610)의 상기 제3 입력 다이오드(DI3) 및 상기 제3 입력 캐패시터(CC3)를 거쳐 상기 제3 클럭 신호(CKV3)의 라이징 에지의 피크 신호는 상기 피크 검출부(624)로 인가된다.

상기 제1 내지 제3 클럭 신호들(CKV1, CKV2, CKV3)의 피크 신호들은 상기 피크 검출부(624)의 연산 증폭기(OP1)에 의해 제2 피크 신호들로 증폭되어 상기 제1 노드(N1)로 인가된다. 도 5에서는 상기 제1 노드(N1)의 제2 피크 신호들(VPK)이 도시되었다.

상기 모드 판단 신호 생성부(626)는 상기 신호 생성 저항(R5) 및 상기 신호 생성 캐패시터(CC2)를 이용하여 증가하는 파형의 모드 판단 신호(VSW)를 상기 제2 노드(N2)에 형성하고, 상기 제2 피크 신호(VPK)가 상기 신호 생성 트랜지스터(T1)의 제어 전극으로 인가되면, 상기 신호 생성 트랜지스터(T1)가 턴 온되어, 상기 모드 판단 신호(VSW)의 레벨을 순간적으로 접지 레벨로 감소시킨다. 이와 같은 방식으로, 상기 모드 판단 신호 생성부(626)는 상기 제2 피크 신호들에 응답하여 톱니파의 파형을 갖는 모드 판단 신호(VSW)를 생성한다.

도 5의 정상 모드에서는 상기 제1 내지 제3 클럭 신호들(CKV1, CKV2, CKV3)의 라이징 에지의 피크에 대응하는 제2 피크 신호들(VPK)이 상기 모드 판단 신호(VSW)의 레벨이 모드 기준 전압(VR)을 초과하지 못하도록 상기 모드 판단 신호(VSW)의 레벨을 감소시킨다.

도 5에서는 상기 모드 판단 신호(VSW)의 레벨이 모드 기준 전압(VR)을 초과하지 않으므로, 상기 비교부(628)에 의해 생성되는 모드 신호(VCP)는 하이 레벨만을 갖는다. 상기 모드 신호(VCP)의 하이 레벨은 정상 모드의 동작을 의미한다.

도 6은 상기 제1 내지 제3 클럭 신호들(CKV1, CKV2, CKV3) 중 제2 클럭 신호(CKV2)가 인가되지 않는 비정상 상황을 예시한다.

도 6의 비정상 모드에서는 상기 제1 내지 제3 클럭 신호들(CKV1, CKV2, CKV3)의 라이징 에지의 피크에 대응하는 제2 피크 신호들(VPK)이 상기 모드 판단 신호(VSW)의 레벨이 모드 기준 전압(VR)을 초과하지 못하도록 상기 모드 판단 신호(VSW)의 레벨을 감소시키지 못하게 된다. 즉, 상기 제1 및 제3 클럭 신호들(CKV1, CKV3)의 라이징 에지의 피크에 대응하는 제2 피크 신호들(VPK)은 상기 모드 판단 신호(VSW)의 레벨을 감소시키지만, 상기 제2 클럭 신호(CKV2)의 라이징 에지에는 제2 피크 신호(VPK)가 형성되지 않으므로, 상기 모드 판단 신호(VSW)는 상기 모드 기준 전압(VR)을 초과하게 된다.

도 6에서는 상기 비교부(628)는 상기 모드 판단 신호(VSW)의 레벨이 모드 기준 전압(VR)을 초과하는 구간에 대응하여 로우 레벨을 갖는 모드 신호(VCP)를 생성한다. 상기 모드 신호(VCP)의 하이 레벨은 정상 모드의 동작을 의미하고, 상기 모드 신호(VCP)의 로우 레벨은 비정상 모드의 동작을 의미한다. 상기 모드 신호가 로우 레벨을 갖는 순간 상기 전원 전압 생성부(600)의 동작은 중단되게 된다.

본 실시예에서, 상기 비교부(628)의 출력 신호(VCP)는 상기 복수의 스위치들(SW1, SW2, SW3)로 직접 인가될 수 있다.

본 실시예에서, 상기 전원 전압 생성부(600)의 입력부(610)를 이루는 입력 다이오드(DI1, DI2, DI3) 및 입력 캐패시터(C1, C2, C3)는 상기 메인 인쇄 회로 기판(700) 상에 형성될 수 있다. 상기 전원 전압 생성부(600)의 입력부(610)를 제외한 모든 구성(예컨대, 상기 클럭 판단부(620), 복수의 스위치들(SW1, SW2, SW3) 및 신호 변환부(BU))은 하나의 칩으로 형성될 수 있다.

본 실시예에 따르면, 복수의 클럭 신호(CKV1, CKV2, CKV3)의 라이징 에지의 피크를 검출하고, 상기 라이징 에지의 피크의 개수에 따라 표시 장치의 비정상 동작을 판별하여 상기 클럭 신호(CKV1, CKV2, CKV3)의 출력을 중단할 수 있다. 따라서, 복수의 클럭 신호(CKV1, CKV2, CKV3)를 효율적으로 모니터링하여 게이트 구동부(300)를 보호할 수 있다. 또한, 표시 장치의 신뢰성을 향상시킬 수 있다.

도 7은 본 발명의 다른 실시예에 따른 전원 전압 생성부의 클럭 판단부를 나타내는 회로도이다. 도 8은 정상 모드에서 도 7의 클럭 판단부의 입력 신호 및 출력 신호를 나타내는 타이밍도이다. 도 9는 비정상 모드에서 도 7의 클럭 판단부의 입력 신호 및 출력 신호를 나타내는 타이밍도이다.

본 실시예에 따른 표시 장치는 상기 클럭 판단부의 회로 구성 및 복수의 클럭 신호들의 위상을 제외하면 상기 도 1 내지 도 6을 참조하여 설명한 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1, 도 2, 도 7 내지 도 9를 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400), 데이터 구동부(500) 및 전원 전압 생성부(600)를 포함한다.

상기 전원 전압 생성부(600)는 입력부(610), 클럭 판단부(620A) 및 복수의 스위치들(SW1, SW2, SW3)을 포함한다.

예를 들어, 본 발명의 도 7 내지 도 9에서는 상기 전원 전압 생성부(600)가 3개의 서로 다른 위상을 갖는 클럭 신호를 출력하는 경우를 예시한다. 그러나, 본 발명은 이에 한정되지 않으며, 상기 전원 전압 생성부(600)는 2 이상의 서로 다른 위상을 갖는 클럭 신호를 출력하는 경우에 적용될 수 있다.

상기 클럭 판단부(620A)는 상기 피크 신호들의 개수를 기초로 정상 모드 및 비정상 모드를 판별할 수 있다.

상기 클럭 판단부(620A)는 상기 피크 신호를 검출하는 피크 검출부(624), 상기 피크 신호들에 응답하여 모드 판단 신호를 생성하는 모드 판단 신호 생성부(626A) 및 상기 모드 판단 신호와 모드 기준 전압을 비교하여 모드 신호를 생성하는 비교부(628)를 포함할 수 있다.

상기 제1 노드(N1)의 상기 제2 피크 신호들은 제1 버퍼(B1)를 거쳐 상기 모드 판단 신호 생성부(626A)로 인가될 수 있다.

상기 모드 판단 신호 생성부(626A)는 상기 제2 피크 신호들에 응답하여 모드 판단 신호를 생성한다. 예를 들어, 상기 모드 판단 신호 생성부(626A)는 상기 제2 피크 신호들에 응답하여 톱니파의 파형을 갖는 상기 모드 판단 신호를 생성할 수 있다.

예를 들어, 상기 모드 판단 신호 생성부(626A)는 제2 전원(P2), 상기 제2 전원(P2)에 연결되는 제1 단 및 제1 트랜지스터(T1)의 출력 전극에 연결되는 제2 단을 갖는 제5 저항(R5), 상기 제5 저항(R5)의 제2 단에 연결되는 제2 캐패시터(CC2) 및 상기 제2 피크 신호들을 입력 받는 제어 전극, 접지에 연결되는 입력 전극 및 상기 제5 저항의 제2 단에 연결되는 상기 출력 전극을 갖는 상기 제1 트랜지스터(T1)를 포함할 수 있다.

본 실시예에서, 상기 모드 판단 신호 생성부(626A)는 상기 신호 생성 트랜지스터(T1)에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제2 신호 생성 저항(R6)을 더 포함한다.

상기 제2 신호 생성 저항(R6)에 의해 상기 신호 생성 트랜지스터(T1)의 제어 전극에 상기 제2 피크 신호(VPK)가 인가되더라도 상기 모드 판단 신호(VSW)의 레벨이 감소되는 감소폭이 줄어든다.

상기 비교부(628)는 상기 모드 판단 신호(VSW)와 모드 기준 전압(VR)을 비교하여 모드 신호(VCP)를 생성한다. 상기 모드 신호는 전원 전압 생성부(600)의 정상 동작을 나타내는 정상 모드 신호와 전원 전압 생성부(600)의 비정상 동작을 나타내는 비정상 모드 신호 중 하나일 수 있다.

예를 들어, 상기 모드 신호의 레벨이 하이 레벨인 경우, 상기 전원 전압 생성부(600)의 정상 동작을 의미한다. 예를 들어, 상기 모드 신호의 레벨이 로우 레벨인 경우, 상기 전원 전압 생성부(600)의 비정상 동작을 의미한다.

예를 들어, 상기 비교부(628)는 제3 전원(P3), 상기 제3 전원(P3)에 연결되는 제1 입력 단자, 상기 신호 생성 트랜지스터(T1)의 상기 출력 전극에 연결되는 제2 입력 단자 및 상기 클럭 판단부(620A)의 출력 노드(N3)에 연결되는 출력 단자를 포함하는 비교기(OP2)를 포함할 수 있다.

상기 비교부(628)는 상기 클럭 판단부(620A)의 출력 노드(N3) 및 접지 사이에 연결되는 제3 캐패시터(CC3)를 더 포함할 수 있다.

상기 비교부(628)에 의해 상기 전원 전압 생성부(600)가 정상 모드로 판단되면, 상기 스위치들(SW1, SW2, SW3)은 턴 온 되어 상기 클럭 신호들(CKV1, CKV2, CKV3)은 상기 게이트 구동부(300)로 출력된다.

본 실시예에서, 상기 클럭 신호들(CKV1, CKV2, CKV3)은 서로 다른 위상을 가지며, 상기 클럭 신호들(CKV1, CKV2, CKV3)은 주기적으로 반복될 수 있다.

상기 정상 모드에서, 제1 주기(T1) 내에서 제1 내지 제N 클럭 신호들의 라이징 에지들 사이의 간격들(DS1, DS2)은 일정하다. 예를 들어, 상기 제1 주기(T1)는 상기 제1 클럭 신호(CKV1)의 첫 번째 라이징 에지로부터 두 번째 라이징 에지 사이의 구간으로 정의된다. 도 8에서 보듯이, 상기 제1 주기(T1) 내에서 상기 제1 클럭 신호(CKV1)의 피크로부터 상기 제2 클럭 신호(CKV2)의 피크까지의 간격(DS1)은 상기 제2 클럭 신호(CKV2)의 피크로부터 상기 제3 클럭 신호(CKV3)의 피크까지의 간격(DS2)과 동일하다.

반면, 상기 제1 주기(T1)의 상기 제3 클럭 신호(CKV3)의 피크로부터 제2 주기(T2)의 상기 제1 클럭 신호(CKV1)의 피크까지의 간격(DS3)은 상기 제2 클럭 신호(CKV2)의 피크로부터 상기 제3 클럭 신호(CKV3)의 피크까지의 간격(DS2)과 상이하다.

상기 제1 내지 제3 클럭 신호들(CKV1, CKV2, CKV3)의 피크 신호들은 상기 피크 검출부(624)의 연산 증폭기(OP1)에 의해 제2 피크 신호들로 증폭되어 상기 제1 노드(N1)로 인가된다. 도 8에서는 상기 제1 노드(N1)의 제2 피크 신호들(VPK)이 도시되었다.

상기 모드 판단 신호 생성부(626A)는 상기 신호 생성 저항(R5) 및 상기 신호 생성 캐패시터(CC2)를 이용하여 증가하는 파형의 모드 판단 신호(VSW)를 상기 제2 노드(N2)에 형성하고, 상기 제2 피크 신호(VPK)가 상기 신호 생성 트랜지스터(T1)의 제어 전극으로 인가되면, 상기 신호 생성 트랜지스터(T1)가 턴 온되어, 상기 모드 판단 신호(VSW)의 레벨을 감소시킨다. 상기 신호 생성 트랜지스터(T1)가 턴 온되더라도, 상기 제2 신호 생성 저항(R6)에 의해 상기 모드 판단 신호(VSW)의 레벨이 접지 레벨까지 한번에 감소되지는 않는다. 이와 같은 방식으로, 상기 모드 판단 신호 생성부(626A)는 상기 제2 피크 신호들에 응답하여 톱니파의 파형을 갖는 모드 판단 신호(VSW)를 생성한다.

도 8의 정상 모드에서는 상기 제1 내지 제3 클럭 신호들(CKV1, CKV2, CKV3)의 라이징 에지의 피크에 대응하는 제2 피크 신호들(VPK)이 상기 모드 판단 신호(VSW)의 레벨이 모드 기준 전압(VR)을 초과하지 못하도록 상기 모드 판단 신호(VSW)의 레벨을 감소시킨다.

도 8에서는 상기 모드 판단 신호(VSW)의 레벨이 모드 기준 전압(VR)을 초과하지 않으므로, 상기 비교부(628)에 의해 생성되는 모드 신호(VCP)는 하이 레벨만을 갖는다. 상기 모드 신호(VCP)의 하이 레벨은 정상 모드의 동작을 의미한다.

도 9는 상기 제1 내지 제3 클럭 신호들(CKV1, CKV2, CKV3) 중 제2 클럭 신호(CKV2)가 인가되지 않는 비정상 상황을 예시한다.

도 9의 비정상 모드에서는 상기 제1 내지 제3 클럭 신호들(CKV1, CKV2, CKV3)의 라이징 에지의 피크에 대응하는 제2 피크 신호들(VPK)이 상기 모드 판단 신호(VSW)의 레벨이 모드 기준 전압(VR)을 초과하지 못하도록 상기 모드 판단 신호(VSW)의 레벨을 감소시키지 못하게 된다. 즉, 상기 제1 및 제3 클럭 신호들(CKV1, CKV3)의 라이징 에지의 피크에 대응하는 제2 피크 신호들(VPK)은 상기 모드 판단 신호(VSW)의 레벨을 감소시키지만, 상기 제2 클럭 신호(CKV2)의 라이징 에지에는 제2 피크 신호(VPK)가 형성되지 않으므로, 상기 모드 판단 신호(VSW)는 상기 모드 기준 전압(VR)을 초과하게 된다.

도 9에서는 상기 비교부(628)는 상기 모드 판단 신호(VSW)의 레벨이 모드 기준 전압(VR)을 초과하는 구간에 대응하여 로우 레벨을 갖는 모드 신호(VCP)를 생성한다. 상기 모드 신호(VCP)의 하이 레벨은 정상 모드의 동작을 의미하고, 상기 모드 신호(VCP)의 로우 레벨은 비정상 모드의 동작을 의미한다. 상기 모드 신호가 로우 레벨을 갖는 순간 상기 전원 전압 생성부(600)의 동작은 중단되게 된다.

본 실시예에서는 상기 제1 내지 제3 클럭 신호들(CKV1, CKV2, CKV3)의 위상차가 균일하지 않은 경우를 예시한다. 이와 같이, 상기 제1 내지 제3 클럭 신호들(CKV1, CKV2, CKV3)의 위상차가 균일하지 않더라도, 상기 신호 생성 저항(R5), 상기 신호 생성 캐패시터(CC2) 및 상기 제2 신호 생성 저항(R6)의 레벨을 적절히 조절하여 상기 클럭 신호들의 주기 내에서 상기 라이징 에지의 피크 신호의 개수가 정상 개수에 미달하는 경우, 상기 전원 전압 생성부(600)의 동작을 중단시킬 수 있다.

본 실시예에서, 상기 전원 전압 생성부(600)의 입력부(610)를 이루는 입력 다이오드(DI1, DI2, DI3) 및 입력 캐패시터(C1, C2, C3)는 상기 메인 인쇄 회로 기판(700) 상에 형성될 수 있다. 상기 전원 전압 생성부(600)의 입력부(610)를 제외한 모든 구성(예컨대, 상기 클럭 판단부(620A), 복수의 스위치들(SW1, SW2, SW3) 및 신호 변환부(BU))은 하나의 칩으로 형성될 수 있다.

도 10은 본 발명의 다른 실시예에 따른 전원 전압 생성부(600B)를 나타내는 회로도이다. 도 11은 도 10의 셧 업 제어부(640)를 나타내는 회로도이다.

본 실시예에 따른 표시 장치는 상기 전원 전압 생성부(600)의 회로 구성을 제외하면 상기 도 1 내지 도 6을 참조하여 설명한 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1, 도 2, 도 10 및 도 11을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400), 데이터 구동부(500) 및 전원 전압 생성부(600B)를 포함한다.

상기 타이밍 컨트롤러(200)는 원시 클럭 신호(CPV)를 생성하여 상기 전원 전압 생성부(600B)에 출력할 수 있다.

상기 전원 전압 생성부(600B)는 표시 장치의 구동에 필요한 신호 및 직류 전압을 생성할 수 있다.

예를 들어, 상기 전원 전압 생성부(600B)는 상기 표시 패널(100)의 공통 전압을 생성할 수 있다. 상기 전원 전압 생성부(600B)는 상기 게이트 구동부(300)의 전원 전압을 생성할 수 있다. 상기 전원 전압 생성부(600B)는 상기 감마 기준 전압 생성부(400)의 전원 전압을 생성할 수 있다. 상기 전원 전압 생성부(600B)는 상기 데이터 구동부(500)의 전원 전압을 생성할 수 있다.

상기 전원 전압 생성부(600B)는 상기 원시 클럭 신호(CPV)를 기초로 상기 게이트 구동부(300)의 클럭 신호(CKV)를 생성하여 상기 게이트 구동부(300)에 출력한다.

상기 전원 전압 생성부(600B)는 입력부(610), 클럭 판단부(620), 셧 업 제어부(640) 및 복수의 스위치들(SW1, SW2, SW3)을 포함한다.

상기 전원 전압 생성부(600B)는 상기 타이밍 컨트롤러(200)로부터 복수의 원시 클럭 신호들(CPV1, CPV2, CPV3)을 수신하여 상기 클럭 신호들(CKV1, CKV2, CKV3)을 생성한다.

상기 원시 클럭 신호들(CPV1, CPV2, CPV3)은 입력 패드(IP1, IP2, IP3)를 통해 상기 전원 전압 생성부(600B)로 입력될 수 있다.

상기 전원 전압 생성부(600B)는 상기 클럭 신호들(CKV1, CKV2, CKV3)을 상기 게이트 구동부(300)에 출력한다.

상기 게이트 구동부(300)로 출력되는 상기 클럭 신호들(CKV1, CKV2, CKV3)은 상기 전원 전압 생성부(600B)의 입력부(610)로 인가된다.

상기 피크 검출부는 상기 입력 캐패시터(C1, C2, C3)에 연결되는 제1 입력 단자, 제1 전원(P1)에 연결되는 제2 입력 단자 및 출력 단자를 포함하는 연산 증폭기(OP1)를 포함할 수 있다.

상기 비교부(628)는 상기 모드 판단 신호(VSW)와 모드 기준 전압(VR)을 비교하여 모드 신호(VCP)를 생성한다. 상기 모드 신호는 전원 전압 생성부(600B)의 정상 동작을 나타내는 정상 모드 신호와 전원 전압 생성부(600B)의 비정상 동작을 나타내는 비정상 모드 신호 중 하나일 수 있다.

예를 들어, 상기 모드 신호의 레벨이 하이 레벨인 경우, 상기 전원 전압 생성부(600B)의 정상 동작을 의미한다. 예를 들어, 상기 모드 신호의 레벨이 로우 레벨인 경우, 상기 전원 전압 생성부(600B)의 비정상 동작을 의미한다.

상기 전원 전압 생성부(600B)는 상기 입력 패드(IP1, IP2, IP3)와 상기 출력 패드(OP1, OP2, OP3) 사이에 배치되는 신호 변환부(BU)를 더 포함할 수 있다.

상기 전원 전압 생성부(600B)는 상기 입력 패드(IP1, IP2, IP3)와 상기 신호 변환부(BU) 사이에 배치되는 복수의 스위치들(SW1, SW2, SW3)을 포함할 수 있다.

상기 비교부(628)에 의해 상기 전원 전압 생성부(600B)가 비정상 모드로 판단되면, 상기 스위치들(SW1, SW2, SW3)은 턴 오프 되어 상기 클럭 신호들(CKV1, CKV2, CKV3)의 출력이 차단된다.

상기 비교부(628)에 의해 상기 전원 전압 생성부(600B)가 정상 모드로 판단되면, 상기 스위치들(SW1, SW2, SW3)은 턴 온 되어 상기 클럭 신호들(CKV1, CKV2, CKV3)은 상기 게이트 구동부(300)로 출력된다.

본 실시예에서, 상기 전원 전압 생성부(600B)는 상기 클럭 판단부(620)의 출력 신호(VCP)를 수신하여 상기 스위치들(SW1, SW2, SW3)을 제어하기 위한 스위칭 제어 신호(CS)를 생성하는 셧 업 제어부(640)를 더 포함한다.

상기 셧 업 제어부(640)는 상기 클럭 판단부(620)의 출력 신호(VCP)를 수신하여 상기 스위치들(SW1, SW2, SW3)을 제어하기 위한 스위칭 제어 신호(CS)를 생성하여 상기 스위치들(SW1, SW2, SW3)의 동작을 더욱 안정적으로 제어할 수 있다.

상기 셧 업 제어부(640)는 제1 노드(NA1)에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제1 저항(RA1), 상기 제1 저항(RA1)의 상기 제1 단에 연결되는 제1 전극 및 제2 노드(NA2)에 연결되는 제2 전극을 갖는 제1 다이오드(DA1), 전원에 연결되는 제1 단 및 상기 제2 노드(NA2)에 연결되는 제2 단을 갖는 제2 저항(RA2), 상기 제2 노드(NA2)에 연결되는 제1 단 및 상기 접지에 연결되는 제2 단을 갖는 제3 저항(RA3), 상기 제2 노드(NA2)에 연결되는 제어 전극, 상기 접지에 연결되는 입력 전극 및 제3 노드(NA3)에 연결되는 출력 전극을 갖는 제1 트랜지스터(TA1), 상기 전원에 연결되는 제1 단 및 상기 제3 노드(NA3)에 연결되는 제2 단을 갖는 제4 저항(RA4), 상기 제3 노드(NA3)에 연결되는 제1 단 및 제4 노드(NA4)에 연결되는 제2 단을 갖는 제5 저항(RA5), 상기 제4 노드(NA4)에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제1 캐패시터(CA1), 상기 제4 노드(NA4)에 연결되는 제1 입력 단자, 셧 업 기준 전압(VRR)이 인가되는 제2 입력 단자 및 출력 단자를 갖는 셧 업 연산 증폭기(OPA1), 상기 셧 업 연산 증폭기(OPA1)의 상기 제2 입력 단자에 연결되는 제1 단 및 상기 접지에 연결되는 제2 단을 갖는 제6 저항(RA6) 및 상기 셧 업 연산 증폭기(OPA1)의 상기 출력 단자에 연결되는 제1 단 및 상기 셧 업 연산 증폭기(OPA1)의 상기 제2 입력 단자에 연결되는 제2 단을 갖는 제7 저항(RA7)을 포함할 수 있다.

본 실시예에서, 상기 전원 전압 생성부(600B)의 입력부(610)를 이루는 입력 다이오드(DI1, DI2, DI3) 및 입력 캐패시터(C1, C2, C3)는 상기 메인 인쇄 회로 기판(700) 상에 형성될 수 있다. 상기 전원 전압 생성부(600B)의 입력부(610)를 제외한 모든 구성(예컨대, 상기 클럭 판단부(620), 셧 업 제어부(640), 복수의 스위치들(SW1, SW2, SW3) 및 신호 변환부(BU))은 하나의 칩으로 형성될 수 있다.

도 12는 본 발명의 다른 실시예에 따른 전원 전압 생성부(600C)를 나타내는 회로도이다.

도 1, 도 2 및 도 12를 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400), 데이터 구동부(500) 및 전원 전압 생성부(600C)를 포함한다.

상기 타이밍 컨트롤러(200)는 원시 클럭 신호(CPV)를 생성하여 상기 전원 전압 생성부(600C)에 출력할 수 있다.

상기 전원 전압 생성부(600C)는 표시 장치의 구동에 필요한 신호 및 직류 전압을 생성할 수 있다.

예를 들어, 상기 전원 전압 생성부(600C)는 상기 표시 패널(100)의 공통 전압을 생성할 수 있다. 상기 전원 전압 생성부(600C)는 상기 게이트 구동부(300)의 전원 전압을 생성할 수 있다. 상기 전원 전압 생성부(600C)는 상기 감마 기준 전압 생성부(400)의 전원 전압을 생성할 수 있다. 상기 전원 전압 생성부(600C)는 상기 데이터 구동부(500)의 전원 전압을 생성할 수 있다.

상기 전원 전압 생성부(600C)는 상기 원시 클럭 신호(CPV)를 기초로 상기 게이트 구동부(300)의 클럭 신호(CKV)를 생성하여 상기 게이트 구동부(300)에 출력한다.

상기 전원 전압 생성부(600C)는 입력부(610C), 클럭 판단부(620) 및 복수의 스위치들(SW1, SW2, SW3)을 포함한다.

상기 전원 전압 생성부(600C)는 상기 타이밍 컨트롤러(200)로부터 복수의 원시 클럭 신호들(CPV1, CPV2, CPV3)을 수신하여 상기 클럭 신호들(CKV1, CKV2, CKV3)을 생성한다.

상기 원시 클럭 신호들(CPV1, CPV2, CPV3)은 입력 패드(IP1, IP2, IP3)를 통해 상기 전원 전압 생성부(600C)로 입력될 수 있다.

상기 전원 전압 생성부(600C)는 상기 클럭 신호들(CKV1, CKV2, CKV3)을 상기 게이트 구동부(300)에 출력한다.

상기 게이트 구동부(300)로 출력되는 상기 클럭 신호들(CKV1, CKV2, CKV3)은 상기 전원 전압 생성부(600C)의 입력부(610C)로 인가된다.

상기 입력부(610C)는 복수의 클럭 신호들(CKV1, CKV2, CKV3)을 수신하여 상기 클럭 신호들(CKV1, CKV2, CKV3)의 라이징 에지에 대응하는 피크 신호들을 생성한다.

상기 입력부(610C)는 상기 클럭 신호가 입력되는 입력 다이오드(DI1, DI2, DI3) 및 상기 입력 다이오드(DI1, DI2, DI3)에 직렬로 연결되는 입력 캐패시터(C1, C2, C3)를 포함할 수 있다.

상기 비교부(628)는 상기 모드 판단 신호(VSW)와 모드 기준 전압(VR)을 비교하여 모드 신호(VCP)를 생성한다. 상기 모드 신호는 전원 전압 생성부(600C)의 정상 동작을 나타내는 정상 모드 신호와 전원 전압 생성부(600C)의 비정상 동작을 나타내는 비정상 모드 신호 중 하나일 수 있다.

예를 들어, 상기 모드 신호의 레벨이 하이 레벨인 경우, 상기 전원 전압 생성부(600C)의 정상 동작을 의미한다. 예를 들어, 상기 모드 신호의 레벨이 로우 레벨인 경우, 상기 전원 전압 생성부(600C)의 비정상 동작을 의미한다.

상기 전원 전압 생성부(600C)는 상기 입력 패드(IP1, IP2, IP3)와 상기 출력 패드(OP1, OP2, OP3) 사이에 배치되는 신호 변환부(BU)를 더 포함할 수 있다.

상기 전원 전압 생성부(600C)는 상기 입력 패드(IP1, IP2, IP3)와 상기 신호 변환부(BU) 사이에 배치되는 복수의 스위치들(SW1, SW2, SW3)을 포함할 수 있다.

상기 비교부(628)에 의해 상기 전원 전압 생성부(600C)가 비정상 모드로 판단되면, 상기 스위치들(SW1, SW2, SW3)은 턴 오프 되어 상기 클럭 신호들(CKV1, CKV2, CKV3)의 출력이 차단된다.

상기 비교부(628)에 의해 상기 전원 전압 생성부(600C)가 정상 모드로 판단되면, 상기 스위치들(SW1, SW2, SW3)은 턴 온 되어 상기 클럭 신호들(CKV1, CKV2, CKV3)은 상기 게이트 구동부(300)로 출력된다.

본 실시예에서, 상기 전원 전압 생성부(600C)의 입력부(610C)를 이루는 입력 다이오드(DI1, DI2, DI3) 및 입력 캐패시터(C1, C2, C3), 상기 클럭 판단부(620), 복수의 스위치들(SW1, SW2, SW3) 및 신호 변환부(BU)는 하나의 칩으로 형성될 수 있다.

즉, 상기 입력부(610C)의 입력 다이오드 및 입력 캐패시터를 포함하는 회로는 상기 전원 전압 생성부(600C)의 칩 내에 형성되므로 상기 표시 패널 구동부의 구성 및 배선 구조를 더욱 간결하게 할 수 있다.

이상에서 설명한 본 발명에 따른 전원 전압 생성 회로 및 표시 장치에 따르면, 복수의 클럭 신호를 정확하게 모니터링하여 게이트 구동부를 보호할 수 있고, 표시 장치의 신뢰성을 향상시킬 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시패널 200: 타이밍 컨트롤러
300: 게이트 구동부 400: 감마 기준 전압 생성부
500: 데이터 구동부 520: 서브 인쇄 회로 기판
540: 데이터 구동 칩 560: 데이터 연결 회로 기판
600, 600B, 600C: 전원 전압 생성부
610, 610C: 입력부 620, 620A: 클럭 판단부
624: 피크 검출부 626, 626A: 모드 판단 신호 생성부
628: 비교부 640: 셧 업 제어부
700: 메인 인쇄 회로 기판 800: 메인 연결 회로 기판

Claims

복수의 클럭 신호들을 수신하여 상기 클럭 신호들의 라이징 에지에 대응하는 피크 신호들을 생성하는 입력부;
상기 피크 신호들의 개수를 기초로 정상 모드 및 비정상 모드를 판별하는 클럭 판단부; 및
상기 비정상 모드일 때, 상기 클럭 신호의 출력을 차단하는 복수의 스위치들을 포함하는 전원 전압 생성 회로.
제1항에 있어서, 상기 입력부는
상기 클럭 신호가 입력되는 입력 다이오드; 및
상기 입력 다이오드에 직렬로 연결되는 입력 캐패시터를 포함하는 것을 특징으로 하는 전원 전압 생성 회로.
제2항에 있어서, 상기 클럭 판단부는
상기 피크 신호를 검출하는 피크 검출부;
상기 피크 신호들에 응답하여 모드 판단 신호를 생성하는 모드 판단 신호 생성부; 및
상기 모드 판단 신호와 모드 기준 전압을 비교하여 모드 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 전원 전압 생성 회로.
제3항에 있어서, 상기 피크 검출부는
상기 입력 캐패시터에 연결되는 제1 입력 단자, 제1 전원에 연결되는 제2 입력 단자 및 출력 단자를 포함하는 연산 증폭기를 포함하고,
상기 피크 검출부는 상기 피크 신호들을 증폭하여 제2 피크 신호들을 생성하는 것을 특징으로 하는 전원 전압 생성 회로.
제4항에 있어서, 상기 모드 판단 신호 생성부는
상기 제2 피크 신호들에 응답하여 톱니파의 파형을 갖는 상기 모드 판단 신호를 생성하는 것을 특징으로 하는 전원 전압 생성 회로.
제4항에 있어서, 상기 모드 판단 신호 생성부는
제2 전원;
상기 제2 전원에 연결되는 제1 단 및 신호 생성 트랜지스터의 출력 전극에 연결되는 제2 단을 갖는 신호 생성 저항;
상기 신호 생성 저항의 제2 단에 연결되는 신호 생성 캐패시터; 및
상기 제2 피크 신호들을 입력 받는 제어 전극, 접지에 연결되는 입력 전극 및 상기 신호 생성 저항의 제2 단에 연결되는 상기 출력 전극을 갖는 상기 신호 생성 트랜지스터를 포함하는 것을 특징으로 하는 전원 전압 생성 회로.
제6항에 있어서, 상기 모드 판단 신호 생성부는
상기 신호 생성 트랜지스터에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제2 신호 생성 저항을 더 포함하는 것을 특징으로 하는 전원 전압 생성 회로.
제6항에 있어서, 상기 비교부는
제3 전원; 및
상기 제3 전원에 연결되는 제1 입력 단자, 상기 신호 생성 트랜지스터의 상기 출력 전극에 연결되는 제2 입력 단자 및 상기 클럭 판단부의 출력 노드에 연결되는 출력 단자를 포함하는 비교기를 포함하는 것을 특징으로 하는 전원 전압 생성 회로.
제1항에 있어서, 상기 클럭 판단부의 출력 신호를 수신하여 상기 스위치들을 제어하기 위한 스위칭 제어 신호를 생성하는 셧 업 제어부를 더 포함하는 것을 특징으로 하는 전원 전압 생성 회로.
제9항에 있어서, 상기 셧 업 제어부는
제1 노드에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제1 저항;
상기 제1 저항의 상기 제1 단에 연결되는 제1 전극 및 제2 노드에 연결되는 제2 전극을 갖는 제1 다이오드;
전원에 연결되는 제1 단 및 상기 제2 노드에 연결되는 제2 단을 갖는 제2 저항;
상기 제2 노드에 연결되는 제1 단 및 상기 접지에 연결되는 제2 단을 갖는 제3 저항;
상기 제2 노드에 연결되는 제어 전극, 상기 접지에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 갖는 제1 트랜지스터;
상기 전원에 연결되는 제1 단 및 상기 제3 노드에 연결되는 제2 단을 갖는 제4 저항;
상기 제3 노드에 연결되는 제1 단 및 제4 노드에 연결되는 제2 단을 갖는 제5 저항;
상기 제4 노드에 연결되는 제1 단 및 접지에 연결되는 제2 단을 갖는 제1 캐패시터;
상기 제4 노드에 연결되는 제1 입력 단자, 셧 업 기준 전압이 인가되는 제2 입력 단자 및 출력 단자를 갖는 셧 업 연산 증폭기;
상기 셧 업 연산 증폭기의 상기 제2 입력 단자에 연결되는 제1 단 및 상기 접지에 연결되는 제2 단을 갖는 제6 저항; 및
상기 셧 업 연산 증폭기의 상기 출력 단자에 연결되는 제1 단 및 상기 셧 업 연산 증폭기의 상기 제2 입력 단자에 연결되는 제2 단을 갖는 제7 저항을 포함하는 것을 특징으로 하는 전원 전압 생성 회로.
제1항에 있어서, 상기 복수의 클럭 신호들은 N개이고,
상기 복수의 클럭 신호들은 서로 다른 위상을 가지며,
상기 복수의 클럭 신호들은 주기적으로 반복되며,
상기 정상 모드에서, 제1 주기 내에서 제1 내지 제N 클럭 신호들의 라이징 에지들 사이의 간격들은 일정하고,
상기 정상 모드에서, 제1 주기 내에서 제1 내지 제N 클럭 신호들의 라이징 에지들 사이의 상기 간격들과 상기 제1 주기의 상기 제N 클럭 신호와 제2 주기의 제1 클럭 신호 사이의 간격은 동일하며,
N은 2 이상의 자연수인 것을 특징으로 하는 전원 전압 생성 회로.
제1항에 있어서, 상기 복수의 클럭 신호들은 N개이고,
상기 복수의 클럭 신호들은 서로 다른 위상을 가지며,
상기 복수의 클럭 신호들은 주기적으로 반복되며,
상기 정상 모드에서, 제1 주기 내에서 제1 내지 제N 클럭 신호들의 라이징 에지들 사이의 간격들은 일정하고,
상기 정상 모드에서, 제1 주기 내에서 제1 내지 제N 클럭 신호들의 라이징 에지들 사이의 상기 간격들과 상기 제1 주기의 상기 제N 클럭 신호와 제2 주기의 제1 클럭 신호 사이의 간격은 상이하며,
N은 2 이상의 자연수인 것을 특징으로 하는 전원 전압 생성 회로.
영상을 표시하는 표시 패널;
상기 표시 패널에 게이트 신호를 제공하는 게이트 구동부;
상기 표시 패널에 데이터 전압을 제공하는 데이터 구동부;
상기 게이트 구동부의 구동 타이밍 및 상기 데이터 구동부의 구동 타이밍을 제어하는 타이밍 컨트롤러; 및
상기 게이트 구동부에 복수의 클럭 신호들을 제공하는 전원 전압 생성부를 포함하고,
상기 전원 전압 생성부는,
상기 복수의 클럭 신호들을 수신하여 상기 클럭 신호들의 라이징 에지에 대응하는 피크 신호들을 생성하는 입력부;
상기 피크 신호들의 개수를 기초로 정상 모드 및 비정상 모드를 판별하는 클럭 판단부; 및
상기 비정상 모드일 때, 상기 클럭 신호의 출력을 차단하는 복수의 스위치들을 포함하는 표시 장치.
제13항에 있어서, 상기 입력부는
상기 클럭 신호가 입력되는 입력 다이오드; 및
상기 입력 다이오드에 직렬로 연결되는 입력 캐패시터를 포함하는 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 클럭 판단부는
상기 피크 신호를 검출하는 피크 검출부;
상기 피크 신호들에 응답하여 모드 판단 신호를 생성하는 모드 판단 신호 생성부; 및
상기 모드 판단 신호와 모드 기준 전압을 비교하여 모드 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 피크 검출부는
상기 입력 캐패시터에 연결되는 제1 입력 단자, 제1 전원에 연결되는 제2 입력 단자 및 출력 단자를 포함하는 연산 증폭기를 포함하고,
상기 피크 검출부는 상기 피크 신호들을 증폭하여 제2 피크 신호들을 생성하는 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 모드 판단 신호 생성부는
제2 전원;
상기 제2 전원에 연결되는 제1 단 및 신호 생성 트랜지스터의 출력 전극에 연결되는 제2 단을 갖는 신호 생성 저항;
상기 신호 생성 저항의 제2 단에 연결되는 신호 생성 캐패시터; 및
상기 제2 피크 신호들을 입력 받는 제어 전극, 접지에 연결되는 입력 전극 및 상기 신호 생성 저항의 제2 단에 연결되는 상기 출력 전극을 갖는 상기 신호 생성 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 비교부는
제3 전원; 및
상기 제3 전원에 연결되는 제1 입력 단자, 상기 신호 생성 트랜지스터의 상기 출력 전극에 연결되는 제2 입력 단자 및 상기 클럭 판단부의 출력 노드에 연결되는 출력 단자를 포함하는 비교기를 포함하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 전원 전압 생성부 및 상기 타이밍 컨트롤러가 배치되는 인쇄 회로 기판을 더 포함하고,
상기 전원 전압 생성부의 상기 입력부는 상기 인쇄 회로 기판 상에 배치되며,
상기 클럭 판단부 및 상기 복수의 스위치들은 하나의 칩으로 형성되는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 전원 전압 생성부의 상기 입력부, 상기 클럭 판단부 및 상기 복수의 스위치들은 하나의 칩으로 형성되는 것을 특징으로 하는 표시 장치.