KR20180118855A - 과전류 보호 기능을 갖는 전압 발생 회로 및 그것을 포함하는 표시 장치 - Google Patents

과전류 보호 기능을 갖는 전압 발생 회로 및 그것을 포함하는 표시 장치 Download PDF

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Abstract

표시 장치의 전압 발생 회로는, 구동 전압을 전압 단자로 제공하며, 과전류 검출 신호를 출력하는 과전류 검출 회로를 포함하고, 과전류 검출 회로는, 블랭크 신호가 활성화되는 블랭크 구간동안 상기 전압 단자를 통해 흐르는 출력 전류에 대응하는 전압이 제1 기준 레벨보다 낮거나 제2 기준 레벨보다 높을 때 제1 레벨의 검출 신호를 출력하는 전류 검출기, 상기 검출 신호가 유지 기준 시간보다 길게 상기 제1 레벨로 유지될 때 노이즈 검출 신호를 출력하는 글리치 제거기, 및 소정 시간 동안 상기 노이즈 검출 신호가 복수 회 활성화될 때 상기 과전류 검출 신호를 활성화하는 노이즈 필터를 포함한다.

Description

과전류 보호 기능을 갖는 전압 발생 회로 및 그것을 포함하는 표시 장치{VOLTAGE GENERATION CIRCUIT HAVING OVER-CURRENT PROTECTION FUNCTION AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 과전류 보호 기능을 갖는 전압 발생 회로 및 그것을 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널, 표시 패널을 구동하는 구동 회로를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들을 포함한다. 구동 회로는 표시 패널의 동작에 필요한 다양한 구동 전압들을 발생한다.
표시 패널에는 한정된 공간에 많은 수의 게이트 라인들 및 데이터 라인들이 배열된다. 또한 픽셀들에 영상이 표시되도록 하기 위해서 높은 레벨의 구동 전압들이 게이트 라인들 및 데이터 라인들에 제공될 수 있다.
구동 전압들이 공급되는 전원 배선들 간의 단락이 발생하는 경우 전원 배선들로 과전류가 흘러 표시 패널이 오동작할 수 있을 뿐만 아니라 화재 등의 위험성이 있다.
따라서 본 발명의 목적은 구동 전압을 공급하는 전압 패드를 통해 과전류가 흐르는 지를 검출할 수 있는 전압 발생 회로를 제공하는데 있다.
본 발명의 다른 목적은 구동 전압을 공급하는 전압 패드를 통해 과전류가 흐르는 지를 검출할 수 있는 전압 발생 회로를 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 전압 발생 회로는, 구동 전압을 출력하기 위한 전압 단자; 및 내부 구동 전압을 발생하는 전압 발생기; 및 상기 내부 구동 전압을 상기 구동 전압으로 변환하여 상기 전압 단자로 제공하고, 과전류 검출 신호를 출력하는 과전류 검출 회로를 포함한다. 상기 과전류 검출 회로는, 상기 내부 구동 전압을 상기 구동 전압으로 변환하여 상기 전압 단자로 제공하되, 블랭크 신호가 활성화되는 블랭크 구간동안 상기 전압 단자를 통해 흐르는 출력 전류에 대응하는 전압이 제1 기준 레벨보다 낮거나 제2 기준 레벨보다 높을 때 제1 레벨의 검출 신호를 출력하는 전류 검출기, 상기 검출 신호가 유지 기준 시간보다 길게 상기 제1 레벨로 유지될 때 노이즈 검출 신호를 출력하는 글리치 제거기 및 소정 시간 동안 상기 노이즈 검출 신호가 복수 회 활성화될 때 상기 과전류 검출 신호를 활성화하는 노이즈 필터를 포함한다.
이 실시예에 있어서, 상기 전류 검출기는, 상기 내부 구동 전압을 정전압 레벨의 상기 구동 전압으로 변환하여 상기 전압 단자로 출력하는 전압 출력 회로, 상기 출력 전류에 대응하는 제1 감지 전압 및 제2 감지 전압을 출력하는 감지부 및 상기 제1 감지 전압의 전압 레벨이 상기 제1 기준 레벨보다 낮거나, 상기 제2 감지 전압의 전압레벨이 상기 제2 기준 레벨보다 높을 때 상기 제1 레벨의 상기 검출 신호를 출력하는 보호부를 포함한다.
이 실시예에 있어서, 상기 전압 출력 회로는, 상기 내부 구동 전압 및 상기 전압 단자로 출력되는 상기 구동 전압을 비교하고, 비교 결과에 대응하는 전압을 출력단으로 출력하는 비교기 및 제1 전원 전압을 수신하는 제1 전극, 상기 전압 단자와 연결된 제2 전극 및 상기 비교기의상기 출력단과 연결된 게이트 전극을 포함하는 제1 출력 트랜지스터 및 상기 전압 단자와 연결된 제1 전극, 접지 단자와 연결된 제2 패드 및 상기 비교기의 상기출력단과 연결된 게이트 전극을 포함하는 제2 출력 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 감지부는, 제2 전원 전압을 수신하는 제1 전극, 제2 전극 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제1 미러 트랜지스터, 상기 제1 미러 트랜지스터의 상기 제2 전극과 상기 접지 단자 사이에 연결된 제1 저항, 상기 제2 전원 전압을 수신하는 제1 전극, 제2 전극 및 상기 제2 전극에 연결된 게이트 전극을 포함하는 제2 미러 트랜지스터, 상기 제2 미러 트랜지스터의 상기 제2 전극과 상기 접지 단자 사이에 연결된 제2 저항, 상기 제2 전원 전압을 수신하는 제1 전극, 제1 노드와 연결된 제2 전극 및 상기 제2 미러 트랜지스터의 게이트 전극과 연결된 게이트 전극을 포함하는 제3 미러 트랜지스터, 및 상기 제1 노드와 연결된 제1 전극, 상기 접지 단자와 연결된 제2 전극 및 상기 비교기의 상기 출력단과 연결된 게이트 전극을 포함하는 제4 미러 트랜지스터를 포함한다. 상기 제1 미러 트랜지스터의 상기 제2 전극의 전압은 상기 제1 감지 전압이고, 상기 제2 미러 트랜지스터의 상기 제2 전극의 전압은 상기 제2 감지 전압이다.
이 실시예에 있어서, 상기 제1 미러 트랜지스터는 상기 제1 출력 트랜지스터보다 작은 채널 길이를 갖는다.
이 실시예에 있어서, 상기 보호부는, 상기 제1 감지 전압과 상기 제1 기준 레벨을 비교하고, 제1 비교 신호를 출력하는 제1 비교기, 상기 제2 감지 전압과 상기 제2 기준 레벨을 비교하고, 제2 비교 신호를 출력하는 제2 비교기 및 상기 제1 비교 신호 및 상기 제2 비교 신호 중 적어도 하나가 제1 레벨로 활성화되고, 상기 블랭크 구간동안 상기 제1 레벨의 상기 검출 신호를 출력하는 로직 회로를 포함한다. 상기 전압 발생기는, 상기 과전류 검출 신호에 응답해서 상기 내부 구동 전압의 발생을 중지한다.
상기 과전류 검출 회로는 과전류가 흐르는 전압 단자에 대응하는 과전류 정보 신호를 더 출력하고, 상기 과전류 정보 신호를 저장하는 메모리를 더 포함한다.
이 실시예에 있어서, 상기 글리치 제거기는, 상기 검출 신호를 수신하고, 상기 검출 신호가 활성화된 시점부터 마스킹 지연 시간이 경과된 후 수신되는 상기 검출 신호를 지연된 검출 신호로서 출력하는 지연 회로 및 상기 지연된 검출 신호가 상기 제1 레벨인 동안 카운트 업하고, 카운트 값이 상기 키핑 시간에 대응할 때 상기 노이즈 검출 신호를 출력하는 키핑 카운터를 포함한다. 상기 키핑 카운터는 상기 지연된 검출 신호가 상기 제1 레벨이 아닌 시간이 소정 시간 이상일 때 리셋된다.
이 실시예에 있어서, 상기 노이즈 필터는, 상기 수직 개시 신호를 수신하고, 상기 수직 개시 신호의 소정 주기동안 상기 노이즈 검출 신호에 동기해서 카운트 업하고, 카운트 값이 소정 값에 도달할 때 상기 과전류 검출 신호를 활성화하는 카운터를 포함한다.
이 실시예에 있어서, 상기 전류 검출기는, 상기 내부 구동 전압을 정전압 레벨의 출력 구동 전압으로 변환해서 출력 노드로 출력하는 전압 출력 회로 및 상기 출력 노드와 상기 전압 단자 사이에 연결되고, 상기 블랭크 구간동안 상기 전압 단자의 상기 출력 전류에 대응하는 전압이 제1 기준 레벨보다 낮거나 제2 기준 레벨보다 높을 때 제1 레벨의 검출 신호를 출력하는 보호부를 포함한다.
이 실시예에 있어서, 상기 보호부는, 상기 출력 노드와 상기 전압 단자 사이에 연결된 제1 저항, 상기 출력 노드와 제1 노드 사이에 연결된 제2 저항, 상기 제1 노드와 접지 단자 사이에 연결된 제3 저항, 상기 출력 패드와 제2 노드 사이에 연결된 제4 저항, 상기 제2 노드와 상기 접지 단자 사이에 연결된 제5 저항, 상기 제1 노드와 상기 제2 노드의 전압을 비교하고, 감지 전압을 출력하는 제1 비교기, 상기 감지 전압과 상기 제1 기준 레벨을 비교하고, 제1 비교 신호를 출력하는 제2 비교기, 상기 감지 전압과 상기 제2 기준 레벨을 비교하고, 제2 비교 신호를 출력하는 제3 비교기, 및 상기 제1 비교 신호 및 상기 제2 비교 신호 중 적어도 하나가 제1 레벨로 활성화되고, 상기 블랭크 구간동안 상기 제1 레벨의 상기 검출 신호를 출력하는 로직 회로를 포함한다.
이 실시예에 있어서, 상기 전류 검출기는, 상기 내부 구동 전압 및 상기 전압 단자로 출력되는 상기 구동 전압을 비교하고, 출력 전압을 출력하는 비교기, 전원 전압을 수신하는 제1 전극, 상기 전압 단자와 연결된 제2 전극 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제1 출력 트랜지스터, 상기 전압 단자와 연결된 제1 전극, 접지 단자와 연결된 제2 패드 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제2 출력 트랜지스터, 상기 제1 출력 트랜지스터의 상기 제1 전극의 전압 및 상기 제1 출력 트랜지스터의 상기 제2 전극의 전압을 비교하고, 감지 전압을 출력하는 제1 비교기, 상기 감지 전압과 상기 제2 기준 레벨을 비교하고, 제1 비교 신호를 출력하는 제2 비교기, 상기 제2 출력 트랜지스터의 상기 제1 전극의 전압과 상기 제1 기준 레벨을 비교하고, 제2 비교 신호를 출력하는 제3 비교기, 및 상기 제1 비교 신호 및 상기 제2 비교 신호 중 적어도 하나가 제1 레벨로 활성화되고, 상기 블랭크 구간동안 상기 제1 레벨의 상기 검출 신호를 출력하는 로직 회로를 포함한다.
본 발명의 다른 특징에 따른 전압 발생 회로는, 구동 전압을 출력하기 위한 전압 단자 및 상기 전압 단자로 상기 구동 전압을 발생하는 전압 발생 유닛을 포함한다. 상기 전압 발생 유닛은, 상기 내부 구동 전압을 발생하는 전압 발생기 및 상기 내부 구동 전압을 상기 구동 전압으로 변환하여 상기 전압 단자로 제공하되, 상기 전압 단자를 통해 흐르는 출력 전류를 감지하고, 과전류 검출 신호를 출력하는 과전류 검출 회로를 포함한다. 상기 과전류 검출 회로는, 상기 내부 구동 전압을 정전압 레벨의 상기 구동 전압으로 변환하여 상기 전압 단자로 출력하는 전압 출력 회로, 상기 출력 전류에 대응하는 제1 감지 전류 및 제2 감지 전류를 출력하는 감지부, 및 상기 제1 감지 전류가 상기 제1 기준 레벨보다 낮거나, 상기 제2 감지 전류가 상기 제2 기준 레벨보다 높을 때 상기 과전류 검출 신호를 출력하는 보호부를 포함한다.
본 발명의 다른 특징에 따른 표시 장치는: 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 상기 복수의 게이트 라인들을 구동하는 게이트 구동회로, 상기 복수의 데이터 라인들을 구동하는 데이터 구동회로, 외부로부터 제공되는 제어 신호 및 영상 신호에 응답해서 상기 게이트 구동 회로 및 상기 데이터 구동회로를 제어하고, 블랭크 신호 및 수직 개시 신호를 출력하는 구동 컨트롤러, 및 상기 블랭크 신호 및 상기 수직 개시 신호에 동기해서 동작하며, 상기 표시 패널, 상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동에 필요한 적어도 하나의 구동 전압을 발생하는 전압 발생 회로를 포함한다. 상기 전압 발생 회로는, 구동 전압을 출력하기 위한 전압 단자, 내부 구동 전압을 발생하는 전압 발생기 및 상기 내부 구동 전압을 상기 구동 전압으로 변환하여 상기 전압 단자로 제공하되, 블랭크 신호가 활성화되는 블랭크 구간동안 상기 전압 단자를 통해 흐르는 출력 전류를 감지하고, 과전류 검출 신호를 출력하는 과전류 검출 회로를 포함한다. 상기 과전류 검출 회로는, 상기 출력 전류에 대응하는 전압이 제1 기준 레벨보다 낮거나 제2 기준 레벨보다 높을 때 제1 레벨의 검출 신호를 출력하는 전류 검출기, 상기 검출 신호가 유지 기준 시간보다 길게 상기 제1 레벨로 유지될 때 노이즈 검출 신호를 출력하는 글리치 제거기, 및 소정 시간 동안 상기 노이즈 검출 신호가 복수 회 활성화될 때 상기 과전류 검출 신호를 활성화하는 노이즈 필터를 포함한다.
이와 같은 구성을 갖는 전압 발생 회로를 포함하는 표시 장치는 블랭크 구간동안 과전류를 검출함으로써 단락 위치, 패널의 크기 등과 무관하게 과전류 검출 신뢰성을 향상시킬 수 있다. 더욱이, 전압 발생 회로가 과전류 검출 신호에 대한 글리치 제거 및 노이즈 필터링을 수행함으로써 과전류 보호 기능의 민감성 및 오류를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2 및 도 3은 전압 발생 회로의 전압 단자를 통해 흐르는 전류의 정상 상태 및 과전류에 의한 비정상 상태를 예시적으로 보여주는 도면들이다.
도 4는 본 발명의 실시예에 따른 전압 발생 회로의 구성을 예시적으로 보여주는 블록도이다.
도 5는 도 4에 도시된 과전류 검출 회로의 구성을 예시적으로 보여주는 블록도이다.
도 6은 도 5에 도시된 전류 검출기의 일 실시예에 따른 구성을 보여주는 회로도이다.
도 7은 도 5에 도시된 전류 검출기의 다른 실시예에 따른 구성을 보여주는 회로도이다.
도 8은 도 5에 도시된 전류 검출기의 다른 실시예에 따른 구성을 보여주는 회로도이다.
도 9는 도 5에 도시된 글리치 제거기의 구성을 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시예에 따른 전압 발생 회로의 과전류 검출 동작에 따른 예시적 신호들의 파형도이다.
도 11은 본 발명의 실시예에 따른 글리치 제거 동작을 설명하기 위한 지연된 전류 검출 신호의 예시적 파형도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110) 및 구동 회로(120)를 포함한다. 구동 회로(120)는 타이밍 컨트롤러(121), 게이트 드라이버(122), 소스 드라이버(123) 및 전압 발생 회로(124)를 포함한다. 표시 장치(100)는 유기발광 표시 장치이거나 액정 표시 장치일 수 있다. 표시 장치(100)가 액정 표시 장치인 경우, 표시 패널(110)로 광을 제공하기 위한 백라이트 유닛을 더 포함할 수 있다.
표시 패널(110)은 복수의 데이터 라인들(DL1-DLm) 및 데이터 라인들(DL1-DLm)에 교차하여 배열된 복수의 게이트 라인들(GL1-GLn) 그리고 그들의 교차 영역에 배열된 복수의 픽셀들(PX)을 포함한다. 복수의 게이트 라인들(GL1-GLn)은 게이트 드라이버(122)로부터 제1 방향(DR1)으로 신장하고, 제2 방향(DR2)으로 순차적으로 배열된다. 복수의 데이터 라인들(DL1-DLm)은 소스 드라이버(123)로부터 제2 방향(DR2)으로 신장하고, 제1 방향(DR1)으로 순차적으로 배열된다. 복수의 데이터 라인들(DL1-DLm)과 복수의 게이트 라인들(GL1-GLn)은 서로 절연되어 있다.
각각의 픽셀(PX)은 도면에 도시되지 않았으나, 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터와 이에 연결된 액정 커패시터(crystal capacitor) 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다.
타이밍 컨트롤러(121)는 외부로부터 제공되는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 타이밍 컨트롤러(121)는 제1 제어 신호(CONT1)를 소스 드라이버(123)로 제공하고, 제2 제어 신호(CONT2)를 게이트 드라이버(122)로 제공한다. 타이밍 컨트롤러(121)는 클럭 임베디드 인터페이스(clock embedded interface) 방식의 제1 제어 신호(CONT1)를 소스 드라이버(123)로 제공할 수 있다. 제1 제어 신호(CONT1)는 영상 데이터 신호 및 클럭 신호를 포함한다. 제1 제어 신호(CONT1)는 극성 제어 신호 및 로드 신호를 더 포함할 수 있다.
소스 드라이버(123)는 타이밍 컨트롤러(121)로부터의 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1~DLm)을 구동한다. 소스 드라이버(123)는 독립된 집적 회로로 구현되어서 표시 패널(110)의 일측에 전기적으로 연결되거나 표시 패널(110) 상에 직접 실장될 수도 있다. 또한 소스 드라이버(123)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다.
게이트 드라이버(122)는 타이밍 컨트롤러(121)로부터의 제2 제어 신호(CONT2)에 응답해서 게이트 라인들(GL1~GLn)을 구동한다. 게이트 드라이버(122)는 독립된 집적 회로 칩으로 구현되어서 표시 패널의 일측에 전기적으로 연결될 수 있다. 또한 게이트 드라이버(122)는 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(110)의 소정 영역에 집적될 수 있다. 다른 실시예에서, 게이트 드라이버(122)는 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있다.
복수의 게이트 라인들(GL1~GLn) 중 하나의 게이트 라인에 게이트 온 전압이 인가된 동안 이에 연결된 한 행의 픽셀들 각각의 스위칭 트랜지스터가 턴 온 된다. 이때 소스 드라이버(123)는 제1 제어 신호(CONT1)에 포함된 영상 데이터 신호에 대응하는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)로 공급된 데이터 구동 신호들은 턴 온된 스위칭 트랜지스터를 통해 해당 픽셀(PX)에 인가된다.
전압 발생 회로(124)는 외부로부터 전원 전압(VIN)을 수신하고, 소스 드라이버(123), 게이트 드라이버(122) 및 패널(110)의 동작에 필요한 다양한 구동 전압들(예를 들면, 아날로그 전원 전압(AVDD), 감마 전압(VGMA), 게이트 온 전압(VON), 접지 전압(VSS), 공통 전압(VCOM))을 발생할 수 있다. 이하 설명에서 전압 발생 회로(124)가 5개의 구동 전압들을 발생하는 것으로 도시하고 설명하나, 다른 구동 전압들(예를 들면, 타이밍 컨트롤러로 제공하기 위한 전원 전압, 표시 패널(110)의 스토리지 커패시터(미 도시됨)로 제공하기 위한 스토리지 전압, 게이트 드라이버(122)로 제공하기 위한 게이트 오프 전압 등)을 더 발생할 수 있다.
타이밍 컨트롤러(121)는 수직 시작 신호(STV) 및 블랭크 신호(BLK)를 더 발생한다. 수직 시작 신호(STV)는 타이밍 컨트롤러(121)에서 게이트 드라이버(122)로 제공되는 제2 제어 신호(CONT2)에 포함된 신호일 수 있다.
전압 발생 회로(124)는 타이밍 컨트롤러(121)로부터의 수직 시작 신호(STV) 및 블랭크 신호(BLK)에 응답해서 구동 전압들을 발생할 수 있다. 수직 시작 신호(STV)는 한 프레임의 시작을 나타내는 신호이고, 블랭크 신호(BLK)는 한 프레임 내에서 소스 드라이버(123) 및 게이트 드라이버(122)가 데이터 라인들(DL1-DLm) 및 게이트 라인들(GL1-GLn)을 구동하지 않는 블랭크 구간동안 활성 상태(예를 들면, 로우 레벨)인 신호이다.
전압 발생 회로(124)는 다양한 구동 전압들(예를 들면, 아날로그 전원 전압(AVDD), 감마 전압(VGMA), 게이트 온 전압(VON), 접지 전압(VSS), 공통 전압(VCOM))을 출력하기 위한 전압 단자들(미 도시됨)을 더 포함할 수 있다.
도 2는 전압 발생 회로의 게이트 온 전압을 출력하는 전압 단자를 통해 흐르는 전류의 정상 상태 및 과전류에 의한 비정상 상태를 예시적으로 보여주는 도면이다.
도 3는 전압 발생 회로의 접지 전압을 출력하는 전압 단자를 통해 흐르는 전류의 정상 상태 및 과전류에 의한 비정상 상태를 예시적으로 보여주는 도면들이다.
도 1 내지 도 3을 참조하면, 전압 발생 회로(124)는 블랭크 신호(BLK)가 활성 상태인 블랭크 구간(BP)동안, 전압 단자들 중 적어도 하나의 전압 단자를 통해 과전류가 흐르는 것이 감지되면 구동 전압들의 발생을 중지할 수 있다. 예를 들어, 전압 발생 회로(124)에서 발생된 게이트 온 전압(VON) 및 접지 전압(VSS)은 게이트 드라이버(122)로 제공될 수 있다. 한 프레임(F) 내 액티브 구간동안 게이트 드라이버(122)는 게이트 라인들(GL1~GLn)을 구동하므로, 전압 발생 회로(124)의 게이트 온 전압(VON)을 출력하는 전압 단자를 통해 소정의 전류(I1)가 흐르고, 접지 전압(VSS)을 출력하는 전압 단자를 통해 소정의 전류(I2)가 흐른다.
한 프레임(F) 내 블랭크 구간(BP)동안 게이트 드라이버(122)는 게이트 라인들(GL1~GLn)을 구동하지 않으므로, 전압 발생 회로(124)의 게이트 온 전압(VON)을 출력하는 전압 단자를 통해 흐르는 전류(I1)는 0(zero)에 가깝고, 마찬가지로 접지 전압(VSS)을 출력하는 전압 단자를 통해 흐르는 전류(I2)도 0에 가깝다.
여러가지 이유로(예를 들면, 게이트 드라이버(122) 내 게이트 온 전압(VON)의 신호 라인과 접지 전압(VSS)의 신호 라인의 단락 등), 블랭크 구간(BP)동안 전압 발생 회로(124)의 게이트 온 전압(VON)을 출력하는 전압 단자를 통해 전류(I1)가 흐르고, 접지 전압(VSS)을 출력하는 전압 단자를 통해 전류(I2)가 흐른다면, 전압 발생 회로(124)는 비정상 상태로 인식한다. 전압 발생 회로(124)는 과전류가 흐르는 비정상 상태가 감지될 때 구동 전압들의 발생을 중지할 수 있다.
한 프레임(F) 내 액티브 구간(AP)에서, 전압 발생 회로(124)의 전압 단자들을 통해 흐르는 전류량은 다양한 레벨로 변화될 수 있다. 또한 구동 전압을 전달하는 신호 배선의 길이에 따라서 누설 전류 또는 단락 전류의 양이 달라질 수 있다.
본 발명의 실시예에 따른 전압 발생 회로(124)는 블랭크 구간(BP)동안 구동 전압을 출력하는 전압 단자를 통해 흐르는 전류 변화를 감지하여 과전류 검출 신뢰성을 향상시킬 수 있다.
도 4는 본 발명의 실시예에 따른 전압 발생 회로의 구성을 예시적으로 보여주는 블록도이다.
도 4를 참조하면, 전압 발생 회로(124)는 전압 단자들(P1~P5), 전압 발생기(210) 및 과전류 검출 회로(220)를 포함한다. 전압 발생기(210)는 전원 전압(VIN)을 수신하고, 내부 구동 전압들(예를 들면, 내부 아날로그 전원 전압(IAVDD), 내부 감마 전압(IVGMA), 내부 게이트 온 전압(IVON), 내부 접지 전압(IVSS), 내부 공통 전압(IVCOM))을 발생한다.
과전류 검출 회로(220)는 내부 구동 전압들(예를 들면, 내부 아날로그 전원 전압(IAVDD), 내부 감마 전압(IVGMA), 내부 게이트 온 전압(IVON), 내부 접지 전압(IVSS), 내부 공통 전압(IVCOM))을 구동 전압들(예를 들면, 아날로그 전원 전압(AVDD), 감마 전압(VGMA), 게이트 온 전압(VON), 접지 전압(VSS), 공통 전압(VCOM))로 변환하여 전압 단자들(P1~P5)로 제공하되, 블랭크 신호(BLK)가 활성화되는 블랭크 구간동안 전압 단자들(P1~P5) 각각을 통해 흐르는 출력 전류를 감지하고, 과전류 검출 신호(OVER_C)를 출력한다. 과전류 검출 회로(220)는 전압 단자들(P1~P5) 중 적어도 하나를 통해 과전류가 흐른다고 판단되면 과전류 검출 신호(OVER_C)를 활성화시킬 수 있다.
전압 발생기(210)는 과전류 검출 신호(OVER_C)가 활성화되면 내부 구동 전압들의 발생을 중지시킬 수 있다. 전압 단자들(P1~P5) 중 적어도 하나를 통해 과전류가 흐르는 경우, 전압 단자들(P1~P5)로 출력되는 구동 전압들(예를 들면, 아날로그 전원 전압(AVDD), 감마 전압(VGMA), 게이트 온 전압(VON), 접지 전압(VSS), 공통 전압(VCOM))의 발생을 중지시킴으로써 도 1에 도시된 표시 패널(110)의 오동작을 방지할 수 있을 뿐만 아니라 화재 등의 위험성이 있다.
전압 발생 회로(124)는 메모리(230)를 더 포함할 수 있다. 메모리(230)는 비휘발성 메모리(예를 들어, 하드 드라이브, 광 메모리, NAND 또는 플래시 메모리 등)로 구성될 수 있다.
과전류 검출 회로(220)는 전압 단자들(P1~P5) 중 적어도 하나를 통해 과전류가 흐른다고 판단되면 과전류 정보 신호(OVER_I)를 출력할 수 있다. 과전류 정보 신호(OVER_I)는 전압 단자들(P1~P5) 중 과전류가 흐르는 전압 단자에 대한 정보를 포함할 수 있다.
메모리(230)는 과전류 검출 회로(220)로부터의 과전류 정보 신호(OVER_I)를 저장한다. 사용자는 메모리(230)에 저장된 과전류 정보 신호(OVER_I)에 기초하여 전압 발생 회로(124)에 대한 오류 발생 원인을 조사할 수 있다.
도 5는 도 4에 도시된 과전류 검출 회로의 구성을 예시적으로 보여주는 블록도이다.
도 5를 참조하면, 과전류 검출 회로(220)는 전압 단자들(P1~P5)에 각각 대응하는 전류 검출 유닛들(221~225) 및 출력 회로(226)를 포함한다. 도 5에 도시된 예에서, 전압 단자들(P1~P5)의 수가 5이므로, 전류 검출 유닛들(221~225)의 수는 5개이나. 전압 단자들 및 전류 검출 유닛들의 수는 이에 한정되지 않는다. 전류 검출 유닛(221)은 내부 구동 전압인 내부 아날로그 전원 전압(IAVDD)을 수신해서 전압 패드(P1)로 아날로그 전원 전압(AVDD)을 출력하고, 제1 과전류 검출 신호(OVER_C1)를 출력한다. 전류 검출 유닛(222)은 내부 구동 전압인 내부 감마 전압(IVGMA)을 수신해서 전압 패드(P2)로 감마 전압(VGMA)을 출력하고, 제2 과전류 검출 신호(OVER_C2)를 출력한다.. 전류 검출 유닛(223)은 내부 구동 전압인 내부 게이트 온 전압(IVON)을 수신해서 전압 패드(P3)로 게이트 온 전압(VON)을 출력하고, 제3 과전류 검출 신호(OVER_C3)를 출력한다.. 전류 검출 유닛(224)은 내부 구동 전압인 내부 접지 전압(IVSS)을 수신해서 전압 패드(P4)로 접지 전압(VSS)을 출력하고, 제4 과전류 검출 신호(OVER_C4)를 출력한다.. 전류 검출 유닛(225)은 내부 구동 전압인 내부 공통 전압(IVCOM)을 수신해서 전압 패드(P5)로 공통 전압(VCOM)을 출력하고, 제5 과전류 검출 신호(OVER_C5)를 출력한다..
전류 검출 유닛(221)은 전류 검출기(310), 글리치 제거기(320) 및 노이즈 필터(330)를 포함한다. 전류 검출 유닛들(222~225)은 전류 검출 유닛(221)과 동일한 회로 구성을 가지고, 유사하게 동작하므로 전류 검출 유닛들(222~225)에 대한 구체적인 설명은 생략한다.
전류 검출기(310)는 내부 구동 전압들(IAVDD, IVGMA, IVON, IVSS, IVCOM)을 구동 전압들(AVDD, VGMA, VON, VSS, VCOM)로 변환하여 전압 단자들(P1~P5)로 제공하되, 블랭크 신호(BLK)가 활성화되는 블랭크 구간동안 전압 단자들(P1~P5)을 통해 흐르는 출력 전류에 대응하는 전압이 제1 기준 레벨보다 낮거나 제2 기준 레벨보다 높을 때 제1 레벨의 검출 신호(IDET1)를 출력한다. 글리치 제어기(320)는 검출 신호(IDET1)가 유지 기준 시간보다 길게 제1 레벨로 유지될 때 노이즈 검출 신호(DET1)를 출력한다. 노이즈 필터(330)는 소정 시간 동안 노이즈 검출 신호(DET1)가 복수 회 활성화될 때 제1 과전류 검출 신호(OVER_C1)를 활성화한다. 노이즈 필터(330)는 카운터(335)를 포함할 수 있다.
출력 회로(226)는 과전류 검출 유닛들(221~225)로부터의 제1 내지 제5 과전류 검출 신호들(OVER_C1~OVER_C5) 중 적어도 하나가 활성화되면, 과전류 검출 신호(OVER_C)를 활성화시킨다. 출력 회로(226)는 제1 내지 제5 과전류 검출 신호들(OVER_C1~OVER_C5) 중 활성화된 신호에 대응하는 과전류 정보 신호(OVER_I)를 출력한다.
전류 검출 유닛(221) 내 전류 검출기(310), 글리치 제거기(320) 및 노이즈 필터(330) 각각의 동작 및 회로 구성은 이하 상세히 설명된다.
도 6은 도 5에 도시된 전류 검출기의 일 실시예에 따른 구성을 보여주는 회로도이다.
도 6을 참조하면, 전류 검출기(310a)는 전압 출력 회로(410) 및 보호부(420)를 포함한다. 전압 출력 회로(410)는 내부 구동 전압(즉, 내부 아날로그 전원 전압(IAVDD))을 정전압 레벨의 구동 전압(즉, 아날로그 전원 전압(AVDD))으로 변환하여 전압 단자(P1)로 출력한다. 전압 출력 회로(410)는 비교기(411), 제1 출력 트랜지스터(T11) 및 제2 출력 트랜지스터(T12)를 포함한다. 비교기(411)는 내부 아날로그 전원 전압(IAVDD)과 아날로그 전원 전압(AVDD)을 비교하고, 비교 결과에 대응하는 전압을 출력단(인출부호 없음)으로 출력한다. 제1 출력 트랜지스터(T11)는 전원 전압(Vcc)과 연결된 제1 전극, 출력 노드(N11)와 연결된 제2 전극 및 비교기(411)의 출력단과 연결된 게이트 전극을 포함한다. 제2 출력 트랜지스터(T12)는 출력 노드(N11)와 연결된 제1 전극, 접지 단자(인출부호 없음)와 연결된 제2 전극 및 비교기(411)의 출력단과 연결된 게이트 전극을 포함한다. 일 실시예에서, 제1 출력 트랜지스터(T11)는 PMOS 트랜지스터이고, 제2 출력 트랜지스터(T12)는 NMOS 트랜지스터이다. 비교기(411)의 내부 아날로그 전원 전압(IAVDD)과 아날로그 전원 전압(AVDD)의 비교 결과에 따라서 제1 출력 트랜지스터(T11) 및 제2 출력 트랜지스터(T12) 중 어느 하나가 턴 온되어서 출력 노드(N11)로 정전압 레벨의 출력 아날로그 전원 전압(OAVDD)이 출력될 수 있다.
보호부(420)는 출력 노드(N11)와 전압 단자(P1) 사이에 연결된다. 보호부(420)는 블랭크 신호(BLK)가 활성 상태(예를 들어, 로우 레벨)인 블랭크 구간 동안, 전압 단자(P1)의 출력 전류에 대응하는 전압이 제1 기준 레벨(REF_N)보다 낮거나 제2 기준 레벨(REF_P)보다 높을 때 제1 레벨(예를 들면, 하이 레벨)의 검출 신호(IDET1)를 출력한다.
보호부(420)는 저항들(R11~R15), 제1 내지 제3 비교기들(421~423) 및 로직 회로(424)를 포함한다. 저항(R11)은 출력 노드(N11)와 전압 단자(P1) 사이에 연결된다. 저항(R12)은 출력 노드(N11)와 제1 노드(N12) 사이에 연결된다. 저항(R13)은 제1 노드(N12)와 접지 단자 사이에 연결된다. 저항(R14)은 전압 단자(P1)와 제2 노드(N13) 사이에 연결된다. 저항(R15)은 제2 노드(N13)와 접지 단자 사이에 연결된다.
제1 비교기(421)는 제1 노드(N12)의 전압과 제2 노드(N13)의 전압을 비교하고, 비교 결과에 대응하는 감지 전압(VDET1)을 출력한다. 제2 비교기(422)는 제1 기준 레벨(REF_N)과 감지 전압(VDET1)을 비교하고, 제1 비교 신호(CP11)를 출력한다. 제3 비교기(423)는 제2 기준 레벨(REF_P)과 감지 전압(VDET1)을 비교하고, 제2 비교 신호(CP12)를 출력한다. 예를 들어, 제1 기준 레벨(REF_N)은 하한 기준값이고, 제2 기준 레벨(REF_P)은 상한 기준값일 수 있다. 감지 전압(VDET1)이 하한 기준값(즉, 제1 기준 레벨(REF_N))보다 낮으면 제1 비교 신호(CP11)는 제1 레벨(예를 들면, 하이 레벨)로 천이한다. 감지 전압(VDET1)이 상한 기준값(즉, 제2 기준 레벨(REF_P))보다 높으면 제2 비교 신호(CP12)는 제1 레벨(예를 들면, 하이 레벨)로 천이한다.
로직 회로(424)는 오아 게이트(431), 인버터(432) 및 앤드 게이트(433)를 포함한다. 오아 게이트(431)는 제1 비교 신호(CP11) 및 제2 비교 신호(CP12) 중 적어도 하나가 제1 레벨(예를 들면, 하이 레벨)로 천이하면 하이 레벨의 신호를 출력한다. 인버터(432)는 블랭크 신호(BLK)를 반전시켜 출력한다. 이 실시예에서, 블랭크 신호(BLK)는 블랭크 구간동안 제2 레벨(예를 들면, 로우 레벨)로 활성화되므로, 인버터(432)를 포함하나, 블랭크 신호(BLK)가 블랭크 구간동안 제1 레벨(예를 들면, 하이 레벨)로 활성화되는 경우 로직 회로(424)는 인버터(432)를 포함하지 않을 수 있다.
블랭크 신호(BLK)가 제2 레벨(예를 들면, 로우 레벨)로 활성화된 블랭크 구간동안 도 1에 도시된 소스 드라이버(123)는 데이터 라인들(DL1-DLm)을 구동하지 않으므로(즉, 비동작 상태이므로) 아날로그 전원 전압(AVDD)을 출력하는 전압 단자(P1)를 통해 흐르는 전류는 0(zero)에 가깝다. 즉, 정상 상태에서 블랭크 구간동안 전압 단자(P1)를 통해 흐르는 전류는 실질적으로 0(zero)이다. 신호 배선들 간의 단락과 같은 이유로, 블랭크 구간동안 전압 단자(P1)를 통해 전류가 흐르는 경우(즉, 과전류 상태), 저항(R11)의 양단 즉, 출력 노드(N11)와 전압 단자(P1) 사이의 전압 차가 생긴다. 출력 노드(N11)와 전압 단자(P1) 사이의 전압 차는 전압 단자(P1)를 통해 흐르는 전류에 실질적으로 비례한다.
출력 노드(N11)와 전압 단자(P1) 사이의 전압 차에 대응하는 제1 노드(N12)와 제2 노드(N13) 사이의 전압 차가 제1 기준 레벨(REF_N)보다 낮으면 제1 비교 신호(CP11)가 제1 레벨로 되고, 제2 기준 레벨(REF_P)보다 높으면 제2 비교 신호(CP12)가 제1 레벨로 된다.
로직 회로(424)는 블랭크 구간동안 제1 비교 신호(CP11) 및 제2 비교 신호 중 적어도 하나가 제1 레벨이면, 제1 레벨의 검출 신호(IDET1)를 출력한다.
도 7은 도 5에 도시된 전류 검출기의 다른 실시예에 따른 구성을 보여주는 회로도이다.
도 7을 참조하면, 전류 검출기(310b)는 전압 출력 회로(510) 및 보호부(530)를 포함한다. 전압 출력 회로(410)는 비교기(511), 제1 출력 트랜지스터(T21) 및 제2 출력 트랜지스터(T22)를 포함한다. 전압 출력 회로(510)는 앞서 도 6에서 설명한 전압 출력 회로(410)와 유사한 구성을 가지므로, 중복되는 설명은 생략한다.
보호부(530)는 저항들(R21, R22, R23, R24), 제1 비교기(531), 제2 비교기(532), 제3 비교기(533) 및 로직 회로(534)를 포함한다. 저항(R21)은 제1 출력 트랜지스터(T21)의 제1 전극의 전압 즉, 제1 검출 전압(V11)이 제공되는 제1 노드(N21)와 제3 노드(N23) 사이에 연결된다. 저항(N22)은 제3 노드(N23)와 접지 단자 사이에 연결된다. 저항(R23)은 제1 출력 트랜지스터(T21)의 제2 전극의 전압 즉, 제2 검출 전압(V12)이 제공되는 제2 노드(N22)와 제4 노드(N24) 사이에 연결된다. 저항(N24)은 제4 노드(N24)와 접지 단자 사이에 연결된다. 제2 노드(N22)는 제1 출력 트랜지스터(T21)의 제2 전극뿐만 아니라 제2 출력 트랜지스터(T22)의 제1 전극 및 전압 단자(P1)와 공통으로 연결된 노드이다.
제1 비교기(531)는 전압 단자(P1)로 출력되는 아날로그 전원 전압(AVDD)과 제1 기준 레벨(REF_N)을 비교하고, 제1 비교 신호(CP21)를 출력한다.
제2 비교기(532)는 제3 노드(N23)의 전압과 제4 노드(N24)의 전압을 비교하고, 비교 결과에 대응하는 감지 전압(VDET2)을 출력한다.
제3 비교기(533)는 감지 전압(VDET2)과 제2 기준 레벨(REF_P)을 비교하고, 비교 결과에 대응하는 제2 비교 신호(CP22)를 출력한다.
로직 회로(534)는 오아 게이트(541), 인버터(542) 및 앤드 게이트(543)를 포함한다. 로직 회로(534)의 구성 및 동작은 도 6에 도시된 로직 회로(424)와 유사하므로 중복되는 설명은 생략한다.
이 실시예에서, 제1 출력 트랜지스터(T21)는 PMOS 트랜지스터이고, 제2 출력 트랜지스터(T22)는 NMOS 트랜지스터이다. 제1 출력 트랜지스터(T21) 및 제2 출력 트랜지스터(T22) 각각은 내부 저항(Ron)을 갖는다.
앞서 설명한 바와 같이, 정상 상태에서 블랭크 구간동안 전압 단자(P1)를 통해 흐르는 전류는 실질적으로 0(zero)이다. 신호 배선들 간의 단락과 같은 이유로, 블랭크 구간동안 전압 단자(P1)를 통해 전류가 흐르는 경우, 제1 출력 트랜지스터(T21)의 제1 전극(즉, 제1 노드(N21))과 제2 전극(즉, 제2 노드(N22)) 사이의 전압 차가 생긴다. 제1 노드(N21)와 제2 노드(N22) 사이의 전압 차에 대응하는 제3 노드(N23)와 제4 노드(N24) 사이의 사이의 전압 차가 제2 기준 레벨(REF_P)보다 높으면 제2 비교 신호(CP22)가 제1 레벨로 된다.
블랭크 구간동안 전압 단자(P1)를 통해 전류가 흐르는 경우, 제2 출력 트랜지스터(T22)의 제1 전극(즉, 전압 단자(P1))과 제2 전극(즉, 접지 단자) 사이의 전압 차가 생긴다. 전압 단자(P1)의 전압(즉, 아날로그 전원 전압(AVDD))이 제2 기준 레벨(REF_N)보다 낮으면 제1 비교 신호(CP21)가 제1 레벨로 된다.
로직 회로(424)는 블랭크 구간동안 제1 비교 신호(CP11) 및 제2 비교 신호 중 적어도 하나가 제1 레벨이면, 제1 레벨의 검출 신호(IDET1)를 출력한다.
도 8은 도 5에 도시된 전류 검출기의 다른 실시예에 따른 구성을 보여주는 회로도이다.
도 8을 참조하면, 전류 검출기(310c)는 전압 출력 회로(610), 감지부(620) 및 보호부(630)를 포함한다. 전압 출력 회로(610)는 내부 구동 전압(즉, 내부 아날로그 전원 전압(IAVDD))을 정전압 레벨의 구동 전압(즉, 아날로그 전원 전압(AVDD))으로 변환하여 전압 단자(P1)로 출력한다. 전압 출력 회로(610)는 비교기(611), 제1 출력 트랜지스터(T31) 및 제2 출력 트랜지스터(T32)를 포함한다. 비교기(611)는 내부 아날로그 전원 전압(IAVDD)과 아날로그 전원 전압(AVDD)을 비교하고, 비교 결과에 대응하는 전압을 출력단(인출부호 없음)으로 출력한다. 제1 출력 트랜지스터(T31)는 전원 전압(Vcc)과 연결된 제1 전극, 전압 단자(P1)와 연결된 제2 전극 및 비교기(611)의 출력단과 연결된 게이트 전극을 포함한다. 제2 출력 트랜지스터(T32)는 전압 단자(P1) 와 연결된 제1 전극, 접지 단자(인출부호 없음)와 연결된 제2 전극 및 비교기(611)의 출력단과 연결된 게이트 전극을 포함한다. 일 실시예에서, 제1 출력 트랜지스터(T31)는 PMOS 트랜지스터이고, 제2 출력 트랜지스터(T32)는 NMOS 트랜지스터이다. 비교기(611)의 내부 아날로그 전원 전압(IAVDD)과 아날로그 전원 전압(AVDD)의 비교 결과에 따라서 제1 출력 트랜지스터(T31) 및 제2 출력 트랜지스터(T32) 중 어느 하나가 턴 온되어서 전압 단자(P1)로 정전압 레벨의 아날로그 전원 전압(AVDD)이 출력될 수 있다.
이 실시예에서, 제1 미러 트랜지스터(T41)는 제1 출력 트랜지스터(T31)보다 작은 채널 길이를 갖는다. 다른 예에서, 제1 미러 트랜지스터(T41)는 제1 출력 트랜지스터(T31)와 동일한 채널 길이를 가질 수 있다.
이 실시예에서, 제2 내지 제3 미러 트랜지스터들(T42~T44) 각각은 제2 출력 트랜지스터(T32)보다 작은 채널 길이를 갖는다. 다른 예에서, 제2 내지 제3 미러 트랜지스터들(T42~T44) 각각은 제2 출력 트랜지스터(T32)와 동일한 채널 길이를 가질 수 있다.
감지부(620)는 제1 내지 제4 미러 트랜지스터들(T41~T44) 및 저항들(R41, R42)을 포함한다. 제1 미러 트랜지스터(T41)는 전원 전압(Vdd)을 수신하는 제1 전극, 제2 전극 및 상기 출력 전압을 수신하는 게이트 전극을 포함한다. 저항(R41)은 제1 미러 트랜지스터(T41)의 제2 전극과 접지 단자 사이에 연결된다. 제2 미러 트랜지스터(T42)는 전원 전압(Vdd)을 수신하는 제1 전극, 제2 전극 및 제2 전극에 연결된 게이트 전극을 포함한다. 이 실시예에서, 전원 전압(Vcc)과 전원 전압(Vdd)은 서로 같거나 다른 전압들일 수 있다. 저항(R42)은 제2 미러 트랜지스터(T42)의 제2 전극과 접지 단자 사이에 연결된다. 제3 미러 트랜지스터(T43)는 전원 전압(Vdd)을 수신하는 제1 전극, 제1 노드(N31)와 연결된 제2 전극 및 제2 미러 트랜지스터의 게이트 전극과 연결된 게이트 전극을 포함한다. 제4 미러 트랜지스터(T44)는 제1 노드(N31)와 연결된 제1 전극, 접지 단자와 연결된 제2 전극 및 비교기(611)의 출력단과 연결된 게이트 전극을 포함한다. 제1 미러 트랜지스터(T41)의 제2 전극의 전압은 제1 감지 전압(V21)으로 출력되고, 제2 미러 트랜지스터(T42)의 제2 전극의 전압은 제2 감지 전압(V22)으로 출력된다.
보호부(630)는 블랭크 신호(BLK)가 활성 상태(예를 들어, 로우 레벨)인 블랭크 구간 동안, 제1 감지 전압(V21)의 전압 레벨이 제2 기준 레벨보다 높거나, 제2 감지 전압(V22)의 전압레벨이 제1 기준 레벨보다 낮을 때 상기 제1 레벨의 검출 신호(IDET1)를 출력한다.
보호부(630)는 제1 비교기(631), 제2 비교기(632) 및 로직 회로(633)를 포함한다. 제1 비교기(631)는 제2 감지 전압(V22)과 제1 기준 레벨을 비교하고, 제1 비교 신호(CP31)를 출력한다. 제2 비교기(423)는 제2 기준 레벨(REF_P)과 제1 감지 전압(VDET1)을 비교하고, 제2 비교 신호(CP32)를 출력한다. 예를 들어, 제1 기준 레벨(REF_N)은 하한 기준값이고, 제2 기준 레벨(REF_P)은 상한 기준값일 수 있다. 제2 감지 전압(VD22)이 하한 기준값(즉, 제1 기준 레벨(REF_N))보다 낮으면 제1 비교 신호(CP31)는 제1 레벨(예를 들면, 하이 레벨)로 천이한다. 제1 감지 전압(V21)이 상한 기준값(즉, 제2 기준 레벨(REF_P))보다 높으면 제2 비교 신호(CP32)는 제1 레벨(예를 들면, 하이 레벨)로 천이한다.
로직 회로(633)는 오아 게이트(641), 인버터(642) 및 앤드 게이트(643)를 포함한다. 오아 게이트(641)는 제1 비교 신호(CP31) 및 제2 비교 신호(CP32) 중 적어도 하나가 제1 레벨(예를 들면, 하이 레벨)로 천이하면 하이 레벨의 신호를 출력한다. 인버터(642)는 블랭크 신호(BLK)를 반전시켜 출력한다. 이 실시예에서, 블랭크 신호(BLK)는 블랭크 구간동안 제2 레벨(예를 들면, 로우 레벨)로 활성화되므로, 인버터(432)를 포함하나, 블랭크 신호(BLK)가 블랭크 구간동안 제1 레벨(예를 들면, 하이 레벨)로 활성화되는 경우 로직 회로(633)는 인버터(642)를 포함하지 않을 수 있다.
블랭크 신호(BLK)가 제2 레벨(예를 들면, 로우 레벨)로 활성화된 블랭크 구간동안 도 1에 도시된 소스 드라이버(123)는 데이터 라인들(DL1-DLm)을 구동하지 않으므로(즉, 비동작 상태이므로) 아날로그 전원 전압(AVDD)을 출력하는 전압 단자(P1)를 통해 흐르는 전류는 0(zero)에 가깝다. 즉, 정상 상태에서 블랭크 구간동안 전압 단자(P1)를 통해 흐르는 전류는 실질적으로 0(zero)이다. 신호 배선들 간의 단락과 같은 이유로, 블랭크 구간동안 비교기(611)의 출력단으로 로우 레벨의 신호가 출력될 때 전압 단자(P1)를 통해 전류가 흐르는 경우(즉, 과전류 상태), 제1 출력 트랜지스터(T31)의 제1 전극과 제2 전극 사이에 전류가 흐르고, 또한 제1 미러 트랜지스터(T4)의 제1 전극과 제2 전극 사이에 전류가 흐른다. 유사하게, 블랭크 구간동안 비교기(611)의 출력단으로 하이 레벨의 신호가 출력될 때 전압 단자(P1)를 통해 전류가 흐르는 경우(즉, 과전류 상태), 제2 출력 트랜지스터(T32)의 제1 전극과 제2 전극 사이에 전류가 흐르고, 또한 제1 미러 트랜지스터(T4)의 제1 전극과 제2 전극 사이에 전류가 흐른다. 즉, 감지부(620)는 전압 단자(P1)를 통해 흐르는 전류에 대응하는 제1 감지 전압(VDET1) 및 제2 감지 전압(VDET2) 중 어느 하나를 출력할 수 있다.
도 9는 도 5에 도시된 글리치 제거기의 구성을 예시적으로 보여주는 블록도이다. 도 10은 본 발명의 실시예에 따른 전압 발생 회로의 과전류 검출 동작에 따른 예시적 신호들의 파형도이다.
도 9 및 도 10을 참조하면, 글리치 제거기(320)는 마스킹 지연 회로(321) 및 키핑 타이머(422)를 포함한다. 마스킹 지연 회로(321)는 도 5에 도시된 전류 검출기(310)로부터 출력되는 검출 신호(IDET1)를 수신하고, 마스킹 지연 시간(M_T)이 경과한 후 지연된 검출 신호(IDET_D)를 출력한다.
한 프레임(F) 내 액티브 구간(AP)에서 블랭크 구간(BP)으로 변경될 때 전압 단자(P1)로 흐르는 전류는 소정 시간이 경과한 후 안정된 레벨로 유지될 수 있다. 마스킹 지연 회로(321)는 검출 신호(IDET1)가 제1 레벨(예를 들면, 하이 레벨)로 천이하고 나서부터 소정의 마스킹 지연 시간(M_T)(예를 들면, 50us)이 경과할 때까지 지연된 검출 신호(IDET_D)를 출력하지 않는다. 마스킹 지연 회로(321)는 소정의 마스킹 지연 시간(M_T)이 경과한 후, 그 때부터 수신되는 검출 신호(IDET1)를 지연된 검출 신호(IDET_D)로서 출력한다.
이와 같은 실시예에 의하면, 액티브 구간(AP)에서 블랭크 구간(BP)으로 상태가 변화할 때 전류(I1)의 노이즈 성분에 의해 과전류가 발생하는 것으로 오인되는 것을 최소화할 수 있다.
키핑 카운터(322)는 지연된 검출 신호(IDET_D)가 제1 레벨인 동안 카운트 업하고, 카운트 값이 키핑 시간(K_T)에 대응할 때 노이즈 검출 신호(DET1)를 출력한다.
도 11은 도 9에 도시된 키핑 타이머의 글리치 제거 동작을 설명하기 위한 지연된 검출 신호를 예시적으로 보여주는 파형도이다.
도 9, 도 10 및 도 11을 참조하면, 블랭크 구간(BP)동안 전압 단자(P1)로 흐르는 전류(I1)가 일시적으로 변화하는 경우, 지연된 검출 신호(IDET_D)도 전류(I1)의 변화에 따라서 변화할 수 있다.
키핑 카운터(322)는 지연된 검출 신호(IDET_D)가 제1 레벨인 동안 카운트 업하되, 지연된 검출 신호(IDET_D)가 제2 레벨(예를 들면, 로우 레벨)로 유지되는 시간이 소정의 시간(예를 들면, 5us) 이내이면 카운터를 리셋하지 않고, 카운트 업 동작을 유지한다.
도 11에 도시된 예와 같이, 만일 지연된 검출 신호(IDET_D)가 제2 레벨(예를 들면, 로우 레벨)로 유지되는 시간이 소정의 시간(예를 들면, 5us)보다 긴 7us이면, 키핑 카운터(322)는 카운트 값을 리셋한다.
예컨대, 키핑 카운터(322)는 지연된 검출 신호(IDET_D)가 제2 레벨(예를 들면, 로우 레벨)에서 제1 레벨(예를 들면, 하이 레벨)로 천이하는 시점(t1)에 카운트 업 동작을 시작한다. 지연된 검출 신호(IDET_D)가 제2 레벨로 유지되는 시간이 소정의 시간(예를 들면, 5us)보다 긴 것으로 판별된 시점(t2)에 키핑 카운터(322)는 리셋한다. 이 때, 지연된 검출 신호(IDET_D)는 다시 하이 레벨로 천이하므로 키핑 카운터(322)는 카운트 업 동작을 시작한다. 시점(t3)에서, 지연된 검출 신호(IDET_D)가 제2 레벨로 유지되는 시간이 소정의 시간(예를 들면, 5us)보다 짧은 것으로 판별되면, 키핑 카운터(322)는 카운트 업 동작을 유지한다.
시점(t4)에서, 카운트 값이 소정 값(예를 들면, 50us에 대응하는 값)에 도달하면, 키핑 카운터(322)는 노이즈 검출 신호(DET1)를 제1 레벨(예를 들면, 하이 레벨)로 활성화시킨다.
도 5 및 도 9를 참조하면, 노이즈 필터(330)는 수직 개시 신호(STV)가 활성화될 때 노이즈 검출 신호(DET1)가 제1 레벨로 활성화되면 카운터(335)의 카운트 값(CNT)을 업 시킨다. 소정 시간(예를 들면, 32 프레임) 내에 카운터(335)의 카운트 값(CNT)이 소정 값(예를 들면, 4)에 도달하면, 노이즈 필터(330)는 제1 과전류 검출 신호(OVER_C1)를 제1 레벨로 활성화된다.
즉, 노이즈 필터(330)는 32 프레임 내에 과전류가 흐른다고 판단되는 프레임이 4개 이상일 때 제1 과전류 검출 신호(OVER_C1)를 제1 레벨로 활성화시킬 수 있다.
전류 검출기(310)는 도 6 내지 도 8에 도시된 실시예들에 의해서 블랭크 구간동안 전압 패드(P1)를 통해 과전류가 흐르는 지의 여부를 정확하게 판별할 수 있다. 글리치 제거기(320) 및 노이즈 필터(330)는 전류 검출기(310)에 의해서 판별된 과전류 상태가 노이즈 등에 의한 일시적 상태인지를 판별할 수 있다.
본 발명의 실시예에 의하면, 표시 장치의 블랭크 구간동안 과전류를 검출함으로써 단락 배선의 위치, 패널의 크기 등과 무관하게 과전류 검출 신뢰성을 향상시킬 수 있다. 더욱이, 과전류 검출 신호에 대한 글리치 제거 및 노이즈 필터링을 수행함으로써 과전류 보호 기능의 민감성 및 오류를 방지할 수 있다.

Claims (20)

  1. 구동 전압을 출력하기 위한 전압 단자;
    내부 구동 전압을 발생하는 전압 발생기; 및
    상기 내부 구동 전압을 상기 구동 전압으로 변환하여 상기 전압 단자로 제공하고, 과전류 검출 신호를 출력하는 과전류 검출 회로를 포함하며,
    상기 과전류 검출 회로는,
    상기 내부 구동 전압을 상기 구동 전압으로 변환하여 상기 전압 단자로 제공하되, 블랭크 신호가 활성화되는 블랭크 구간동안 상기 전압 단자를 통해 흐르는 출력 전류에 대응하는 전압이 제1 기준 레벨보다 낮거나 제2 기준 레벨보다 높을 때 제1 레벨의 검출 신호를 출력하는 전류 검출기;
    상기 검출 신호가 유지 기준 시간보다 길게 상기 제1 레벨로 유지될 때 노이즈 검출 신호를 출력하는 글리치 제거기; 및
    소정 시간 동안 상기 노이즈 검출 신호가 복수 회 활성화될 때 상기 과전류 검출 신호를 활성화하는 노이즈 필터를 포함하는 것을 특징으로 하는 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 전류 검출기는,
    상기 내부 구동 전압을 정전압 레벨의 상기 구동 전압으로 변환하여 상기 전압 단자로 출력하는 전압 출력 회로;
    상기 출력 전류에 대응하는 제1 감지 전압 및 제2 감지 전압을 출력하는 감지부; 및
    상기 제1 감지 전압의 전압 레벨이 상기 제1 기준 레벨보다 낮거나, 상기 제2 감지 전압의 전압레벨이 상기 제2 기준 레벨보다 높을 때 상기 제1 레벨의 상기 검출 신호를 출력하는 보호부를 포함하는 것을 특징으로 하는 전압 발생 회로.
  3. 제 2 항에 있어서,
    상기 전압 출력 회로는,
    상기 내부 구동 전압 및 상기 전압 단자로 출력되는 상기 구동 전압을 비교하고, 비교 결과에 대응하는 전압을 출력단으로 출력하는 비교기;
    제1 전원 전압을 수신하는 제1 전극, 상기 전압 단자와 연결된 제2 전극 및 상기 비교기의상기 출력단과 연결된 게이트 전극을 포함하는 제1 출력 트랜지스터; 및
    상기 전압 단자와 연결된 제1 전극, 접지 단자와 연결된 제2 패드 및 상기 비교기의 상기출력단과 연결된 게이트 전극을 포함하는 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 회로.
  4. 제 3 항에 있어서,
    상기 감지부는,
    제2 전원 전압을 수신하는 제1 전극, 제2 전극 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제1 미러 트랜지스터;
    상기 제1 미러 트랜지스터의 상기 제2 전극과 상기 접지 단자 사이에 연결된 제1 저항;
    상기 제2 전원 전압을 수신하는 제1 전극, 제2 전극 및 상기 제2 전극에 연결된 게이트 전극을 포함하는 제2 미러 트랜지스터;
    상기 제2 미러 트랜지스터의 상기 제2 전극과 상기 접지 단자 사이에 연결된 제2 저항;
    상기 제2 전원 전압을 수신하는 제1 전극, 제1 노드와 연결된 제2 전극 및 상기 제2 미러 트랜지스터의 게이트 전극과 연결된 게이트 전극을 포함하는 제3 미러 트랜지스터; 및
    상기 제1 노드와 연결된 제1 전극, 상기 접지 단자와 연결된 제2 전극 및 상기 비교기의 상기 출력단과 연결된 게이트 전극을 포함하는 제4 미러 트랜지스터를 포함하며,
    상기 제1 미러 트랜지스터의 상기 제2 전극의 전압은 상기 제1 감지 전압이고, 상기 제2 미러 트랜지스터의 상기 제2 전극의 전압은 상기 제2 감지 전압인 것을 특징으로 하는 전압 발생 회로.
  5. 제 4 항에 있어서,
    상기 제1 미러 트랜지스터는 상기 제1 출력 트랜지스터보다 작은 채널 길이를 갖는 것을 특징으로 하는 전압 발생 회로.
  6. 제 2 항에 있어서,
    상기 보호부는,
    상기 제1 감지 전압과 상기 제1 기준 레벨을 비교하고, 제1 비교 신호를 출력하는 제1 비교기;
    상기 제2 감지 전압과 상기 제2 기준 레벨을 비교하고, 제2 비교 신호를 출력하는 제2 비교기; 및
    상기 제1 비교 신호 및 상기 제2 비교 신호 중 적어도 하나가 제1 레벨로 활성화되고, 상기 블랭크 구간동안 상기 제1 레벨의 상기 검출 신호를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 전압 발생 회로.
  7. 제 1 항에 있어서,
    상기 전압 발생기는,
    상기 과전류 검출 신호에 응답해서 상기 내부 구동 전압의 발생을 중지하는 것을 특징으로 하는 전압 발생 회로.
  8. 제 1 항에 있어서,
    상기 과전류 검출 회로는 과전류가 흐르는 전압 단자에 대응하는 과전류 정보 신호를 더 출력하고,
    상기 과전류 정보 신호를 저장하는 메모리를 더 포함하는 것을 특징으로 하는 전압 발생 회로.
  9. 제 1 항에 있어서,
    상기 글리치 제거기는,
    상기 검출 신호를 수신하고, 상기 검출 신호가 활성화된 시점부터 마스킹 지연 시간이 경과된 후 수신되는 상기 검출 신호를 지연된 검출 신호로서 출력하는 지연 회로; 및
    상기 지연된 검출 신호가 상기 제1 레벨인 동안 카운트 업하고, 카운트 값이 키핑 시간에 대응할 때 상기 노이즈 검출 신호를 출력하는 키핑 카운터를 포함하되,
    상기 키핑 카운터는 상기 지연된 검출 신호가 상기 제1 레벨이 아닌 시간이 소정 시간 이상일 때 리셋되는 것을 특징으로 하는 전압 발생 회로.
  10. 제 1 항에 있어서,
    상기 노이즈 필터는,
    수직 개시 신호를 수신하고, 상기 수직 개시 신호의 소정 주기동안 상기 노이즈 검출 신호에 동기해서 카운트 업하고, 카운트 값이 소정 값에 도달할 때 상기 과전류 검출 신호를 활성화하는 카운터를 포함하는 것을 특징으로 하는 전압 발생 회로.
  11. 제 1 항에 있어서,
    상기 전류 검출기는,
    상기 내부 구동 전압을 정전압 레벨의 출력 구동 전압으로 변환해서 출력 노드로 출력하는 전압 출력 회로; 및
    상기 출력 노드와 상기 전압 단자 사이에 연결되고, 상기 블랭크 구간동안 상기 전압 단자의 상기 출력 전류에 대응하는 전압이 제1 기준 레벨보다 낮거나 제2 기준 레벨보다 높을 때 제1 레벨의 검출 신호를 출력하는 보호부를 포함하는 것을 특징으로 하는 전압 발생 회로.
  12. 제 11 항에 있어서,
    상기 보호부는,
    상기 출력 노드와 상기 전압 단자 사이에 연결된 제1 저항;
    상기 출력 노드와 제1 노드 사이에 연결된 제2 저항;
    상기 제1 노드와 접지 단자 사이에 연결된 제3 저항;
    상기 출력 패드와 제2 노드 사이에 연결된 제4 저항;
    상기 제2 노드와 상기 접지 단자 사이에 연결된 제5 저항;
    상기 제1 노드와 상기 제2 노드의 전압을 비교하고, 감지 전압을 출력하는 제1 비교기;
    상기 감지 전압과 상기 제1 기준 레벨을 비교하고, 제1 비교 신호를 출력하는 제2 비교기;
    상기 감지 전압과 상기 제2 기준 레벨을 비교하고, 제2 비교 신호를 출력하는 제3 비교기; 및
    상기 제1 비교 신호 및 상기 제2 비교 신호 중 적어도 하나가 제1 레벨로 활성화되고, 상기 블랭크 구간동안 상기 제1 레벨의 상기 검출 신호를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 전압 발생 회로.
  13. 제 1 항에 있어서,
    상기 전류 검출기는,
    상기 내부 구동 전압 및 상기 전압 단자로 출력되는 상기 구동 전압을 비교하고, 출력 전압을 출력하는 비교기;
    전원 전압을 수신하는 제1 전극, 상기 전압 단자와 연결된 제2 전극 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제1 출력 트랜지스터;
    상기 전압 단자와 연결된 제1 전극, 접지 단자와 연결된 제2 패드 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제2 출력 트랜지스터;
    상기 제1 출력 트랜지스터의 상기 제1 전극의 전압 및 상기 제1 출력 트랜지스터의 상기 제2 전극의 전압을 비교하고, 감지 전압을 출력하는 제1 비교기;
    상기 감지 전압과 상기 제2 기준 레벨을 비교하고, 제1 비교 신호를 출력하는 제2 비교기;
    상기 제2 출력 트랜지스터의 상기 제1 전극의 전압과 상기 제1 기준 레벨을 비교하고, 제2 비교 신호를 출력하는 제3 비교기; 및
    상기 제1 비교 신호 및 상기 제2 비교 신호 중 적어도 하나가 제1 레벨로 활성화되고, 상기 블랭크 구간동안 상기 제1 레벨의 상기 검출 신호를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 전압 발생 회로.
  14. 구동 전압을 출력하기 위한 전압 단자; 및
    상기 전압 단자로 상기 구동 전압을 발생하는 전압 발생 유닛을 포함하되;
    상기 전압 발생 유닛은,
    내부 구동 전압을 발생하는 전압 발생기; 및
    상기 내부 구동 전압을 상기 구동 전압으로 변환하여 상기 전압 단자로 제공하되, 상기 전압 단자를 통해 흐르는 출력 전류를 감지하고, 과전류 검출 신호를 출력하는 과전류 검출 회로를 포함하며,
    상기 과전류 검출 회로는,
    상기 내부 구동 전압을 정전압 레벨의 상기 구동 전압으로 변환하여 상기 전압 단자로 출력하는 전압 출력 회로;
    상기 출력 전류에 대응하는 제1 감지 전류 및 제2 감지 전류를 출력하는 감지부; 및
    상기 제1 감지 전류가 상기 제1 기준 레벨보다 낮거나, 상기 제2 감지 전류가 상기 제2 기준 레벨보다 높을 때 상기 과전류 검출 신호를 출력하는 보호부를 포함하는 것을 특징으로 하는 전압 발생 회로.
  15. 제 14 항에 있어서,
    상기 전압 출력 회로는,
    상기 내부 구동 전압 및 상기 전압 단자로 출력되는 상기 구동 전압을 비교하고, 출력 전압을 출력하는 비교기; 및
    제1 전원 전압을 수신하는 제1 전극, 상기 전압 단자와 연결된 제2 전극 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제1 출력 트랜지스터; 및
    상기 전압 단자와 연결된 제1 전극, 접지 단자와 연결된 제2 패드 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 회로.
  16. 제 15 항에 있어서,
    상기 감지부는,
    제2 전원 전압을 수신하는 제1 전극, 제2 전극 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제1 미러 트랜지스터;
    상기 제1 미러 트랜지스터의 상기 제2 전극과 상기 접지 단자 사이에 연결된 제1 저항;
    상기 제2 전원 전압을 수신하는 제1 전극, 제2 전극 및 상기 제2 전극에 연결된 게이트 전극을 포함하는 제2 미러 트랜지스터;
    상기 제2 미러 트랜지스터의 상기 제2 전극과 상기 접지 단자 사이에 연결된 제2 저항; 및
    상기 제2 미러 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 접지 단자와 연결된 제2 전극 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제3 미러 트랜지스터를 포함하며,
    상기 제1 미러 트랜지스터의 상기 제2 전극의 전압은 상기 제1 감지 전압이고, 상기 제2 미러 트랜지스터의 상기 제2 전극의 전압은 상기 제2 감지 전압인 것을 특징으로 하는 전압 발생 회로.
  17. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널;
    상기 복수의 게이트 라인들을 구동하는 게이트 구동회로;
    상기 복수의 데이터 라인들을 구동하는 데이터 구동회로;
    외부로부터 제공되는 제어 신호 및 영상 신호에 응답해서 상기 게이트 구동 회로 및 상기 데이터 구동회로를 제어하고, 블랭크 신호 및 수직 개시 신호를 출력하는 구동 컨트롤러; 및
    상기 블랭크 신호 및 상기 수직 개시 신호에 동기해서 동작하며, 상기 표시 패널, 상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동에 필요한 적어도 하나의 구동 전압을 발생하는 전압 발생 회로를 포함하며,
    상기 전압 발생 회로는,
    구동 전압을 출력하기 위한 전압 단자;
    내부 구동 전압을 발생하는 전압 발생기; 및
    상기 내부 구동 전압을 상기 구동 전압으로 변환하여 상기 전압 단자로 제공하되, 블랭크 신호가 활성화되는 블랭크 구간동안 상기 전압 단자를 통해 흐르는 출력 전류를 감지하고, 과전류 검출 신호를 출력하는 과전류 검출 회로를 포함하며,
    상기 과전류 검출 회로는,
    상기 출력 전류에 대응하는 전압이 제1 기준 레벨보다 낮거나 제2 기준 레벨보다 높을 때 제1 레벨의 검출 신호를 출력하는 전류 검출기;
    상기 검출 신호가 유지 기준 시간보다 길게 상기 제1 레벨로 유지될 때 노이즈 검출 신호를 출력하는 글리치 제거기; 및
    소정 시간 동안 상기 노이즈 검출 신호가 복수 회 활성화될 때 상기 과전류 검출 신호를 활성화하는 노이즈 필터를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 전류 검출기는,
    상기 내부 구동 전압을 정전압 레벨의 상기 구동 전압으로 변환하여 상기 전압 단자로 출력하는 전압 출력 회로;
    상기 출력 전류에 대응하는 제1 감지 전압 및 제2 감지 전압을 출력하는 감지부; 및
    상기 제1 감지 전압의 전압 레벨이 상기 제1 기준 레벨보다 낮거나, 상기 제2 감지 전압의 전압레벨이 상기 제2 기준 레벨보다 높을 때 상기 제1 레벨의 상기 검출 신호를 출력하는 보호부를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제 18 항에 있어서,
    상기 전압 출력 회로는,
    상기 내부 구동 전압 및 상기 전압 단자로 출력되는 상기 구동 전압을 비교하고, 출력 전압을 출력하는 비교기; 및
    제1 전원 전압을 수신하는 제1 전극, 상기 전압 단자와 연결된 제2 전극 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제1 출력 트랜지스터; 및
    상기 전압 단자와 연결된 제1 전극, 접지 단자와 연결된 제2 패드 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  20. 제 19 항에 있어서,
    상기 감지부는,
    제2 전원 전압을 수신하는 제1 전극, 제2 전극 및 상기 출력 전압을 수신하는 게이트 전극을 포함하는 제1 미러 트랜지스터;
    상기 제1 미러 트랜지스터의 상기 제2 전극과 상기 접지 단자 사이에 연결된 제1 저항;
    상기 제2 전원 전압을 수신하는 제1 전극, 제2 전극 및 상기 제2 전극에 연결된 게이트 전극을 포함하는 제2 미러 트랜지스터;
    상기 제2 미러 트랜지스터의 상기 제2 전극과 상기 접지 단자 사이에 연결된 제2 저항;
    상기 제2 전원 전압을 수신하는 제1 전극, 제1 노드와 연결된 제2 전극 및 상기 제2 미러 트랜지스터의 게이트 전극과 연결된 게이트 전극을 포함하는 제3 미러 트랜지스터; 및
    상기 제1 노드와 연결된 제1 전극, 상기 접지 단자와 연결된 제2 전극 및 상기 비교기의 출력단과 연결된 게이트 전극을 포함하는 제4 미러 트랜지스터를 포함하며,
    상기 제1 미러 트랜지스터의 상기 제2 전극의 전압은 상기 제1 감지 전압이고, 상기 제2 미러 트랜지스터의 상기 제2 전극의 전압은 상기 제2 감지 전압인 것을 특징으로 하는 표시 장치.
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