KR20150078447A - 반도체 기판의 접합 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 기판의 접합 방법은 제1 반도체 기판 위에 정렬 키를 형성하는 단계, 상기 제1 반도체 기판 및 상기 정렬 키 위에 절연막을 형성하는 단계, 상기 절연막 위에 제1 금속층 패턴 및 제2 금속층 패턴을 형성하는 단계, 제2 반도체 기판 위에 제1 돌출부, 제2 돌출부 및 상기 제1 돌출부와 상기 제2 돌출부 사이에 위치하는 정렬 홈을 형성하는 단계, 상기 제1 돌출부 및 상기 제2 돌출부 위에 각각 제3 금속층 패턴 및 제4 금속층 패턴을 형성하는 단계, 그리고 상기 제1 반도체 기판 및 상기 제2 반도체 기판을 접합하는 단계를 포함하고, 상기 제1 반도체 기판 및 상기 제2 반도체 기판의 접합 시, 상기 정렬 키는 상기 정렬 홈에 위치한다.

Description

반도체 기판의 접합 방법{METHOD FOR JUNCTION OF SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 기판의 접합 방법에 관한 것이다. 더욱 상세하게는 금속층이 형성된 반도체 기판의 접합 방법에 관한 것이다.
일반적으로 하나의 반도체 기판에 금속층 및 절연막을 증착하거나, 미세 패턴을 형성함으로써, 반도체 소자를 형성한다. 또한, 금속층 및 절연막과 같은 박막 층 및 미세 패턴이 형성되어 있는 두 개 또는 그 이상의 반도체 기판을 접합하여 반도체 소자를 형성할 수도 있다.
여기서, 반도체 기판이란 반도체 원료를 육성하여 로드상으로 단결정화 시키고, 이것을 결정방위를 따라 얇게 따내어 연마 및 폴리쉬 등으로 마무리한 것을 의미하며, 웨이퍼(wafer)라고도 한다.
두 개 이상의 반도체 기판을 접합 시, 반도체 기판을 정렬할 때 발생되는 오차를 고려해야 한다. 일반적으로, 반도체 기판의 정렬은 광학 측정 방식을 이용하여 반도체 기판에 형성된 정렬 키를 맞추어 접합한다. 하지만, 이 경우 미세한 오차가 발생할 수도 있다. 또한, 복수의 접합 공정 시에는 열 팽창에 의한 정렬 오차가 발생되거나, 접합 시의 열 또는 압력에 의해 금속층이 리플로우(reflow)되어 불량이 발생될 수도 있다.
본 발명이 해결하고자 하는 과제는 금속층이 형성된 반도체 기판의 접합 시, 금속층이 리플로우 되는 것을 방지하는 것이다.
본 발명의 일 실시예에 따른 반도체 기판의 접합 방법은 제1 반도체 기판 위에 정렬 키를 형성하는 단계, 상기 제1 반도체 기판 및 상기 정렬 키 위에 절연막을 형성하는 단계, 상기 절연막 위에 제1 금속층 패턴 및 제2 금속층 패턴을 형성하는 단계, 제2 반도체 기판 위에 제1 돌출부, 제2 돌출부 및 상기 제1 돌출부와 상기 제2 돌출부 사이에 위치하는 정렬 홈을 형성하는 단계, 상기 제1 돌출부 및 상기 제2 돌출부 위에 각각 제3 금속층 패턴 및 제4 금속층 패턴을 형성하는 단계, 그리고 상기 제1 반도체 기판 및 상기 제2 반도체 기판을 접합하는 단계를 포함하고, 상기 제1 반도체 기판 및 상기 제2 반도체 기판의 접합 시, 상기 정렬 키는 상기 정렬 홈에 위치한다.
상기 제1 반도체 기판 및 상기 제2 반도체 기판을 접합하는 단계는 상기 제1 금속층 패턴 및 상기 제3 금속층 패턴을 접합하고, 상기 제2 금속층 패턴 및 상기 제4 금속층 패턴을 접합하여 접합 금속층을 형성하는 단계를 포함할 수 있다.
상기 정렬 키의 두께는 접합된 상기 접합 금속층의 두께보다 더 두꺼울 수 있다.
상기 정렬 키를 형성하는 단계는 상기 제1 반도체 기판 위에 제1 감광막 패턴을 형성하는 단계 및 상기 제1 감광막 패턴을 마스크로 하여 상기 제1 반도체 기판을 식각하는 단계를 포함할 수 있다.
상기 제1 금속층 패턴 및 상기 제2 금속층 패턴을 형성하는 단계는 상기 절연막 위에 제2 감광막 패턴을 형성하는 단계, 상기 절연막 및 상기 제2 감광막 패턴 위에 제1 금속층을 형성하는 단계, 그리고 리프트 오프 공정을 실시하여 상기 제2 감광막 패턴 및 상기 제2 감광막 패턴 위에 위치한 상기 제1 금속층을 제거하는 단계를 포함할 수 있다.
상기 제1 돌출부, 상기 제2 돌출부 및 상기 정렬 홈을 형성하는 단계는 상기 제2 반도체 기판 위에 제3 감광막 패턴을 형성하는 단계 및 상기 제3 감광막 패턴을 마스크로 하여 상기 제2 반도체 기판을 식각하는 단계를 포함할 수 있다.
상기 제3 금속층 패턴 및 상기 제4 금속층 패턴을 형성하는 단계는 상기 제1 돌출부 및 상기 제2 돌출부를 제외한 상기 제2 반도체 기판 위에 제4 감광막 패턴을 형성하는 단계, 상기 제4 감광막 패턴, 상기 제1 돌출부 및 상기 제2 돌출부 위에 제2 금속층을 형성하는 단계, 그리고 리프트 오프 공정을 실시하여 상기 제4감광막 패턴 및 상기 제4감광막 패턴 위에 위치한 상기 제2 금속층을 제거하는 단계를 포함할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 제1 반도체 기판 및 제2 반도체 기판의 접합 시, 정렬 키가 정렬 홈에 위치하므로, 정렬 오차 없이 제1 반도체 기판 및 제2 반도체 기판의 접합할 수 있다.
또한, 정렬 키의 두께를 접합된 금속층의 두께보다 더 두껍게 형성하여, 제1 반도체 기판 및 제2 반도체 기판의 접합 시, 금속층이 리플로우 되어 흘러내려 서로 연결되는 것을 방지할 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 기판의 접합 공정을 나타낸 단면도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1 내지 도 9를 참고하여, 본 발명의 실시예에 따른 반도체 기판의 접합 공정을 설명한다.
이하, 본 실시예에서는 두 개의 반도체 기판을 접합하는 공정에 대해 설명한다. 하지만, 이에 한정되지 않고, 이러한 접합 방법으로 세 개 이상의 반도체 기판을 접합할 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 기판의 접합 공정을 나타낸 단면도이다.
도 1을 참고하면, 제1 반도체 기판(100)을 준비한 후, 제1 반도체 기판(100) 위에 제1 감광막 패턴(50)을 형성한다.
도 2를 참고하면, 제1 감광막 패턴(50)을 마스크로 하여 제1 반도체 기판(100)을 식각하여 정렬 키(110)를 형성한다. 식각은 건식 식각 또는 습식 식각을 진행하여 실시할 수 있다. 여기서, 정렬 키(120)는 제1 반도체 기판(100)을 식각하여 형성하므로, 정렬 키(120)의 형성을 위한 물질이 필요하지 않는다.
도 3을 참고하면, 제1 감광막 패턴(50)을 제거한 후, 제1 반도체 기판(100) 및 정렬 키(110) 위에 절연막(120)을 형성한다. 절연막(120)은 산화 규소(SiO2) 등의 절연 물질로 형성할 수 있다.
도 4를 참고하면, 절연막(120) 위에 제2 감광막 패턴(60)을 형성한 후, 절연막(120) 및 제2 감광막 패턴(60) 위에 제1 금속층(130)을 형성한다.
도 5를 참고하면, 리프트 오프(lift-off) 공정을 실시하여 제1 반도체 기판(100)에서 제2 감광막 패턴(60)을 제거한다. 이 때, 제2 감광막 패턴(60) 위에 위치한 제1 금속층(130)도 같이 제거된다. 이에, 절연막(120) 위에 제1 금속 패턴(131) 및 제2 금속 패턴(132)이 형성된다.
한편, 본 실시예에서는 제1 금속 패턴(131) 및 제2 금속 패턴(132)을 마스크를 사용하지 않고, 리프트 오프 공정으로 형성하였지만, 이에 한정하지 않고, 마스크를 사용하여 형성할 수도 있다. 예컨대, 절연막(120) 위에 제1 금속층(130)을 형성한 후, 마스크를 사용하여 제1 금속층(130)을 식각하여 제1 금속 패턴(131) 및 제2 금속 패턴(132)을 형성할 수 있다.
도 6을 참고하면, 제2 반도체 기판(200)을 준비한 후, 제2 반도체 기판(200) 위에 제3 감광막 패턴(70)을 형성한 다음, 제3 감광막 패턴(70)을 마스크로 하여 제2 반도체 기판(200)을 식각한다. 식각은 건식 식각 또는 습식 식각을 진행하여 실시할 수 있다.
이러한 식각으로 인하여, 제2 반도체 기판(200)에는 정렬 홈(210) 및 제1 돌출부(211) 및 제2 돌출부(212)를 형성된다. 정렬 홈(210)은 제1 돌출부(211) 및 제2 돌출부(212) 사이에 위치한다.
도 7을 참고하면, 제2 반도체 기판(200) 위에 제4 감광막 패턴(80)을 형성한 후, 제2 반도체 기판(200) 및 제4 감광막 패턴(80) 위에 제2 금속층(220)을 형성한다.
여기서, 제4 감광막 패턴(80)은 제2 반도체 기판(200)의 제1 돌출부(211) 및 제2 돌출부(212)에는 형성되지 않는다. 이에, 제2 반도체 기판(200)의 제1 돌출부(211) 및 제2 돌출부(212) 위에는 제2 금속층(220) 만이 형성된다.
도 8을 참고하면, 리프트 오프 공정으로 제2 반도체 기판(200)에서 제4 감광막 패턴(80)을 제거한다. 이 때, 제4 감광막 패턴(80) 위에 위치한 제2 금속층(220)도 같이 제거된다. 이에, 제2 반도체 기판(200)의 제1 돌출부(211) 및 제2 돌출부(212) 위에 각각 제3 금속층 패턴(221) 및 제4 금속층(222)이 형성된다.
한편, 본 실시예에서는 제3 금속층 패턴(221) 및 제4 금속층(222)을 마스크를 사용하지 않고, 리프트 오프 공정으로 형성하였지만, 이에 한정하지 않고, 마스크를 사용하여 형성할 수도 있다. 예컨대, 제4 감광막 패턴(80)을 형성하지 않고, 제2 반도체 기판(200) 위에 제2 금속층(220)을 형성한 후, 마스크를 사용하여 제2 금속층(220)을 식각하여 제3 금속층 패턴(221) 및 제4 금속층(222)을 형성할 수 있다.
도 9를 참고하면, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합한다. 이 때, 제1 반도체 기판(100)에 위치한 정렬 키(110)는 제2 반도체 기판(200)의 정렬 홈(210)에 위치한다. 이와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합 시, 정렬 키(110)는 정렬 홈(210)에 위치하여 정렬 오차 없이, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합할 수 있다.
제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 시, 제1 금속층 패턴(131) 및 제3 금속층 패턴(221)이 접합 되고, 제2 금속층 패턴(132) 및 제4 금속층 패턴(222)이 접합되어 접합 금속층(300)이 형성된다.
본 실시예에 따른 정렬 키(110)의 두께는 접합 금속층(300)의 두께보다 더 두껍다.
이러한 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합 시, 열 및 압력이 발생한다. 또한, 제1 금속층 패턴(131) 및 제3 금속층 패턴(221)이 접합 및 제2 금속층 패턴(132) 및 제4 금속층 패턴(222)이 접합 시에도 열 및 압력이 발생한다.
이러한 열 및 압력에 의해 접합 금속층(300)이 리플로우(reflow) 되어 흘러 내릴 수 있다. 이 때, 리플로우된 접합 금속층(300)은 흘러 내려 서로 연결될 수 있다.
하지만, 본 실시예에서는 정렬 키(110)가 제1 돌출부(211) 및 제2 돌출부(212)에 배치된 정렬 홈(220)에 위치하고, 정렬 키(110)의 두께가 접합 금속층(300)의 두께보다 더 두껍기 때문에, 접합 금속층(300)이 리플로우 되어, 흘러 내리더라도, 접합 금속층(300)이 서로 만나는 것을 방지할 수 있다. 이에, 제1 반도체 기판(100) 및 제2 반도체 기판(200)을 접합하여 반도체 소자를 형성할 경우, 반도체 소자의 불량을 방지할 수 있다.
한편, 반도체 기판에는 일반적으로 복수 개의 반도체 소자가 형성될 수 있다. 이에, 정렬 키(110)는 제1 반도체 기판(100)에 복수 개 형성될 수 있다. 또한, 정렬 키(110)에 대응하는 정렬 홈(220)도 제2 반도체 기판(200)에 복수 개 형성될 수 있다.
앞서 언급한 바와 같이, 본 실시예에서는 두 개의 반도체 기판을 접합하는 공정에 대해 설명하였지만, 이에 한정되지 않고, 이러한 접합 방법으로 세 개 이상의 반도체 기판을 접합할 수 있다. 예컨대, 제2 반도체 기판(200)의 정렬 홈(210)이 형성된 부분의 반대면에 또 다른 정렬 홈을 형성한 다음, 정렬 키와 금속층이 형성된 다른 기판(예를 들어 제3 반도체 기판)을 제2 반도체 기판(200)에 접합할 수 있다. 이 때, 제3 반도체 기판의 정렬 키는 제2 반도체 기판(200)의 또 다른 정렬 홈에 위치한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 제1 반도체 기판 110: 정렬 키
110: 절연막 130: 제1 금속층
131: 제1 금속층 패턴 132: 제2 금속층 패턴
200: 제2 반도체 기판 210: 정렬 홈
211: 제1 돌출부 212: 제2 돌출부
220: 제2 금속층 221: 제3 금속층 패턴
222: 제4 금속층 패턴 300: 접합 금속층

Claims (7)

  1. 제1 반도체 기판 위에 정렬 키를 형성하는 단계,
    상기 제1 반도체 기판 및 상기 정렬 키 위에 절연막을 형성하는 단계,
    상기 절연막 위에 제1 금속층 패턴 및 제2 금속층 패턴을 형성하는 단계,
    제2 반도체 기판 위에 제1 돌출부, 제2 돌출부 및 상기 제1 돌출부와 상기 제2 돌출부 사이에 위치하는 정렬 홈을 형성하는 단계,
    상기 제1 돌출부 및 상기 제2 돌출부 위에 각각 제3 금속층 패턴 및 제4 금속층 패턴을 형성하는 단계, 그리고
    상기 제1 반도체 기판 및 상기 제2 반도체 기판을 접합하는 단계를 포함하고,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판의 접합 시, 상기 정렬 키는 상기 정렬 홈에 위치하는 반도체 기판의 접합 방법.
  2. 제1항에서,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판을 접합하는 단계는
    상기 제1 금속층 패턴 및 상기 제3 금속층 패턴을 접합하고, 상기 제2 금속층 패턴 및 상기 제4 금속층 패턴을 접합하여 접합 금속층을 형성하는 단계를 포함하는 반도체 기판의 접합 방법.
  3. 제2항에서,
    상기 정렬 키의 두께는 접합된 상기 접합 금속층의 두께보다 더 두꺼운 반도체 기판의 접합 방법.
  4. 제1항에서,
    상기 정렬 키를 형성하는 단계는
    상기 제1 반도체 기판 위에 제1 감광막 패턴을 형성하는 단계 및
    상기 제1 감광막 패턴을 마스크로 하여 상기 제1 반도체 기판을 식각하는 단계를 포함하는 반도체 기판의 접합 방법.
  5. 제4항에서,
    상기 제1 금속층 패턴 및 상기 제2 금속층 패턴을 형성하는 단계는
    상기 절연막 위에 제2 감광막 패턴을 형성하는 단계,
    상기 절연막 및 상기 제2 감광막 패턴 위에 제1 금속층을 형성하는 단계, 그리고
    리프트 오프 공정을 실시하여 상기 제2 감광막 패턴 및 상기 제2 감광막 패턴 위에 위치한 상기 제1 금속층을 제거하는 단계를 포함하는 반도체 기판의 접합 방법.
  6. 제5항에서,
    상기 제1 돌출부, 상기 제2 돌출부 및 상기 정렬 홈을 형성하는 단계는
    상기 제2 반도체 기판 위에 제3 감광막 패턴을 형성하는 단계 및
    상기 제3 감광막 패턴을 마스크로 하여 상기 제2 반도체 기판을 식각하는 단계를 포함하는 반도체 기판의 접합 방법.
  7. 제6항에서,
    상기 제3 금속층 패턴 및 상기 제4 금속층 패턴을 형성하는 단계는
    상기 제1 돌출부 및 상기 제2 돌출부를 제외한 상기 제2 반도체 기판 위에 제4 감광막 패턴을 형성하는 단계,
    상기 제4 감광막 패턴, 상기 제1 돌출부 및 상기 제2 돌출부 위에 제2 금속층을 형성하는 단계, 그리고
    리프트 오프 공정을 실시하여 상기 제4감광막 패턴 및 상기 제4감광막 패턴 위에 위치한 상기 제2 금속층을 제거하는 단계를 포함하는 반도체 기판의 접합 방법.
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