KR20150073900A - 칩 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명은 코일 도체 패턴부가 매설된 자성체 본체; 및 상기 코일 도체 패턴부의 표면에 형성된 산화막;을 포함하는 칩 전자부품 및 그 제조방법에 관한 것이다. 본 발명의 일 실시형태의 칩 전자부품 및 그 제조방법에 의하면 종래의 절연막보다 박막의 절연막이 형성되면서도 코일 도체 패턴부의 노출을 방지하여 자성체 재료와 코일 도체 패턴부가 직접 접촉하지 않으며, 이에 따라 고주파에서의 파형 불량을 방지할 수 있다.

Description

칩 전자부품 및 그 제조방법{Chip electronic component and manufacturing method thereof}
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 코일 도체 패턴부를 형성한 후, 자성체 분말 및 수지를 혼합시켜 형성한 자성체 시트를 적층, 압착 및 경화하여 제조한다.
이때, 코일 도체 패턴부와 자성체 재료와의 접촉을 방지하기 위하여 코일 도체 패턴부의 표면에는 절연막을 형성한다.
일본공개공보 제2005-210010호 일본공개공보 제2008-166455호
본 발명은 종래의 절연막보다 박막이면서도 자성체 재료와의 접촉을 효과적으로 방지할 수 있는 절연막이 형성된 칩 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 코일 도체 패턴부의 표면에 상기 코일 도체 패턴부를 형성하는 적어도 하나의 금속의 산화물로 이루어진 산화막이 형성된 칩 전자부품을 제공한다.
본 발명의 일 실시형태의 칩 전자부품 및 그 제조방법에 의하면 종래의 절연막보다 박막의 절연막이 형성되면서도 코일 도체 패턴부의 노출을 방지하여 자성체 재료와 코일 도체 패턴부가 직접 접촉하지 않으며, 이에 따라 고주파에서의 파형 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 코일 도체 패턴부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4는 본 발명의 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 5는 도 4의 B 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 6은 도 5의 C 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 7은 도 2의 A 부분의 다른 일 실시형태를 확대하여 도시한 개략도이다.
도 8은 도 4의 B 부분의 다른 일 실시형태를 확대하여 도시한 개략도이다.
도 9는 본 발명의 일 실시형태에 따른 칩 전자부품의 절연막이 형성된 코일 도체 패턴부의 일부분을 확대 관찰한 주사전자현미경(SEM, Scanning Electron Microscope)사진이다.
도 10은 본 발명의 일 실시형태의 칩 전자부품의 제조공정을 나타내는 공정도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품의 코일 도체 패턴부가 나타나게 도시한 개략 사시도이며, 도 2는 도 1의 I-I'선에 의한 단면도이다.
도 1 및 도 2를 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터(100)가 개시된다.
본 발명의 일 실시형태에 따른 박막형 인덕터(100)는 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 코일 도체 패턴부(42, 44), 상기 자성체 본체(50)의 외측에 형성되어 상기 코일 도체 패턴부(42, 44)와 연결되는 외부전극(80)을 포함한다.
상기 자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속 입자를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
상기 자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(23)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다.
상기 절연 기판(23)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부(55)를 형성할 수 있다. 자성체로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.
상기 절연 기판(23)의 일면에 코일 형상의 패턴을 가지는 코일 도체 패턴부(42)가 형성되며, 상기 절연 기판(23)의 반대 면에도 코일 형상의 패턴을 가지는 코일 도체 패턴부(44)가 형성된다.
상기 코일 도체 패턴부(42, 44)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴부(42, 44)는 상기 절연 기판(23)에 형성되는 비아 전극(46)을 통해 전기적으로 접속된다.
상기 코일 도체 패턴부(42, 44) 및 비아 전극(46)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
도 3은 도 2의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 3을 참조하면, 상기 코일 도체 패턴부(42, 44)의 표면에는 산화막(31)이 형성된다.
상기 산화막(31)은 코일 도체 패턴부(42, 44)를 절연시키는 역할을 한다.
종래에는 일반적으로 코일 도체 패턴부의 표면에 고분자 물질을 코팅하여 절연막을 형성시켰다. 그러나, 이와 같이 형성된 종래의 절연막은 두께를 감소시키는데 한계가 있으며, 두께를 감소시켜 박막으로 형성하는 경우 코일 도체 패턴부가 부분적으로 노출되는 문제가 발생하였다. 코일 도체 패턴부가 노출되면 누설 전류가 발생하고, 이에 따라 1MHz에서는 인덕턴스(Inductance)가 정상이나 고주파 사용 조건 하에서 인덕턴스(Inductance)가 급격히 낮아지고 파형 불량이 발생하였다.
이에, 본 발명의 일 실시형태는 코일 도체 패턴부(42, 44)의 표면에 금속 산화물로 이루어진 산화막(31)을 형성함으로써 절연막이 형성되지 않는 부분 없이 균일하게 박막의 절연막을 형성시켰다.
상기 산화막(31)은 코일 도체 패턴부(42, 44)에 포함되는 적어도 하나의 금속의 산화물로 형성될 수 있다. 코일 도체 패턴부(42, 44)를 고온 또는 고습의 환경에서 산화시키거나 화학적 에칭(etching)을 통해 산화시켜 산화막(31)을 형성할 수 있다.
상기 산화막(31)의 표면 조도(Ra)는 0.6㎛ 내지 0.8㎛일 수 있다.
화학적 에칭(etching) 등으로 산화막(31)을 형성하게 되면 표면 조도 (Ra)가 0.6㎛ 내지 0.8㎛로 커지게 되고, 표면 조도(Ra)가 향상되면서 표면적의 상승 효과로 산화막(31) 상에 형성되는 제 2 절연막과의 계면 접착력이 향상되고 신뢰성을 확보할 수 있다.
상기 산화막(31)은 침상 구조 또는 넝쿨 구조 등 다양한 형상을 나타낼 수 있다.
상기 산화막(31)은 0.5㎛ 내지 2.5㎛의 두께로 형성될 수 있다.
산화막(31)의 두께가 0.5㎛ 미만일 경우 절연막의 손상으로 누설 전류가 발생하고 고주파에서 인덕턴스가 낮아지는 파형 불량이 발생할 수 있으며, 2.5㎛를 초과할 경우 용량 특성이 저하될 수 있다.
도 4는 본 발명의 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이고, 도 5는 도 4의 B 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4 및 도 5를 참조하면, 상기 산화막(31)이 형성된 코일 도체 패턴부(42, 44)의 인접하는 패턴 사이의 영역에 자성체가 충진된다.
상기 산화막(31)의 표면은 코일 도체 패턴부(42, 44) 표면의 형상을 따라 얇게 형성되기 때문에 인접하는 패턴 사이의 영역에 공간이 형성될 수 있다. 상기 공간에 자성체가 충진됨으로써 자성체가 차지하는 부피가 증가하고, 자성체 부피가 증가하는 만큼 인덕턴스 향상의 효과가 발생할 수 있다.
도 6은 도 5의 C 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 6을 참조하면, 상기 코일 도체 패턴부(42, 44)의 상부 표면에 형성된 산화막(31')의 평균 두께는 코일 도체 패턴부(42, 44)의 측부 표면에 형성된 산화막(31'')의 평균 두께에 비하여 두껍게 형성된다.
코일 도체 패턴부(42, 44)의 상부 표면이란, 코일의 폭(w)으로부터 연장되는 가상선(A, B)을 경계로 코일 상부의 표면을 의미하며, 코일 도체 패턴부(42, 44)의 측부 표면이란, 코일의 폭(w)으로부터 연장되는 가상선(A, B)을 경계로 코일 측면의 표면을 의미한다.
코일 도체 패턴부(42, 44)의 상부 표면에 형성되는 산화막(31')은 자성체 시트 압착 등의 공정에서 외력에 상대적으로 취약하기 때문에 코일 도체 패턴부(42, 44)의 측부 표면에 형성되는 산화막(31'')보다 두껍게 형성하여 절연 특성을 만족시킬 수 있다.
또한, 절연막의 두께가 두꺼워 짐으로 인하여 코일의 면적이 작아지고, 직류 저항(Rdc)이 증가하는 것을 방지하기 위해 외력에 상대적으로 덜 취약한 코일 도체 패턴부(42, 44)의 측부 표면에 형성되는 산화막(31'')은 코일 도체 패턴부(42, 44)의 상부 표면에 형성되는 산화막(31')에 비해 얇게 형성될 수 있다.
즉, 코일 도체 패턴부(42, 44)의 상부 표면에 형성되는 산화막(31')의 평균 두께를 코일 도체 패턴부(42, 44)의 측부 표면에 형성되는 산화막(31'')의 평균 두께보다 두껍게 형성함으로써 우수한 절연 특성을 구현하면서도 직류 저항(Rdc)을 감소시킬 수 있다.
상기 코일 도체 패턴부(42, 44)의 상부 표면에 형성되는 산화막(31')의 두께는 1.8㎛ 내지 2.5㎛일 수 있다.
상부 표면 산화막(31')의 두께가 1.8㎛ 미만일 경우 절연막의 손상으로 누설 전류가 발생하고 고주파에서 인덕턴스가 낮아지는 파형 불량이 발생할 수 있으며, 2.5㎛를 초과할 경우 용량 특성이 저하될 수 있다.
상기 코일 도체 패턴부(42, 44)의 측부 표면에 형성되는 산화막(31'')의 두께는 0.8㎛ 내지 1.8㎛일 수 있다.
측부 표면 산화막(31'')의 두께가 0.8㎛ 미만일 경우 누설 전류가 발생하고 고주파에서 인덕턴스가 낮아지는 파형 불량이 발생할 수 있으며, 1.8㎛를 초과할 경우 코일의 면적이 감소하여 직류 저항(Rdc)가 증가할 수 있다.
또한, 상기 코일 도체 패턴부(42, 44)의 상부 표면에 형성된 산화막(31')의 표면 조도(Ra)는 코일 도체 패턴부(42, 44)의 측부 표면에 형성된 산화막(31'')의 표면 조도(Ra)에 비하여 클 수 있다.
도 7은 도 2의 A 부분의 다른 일 실시형태를 확대하여 도시한 개략도이며, 도 8은 도 4의 B 부분의 다른 일 실시형태를 확대하여 도시한 개략도이다.
도 7을 참조하면, 상기 산화막(31) 상에는 산화막(31)을 피복하는 고분자 절연막(32)이 형성된다.
상기 고분자 절연막(32)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포, 딥핑(dipping) 공정 등 공지의 방법으로 형성할 수 있다.
상기 고분자 절연막(32)은 산화막(31) 상에 박막의 절연막을 형성할 수 있는 것이라면 특별히 제한은 없으나 예를 들어, 에폭시(epoxy)계 수지, 폴리이미드(polyimid) 수지, 페녹시(phenoxy) 수지, 폴리설폰(polysulfone) 수지 또는 폴리카보네이트(polycarbonate) 수지 등을 포함하여 형성될 수 있다.
상기 고분자 절연막(32)은 1㎛ 내지 3㎛의 두께로 형성될 수 있다.
고분자 절연막(32)의 두께가 1㎛ 미만일 경우 절연막의 손상으로 누설 전류가 발생하고 고주파에서 인덕턴스가 낮아지는 파형 불량 또는 코일 간의 쇼트 불량이 발생할 수 있으며, 3㎛를 초과할 경우 용량 특성이 저하될 수 있다.
상기 산화막(31) 및 고분자 절연막(32)의 평균 두께 비는 1 : 1.2 내지 1 : 3일 수 있다.
상기 두께 비를 만족하는 산화막(31) 및 고분자 절연막(32)의 이중 절연막 구조를 형성함으로써 누설 전류의 발생을 방지하고, 파형 불량 및 쇼트 불량을 감소시킬 수 있으면서도 박막의 절연막을 형성하여 우수한 용량 특성도 확보할 수 있다.
도 8을 참조하면, 고분자 절연막(32)의 표면은 상기 코일 도체 패턴부(42, 44) 표면의 형상을 따라 형성된다.
코일 도체 패턴부(42, 44) 표면의 형상을 따라 형성되는 것은 도 8에 도시된 바와 같이 고분자 절연막(32) 표면의 형상이 코일 도체 패턴부(42, 44) 표면의 형상대로 얇게 코팅되듯이 형성되는 것을 말한다.
고분자 절연막(32)의 표면이 코일 도체 패턴부(42, 44) 표면의 형상을 따라 얇게 형성되면 코일 간 사이의 영역에 공간이 형성된다. 상기 공간에 자성체가 충진됨으로써 자성체가 차지하는 부피가 증가하고, 자성체 부피가 증가하는 만큼 인덕턱스 향상의 효과가 발생할 수 있다.
도 9는 본 발명의 일 실시형태에 따른 칩 전자부품의 절연막이 형성된 코일 도체 패턴 부분을 확대 관찰한 주사전자현미경(SEM)사진이다.
도 9를 참조하면, 코일 도체 패턴부(42) 표면에는 코일 도체 패턴부(42)의 표면을 산화시켜 형성된 제 1 절연막인 산화막(31)이 형성되며, 산화막(31) 상에 제 2 절연막인 고분자 절연막(32)이 형성된 것을 확인할 수 있다.
이와 같은 이중 구조의 절연막을 형성함으로써 박막의 절연막을 형성하면서도 외부 자성체(50')와의 접촉을 방지하고, 파형 불량 및 쇼트 불량을 감소시킬 수 있다.
절연 기판(23)의 일면에 형성되는 코일 도체 패턴부(42)의 일 단부는 자성체 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(23)의 반대 면에 형성되는 코일 도체 패턴부(44)의 일 단부는 자성체 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이 방향의 양 단면으로 노출되는 상기 코일 도체 패턴부(42, 44)와 접속하도록 길이 방향의 양 단면에는 외부 전극(80)이 형성될 수 있다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
칩 전자부품의 제조방법
도 10은 본 발명의 일 실시형태의 칩 전자부품의 제조공정을 나타내는 공정도이다.
도 10을 참조하면 먼저, 절연 기판(23)에 코일 도체 패턴부(42, 44)를 형성한다.
상기 절연 기판(23)은 특별하게 제한되지 않으며, 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등을 사용할 수 있고, 40 내지 100 ㎛의 두께일 수 있다.
상기 코일 도체 패턴부(42, 44)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만, 반드시 이에 제한되는 것은 아니다.
코일 도체 패턴부(42, 44)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
상기 절연 기판(23)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(46)을 형성할 수 있으며, 상기 비아 전극(46)을 통해 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴부(42, 44)를 전기적으로 접속시킬 수 있다.
상기 절연 기판(23)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판(23)을 관통하는 홀을 형성할 수 있다.
다음으로, 상기 코일 도체 패턴부(42, 44)의 표면에 산화막(31)을 형성한다.
상기 산화막(31)은 코일 도체 패턴부(42, 44)에 포함되는 적어도 하나의 금속을 산화시켜 형성할 수 있다.
코일 도체 패턴부(42, 44)의 표면을 산화시켜 산화막(31)을 형성하는 방법은 특별히 제한되지 않으며, 예를 들어, 코일 도체 패턴부(42, 44)를 고온 또는 고습의 환경에서 산화시키거나 화학적 에칭(etching)을 통해 산화시켜 산화막(31)을 형성할 수 있다.
상기 산화막(31)은 코일 도체 패턴부(42, 44)를 절연시키는 역할을 한다.
화학적 에칭(etching)을 통한 산화막(31) 형성 시 산화막(31)의 표면 조도 값(Ra)이 향상된다.
산화 절열막(31)의 표면 조도(Ra)는 0.6㎛ 내지 0.8㎛일 수 있다.
화학적 에칭(etching) 등으로 산화막(31)을 형성하게 되면 표면 조도 (Ra)가 0.6㎛ 내지 0.8㎛로 커지게 되고, 표면 조도(Ra)가 향상되면서 표면적의 상승 효과로 산화막(31) 상에 형성되는 제 2 절연막과의 계면 접착력이 향상되고 신뢰성을 확보할 수 있다.
상기 산화막(31)은 침상 구조 또는 넝쿨 구조 등 다양한 형상을 나타낼 수 있다.
고온의 환경에서 산화시켜 산화막(31)을 형성할 경우에는 코일 도체 패턴부(42, 44)의 코일 간의 우수한 세정 효과를 나타낼 수 있다.
상기 산화막(31)은 0.5㎛ 내지 2㎛의 두께로 형성할 수 있다.
산화막(31)의 두께가 0.5㎛ 미만일 경우 절연막의 손상으로 누설 전류가 발생하고 고주파에서 인덕턴스가 낮아지는 파형 불량이 발생할 수 있으며, 2㎛를 초과할 경우 용량 특성이 저하될 수 있다.
산화막(31)의 형성 시 산화층 형성 용액의 농도, 산화 온도, 시간 등을 조절하여 산화막(31)의 두께를 조절할 수 있다.
상기 코일 도체 패턴부(42, 44)의 상부 표면에 형성된 산화막(31')의 평균 두께는 코일 도체 패턴부(42, 44)의 측부 표면에 형성된 산화막(31'')의 평균 두께에 비하여 두껍게 형성할 수 있다.
코일 도체 패턴부(42, 44)의 상부 표면에 형성되는 산화막(31')의 평균 두께를 코일 도체 패턴부(42, 44)의 측부 표면에 형성되는 산화막(31'')의 평균 두께보다 두껍게 형성함으로써 우수한 절연 특성을 구현하면서도 직류 저항(Rdc)을 감소시킬 수 있다.
상기 코일 도체 패턴부(42, 44)의 상부 표면에 형성되는 산화막(31')의 두께는 1.8㎛ 내지 2.5㎛일 수 있다.
상부 표면 산화막(31')의 두께가 1.8㎛ 미만일 경우 절연막의 손상으로 누설 전류가 발생하고 고주파에서 인덕턴스가 낮아지는 파형 불량이 발생할 수 있으며, 2.5㎛를 초과할 경우 용량 특성이 저하될 수 있다.
상기 코일 도체 패턴부(42, 44)의 측부 표면에 형성되는 산화막(31'')의 두께는 0.8㎛ 내지 1.8㎛일 수 있다.
측부 표면 산화막(31'')의 두께가 0.8㎛ 미만일 경우 누설 전류가 발생하고 고주파에서 인덕턴스가 낮아지는 파형 불량이 발생할 수 있으며, 1.8㎛를 초과할 경우 코일의 면적이 감소하여 직류 저항(Rdc)가 증가할 수 있다.
다음으로, 상기 산화막(31)을 피복하는 고분자 절연막(32)을 형성할 수 있다.
상기 고분자 절연막(32)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포, 딥핑(dipping) 공정 등 공지의 방법으로 형성할 수 있다.
상기 고분자 절연막(32)은 산화막(31) 상에 박막의 절연막을 형성할 수 있는 것이라면 특별히 제한은 없으나, 예를 들어, 포토레지스트(PR), 에폭시(epoxy)계 수지, 폴리이미드(polyimid) 수지, 페녹시(phenoxy) 수지, 폴리설폰(polysulfone) 수지 또는 폴리카보네이트(polycarbonate) 수지 등을 포함하여 형성할 수 있다.
상기 고분자 절연막(32)은 1㎛ 내지 3㎛의 두께로 형성할 수 있다.
고분자 절연막(32)의 두께가 1㎛ 미만일 경우 절연막의 손상으로 누설 전류가 발생하고 고주파에서 인덕턴스가 낮아지는 파형 불량 또는 코일 간의 쇼트 불량이 발생할 수 있으며, 3㎛를 초과할 경우 용량 특성이 저하될 수 있다.
상기 고분자 절연막(32)의 표면은 상기 코일 도체 패턴부(42, 44) 표면의 형상을 따라 형성될 수 있다.
고분자 절연막(32)의 표면이 코일 도체 패턴부(42, 44) 표면의 형상을 따라 박막으로 형성할 수 있는 방법이라면 특별히 제한은 없으며, 예를 들어, 화학 증착법(Chemical Vapor Depsition, CVD) 또는 저점도의 고분자 코팅액을 사용하여 딥핑(dipping)법으로 형성할 수 있다.
고분자 절연막(32)의 표면이 코일 도체 패턴부(42, 44) 표면의 형상을 따라 얇게 형성되면 코일 간 사이의 영역에 공간이 형성될 수 있다. 상기 공간에 자성체가 충진됨으로써 자성체가 차지하는 부피가 증가하고, 자성체 부피가 증가하는 만큼 인덕턱스 향상의 효과가 발생할 수 있다.
본 발명의 일 실시형태에 따라 이중 구조의 절연막을 형성함으로써 박막의 절연막을 형성하면서도 자성체 재료와의 접촉을 방지하고, 파형 불량 및 쇼트 불량을 감소시킬 수 있다.
다음으로, 상기 코일 도체 패턴부(42, 44)가 형성된 절연 기판(23)의 상부 및 하부에 자성체 층을 적층하여 자성체 본체(50)를 형성할 수 있다.
자성체 층을 절연 기판(23)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부(55)를 형성할 수 있다.
또한, 상기 자성체 본체(50)의 단면에 노출되는 코일 도체 패턴부(42, 44)와 접속하는 외부전극(80)을 형성할 수 있다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(80)을 형성하는 방법은 외부 전극(80)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 박막형 인덕터 32 : 고분자 절연막
50 : 자성체 본체 42, 44 : 코일 도체 패턴부
23 : 절연 기판 46 : 비아 전극
31 : 산화막 80 : 외부전극
31' : 상부 표면 산화막
31'' : 측부 표면 산화막

Claims (27)

  1. 코일 도체 패턴부가 매설된 자성체 본체; 및
    상기 코일 도체 패턴부의 표면에 형성된 산화막;
    을 포함하는 칩 전자부품.
  2. 제 1항에 있어서,
    상기 산화막은 상기 코일 도체 패턴부를 절연시키는 칩 전자부품.
  3. 제 1항에 있어서,
    상기 산화막을 피복하는 고분자 절연막;
    을 더 포함하는 칩 전자부품.
  4. 제 1항에 있어서,
    상기 산화막은 상기 코일 도체 패턴부를 형성하는 적어도 하나의 금속의 산화물로 형성된 칩 전자부품.
  5. 제 1항에 있어서,
    상기 산화막의 표면 조도(Ra)는 0.6㎛ 내지 0.8㎛인 칩 전자부품.
  6. 제 1항에 있어서,
    상기 코일 도체 패턴부의 상부 표면에 형성된 산화막의 표면 조도(Ra)는 상기 코일 도체 패턴부의 측부 표면에 형성된 산화막의 표면 조도(Ra)에 비하여 큰 칩 전자부품.
  7. 제 1항에 있어서,
    상기 산화막은 0.5㎛ 내지 2.5㎛의 두께로 형성되는 칩 전자부품.
  8. 제 1항에 있어서,
    상기 코일 도체 패턴부의 상부 표면에 형성된 산화막의 평균 두께는 상기 코일 도체 패턴부의 측부 표면에 형성된 산화막의 평균 두께에 비하여 두껍게 형성되는 칩 전자부품.
  9. 제 1항에 있어서,
    상기 코일 도체 패턴부의 상부 표면에 형성된 산화막의 두께는 1.8㎛ 내지 2.5㎛인 칩 전자부품.

  10. 제 1항에 있어서,
    상기 코일 도체 패턴부의 측부 표면에 형성된 산화막의 두께는 0.8㎛ 내지 2㎛인 칩 전자부품.
  11. 제 3항에 있어서,
    상기 고분자 절연막의 표면은 상기 코일 도체 패턴부 표면의 형상을 따라 형성된 칩 전자부품.
  12. 제 3항에 있어서,
    상기 고분자 절연막은 1㎛ 내지 3㎛의 두께로 형성되는 칩 전자부품.
  13. 제 3항에 있어서,
    상기 산화막 및 고분자 절연막의 평균 두께 비는 1 : 1.2 내지 1 : 3 인 칩 전자부품.
  14. 제 1항에 있어서,
    상기 코일 도체 패턴부의 인접하는 패턴 사이의 영역에 자성체가 충진된 칩 전자부품.
  15. 절연 기판을 포함하는 자성체 본체;
    상기 절연 기판의 적어도 일면에 형성된 코일 도체 패턴부;
    상기 코일 도체 패턴부의 표면에 형성된 제 1 절연막; 및
    상기 제 1 절연막을 피복하는 제 2 절연막;
    을 포함하는 칩 전자부품.
  16. 제 15항에 있어서,
    상기 제 1 절연막은 상기 코일 도체 패턴부에 포함된 적어도 하나의 금속의 산화물로 형성된 칩 전자부품.
  17. 제 15항에 있어서,
    상기 제 2 절연막은 고분자를 포함하며, 상기 제 2 절연막의 표면은 상기 코일 도체 패턴부의 표면의 형상을 따라 형성된 칩 전자부품.
  18. 제 15항에 있어서,
    상기 제 1 절연막의 표면 조도(Ra)는 0.6㎛ 내지 0.8㎛인 칩 전자부품.
  19. 제 15항에 있어서,
    상기 코일 도체 패턴부의 상부 표면에 형성된 산화막의 표면 조도(Ra)는 상기 코일 도체 패턴부의 측부 표면에 형성된 산화막의 표면 조도(Ra)에 비하여 큰 칩 전자부품.
  20. 제 15항에 있어서,
    상기 코일 도체 패턴부의 상부 표면에 형성된 상기 제 1 절연막의 평균 두께는 상기 코일 도체 패턴부의 측부 표면에 형성된 상기 제 1 절연막의 평균 두께에 비하여 두껍게 형성된 칩 전자부품.
  21. 제 15항에 있어서,
    상기 코일 도체 패턴부의 인접하는 패턴 사이의 영역에 자성체가 충진된 칩 전자부품.
  22. 절연 기판의 적어도 일 면에 코일 도체 패턴부를 형성하는 단계;
    상기 코일 도체 패턴부의 표면에 산화막을 형성하는 단계; 및
    상기 코일 도체 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성하는 단계;
    를 포함하는 칩 전자부품의 제조방법.
  23. 제 22항에 있어서,
    상기 산화막은 상기 코일 도체 패턴부를 절연시키는 칩 전자부품의 제조방법.
  24. 제 22항에 있어서,
    상기 산화막을 피복하는 고분자 절연막을 형성하는 단계;
    를 더 포함하는 칩 전자부품의 제조방법.
  25. 제 22항에 있어서,
    상기 산화막은 상기 코일 도체 패턴부의 표면을 산화하여 형성하는 칩 전자부품의 제조방법.
  26. 제 22항에 있어서,
    상기 산화막은 표면 조도(Ra)가 0.6㎛ 내지 0.8㎛를 만족하도록 형성하는 칩 전자부품의 제조방법.
  27. 제 22항에 있어서,
    상기 코일 도체 패턴부의 상부 표면은 상기 코일 도체 패턴부의 측부 표면에 비하여 산화막을 두껍게 형성하는 칩 전자부품의 제조방법.
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