KR20150045386A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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프루아우프 노베르트
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우니베르지테트 스튜트가르트
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Abstract

특히 액티브 매트릭스 디스플레이(active matrix displays)용 박막 트랜지스터는 산화 반도체 채널과 금속 또는 산화 게이트, 드레인 및 소스 접촉부를 포함하며, 적어도 하나의 배리어 층(barrier layer)(4, 5)은 산화 반도체 채널(3) 및 드레인과 소스 접촉부(6) 사이에 배치되며, 상기 층은 산화 반도체 채널(3)과 다른 층(1, 2, 6), 특히 드레인 및 소스 접촉부(6) 사이의 산소 교환을 차단한다.

Description

박막 트랜지스터 및 그 제조 방법{THIN-FILM TRANSISTOR AND A PROCESS FOR ITS MANUFACTURE}
본 발명은 박막 트랜지스터(thin-film transistor)에 관한 것이며, 특히 산화 반도체 채널 및 금속 또는 산화 게이트(oxidic gate), 드레인 및 소스 접촉부를 가진 액티브 매트릭스 디스플레이(active matrix displays)용 박막 트랜지스터에 관한 것이다.
실리콘 기반의 박막 트랜지스터를 제조하기 위해서는, 소위 백 채널 에칭 공정(back channel etch process)이 일반적으로 수행되며, 그것은 대량 생산방식에서, 바람직하게 플라즈마 에칭 공정이 사용된다. 그 공정은 예를 들면, US 6,406,928 B1에 공개되었다. 상기 특허에서, 고 도핑된 실리콘 막이 금속 접촉 재료와 실제 실리콘 반도체 사이에 배치되어 쇼트키 효과(Schottky effect)를 회피하며, 에칭은 실리콘 반도체에 직접 수행된다.
이것은, 일반적인 에칭 스토퍼 공정과 대조적으로, 마스크를 절약(saving)할 수 있기 때문에, 예를 들어 산화아연 화합물로 이루어진 산화 반도체 채널을 가진 박막 트랜지스터의 제조에, 백 채널 에칭 공정을 사용할 필요가 있다. 이 박막 트랜지스터는 높은 전하 캐리어 이동 및 낮은 전력 소비에 의해, 비정질 실리콘으로 이루어진 채널을 가진 트랜지스터와는 구별된다.
산화 반도체 채널을 가진 박막 트랜지스터의 제조에 백 채널 에칭 과정으로 수행하는 플라즈마 또는 습식 화학적 공정과 마찬가지로, 에칭 스토퍼 공정도 확실히, 금속 접촉, 또는 심지어 산소-아핀(oxygen-affine) 도전성 접촉, 및 산화물 반도체를 함께 통합하는 과정을 통해 그 자체가 갖는 근본적인 문제가 있다. 산소 교환은 접촉부와 산화물 반도체 사이에서 일어나며, 그것은 재료 선택에 따라, 산화 경계층의 두께가 지속적으로 증가하게 한다. 따라서, 상기 경계층의 형성은 접촉 저항을 증가시킬 뿐만 아니라, 산화물 반도체 구조로부터 산소 제거를 통한 제어되지 않은 방식으로 임계 전압, 전하 캐리어 이동성 등과 같은 산화물 반도체의 특성도 변화시킨다. 트랜지스터의 전기적 특성은 산화물 반도체 재료의 산소 결핍에 크게 의존한다. 따라서, 심지어는 박막 트랜지스터의 장기간 안정성이, 박막 트랜지스터에서의 부하(전류 흐름, 온도 등)에 크게 따르는 산화 경계층의 형성 또는 지속적인 성장으로, 보장되지 않는다.
따라서, 본 발명의 근본적인 목적은 반도체 재료와 접촉 재료 사이의 산소 교환이 차단되는, 산화 반도체 채널을 가진 박막 트랜지스터 및 그 제조 공정을 제공하는 것이다.
종래기술의 문제는 산화 반도체 채널과 금속 또는 산화 게이트, 드레인 및 소스 접촉부를 가진, 특히 액티브 매트릭스 디스플레이용 박막 트랜지스터에 의해 해결되며, 상기 박막 트랜지스터는: 적어도 하나의 배리어 층이 산화 반도체 채널과 드레인 및 소스 접촉부 사이에 배치되며, 그것은 산화 반도체 채널과 그 밖의 층, 특히 드레인 및 소스 접촉부 사이의 산소 교환을 차단한다.
본 발명에 따른 박막 트랜지스터에서는, 적어도 하나의 배리어 층이 상당히 높은 에너지 입력에서, 즉, 높은 전류 및/또는 증가된 온도에서, 접촉 재료와 산화 반도체 채널 사이의 산소 교환을 차단한다. 산화물 반도체와 접촉 재료 사이의 산소 교환의 차단 정도는, 제조 공정에서 양 물체를 분리하는 방법 및 층 스택에서의 위치 설정뿐만 아니라, 적어도 하나의 배리어 층의 재료 및 그 두께에도 따른다. 산소 교환을 회피 또는 차단하기 위하여, 접촉 재료가 산화물 반도체와의 직접적인 인터페이스를 갖지 않으면서, 유효 거리로 그로부터 간격을 두고 떨어져 있게 설정되도록, 배리어가 스택에 삽입되어야 한다.
예를 들어 전기적 절연 층 또는 전도성 층 외에, 적어도 하나의 배리어 층이 또한 절연성/반도체성/전도성 금속 산화물 층을 포함할 수 있다. 즉, 예를 들어, 금속 접촉재료가 상기 금속 산화물 층에 사용되며, 산화물을 포함할 수 있다. 따라서, 금속 접촉재료의 추가적인 기생 산화(parasitic oxidation)가 차단될 수 있으며 (반응이 층 두께의 작용으로 약해짐) 또는, 재료의 선택에 따라서는, 심지어 중단될 수도 있다. 이런 금속 산화물 배리어의 직접적인 분리 및 구조화는 동시에, 예컨대 산소 환경에서 가열하여, 하부 층과, 그 재료의 타겟이 된 기생 산화에 의한 접촉 재료의 제어 및 가속 조기 노화(ageing)와 같은 개념이며, 산화 반도체 채널의 특성은 변경되지 않아야 한다. 임계 온도가 한정될 수 있으며, 상기 임계 온도 위에서는 접촉부를 통해 그로부터 멀어지는 방향으로 전도되는 것에 비해 더 많은 산소가 가열 단계 동안 산화물 반도체 구조에 있어서 산소 함유 분위기에 더해질 것이다.
에너지 입력 하에서 향상된 단기간 및 장기간의 트랜지스터 안정성은 트랜지스터 내에서 산소 운반을 차단/억류하여 달성된다. 이것은 심지어는 매우 강력한 산소 아핀 재료를 사용하는 경우에도 마찬가지이다. 따라서, 상승된 온도 하에서의 제조 단계에서도 감소된 기생 효과에 사용할 수 있다.
상기 배리어 층 또는 그 중 하나는 바람직하게 산화 반도체 채널과 직접 접촉하는 제외된 구조의 도전 층으로 형성될 수 있다. 이 층은 유일한 배리어 층이거나, 다른 배리어 층과 결합 될 수 있는 층이다.
제2접촉 재료의 종류로 작용하는 채널의 산화물 반도체와 직접 접촉하는 층은, 한편으로는 예를 들면 특정적으로 배리어 층을 제공하여 그를 통해 발생하는 높은 직렬 저항 또는 아이들 동작을 회피하기 위한, 접촉 재료와 산화물 반도체 사이의 브리지(bridge)로서 역할하며, 다른 한편으로는 백 채널 에칭 공정에서 에칭되는 재료로서 역할을 한다.
드레인 및 소스 접촉부는 또한 산화 반도체 채널과 직접 접촉하는 층과 동일한 재료로 제조될 수 있다.
산화 반도체 채널과 직접 접촉하는 층은 바람직하게 산화, 도핑 및/또는 도핑 안된 반도체를 포함할 수 있다. 이 층은 전기적으로 도전성 또는 반도체성 이면서, 동시에 접촉 재료와 반도체 채널 사이의 산화 절연성 브리지이다. 산화물 반도체는 역전류가 펨토암페어(femtoampere) 범위를 크게 넘지 않는 오프 상태(off state)에서 매우 양호한 절연 특성을 가졌기 때문에, 매우 높은 전기저항은 산화 반도체를 도핑하여 낮게 할 수 있으며, 따라서 브리지되는 비교적 짧은 거리를 가진 채널에 대한 리드(lead) 저항부는 박막 트랜지스터 접촉 저항부로부터 상당히 아래에서 유지된다. 채널 재료에 대한 이런 변질된 산화물 반도체의 채택을 가능한 양호하게 달성하기 위해서는, 적어도 채널 재료의 일 성분으로 일어나는 것과 같은 동일한 속성의 산화 반도체 재료를 사용하는 것이 유리하다.
산화 아연, 특히 알루미늄 산화 아연은 또한, 산화 반도체 채널과 직접 접촉하는 층에 대해 산화 아연 화합물로 이루어진 채널 산화물 반도체 자체를 제공한다. 알루미늄 아연 산화물(AZO)은 바람직하게, 8:1 보다 큰 선택으로 습식 화학적 공정에 의한 백 채널 에칭 공정에 적당한 채널 산화물 반도체 재료 인듐 갈륨 아연 산화물(IGZO)에 에칭될 수 있고, 동시에 매우 양호한 전기적 적응성을 나타내어서, 트랜지스터의 제조 과정에서 후 가열 단계가 저 온도에서 수행될 수 있게 한다.
그러나, 배리어 층(들)은 또한, 전기적 절연체, 특히 실리콘 산화물 또는 실리콘 질화물로 구성될 수 있다. 배리어용 재료의 이런 선택은 이들이 박막 트랜지스터의 제조 공정에서 에칭 스토퍼로서 추가 기능을 수행하게 한다. 이것은 동일하게 변하는 공정을 사용하여 구성할 수 있는 매우 다양한 접촉 재료를 사용할 수 있게 한다. 산화 몰리브덴 질화물, 알루미늄 산화물, 크롬 산화물 또는 중합체는 배리어 층에 대한 다른 사용 가능한 재료이다.
또한, 본 발명은 본 발명에 따른 트랜지스터를 제조하기 위한 방법에 관한 것이며, 상기 방법에서, 적어도 배리어 층은 또는 그 중 하나는 백 채널 에칭 공정에 의해 구성되며; 이 공정은 바람직하게 습식 화학적 공정에 의해 수행될 수 있다.
다른 변형 공정에서는, 배리어 층 또는 그 중 하나는 접촉 재료의 의도된(deliberate) 산화에 의해 제조될 수 있다. 접촉부와 반도체 채널 사이의 산소 교환을 차단하기 위해서, 임의의 경우에 형성되는 산화 경계층이 제조 중에 의도적으로 배리어와 같이 기생적으로 사용될 수 있다. 이들은 각각의 트랜지스터 층을 분리하는 동안 삽입되거나, 또는 기본적으로 산화물 반도체 채널의 특성을 변화시키지 않고, 산소 분위기에서 임계 온도 위에서의 접촉부의 사전-노화에 의한 후속 단계에서 제조할 수 있다. 크롬 산화물이 산소 배리어로서 특히 적당한 것이지만, 그러나 접촉 저항은 대면적의 접촉 때문에 소량을 유지한다.
다른 이점은 전도성 산화 반도체 재료로 이루어진 적어도 하나의 배리어 층이 산화 반도체 채널에 인가되고 그리고 상기 배리어 층이 반도체 채널과 접촉부 사이에 브리지를 형성하는 방식으로 구성되는 경우에 발생한다. 상기 브리지는 수직 방향으로 연장할 수 있다. 그러나 또한, 접촉 재료가 반도체 채널 전에 일정 거리를 짧게 절단하고, 그리고 상기 배리어 층이 이 브레이크를 포함하며, 상기 채널에 횡방향 브리지를 형성하는 방식으로 산화물 반도체와 직접 접촉하는 재료로 배리어 층을 구성할 수도 있다.
공정은 트랜지스터 층의 적어도 3개의 포토리소그래픽 구조화로 수행될 수 있다. 3개의 그런 단계에 의한 박막 트랜지스터의 제조는 본 발명에 따라 이미 가능한 것이다. 만일 추가적인 포토리소그래픽 단계가 수행되는 경우에는, 상기 반도체 채널이 추가로 사전에 구성될 수 있다. 그러나, 4개의 마스크 및 포토리소그래픽 구조화로, 블랙 매트릭스를 가진 완전한 단색 AMLCD 또는 AMOLED 디스플레이가, 본 발명에 따른 박막 트랜지스터를 적용하여 이미 제조될 수 있다. 상기 구조화는 게이트 마스크, 배리어용 마스크, 접촉부용 마스크 및 픽셀 전극 또는 블랙 매트릭스용 제4마스크를 포함하며, 그것은 동시적으로 박막 트랜지스터를 위한 패시베이션(passivation)으로 역할을 할 수 있다.
바람직한 공정 설계의 형태에서는, 먼저, 게이트 재료가 기판에 인가되며, 적어도 1개의 게이트 유전체, 채널용 산화 반도체 및 적어도 1개의 배리어 층을 포함하는 연속한 층의 시퀀스를 적용하기 전에, 포토리소그래픽적으로 구성되며, 상기 층은 적어도 1개의 배리어 층을 포토리소그래픽적으로 구성하며; 다음, 접촉 재료가 인가되며, 포토리소그래픽적으로 구성된다. 배리어 층 중 하나가 반도체 채널과 직접 접촉하는 산화 반도체인 경우, 이 층은 최종적으로 백 채널 에칭 공정에 있어서 마스크로써, 형성된 접촉 재료에 구성될 수 있다. 선택적으로, 산화 반도체 재료가 또한 접촉부를 형성하는데 사용될 수 있다.
이 공정의 변형에서, 산화 반도체 재료는 적어도 하나의 배리어 층과 접촉 재료가 인가되어 구성되기 전에 채널에 추가의 포토리소그래픽 마스크를 인가하여 사전에 구성할 수 있다.
본 발명에 따른 박막 트랜지스터의 바람직한 설계 모델을 참조하여, 본 발명을 아래에서 설명한다.
도 1a, 1b, 1c는 2개의 제1트랜지스터의 단면도 및 평면도이다.
도 2는 제3트랜지스터의 단면도 및 평면도이다.
도 3은 제4트랜지스터의 단면도이다.
도 4a-4d는 4개의 추가 트랜지스터를 절단하여 나타낸 단면도이다.
도 5는 추가 트랜지스터를 절단하여 나타낸 단면도이다.
도 1 내지 도 5의 단면의 다이어그램에서는, 각각의 경우에서, 동일한 재료로 이루어진 층들이 동일한 참조 부호로 도시되었다. 모든 구조는 상세히 도시하지 않은 기판에 적용되었다.
도 1a, 1b, 1c에 도시된 트랜지스터는 이미 3개의 리소그래픽 단계(lithographic stages)에서 제조된 것이다. 이것의 제1단계에서, 기판은 게이트 재료(1)로 코팅되며, 포토리소그래픽적(photolithographically)으로 구성된다. 게이트 유전체(2)의 제조에 이어서, 바로 연속하며 전면적인 분리가 된 후 채널용 산화물 반도체(3), 산화물 반도체와 직접 접촉하는 재료(4) 및 배리어 층(5)을 생성한다. 동시에, 연속적으로 분리된 층의 최상부에 있는 배리어 층(5)이 순차적으로, 포토리소그래픽적으로 구성된다. 접촉 재료(6)의 최종 층이 박막 트랜지스터 접촉부 또는 피드(feed)의 제조를 위해 분리된 후, 이 층(6)으로부터 접촉부를 구조화하기 위한 제3리소그래픽 단계가 이어진다. 따라서, 구성된 배리어(5)와 함께 형성되는 구조는, 산화물 반도체(3)와 직접 접촉하는 층(4)의 에칭과, 박막 트랜지스터에 대한 피드 상에 산화물 반도체(3) 자체의 에칭을 위한 마스크로 역할을 한다. 산화물 반도체(3) 위의 배리어 층(5)도 또한, 이제는 동일한 구조를 통해, 산화물 반도체와 직접 접촉하는 하부 재료(4)에 추가로 선택적으로 에칭될 수 있고, 반면에 접촉 재료(6) 밑에 존재하여 유지되어서, 배리어 효과를 제공한다. 배리어(5)에 의해 접촉부(6)의 에칭이 계속하여 보호를 받는 산화물 반도체와 직접 접촉하는 층(4)은, 이제 노출되고, 백 채널 에칭 공정을 통해 제외식으로 제거된다. 최종 단계로, 산화물 반도체(3)는 배리어(5)에 의해 접촉 재료(6)로부터 직접적으로 보호되거나, 또는 접촉 재료(6)로부터 소정의 유효한 거리가 제거되고, 산화물 반도체와 직접 접촉하는 재료(4)에 의해 전기적으로 바이패스되어서, 사용되는 접촉 재료(6)에 따라, 산화물 반도체 재료(3)에 대한 바람직한 조정을 이끌어 낼 수 있다. 그 결과, 박막 트랜지스터는 예를 들면 전류 흐름, 고온 등과 같은 스트레스 하에서 상당히 큰 안정성을 나타낸다. 배리어 층(5)의 적절한 선택으로, 이 구조는 매우 다양한 에칭 공정과 모든 종류의 접촉 재료(6)의 조합에 적당한 것이다.
도 1b의 구조는 산화물 반도체(3)가 접촉 재료(6)보다 횡방향으로 더 넓게 설계된 공정을 수행하는데 바람직한 것이다. 따라서, 도 1c와 다르게, 서브 영역은 예를 들어 영역(2+3+4+6)과의 접합부에 액티브 산화물 반도체 영역(1+2+3)의 4개의 모서리에서와 같은 구조를 생성하며, 여기서는 접촉 재료(6)로부터 밑으로 산화물 반도체(3)까지의 유효 거리를 최소한의 양으로 제한할 수 없다. 그러나, 도 1b 및 도 1c에 따른 양쪽 트랜지스터 구조용으로, 동일한 단면 구조를 도 1a에 대응하여 생성하였다.
도 2는 추가적인 마스크가 제조된 사전-구성된 반도체 섬(island)을 가진 상술한 제조 공정의 변형한 예를 나타내었다. 이 트랜지스터의 제조 공정은 트랜지스터의 엣지에서 이제는 유일한 이중 층으로 된 피드에 의해 다양한 층 재료의 서브-에칭의 발생과 관련하여 양호하게 제어될 수 있으며, 심지어는 이런 이중 층의 에칭을 위한 습식 화학적 에칭 공정의 사용에서도 그러하다.
도 3은 산화물 반도체(3)와 직접 접촉하는 재료(4)가 배리어로서 역할을 하는 박막 트랜지스터의 다른 변형한 예를 나타낸다. 이 구조는, 그러나 배리어(4)가 여기에서는 매우 두껍게 설계되어야 하며, 백 채널 에칭 공정이 잘 제어될 수 없다는 단점을 갖는다.
또한 다르게, 도 4a 내지 도 4d는 4개의 리소그래픽 마스크와, 횡방향으로 산화 반도체 채널(3)과 접촉부(6) 사이의 배리어로써 작용하는 산화 반도체(3)와 직접 접촉하는 재료(4)로 제조할 수 있는 트랜지스터의 구조를 나타내었다.
5개의 리소그래픽 마스크가 사용되는 도 5에 따른 박막 트랜지스터의 제조 방법도 마찬가지로 생각할 수 있다. 여기에서, 산화물 반도체(3)와 직접 접촉하는 재료(4)는 산화물 반도체(3)의 구조화에 따른 백 채널 에칭 공정의 도움으로 구성된다. 구멍(hole)은 접촉 재료(6)가 산화물 반도체(3)와 직접 접촉하는 재료와의 결합을 통해 배리어 층(5)에 만들어진다. 따라서, 기본적으로 산화물 반도체(3)와 직접 접촉하는 재료(4)와 접촉 재료(6)와의 사이에 접촉 저항은 비교적 작은 중첩 면(구멍 크기)에 의해 결정된다.

Claims (16)

  1. 산화 반도체 채널과 금속 또는 산화 게이트, 드레인 및 소스 접촉부를 포함하는 액티브 매트릭스 디스플레이용 박막 트랜지스터에 있어서,
    적어도 하나의 배리어 층(4, 5)은 산화 반도체 채널(3)과 드레인 및 소스 접촉부(6) 사이에 배치되며, 상기 층은 산화 반도체 채널(3)과 다른 층(1, 2, 6), 특히 드레인 및 소스 접촉부(6) 사이의 산소 교환을 차단하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 배리어 층(4, 5) 또는 그 중 하나는 산화 반도체 채널(3)과 직접 접촉하는 제거식으로 구성된 도전 층(4)으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서,
    드레인 및 소스 접촉부(6)도 또한 산화 반도체 채널(3)과 직접 접촉하는 층(4)의 재료로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  4. 제2항 또는 제3항에 있어서,
    산화 반도체 채널(3)과 직접 접촉하는 층(4)은 산화, 도핑, 및/또는 도핑 안된 반도체를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서,
    산화 반도체 채널(3)과 직접 접촉하는 층(4)은 적어도 부분적으로 산화 아연 화합물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제5항에 있어서,
    산화 아연 화합물은 산화 아연 알루미늄 화합물인 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항 또는 제2항에 있어서,
    상기 배리어 층(4, 5) 또는 그 중 하나는 전기적 절연체, 특별하게는 실리콘 산화물 또는 실리콘 질화물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  8. 제1항 또는 제2항에 있어서,
    산화 반도체 채널(3)은 산화 아연 화합물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  9. 제8항에 있어서,
    산화 아연 화합물은 갈륨 인듐 아연 산화물 화합물인 것을 특징으로 하는 박막 트랜지스터.
  10. 제1항 또는 제2항에 있어서,
    상기 배리어 층(4, 5) 또는 그 중 적어도 하나는 백 채널 에칭 공정으로 구성되는 것을 특징으로 하는 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 백 채널 에칭 공정은 습식 화학적 공정을 사용하여 수행되는 것을 특징으로 하는 박막 트랜지스터.
  12. 제10항 또는 제11항에 있어서,
    상기 배리어 층(4, 5) 또는 그 중 하나는 접촉 재료(6)의 의도된 산화에 의해 제조되는 것을 특징으로 하는 박막 트랜지스터.
  13. 제10항 또는 제11항에 있어서,
    산화 반도체 재료의 층은 적어도 하나의 배리어 층(4)으로 산화 반도체 채널(3)에 인가되며, 상기 층(4)이 반도체 채널(3)과 접촉부(6) 사이에 전기적 브리지를 형성하는 방식으로 구성되는 것을 특징으로 하는 박막 트랜지스터.
  14. 제10항 또는 제11항에 있어서,
    전체적으로, 트랜지스터 층(1-6)의 3개의 포토리소그래픽 구조화가 수행되는 것을 특징으로 하는 박막 트랜지스터.
  15. 제10항 또는 제11항에 있어서,
    먼저 게이트 재료(1)가 기판에 인가되며, 적어도 게이트 유전체(2), 채널용 산화 반도체 재료(3) 및 적어도 하나의 배리어 층(4, 5)을 포함하는 층의 시퀀스가 연속적으로 인가되기 전에, 포토리소그래픽적으로 구성되며;
    적어도 하나의 배리어 층(5)은 포토리소그래픽적으로 구성되며, 다음 접촉 재료(6)가 인가되고 그리고 적어도 상기 배리어 층(4) 또는 그 중 하나가 백 채널 에칭 공정에서 마스크로서 접촉 재료(6)로 구성되기 전에, 마찬가지로 구성되는 것을 특징으로 하는 박막 트랜지스터.
  16. 제15항에 있어서,
    상기 산화 반도체 재료(3)는, 적어도 하나의 배리어 층(4, 5)과 접촉 재료(6)가 인가되어 구성되기 전에, 추가 포토리소그래픽 마스크를 사용하는 채널에 구성되는 것을 특징으로 하는 박막 트랜지스터.
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