KR20150037929A - 전자 디바이스용 패턴 형성 방법, 전자 디바이스 및 패턴 형성 장치 - Google Patents

전자 디바이스용 패턴 형성 방법, 전자 디바이스 및 패턴 형성 장치 Download PDF

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KR20150037929A
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가즈요시 스기하라
신타로 오구라
히로부미 우시지마
야스유키 구사카
마사요시 고오타케
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도쿄엘렉트론가부시키가이샤
내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지
디아이씨 가부시끼가이샤
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Abstract

잉크 재료를 사용한 복수층의 전자 디바이스용 패턴을, 기판 상에 형성하는 방법이며, 게이트층용 제1 잉크 재료 패턴을 기판 상에 형성하는 제1 패턴 형성 공정과, 소스-드레인층용 제2 잉크 재료 패턴을 기판 상에 형성하는 제2 패턴 형성 공정과, 반도체층용 제3 잉크 재료 패턴을 기판 상에 형성하는 제3 패턴 형성 공정과, 상기 제1 잉크 재료 패턴과 상기 제2 잉크 재료 패턴 사이를 절연하는 절연층을 기판 상에 형성하는 절연층 형성 공정과, 상기 형성된 각 층을 일체적으로 개질하는 개질 공정을 갖는 것을 특징으로 하는 패턴 형성 방법이 제공된다.

Description

전자 디바이스용 패턴 형성 방법, 전자 디바이스 및 패턴 형성 장치 {METHOD FOR FORMING PATTERN FOR ELECTRONIC DEVICE, ELECTRONIC DEVICE, AND PATTERN FORMING DEVICE}
본 발명은 전자 디바이스용 패턴 형성 방법, 전자 디바이스 및 패턴 형성 장치에 관한 것이다.
가볍고, 깨지기 어렵고, 플렉시블화가 용이한 것 등의 특성을 갖는 유기 재료를 사용한 일렉트로닉스 디바이스는 조명, 전자 페이퍼, 태양 전지 등, 여러 갈래에 걸치는 유망 시장에서 이용의 가능성이 검토되고 있다. 또한, 일렉트로닉스 디바이스는 규소(Si) 등의 무기ㆍ금속 재료에 성능면에서는 아직 미치지 못하는 점이 있지만, 저렴하게 제작할 수 있는 등의 이점을 살려서 유니크한 애플리케이션의 개척이 기대되고 있다. 일렉트로닉스 디바이스를 저렴하게 제작할 수 있는 이유로서는, 유기 재료는 용액화가 가능하고, 인쇄법 등에 의한 보텀 업 제작법을 적용할 수 있는 것에 의한다.
도 1에 유기 TFT(Thin Film Transistor) 어레이를 제작하기 위한 일반적인 인쇄 프로세스의 일례를 도시한다. 인쇄법으로서는, 특허문헌 1에 개시된 반전 인쇄법을 사용할 수 있다. 반전 인쇄라 함은, 균일하게 잉크를 도포한, 예를 들어 PDMS(실리콘 고무)로 이루어지는 블랭킷판으로부터 인쇄하고 싶은 패턴의 반전 패턴을 갖는 볼록판으로 불필요 잉크를 제거하고, 피전사 기판(필름)을 상기 평면 기판에 접촉시키고, 잉크를 전사하여 인쇄하는 방법이다.
일본 특허 출원 제3689536호 공보
그러나, 인쇄법을 사용한 일렉트로닉스 디바이스의 제작에서는 이하의 과제를 갖는다. 제1 과제는 잉크의 개질을 행함으로써 발생하는 막 표면의 친수성의 편차이다. 예를 들어, 도 3에 도시한 게이트층(10)의 인쇄 패턴의 잉크 표면 A와 기판(S)의 표면 B가 혼재하는 인쇄면에서는, 각각의 재료 표면의 친수성이 다르기 때문에, 그 위에 인쇄하거나, 혹은 도포하는 재료의 표면 SU에 마이크로한 요철이 생긴다. 이 요철은, 소스-드레인층(30, 40)의 인쇄 패턴이 끊기는 등, 제작하는 디바이스의 성능을 저하시키는 요인이 되므로, 인쇄 표면은 가능한 한 평탄한 쪽이 좋다.
제2 과제는 일렉트로닉스 디바이스의 제작에 장시간을 필요로 하는 것이다. 예를 들어, 인쇄법을 사용한 일렉트로닉스 디바이스에 의해 TFT 어레이를 1매 만드는 데 약 12시간 반이 걸린다.
제3 과제는 인쇄법을 사용하여 각 공정에서 인쇄한 각 패턴[예를 들어, 게이트층(10)과 소스-드레인층(30, 40)]의 상대적 위치가 어긋나는 것이다. 이는, 디바이스 제작 중의 열처리에 의해 기판이 수축하는 것에 의한다.
이들 과제에 대해, 적층되는 재료 표면의 요철을 가능한 한 억제하여, 보다 단시간에 인쇄된 잉크 패턴을 개질하고, 또한 하지층의 변형 및 왜곡에 의한 패턴의 위치 어긋남을 억제할 수 있으면, 종래의 프린티드 일렉트로닉스 디바이스 제작 라인에 비해, 단시간, 고정밀도, 고품질의 디바이스 제작을 가능하게 할 수 있다.
본 발명의 목적으로 하는 점은, 재료 표면의 요철을 억제하여, 패턴의 위치 어긋남을 억제하고, 보다 단시간에 전자 디바이스용 패턴을 형성하는 것이 가능한 방법, 상기 방법을 사용하여 제작된 전자 디바이스 및 전자 디바이스를 제작하는 패턴 형성 장치를 제공하는 데 있다.
본 발명의 어느 관점에 따르면,
잉크 재료를 사용한 복수층의 전자 디바이스용 패턴을, 기판 상에 형성하는 방법이며,
게이트층용 제1 잉크 재료 패턴을 기판 상에 형성하는 제1 패턴 형성 공정과,
소스-드레인층용 제2 잉크 재료 패턴을 기판 상에 형성하는 제2 패턴 형성 공정과,
반도체층용 제3 잉크 재료 패턴을 기판 상에 형성하는 제3 패턴 형성 공정과,
상기 제1 잉크 재료 패턴과 상기 제2 잉크 재료 패턴 사이를 절연하는 절연층을 기판 상에 형성하는 절연층 형성 공정과,
상기 형성된 각 층을 일체적으로 개질하는 개질 공정을 갖는 것을 특징으로 하는 패턴 형성 방법이 제공된다.
본 발명의 다른 관점에 따르면,
잉크 재료의 인쇄를 사용하여 전자 디바이스용 패턴을 형성하는 방법이며,
메탈층을 형성하기 위한 제1 잉크 재료 패턴을 인쇄하는 제1 패턴 형성 공정과,
상기 제1 패턴 형성 공정 후, 절연 재료를 도포하는 도포 공정과,
상기 도포 공정 후, 상기 인쇄된 제1 잉크 재료 패턴의 위치를 따른 위치에, 메탈층을 형성하기 위한 제2 잉크 재료 패턴을 인쇄하는 제2 패턴 형성 공정과,
상기 제2 패턴 형성 공정 후, 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴을 일체적으로 개질하는 개질 공정을 포함하는 것을 특징으로 하는 패턴 형성 방법이 제공된다.
본 발명의 다른 관점에 따르면,
메탈층을 형성하기 위해 제1 잉크 재료 패턴을 인쇄하는 제1 패턴 형성 공정과,
상기 제1 패턴 형성 공정 후, 절연 재료를 도포하는 도포 공정과,
상기 도포 공정 후, 상기 인쇄된 제1 잉크 재료 패턴의 위치를 따른 위치에, 메탈층을 형성하기 위한 제2 잉크 재료 패턴을 인쇄하는 제2 패턴 형성 공정과,
상기 제2 패턴 형성 공정 후, 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴을 일체적으로 개질하는 개질 공정을 포함하는 패턴 형성 방법을 사용하여 제작된 전자 디바이스가 제공된다.
본 발명의 다른 관점에 따르면,
잉크 재료의 인쇄를 사용하여 전자 디바이스용 패턴을 형성하는 패턴 형성 장치이며,
메탈층을 형성하기 위한 제1 잉크 재료 패턴을 인쇄하는 제1 패턴 형성 스텝과,
상기 제1 패턴 형성 스텝 후, 절연 재료를 도포하는 도포 스텝과,
상기 도포 스텝 후, 상기 인쇄된 제1 잉크 재료 패턴의 위치를 따른 위치에, 메탈층을 형성하기 위한 제2 잉크 재료 패턴을 인쇄하는 제2 패턴 형성 스텝과,
상기 제2 패턴 형성 공정 후, 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴을 일체적으로 개질하는 개질 스텝을 포함하는 스텝에 의해 전자 디바이스용 패턴을 형성하는 것을 특징으로 하는 패턴 형성 장치가 제공된다.
본 발명에 따르면, 재료 표면의 요철을 억제하여, 패턴의 위치 어긋남을 억제하고, 보다 단시간에 전자 디바이스용 패턴을 형성하는 것이 가능한 방법, 상기 방법을 사용하여 제작된 전자 디바이스 및 전자 디바이스를 제작하는 패턴 형성 장치를 제공할 수 있다.
도 1은 유기 TFT 어레이의 제작 공정을 도시한 도면.
도 2는 유기 TFT 어레이의 단면도.
도 3은 유기 TFT 어레이의 제작 시에 생기는 막의 요철을 도시한 도면.
도 4는 유기 TFT 어레이의 제작 시간의 내역을 도시한 도면.
도 5는 제1 실시 형태에 관한 유기 TFT 어레이의 제작 공정의 흐름도.
도 6은 제1 실시 형태에 관한 유기 TFT 어레이의 제작 시간의 내역을 도시한 도면.
도 7은 제1 실시 형태에 관한 프로세스의 유기 TFT 어레이의 막질 특성을 나타낸 표.
도 8은 필름 기판의 위치 정렬의 정밀도를 도시한 도면.
도 9는 제1 실시 형태에 관한 필름 기판의 위치 정렬의 정밀도를 도시한 도면.
도 10은 제1 실시 형태에 관한 프로세스의 절연막 상의 요철을 도시한 도면.
도 11은 제1 실시 형태에 관한 반전 인쇄기를 도시한 사시도.
도 12는 제1 실시 형태에 관한 반전 인쇄기의 동작을 설명하기 위한 도면.
도 13은 4구조의 TFT를 설명하기 위한 도면.
도 14는 TFT의 제조 공정예를 도시한 도면.
도 15는 제2 실시 형태에 관한 유기 TFT 어레이의 제작 공정의 흐름도.
도 16은 제2 실시 형태에 관한 BGBC 구조의 TFT 제작 공정(제1)을 도시한 도면.
도 17은 제2 실시 형태에 관한 BGBC 구조의 TFT 제작 공정(제2)을 도시한 도면.
도 18은 제2 실시 형태에 관한 BGBC 구조의 TFT 제작 공정(제3)을 도시한 도면.
도 19는 그라비어 반전 인쇄법을 설명하기 위한 도면.
도 20은 제2 실시 형태에 관한 BGTC 구조의 TFT 제작 공정(제1)을 도시한 도면.
도 21은 제2 실시 형태에 관한 BGTC 구조의 TFT 제작 공정(제2)을 도시한 도면.
도 22는 제2 실시 형태에 관한 TGBC 구조의 TFT 제작 공정(제1)을 도시한 도면.
도 23은 제2 실시 형태에 관한 TGBC 구조의 TFT 제작 공정(제2)을 도시한 도면.
도 24는 제2 실시 형태에 관한 TGBC 구조의 TFT 제작 공정(제3)을 도시한 도면.
도 25는 제2 실시 형태에 관한 TGTC 구조의 TFT 제작 공정(제1)을 도시한 도면.
도 26은 제2 실시 형태에 관한 TGTC 구조의 TFT 제작 공정(제2)을 도시한 도면.
도 27은 제2 실시 형태에 관한 TGTC 구조의 TFT 제작 공정(제3)을 도시한 도면.
도 28은 제3 실시 형태에 관한 유기 TFT 어레이의 제작 공정의 흐름도.
도 29는 제3 실시 형태에 관한 BGBC 구조의 TFT 제작 공정(제1)을 도시한 도면.
도 30은 제3 실시 형태에 관한 BGBC 구조의 TFT 제작 공정(제2)을 도시한 도면.
도 31은 제3 실시 형태에 관한 BGBC 구조의 TFT 제작 공정(제3)을 도시한 도면.
도 32는 제3 실시 형태에 관한 BGTC 구조의 TFT 제작 공정(제1)을 도시한 도면.
도 33은 제3 실시 형태에 관한 BGTC 구조의 TFT 제작 공정(제2)을 도시한 도면.
도 34는 제3 실시 형태에 관한 TGBC 구조의 TFT 제작 공정(제1)을 도시한 도면.
도 35는 제3 실시 형태에 관한 TGBC 구조의 TFT 제작 공정(제2)을 도시한 도면.
도 36은 제3 실시 형태에 관한 TGBC 구조의 TFT 제작 공정(제3)을 도시한 도면.
도 37은 제3 실시 형태에 관한 TGTC 구조의 TFT 제작 공정(제1)을 도시한 도면.
도 38은 제3 실시 형태에 관한 TGTC 구조의 TFT 제작 공정(제2)을 도시한 도면.
도 39는 제3 실시 형태에 관한 TGTC 구조의 TFT 제작 공정(제3)을 도시한 도면.
도 40은 제2 또는 제3 실시 형태에서 제작한 TFT의 특성 평가 결과의 일례를 도시한 도면.
도 41은 제2 또는 제3 실시 형태의 반전 인쇄법에서의 패턴 형성 과정을 모식적으로 도시한 도면.
도 42는 각 실시 형태에서 겹침 인쇄했을 때의 잉크층 사이에 생기는 믹싱층에 의한 잉크막의 성능의 변화를 도시한 도면.
이하에 첨부 도면을 참조하면서, 본 발명의 실시 형태에 대해 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는, 동일한 번호를 부여함으로써 중복 설명을 생략한다.
[전자 디바이스의 제조 공정]
처음에, 유기 TFT(thin film transistor) 어레이를 제작하기 위한 인쇄 프로세스의 일례에 대해 설명한다. 여기서는, 인쇄법으로서 반전 인쇄법을 사용한다. 반전 인쇄라 함은, 균일하게 잉크를 도포한, 예를 들어 PDMS로 이루어지는 블랭킷판으로부터 인쇄하고 싶은 패턴의 반전 패턴을 갖는 볼록판으로 불필요 잉크를 제거하고, 피전사 기판(필름)을 상기 평면 기판에 접촉시키고 잉크를 전사하여 인쇄하는 방법이다.
도 1은 유기 TFT 어레이의 제작 프로세스 플로우의 일례를 도시한다. 플라스틱 필름 기판으로서 125㎛ 두께의 폴리카보네이트 필름(PC 필름)을 사용하였다. 기판은 가요성 필름 기판이어도 된다.
기판을 투입하여, 기판의 사전 가열 처리 후, 제1 층에서는 게이트(gate)층을 형성한다. PC 필름의 인쇄면을 제전하여, 더스트 등을 제거한다. 나노은 잉크를 사용하여 반전 인쇄에 의해 게이트 패턴을 형성한다. 이에 의해, 도 2에 도시한 게이트층(10)이 기판(S) 상에 인쇄된다. 이 상태에서, 오븐에서 180℃, 30분 가열하여 나노은 잉크를 개질한다. 그 후 약 3시간 실온에서 방치하여, PC 필름 특성의 회복을 기다린다.
제2 층에서는 게이트 절연(insulator)층을 형성한다. 우선, 게이트 패턴이 형성된 피인쇄면을 스핀 세정하여, 오염을 제거한다. 계속해서 UV 조사로 오염 제거와 배선 상의 습윤성의 향상을 도모하고, 마지막으로 제전하여 더스트의 제거를 행한다. 다음에, 게이트 절연층(PVP:폴리비닐페놀 수지)을 약 1㎛ 두께로 도포한다. 이에 의해, 도 2에 도시한 게이트 절연층(20)이 게이트층(10)을 덮도록 형성된다. 이 상태에서, 오븐에서 170℃, 60분 가열하여 게이트 절연층(20)을 개질한다. 그 후, 약 3시간 실온에서 방치하여, PC 필름 특성의 회복을 기다린다.
제3 층에서는 소스(source)-드레인(drain)층을 형성한다. 게이트 절연막(PVP)의 도포면을 제전하여, 더스트 등을 제거한다. 나노은 잉크를 사용하여 반전 인쇄에 의해 소스-드레인 패턴을 형성한다. 이에 의해, 도 2에 도시한 소스-드레인층(30, 40)이 게이트 절연층(20) 상에 인쇄된다. 오븐에서 180℃, 30분 가열하여 나노은 잉크를 개질한다. 그 후 약 3시간 실온에서 방치하여, PC 필름 특성의 회복을 기다린다.
제4 층에서는 반도체(semiconductor)층을 형성한다. 게이트 절연층(PVP) 상에 소스-드레인 패턴이 형성된 피인쇄면을 습윤 세정하여, 유기 오염을 제거한다. 계속해서 제전하여 더스트의 제거를 행한다. 반도체 재료의 일례인 P3HT 잉크를 사용하여 반전 인쇄에 의해 반도체 패턴을 형성한다. 이에 의해, 도 2에 도시한 반도체층(50)이 소스(source)-드레인(drain)층 사이에 형성된다. 형성 후 즉시 질소 분위기의 글로브 박스에 넣고, 핫 플레이트에서 150℃, 15분 가열한다. 그 후, 약 3시간 그대로 질소 분위기의 글로브 박스 중에 방치하여, PC 필름 특성의 회복을 기다린다. 제작한 유기 TFT의 전기 특성은 N2 분위기의 글로브 박스 중에서 테스터를 사용하여 계측하였다.
제5 층에서는 패시베이션(passivation)층을 형성한다. 반도체 재료에 손상을 끼치는 습윤 세정이나 UV 조사 등은 행하지 않고, 반전 인쇄로 1㎛ 두께의 불소계 수지[CYTOP(등록 상표)]막을 형성한다. 오븐에서 150℃, 20분 가열한다. 이에 의해, 도 2에 도시한 패시베이션층(60)이 게이트 절연층(20) 상에 형성된다.
그러나, 상술한 제작 프로세스는 이하의 과제를 갖는다. 제1 과제는 잉크의 개질을 행함으로써 발생하는 막 표면의 친수성의 편차이다. 도 3에 도시한 잉크 표면 A와 기판 표면 B가 혼재하는 인쇄면에서는, 각각의 재료 표면의 친수성이 다르다. 이로 인해, 그 위에 인쇄하거나, 혹은 도포하는 재료의 표면에 마이크로한 요철이 생긴다. 이 요철은 제작하는 디바이스의 성능을 저하시키므로 인쇄 표면은 가능한 한 평탄한 쪽이 좋다. 예를 들어, 도 3에 도시한 바와 같이, 게이트 절연층(20)의 표면 SU의 요철에 의해 게이트 절연층(20) 상에 인쇄한 소스-드레인층(30, 40)의 패턴이 끊어져 버리는 경우가 있다.
제2 과제는 제작에 장시간을 필요로 하는 것이다. TFT 어레이를 1매 만드는 데 12시간 반이 걸린다. 도 4에, 도 1의 제작 프로세스 시간의 상세를 나타낸다. 기판 필름의 예비 가열, 각 인쇄 레이어에서 필요해지는 잉크의 개질 열처리와 기판 필름의 특성 회복(대기압 실온 하에서의 자연 회복) 등이 장시간 프로세스로 되는 주된 이유이다. 사용하는 플라스틱 필름은 유리 전이점을 초과했을 즈음부터 재료의 연화가 개시되므로, 잉크 개질은 전이점 이하에서 시간을 들여 행할 수밖에 없다. 폴리카보네이트 필름과 나노은 잉크의 조합의 경우에는, 오븐에서 180℃, 30분간의 가열을 필요로 한다. 이 후, 필름에 가해진 열부하에 의한 필름의 변형 왜곡 등을 제거하는 목적으로, 실온 대기 중에 방치하는 약 3시간의 회복 프로세스가 실시된다. 회복 프로세스를 행함으로써 다음 레이어와의 정렬의 악화를 방지할 수 있다.
제3 과제는 각 공정에서 인쇄한 각 패턴의 상대적 위치가 어긋나는 것이다. 이는, 제작 중의 열처리에 의해 기판이 수축하는 것에 의한다.
따라서, 필름 기판에 변형 왜곡을 일으키지 않고, 보다 단시간에 잉크를 개질할 수 있고, 또한 적층되는 재료 표면의 요철을 가능한 한 억제할 수 있으면, 상술한 프린티드 일렉트로닉스의 디바이스 제작에 비해, 단시간, 고정밀도, 고품질의 디바이스 제작을 가능하게 할 수 있다. 이하의 실시 형태에서는 상기 3개의 과제를 개선하고, 기판의 변형을 억제하여 정렬 정밀도를 향상시킬 수 있고, 제조 시간을 단축할 수 있고, 인쇄 적층 표면을 평탄화할 수 있는 제작 프로세스를 제공한다. 이하에서는, 제1 실시 형태에 관한 유기 TFT 어레이의 제작 공정에 대해 설명한다.
<제1 실시 형태>
[제1 실시 형태에 관한 유기 TFT 어레이의 제작 공정]
우선, 제1 실시 형태에 관한 패턴 형성 방법을 사용한 유기 TFT 어레이의 제작 공정에 대해, 도 5의 흐름도를 참조하면서 설명한다. 도 5에서는 도 1에 도시한 TFT 제작 프로세스 플로우 중, 본 실시 형태에 관한 패턴 형성 방법을 적용 가능한 게이트층, 게이트 절연층, 소스-드레인층의 3층에 대해 기재하고 있다.
도 1의 TFT 제작 프로세스 플로우와 마찬가지로, 우선 필름 기판을, 후속 공정의 소성에 의해 기판에 가해지는 최대 열부하 상당(180℃, 60분)으로 사전에 가열하여, 기판의 초기의 왜곡을 해방시킨다(S20). 다음에, 기판을 세정, 즉 제전하여 파티클을 제거한다(S21). 다음에, 반전 인쇄기로 나노은 잉크를 사용하여 게이트층의 패턴을 인쇄한다(S22). 스텝 S22는 메탈층을 형성하기 위한 제1 잉크 재료 패턴을 인쇄하는 제1 패턴 형성 공정의 일례이다.
인쇄 후, 즉시 게이트 절연막의 도포 공정에서, 예를 들어 스핀 코트법이나 슬릿 노즐 코트법으로 PVP(폴리비닐페놀 수지)를 전면 도포한다(S23). 게이트 절연층막은 절연성이 있는 잉크를 사용하여 반전 인쇄에 의해 형성해도 된다. 스텝 S23은 제1 패턴 형성 공정 후, 절연 재료를 도포하는 도포 공정의 일례이다.
필요에 따라서, PVP 도포 후의 기판을 건조로에 보내고, PVP 표면이 끈적거리지 않을 정도까지 단시간 저온에서 건조시킨다(S24).
건조 후, 반전 인쇄기로 나노은 잉크를 사용하여 소스-드레인층의 패턴을 인쇄한다(S25). 스텝 S25는 도포 공정 후, 상기 인쇄된 제1 잉크 재료 패턴의 위치를 따른 위치에, 메탈층을 형성하기 위한 제2 잉크 재료 패턴을 인쇄하는 제2 패턴 형성 공정의 일례이다.
그 후, 게이트층, 소스층, 드레인층의 3층이 형성된 기판을 열평형 가열 수단, 예를 들어 오븐 소성로에서 일체적으로 가열한다(S26). 스텝 S26은 제2 패턴 형성 공정 후, 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴을 일체적으로 개질하는 개질 공정의 일례이다. 개질 시, 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴 중 가장 개질하기 어려운 재료의 개질 조건에 기초하여, 3층을 일체적으로 소성해도 된다. 가열 조건은 3층을 각각 소성했을 때에 필요해지는 가열 조건 중에서 가장 높은 온도와 가장 긴 시간으로 설정하는 것이 바람직하다. 본 실시 형태의 경우에는 180℃, 60분으로 설정한다. 이에 의해, 각 층을 개질하여, 각 층을 원하는 전기 특성으로 할 수 있다. 그 후, 생성한 적층막을 냉각하여(S27), 본 처리를 종료한다.
이상의 공정에서는, 제1 잉크 재료 패턴 및 제2 잉크 재료 패턴의 잉크 재료는 1마이크로미터 또는 1마이크로미터 미만의 나노 재료를 포함하는 재료로 구성되어도 된다.
또한, 개질 공정 및 건조 공정 이외의 공정에서는 상기 제1 잉크 재료 패턴, 상기 게이트 절연 재료 및 상기 제2 잉크 재료 패턴을 가열 및 건조하지 않아도 된다.
[효과]
다음에, 본 실시 형태의 패턴 형성 방법을 사용한 전자 디바이스의 제조의 효과에 대해 설명한다.
(1) 제작 시간에 관한 효과
본 실시 형태에서는 가열 공정을 최저, 스텝 S26의 1회로 할 수 있다. 이로 인해, 전자 디바이스의 제조 시간을 단축할 수 있어, 생산성을 높일 수 있다.
도 4는 TFT 제작 프로세스의 일례에 있어서의 게이트층, 절연층, 소스-드레인층의 3층의 형성에 걸리는 시간을 도시한 도면이다. 3층의 구조체를 형성하는 데 필요로 하는 시간은 702분이었다.
이에 대해, 본 실시 형태에서는, 동일한 구조체를 제작하는 데 걸린 소요 시간은, 도 6에 도시한 바와 같이 286분이었다. 본 실시 형태에 관한 패턴 형성 방법에 의해 제조 시간의 대폭적인 단축이 도모된 이유는 각 층 개질을 위한 복수회의 소성 공정을 생략하고, 3층 형성 후, 일체적으로 3층을 소성했기 때문이다. 또한, 게이트층, 절연층, 소스-드레인층의 각 층의 막질 특성을 계측한바, 도 7의 표에 나타낸 바와 같이, TFT 제작 프로세스의 일례로 제작한 경우와, 본 실시 형태의 프로세스로 제작한 경우의 유기 TFT 어레이의 막질 특성은 바뀌지 않는다는 결과가 얻어졌다.
이상으로부터, 본 실시 형태에 기초하는 제작 프로세스로 만든 TFT는 종래의 제작 프로세스예로 만든 TFT와 동등한 막질을 갖는 3층 구조체를, 종래의 프로세스예의 절반 이하의 시간으로 제작할 수 있고, 생산성을 대폭으로 높인다는 극히 큰 효과를 갖는 것을 알 수 있었다.
(2) 정렬 정밀도에 관한 효과
게이트층의 패턴을 인쇄 후, 게이트층을 소성하면, 하지의 플라스틱 기판은 냉각되어 실온으로 복귀되면 소성 전에 비해 수축한다. 이에 의해, 게이트층과, 그 후에 인쇄하는 소스층 및 드레인층의 패턴의 위치 어긋남이 발생한다. 그러나, 본 실시 형태에서는, 게이트층의 패턴을 인쇄 후(도 5의 S22), 게이트층을 소성하지 않고 소스층 및 드레인층의 패턴 인쇄까지를 실행하는 것이 가능하다. 이에 의해, 상기 위치 어긋남을 회피할 수 있다.
도 8은 종래의 프로세스예로 제작된 게이트 절연막이 부착된 게이트층과, 거기에 겹침 인쇄한 소스-드레인층의 정렬 어긋남을 조사한 결과이다. 게이트층의 정렬 마크가 이상적인 격자 형상으로 나열되어 있는 것으로 했을 때에, 소스-드레인층의 정렬 마크가 얼마만큼 어긋나 있는지를 나타내고 있다. 소성에 의해 플라스틱 기판이 수축하므로, 설계와 같은 치수로 배치된 소스-드레인층의 정렬 마크는 확대 배치된다. 이것으로부터 알 수 있는 바와 같이, 아무리 판의 위치 정렬 마크와 이미 인쇄되어 필름 기판 상에 존재하는 위치 정렬 마크를 맞추어 넣어도, 패턴은 원하는 바와 같이 겹치지 않는다.
본 실시 형태에서는 중첩이 필요한 게이트층과 소스-드레인층의 위치 정렬 전에 기판이 수축할 정도로 소성할 필요가 없으므로, 기판의 수축에 의한 인쇄 패턴의 위치 어긋남을 회피하여, 판과 기판의 위치 정렬 마크를 맞추면, 전방면의 패턴이 양호하게 겹친다.
도 9는 본 실시 형태에 기초하여 행한 게이트층과 소스-드레인층의 중첩 정밀도를 측정한 결과이다. 도 8의 종래의 프로세스예의 경우에 비해, 중첩 정밀도가 크게 향상되어 있는 것을 알 수 있다.
이상으로부터, 본 실시 형태에 기초하는 제작 프로세스에서는 종래의 프로세스예로 만든 TFT 구조체에서의 게이트층과 소스-드레인층의 중첩 정밀도에 비해, 각별히 높은 중첩 정밀도를 달성할 수 있어, 극히 큰 효과를 갖는 것을 알 수 있었다.
(3) 표면 요철에 관한 효과
예를 들어, 게이트층의 패턴을 인쇄 후, 게이트층을 소성하면, 도 3에 도시한 게이트층의 잉크 표면 A와 기판 표면 B의 친수성의 차가 보다 현저해져, 보다 요철이 커진다. 따라서, 그 위에 인쇄하거나, 혹은 도포하는 재료의 표면 SU에 발생하는 요철이 보다 현저해진다. 이 요철은 제작하는 디바이스의 성능을 저하시키므로 인쇄 표면은 가능한 한 평탄한 쪽이 좋다. 따라서, 본 실시 형태에서는, 게이트층의 패턴을 인쇄 후(도 5의 S22), 게이트층을 소성하지 않고 다음 공정 이후를 실행하는 것이 가능하다. 이에 의해, 게이트층 상부의 게이트 절연막을 평탄화하여, 디바이스의 성능 저하를 억제할 수 있다.
반전 인쇄법에서는 해상성이 높고 수㎛ 패턴을 인쇄할 수 있다. 그러나, 하지의 표면에 요철이 있는 경우, 인쇄성이 나빠져 일반적으로 인쇄층의 막 두께와 동일 정도의 단차가 존재하면 양호한 인쇄를 할 수 없는 것으로 말해지고 있다.
도 1에 도시한 프로세스예에 따라서, 게이트층을 인쇄한 후에 잉크 소성을 행하고, 잉크를 개질한 후에 절연막을 1㎛의 두께를 목표로 하여 도포하면, 도 10의 「a」에 도시한 바와 같이, 그 표면에는 게이트층의 유무를 반영한 요철이 형성된다. 도 10의 「a」의 경우, 약 60∼70㎚의 굴곡이 형성되어 있다. 이 절연막 표면에 소스-드레인층을 반전 인쇄법으로 형성하고자 하는 경우, 인쇄 패턴의 막 두께가 100㎚ 정도이면, 인쇄 패턴의 두께가 절연막 표면의 요철값과 동일 정도로 되어, 절연막 표면에 인쇄되는 소스-드레인층이 파단되는 것이 염려된다(도 3).
도 10의 「b」는 본 실시 형태의 프로세스(도 5)에 기초하여 행한 절연막을 코트 후의 절연막의 표면 요철의 계측 결과이다. 면 내의 각 측정점에서 요철값은 도 1에 도시한 프로세스에 비해 2/3 정도이고, 50㎚보다 작게 되어 있다. 본 실시 형태에서는 게이트층을 인쇄 후, 게이트층을 소성하지 않고 절연막을 도포하므로, 잉크 표면(도 3의 A)과 기판 표면(도 3의 B)의 친수성의 차가 도 1에 도시한 프로세스예에 비해 작아져, 도 1에 도시한 프로세스보다 절연막의 표면 요철이 작아졌다고 추측된다.
이상으로부터, 본 실시 형태에 의한 제작 프로세스로 만든 TFT는 종래의 제작 프로세스예로 만든 TFT의 절연막 표면에 비해 요철값이 작아져, 소스-드레인층의 패턴 형성의 신뢰성을 크게 향상시킬 수 있다는 극히 큰 효과를 갖는 것을 알 수 있었다. 또한, 층 사이의 도통이 충분히 확보되는 제작 프로세스를 제공할 수 있다.
이상에서 설명한 바와 같이, 본 실시 형태에 관한 패턴 형성 방법에 따르면, 기판의 변형을 억제하여 정렬 정밀도를 향상시킬 수 있어, TFT의 제작 시간을 단축할 수 있고, 인쇄 적층 표면을 평탄화할 수 있는 등, 종래의 프린티드 일렉트로닉스 디바이스 제작 프로세스에 비해 각별히 높은 효과를 갖는 제작 프로세스를 제공할 수 있다.
[반전 인쇄법에 의한 반전 인쇄기]
상기 실시 형태에 관한 패턴 형성 방법에서는 게이트층 및 소스-드레인층에 있어서, 반전 인쇄법에 의해 제1 잉크 재료 패턴 및 제2 잉크 재료 패턴을 인쇄한다.
이하에서는, 반전 인쇄를 실행하는 반전 인쇄기의 일례를, 도 11 및 도 12를 참조하면서 설명한다.
도 11은 본 실시 형태에 관한 반전 인쇄기(1)의 개략의 구성을 도시하는 사시도이다. 반전 인쇄기(1)는 1개의 롤러 전사 실린더(3)을 구비하고 있다. 반전 인쇄기(1)의 본체(9)에는, 연결된 테이블(4, 5)이 이동 가능하게 설치되어 있다. 테이블(4) 상에는 마스터판(25)(판상체의 판)(25)이 적재된다. 또한, 테이블(5) 상에는 워크판(판상체의 필름)(11)이 적재된다.
마스터판(25)은 평판 형상이고 워크판(11)에 인쇄되는 패턴의 반전 패턴이 형성된 볼록판이다. 마스터판(25)은 테이블(4) 상에 고정된 상태로 보유 지지되어 있다. 마스터판(25)은 롤러 전사 실린더(3)의 회전에 따라서 마스터판(25)의 볼록부와 롤러 전사 실린더(3)이 접촉함으로써, 전체에 잉크가 도포된 롤러 전사 실린더(3) 상으로부터 볼록부의 반전 패턴에 대응한 잉크가 제거되어, 마스터판(25)에 전사된다.
워크판(11)은 유리 기판이나 필름 기판으로 이루어지는 평판 형상의 피인쇄물이고, 롤러 전사 실린더(3)에 남은, 인쇄 패턴에 대응한 잉크가 전사된다. 워크판(11)은 테이블(5) 상에 고정된 상태로 보유 지지되어 있다.
롤러 전사 실린더(3)은 도 12를 사용하여 후술하는 바와 같이, 외주에, 예를 들어 실리콘으로 이루어지는 발수성 블랭킷(16)이 권회된 블랭킷 실린더으로 되어 있어도 된다. 롤러 전사 실린더(3)은 그 회전축 RC가 브래킷(13)에 고정된 베어링으로 지지되어 있다. 롤러 전사 실린더(3)의 양측에는 브래킷(13)과의 사이에 피니언(12)이 설치되고, 클러치(7)로 회전축 RC와 연동, 비연동으로 움직이도록 되어 있다. 본체(9)에는 피니언(12)과 맞물림 가능한 랙(2)이 설치되어 있다. 브래킷(13) 전체는 상하 기구(14)에 의해 상하 이동한다. 이에 의해, 랙(2)과 피니언(12)이 맞물림, 이격, 분리의 3상태를 선택할 수 있다.
도 11에 도시한 바와 같이, 본 실시 형태에서는 랙(2), 피니언(12)을 롤러 전사 실린더(3)의 양측에 설치해도 된다. 이에 의해, 랙(2), 피니언(12)의 덜걱거림을 줄일 수 있고, 마스터판(25) 또는 워크판(11)과 롤러 전사 실린더(3)을 위치 정렬할 때의 위치 정렬 정밀도를 향상시킬 수 있다. 롤러 전사 실린더(3)의 일단부에는 브래킷(13)에 고정된 회전 구동용 구동부(6)가 연결되어 있고, 롤러 전사 실린더(3)의 타단부에는 클러치(7)가 설치되어 있다. 이 클러치(7)를 연결시키면 롤러 전사 실린더(3)과 피니언(12)이 연동하여 회전하고, 클러치(7)를 끊으면 롤러 전사 실린더(3)만이 회전하도록 되어 있다. 또한, 브래킷(13)에는 롤러 전사 실린더(3)의 표면에 잉크를 도포하기 위한 잉크 코터(8)도 고정되어 있다.
본체(9) 상에는 랙(2)과 평행한 직선 베어링의 리니어 가이드(15)가 고정되고, 리니어 가이드(15) 상이 연결된 테이블(4, 5)이 이동 가능하게 고정되어 있다. 또한, 피니언(12)의 아래에도 직선 미끄럼 베어링이 설치되어 테이블의 강성이 저하되지 않도록 하고 있다.
테이블(4, 5)에는 각각 적재된 마스터판(25)과 워크판(11)을 X, Y, Z방향 및 각 X, Y, Z축 주위의 회전 θ, Υ, Ψ방향으로 이동 가능한 6축 구동 기구(4a, 5a)가 조립되어 있다. 이 6축 구동 기구(4a, 5a)에 의해, 롤 전사 실린더(3)에 대한 마스터판(25)과 워크판(11)의 Z방향의 간격, X방향의 어긋남, θ방향의 기울기의 조정, 마스터판(25)과 워크판(11)의 Y방향의 거리를 조정할 수 있다.
도 12는 본 실시 형태에 관한 반전 인쇄기(1)의 동작을 설명하기 위한 개략 단면도이다. 우선 연결한 테이블(4, 5)을 원점(도 11의 테이블 위치의 상태)으로 복귀시키고, 거기에서 마스터판(25), 워크판(11)의 각각을, 테이블(4, 5)의 각각의 소정의 위치에 두어 고정한다. 고정은, 예를 들어 진공 척이나 기계식 고정법 등에 의해 행할 수 있다.
다음에, 테이블(4, 5)에 조립된 6축 구동 기구(4a, 5a)를 동작시켜, 롤 전사 실린더(3)에 대한 마스터판(25)과 워크판(11)의 Z방향의 간격, X방향의 어긋남, θ방향의 기울기, 마스터판(25)과 워크판(11)의 Y방향의 거리 등을 조정한다. 그리고, 롤러 전사 실린더(3)의 회전과 동기하여 테이블(4, 5)을 X방향으로 이동시키고, 테이블(4, 5) 상을 롤러 전사 실린더(3)이 구름 이동할 때에, 테이블(4, 5) 상의 마스터판(25), 워크판(11)과, 롤러 전사 실린더(3) 사이에서 잉크의 전사(인쇄)를 행할 수 있도록 한다.
상하 기구(14)를 동작시킴으로써 브래킷(13)을 상승시키고, 피니언(12)과 랙(2)의 이가 맞물리지 않도록 완전히 분리한다. 그리고, 클러치(7)를 끊은 상태에서 구동부(6)에 의해 롤러 전사 실린더(3)을 회전시켜, 롤러 전사 실린더(3)을 원점 위치로 복귀시킨다. 계속해서, 도 12의 ST1에 도시한 바와 같이 소정의 위치에서 잉크 코터(8)를 롤러 전사 실린더(3)에 가깝게 하여, 잉크 코터(8)의 선단과 롤러 전사 실린더(3)의 표면의 간격을 설정값으로 한다. 이 상태에서, 롤러 전사 실린더(3)을 회전시켜, 메니스커스법에 의해 롤러 전사 실린더(3)의 표면의 필요한 영역에 일정 막 두께의 잉크(17)를 형성한다. 잉크(17)를 형성한 후에는, 잉크 코터(8)를 소정의 위치까지 복귀시킨다. 로터 전사 실린더(3)을 더욱 회전시켜 소정의 위치에서 클러치(7)를 접속하고, 상하 기구(14)를 동작시켜 브래킷(13)을 하강시키고, 랙(2)과 피니언(12)을 맞물리게 한다. 그리고, 구동부(6)를 동작시킴으로써, 롤러 전사 실린더(3)을 테이블(4)과 연동시켜 움직이게 한다. 랙(2)과 피니언(12)이 맞물리고, 롤러 전사 실린더(3)의 반경과 피니언(12)의 반경은 일치시키고 있으므로, 롤러 전사 실린더(3)의 외주 속도는 테이블(4)의 이동 속도와 일치한다. 이로 인해, 테이블(4) 상의 마스터판(25)은 회전축 RC에 따라서 직선 형상으로 접촉하는 영역에 있어서, 볼록부(25b)에 의해, 롤러 전사 실린더(3)에 도포된 잉크(17)로부터 접촉한 잉크를 벗겨 내면서, 구름 이동한다. 이 결과, 롤러 전사 실린더(3)의 발수성 블랭킷(16)의 표면에는, 도 12의 ST2에 도시한 바와 같이 마스터판(25)에 형성되어 있는 패턴과는 반전된 패턴이 남고, 인쇄 패턴이 형성된다.
다음에, 상하 기구(14)에 의해 브래킷(13)을 상승시켜, 랙(2)과 피니언(12)의 맞물림을 해제하고, 롤러 전사 실린더(3)을 소정의 위치까지 회전시키고, 그 후 다시 상하 기구(14)에 의해 브래킷(13)을 하강시켜, 랙(2)과 피니언(12)을 맞물리게 한다. 그리고, 구동부(6)를 동작시킴으로써, 롤러 전사 실린더(3)을 테이블(5)과 연동시켜 움직이게 하고, 도 12의 ST3에 도시한 바와 같이, 발수성 블랭킷(16) 상의 잉크를 워크판(11) 상에 전사한다.
이와 같은 동작을 반복함으로써, 워크판(11) 상에 게이트층과 소스-드레인층의 패턴을 겹침 인쇄하여, 원하는 구조체를 제작할 수 있다. 워크판(11)으로의 패턴의 겹침 인쇄 시에는, 우선 인쇄된 패턴에 대해 위치 정렬이 행해진다. 마스터판(25)에 위치 정렬 마크를 형성해 두고, 다른 패턴과 동일하도록 위치 정렬 마크도 롤러 전사 실린더(3)에 전사된다. 롤러 전사 실린더(3)에 전사된 위치 정렬 마크는, 또한 워크판(11)에 전사된다. 워크판(11)에 전사되어 있는 위치 정렬 마크와, 롤러 전사 실린더(3)에 전사되어 있는 위치 정렬 마크가 일치하도록 제어하면, 정확하게 패턴의 겹침 인쇄를 할 수 있다.
이상, 게이트층 및 소스-드레인층에 있어서, 반전 인쇄법에 의해 제1 잉크 재료 패턴 및 제2 잉크 재료 패턴을 인쇄하는 경우에 사용하는 반전 인쇄의 구체예에 대해 설명하였다.
다음에, BGBC, BGTC, TGBC, TGTC의 4개의 구조의 TFT에 대해 설명한다. 제1 실시 형태 내지 제3 실시 형태에 관한 유기 TFT 어레이의 제작 공정은 상기 4개의 구조의 TFT를 제조할 때에 사용할 수 있다.
[BGBC 구조 TFT]
도 13의 1단째는 BGBC(Bottom Gate, Bottom Contact) 구조의 TFT를 도시한다. BGBC 구조의 TFT에서는 게이트층(10)이 하부(기판 상)에 위치하고, 소스-드레인층(30, 40)이 반도체층(50)의 하부에 위치한다.
BGBC 구조의 TFT에서는 기판(S) 상에 게이트층(10)이 형성되고, 게이트층(10)을 덮도록 게이트 절연층(20)이 형성된다. 게이트 절연층(20) 상에는 소스-드레인층(30, 40)이 형성된다. 게이트 절연층(20)은 게이트층(10)과 소스-드레인층(30, 40) 사이에 설치되어, 게이트층(10)과 소스-드레인층(30, 40)을 전기적으로 절연한다. 소스-드레인층(30, 40) 사이 및 상부에는 반도체층(50)이 형성된다. 반도체층(50)은 적어도 일부가 소스-드레인층(30, 40)에 접촉하고 있다.
[BGTC 구조 TFT]
도 13의 2단째는 BGTC(Bottom Gate, Top Contact) 구조의 TFT를 도시한다. BGTC 구조의 TFT에서는 게이트층(10)이 하부에 위치하고, 소스-드레인층(30, 40)이 반도체층(50)의 상부에 위치한다.
BGTC 구조의 TFT에서는 기판(S) 상에 게이트층(10)이 형성되고, 게이트층(10)을 덮도록 게이트 절연층(20)이 형성된다. 게이트 절연층(20) 상에는 반도체층(50)이 형성된다. 반도체층(50) 상에는 소스-드레인층(30, 40)이 형성된다. 소스-드레인층(30, 40)은 적어도 일부가 반도체층(50) 상에 접촉한다.
[TGBC 구조 TFT]
도 13의 3단째는 TGBC(Top Gate, Bottom Contact) 구조의 TFT를 도시한다. TGBC 구조의 TFT에서는 게이트층(10)이 가장 상부에 위치하고, 소스-드레인층(30, 40)이 반도체층(50)의 하부에 위치한다.
TGBC 구조의 TFT에서는 기판(S) 상에 소스-드레인층(30, 40)이 형성된다. 소스-드레인층(30, 40) 사이 및 상부에는 반도체층(50)이 형성된다. 반도체층(50) 상에는 게이트 절연층(20)이 형성된다. 게이트 절연층(20)의 상부에는 게이트층(10)이 형성된다.
[TGTC 구조 TFT]
도 13의 4단째는 TGTC(Top Gate, Top Contact) 구조의 TFT를 도시한다. TGTC 구조의 TFT에서는 게이트층(10)이 가장 상부에 위치하고, 소스-드레인층(30, 40)이 반도체층(50)의 상부에서 전기적으로 접속되어 있다.
TGTC 구조의 TFT에서는 기판(S) 상에 반도체층(50)이 형성된다. 반도체층(50) 상에는 반도체층(50) 상의 적어도 일부와 접촉하도록 소스-드레인층(30, 40)이 형성된다. 소스-드레인층(30, 40) 사이 및 상부에는 게이트 절연층(20)이 형성된다. 게이트 절연층(20)의 상부에는 게이트층(10)이 형성된다.
이상, 4개의 구조의 TFT에 대해 설명하였다. 예를 들어, 도 14를 참조하면, BGBC 구조의 TFT를 제조하기 위해, 종래의 인쇄 프로세스의 일례에서는, 프로세스 P1에 도시한 바와 같이, 게이트층(10)의 형성(S1), 소성(S2), 게이트 절연층(20)의 형성(S3), 소성(S4), 소스-드레인층(30, 40)의 형성(S5), 소성(S6), 반도체층(50)의 형성(S7), 소성(S8)의 8공정이 필요하다.
한편, 이하에 설명하는 제2 실시 형태에 관한 패턴 형성 방법에서는 BGBC 구조의 TFT 제작 공정에 있어서, 프로세스 P2에 도시한 바와 같이, 게이트층(10)의 형성(S1), 게이트 절연층(20)의 형성(S3), 소스-드레인층(30, 40)의 형성(S5), 반도체층(50)의 형성(S7), 소성(S8)의 5공정으로만 되어, 3개의 소성 공정이 불필요해진다.
또한, 제2 실시 형태에 관한 패턴 형성 방법에서는 TGBC 구조의 TFT 제작 공정에 있어서도, 프로세스 P3에 도시한 바와 같이, 소스-드레인층(30, 40)의 형성(S10), 반도체층(50)의 형성(S11), 게이트 절연층(20)의 형성(S12), 게이트층(10)의 형성(S13), 소성(S14)의 5공정으로만 되어, 3개의 소성 공정이 불필요해진다.
<제2 실시 형태>
[제2 실시 형태에 관한 유기 TFT 어레이의 제작 공정]
다음에, 제2 실시 형태에 관한 패턴 형성 방법을 사용한 유기 TFT 어레이의 제작 공정에 대해, 도 15의 흐름도를 참조하면서 설명한다. 도 15에서는, 도 1에 도시한 TFT 제작 프로세스 플로우 외에, 패시베이션막에 관통 비아를 형성하고, 그것을 통해 화소 전극을 형성하는 보텀 게이트형의 TFT 제작 프로세스 플로우까지 도시하고 있다.
처음에, 도 15의 흐름도에 수순을 도시한 BGBC 구조의 TFT 제작 공정에 대해 설명한다. 도 16 내지 도 18은 도 15의 프로세스 플로우의 각 인쇄 공정에서 블랭킷 상과 기판 상에 어떤 구조체가 만들어져 있는지를 도시하고 있다. 블랭킷 상의 구조체는 본래라면 곡면 상에 형성되지만, 이 도면에서는 간략화하여 평면 상의 구조체로서 도시하고 있다.
(BGBC 구조의 TFT)
우선, 유리 기판, 또는 필름 기판[이하, 기판(S)이라고 함]을 세정 및 제전하여 파티클이나 유기물을 제거한다(S30). 반전 인쇄기(1)를 사용하여 게이트층의 패턴을 인쇄한다(S31). 사용하는 잉크는, 예를 들어 나노은 잉크이다. 이 공정에서는 게이트층용 잉크(17a)를 블랭킷(16)의 표면에 도포한다(도 16의 P10). 다음에, 게이트층의 반전 패턴이 형성된 마스터판의 볼록부(도시하지 않음)와 접촉한 잉크(17a)를 벗겨 내고, 게이트층용 패턴(17a1)을 형성하여(도 16의 P11), 기판(S) 상에 전사한다(도 16의 P12). 이에 의해, 기판(S) 상에 게이트층(10)이 형성된다.
다음에, 반전 인쇄기(1)를 사용하여 게이트 절연층을 인쇄한다(도 15의 S32). 사용하는 잉크는, 예를 들어 PVP 잉크이다. 이 공정에서는 게이트 절연층용 잉크(17b)를 블랭킷(16)의 표면에 도포한다(도 16의 P13). 다음에, 기판(S) 상에 잉크(17b)를 인쇄한다(도 16의 P14). 이에 의해, 게이트 절연층(20)이 겹침 인쇄된다.
다음에, 반전 인쇄기(1)를 사용하여 소스-드레인층(30, 40)의 패턴을 인쇄한다(도 15의 S33). 사용하는 잉크는, 예를 들어 게이트층(10)과 동일한 나노은 잉크이다. 이 공정에서는 소스-드레인층용 잉크(17c)를 블랭킷(16)의 표면에 도포한다(도 16의 P15). 다음에, 소스-드레인층의 반전 패턴이 형성된 마스터판과 접촉한 잉크(17c)를 벗겨 내고, 소스-드레인층의 패턴(17c1)을 형성한다(도 16의 P16). 그리고, 기판(S)측에 부착된 위치 정렬 마크와 패턴(17c1)측에 부착된 위치 정렬 마크의 위치 정렬을 행하여, 기판(S)에 패턴(17c1)을 인쇄한다(도 16의 P17). 이에 의해, 소스-드레인층(30, 40)이 겹침 인쇄된다.
다음에, 반전 인쇄기(1)를 사용하여 반도체층(50)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬하여, 인쇄한다(도 15의 S34). 사용하는 반도체 잉크는, 예를 들어 P3HT 잉크나 IGZO 잉크이다.
이 공정에서는 반도체층(50)용 잉크(18a)를 블랭킷(16)의 표면에 도포한다(도 17의 P18). 다음에, 반도체층의 반전 패턴이 형성된 마스터판과 접촉한 잉크(18a)를 벗겨 내고, 반도체층(50)의 패턴(18a1)을 형성한다(도 17의 P19). 그리고, 기판(S)에 패턴(18a1)을 인쇄한다(도 17의 P20). 이에 의해, 반도체층(50)이 겹침 인쇄된다.
다음에, 반전 인쇄기(1)를 사용하여 패시베이션층(60)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여, 인쇄한다(도 15의 S35). 사용하는 반도체 잉크는, 예를 들어 CYTOP 등의 불소계 수지 잉크이다. 이 공정에서는 패시베이션층(60)용 CYTOP 잉크(19a)를 블랭킷(16)의 표면에 도포한다(도 17의 P21). 다음에, 패시베이션층의 반전 패턴이 형성된 마스터판과 접촉한 CYTOP의 잉크(19a)를 벗겨 내고, 패시베이션층(60)의 패턴(19a1)을 형성한다(도 17의 P22). 그리고, 기판(S)에 패턴(19a1)을 인쇄한다(도 17의 P23).
다음에, 비아 및 화소 전극층(70)을 일체로 형성한다(도 15의 S36). 반전 인쇄는 단차가 있는 막 상으로의 인쇄와 두꺼운 막의 인쇄의 정밀도가 그라비어 반전 인쇄보다도 떨어진다. 여기서, 비아와 화소 전극의 층은 1 내지 2㎛ 정도의 두꺼운 막이다. 이로 인해, 비아와 화소 전극은 그라비어 반전 인쇄에 의해 형성한다. 그라비어 반전 인쇄법을 도 18 및 도 19에 도시한다.
그라비어 반전 인쇄에서는 그라비어판(31)의 오목부에 잉크(21a)를 충전한다(도 18의 P24). 보다 상세하게는, 도 19의 ST10에 도시한 바와 같이 그라비어판(31)의 오목부(31a)에 스퀴지(22)를 사용하여 잉크(21a)를 충전한다.
다음에, 그라비어판(31)으로부터 블랭킷(16) 상으로 잉크(21a)를 발취한다(도 18의 P25). 보다 상세하게는, 도 19의 ST11, ST12에 도시한 바와 같이 블랭킷(16)이 감긴 롤러 전사 실린더(3)을 사용하여, 롤러 전사 실린더(3)을 그라비어판(31) 상에서 회전 이동시켜 그라비어판(31) 상의 잉크(21a)를 블랭킷(16)측으로 발취한다.
도 19의 ST13에 도시한 바와 같이, 그라비어 반전 인쇄에서도 패시베이션층(60)의 인쇄와 마찬가지로 비아와 화소 전극의 일체 패턴의 잉크(21a)를 겹침 인쇄한다. 이에 의해, 비아 및 화소 전극층(70)이 형성된다(도 18의 P26).
여기서, 그라비어 반전 인쇄에서는 블랭킷(16)을 눌러 찌그러뜨려 비아와 화소 전극의 일체 패턴의 잉크(21a)를 기판(S) 상에 전사한다. 이로 인해, 도 18의 P26에 도시한 바와 같이, 하층의 패시베이션층(60)의 비아용 구멍(60a)이 블랭킷(16)에 의해 막히고, 비아용 구멍(60a)의 저부에 들어간 공기의 배출 공간이 없어진다. 이에 의해, 소스-드레인층(30, 40)의 표면 Q에서, 잉크(21a)가 소스-드레인층(30, 40)의 패턴(17c1)과 접촉하지 않는 일이 일어날 우려가 있다.
이를 해결하기 위해, 본 실시 형태의 변형예에서는 비아 및 화소 전극층(70)을 형성할 때의 인쇄 분위기를 He이나 CO2로 퍼지해도 된다. He이나 CO2는 공기에 비해, 잉크(21a)나 블랭킷(16) 등의 고분자 재료를 빠져나가는 능력이 높다(투과 계수가 높음). 이로 인해, 블랭킷(16)에 의해 비아용 구멍(60a)의 출구가 막혀도, 공기가 비아용 구멍(60a) 내에 저류되지 않고 재료를 통과하여 외부로 배출된다. 이에 의해, 잉크(21a)는 용이하게 소스-드레인층(30, 40)까지 도달하여, 화상 전극과 소스-드레인층(30, 40)의 패턴(17c1)의 도통을 확보할 수 있다. 또한, 적어도 블랭킷(16)과 기판(S)의 접촉부가 공기보다 투과 계수가 높은 기체로 가득 차 있으면 되고, 예를 들어 에어 샤워로 접촉부 주변을 둘러쌈으로써 실현할 수 있다. 이와 같이 구성하면, 장치 내부 전체를 투과 계수가 높은 기체로 가득 채우는 것보다도, 러닝 코스트를 낮게 할 수 있다. 또한, 여기서는, 그라비어 반전 인쇄를 사용하여 설명하였지만, 통상의 요판 인쇄를 사용하여 형성해도 된다. 또한, 단차 피복성을 고려하지 않는 것이면, 반전 인쇄를 사용해도 된다.
비아 및 화소 전극층(70)을 형성 후, 기판(S)을 건조로에 보내고, 기판(S) 상의 6층을 일체 소성한다(도 15의 S37). 본 실시 형태에서는 상기 6층의 소성 조건 중 가장 고온, 장시간을 필요로 하는 소성 조건에 맞추어, 180℃의 오븐 내에서 60분간 소성한다. 6층을 일체 소성함으로써, 각 층의 패턴의 위치 어긋남을 발생시키지 않고, TFT를 제조할 수 있음과 함께, 프로세스 시간의 단축을 도모할 수 있다. 일체 소성 후, 기판(S)을 냉각한다(도 15의 S38).
(BGTC 구조의 TFT)
다음에, BGTC 구조의 TFT 제작 공정에 대해, 도 20 및 도 21을 참조하면서 설명한다. 우선, 기판(S)을 세정 후, 도 16의 P10 내지 P12에 도시한 바와 같이, 게이트층(10)의 패턴을 인쇄한다. 다음에, 도 16의 P13, P14에 도시한 바와 같이, 게이트 절연층(20)을 인쇄한다.
다음에, 반도체층(50)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬하여 인쇄한다. 이 공정에서는 반도체층(50)용 잉크(18a)를 블랭킷(16)의 표면에 도포한다(도 20의 P30). 다음에, 반도체층의 패턴(18a1)을 형성하여(도 20의 P31), 기판(S) 상에 그 패턴(18a1)을 인쇄한다(도 20의 P32). 이에 의해, 기판(S) 상에 반도체층(50)이 겹침 인쇄된다.
다음에, 소스-드레인층(30, 40)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여 인쇄한다. 이 공정에서는 소스-드레인층용 잉크(17c)를 블랭킷(16)의 표면에 도포한다(도 20의 P33). 다음에, 소스-드레인층의 패턴(17c1)을 형성하여(도 20의 P34), 기판(S)에 패턴(17c1)을 인쇄한다(도 20의 P35). 이에 의해, 소스-드레인층(30, 40)이 겹침 인쇄된다.
다음에, 패시베이션층(60)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여 인쇄한다. 이 공정에서는 CYTOP의 잉크(19a)를 블랭킷(16)의 표면에 도포한다(도 21의 P36). 다음에, 패시베이션층의 패턴(19a1)을 형성하여(도 21의 P37), 기판(S)에 패턴(19a1)을 인쇄한다(도 21의 P38). 이에 의해, 패시베이션층(60)이 겹침 인쇄된다.
다음에, 비아 및 화소 전극층(70)을 그라비어 반전 인쇄에 의해 형성한다. 이 공정에서는, 그라비어판(31)의 오목부에 잉크(21a)를 충전한다(도 21의 P39). 다음에, 그라비어판(31)으로부터 블랭킷(16) 상에 잉크(21a)를 발취한다(도 21의 P40). 그리고, 기판(S)에 비아 및 화소 전극층 패턴의 잉크(21a)를 인쇄한다(도 21의 P41). 이에 의해, 비아 및 화소 전극층(70)이 겹침 인쇄된다.
다음에, 잉크 재료를 사용한 상기 6층의 전자 디바이스용 패턴이 형성된 기판(S)을 오븐 소성로에서 가열한다. 일체 소성 후, 기판(S)을 냉각한다.
(TGBC 구조의 TFT)
다음에, TGBC 구조의 TFT 제작 공정에 대해, 도 22 내지 도 24를 참조하면서 설명한다. 우선, 소스-드레인층(30, 40)의 패턴을 인쇄한다. 이 공정에서는, 소스-드레인층용 잉크(17c)를 블랭킷(16)의 표면에 도포한다(도 22의 P50). 다음에, 소스-드레인층용 패턴(17c1)을 형성하여(도 22의 P51), 기판(S)에 패턴(17c1)을 인쇄한다(도 22의 P52). 이에 의해, 기판(S) 상에 소스-드레인층(30, 40)이 형성된다.
다음에, 반도체층(50)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬하여 인쇄한다. 이 공정에서는 반도체층용 잉크(18a)를 블랭킷(16)의 표면에 도포한다(도 22의 P53). 다음에, 반도체층의 패턴(18a1)을 형성하여(도 22의 P54), 기판(S)에 인쇄한다(도 22의 P55). 이에 의해, 반도체층(50)이 겹침 인쇄된다.
다음에, 게이트 절연층의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬하여 인쇄한다. 이 공정에서는 게이트 절연층용 잉크(17b)를 블랭킷(16)의 표면에 도포한다(도 23의 P56). 다음에, 게이트 절연층의 패턴(17b1)을 형성하여(도 23의 P57), 기판(S) 상에 패턴(17b1)을 인쇄한다(도 23의 P58). 이에 의해, 게이트 절연층(20)이 겹침 인쇄된다.
다음에, 게이트층(10)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여 인쇄한다. 이 공정에서는 게이트층용 잉크(17a)를 블랭킷(16)의 표면에 도포한다(도 23의 P59). 다음에, 게이트층의 패턴(17a1)을 형성하여(도 23의 P60), 기판(S)에 패턴(17a1)을 인쇄한다(도 23의 P61). 이에 의해, 게이트층(10)이 겹침 인쇄된다.
다음에, 패시베이션층(60)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여 인쇄한다. 이 공정에서는 CYTOP의 잉크(19a)를 블랭킷(16)의 표면에 도포한다(도 24의 P62). 다음에, 패시베이션층의 패턴(19a1)을 형성하여(도 24의 P63), 기판(S)에 패턴(19a1)을 인쇄한다(도 24의 P64). 이에 의해, 패시베이션층(60)이 겹침 인쇄된다.
다음에, 비아 및 화소 전극층(70)을 그라비어 반전 인쇄에 의해 일체로 형성한다. 이 공정에서는 그라비어판(31)의 오목부에 잉크(21a)를 충전한다(도 24의 P65). 다음에, 그라비어판(31)으로부터 블랭킷(16) 상으로 잉크(21a)를 발취한다(도 24의 P66). 그리고, 기판(S)에 패턴의 잉크(21a)를 인쇄한다(도 24의 P67). 이에 의해, 비아 및 화소 전극층(70)이 겹침 인쇄된다.
다음에, 잉크 재료를 사용한 상기 6층의 전자 디바이스용 패턴이 형성된 기판(S)을 오븐 소성로에서 가열한다. 일체 소성 후, 기판(S)을 냉각한다.
(TGTC 구조의 TFT)
다음에, TGTC 구조의 TFT 제작 공정에 대해, 도 25 내지 도 27을 참조하면서 설명한다. 우선, 반도체층(50)의 패턴을 인쇄한다. 이 공정에서는 반도체층용 잉크(18a)를 블랭킷(16)의 표면에 도포한다(도 25의 P70). 다음에, 반도체층의 패턴(18a1)을 형성하여(도 25의 P71), 기판(S)에 패턴(18a1)을 인쇄한다(도 25의 P72). 이에 의해, 기판(S) 상에 반도체층(50)이 형성된다.
다음에, 소스-드레인층(30, 40)의 패턴을 인쇄한다. 이 공정에서는 소스-드레인층용 잉크(17c)를 블랭킷(16)의 표면에 도포한다(도 25의 P73). 다음에, 소스-드레인층용 패턴(17c1)을 형성하여(도 25의 P74), 기판(S)에 패턴(17c1)을 인쇄한다(도 25의 P75). 이에 의해, 소스-드레인층(30, 40)이 겹침 인쇄된다.
다음에, 게이트 절연층의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬하여 인쇄한다. 이 공정에서는, 게이트 절연층용 잉크(17b)를 블랭킷(16)의 표면에 도포한다(도 26의 P76). 다음에, 게이트 절연층의 패턴(17b1)을 형성하여(도 26의 P77), 기판(S) 상에 잉크(17b1)를 인쇄한다(도 26의 P78). 이에 의해, 게이트 절연층(20)이 겹침 인쇄된다.
다음에, 게이트층(10)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여 인쇄한다. 이 공정에서는 게이트층용 잉크(17a)를 블랭킷(16)의 표면에 도포한다(도 26의 P79). 다음에, 게이트층의 패턴(17a1)을 형성하여(도 26의 P80), 기판(S)에 패턴(17a1)을 인쇄한다(도 26의 P81). 이에 의해, 게이트층(10)이 겹침 인쇄된다.
다음에, 패시베이션층(60)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여 인쇄한다. 이 공정에서는 CYTOP의 잉크(19a)를 블랭킷(16)의 표면에 도포한다(도 27의 P82). 다음에, 패시베이션층의 패턴(19a1)을 형성하여(도 27의 P83), 기판(S)에 패턴(19a1)을 인쇄한다(도 27의 P84). 이에 의해, 패시베이션층(60)이 겹침 인쇄된다.
다음에, 비아 및 화소 전극층(70)을 그라비어 반전 인쇄에 의해 형성한다. 이 공정에서는 그라비어판(31)의 오목부에 잉크(21a)를 충전한다(도 27의 P85). 다음에, 그라비어판(31)으로부터 블랭킷(16) 상으로 잉크(21a)를 발취한다(도 27의 P86). 그리고, 기판(S)에 패턴의 잉크(21a)를 인쇄한다(도 27의 P87). 이에 의해, 비아 및 화소 전극층(70)이 겹침 인쇄된다.
다음에, 잉크 재료를 사용한 상기 6층의 전자 디바이스용 패턴이 형성된 기판(S)을 오븐 소성로에서 가열한다. 일체 소성 후, 기판(S)을 냉각한다.
이상 설명한 바와 같이, 본 실시 형태에 관한 패턴 형성 방법에 따르면, 상기 6층의 패턴을 모두 겹침 인쇄한 후에 6층의 일체 소성이 실행된다. 즉, 6층의 패턴을 겹침 인쇄하는 동안의 열처리는 행해지지 않으므로, 6층의 패턴 형성을 행하는 동안에 기판(S)을 수축시키는 일이 없다. 기판(S)에 플라스틱 필름을 사용한 경우라도 각 층의 잉크에 대해 열소성이 실시되어 있지 않으므로, 6층의 패턴 형성을 행하는 동안에 열수축 등의 기판(S) 변형은 발생하고 있지 않다. 따라서 위치 정렬 마크를 참조로 한 정확한 겹침 인쇄를 행할 수 있다. 이에 의해, 오버레이 정밀도가 높은 TFT 구조체를 제작할 수 있다.
또한, 6층의 패턴을 일체 소성함으로써 층 사이에서 소성 공정이나 건조 공정을 실행하지 않으므로, 프로세스 시간을 단축할 수 있다. 또한, 열처리에 의한 기판(S)의 수축을 발생시키지 않고 6층의 패턴을 모두 겹침 인쇄한 후에 일체 소성하므로, 패턴의 단선이나 도통 불량이 저감되어 인쇄 신뢰성을 향상시킬 수 있다. 이상으로부터, 본 실시 형태에 관한 패턴 형성 방법에 따르면, 종래의 프린티드 일렉트로닉스 디바이스 제조 프로세스에 비해 각별히 높은 효과를 갖는 제조 프로세스를 제공할 수 있다.
반도체층(50)은 수분 흡수에 의해 성능의 열화가 일어나므로, 질소 분위기 중에서 상기 구조체를 소성하면 보다 좋은 성능을 얻을 수 있다. 또한, 비아 및 화소 전극층(70)은 인쇄 분위기를 He이나 CO2로 퍼지하고 있으므로, 공기가 비아용 개구 내에 저류되지 않고 재료를 통과하여 외부로 배출될 수 있다. 이로 인해, 잉크는 용이하게 소스-드레인층(30, 40)까지 도달하여 화상 전극과 소스-드레인층(30, 40)의 패턴의 도통을 확보할 수 있다. 이상의 효과는 4개의 구조의 TFT의 제작 공정의 효과로서 얻을 수 있다.
<제3 실시 형태>
제2 실시 형태에 관한 패턴 형성 방법에서는 BGBC, BGTC, TGBC, TGTC의 4개의 구조의 TFT 제작 공정의 일례를 설명하였다. 제3 실시 형태에 관한 패턴 형성 방법에서는 상기 4개의 구조의 TFT 제작 공정의 다른 예를 설명한다.
제3 실시 형태에 관한 패턴 형성 방법에서는 상기 4개의 구조의 TFT 제작 공정에 있어서, 블랭킷(16) 상에서 2층을 겹치고 1회의 전사로 2층을 기판(S)에 인쇄하는 점이, 제2 실시 형태와 다르다. 이하, 차례로 상기 4개의 구조의 TFT의 제작 공정에 대해 설명한다.
(BGBC 구조의 TFT:2층 겹침 전사)
처음에, BGBC 구조의 TFT의 제작 공정에 대해, 도 28 내지 도 31을 참조하면서 설명한다. 도 29 내지 도 31에는 도 28의 프로세스 플로우의 각 인쇄 공정에서 블랭킷(16) 상과 기판 상에 어떤 구조체가 만들어지고 있는지를 도시하고 있다. 블랭킷 상의 구조체는 본래라면 곡면 상에 형성되지만, 이 도면에서는 간략화하여 평면 상의 구조체로서 도시하고 있다.
우선, 기판(S)을 세정 및 제전하여 파티클이나 유기물을 제거한다(도 28의 S40). 다음에, 반전 인쇄기(1)를 사용하여 게이트층의 패턴을 인쇄한다(S41). 이 공정에서는 게이트층용 잉크(17a)를 블랭킷(16)의 표면에 도포하고(도 29의 P90), 게이트층용 패턴(17a1)을 형성하여(도 29의 P91), 기판(S) 상에 전사한다(도 29의 P92). 이에 의해, 기판(S) 상에 게이트층(10)이 형성된다.
다음에, 게이트 절연층(20)과 소스-드레인층(30, 40)의 일체 인쇄를 행한다(도 28의 S42). 이 일체 인쇄에서는, 우선, 소스-드레인층(30, 40)이 되는 나노은 잉크(17c)를 블랭킷(16) 상에 코트한다(도 29의 P93). 다음에, 소스-드레인층용 마스터판으로 불필요 잉크를 제거하여, 소스-드레인층의 패턴(17c1)을 형성한다(도 29의 P94). 소스-드레인층의 패턴(17c1)이 남아 있는 블랭킷(16) 상에 게이트 절연층용 PVP 잉크(17b)를 전면 도포한다(도 29의 P95). 블랭킷(16) 상에 겹쳐진 2층(소스-드레인층과 게이트 절연층의 패턴)을 일체로 하여 기판(S)에 겹침 인쇄한다(도 29의 P96). 이에 의해, 기판(S) 상에 게이트 절연층(20)과 소스-드레인층(30, 40)이 일체 형성된다. 하지가 되는 기판(S)인 플라스틱 필름은 열소성이 실시되어 있지 않으므로 열수축 등의 기판 변형은 발생하고 있지 않다. 이로 인해, 위치 정렬 마크를 참조로 한 겹침 인쇄를 고정밀도로 행할 수 있다.
다음에, 반전 인쇄기(1)로 반도체층(50)을 위치 정렬하여 인쇄한다(도 28의 S43). 사용하는 반도체 잉크는, 예를 들어 P3HT 잉크이다. 이 공정에서는 반도체층(50)용 잉크(18a)를 블랭킷(16)의 표면에 도포한다(도 30의 P97). 다음에, 반도체층(50)의 패턴(18a1)을 형성한다(도 30의 P98). 그리고, 기판(S)에 패턴(18a1)을 인쇄한다(도 30의 P99). 이에 의해, 반도체층(50)이 겹침 인쇄된다.
다음에, 패시베이션층(60)을 반전 인쇄한다(도 28의 S44). 예를 들어 CYTOP(절연막)의 잉크를 약 1㎛의 두께로 반전 인쇄한다. 이 공정에서는, 블랭킷 표면에 CYTOP의 잉크(19a)를 도포하고(도 30의 P100), 패시베이션층용 마스터판으로 불필요 잉크를 제거하고(도 30의 P101), 비아를 매립하는 구멍 패턴(19a1)을 기판(S) 상의 하층 패턴에 대해 겹침 인쇄한다(도 30의 P102). 이에 의해, 패시베이션층(60)이 겹침 인쇄된다.
다음에, 비아 및 화소 전극층(70)을 그라비어 반전 인쇄에 의해 일체로 형성한다(도 28의 S45). 이 공정에서는 그라비어판(31)의 오목부에 잉크(21a)를 충전한다(도 31의 P103). 다음에, 그라비어판(31)으로부터 블랭킷(16) 상으로 잉크(21a)를 발취한다(도 31의 P104). 그리고, 기판(S)에 패턴의 잉크(21a)를 인쇄한다(도 31의 P105). 이에 의해, 기판(S) 상에 비아 및 화소 전극층(70)이 겹침 인쇄된다. 본 실시 형태에 있어서도, 비아 및 화소 전극층(70)을 형성할 때의 인쇄 분위기를 He이나 CO2로 해도 된다.
다음에, 잉크 재료를 사용한 상기 6층의 전자 디바이스용 패턴이 형성된 기판(S)을 오븐 소성로에서 가열하고(도 28의 S46), 소성 후, 기판(S)을 냉각한다(S47).
제3 실시 형태에 관한 패턴 형성 방법에서는 BGBC 구조의 TFT 제작 공정에 있어서, 블랭킷(16) 상에서 2층을 겹치고 1회의 전사로 2층을 기판(S)에 인쇄하여, 6층을 일체 소성한다. 이에 의해, 제2 실시 형태와 동일한 효과가 얻어짐과 함께, 공정수를 줄임으로써 프로세스 시간의 단축을 도모할 수 있다.
(BGTC 구조의 TFT:2층 겹침 전사)
다음에, BGTC 구조의 TFT 제작 공정에 대해, 도 32 및 도 33을 참조하면서 설명한다. 우선, 기판(S)을 세정 후, 도 29의 P90∼P92에 도시한 바와 같이, 기판(S) 상에 게이트층(10)의 패턴을 인쇄한다.
다음에, 게이트 절연층(20)과 반도체층(50)의 일체 인쇄를 행한다. 이 공정에서는, 우선, 반도체층(50)의 잉크(18a)를 블랭킷(16) 상에 도포한다(도 32의 P110). 다음에, 반도체층용 마스터판으로 불필요 잉크를 제거하여, 반도체층의 패턴(18a1)을 형성한다(도 32의 P111). 반도체층의 패턴(18a1)이 남아 있는 블랭킷(16) 상에 게이트 절연층용 PVP 잉크(17b)를 겹쳐서 전면 도포한다(도 32의 P112). 블랭킷(16) 상에 겹쳐진 2층(반도체층과 게이트 절연층의 패턴)을 일체로 하여 기판(S)에 겹침 인쇄한다(도 32의 P113). 이에 의해, 기판(S) 상에 게이트 절연층(20)과 반도체층(50)이 일체 형성된다.
다음에, 소스-드레인층(30, 40)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬하여 인쇄한다. 이 공정에서는 소스-드레인층용 잉크(17c)를 블랭킷(16)의 표면에 도포한다(도 32의 P114). 다음에, 소스-드레인층용 패턴(17c1)을 형성하여(도 32의 P115), 기판(S) 상에 인쇄한다(도 32의 P116). 이에 의해, 소스-드레인층(30, 40)이 겹침 인쇄된다.
다음에, 패시베이션층(60)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여 인쇄한다. 이 공정에서는 CYTOP의 잉크(19a)를 블랭킷(16)의 표면에 도포한다(도 33의 P117). 다음에, 패시베이션층의 패턴(19a1)을 형성하여(도 33의 P118), 기판(S)에 인쇄한다(도 33의 P119). 이에 의해, 패시베이션층(60)이 겹침 인쇄된다.
다음에, 비아 및 화소 전극층(70)을 그라비어 반전 인쇄에 의해 형성한다. 이 공정에서는 그라비어판(31)의 오목부에 잉크(21a)를 충전한다(도 33의 P120). 다음에, 그라비어판(31)으로부터 블랭킷(16) 상에 잉크(21a)를 발취한다(도 33의 P121). 그리고, 기판(S)에 패턴의 잉크(21a)를 인쇄한다(도 33의 P122). 이에 의해, 비아 및 화소 전극층(70)이 겹침 인쇄된다.
다음에, 잉크 재료를 사용한 상기 6층의 전자 디바이스용 패턴이 형성된 기판(S)을 오븐 소성로에서 가열한다. 일체 소성 후, 기판(S)을 냉각한다.
(TGBC 구조의 TFT:2층 겹침 전사)
다음에, TGBC 구조의 TFT 제작 공정에 대해, 도 34 내지 도 36을 참조하면서 설명한다. 우선, 소스-드레인층(30, 40)의 패턴을 인쇄한다. 이 공정에서는 소스-드레인층용 잉크(17c)를 블랭킷(16)의 표면에 도포한다(도 34의 P130). 다음에, 소스-드레인층용 패턴(17c1)을 형성하여(도 34의 P131), 기판(S)에 인쇄한다(도 34의 P132). 이에 의해, 기판(S) 상에 소스-드레인층(30, 40)이 형성된다.
다음에, 반도체층(50)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬하여 인쇄한다. 이 공정에서는 반도체층용 잉크(18a)를 블랭킷(16)의 표면에 도포한다(도 34의 P133). 다음에, 반도체층의 패턴(18a1)을 형성하여(도 34의 P134), 기판(S)에 인쇄한다(도 34의 P135). 이에 의해, 기판(S) 상에 반도체층(50)이 겹침 인쇄된다.
다음에, 게이트 절연층(20)과 게이트층(10)의 일체 인쇄를 행한다. 이 공정에서는 게이트층용 잉크(17a)를 블랭킷(16) 상에 도포한다(도 35의 P136). 다음에, 게이트층의 패턴(17a1)을 형성한다(도 35의 P137). 게이트층의 패턴(17a1)이 남아 있는 블랭킷(16) 상에 게이트 절연층용 잉크(17b)를 전면 도포한다(도 35의 P138). 다음에, 게이트 절연층의 패턴(17b1)을 형성한다(도 35의 P139). 다음에, 블랭킷(16) 상에 겹쳐진 2층(게이트층과 게이트 절연층의 패턴)을 일체로 하여 기판(S)에 겹침 인쇄한다(도 35의 P140). 이에 의해, 기판(S) 상에 게이트 절연층(20)과 게이트층(10)이 일체 형성된다.
다음에, 패시베이션층(60)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여 인쇄한다. 이 공정에서는 CYTOP의 잉크(19a)를 블랭킷(16)의 표면에 도포한다(도 36의 P141). 다음에, 패시베이션층의 패턴(19a1)을 형성하여(도 36의 P142), 기판(S)에 인쇄한다(도 36의 P143). 이에 의해, 패시베이션층(60)이 겹침 인쇄된다.
다음에, 비아 및 화소 전극층(70)을 그라비어 반전 인쇄에 의해 형성한다. 이 공정에서는 그라비어판(31)의 오목부에 잉크(21a)를 충전한다(도 36의 P144). 다음에, 그라비어판(31)으로부터 블랭킷(16) 상으로 잉크(21a)를 발취한다(도 36의 P145). 그리고, 기판(S)에 패턴의 잉크(21a)를 인쇄한다(도 36의 P146). 이에 의해, 비아 및 화소 전극층(70)이 겹침 인쇄된다.
다음에, 잉크 재료를 사용한 상기 6층의 전자 디바이스용 패턴이 형성된 기판(S)을 오븐 소성로에서 가열한다. 일체 소성 후, 기판(S)을 냉각한다.
(TGTC 구조의 TFT:2층 겹침 전사)
다음에, TGTC 구조의 TFT 제작 공정에 대해, 도 37 내지 도 39를 참조하면서 설명한다. 우선, 반도체층의 패턴을 인쇄한다. 이 공정에서는 반도체층용 잉크(18a)를 블랭킷(16)의 표면에 도포한다(도 37의 P150). 다음에, 반도체층용 패턴(18a1)을 형성하여(도 37의 P151), 기판(S)에 인쇄한다(도 37의 P152). 이에 의해, 기판(S) 상에 반도체층(50)이 형성된다.
다음에, 소스-드레인층(30, 40)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여 인쇄한다. 이 공정에서는 소스-드레인층용 잉크(17c)를 블랭킷(16)의 표면에 도포한다(도 37의 P153). 다음에, 소스-드레인층의 패턴(17c1)을 형성하여(도 37의 P154), 기판(S)에 인쇄한다(도 37의 P155). 이에 의해, 소스-드레인층(30, 40)이 겹침 인쇄된다.
다음에, 게이트 절연층(20)과 게이트층(10)의 일체 인쇄를 행한다. 이 공정에서는 게이트층용 잉크(17a)를 블랭킷(16) 상에 도포한다(도 38의 P156). 다음에, 게이트층의 패턴(17a1)을 형성한다(도 38의 P157). 게이트층의 패턴(17a1)이 남아 있는 블랭킷(16) 상에 게이트 절연층용 잉크(17b)를 전면 도포한다(도 38의 P158). 다음에, 게이트 절연층의 패턴(17b1)을 형성한다(도 38의 P159). 다음에, 블랭킷(16) 상에 겹쳐진 2층(게이트층과 게이트 절연층의 패턴)을 일체로 하여 기판(S)에 겹침 인쇄한다(도 38의 P160). 이에 의해, 기판(S) 상에 게이트 절연층(20)과 게이트층(10)이 일체 형성된다.
다음에, 패시베이션층(60)의 패턴을, 상기에 설명한 위치 정렬 방법에 의해 위치 정렬을 행하여 인쇄한다. 이 공정에서는 CYTOP의 잉크(19a)를 블랭킷(16)의 표면에 도포한다(도 39의 P161). 다음에, 패시베이션층의 패턴(19a1)을 형성하여(도 39의 P162), 기판(S)에 인쇄한다(도 39의 P163). 이에 의해, 패시베이션층(60)이 겹침 인쇄된다.
다음에, 비아 및 화소 전극층(70)을 그라비어 반전 인쇄에 의해 형성한다. 이 공정에서는 그라비어판(31)의 오목부에 잉크(21a)를 충전한다(도 39의 P164). 다음에, 그라비어판(31)으로부터 블랭킷(16) 상으로 잉크(21a)를 발취한다(도 39의 P165). 그리고, 기판(S)에 패턴의 잉크(21a)를 인쇄한다(도 39의 P166). 이에 의해, 기판(S) 상에 비아 및 화소 전극층(70)이 겹침 인쇄된다.
다음에, 잉크 재료를 사용한 상기 6층의 전자 디바이스용 패턴이 형성된 기판(S)을 오븐 소성로에서 가열한다. 일체 소성 후, 기판(S)을 냉각한다.
이상 설명한 바와 같이, 본 실시 형태에 관한 패턴 형성 방법에 따르면, 제2 실시 형태에 있어서 설명한 효과 외에, 블랭킷(16) 상에서 2층을 겹침으로써 공정수를 삭감하여, 프로세스 시간을 보다 단축할 수 있다. 또한, 블랭킷(16) 상에서 2층을 겹침으로써 한쪽 층의 다른 쪽의 층으로 매립할 수 있다. 이에 의해, 기판(S) 상에 형성되는 복수층을 보다 평탄화하여, 디바이스의 성능을 올릴 수 있다.
(TFT의 특성)
도 40은 상기 제2 또는 제3 실시 형태에 관한 패턴 형성 방법에 의해 제작한 TFT의 특성 평가 결과이다. 횡축이 게이트 전압을 나타내고, 종축이 드레인 전류를 나타낸다. 이에 따르면, 종래의 패턴 형성 방법으로 제작한 BGBC 구조의 TFT(비교예)에 대해, 본 실시 형태의 패턴 형성 방법으로 제작한 BGBC 구조의 TFT(실시 형태) 및 TGBC 구조의 TFT(실시 형태)의 특성(즉, 도면 중 각 그래프의 형상)은 바뀌지 않는다. 이 결과로부터 본 실시 형태의 패턴 형성 방법으로 제작한 TFT가 정상적으로 동작하는 것을 알 수 있다.
단, 본 실시 형태의 패턴 형성 방법으로 제작한 TFT의 성능은, 현시점에서는 비교예의 TFT 성능에 비해 떨어져 있다. 이는 프로세스의 개선, 잉크 재료의 개선으로 향상시킬 수 있다. 예를 들어, 프로세스의 개선예로서, 예를 들어 각 층의 인쇄 사이에 건조 공정을 넣는 것 등이 생각된다. 건조 공정의 일례로서는, 반전 인쇄기(1)의 롤러 전사 실린더(3)의 주위에 드라이어 등을 조립하는 방법 등이 있다.
한편, 본 실시 형태의 패턴 형성 방법으로 제작한 TFT는 기판의 왜곡에 기인하는 설계 오차가 억제되어, 정밀도가 높은 TFT를 얻을 수 있다. 또한, 본 실시 형태의 패턴 형성 방법으로 제작한 TFT는 종래의 패턴 형성 방법으로 제작한 TFT에 비해, 제작 시간이 짧고, 기판의 왜곡에 기인하는 제품간의 오차를 억제할 수 있으므로, 양산 기술로서 우수하다. 또한, 본 실시 형태의 패턴 형성 방법으로 제작한 TFT는 BGBC, BGTC, TGBC, TGTC의 4개의 구조의 TFT에 대해 적용 가능하므로, 디바이스 설계의 자유도의 관점에서도 우수하다.
(반전 인쇄법에 의한 패턴 형성 과정)
마지막으로, 제1 내지 제3 실시 형태에서 사용한 반전 인쇄법에 의한 패턴 형성 과정을, 도 41을 참조하면서 고찰한다. 도 41은 반전 인쇄법에 의한 패턴 형성 과정을 모식적으로 도시한 도면이다. 잉크(8)는 낮은 온도에서 증발하는 저비점 용매와 높은 온도에서 증발하는 고비점 용매가 혼합된 것을 사용한다. 또한, 블랭킷(16)도 높은 비점의 용매를 흡입하는 재료를 사용한다.
이 상태에서, 블랭킷(16)의 표면에 잉크(8)를 도포하면, 도포막 표층으로부터 저비점 용매가 서서히 증발해 간다. 또한, 블랭킷(16)의 표면과의 계면에서는 고비점 용매가 블랭킷(16) 내에 침입한다. 저비점 용매가 대략 증발하는 시간을 거친 상태가 마스터판과의 접촉 전의 상태이다. 이 상태에서는, 잉크(8)의 대부분은 건조되어 일체화되고, 블랭킷(16)과의 계면만이 젖어 있다. 또한, 도 41에서는 블랭킷(16)의 표면 상의 잉크의 습윤층은 비교적 두꺼운 것처럼 그려져 있지만, 젖어 있는 영역의 두께는 극히 얇고, 젖어 있는 것은 계면뿐이다.
이 상태에서, 롤러 전사 실린더(3)의 블랭킷(16)에 마스터판(25)을 접촉시켜, 마스터판(25)의 볼록부(25b)를 블랭킷(16)에 가압하면, 마스터판(25)의 에지부에 대응한 부분에 전단력이 작용하여 잉크(8)의 막이 그 부분에서 절단된다. 마스터판(25)을 블랭킷(16)으로부터 밀어내면 잉크(8)는 계면에서 블랭킷(16)으로부터 이격되고, 불필요한 잉크(8)가 마스터판(25)측에 부착됨으로써, 블랭킷(16)으로부터 제거된다.
그 후, 블랭킷(16)의 표면 상에 남은 잉크(8)는 기판(S)[워크판(11)]과 접촉시키면, 잉크(8)는 계면에서 분리되어 기판(S)측으로 전이된다. 블랭킷(16)에 고비점 용매가 침입함으로써, 잉크(8)는 블랭킷(16) 상에 남지 않아 100％의 전이의 실행이 가능해진다. 기판측으로 전이된 잉크(8)는 블랭킷(16)과 접촉하고 있던 면이 표로 되고, 남아 있는 용매가 서서히 증발해 간다. 따라서, 인쇄가 완료된 시점, 즉 잉크(8)가 기판(S)으로 전이된 시점에서는, 잉크(8)는 세미 드라이 상태로 되어 있다고 생각된다.
상기 실시 형태의 패턴 형성 방법에 있어서, 잉크(8)를 연속해서 적층해도 적층 사이에서 잉크의 혼합이 일어나지 않고, 구조체가 완성되고, TFT가 정상적으로 동작하는 것은 각 잉크(8)가 세미 드라이 상태로 겹쳐지기 때문이다.
또한, 상기 각 실시 형태에 있어서, 게이트층을 형성하는 공정은 게이트층용 제1 잉크 재료 패턴을 기판 상에 형성하는 제1 패턴 형성 공정의 일례이다.
또한, 상기 각 실시 형태에 있어서, 소스-드레인층을 형성하는 공정은 소스-드레인층용 제2 잉크 재료 패턴을 기판 상에 형성하는 제2 패턴 형성 공정의 일례이다.
또한, 상기 각 실시 형태에 있어서, 반도체층을 형성하는 공정은 반도체층용 제3 잉크 재료 패턴을 기판 상에 형성하는 제3 패턴 형성 공정의 일례이다.
또한, 상기 각 실시 형태에 있어서, 게이트 절연층을 형성하는 공정은 제1 및 제2 잉크 재료 패턴을 절연하는 절연층을 기판 상에 형성하는 절연층 형성 공정의 일례이다.
또한, 복수층을 일체 소성하는 공정은 형성된 각 층을 일체적으로 개질하는 개질 공정의 일례이다.
또한, 상기 각 실시 형태에 있어서, 패시베이션층을 형성하는 공정은 패시베이션층용 제4 잉크 재료 패턴을 기판 상에 형성하는 제4 패턴 형성 공정의 일례이다.
또한, 상기 각 실시 형태에 있어서, 비아 및 화소 전극층을 형성하는 공정은 비아 및 화소 전극층용 제5 잉크 재료 패턴을 기판 상에 형성하는 제5 패턴 형성 공정의 일례이다.
또한, 상기 제3 실시 형태에 있어서, 블랭킷에 2층 겹쳐서 기판 상에 인쇄하는 공정은 제1 내지 제3 패턴 형성 공정 중 어느 하나와 상기 절연층 형성 공정을 하나의 공정으로 하여, 상기 제1 내지 제3 잉크 재료 패턴 중 어느 하나와 상기 절연층을 적층한 적층막을 기판에 일체 형성하는 공정의 일례이다. 블랭킷에 2층 이상 겹쳐서 기판 상에 인쇄해도 된다.
(겹침 인쇄에 의한 믹싱층)
도 42는 겹침 인쇄했을 때의 잉크층 사이에 생기는 믹싱층에 의해 잉크막의 성능이 어떻게 저하되는지를 「나노은 잉크와 PVP 잉크의 계면」과 「나노은 잉크와 유리 기판의 계면」을 비교하여 조사한 결과이다. 믹싱층은 인접하는 층의 계면에 발생하는 각 층의 잉크가 혼합된 층이다. 인접하는 층의 각각의 막 두께는 인접하는 층의 각 층의 두께(믹싱층으로 된 부분의 두께를 포함하지 않음)를 말한다.
유리 기판 상의 나노은 잉크의 경우, 나노은 잉크의 막 두께가 증가함에 따라서 소성 후의 체적 저항은 일정값(100㎚ 두께 이상이고 약 0.00001Ωcm)으로 된다.
한편, 유리 기판에 PVP 잉크를 인쇄하고, 그 위에 나노은 잉크를 겹침 인쇄한 경우, 소성 후의 체적 저항은 150㎚ 두께 이상이고 약 0.00004Ωcm, 그것보다 얇아지면 1자릿수 이상 악화된 것을 알 수 있었다. 주사형 전자 현미경(SEM)으로 나노은 잉크와 PVP 잉크의 계면을 관찰하면, 명확한 경계가 보이지 않아 양자가 혼합되어 있는 것을 알 수 있었다. 이 층의 체적 저항은 나노은 잉크의 그것보다 크기 때문에 믹싱층의 두께에 비해 순수한 나노은 잉크층이 얇아지면 체적 저항이 급격하게 악화되는 것을 알 수 있었다.
이것으로부터 우선 잉크를 겹침 인쇄하고, 그 후에 잉크 구조체를 일체로 소성하여 개질시키는 방법에 있어서는, 잉크 계면에 발생하는 믹싱층 두께보다도 잉크층의 두께를 크게 해 두는 것이 중요한 것을 알 수 있었다. 두께를 어느 정도로 할지는 원하는 사양에 기초하여 결정하면 된다.
또한, 각 잉크의 세미 드라이 상태에 있어서의 잔류 용매량을 가능한 한 작게 하는 것, 또는 세미 드라이 상태에 있어서의 잉크층의 잔류 용매에 대해 인접하는 잉크층 성분이 용해되지 않도록 잉크 재료의 조합을 선택함으로써 믹싱층 두께를 저감할 수 있다.
본 실시 형태에서는 겹침 인쇄를 했을 때에 층간 계면에 발생하는 잉크끼리에 믹싱층이 발생하는 경우, 믹싱층의 두께보다도 제1 층의 잉크층과 제2 층의 잉크층이 두꺼워지도록 인쇄한다. 즉 사용하는 잉크를 겹쳤을 때에 발생하는 믹싱층의 두께를 미리 측정해 두고, 그 두께 이상의 잉크를 인쇄함으로써, 믹싱층에 의한 성능 저하가 요구 성능을 내리지 않도록 한다. 이와 같이 인쇄 각 층의 두께를 믹싱층 두께 이상으로 크게 하여, 원하는 사양에 적당한 막 두께를 확보하면 각 층의 막 성능을 보증한 제조 프로세스를 제공할 수 있다.
또한, 본 실시 형태에서는, 2층을 대상으로 하고 있지만 3층 이상의 구조체라도 각각의 2층 사이에서 형성되는 믹싱층 두께 이상의 잉크 층 두께를 확보하면 된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 개질 공정 없이 잉크를 겹쳐져 인쇄했을 때에 발생하는 믹싱층에 의한 막질 저하를 방지하여, 각 층의 재료가 안정된 성능을 발휘할 수 있다.
이상, 첨부 도면을 참조하면서 본 발명에 관한 패턴 형성 방법 및 상기 패턴 형성 방법을 사용한 전자 디바이스의 적합한 실시 형태에 대해 상세하게 설명하였다. 그러나, 본 발명에 관한 패턴 형성 방법 및 상기 패턴 형성 방법을 사용한 전자 디바이스의 기술적 범위는 이러한 예로 한정되지 않는다. 본 발명에 관한 패턴 형성 방법 및 상기 패턴 형성 방법을 사용한 전자 디바이스의 기술 분야에 있어서의 통상의 지식을 갖는 사람이라면, 특허 청구 범위에 기재된 기술적 사상의 범위에서 각종 변경예 또는 수정예에 상도할 수 있는 것은 명백하고, 이들에 대해서도, 당연히 본 발명에 관한 패턴 형성 방법 및 상기 패턴 형성 방법을 사용한 전자 디바이스의 기술적 범위에 속한다. 또한, 상기 실시 형태 및 변형예가 복수 존재하는 경우, 모순되지 않는 범위에서 조합할 수 있다.
예를 들어, 상기 실시 형태에 의한 TFT 제작에서는 기판 상에 우선 게이트층을 반전 인쇄하여, 게이트 절연막 도포 후, 게이트 절연막 상에 소스-드레인층을 반전 인쇄하였지만, 이에 한정되지 않고, 게이트층과 소스-드레인층의 배치를 반대로 해도 된다. 즉, 기판 상에 우선 소스-드레인층을 반전 인쇄하고, 그 후 게이트 절연막 상에 게이트층을 반전 인쇄하여 TFT를 제작해도 된다.
또한, 상기 실시 형태에 관한 잉크 재료의 인쇄를 사용한 전자 디바이스용 패턴 형성 방법에서는 상기 제1 잉크 재료 패턴으로서의 게이트층, 상기 절연 재료 및 상기 제2 잉크 재료 패턴으로서의 소스-드레인층은 기판 상에 형성되었다. 그러나, 본 발명에 관한 전자 디바이스용 패턴 형성 방법은 TFT를 제작하기 위해서뿐만 아니라, 예를 들어 배선층 등, 상기 제1 잉크 재료 패턴으로서의 메탈층, 상기 절연 재료 및 상기 제2 잉크 재료 패턴으로서의 메탈층의 적층 구조를 갖는 전자 디바이스용 패턴 제작에 전반적으로 사용할 수 있다. 따라서, 본 발명의 패턴 형성 방법을 사용하여 제작되는 전자 디바이스는 유기 TFT로 한정되지 않고, 상기 제1 잉크 재료 패턴으로서의 메탈층, 상기 절연 재료 및 상기 제2 잉크 재료 패턴으로서의 메탈층의 적층 구조를 갖는 모든 전자 디바이스가 포함되고, 그와 같은 모든 전자 디바이스에 본 발명의 패턴 형성 방법을 적용할 수 있다.
상기 각 실시 형태에 관한 패턴 형성 방법에서는 게이트층(10), 게이트 절연층(20), 소스-드레인층(30, 40), 반도체층(50), 패시베이션층(60) 및 비아 및 화소 전극층(70)에 6층을 일체 소성하였지만, 본 발명에 관한 패턴 형성 방법은 이에 한정되지 않는다. 예를 들어, 본 발명에 관한 패턴 형성 방법은 게이트층(10), 게이트 절연층(20) 및 소스-드레인층(30, 40)의 3층을 일체 소성해도 되고, 상기 3층에 반도체층(50)을 추가한 4층을 일체 소성해도 되고, 상기 4층에 패시베이션층(60)을 추가한 5층을 일체 소성해도 된다. 어떤 경우에도 공정수를 삭감할 수 있다.
단, 반도체층(50)을 인쇄하기 전에 인쇄한 복수층을 일체 소성하는 경우, 패턴 내의 수분을 제거하면서 반도체층(50)의 패턴을 형성할 수 있어, 수분 흡수에 의해 반도체층(50)의 성능의 열화가 일어나는 것을 효과적으로 회피할 수 있다.
복수층을 일체 소성하는 경우, 상기 복수층의 소성 조건 중 가장 고온, 장시간을 필요로 하는 잉크의 소성 조건으로 일체 소성을 행한다. 예를 들어, 게이트층(10), 게이트 절연층(20), 소스-드레인층(30, 40)을 일체 소성하는 경우, 게이트 절연층을 형성하기 위한 PVP 잉크에 맞추어, 180℃의 오븐 내에서 60분간 소성한다. 그 후, 다른 층을 기판(S) 상에 인쇄하고, 또한 소성함으로써 TFT를 제작할 수 있다.
또한, 예를 들어 도 5의 스텝 S24와 같은 TFT의 제작 공정 중의 건조 공정은 생략해도 된다. 이에 의해, 프로세스 시간의 가일층의 단축을 도모할 수 있다. 또한, 건조 공정을 생략할지 여부는, 재료에 따라서 정하는 것이 바람직하다.
또한, 도 5의 스텝 S21과 같은 기판 반입 시의 세정을 행하는 것이 바람직하지만, 그 밖의 TFT의 제작 공정 중의 세정은 생략할 수 있다. 또한, 반도체층(50) 전에 드라이 세정을 행해도 된다.
또한, 일체 소성은 복수층의 소성 조건 중 가장 고온, 장시간을 필요로 하는 잉크의 소성 조건으로 하였지만, 이에 한정되지 않는다. 온도나 시간 이외에도 고려할 조건이 있으면, 복수층의 소성 조건 중 가장 요구가 높은 조건으로 설정하는 것이 바람직하다. 또한, 상기의 소성 조건으로 다른 잉크 재료가 열화되어 버리는 경우에는, 소성 조건을 내리는 등의 변경을 행할 수도 있다. 예를 들어, 180℃, 60분간의 소성으로 반도체 잉크의 층이 열화되는 경우에는, 최고 온도를 150℃로 하고, 소성 시간을 75분으로 연장함으로써, 반도체 잉크로의 열부하를 저감하여 열화를 억제함과 함께, 절연막 잉크를 완전히 개질할 수 있다.
본 국제 출원은 2012년 8월 1일에 출원된 일본 특허 출원 2012-171401호에 기초하는 우선권을 주장하는 것이고, 그 전체 내용을 본 국제 출원에 원용한다.
1 : 반전 인쇄기
10 : 게이트층
20 : 게이트 절연층
30 : 소스층
40 : 드레인층
50 : 반도체층
60 : 패시베이션층
S : 기판

Claims (19)

  1. 잉크 재료를 사용한 복수층의 전자 디바이스용 패턴을, 기판 상에 형성하는 방법이며,
    게이트층용 제1 잉크 재료 패턴을 기판 상에 형성하는 제1 패턴 형성 공정과,
    소스-드레인층용 제2 잉크 재료 패턴을 기판 상에 형성하는 제2 패턴 형성 공정과,
    반도체층용 제3 잉크 재료 패턴을 기판 상에 형성하는 제3 패턴 형성 공정과,
    상기 제1 잉크 재료 패턴과 상기 제2 잉크 재료 패턴 사이를 절연하는 절연층을 기판 상에 형성하는 절연층 형성 공정과,
    상기 형성된 각 층을 일체적으로 개질하는 개질 공정을 갖는 것을 특징으로 하는, 패턴 형성 방법.
  2. 제1항에 있어서, 패시베이션층용 제4 잉크 재료 패턴을 기판 상에 형성하는 제4 패턴 형성 공정을 더 갖고,
    상기 개질 공정은,
    상기 형성된 각 층을 일체적으로 개질하는 것을 특징으로 하는, 패턴 형성 방법.
  3. 제1항에 있어서, 비아 및 화소 전극층용 제5 잉크 재료 패턴을 기판 상에 형성하는 제5 패턴 형성 공정을 더 갖고,
    상기 개질 공정은,
    상기 형성된 각 층을 일체적으로 개질하는 것을 특징으로 하는, 패턴 형성 방법.
  4. 제3항에 있어서, 상기 제5 패턴 형성 공정은,
    상기 제5 잉크 재료 패턴을, 공기보다 투과 계수가 큰 가스 분위기 중에서 기판 상에 형성하는 것을 특징으로 하는, 패턴 형성 방법.
  5. 제1항에 있어서, 상기 제1 내지 제3 패턴 형성 공정 중 어느 하나와 상기 절연층 형성 공정을 하나의 공정으로 하여, 상기 제1 내지 제3 잉크 재료 패턴 중 어느 하나와 상기 절연층을 적층한 적층막을 기판에 일체 형성하는 것을 특징으로 하는, 패턴 형성 방법.
  6. 제1항에 있어서, 상기 형성된 각 층 중, 인접하는 2층 사이에 발생하는 믹싱층의 두께보다도 상기 인접하는 층의 각각의 두께를 크게 하는 것을 특징으로 하는, 패턴 형성 방법.
  7. 잉크 재료의 인쇄를 사용하여 전자 디바이스용 패턴을 형성하는 방법이며,
    메탈층을 형성하기 위한 제1 잉크 재료 패턴을 인쇄하는 제1 패턴 형성 공정과,
    상기 제1 패턴 형성 공정 후, 절연 재료를 도포하는 도포 공정과,
    상기 도포 공정 후, 상기 인쇄된 제1 잉크 재료 패턴의 위치를 따른 위치에, 메탈층을 형성하기 위한 제2 잉크 재료 패턴을 인쇄하는 제2 패턴 형성 공정과,
    상기 제2 패턴 형성 공정 후, 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴을 일체적으로 개질하는 개질 공정을 포함하는 것을 특징으로 하는, 패턴 형성 방법.
  8. 제7항에 있어서, 상기 도포 공정 후이며 상기 제2 패턴 형성 공정 전에, 상기 도포된 절연 재료를 열 건조 수단, 자연 건조 수단, 광 건조 수단 또는 하전 입자 건조 수단 중 적어도 어느 하나의 수단에 의해 건조시키는 건조 공정을 더 포함하는 것을 특징으로 하는, 패턴 형성 방법.
  9. 제7항에 있어서, 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴은 기판 상에 형성되는 것을 특징으로 하는, 패턴 형성 방법.
  10. 제7항에 있어서, 상기 제1 패턴 형성 공정 및 상기 제2 패턴 형성 공정에서는 반전 인쇄법에 의해 상기 제1 잉크 재료 패턴 및 상기 제2 잉크 재료 패턴이 인쇄되는 것을 특징으로 하는, 패턴 형성 방법.
  11. 제7항에 있어서, 상기 개질 공정은 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴 중 가장 개질하기 어려운 재료의 개질 조건에 기초하여, 일체적으로 소성하는, 패턴 형성 방법.
  12. 제7항에 있어서, 상기 제1 잉크 재료 패턴 및 상기 제2 잉크 재료 패턴의 잉크 재료는 1마이크로미터 또는 1마이크로미터 미만의 나노 재료를 포함하는 재료로 구성되는, 패턴 형성 방법.
  13. 제7항에 있어서, 상기 도포 공정은 스핀 코트법 혹은 슬릿 노즐 코트법에 의해 절연 재료를 도포하여, 절연층을 형성하는, 패턴 형성 방법.
  14. 제11항에 있어서, 상기 개질 공정은 열평형 가열법에 의해 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴을 소성하는, 패턴 형성 방법.
  15. 제8항에 있어서, 상기 개질 공정 및 상기 건조 공정 이외의 공정에서는 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴을 가열 및 건조하지 않는, 패턴 형성 방법.
  16. 메탈층을 형성하기 위해 제1 잉크 재료 패턴을 인쇄하는 제1 패턴 형성 공정과,
    상기 제1 패턴 형성 공정 후, 절연 재료를 도포하는 도포 공정과,
    상기 도포 공정 후, 상기 인쇄된 제1 잉크 재료 패턴의 위치를 따른 위치에, 메탈층을 형성하기 위한 제2 잉크 재료 패턴을 인쇄하는 제2 패턴 형성 공정과,
    상기 제2 패턴 형성 공정 후, 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴을 일체적으로 개질하는 개질 공정을 포함하는 패턴 형성 방법을 사용하여 제작된, 전자 디바이스.
  17. 잉크 재료의 인쇄를 사용하여 전자 디바이스용 패턴을 형성하는 패턴 형성 장치이며,
    메탈층을 형성하기 위한 제1 잉크 재료 패턴을 인쇄하는 제1 패턴 형성 스텝과,
    상기 제1 패턴 형성 스텝 후, 절연 재료를 도포하는 도포 스텝과,
    상기 도포 스텝 후, 상기 인쇄된 제1 잉크 재료 패턴의 위치를 따른 위치에, 메탈층을 형성하기 위한 제2 잉크 재료 패턴을 인쇄하는 제2 패턴 형성 스텝과,
    상기 제2 패턴 형성 공정 후, 상기 제1 잉크 재료 패턴, 상기 절연 재료 및 상기 제2 잉크 재료 패턴을 일체적으로 개질하는 개질 스텝을 포함하는 스텝에 의해 전자 디바이스용 패턴을 형성하는 것을 특징으로 하는, 패턴 형성 장치.
  18. 제1항에 기재된 패턴 형성 방법을 사용하여 형성된, TFT 어레이.
  19. 제1항에 있어서, 상기 기판은 가요성 필름 기판인 것을 특징으로 하는, 패턴 형성 방법.
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