KR20150028205A - 센서 장치 - Google Patents
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Abstract
센서 장치는 전력선 및 반도체 장치를 포함한다. 반도체 장치는 인덕터를 포함한다. 인덕터는 (도 3을 이용하여 후술될) 배선층을 이용하여 형성된다. 반도체 장치에 수직인 방향에서 볼 때, 전력선과 반도체 장치는 서로 중첩한다. 반도체 장치는 두 개의 인덕터를 포함한다. 전력선은 반도체 장치에 수직인 방향에서 볼 때, 두 개의 인덕터 사이에 연장된다.
Description
본 출원은 일본 특허 출원 제2013-184208호에 기초하고, 그 내용은 본 명세서에 참조되어 포함된다.
본 발명은 센서 장치에 관한 것으로, 예를 들어, 인덕터를 갖는 센서 장치에 적용 가능한 기술이다.
인덕터는 전력선을 통해 흐르는 전력량을 검출하는 전력 미터기로서 사용된다. 전력선을 통해 흐르는 전류량이 변화할 때, 전력선으로부터 발생하는 자계(magnetic field)의 강도도 변화한다. 자계의 강도의 변화에 따라 인덕터에 전력이 생성된다. 전력 미터기는 전력선을 통해 흐르는 전력량을 검출하기 위해 전력을 감시한다.
일반적으로, 자기 코어(magnetic core)는 전력 미터기에 설치된다. 자기 코어는 전력선의 근방을 둘러싸는 형상을 갖는다. 한편, 일본 공개 특허 공보 제2011-185914호는 다층 인쇄 회로 보드를 사용하는 코어리스형 전류 센서(coreless type current sensor)를 개시하고 있다. 일본 공개 특허 공보 제2011-185914호에서는, 다층 인쇄 회로 보드(multilayer printed circuit board)에 코일이 설치된다. 코일은 다층 인쇄 회로 보드 내의 두 개의 서로 다른 배선층, 및 배선층들을 연결하는 비아 홀(via hole)을 사용하여 형성된다. 홀(Hall) IC는 코일 내부에 매립된다. 검출될 전류가 코일을 통해 흐른다.
자기 코어는 전력선의 감도를 증가시키기 위해 설치된다. 한편, 자기 코어가 설치되는 경우, 센서의 크기가 증가하고 비용이 상승한다. 일본 공개 특허 공보 제2011-185914호에 개시된 방법에 있어서, 자기 코어는 설치되지 않을 수 있다. 그러나, 홀 IC가 다층 인쇄 회로 보드에 매립될 필요가 있기 때문에, 충분히 비용을 감소시킬 수 없다. 본 발명자들은 비용을 감소시킬 수 있는 새로운 센서 장치의 구조를 연구하였다.
다른 주제들 및 신규한 특징들은 본 명세서의 설명 및 첨부 도면으로부터 명백해질 것이다.
일 실시예에서, 전력선 및 반도체 장치를 포함하는 센서 장치가 제공된다. 반도체 장치는 인덕터를 포함한다. 인덕터는 배선층을 이용하여 형성된다. 반도체 장치에 수직인 방향에서 볼 때, 전력선과 반도체 장치는 서로 중첩한다.
실시예에 따르면, 센서 장치의 비용을 감소시킬 수 있다.
본 발명의 상기의 목적 및 다른 목적, 이점, 및 특징은 첨부 도면과 함께 바람직한 특정 실시예들에 대한 하기의 설명을 고려하면 더 분명해질 것이다.
도 1은 제1 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 2는 도 1의 A-A' 선을 따라 취해진 단면도이다.
도 3은 반도체 장치에 포함되는 반도체 칩의 구성을 나타내는 단면도이다.
도 4는 회로의 구성의 예를 나타내는 도면이다.
도 5는 증폭 유닛과 인덕터 사이의 접속 관계를 나타내는 도면이다.
도 6a는 두 개의 인덕터의 권선 방향의 제1 예를 나타내는 도면이고, 도 6b는 두 개의 인덕터의 권선 방향의 제2 예를 나타내는 도면이다.
도 7은 제2 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 8은 제3 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 9는 본 실시예에 따른 회로의 구성을 나타내는 도면이다.
도 10은 제4 실시예에 따른 센서 장치의 구성을 나타내는 도면이다.
도 11은 제5 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 12는 제6 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 13은 제7 실시예에 따른 센서 장치의 구성을 나타내는 도면이다.
도 14는 제8 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 15는 제9 실시예에 따른 반도체 장치의 등가 회로의 주요 구성 요소들을 나타내는 도면이다.
도 16은 도 15의 변형 예를 나타내는 도면이다.
도 17은 도 16에 도시된 반도체 장치에 포함되는 반도체 칩의 평면도이다.
도 18은 도 17의 B-B' 단면의 제1 예를 나타내는 도면이다.
도 19의 도 17의 B-B' 단면의 제2 예를 나타내는 도면이다.
도 20은 제10 실시예에 따른 반도체 장치의 등가 회로의 주요 구성 요소들을 나타내는 도면이다.
도 21은 제11 실시예에 따른 반도체 장치의 등가 회로의 주요 구성 요소들을 나타내는 도면이다.
도 22는 도 21의 변형 예를 나타내는 도면이다.
도 23은 제너 다이오드의 구성 예를 나타내는 단면도이다.
도 1은 제1 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 2는 도 1의 A-A' 선을 따라 취해진 단면도이다.
도 3은 반도체 장치에 포함되는 반도체 칩의 구성을 나타내는 단면도이다.
도 4는 회로의 구성의 예를 나타내는 도면이다.
도 5는 증폭 유닛과 인덕터 사이의 접속 관계를 나타내는 도면이다.
도 6a는 두 개의 인덕터의 권선 방향의 제1 예를 나타내는 도면이고, 도 6b는 두 개의 인덕터의 권선 방향의 제2 예를 나타내는 도면이다.
도 7은 제2 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 8은 제3 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 9는 본 실시예에 따른 회로의 구성을 나타내는 도면이다.
도 10은 제4 실시예에 따른 센서 장치의 구성을 나타내는 도면이다.
도 11은 제5 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 12는 제6 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 13은 제7 실시예에 따른 센서 장치의 구성을 나타내는 도면이다.
도 14는 제8 실시예에 따른 센서 장치의 구성을 나타내는 평면도이다.
도 15는 제9 실시예에 따른 반도체 장치의 등가 회로의 주요 구성 요소들을 나타내는 도면이다.
도 16은 도 15의 변형 예를 나타내는 도면이다.
도 17은 도 16에 도시된 반도체 장치에 포함되는 반도체 칩의 평면도이다.
도 18은 도 17의 B-B' 단면의 제1 예를 나타내는 도면이다.
도 19의 도 17의 B-B' 단면의 제2 예를 나타내는 도면이다.
도 20은 제10 실시예에 따른 반도체 장치의 등가 회로의 주요 구성 요소들을 나타내는 도면이다.
도 21은 제11 실시예에 따른 반도체 장치의 등가 회로의 주요 구성 요소들을 나타내는 도면이다.
도 22는 도 21의 변형 예를 나타내는 도면이다.
도 23은 제너 다이오드의 구성 예를 나타내는 단면도이다.
이제 예시적인 실시예들을 참조하여 본 발명을 설명한다. 당업자는 많은 대안적인 실시예들이 본 발명의 교시를 이용하여 달성될 수 있다는 점과, 본 발명이 설명을 위해 예시된 실시예들로 한정되지 않는다는 점을 이해할 것이다.
이하, 첨부 도면을 참조하여 실시예들을 설명한다. 모든 도면에 있어서, 동일한 참조 부호들은 동일한 구성 요소들을 지칭하며, 그 설명은 생략될 것이다.
제1 실시예
도 1은 제1 실시예에 따른 센서 장치 SND의 구성을 나타내는 평면도이다. 도 2는 도 1의 A-A' 선을 따라 취해진 단면도이다. 본 실시예에 따른 센서 장치 SND는 전력선 PL 및 반도체 장치 SD를 포함한다. 반도체 장치 SD는 인덕터 IND를 포함한다. 인덕터 IND는 (도 3을 참조하여 후술할) 배선층을 이용하여 형성된다. 전력선 PL과 반도체 장치 SD는 반도체 장치 SD에 수직인 방향에서 볼 때 서로 중첩한다. 따라서, 전력선 PL과 인덕터 IND 사이의 거리가 감소될 수 있기 때문에, 자기 코어를 설치하지 않으면서 센서 장치 SND의 감도를 증가시킬 수 있다. 또한, 인쇄 회로 보드에 코일 패턴을 형성하거나 또는 IC를 매립할 필요가 없기 때문에, 제조 비용도 증가하지 않는다. 또한, 인덕터 IND가 반도체 장치 SD에 설치되기 때문에, 코일 패턴이 인쇄 회로 보드에 형성되는 경우와 비교하여, 인덕터 IND의 선폭을 감소시킬 수 있다. 따라서, 센서 장치 SND의 확대 없이 인덕터 IND의 권선 수(number of windings)를 증가시킴으로써 인덕터 IND의 검출 값을 증가시킬 수 있다. 이하, 상세하게 설명한다.
도 1에 도시된 바와 같이, 반도체 장치 SD는 두 개의 인덕터 IND를 포함한다. 이 두 개의 인덕터 IND는 동일한 권선 수를 갖고, 전력선 PL에 대하여 서로 선대칭이 되도록 설치된다. 전력선 PL은 반도체 장치 SD에 수직인 방향에서 볼 때, 두 개의 인덕터 IND 사이에 연장된다. 이 경우, 전력선 PL의 근방에 발생하는 자계로 인해 두 개의 인덕터 IND 각각에 기전력(electromotive force)이 발생한다. 그 후, 두 개의 기전력은 함께 가산되고, 따라서 전력선 PL을 통해 흐르는 전류량을 나타내는 신호의 강도를 증가시킬 수 있다. 또한, 두 개의 인덕터 IND가 설치됨으로써, 전력선 PL에 대하여 반도체 장치 SD의 위치가 이탈할 때에도, 검출 신호의 강도의 저하를 억제할 수 있다. 이러한 이유 때문에, 후술하는 바와 같이, 자기 코어를 설치할 필요가 없다.
또한, 논리 회로 LC는, 평면도에서 볼 때, 반도체 장치 SD 내의 인덕터 IND에 의해 둘러싸인 영역 내부에 배치된다. 후술하는 바와 같이, 논리 회로 LC는, 인덕터 IND로부터의 신호를 처리하되 이 신호가 디지털로 처리되고, 전력선 PL을 통해 흐르는 전류량을 산출하는 연산 유닛을 포함한다. 이 도면에 도시된 예에서, 논리 회로 LC는 두 개의 인덕터 IND 각각의 내부에 설치된다. 두 개의 논리 회로 LC는 동일한 기능을 가질 수 있고, 적어도 그 일부들은 서로 다를 수 있다.
또한, 반도체 장치 SD는 아날로그 회로 AC를 포함한다. 아날로그 회로 AC의 적어도 일부는 평면도에서 볼 때, 전력선 PL과 중첩한다. 이 경우, 아날로그 회로 AC가 전력선 PL의 바로 옆에 배치되는 경우와 비교하여, 전력선 PL의 근방에 발생하는 자계에서 아날로그 회로 AC를 통과하는 부품 수가 감소된다. 따라서, 아날로그 회로 AC의 동작에 대한 자계의 영향을 억제할 수 있다. 한편, 예를 들어, 아날로그 회로 AC는 인덕터에서 발생한 전압을 증폭하는 증폭 유닛이다.
반도체 장치 SD에 포함되는 반도체 칩은 사각형 형상을 갖는다. 두 개의 인덕터 IND는 반도체 칩의 하나의 대각선 상에 탑재된다. 또한, 아날로그 회로 AC는 반도체 칩의 다른 대각선 상에 탑재된다. 즉, 반도체 칩이, 반도체 칩의 대각선들 간의 교점을 그 측변들의 중점들에 연결하는 선들에 의해 사등분되는 경우, 인덕터 IND는 하나의 대각선 상에 위치한 두 개의 영역에 배치되고, 아날로그 회로 AC는 다른 두 개의 영역에 배치된다.
이 도면에 도시된 예에서, 반도체 장치 SD는, 반도체 칩이 인터포저(interposer) 또는 리드 프레임(lead frame) 등 칩 탑재부 상에 탑재되고, 반도체 칩과 칩 탑재부가 밀봉 수지에 의해 밀봉되도록 구성된다. 반도체 장치 SD는 인쇄 회로 보드 PCB 상에 탑재된다. 도 2에 도시된 바와 같이, 전력선 PL은 반도체 장치 SD에 기초하여 인쇄 회로 보드 PCB의 반대 측에 배치된다. 이 경우, 전력선 PL의 근방에 발생하는 자계가 인쇄 회로 보드 PCB에 의해 차단되는 것을 방지할 수 있다.
도 3은 반도체 장치 SD에 포함되는 반도체 칩의 구성을 나타내는 단면도이다. 반도체 칩은 기판 SUB를 사용하여 형성된다. 기판 SUB는 예를 들면, 실리콘 기판이다. 트랜지스터 TR 및 소자 분리 영역 EI는 기판 SUB에 형성된다. 소자 분리 영역 EI는 소자 형성 영역을 다른 영역들로부터 분리한다. 예를 들어, 트랜지스터 TR은 소자 형성 영역에 형성된다. 예를 들어, 트랜지스터 TR은 논리 회로 LC의 일부이다. 그러나, 아날로그 회로 AC의 일부는 소자 형성 영역에 형성될 수 있다.
다층 배선층 MINC는 트랜지스터 TR 및 소자 분리 영역 EI 상에 형성된다. 다층 배선층 MINC는 내부 배선 WIR을 포함한다. 내부 배선 WIR은 아날로그 회로 AC 또는 논리 회로 LC를 구성하는 배선이거나, 또는 전력 공급 배선이다.
다층 배선층 MINC는 복수의 배선층을 포함한다. 각각의 배선층은, 내부 배선 WIR이 형성되는 층, 및 비아 홀 VA(또는 콘택트)가 형성되는 층을 포함한다. 이 도면에 도시된 예에서, 내부 배선 WIR은 배선층을 형성하기 위해 절연막에 매립된다. 그러나, 적어도 하나의 내부 배선 WIR은 배선층을 형성하기 위해 절연막 상에 형성될 수 있다. 또한, 내부 배선 WIR 및 비아 홀 VA는 서로 별개로 형성될 수 있거나, 또는 서로 일체로 형성될 수 있다. 내부 배선 WIR은 예를 들어, Cu 또는 Al이다. 비아 홀 VA는 예를 들어, Cu, Al, 또는 W이다.
인덕터 IND는 적어도 하나의 내부 배선 WIR과 동일한 층에 형성된다. 이 도면에 도시된 예에서, 인덕터 IND는 다층 배선층(구체적으로, 두 번째 이상의 레벨의 배선층과, 최상층보다 한 레벨 아래인 배선층 사이의 배선층들 중 임의의 것)을 사용하여 형성된다. 이 경우, 인덕터 IND의 권선 수가 증가하고, 따라서 인덕터 IND에 기인한 자계 변화의 검출 감도가 향상한다.
다층 배선층 MINC에는 차폐 부재 SLD가 설치된다. 차폐 부재 SLD가 인덕터 IND를 둘러싸기 때문에, 인덕터 IND에서 전력선 PL로부터의 전계에 의해 유발되는 정전 결합에 기인하여 인덕터 IND에 의해 검출될 신호에 잡음이 발생하는 것을 방지할 수 있다. 또한, 논리 회로 LC 및 아날로그 회로 AC가 인덕터 IND의 잡음원(noise source)으로서 작용하는 것도 방지할 수 있다.
구체적으로, 차폐 부재 SLD는 제1 차폐 부재 SLD1, 제2 차폐 부재 SLD2, 제3 차폐 부재 SLD3, 및 제4 차폐 부재 SLD4를 포함한다.
제1 차폐 부재 SLD1은 인덕터 IND와 논리 회로 LC 사이에 위치되고, 제2 차폐 부재 SLD2는 인덕터 IND를 사이에 두고 제1 차폐 부재 SLD1의 반대 측에 위치된다. 제1 차폐 부재 SLD1 및 제2 차폐 부재 SLD2 둘 다는 인덕터 IND가 형성되는 배선층 아래의 배선층으로부터, 인덕터 IND가 형성되는 배선층 위의 배선층까지 연속적으로 형성된다. 제1 차폐 부재 SLD1 및 제2 차폐 부재 SLD2 각각은 배선층들 중의 임의의 것에 있어서, 내부 배선 WIR이 형성되는 층과 동일한 층에 위치된 금속층, 및 비아 홀 VA가 형성되는 층과 동일한 층에 위치된 금속층을 포함한다.
제3 차폐 부재 SLD3은 인덕터 IND가 형성되는 배선층보다 한 레벨 위에 있는 배선층에 형성된다. 또한, 제4 차폐 부재 SLD4는 인덕터 IND가 형성되는 배선층보다 한 레벨 아래에 있는 배선층에 형성된다. 제3 차폐 부재 SLD3은 최상층에 위치한 제1 차폐 부재 SLD1의 금속층을, 최상층에 위치한 제2 차폐 부재 SLD2의 금속층에 접속하도록 구성되고, 인덕터 IND의 상부를 덮는다. 제4 차폐 부재 SLD4는 최하층에 위치한 제1 차폐 부재 SLD1의 금속층을, 최하층에 위치한 제2 차폐 부재 SLD2의 금속층에 접속하도록 구성되고, 인덕터 IND의 하부를 덮는다. 인덕터 IND는 제1 차폐 부재 SLD1, 제3 차폐 부재 SLD3, 제2 차폐 부재 SLD2, 및 제4 차폐 부재 SLD4에 의해 둘러싸인다.
도 4는 센서 장치를 구성하는 회로의 예를 나타내는 도면이다. 전술한 바와 같이, 센서 장치를 구성하는 회로는 아날로그 회로(증폭 유닛 AMP 및 AD 변환 유닛 CNV) 및 논리 회로(연산 유닛 OPE 및 통신 유닛 IF)를 포함한다. 증폭 유닛 AMP는 인덕터 IND에 발생한 전압(= 신호)을 증폭한다. AD 변환 유닛 CNV는 증폭 유닛 AMP에 의해 증폭된 신호를 디지털 신호로 변환한다. 연산 유닛 OPE는 디지털 신호를 이용하여 전력선 PL을 통해 흐르는 전류량을 산출한다. 통신 유닛 IF는 전류량을 외부로 송신한다.
도 5는 증폭 유닛 AMP와 인덕터 IND 간의 접속 관계의 예를 나타내는 도면이다. 이 도면에 도시된 예에서, 증폭 유닛 AMP는 예를 들어, 차동 증폭 회로(differential amplifier circuit)이다. 전류가 전력선 PL을 통해 흐를 때, 양의 전압을 갖는 신호가 하나의 인덕터 IND에서 생성되고, 음의 전압을 갖는 신호가 다른 인덕터 IND에서 생성된다. 하나의 인덕터 IND만이 증폭 유닛 AMP에 접속되는 경우와 비교하여, 증폭 유닛 AMP의 출력은, 증폭 유닛 AMP에 입력되는 두 개의 신호들에 의해 증가한다.
도 6a는 두 개의 인덕터 IND의 권선 방향의 제1 예를 나타내는 도면이다. 이 도면에 도시된 예에서, 두 개의 인덕터 IND의 권선 방향들은 서로 동일하다. 제1 인덕터 IND의 중앙 단부는 증폭 유닛 AMP의 포지티브 측 입력 단자에 접속되고, 제2 인덕터 IND의 중앙 단부는 증폭 유닛 AMP의 네거티브 측 입력 단자에 접속된다. 또한, 두 개의 인덕터 IND의 외부 단부들은 접지된다.
도 6b는 두 개의 인덕터 IND의 권선 방향의 제2 예를 나타내는 도면이다. 이 도면에 도시된 예에서, 두 개의 인덕터 IND의 권선 방향은 서로 반대이다. 제1 인덕터 IND의 중앙 단부는 증폭 유닛 AMP의 한쪽의 입력 단자(예를 들어, 네거티브 측 입력 단자)에 접속되고, 제2 인덕터 IND의 외부 단부는 다른 쪽의 입력 단자(예를 들어, 포지티브 측 입력 단자)에 접속된다. 또한, 제1 인덕터 IND의 외부 단부는 접지되고, 제2 인덕터의 IND의 중앙 단부도 접지된다.
전술한 바와 같이, 본 실시예에 따르면, 전력선 PL과 반도체 장치 SD는 반도체 장치 SD에 수직인 방향에서 볼 때, 서로 중첩한다. 따라서 반도체 장치 SD 내의 전력선 PL과 인덕터 IND 사이의 거리가 감소될 수 있기 때문에, 자기 코어를 설치하지 않으면서 센서 장치 SND의 감도를 증가시킬 수 있다. 또한, 인쇄 회로 보드에 코일 패턴을 형성하거나 또는 IC를 매립할 필요가 없기 때문에, 제조 비용도 증가하지 않는다.
제2 실시예
도 7은 제2 실시예에 따른 센서 장치 SND의 구성을 나타내는 평면도이다. 이 도면에 도시된 센서 장치 SND는 다음의 사항을 제외하고는, 제1 실시예에 따른 센서 장치 SND와 동일한 구성을 갖는다.
우선, 두 개의 논리 회로 LC가 각각 반도체 장치 SD의 두 개의 짧은 변에 가까이 배치된다. 아날로그 회로 AC는 두 개의 논리 회로 LC 사이에 배치된다. 이러한 레이아웃은 반도체 장치 SD에 포함되는 반도체 칩이 긴 평면 형상을 갖는 경우에 적합하다.
본 실시예에서도, 제1 실시예와 동일한 효과가 얻어진다. 또한, 반도체 장치 SD에 수직인 방향에서 볼 때, 두 개의 인덕터 IND 모두가 전력선 PL과 중첩하지 않도록 구성될 수 있으므로, 전력선 PL의 근방에 발생하는 자계에 있어서 인덕터들 IND를 통과하는 자계의 양이 증가한다. 따라서, 센서 장치 SND의 감도를 더 향상시킬 수 있다.
제3 실시예
도 8은 제3 실시예에 따른 센서 장치 SND의 구성을 나타내는 평면도이다. 본 실시예에 따른 센서 장치 SND는 다음의 사항을 제외하고는, 제2 실시예에 따른 센서 장치 SND와 동일한 구성을 갖는다.
먼저, 센서 장치 SND는 두 개의 반도체 장치 SD를 포함한다. 두 개의 반도체 장치 SD 모두는 하나의 인쇄 회로 보드 PCB 상에 탑재되고, 각각의 반도체 장치는 인덕터 IND, 아날로그 회로 AC, 및 논리 회로 LC를 포함한다. 두 개의 반도체 장치 SD는 인쇄 회로 보드 PCB 상에 설치된 적어도 하나의 배선 INC를 통해 서로 접속된다. 배선 INC는 도 5, 도 6a, 및 도 6b에 도시된 바와 같이, 두 개의 반도체 장치 SD 각각에 포함된 인덕터들 IND를 서로 접속할 수 있거나, 또는 두 개의 반도체 장치 SD 각각에 포함된 회로들을 접속할 수 있다. 또한, 전력선 PL은 인쇄 회로 보드 PCB에 수직인 방향에서 볼 때, 두 개의 반도체 장치 SD 사이에 연장된다.
또한, 두 개의 반도체 장치 SD 중 어느 것에서는, 논리 회로 LC가 아날로그 회로보다 AC 전력선 PL에 더 가깝게 배치된다. 이 경우, 전력선 PL의 근방에 발생하는 자계에 기인하여 아날로그 회로 AC에 잡음이 들어가는 것을 방지할 수 있다.
도 9는 본 실시예에 따른 센서 장치를 구성하는 회로를 나타내는 도면이다. 본 실시예에 따른 센서 장치를 구성하는 회로는, 이 회로가 제어 유닛 CNT를 포함하는 것을 제외하고는, 도 4에 도시된 센서 장치를 구성하는 회로와 동일한 구성을 갖는다. 다음의 설명은 두 개의 반도체 장치 SD에 포함된 회로들이 인쇄 회로 보드 PCB의 배선 INC에 의해 서로 접속된다는 가정하에 주어진다.
제어 유닛 CNT은 통신 유닛 IF을 통해 다른 반도체 장치 SD의 제어 유닛 CNT와 통신한다. 또한, 제어 유닛 CNT는 통신 유닛 IF의 턴-온(turn-on) 및 턴-오프(turn-off)와, 연산 유닛 OPE의 턴-온 및 턴-오프를 제어한다. 구체적으로, 두 개의 반도체 장치 SD 중 하나는 마스터(master)로서 기능하고, 다른 하나는 슬레이브(slave)로서 기능한다.
마스터로서 기능하는 반도체 장치 SD 내의 인덕터 IND의 전압 값이 충분히 클 때, 마스터로서 기능하는 반도체 장치 SD의 제어 유닛 CNT는 그 효과를 나타내는 정보를 슬레이브로서 기능하는 반도체 장치 SD의 제어 유닛 CNT에 송신한다. 그러면, 슬레이브로서 기능하는 반도체 장치 SD의 제어 유닛 CNT는 반도체 장치 SD의 연산 유닛 OPE를 턴오프한다. 그 후, 마스터로서 기능하는 반도체 장치 SD의 제어 유닛 CNT는, 슬레이브인 반도체 장치 SD와 통신하기 위해 사용되는, 반도체 장치 SD의 통신 유닛 IF 내의 회로를 턴오프한다.
한편, 마스터로서 기능하는 반도체 장치 SD 내의 인덕터 IND의 전압 값이 작을 때, 마스터로서 기능하는 반도체 장치 SD의 제어 유닛 CNT는, 슬레이브인 반도체 장치 SD와 통신하기 위해 사용되는, 반도체 장치 SD의 통신 유닛 IF 내의 회로를 턴온하고, 그 후 슬레이브인 반도체 장치 SD의 제어 유닛 CNT를 통해 슬레이브인 반도체 장치 SD의 연산 유닛 OPE를 턴온한다. 따라서, 마스터로서 기능하는 반도체 장치 SD와 슬레이브로서 기능하는 반도체 장치 SD는 전류량을 산출하고, 산출된 전류량을 외부에 출력한다.
본 실시예에서도, 제1 실시예와 동일한 효과가 얻어진다. 또한, 인덕터 IND에 인가되는 자계가 충분히 클 때, 마스터로서 기능하는 반도체 장치 SD의 통신 유닛 IF의 일부와, 슬레이브로서 기능하는 반도체 장치 SD의 연산 유닛 OPE는 턴오프된다. 따라서, 센서 장치 SND의 소비 전력이 감소된다.
제4 실시예
도 10은 제4 실시예에 따른 센서 장치 SND의 구성을 나타내는 도면이다. 본 실시예에 따른 센서 장치 SND는 다음의 사항을 제외하고는, 제2 실시예에 따른 센서 장치 SND와 동일한 구성을 갖는다.
우선, 아날로그 회로 AC는 반도체 장치 SD 내의 두 개의 인덕터 IND 사이에 위치한 부분에 배치되지 않는다. 대안적으로, 두 개의 인덕터 IND는 서로 근접 배치된다.
인쇄 회로 보드 PCB는 제1 단자 TER1, 제2 단자 TER2, 및 전력선 PINC를 포함한다. 전력선 PINC의 일 단부는 제1 단자 TER1에 접속되고, 전력선 PINC의 타 단부는 제2 단자 TER2에 접속된다.
본 실시예에서, 전력선 PL은 상류측 부분과 하류측 부분의 두 개의 부분으로 분할된다. 제1 단자 TER1은 전력선 PL의 상류측 부분에 접속되고, 제2 단자 TER2는 전력선 PL의 하류측 부분에 접속된다. 즉, 전력선 PINC는 전력선 PL의 일부로서 기능하고, 전력선 PL의 상류측 부분과 하류측 부분을 서로 접속한다.
인쇄 회로 보드 PCB에 수직인 방향에서 볼 때, 전력선 PINC의 일부(이 도면에 도시된 예에서, 제1 부분 PINC1)는 두 개의 인덕터 IND 사이에 연장된다. 전력선 PINC의 다른 부분들(이 도면에 도시된 예에서, 제2 부분 PINC2 및 제3 부분 PINC3)은 두 개의 인덕터 IND를 둘러싼다.
상세하게는, 반도체 장치 SD의 네 개의 변은 인쇄 회로 보드 PCB의 네 개의 변과 평행하고, 두 개의 인덕터 IND는 인쇄 회로 보드 PCB의 긴 변이 연장되는 방향으로 배열된다. 제1 단자 TER1은 인쇄 회로 보드 PCB의 하나의 긴 변의 중앙부에 위치되고, 제2 단자 TER2는 인쇄 회로 보드 PCB의 다른 긴 변의 중앙부에 위치된다. 제1 단자 TER1은 전력선 PINC의 제2 부분 PINC2를 통해 제1 부분 PINC1의 일 단부에 접속된다. 또한, 제2 단자 TER2는 전력선 PINC의 제3 부분 PINC3을 통해 제1 부분 PINC1의 타 단부에 접속된다. 제2 부분 PINC2는 제1 부분 PINC1과 함께 하나의 인덕터 IND를 둘러싸고, 상기 제3 부분 PINC3은 제1 부분 PINC1과 함께 다른 인덕터 IND를 둘러싼다.
이 도면에 도시된 예에서, 인덕터 IND의 외부 형상은 실질적으로 직사각형 형상이다. 두 개의 인덕터 IND는 그의 각 변들이 서로 대향하는 방향으로 배열된다. 전력선 PINC의 제1 부분 PINC1은 서로 대향하는 변들 사이에 위치된다. 전력선 PINC의 제2 부분 PINC2와 제3 부분 PINC3은 인덕터 IND의 나머지 세 개의 변을 따라 연장된다.
본 실시예에서도, 제1 실시예와 동일한 효과가 얻어진다. 또한, 전력선 PL(전력선 PINC)과 인덕터 IND 사이의 거리가 감소될 수 있기 때문에, 인덕터 IND에 기인한 자계 변화의 검출 감도가 향상된다.
또한, 전력선 PINC는 두 개의 인덕터 IND 각각을 둘러싼다. 따라서, 인덕터 IND에 기인하여 전력선 PINC의 근방에 발생하는 자계 변화의 검출 감도가 더 향상된다.
제5 실시예
도 11은 제5 실시예에 따른 센서 장치 SND의 구성을 나타내는 평면도이다. 본 실시예에 따른 센서 장치 SND는 다음의 사항을 제외하고는, 제4 실시예에 따른 센서 장치 SND와 동일한 구성을 갖는다.
우선, 두 개의 인덕터 IND의 권선 방향들은 서로 동일하다. 두 개의 인덕터 IND의 외주 측의 단부들은 서로 접속된다.
또한, 반도체 장치 SD는 연산 증폭기 OAMP, 제3 단자 TER3, 및 제4 단자 TER4를 포함한다. 두 개의 인덕터 IND의 중앙 측의 각 단부들은 연산 증폭기 OAMP의 두 개의 입력 단자에 접속된다. 제3 단자 TER3은 두 개의 인덕터 IND의 외주 측의 단부들에 접속되고, 제4 단자 TER4는 연산 증폭기 OAMP의 출력 단자에 접속된다. 고정 전위가 제3 단자 TER3에 인가된다.
또한, 인쇄 회로 보드 PCB에 수직인 방향에서 볼 때, 반도체 장치 SD의 네 개의 변은 인쇄 회로 보드 PCB의 네 개의 변에 대해 경사져 있다.
본 실시예에서도, 제3 실시예와 동일한 효과가 얻어진다.
제6 실시예
도 12는 제6 실시예에 따른 센서 장치 SND의 구성을 나타내는 평면도이다. 본 실시예에 따른 센서 장치 SND는 다음의 사항을 제외하고는, 제4 실시예에 따른 센서 장치 SND와 동일한 구성을 갖는다.
우선, 반도체 장치 SD는 단지 하나의 인덕터 IND를 포함한다. 인덕터 IND는 반도체 장치 SD에 포함되는 반도체 칩의 에지를 따라 형성된다. 아날로그 회로 AC(또한 필요시에는, 논리 회로 LC)는 인덕터 IND의 내부에 설치된다.
또한, 제1 단자 TER1 및 제2 단자 TER2는 인쇄 회로 보드 PCB의 동일 측에 설치된다. 반도체 장치 SD를 둘러싸도록 전력선 PINC가 설치된다.
본 실시예에서도, 제4 실시예와 동일한 효과가 얻어진다. 또한, 인덕터 IND의 개수가 한 개로 설정될 수 있기 때문에, 반도체 장치 SD의 설계의 자유도가 향상된다.
제7 실시예
도 13은 제7 실시예에 따른 센서 장치 SND의 구성을 나타내는 도면이다. 본 실시예에 따른 센서 장치 SND는 전력선 PINC의 레이아웃을 제외하고는, 제6 실시예에 따른 센서 장치 SND와 동일한 구성을 갖는다.
본 실시예에서, 반도체 장치 SD가 인쇄 회로 보드 PCB에 탑재되는 표면(제1 표면)에 대해 반대 측의 표면(제2 표면)에 전력선 PINC의 일부가 위치된다. 평면도에서 볼 때, 제2 표면에 위치된 전력선 PINC의 일부는 제1 표면에 위치된 전력선 PINC의 일부와 교차한다. 이와 같이, 전력선 PINC는 간극 없이 반도체 장치 SD를 둘러쌀 수 있다.
특히, 전력선 PINC는 제4 부분 PINC4, 제5 부분 PINC5, 및 제6 부분 PINC6을 포함한다. 제4 부분 PINC4는 인쇄 회로 보드 PCB의 제1 표면에 위치되고, 그의 일 단부는 제1 단자 TER1에 접속된다. 제4 부분 PINC4는 반도체 장치 SD의 네 개의 변을 둘러싼다. 제5 부분 PINC5는 인쇄 회로 보드 PCB의 제2 표면에 위치되고, 평면도에서 볼 때 제5 부분 PINC5는 제4 부분 PINC4와 교차한다. 제5 부분 PINC5의 일 단부는 비아 홀 VA1을 통해 제4 부분 PINC4의 타 단부에 접속된다. 또한, 제5 부분 PINC5의 타 단부는 비아 홀 VA1을 통해 제6 부분 PINC6의 일 단부에 접속된다. 제6 부분 PINC6의 타 단부는 제2 단자 TER2에 접속된다.
본 실시예에서도, 제6 실시예와 동일한 효과가 얻어진다. 또한, 전력선 PINC가 간극 없이 반도체 장치 SD를 둘러싸기 때문에, 인덕터 IND에 기인하여 전력선 PINC의 근방에 발생하는 자계 변화의 검출 감도가 향상된다.
제8 실시예
도 14는 제8 실시예에 따른 센서 장치 SND의 구성을 나타내는 평면도이다. 본 실시예에 따른 센서 장치 SND는 전력선 PINC의 제5 부분 PINC5 및 제6 부분 PINC6이 반도체 장치 SD를 둘러싸는 것을 제외하고는, 제7 실시예에 따른 센서 장치 SND와 동일한 구성을 갖는다.
본 실시예에서도, 제7 실시예와 동일한 효과가 얻어진다. 또한, 전력선 PINC가 반도체 장치 SD를 여러 겹으로 둘러싸기 때문에, 인덕터 IND에 기인하여 전력선 PINC의 근방에 발생하는 자계 변화의 검출 감도가 향상된다.
제9 실시예
도 15는 제9 실시예에 따른 반도체 장치 SD의 등가 회로의 주요 구성 요소들을 나타내는 도면이다. 본 실시예에 따른 센서 장치 SND는, 반도체 장치 SD가 보호 소자로서 커패시터 CND1을 포함하는 것을 제외하고는, 제1 내지 제8 실시예 중 어느 하나에 따른 센서 장치 SND와 동일한 구성을 갖는다.
커패시터 CND1은 인덕터 IND에 병렬로 설치된다. 즉, 커패시터 CND1의 일 단부는 증폭 유닛 AMP의 제1 단자에 접속되고, 커패시터 CND1의 타 단부는 증폭 유닛 AMP의 제2 단자에 접속된다.
도 16은 도 15의 변형 예를 나타내는 도면이다. 이 변형 예는 인덕터 IND가 차폐 부재 SLD에 의해 둘러싸인 것을 제외하고는, 도 15와 동일하다.
도 17은 이 변형 예에 따른 반도체 장치 SD에 포함된 반도체 칩의 평면도이다. 이 도면에 도시된 예에서, 인덕터 IND는 반도체 칩의 에지를 따라 형성된다. 도 3에 도시된 제1 차폐 부재 SLD1은 인덕터 IND보다 더 내주 측에 형성되고, 도 3에 도시된 제2 차폐 부재 SLD2는 인덕터 IND보다 더 외주 측에 형성된다. 제2 차폐 부재 SLD2는 보호 링(guard ring)으로서도 역할을 한다.
도 18은 도 17의 B-B' 단면의 제1 예를 나타내는 도면이다. 이 도면에서, 도 3의 것들과 동일한 구성 요소들은 동일한 참조 부호들에 의해 표기된다.
이 도면에 도시된 예에서, 제1 차폐 부재 SLD1의 최하층은 인덕터 IND의 최하층보다 한 레벨 아래의 층으로 형성된다. 평면도에서 볼 때 제1 차폐 부재 SLD1과 중첩하는 영역에, 내부 배선 WIR2가 제4 차폐 부재 SLD4와 동일한 층에 형성된다. 또한, 제2 차폐 부재 SLD2는 여러 겹으로 구성된다.
기판 SUB에서, 커패시터 CND1은 평면도에서 볼 때, 차폐 부재 SLD와 중첩하는 영역에 형성된다. 커패시터 CND1은 웰 NWL, 확산 영역 NDR1, 절연막 GINS, 및 전극 GE를 포함한다. 웰들 NWL 및 확산 영역들 NDR1은 모두 기판 SUB에 형성된 제1 도전형(예를 들어, N+ 타입) 영역들이다. 확산 영역 NDR1의 불순물 농도는 웰 NWL의 불순물 농도보다 높다. 전극 GE는 커패시터 CND1의 한쪽의 전극을 구성하고, 확산 영역 NDR1은 커패시터 CND1의 다른 쪽의 전극을 구성한다. 한편, 절연막 GINS는 트랜지스터 TR의 게이트 절연막과 동일한 공정에서 형성되고, 전극 GE는 트랜지스터 TR의 게이트 전극과 동일한 공정에서 형성된다.
내부 배선 WIR2는 콘택트를 통해 전극 GE에 접속되고, 차폐 부재 SLD의 제4 차폐 부재 SLD4는 콘택트를 통해 제2 도전형(예를 들어, P+ 타입)의 (도시되지 않은) 확산 영역에 접속된다.
도 19는 도 17의 B-B' 단면의 제2 예를 나타내는 도면이다. 이 도면에 도시된 예에서, 제4 차폐 부재 SLD4는 다층 배선층 MINC의 최하부로부터 세 번째 배선층에 형성된다. 도전성 패턴 PLT1은 다층 배선층 MINC의 최하의 배선층에 제4 차폐 부재 SLD4와 중첩하는 부분에 형성되고, 도전성 패턴 PLT2는 그 위의 배선층에 형성된다.
또한, 확산 영역 PDR1과 웰 PWL은 평면도에서 볼 때, 기판 SUB의 차폐 부재 SLD와 중첩하는 영역에 형성된다. 웰 PWL 및 확산 영역 PDR1은 모두 기판 SUB에 형성된 제2 도전형(예를 들어, P 타입) 영역들이다. 확산 영역 PDR1은 콘택트를 통해 차폐 부재 SLD에 접속된다. 확산 영역 PDR1은 웰 PWL의 표면층에 형성된다.
도전성 패턴들 PLT1 및 PLT2는 제4 차폐 부재 SLD4 및 확산 영역 PDR1 모두와 중첩한다. 도전성 패턴 PLT1은 커패시터 CND1의 한쪽의 전극이고, 도전성 패턴은 PLT2는 커패시터 CND1의 다른 쪽의 전극이다. 도전성 패턴 PLT1은 (도시되지 않은) 내부 배선 WIR2를 통해 인덕터 IND의 일 단부에 접속되고, 도전성 패턴 PLT2는 인덕터 IND의 타 단부에 접속된다.
본 실시예에서도, 제1 내지 제8 실시예 중 어느 하나와 동일한 효과가 얻어진다. 또한, 커패시터 CND1은 인덕터 IND에 병렬로 접속된다. 이러한 이유 때문에, 번개 등 예기치 않게 대량의 전류가 전력선 PL을 통해 흐르고 대량의 전압이 인덕터 IND에 발생하는 경우에도, 그 전압에 의해 발생하는 전류의 일부가 커패시터 CND1에 의해 흡수되고, 따라서 증폭 유닛 AMP가 파괴되는 것을 방지할 수 있다. 또한, 계측 불가능한 고주파 전류가 인덕터 IND에 발생할 때, 그 고주파 전류가 차단될 수 있다.
제10 실시예
도 20은 제10 실시예에 따른 반도체 장치 SD의 등가 회로의 주요 구성 요소들을 나타내는 도면이다. 본 실시예에 따른 센서 장치 SND는 반도체 장치 SD의 보호 소자가 커패시터들 CND1 및 CND2에 의해 구성되는 것을 제외하고는, 제9 실시예에 따른 센서 장치 SND와 동일한 구성을 갖는다.
커패시터들 CND1과 CND2는 서로 직렬로 접속되고, 인덕터 IND에 병렬로 접속된다. 커패시터 CND1 및 커패시터 CND2는 그 사이에서 접지된다. 예를 들어, 커패시터들 CND1 및 CND2는 도 18 또는 도 19에 도시된 커패시터 CND1과 동일한 구성을 갖는다.
본 실시예에서도, 제9 실시예와 동일한 효과가 얻어진다.
제11 실시예
도 21은 제11 실시예에 따른 반도체 장치 SD의 등가 회로의 주요 구성 요소들을 나타내는 도면이다. 본 실시예에 따른 센서 장치 SND는, 반도체 장치 SD의 보호 소자가 복수의 제너 다이오드 ZD1, ZD2, ZD3, 및 ZD4로 구성되는 것을 제외하고는, 제9 실시예에 따른 센서 장치 SND와 동일한 구성을 갖는다.
제너 다이오드 ZD1과 ZD2(제1 제너 다이오드)는 전원 배선 VCC와 접지 배선 GND 사이에 서로 직렬로 역방향으로 접속되고, 제너 다이오드 ZD3과 ZD4(제2 제너 다이오드)도 전원 배선 VCC와 접지 배선 GND 사이에 서로 직렬로 역방향으로 접속된다. 인덕터 IND의 일 단부는 제너 다이오드 ZD1과 ZD2 사이에 접속되고, 인덕터 IND의 타 단부는 제너 다이오드 ZD3과 ZD4 사이에 접속된다. 그러한 구성에 따르면, 대량의 전압이 인덕터 IND에 발생하는 경우에도, 그 전압에 의해 발생하는 전류가 제너 다이오드 ZD1, ZD2, ZD3, 및 ZD4 중 어느 하나를 통해 전원 배선 VCC 또는 접지 배선 GND에 인가될 수 있다. 이러한 이유 때문에, 증폭 유닛 AMP가 파괴되는 것을 방지할 수 있다.
도 22는 도 21의 변형 예를 나타내는 도면이다. 이 변형 예는 인덕터 IND가 차폐 부재 SLD에 의해 둘러싸인 것을 제외하고는, 도 21과 동일하다.
도 23은 제너 다이오드 ZD의 구성의 예를 나타내는 단면도이고, 제10 실시예에 따른 도 18에 대응한다.
이 도면에 도시된 예에서, 제4 차폐 부재 SLD4는 다층 배선층 MINC에 있어서 최하부로부터 두 번째 이상의 레벨의 배선층에 위치된다. 전극 CTD와 전극 AND는 다층 배선층 MINC의 최하의 배선층에 있어서 차폐 부재 SLD와 중첩하는 영역에 형성된다.
또한, 제너 다이오드 ZD1(ZD2, ZD3, ZD4)은 평면도에서 볼 때, 기판 SUB에 차폐 부재 SLD와 중첩하는 영역에 형성된다. 제너 다이오드 ZD1은 기판 SUB에 형성된 제2 도전형 확산 영역 PDR1, 및 확산 영역 PDR1의 표면층에 형성된 제1 도전형 확산 영역 NDR2를 포함한다. 또한, 제2 도전형 확산 영역 PDR2는 소자 분리 영역 EI을 통해 확산 영역 NDR2의 근방에 위치된다. 제2 도전형 웰 PWL은 확산 영역 PDR2 및 확산 영역 PDR1 아래에 형성된다. 즉, 확산 영역 PDR2 및 확산 영역 PDR1은 웰 PWL의 표면층에 형성된다. 제1 도전형 확산 영역 NDR2는 콘택트를 통해 전극 CTD에 접속되고, 제2 도전형 확산 영역 PDR2는 콘택트를 통해 전극 AND에 접속된다.
본 실시예에서도, 제9 실시예와 동일한 효과가 얻어진다.
전술한 바와 같이, 본 발명자에 의해 구현되는 본 발명을 실시예들에 기초하여 구체적으로 설명하였지만, 본 발명은 실시예들에 한정되지 않는다. 다양한 변경들이 본 발명의 범위를 벗어나지 않고 이루어질 수 있다는 것은 당업자에게 명백할 것이다.
또한, 본 발명은 상기의 실시예에 한정되지 않고, 본 발명의 범위 및 사상을 벗어나지 않고 수정되고 변형될 수 있다는 것은 자명하다.
Claims (9)
- 센서 장치로서,
전력선; 및
배선층, 및 이 배선층에 형성된 인덕터를 포함하는 반도체 장치를 포함하고,
상기 반도체 장치에 수직인 방향에서 볼 때, 상기 전력선과 상기 반도체 장치는 서로 중첩하는, 센서 장치. - 제1항에 있어서,
상기 반도체 장치가 탑재되는 인쇄 회로 보드를 더 포함하고,
상기 전력선은 상기 인쇄 회로 보드에 포함되는 배선의 적어도 일부인, 센서 장치. - 제2항에 있어서,
상기 반도체 장치에 수직인 방향에서 볼 때, 상기 전력선은 상기 인덕터의 근방을 둘러싸는, 센서 장치. - 제1항에 있어서,
상기 반도체 장치는 두 개의 인덕터를 포함하고,
상기 반도체 장치에 수직인 방향에서 볼 때, 상기 전력선은 상기 두 개의 인덕터 사이에 연장되는, 센서 장치. - 제4항에 있어서,
상기 반도체 장치가 탑재되는 인쇄 회로 보드를 더 포함하고,
상기 전력선은 상기 인쇄 회로 보드에 포함되는 배선의 적어도 일부이고,
상기 반도체 장치에 수직인 방향에서 볼 때, 상기 전력선은,
상기 두 개의 인덕터 사이에 연장되는 제1 부분,
상기 제1 부분의 일 단부에 접속되고 제1 인덕터의 적어도 일부를 둘러싸는 제2 부분, 및
상기 제1 부분의 타 단부에 접속되고 제2 인덕터의 적어도 일부를 둘러싸는 제3 부분을 포함하는, 센서 장치. - 제4항에 있어서,
상기 반도체 장치는,
평면도에서 볼 때, 상기 두 개의 인덕터 각각의 내부에 위치되는 논리 회로, 및
평면도에서 볼 때, 적어도 일부가 상기 전력선과 중첩하는 아날로그 회로를 포함하는, 센서 장치. - 제1항에 있어서,
상기 인덕터에 접속되는 보호 회로를 더 포함하는, 센서 장치. - 제7항에 있어서,
상기 보호 회로는 상기 인덕터에 병렬로 접속되는 커패시터를 포함하는, 센서 장치. - 제7항에 있어서,
상기 보호 회로는,
상기 인덕터의 일 단부에 접속되는 제1 제너 다이오드, 및
상기 인덕터의 타 단부에 접속되는 제2 제너 다이오드를 포함하는, 센서 장치.
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