JPS6153760A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS6153760A
JPS6153760A JP17546784A JP17546784A JPS6153760A JP S6153760 A JPS6153760 A JP S6153760A JP 17546784 A JP17546784 A JP 17546784A JP 17546784 A JP17546784 A JP 17546784A JP S6153760 A JPS6153760 A JP S6153760A
Authority
JP
Japan
Prior art keywords
coil
chip
inductance
integrated circuit
area
Prior art date
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Pending
Application number
JP17546784A
Other languages
English (en)
Inventor
Takanori Onoda
小野田　高典
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Publication of JPS6153760A publication Critical patent/JPS6153760A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高周波用半導体集積回路の回路素子の配置方法
に関し、特に同回路に含まれるコイルの配置に関する。
〔従来の技術〕
現在の集積回路は種々の機能をもった素子がチップ上に
集積されており、トランジスター、ダイオードなどのア
クティブ素子の他、抵抗やコンデンサの受動素子も集積
化されて使用されている。
従来、高周波用集積回路内に同調や高周波特性の補償の
目的等でインダクタンスを必要とする場合、要求される
インダクタンスの値を得るにはうす巻き状コイルを広い
面積をつかって形成していた。
〔発明が解決しようとする問題点〕
しかし、他の回路パターンに比べて広い面積を必要とす
るため、チップ内に納めることができずに外付にしたり
、最適特性な特性をあきらめ、可能なインダクタンスの
値で設計しなければならないというような欠点があった
。
本発明の目的は、従来にない大きなインダクタンスを有
するコイルをチップ面積を大きくすることなく内蔵した
高周波用集積回路を提供することにおる。
〔問題点を解決するための手段〕
本発明は、集積回路内に使用されるうず巻状コイルを集
積回路の最外周に配置したことを特徴とする。
〔実施例〕
次に本発明の一実施例を図面を用いて説明する。
第１図は本発明の一実施例を示し、うず巻状コイルの配
置方法であυ、これを上面からみた図である。ヒ化ガリ
ウムのような化合物半導体でなる集積回路チップ１上に
回路およびポンディングパッドを含む領域２とうず巻状
コイル３が形成されている。
うず巻状コイル３のインダクタンスの値はこのコイル３
がとり囲む面積Ｓとコイルの巻数ｎの積、ｎｓに比例し
、コイルのとり囲む面積が増加すればｎ８積は大きくな
り、コイルのインダクタンスの値は大きくなる。したが
って、集積回路チップ１上に最大のインダクタンスを得
ようとするとチップ全面積をとり囲むように最外周に配
置することが望ましい。
第１図からあきらかなように、本発明では、うず巻状コ
イル３を有する半導体集積回路において、最も大きなイ
ンダクタンスを供給することができ、チップサイズを最
小限に抑えることができる。コイル３は、これとは異な
る導体４で回路部２と接続されている。コイル３と導体
４と部分６で交差しており、また、これらはコンタクト
スルーホール５で接続されている。回路２とコイル３と
は引出し部分７，８で接続されている。
なお、従来は、第２図に示すように、チップ１の中央部
にコイル３を形成し、これを囲むように回路形成部２を
設けていた。このため必要なインダクタンスを得るため
にうず巻状コイルの形状を大きくしようとすると、回路
およびポンディングパッドを含む領域２を小さくするか
チップの太きさ全体を大きくせざるを得なかった。
〔発明の効果〕
以上のように本発明によれば、必要なインダクタンスを
有するコイルをチップ面積を増大することなく内蔵した
集積回路装置が提供される。
【図面の簡単な説明】
第１図は本発明の一実施例を示すチップ上面図、第２図
は従来例を示すチップ上面図である。　　　　　　　　
　１１・・・・・・半導体集積回路チップ、２・・・・
・・回路素子とポンディングパッドを含む領域、３・・
・・・・うず巻状コイル、４・・・・・・引き出し線、
５・・・・・・コンタクトスルーホール、６・・・・・
・クロスオーバ一部、７．８・・・・・・接続部分。 ＼　−′

Claims (1)

    【特許請求の範囲】
  1. 集積回路チップの外周に沿ってうず巻状コイルを設けた
    ことを特徴とする半導体集積回路。
JP17546784A 1984-08-23 1984-08-23 半導体集積回路 Pending JPS6153760A (ja)

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JP17546784A JPS6153760A (ja) 1984-08-23 1984-08-23 半導体集積回路

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JP17546784A Pending JPS6153760A (ja) 1984-08-23 1984-08-23 半導体集積回路

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014060332A (ja) * 2012-09-19 2014-04-03 Renesas Electronics Corp 半導体装置
CN104422819A (zh) * 2013-09-05 2015-03-18 瑞萨电子株式会社 传感器设备

Cited By (4)

* Cited by examiner, † Cited by third party
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JP2014060332A (ja) * 2012-09-19 2014-04-03 Renesas Electronics Corp 半導体装置
CN104422819A (zh) * 2013-09-05 2015-03-18 瑞萨电子株式会社 传感器设备
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