JP6952471B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来、半導体装置内の２つのインダクタの間を延在する電力線を備え、電力線の周囲に発生する磁界に起因して２つのインダクタのそれぞれに生ずる起電力を足し合わせ、電力線を流れる電流を検出する、センサ装置が知られている（例えば、特許文献１を参照）。この特許文献１には、電力線と半導体装置内のインダクタの距離を短くすることによって、センサ装置の感度（具体的には、電力線の周囲に発生した磁界の変化の検出感度）を高めることができる旨が記載されている。

特開２０１５−５２４７０号公報

しかしながら、電力線とインダクタの距離を上述の従来技術のように短くすると、電力線から放射された電界ノイズがインダクタに入力されやすくなるので、センサ装置が影響を受ける可能性がある。

そこで、本発明は、電力線等の電流配線部から放射された電界ノイズによって、センサ装置が影響を受ける可能性を低減することを課題とする。

一つの案では、
電流配線部を流れる電流による磁束密度を差動増幅回路により検出するセンサ装置に使用される半導体装置であって、
前記半導体装置は、
前記電流配線部の周囲に発生する磁界を検出する一つの第１のインダクタと、前記第１のインダクタに発生する電圧を増幅するバイポーラ素子を含む一つの第１のローノイズアンプと、複数の第１の外部接続端子と、を有する第１の半導体装置と、
前記電流配線部の周囲に発生する磁界を検出する一つの第２のインダクタと、前記第２のインダクタに発生する電圧を増幅するバイポーラ素子を含む一つの第２のローノイズアンプと、複数の第２の外部接続端子と、を有する第２の半導体装置と、
を含み、
前記第１のローノイズアンプと前記第１のインダクタは、前記第１の半導体装置内にあり、
前記第２のローノイズアンプと前記第２のインダクタは、前記第２の半導体装置内にあり、
前記複数の第１の外部接続端子は、前記第１のインダクタを介して前記第１のローノイズアンプの非反転入力部に接続される一つの第１の非反転入力端子と、前記第１のローノイズアンプの反転入力部に直接接続される一つの第１の反転入力端子と、前記第１のローノイズアンプの出力部に接続される一つの第１の出力端子と、を含み、
前記複数の第２の外部接続端子は、前記第２のインダクタを介して前記第２のローノイズアンプの非反転入力部に接続される一つの第２の非反転入力端子と、前記第２のローノイズアンプの反転入力部に直接接続される一つの第２の反転入力端子と、前記第２のローノイズアンプの出力部に接続される一つの第２の出力端子と、を含み、
前記第１の出力端子は、前記差動増幅回路の反転入力部に接続される端子であり、
前記第２の出力端子は、前記差動増幅回路の非反転入力部に接続される端子であり、
前記第１の半導体装置及び前記第２の半導体装置は、前記電流配線部から所定の距離以上離れて前記電流配線部に対して対称な位置に配置されて使用される、半導体装置が提供される。

一態様によれば、電流配線部から放射された電界ノイズによって、センサ装置が影響を受ける可能性を低減することができる。

センサ装置の構成の一例を模式的に示す平面図である。 センサ装置の構成の一例を模式的に示す断面図である。 センサ装置の他の構成の一例を模式的に示す断面図である。 センサ装置の回路構成の一例を示す等価回路図である。 ノイズ特性の一例を示す図である。 入力オフセットの発生メカニズムの一例を説明するための図である。 ベース電流補正回路を備えた半導体チップの回路構成の一例を示す等価回路図である。 半導体装置と電流配線部とのＸ軸方向での距離と、入力換算起電力変動率との関係の一例を示す図である。 半導体装置と電流配線部とのＺ軸方向での距離と、入力換算起電力変動率との関係の一例を示す図である。

以下、本発明の実施形態を図面に従って説明する。

＜第１の実施形態＞
図１は、第１の実施形態に係るセンサ装置１Ａの構成の一例を模式的に示す平面図である。図２は、センサ装置１ＡのＡ−Ａにおける断面図である。センサ装置１Ａは、電流配線部２に流れる電流１３によりつくられる磁束密度を非接触で検出するセンサ装置の一例である。センサ装置１Ａは、例えば、電流配線部２と、第１の半導体装置３と、第２の半導体装置４と、基板５とを備える。

電流配線部２は、電流１３が流れる導体である。電流１３は、交流電流である。電流配線部２は、基板５の表面を対向して見ると（例えば、基板５の第１の表面９の法線方向から見ると）、第１の半導体装置３と第２の半導体装置４との間に接触せずに延在する。基板５の第１の表面９がＸＹ平面に平行な場合、第１の表面９の法線方向は、Ｚ軸に平行な方向である。電流配線部２は、例えば、基板５の第１の表面９に沿ってＹ軸に平行な方向に延伸する部分である。

図示の電流配線部２の断面形状は、円形であるが、電流配線部２の断面形態は、円形以外の他の形状（例えば、多角形）でもよい。また、図示の電流配線部２は、基板５の第１の表面９に接触しているが、電流配線部２は、基板５の表面又は内部に形成された導体パターンでもよいし、基板５から離れた電線部分でもよい。

第１の半導体装置３は、第１の半導体チップ３１を樹脂パッケージ内に内蔵する。第１の半導体チップ３１は、第１のインダクタ１１が形成された第１の配線層３３を有する。つまり、第１の半導体装置３は、電流配線部２の周囲に発生する磁界を検出する第１のインダクタ１１が形成された第１の配線層３３を内蔵する第１の半導体装置の一例である。第１の半導体装置３は、電流配線部２が延伸する方向（延伸方向６）に直交する第１の方向７の側に配置されている。

第２の半導体装置４は、第２の半導体チップ３２を樹脂パッケージ内に内蔵する。第２の半導体チップ３２は、第２のインダクタ１２が形成された第２の配線層３４を有する。つまり、第２の半導体装置４は、電流配線部２の周囲に発生する磁界を検出する第２のインダクタ１２が形成された第２の配線層３４を内蔵する第２の半導体装置の一例である。第２の半導体装置４は、電流配線部２の延伸方向６に直交する第２の方向８の側に配置されている。第２の方向８は、第１の方向７とは反対側の方向である。第２の半導体装置４は、第１の半導体装置３と同じ構造を有する。

第１の配線層３３は、一つ又は複数の配線層から構成されたものである。例えば、第１のインダクタ１１は、一つの配線層で螺旋状に形成されたコイルでもよいし、複数の配線層にわたって螺旋状に形成されたコイルでもよい。第１の配線層３３は、例えば、アルミニウム配線が形成されたアルミニウム配線層である。第２の配線層３４及び第２のインダクタ１２についても同様である。

第１のインダクタ１１は、電流１３が電流配線部２に流れることにより発生する磁界の変化を検出する。第１のインダクタ１１には当該磁界の変化に起因して電圧が発生し、第１のインダクタ１１の両端に発生する電圧の電圧値は、電流１３の電流値が高くなるほど高くなる。第２のインダクタ１２についても同様である。第１のインダクタ１１のインダクタンスと第２のインダクタ１２のインダクタンスとを互いに等しくすることによって、電流１３による磁束密度の検出誤差を低減することができる。

基板５は、第１の表面９と、第１の表面９とは反対側の第２の表面１０とを有する。基板５は、例えば、プリント配線基板等の樹脂基板である。図１及び図２の場合、第１の半導体装置３と第２の半導体装置４とは、基板５に対して電流配線部２と同じ側に配置されており、より具体的には、基板５の第１の表面９に実装されている。

第１の半導体装置３と第２の半導体装置４とは、それぞれ、電流配線部２から所定の距離（以下、「距離Ｌ０」と称する）以上離れて基板５に配置されている。距離Ｌ０は、零よりも大きな長さである。

第１の半導体装置３が電流配線部２から所定の距離Ｌ０以上離れているとは、第１の半導体装置３と電流配線部２との最短距離Ｌ１が距離Ｌ０以上であることを表す。第２の半導体装置４が電流配線部２から所定の距離Ｌ０以上離れているとは、第２の半導体装置４と電流配線部２との最短距離Ｌ２が距離Ｌ０以上であることを表す。

最短距離Ｌ１は、第１の半導体装置３のパッケージ表面と電流配線部２の表面との最短距離である。第１のインダクタ１１は第１の半導体装置３のパッケージ内に内蔵されているので、第１のインダクタ１１の表面と電流配線部２の表面との最短距離は、最短距離Ｌ１よりも長い。同様に、最短距離Ｌ２は、第２の半導体装置４のパッケージ表面と電流配線部２の表面との最短距離である。第２のインダクタ１２は第２の半導体装置４のパッケージ内に内蔵されているので、第２のインダクタ１２の表面と電流配線部２の表面との最短距離は、最短距離Ｌ２よりも長い。

最短距離Ｌ１と最短距離Ｌ２とを互いに等しくすることによって、電流１３による磁束密度の検出誤差を低減することができる。

本実施形態では、第１の半導体装置３と第２の半導体装置４とが、それぞれ、電流配線部２から所定の距離Ｌ０以上離れて配置されている。これにより、電流配線部２の周囲に発生した磁界の検出感度を確保した上で、高電圧が印加された電流配線部２から放射された電界ノイズがセンサ装置１Ａに与える影響を低減することができる。第１の半導体装置３（又は第２の半導体装置４）が電流配線部２から距離Ｌ０未満に配置されると、電界ノイズによる高電圧が、第１の半導体装置３（又は第２の半導体装置４）のパッケージと電流配線部２との間に印加されることにより、センサ装置１Ａが影響を受ける可能性が高くなる。

図８は、半導体装置と電流配線部とのＸ軸方向での距離と、入力換算起電力変動率との関係の一例を示す図である。図２，８に示されるｘ１は、半導体装置３，４のそれぞれと電流配線部２とのＸ軸方向での距離を表す。Ｘ軸方向は、第１の方向７と第２の方向８に平行な方向を表す。ｘ１が０のときは、第１の半導体装置３と電流配線部２とが接触し、且つ、第２の半導体装置４と電流配線部２とが接触した状態（すなわち、最短距離Ｌ１，Ｌ２がいずれも０である状態）を表す。ｘ１が０よりも大きな値のときは、第１の半導体装置３と第２の半導体装置４とが、それぞれ、同じ長さだけＸ軸方向に電流配線部２から離れている状態を表す。ｘ１が０よりも大きな値のときは、電流配線部２は、基板５の表面を対向して見ると、半導体装置３，４に重なっていない。一方、図８の縦軸の入力換算起電力変動率は、第１のインダクタ１１の両端に発生する起電力Ｖｃｏｉｌの距離ｘ１に対する変化率を表す。距離ｘ１が０のとき、入力換算起電力変動率を１００％とする。

なお、図８は、電流配線部２の線径が３ｍｍのときの、距離ｘ１に対する入力換算起電力変動率の理論値を表す。また、第１のインダクタ１１の両端に発生する起電力は、第２のインダクタ１２の両端に発生する起電力と同じとする。

第１のインダクタ１１の両端に発生する起電力Ｖｃｏｉｌは、ファラデーの法則に基づいて、以下の式で表すことができる。

Ｎは第１のインダクタ１１の巻き数、φは磁束、ｔは時間、Ｂは磁束密度、Ｓは第１のインダクタ１１のＸＹ平面内での面積、μ_０は真空の透磁率、Ｈは電流配線部２の周囲に発生する磁界の強さを表す。Ｉは電流配線部２に交流で流れる電流１３の電流値、ｒは第１のインダクタ１１と電流配線部２との距離、Ａは電流１３の振幅、ωは角速度、ｆは周波数を表す。

半導体装置が受ける電界ノイズは、半導体装置と電界ノイズの発生源との間の距離の二乗分の１に比例する。よって、距離ｘ１が大きくなるほど、半導体装置３，４のインダクタに入力される電界ノイズは小さくなるので、半導体装置３，４が電界ノイズから影響を受ける可能性は低減する。一方、上式及び図８に示されるように、起電力Ｖｃｏｉｌは、距離ｘ１に反比例するので、距離ｘ１が大きくなるほど、起電力Ｖｃｏｉｌも小さくなってしまう。

しかしながら、センサ装置１Ａに使用される半導体装置３，４では、起電力Ｖｃｏｉｌを増幅する素子がバイポーラ素子であるので、後述の通り、フリッカーノイズを低減することができる。したがって、本実施形態によれば、半導体装置３，４が電流配線部２から所定の距離Ｌ０（例えば、３ｍｍ）以上離れることにより起電力Ｖｃｏｉｌが小さくなっても、起電力Ｖｃｏｉｌがフリッカーノイズにより正しく検出できなくなる可能性を低減することができる。

また、本実施形態では、第１のインダクタ１１と第２のインダクタ１２とは、一つの半導体装置に内蔵されているのではなく、別々の半導体装置に内蔵されている。これにより、第１の半導体装置３と第２の半導体装置４とを、それぞれ、電流配線部２から所定の距離Ｌ０以上離したまま、第１の半導体装置３の基板５上での配置方向と、第２の半導体装置４の基板５上での配置方向とを、別々にレイアウトすることができる。例えば、第１の半導体装置３の長手方向を電流配線部２の延伸方向６に平行にレイアウトすることができ、且つ、第２の半導体装置４の長手方向を延伸方向６に直交する方向に平行にレイアウトすることができる。

＜第２の実施形態＞
図３は、第２の実施形態に係るセンサ装置１Ｂの断面図である。電流配線部２は、基板５の表面を対向して見ると（例えば、基板５の第１の表面９の法線方向から見ると）、第１の半導体装置３と第２の半導体装置４との間に接触せずに延在する。センサ装置１Ｂの構成及び効果のうちセンサ装置１Ａと同様の点については、センサ装置１Ａについての上述の説明を援用する。

センサ装置１Ｂでは、電流配線部２は基板５の第１の表面９側に配置され、第１の半導体装置３及び第２の半導体装置４は、第２の表面１０側に配置されている。センサ装置１Ｂでも、第１の半導体装置３と第２の半導体装置４とは、それぞれ、電流配線部２から所定の距離Ｌ０以上離れて基板５に配置されている。センサ装置１Ｂでは、第１の半導体装置３及び第２の半導体装置４が基板５を挟んで電流配線部２とは反対側に配置されている。よって、基板５は、電流配線部２から放射された電界ノイズから、第１の半導体装置３及び第２の半導体装置４を絶縁できる。その結果、センサ装置１Ｂの受ける電界ノイズの影響を低減することができる。

なお、図３に示されるセンサ装置１Ｂでは、基板５の表面に対向して基板５を透過して見るとき、電流配線部２は、半導体装置３，４に重なっていない。しかしながら、半導体装置３，４が電流配線部２から所定の距離Ｌ０以上離れていれば、基板５の表面に対向して基板５を透過して見るとき、電流配線部２が半導体装置３，４に重なっていても、センサ装置１Ｂの受ける電界ノイズの影響を低減することができる。なぜなら、半導体装置３，４と基板５との間を少なくとも基板５の板厚分だけ離すことができるからである。例えば図３において、半導体装置３，４の少なくとも一方が、基板５を挟んで電流配線部２の真下に位置していてもよい。

図９は、半導体装置と電流配線部とのＺ軸方向での距離と、入力換算起電力変動率との関係の一例を示す図である。図３，９に示されるｚ１は、半導体装置３，４のそれぞれと電流配線部２とのＺ軸方向での距離を表す。Ｚ軸方向は、第１の表面９の法線方向に平行な方向を表す。ｚ１が０のときは、第１の半導体装置３と電流配線部２とが接触し、且つ、第２の半導体装置４と電流配線部２とが接触した状態を表す。ｚ１が０よりも大きな値のときは、第１の半導体装置３と第２の半導体装置４とが、それぞれ、同じ長さだけＺ軸方向に電流配線部２から離れている状態を表す。ｚ１が０よりも大きな値のときは、電流配線部２は、基板５の表面を透過的に対向して見ると、半導体装置３，４に重なっていない。一方、図９の縦軸の入力換算起電力変動率は、第１のインダクタ１１の両端に発生する起電力Ｖｃｏｉｌの距離ｚ１に対する変化率を表す。距離ｚ１が０のとき、入力換算起電力変動率を１００％とする。

なお、図９は、電流配線部２の線径が３ｍｍのときの、距離ｚ１に対する入力換算起電力変動率の理論値を表す。また、基板５の板厚は０．８ｍｍであり、第１の半導体装置３の底面から第１のインダクタ１１までの高さは１ｍｍである。また、第１のインダクタ１１の両端に発生する起電力は、第２のインダクタ１２の両端に発生する起電力と同じとする。

第１の実施形態と同様に、距離ｚ１が大きくなるほど、半導体装置３，４のインダクタに入力される電界ノイズは小さくなるが、起電力Ｖｃｏｉｌも小さくなってしまう。しかしながら、センサ装置１Ｂに使用される半導体装置３，４では、起電力Ｖｃｏｉｌを増幅する素子がバイポーラ素子であるので、後述の通り、フリッカーノイズを低減することができる。したがって、本実施形態によれば、半導体装置３，４が電流配線部２から所定の距離Ｌ０（例えば、３ｍｍ）以上離れることにより起電力Ｖｃｏｉｌが小さくなっても、起電力Ｖｃｏｉｌがフリッカーノイズにより正しく検出できなくなる可能性を低減することができる。

＜センサ装置の回路構成＞
図４は、センサ装置１の回路構成の一例を模式的に示す等価回路図である。センサ装置１は、センサ装置１Ａ又はセンサ装置１Ｂの一例である。センサ装置１は、第１の半導体装置３と、第２の半導体装置４と、帰還抵抗１４と、差動回路１７とを備える。電流配線部２及び基板５の図示は、省略されている。帰還抵抗１４及び差動回路１７は、例えば、基板５に実装されている。帰還抵抗１４は、３つの抵抗１４ａ，１４ｂ，１４ｃとを有する。

第１の半導体装置３は、第１のインダクタ１１と、第１のインダクタ１１に発生する電圧を増幅する第１の増幅部１５とを内蔵する。第１の増幅部１５は、例えば、ローノイズアンプ（ＬＮＡ）である。第１の半導体装置３は、非反転入力端子ＩＮ＋と、反転入力端子ＩＮ−と、出力端子Ｖｏとを外部接続端子として備える。

第１のインダクタ１１の一端は、非反転入力端子ＩＮ＋を介してバイアス電圧Ｖｂの電圧源に接続され、第１のインダクタ１１の他端は、第１の増幅部１５の非反転入力部に接続されている。第１の増幅部１５の反転入力部は、反転入力端子ＩＮ−を介して、抵抗１４ｂの一端と抵抗１４ａの一端との接続点に接続されている。第１の増幅部１５の出力部は、抵抗１４ａを介して第１の増幅部１５の反転入力部に接続されているとともに、出力端子Ｖｏを介して差動回路１７の非反転入力部に接続されている。

第２の半導体装置４は、第２のインダクタ１２と、第２のインダクタ１２に発生する電圧を増幅する第２の増幅部１６とを内蔵する。第２の増幅部１６は、例えば、ローノイズアンプ（ＬＮＡ）である。第２の半導体装置４は、非反転入力端子ＩＮ＋と、反転入力端子ＩＮ−と、出力端子Ｖｏとを外部接続端子として備える。

第２のインダクタ１２の一端は、非反転入力端子ＩＮ＋を介してバイアス電圧Ｖｂの電圧源に接続され、第２のインダクタ１２の他端は、第２の増幅部１６の非反転入力部に接続されている。第２の増幅部１６の反転入力部は、反転入力端子ＩＮ−を介して、抵抗１４ｂの他端と抵抗１４ｃの一端との接続点に接続されている。第２の増幅部１６の出力部は、抵抗１４ｃを介して第２の増幅部１６の反転入力部に接続されているとともに、出力端子Ｖｏを介して差動回路１７の反転入力部に接続されている。

差動回路１７は、抵抗１８，１９，２１，２２と、オペアンプ２０とを有する。オペアンプ２０の反転入力部は、抵抗１８を介して、第１の半導体装置３の出力端子Ｖｏに接続されている。オペアンプ２０の非反転入力部は、抵抗２１を介して、第２の半導体装置４の出力端子Ｖｏに接続されている。オペアンプ２０の非反転入力部は、抵抗２２を介して、バイアス電圧Ｖｂの電圧源に接続されている。オペアンプ２０の出力端子は、抵抗１９を介してオペアンプ２０の非反転入力部に接続されているとともに、アナログ電圧をデジタル電圧に変換するＡＤＣ（Analog-to-digital Converter）に接続されている。

差動回路１７は、マイクロコンピュータに内蔵された回路でもよいし、汎用のオペアンプ２０と外付け抵抗１８，１９，２１，２２との組み合わせ回路でもよい。ＡＤＣは、マイクロコンピュータに内蔵されたＡＤコンバータでもよいし、汎用のＡＤコンバータでもよい。センサ装置１は、電流配線部２を流れる電流１３によりつくられる磁束密度を検出する。

＜１／ｆノイズの特性＞
数ｋＨｚ以上の熱雑音は勿論の事、商用電源の周波数領域（５０Ｈｚ〜６０Ｈｚ）のノイズも考慮する必要がある場合、低周波（ＤＣ〜数ｋＨｚ）の１／ｆノイズ（フリッカーノイズ）を特に低減することが望まれる。

本実施形態では、第１の半導体装置３は、バイポーラ素子を含んで構成された第１の増幅部１５を有し、第２の半導体装置４は、バイポーラ素子を含んで構成された第２の増幅部１６とを有する。バイポーラプロセスでオペアンプ（第１の増幅部１５及び第２の増幅部１６の例）を形成した場合、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスでオペアンプを形成した場合に比べて、１／ｆノイズを低減可能である（図５参照）。

図５において、「Ｂｉｐ−１／ｆ」は、オペアンプをバイポーラプロセスで形成した場合を示し、「ＣＭＯＳ−１／ｆ」は、オペアンプをＣＭＯＳプロセスで形成した場合を示す。

このように、バイポーラプロセスでオペアンプ（第１の増幅部１５及び第２の増幅部１６の例）を形成した場合、１／ｆノイズを低減することができる。よって、第１の増幅部１５及び第２の増幅部１６で増幅された信号のＳＮ比が向上し、次段のＡＤＣでの信号処理に与える影響（例えば、ＡＤＣの出力誤差）が低減する。

＜インダクタでのノイズ低減＞
センサ素子である第１のインダクタ１１及び第２のインダクタ１２は、アルミニウム配線で形成されている場合、抵抗成分を有することがある。この抵抗成分が熱雑音のノイズ源となりうるので、熱雑音が第１の増幅部１５及び第２の増幅部１６で増幅されて、ＳＮ比を悪化させることがある。

ＳＮ比の悪化を抑えるため、例えば、第１のインダクタ１１及び第２のインダクタ１２を構成するアルミニウム配線の純度を高くする。これにより、第１のインダクタ１１及び第２のインダクタ１２の等価抵抗成分を下げることができるので、ＳＮ比の悪化を抑えることができる。

本実施形態では、第１のインダクタ１１は、第１の増幅部１５と同じ第１の半導体チップ３１にバイポーラプロセスで形成され、第２のインダクタ１２は、第２の増幅部１６と同じ第２の半導体チップ３２にバイポーラプロセスで形成されている。

＜入力電流の低減＞
ＣＭＯＳ素子は電圧駆動素子のため、入力インピーダンスは非常に高い（入力電流は、数ｐＡレベル）。一方、バイポーラ素子は電流駆動素子のため、ベースに数ｎ〜数百ｎＡの電流が供給されなければ、バイポーラトランジスタは動作しない。このように、バイポーラ素子の入力電流は、ＣＭＯＳ素子の入力電流よりも大きくなる。このため、バイポーラ素子の入力電流であるベース電流Ｉｂがインダクタの抵抗Ｒｓに流れることにより、抵抗Ｒｓの両端にオフセット電圧（Ｒｓ×Ｉｂ）が発生する（図６参照）。その結果、第１の増幅部１５に入力されるオフセット電圧（入力オフセット電圧ΔＶｉ）と、第１の増幅部１５から出力されるオフセット電圧（出力オフセット電圧ΔＶｏ）とが高くなってしまう。第２の増幅部１６についても同様である。

例えば、ベース電流Ｉｂの電流値が１００ｎＡ，抵抗Ｒｓの抵抗値が１０ｋΩとした場合、抵抗Ｒｓの両端に発生するオフセット電圧ΔＶＲｓは、１ｍＶとなる。したがって、増幅部の増幅度を１００倍とすると、出力オフセット電圧ΔＶｏは、１００ｍＶ（＝１ｍＶ×１００）となる。

出力オフセット電圧ΔＶｏが大きくなりすぎると、増幅部のオペアンプの出力動作点がずれるため、ＡＤＣの入力動作範囲に影響を与えるおそれがある。

本実施形態では、この対策として、第１の半導体装置３は、第１のベース電流補正回路を内蔵し、第２の半導体装置４は、第２のベース電流補正回路を内蔵する。図７は、第１の半導体装置３内の第１の増幅部１５のベース電流を補正する第１のベース電流補正回路２８を示す。なお、第２の半導体装置４内の第２の増幅部１６のベース電流を補正する第２のベース電流補正回路も、第１のベース電流補正回路２８と同一の構成及び機能を有するので、第２の半導体装置４内の第２の増幅部１６のベース電流を補正する第２のベース電流補正回路の図示は省略する。

第１のベース電流補正回路２８は、第１の増幅部１５に含まれるバイポーラトランジスタのベース電流Ｉｂ１ａとは逆向きの補正電流Ｉｂ１ｂを発生させることによって、第１のインダクタ１１を流れる電流Ｉｂを低減する。ベース電流Ｉｂ１ａの電流値は、補正電流Ｉｂ１ｂの電流値とほぼ等しいことが好適である。第１のベース電流補正回路２８が設けられることにより、第１のインダクタ１１を流れる電流Ｉｂの電流値を、数ｐＡ〜数百ｐＡまで抑えることができる。よって、第１の増幅部１５の入力オフセット電圧ΔＶｉを低減することができ、第１の増幅部１５の出力オフセット電圧ΔＶｏを低減することができる。第２の増幅部１６についても同様である。その結果、増幅部のオペアンプの出力動作点のずれを抑え、ＡＤＣの入力動作範囲に与える影響を抑えることができる。

なお、図７において、第１の増幅部１５は、定電流源２３と、差動対を構成する一対のＰＮＰ型バイポーラトランジスタ２４，２５と、カレントミラーを構成する一対のＮＰＮ型のバイポーラトランジスタ２６，２７とを有する。定電流源２３は、一対のバイポーラトランジスタ２４，２５のエミッタに接続され、定電流Ｉｏを一対のバイポーラトランジスタ２４，２５に流す。バイポーラトランジスタ２４のベースには、ベース電流Ｉｂ１ａが流れ、バイポーラトランジスタ２５のベースには、ベース電流Ｉｂ２が流れる。差動対を構成する一対のバイポーラトランジスタ２４，２５のコレクタには、カレントミラーを構成する一対のＮＰＮ型のバイポーラトランジスタ２６，２７が接続される。第２の増幅部１６についても同様である。

以上、センサ装置、半導体装置及び半導体チップを実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、インダクタと、当該インダクタに発生する電圧を増幅する増幅部とは、共通の半導体チップに形成されてもよいが、別々の半導体チップに形成されてもよい。

また、センサ装置の実施形態は、複数の半導体装置を用いて差動形式で磁束密度を検出する形態に限られず、一つの半導体装置を用いてシングルエンド形式で磁束密度を検出する形態でもよい。センサ装置が一つの半導体装置を用いてシングルエンド形式で磁束密度を検出する場合、例えば、図２又は図３の構成から第２の半導体装置４が取り除かれた構成が考えられる。この場合、第２の半導体装置４は、電流配線部２から距離Ｌ０以上離れて基板５に配置され、電流配線部２は、基板５の表面を対向して見ると（例えば、基板５の第１の表面９の法線方向から見ると）、第１の半導体装置３に重ならずに延在する。

１，１Ａ，１Ｂ センサ装置
２ 電流配線部
３ 第１の半導体装置
４ 第２の半導体装置
５ 基板
９ 第１の表面
１０ 第２の表面
１１ 第１のインダクタ
１２ 第２のインダクタ
１４ 帰還抵抗
１５ 第１の増幅部
１６ 第２の増幅部
１７ 差動回路
３１ 第１の半導体チップ
３２ 第２の半導体チップ
３３ 第１の配線層
３４ 第２の配線層

Claims (3)

1. 電流配線部を流れる電流による磁束密度を差動増幅回路により検出するセンサ装置に使用される半導体装置であって、
   前記半導体装置は、
   前記電流配線部の周囲に発生する磁界を検出する一つの第１のインダクタと、前記第１のインダクタに発生する電圧を増幅するバイポーラ素子を含む一つの第１のローノイズアンプと、複数の第１の外部接続端子と、を有する第１の半導体装置と、
   前記電流配線部の周囲に発生する磁界を検出する一つの第２のインダクタと、前記第２のインダクタに発生する電圧を増幅するバイポーラ素子を含む一つの第２のローノイズアンプと、複数の第２の外部接続端子と、を有する第２の半導体装置と、
   を含み、
   前記第１のローノイズアンプと前記第１のインダクタは、前記第１の半導体装置内にあり、
   前記第２のローノイズアンプと前記第２のインダクタは、前記第２の半導体装置内にあり、
   前記複数の第１の外部接続端子は、前記第１のインダクタを介して前記第１のローノイズアンプの非反転入力部に接続される一つの第１の非反転入力端子と、前記第１のローノイズアンプの反転入力部に直接接続される一つの第１の反転入力端子と、前記第１のローノイズアンプの出力部に接続される一つの第１の出力端子と、を含み、
   前記複数の第２の外部接続端子は、前記第２のインダクタを介して前記第２のローノイズアンプの非反転入力部に接続される一つの第２の非反転入力端子と、前記第２のローノイズアンプの反転入力部に直接接続される一つの第２の反転入力端子と、前記第２のローノイズアンプの出力部に接続される一つの第２の出力端子と、を含み、
   前記第１の出力端子は、前記差動増幅回路の反転入力部に接続される端子であり、
   前記第２の出力端子は、前記差動増幅回路の非反転入力部に接続される端子であり、
   前記第１の半導体装置及び前記第２の半導体装置は、前記電流配線部から所定の距離以上離れて前記電流配線部に対して対称な位置に配置されて使用される、半導体装置。
2. 前記所定の距離は、３ｍｍである、請求項１に記載の半導体装置。
3. 前記対称な位置は、基板を挟んで前記電流配線部とは反対側の位置である、請求項１又は２に記載の半導体装置。

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