KR20170102427A - 센서 장치 및 반도체 장치 - Google Patents

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KR20170102427A
KR20170102427A KR1020170025353A KR20170025353A KR20170102427A KR 20170102427 A KR20170102427 A KR 20170102427A KR 1020170025353 A KR1020170025353 A KR 1020170025353A KR 20170025353 A KR20170025353 A KR 20170025353A KR 20170102427 A KR20170102427 A KR 20170102427A
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inductor
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KR1020170025353A
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토모미츠 오하라
야스아키 아이쿄
토모유키 사쿠라다
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미쓰미덴기가부시기가이샤
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Abstract

(과제)
전류 배선부로부터 방사된 전계 노이즈에 의해 센서 장치가 영향을 받을 가능성을 저감하는 것.
(해결 수단)
전류 배선부와, 상기 전류 배선부의 주위에 발생하는 자계를 검출하는 인덕터와, 상기 인덕터에 발생하는 전압을 증폭하는 바이폴러 소자를 포함하는 증폭부를 가지는 반도체 장치와, 상기 반도체 장치가 상기 전류 배선부로부터 소정 거리 이상 떨어져 배치된 기판을 구비하고, 상기 전류 배선부는 상기 기판의 표면을 대향하여 보면, 상기 반도체 장치에 겹쳐 있지 않은 센서 장치.

Description

센서 장치 및 반도체 장치{SENSOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 센서 장치 및 반도체 장치에 관한 것이다.
종래 반도체 장치 내의 2개의 인덕터 사이에 연장되는 전력선을 구비하고, 전력선의 주위에 발생하는 자계에 기인하여 2개의 인덕터의 각각에 발생하는 기전력을 서로 더하여, 전력선을 흐르는 전류를 검출하는 센서 장치가 알려져 있다(예를 들면 특허문헌 1을 참조). 이 특허문헌 1에는 전력선과 반도체 장치 내의 인덕터의 거리를 짧게 함으로써, 센서 장치의 감도(구체적으로는 전력선의 주위에 발생한 자계의 변화의 검출 감도)를 높일 수 있는 취지가 기재되어 있다.
일본 특개 2015-52470호 공보
그러나 전력선과 인덕터의 거리를 상기 서술한 종래 기술과 같이 짧게 하면, 전력선으로부터 방사된 전계 노이즈가 인덕터에 입력되기 쉬워지므로, 센서 장치가 영향을 받을 가능성이 있다.
그래서 본 발명은 전력선 등의 전류 배선부로부터 방사된 전계 노이즈에 의해 센서 장치가 영향을 받을 가능성을 저감하는 것을 과제로 한다.
하나의 안으로는
전류 배선부와,
상기 전류 배선부의 주위에 발생하는 자계를 검출하는 인덕터와, 상기 인덕터에 발생하는 전압을 증폭하는 바이폴러 소자를 포함하는 증폭부를 가지는 반도체 장치와,
상기 반도체 장치가 상기 전류 배선부로부터 소정 거리 이상 떨어져 배치된 기판을 구비하고,
상기 전류 배선부는 상기 기판의 표면을 대향하여 보면, 상기 반도체 장치에 겹쳐 있지 않은 센서 장치가 제공된다.
하나의 태양에 의하면 전류 배선부로부터 방사된 전계 노이즈에 의해 센서 장치가 영향을 받을 가능성을 저감할 수 있다.
도 1은 센서 장치의 구성의 일례를 모식적으로 나타내는 평면도이다.
도 2는 센서 장치의 구성의 일례를 모식적으로 나타내는 단면도이다.
도 3은 센서 장치의 다른 구성의 일례를 모식적으로 나타내는 단면도이다.
도 4는 센서 장치의 회로 구성의 일례를 나타내는 등가 회로도이다.
도 5는 노이즈 특성의 일례를 나타내는 도면이다.
도 6은 입력 오프셋의 발생 메커니즘의 일례를 설명하기 위한 도면이다.
도 7은 베이스 전류 보정 회로를 구비한 반도체 칩의 회로 구성의 일례를 나타내는 등가 회로도이다.
도 8은 반도체 장치와 전류 배선부의 X축 방향에서의 거리와, 입력 환산 기전력 변동률과의 관계의 일례를 나타내는 도면이다.
도 9는 반도체 장치와 전류 배선부의 Z축 방향에서의 거리와, 입력 환산 기전력 변동률과의 관계의 일례를 나타내는 도면이다.
이하 본 발명의 실시형태를 도면에 따라 설명한다.
<제1 실시형태>
도 1은 제1 실시형태에 따른 센서 장치(1A)의 구성의 일례를 모식적으로 나타내는 평면도이다. 도 2는 센서 장치(1A)의 A-A에 있어서의 단면도이다. 센서 장치(1A)는 전류 배선부(2)에 흐르는 전류(13)에 의해 만들어지는 자속 밀도를 비접촉으로 검출하는 센서 장치의 일례이다. 센서 장치(1A)는 예를 들면 전류 배선부(2)와, 제1 반도체 장치(3)와, 제2 반도체 장치(4)와, 기판(5)을 구비한다.
전류 배선부(2)는 전류(13)가 흐르는 도체이다. 전류(13)는 교류 전류이다. 전류 배선부(2)는 기판(5)의 표면을 대향하여 보면(예를 들면 기판(5)의 제1 표면(9)의 법선 방향으로부터 보면), 제1 반도체 장치(3)와 제2 반도체 장치(4) 사이에 접촉하지 않고 연장된다. 기판(5)의 제1 표면(9)이 XY 평면에 평행한 경우, 제1 표면(9)의 법선 방향은 Z축에 평행한 방향이다. 전류 배선부(2)는 예를 들면 기판(5)의 제1 표면(9)을 따라 Y축에 평행한 방향으로 연신하는 부분이다.
도시하는 전류 배선부(2)의 단면 형상은 원형인데, 전류 배선부(2)의 단면 형태는 원형 이외의 다른 형상(예를 들면 다각형)이어도 된다. 또 도시하는 전류 배선부(2)는 기판(5)의 제1 표면(9)에 접촉하고 있는데, 전류 배선부(2)는 기판(5)의 표면 또는 내부에 형성된 도체 패턴이어도 되고, 기판(5)으로부터 떨어진 전선 부분이어도 된다.
제1 반도체 장치(3)는 제1 반도체 칩(31)을 수지 패키지 내에 내장한다. 제1 반도체 칩(31)은 제1 인덕터(11)가 형성된 제1 배선층(33)을 가진다. 즉 제1 반도체 장치(3)는 전류 배선부(2)의 주위에 발생하는 자계를 검출하는 제1 인덕터(11)가 형성된 제1 배선층(33)을 내장하는 제1 반도체 장치의 일례이다. 제1 반도체 장치(3)는 전류 배선부(2)가 연신하는 방향(연신 방향(6))에 직교하는 제1 방향(7)의 측에 배치되어 있다.
제2 반도체 장치(4)는 제2 반도체 칩(32)을 수지 패키지 내에 내장한다. 제2 반도체 칩(32)은 제2 인덕터(12)가 형성된 제2 배선층(34)을 가진다. 즉 제2 반도체 장치(4)는 전류 배선부(2)의 주위에 발생하는 자계를 검출하는 제2 인덕터(12)가 형성된 제2 배선층(34)을 내장하는 제2 반도체 장치의 일례이다. 제2 반도체 장치(4)는 전류 배선부(2)의 연신 방향(6)에 직교하는 제2 방향(8)의 측에 배치되어 있다. 제2 방향(8)은 제1 방향(7)과는 반대측의 방향이다. 제2 반도체 장치(4)는 제1 반도체 장치(3)와 동일한 구조를 가진다.
제1 배선층(33)은 하나 또는 복수의 배선층으로 구성된 것이다. 예를 들면 제1 인덕터(11)는 하나의 배선층에서 나선 형상으로 형성된 코일이어도 되고, 복수의 배선층에 걸쳐 나선 형상으로 형성된 코일이어도 된다. 제1 배선층(33)은 예를 들면 알루미늄 배선이 형성된 알루미늄 배선층이다. 제2 배선층(34) 및 제2 인덕터(12)에 대해서도 마찬가지이다.
제1 인덕터(11)는 전류(13)가 전류 배선부(2)에 흐름으로써 발생하는 자계의 변화를 검출한다. 제1 인덕터(11)에는 당해 자계의 변화에 기인하여 전압이 발생하고, 제1 인덕터(11)의 양단에 발생하는 전압의 전압값은 전류(13)의 전류값이 높아질수록 높아진다. 제2 인덕터(12)에 대해서도 마찬가지이다. 제1 인덕터(11)의 인덕턴스와 제2 인덕터(12)의 인덕턴스를 서로 동일하게 함으로써, 전류(13)에 의한 자속 밀도의 검출 오차를 저감할 수 있다.
기판(5)은 제1 표면(9)과, 제1 표면(9)과는 반대측의 제2 표면(10)을 가진다. 기판(5)은 예를 들면 프린트 배선 기판 등의 수지 기판이다. 도 1 및 도 2의 경우, 제1 반도체 장치(3)와 제2 반도체 장치(4)는 기판(5)에 대하여 전류 배선부(2)와 동일한 측에 배치되어 있고, 보다 구체적으로는 기판(5)의 제1 표면(9)에 실장되어 있다.
제1 반도체 장치(3)와 제2 반도체 장치(4)는 각각 전류 배선부(2)로부터 소정 거리(이하 「거리 L0」라고 칭한다) 이상 떨어져 기판(5)에 배치되어 있다. 거리 L0는 0보다 큰 길이이다.
제1 반도체 장치(3)가 전류 배선부(2)로부터 소정 거리 L0 이상 떨어져 있다는 것은 제1 반도체 장치(3)와 전류 배선부(2)의 최단 거리 L1이 거리 L0 이상인 것을 나타낸다. 제2 반도체 장치(4)가 전류 배선부(2)로부터 소정 거리 L0 이상 떨어져 있다는 것은 제2 반도체 장치(4)와 전류 배선부(2)의 최단 거리 L2가 거리 L0 이상인 것을 나타낸다.
최단 거리 L1은 제1 반도체 장치(3)의 패키지 표면과 전류 배선부(2)의 표면의 최단 거리이다. 제1 인덕터(11)는 제1 반도체 장치(3)의 패키지 내에 내장되어 있으므로, 제1 인덕터(11)의 표면과 전류 배선부(2)의 표면의 최단 거리는 최단 거리 L1보다도 길다. 마찬가지로 최단 거리 L2는 제2 반도체 장치(4)의 패키지 표면과 전류 배선부(2)의 표면의 최단 거리이다. 제2 인덕터(12)는 제2 반도체 장치(4)의 패키지 내에 내장되어 있으므로, 제2 인덕터(12)의 표면과 전류 배선부(2)의 표면의 최단 거리는 최단 거리 L2보다 길다.
최단 거리 L1과 최단 거리 L2를 서로 동일하게 함으로써, 전류(13)에 의한 자속 밀도의 검출 오차를 저감할 수 있다.
본 실시형태에서는 제1 반도체 장치(3)와 제2 반도체 장치(4)가 각각 전류 배선부(2)로부터 소정 거리 L0 이상 떨어져 배치되어 있다. 이것에 의해 전류 배선부(2)의 주위에 발생한 자계의 검출 감도를 확보함과 아울러, 고전압이 인가된 전류 배선부(2)로부터 방사된 전계 노이즈가 센서 장치(1A)에 주는 영향을 저감할 수 있다. 제1 반도체 장치(3)(또는 제2 반도체 장치(4))가 전류 배선부(2)로부터 거리 L0 미만에 배치되면, 전계 노이즈에 의한 고전압이 제1 반도체 장치(3)(또는 제2 반도체 장치(4))의 패키지와 전류 배선부(2) 사이에 인가됨으로써, 센서 장치(1A)가 영향을 받을 가능성이 높아진다.
도 8은 반도체 장치와 전류 배선부의 X축 방향에서의 거리와, 입력 환산 기전력 변동률과의 관계의 일례를 나타내는 도면이다. 도 2, 8에 나타내는 x1은 반도체 장치(3, 4)의 각각과 전류 배선부(2)의 X축 방향에서의 거리를 나타낸다. X축 방향은 제1 방향(7)과 제2 방향(8)에 평행한 방향을 나타낸다. x1이 0일 때는 제1 반도체 장치(3)와 전류 배선부(2)가 접촉하고, 또한 제2 반도체 장치(4)와 전류 배선부(2)가 접촉한 상태(즉 최단 거리 L1, L2가 모두 0인 상태)를 나타낸다. x1이 0보다 큰 값일 때는 제1 반도체 장치(3)와 제2 반도체 장치(4)가 각각 동일한 길이만큼 X축 방향으로 전류 배선부(2)로부터 떨어져 있는 상태를 나타낸다. x1이 0보다 큰 값일 때는 전류 배선부(2)는 기판(5)의 표면을 대향하여 보면 반도체 장치(3, 4)에 겹쳐 있지 않다. 한편 도 8의 종축의 입력 환산 기전력 변동률은 제1 인덕터(11)의 양단에 발생하는 기전력 Vcoil의 거리 x1에 대한 변화율을 나타낸다. 거리 x1이 0일 때 입력 환산 기전력 변동률을 100%로 한다.
또한 도 8은 전류 배선부(2)의 선 직경이 3mm일 때의 거리 x1에 대한 입력 환산 기전력 변동률의 이론값을 나타낸다. 또 제1 인덕터(11)의 양단에 발생하는 기전력은 제2 인덕터(12)의 양단에 발생하는 기전력과 동일한 것으로 한다.
제1 인덕터(11)의 양단에 발생하는 기전력 Vcoil은 패러데이 법칙에 기초하여, 이하의 식으로 나타낼 수 있다.
[수 1]
Figure pat00001
N은 제1 인덕터(11)의 감음 수, φ은 자속, t는 시간, B는 자속 밀도, S는 제1 인덕터(11)의 XY 평면 내에서의 면적, μO는 진공의 투자율, H는 전류 배선부(2)의 주위에 발생하는 자계의 강도를 나타낸다. I는 전류 배선부(2)에 교류로 흐르는 전류(13)의 전류값, r은 제1 인덕터(11)와 전류 배선부(2)의 거리, A는 전류(13)의 진폭, ω는 각속도, f는 주파수를 나타낸다.
반도체 장치가 받는 전계 노이즈는 반도체 장치와 전계 노이즈의 발생원 사이의 거리의 제곱분의 1에 비례한다. 따라서 거리 x1이 커질수록 반도체 장치(3, 4)의 인덕터에 입력되는 전계 노이즈는 작아지므로, 반도체 장치(3, 4)가 전계 노이즈로부터 영향을 받을 가능성은 저감한다. 한편 상기 식 및 도 8에 나타내는 바와 같이 기전력 Vcoil은 거리 x1에 반비례하므로 거리 x1이 커질수록 기전력 Vcoil도 작아져버린다.
그러나 센서 장치(1A)에 사용되는 반도체 장치(3, 4)에서는 기전력 Vcoil을 증폭하는 소자가 바이폴러 소자이므로, 후술하는 바와 같이 플리커 노이즈를 저감할 수 있다. 따라서 본 실시형태에 의하면 반도체 장치(3, 4)가 전류 배선부(2)로부터 소정 거리 L0(예를 들면 3mm) 이상 떨어짐으로써 기전력 Vcoil이 작아져도, 기전력 Vcoil을 플리커 노이즈에 의해 정확하게 검출할 수 없게 될 가능성을 저감할 수 있다.
또 본 실시형태에서는 제1 인덕터(11)와 제2 인덕터(12)는 하나의 반도체 장치에 내장되어 있는 것이 아니라, 따로 따로의 반도체 장치에 내장되어 있다. 이것에 의해 제1 반도체 장치(3)와 제2 반도체 장치(4)를 각각 전류 배선부(2)로부터 소정 거리 L0 이상 떨어뜨린 채, 제1 반도체 장치(3)의 기판(5) 상에서의 배치 방향과, 제2 반도체 장치(4)의 기판(5) 상에서의 배치 방향을 따로 따로 레이아웃할 수 있다. 예를 들면 제1 반도체 장치(3)의 길이 방향을 전류 배선부(2)의 연신 방향(6)에 평행하게 레이아웃할 수 있고, 또한 제2 반도체 장치(4)의 길이 방향을 연신 방향(6)에 직교하는 방향에 평행하게 레이아웃할 수 있다.
<제2 실시형태>
도 3은 제2 실시형태에 따른 센서 장치(1B)의 단면도이다. 전류 배선부(2)는 기판(5)의 표면을 대향하여 보면(예를 들면 기판(5)의 제1 표면(9)의 법선 방향으로부터 보면), 제1 반도체 장치(3)와 제2 반도체 장치(4) 사이에 접촉하지 않고 연장된다. 센서 장치(1B)의 구성 및 효과 중 센서 장치(1A)와 마찬가지인 점에 대해서는 센서 장치(1A)에 대한 상기 서술한 설명을 원용한다.
센서 장치(1B)에서는 전류 배선부(2)는 기판(5)의 제1 표면(9)측에 배치되고, 제1 반도체 장치(3) 및 제2 반도체 장치(4)는 제2 표면(10)측에 배치되어 있다. 센서 장치(1B)에서도 제1 반도체 장치(3)와 제2 반도체 장치(4)는 각각 전류 배선부(2)로부터 소정 거리 L0 이상 떨어져 기판(5)에 배치되어 있다. 센서 장치(1B)에서는 제1 반도체 장치(3) 및 제2 반도체 장치(4)가 기판(5)을 끼우고 전류 배선부(2)와는 반대측에 배치되어 있다. 따라서 기판(5)은 전류 배선부(2)로부터 방사된 전계 노이즈로부터 제1 반도체 장치(3) 및 제2 반도체 장치(4)를 절연할 수 있다. 그 결과 센서 장치(1B)가 받는 전계 노이즈의 영향을 저감할 수 있다.
또한 도 3에 나타내는 센서 장치(1B)에서는 기판(5)의 표면에 대향하여 기판(5)을 투과하여 볼 때, 전류 배선부(2)는 반도체 장치(3, 4)에 겹쳐 있지 않다. 그러나 반도체 장치(3, 4)가 전류 배선부(2)로부터 소정 거리 L0 이상 떨어져 있으면, 기판(5)의 표면에 대향하여 기판(5)을 투과하여 볼 때, 전류 배선부(2)가 반도체 장치(3, 4)에 겹쳐 있어도, 센서 장치(1B)가 받는 전계 노이즈의 영향을 저감할 수 있다. 왜냐하면 반도체 장치(3, 4)와 기판(5) 사이를 적어도 기판(5)의 판 두께분만큼 떨어뜨릴 수 있기 때문이다. 예를 들면 도 3에 있어서 반도체 장치(3, 4)의 적어도 일방이 기판(5)을 끼우고 전류 배선부(2)의 바로 아래에 위치하고 있어도 된다.
도 9는 반도체 장치와 전류 배선부의 Z축 방향에서의 거리와, 입력 환산 기전력 변동률과의 관계의 일례를 나타내는 도면이다. 도 3, 9에 나타내는 z1은 반도체 장치(3, 4)의 각각과 전류 배선부(2)의 Z축 방향에서의 거리를 나타낸다. Z축 방향은 제1 표면(9)의 법선 방향에 평행한 방향을 나타낸다. z1이 0일 때는 제1 반도체 장치(3)와 전류 배선부(2)가 접촉하고, 또한 제2 반도체 장치(4)와 전류 배선부(2)가 접촉한 상태를 나타낸다. z1이 0보다 큰 값일 때는 제1 반도체 장치(3)와 제2 반도체 장치(4)가 각각 동일한 길이만큼 Z축 방향으로 전류 배선부(2)로부터 떨어져 있는 상태를 나타낸다. z1이 0보다 큰 값일 때는 전류 배선부(2)는 기판(5)의 표면을 투과적으로 대향하여 보면 반도체 장치(3, 4)에 겹쳐 있지 않다. 한편 도 9의 종축의 입력 환산 기전력 변동률은 제1 인덕터(11)의 양단에 발생하는 기전력 Vcoil의 거리 z1에 대한 변화율을 나타낸다. 거리 z1이 0일 때 입력 환산 기전력 변동률을 100%로 한다.
또한 도 9는 전류 배선부(2)의 선 직경이 3mm일 때의 거리 z1에 대한 입력 환산 기전력 변동률의 이론값을 나타낸다. 또 기판(5)의 판 두께는 0.8mm이며, 제1 반도체 장치(3)의 바닥면으로부터 제1 인덕터(11)까지의 높이는 1mm이다. 또 제1 인덕터(11)의 양단에 발생하는 기전력은 제2 인덕터(12)의 양단에 발생하는 기전력과 동일한 것으로 한다.
제1 실시형태와 마찬가지로 거리 z1이 커질수록 반도체 장치(3, 4)의 인덕터에 입력되는 전계 노이즈는 작아지는데, 기전력 Vcoil도 작아져버린다. 그러나 센서 장치(1B)에 사용되는 반도체 장치(3, 4)에서는 기전력 Vcoil을 증폭하는 소자가 바이폴러 소자이므로, 후술하는 바와 같이 플리커 노이즈를 저감할 수 있다. 따라서 본 실시형태에 의하면, 반도체 장치(3, 4)가 전류 배선부(2)로부터 소정 거리 L0(예를 들면 3mm) 이상 떨어짐으로써 기전력 Vcoil이 작아져도, 기전력 Vcoil을 플리커 노이즈에 의해 정확하게 검출할 수 없게 될 가능성을 저감할 수 있다.
<센서 장치의 회로 구성>
도 4는 센서 장치(1)의 회로 구성의 일례를 모식적으로 나타내는 등가 회로도이다. 센서 장치(1)는 센서 장치(1A) 또는 센서 장치(1B)의 일례이다. 센서 장치(1)는 제1 반도체 장치(3)와, 제2 반도체 장치(4)와, 귀환 저항(14)과, 차동 회로(17)를 구비한다. 전류 배선부(2) 및 기판(5)의 도시는 생략되어 있다. 귀환 저항(14) 및 차동 회로(17)는 예를 들면 기판(5)에 실장되어 있다. 귀환 저항(14)은 3개의 저항(14a, 14b, 14c)을 가진다.
제1 반도체 장치(3)는 제1 인덕터(11)와, 제1 인덕터(11)에 발생하는 전압을 증폭하는 제1 증폭부(15)를 내장한다. 제1 증폭부(15)는 예를 들면 로우 노이즈 앰프(LNA)이다. 제1 반도체 장치(3)는 비반전 입력 단자 IN+와, 반전 입력 단자 IN-와, 출력 단자 Vo를 외부 접속 단자로서 구비한다.
제1 인덕터(11)의 일단은 비반전 입력 단자 IN+를 통하여 바이어스 전압 Vb의 전압원에 접속되고, 제1 인덕터(11)의 타단은 제1 증폭부(15)의 비반전 입력부에 접속되어 있다. 제1 증폭부(15)의 반전 입력부는 반전 입력 단자 IN-를 통하여 저항(14b)의 일단과 저항(14a)의 일단과의 접속점에 접속되어 있다. 제1 증폭부(15)의 출력부는 저항(14a)을 통하여 제1 증폭부(15)의 반전 입력부에 접속되어 있음과 아울러, 출력 단자 Vo를 통하여 차동 회로(17)의 비반전 입력부에 접속되어 있다.
제2 반도체 장치(4)는 제2 인덕터(12)와, 제2 인덕터(12)에 발생하는 전압을 증폭하는 제2 증폭부(16)를 내장한다. 제2 증폭부(16)는 예를 들면 로우 노이즈 앰프(LNA)이다. 제2 반도체 장치(4)는 비반전 입력 단자 IN+와, 반전 입력 단자 IN-와, 출력 단자 Vo를 외부 접속 단자로서 구비한다.
제2 인덕터(12)의 일단은 비반전 입력 단자 IN+를 통하여 바이어스 전압 Vb의 전압원에 접속되고, 제2 인덕터(12)의 타단은 제2 증폭부(16)의 비반전 입력부에 접속되어 있다. 제2 증폭부(16)의 반전 입력부는 반전 입력 단자 IN-를 통하여 저항(14b)의 타단과 저항(14c)의 일단과의 접속점에 접속되어 있다. 제2 증폭부(16)의 출력부는 저항(14c)을 통하여 제2 증폭부(16)의 반전 입력부에 접속되어 있음과 아울러, 출력 단자 Vo를 통하여 차동 회로(17)의 반전 입력부에 접속되어 있다.
차동 회로(17)는 저항(18, 19, 21, 22)과 오피 앰프(20)를 가진다. 오피 앰프(20)의 반전 입력부는 저항(18)을 통하여 제1 반도체 장치(3)의 출력 단자 Vo에 접속되어 있다. 오피 앰프(20)의 비반전 입력부는 저항(21)을 통하여 제2 반도체 장치(4)의 출력 단자 Vo에 접속되어 있다. 오피 앰프(20)의 비반전 입력부는 저항(22)을 통하여 바이어스 전압 Vb의 전압원에 접속되어 있다. 오피 앰프(20)의 출력 단자는 저항(19)을 통하여 오피 앰프(20)의 비반전 입력부에 접속되어 있음과 아울러, 아날로그 전압을 디지털 전압으로 변환하는 ADC(Analog-to-digital Converter)에 접속되어 있다.
차동 회로(17)는 마이크로 컴퓨터에 내장된 회로여도 되고, 범용의 오피 앰프(20)와 외부부착 저항(18, 19, 21, 22)의 조합 회로여도 된다. ADC는 마이크로 컴퓨터에 내장된 AD 컨버터여도 되고, 범용의 AD 컨버터여도 된다. 센서 장치(1)는 전류 배선부(2)를 흐르는 전류(13)에 의해 만들어지는 자속 밀도를 검출한다.
<1/f 노이즈의 특성>
수kHz 이상의 열 잡음은 물론 상용 전원의 주파수 영역(50Hz~60Hz)의 노이즈도 고려할 필요가 있는 경우, 저주파(DC~수kHz)의 1/f 노이즈(플리커 노이즈)를 특히 저감하는 것이 요망된다.
본 실시형태에서는 제1 반도체 장치(3)는 바이폴러 소자를 포함하여 구성된 제1 증폭부(15)를 가지고, 제2 반도체 장치(4)는 바이폴러 소자를 포함하여 구성된 제2 증폭부(16)를 가진다. 바이폴러 프로세스로 오피 앰프(제1 증폭부(15) 및 제2 증폭부(16)의 예)를 형성한 경우, CMOS(Complementary Metal Oxide Semiconductor) 프로세스로 오피 앰프를 형성한 경우에 비해, 1/f 노이즈를 저감 가능하다(도 5 참조).
도 5에 있어서 「Bip-1/f」는 오피 앰프를 바이폴러 프로세스로 형성한 경우를 나타내고, 「CMOS-1/f」는 오피 앰프를 CMOS 프로세스로 형성한 경우를 나타낸다.
이와 같이 바이폴러 프로세스로 오피 앰프(제1 증폭부(15) 및 제2 증폭부(16)의 예)를 형성한 경우 1/f 노이즈를 저감할 수 있다. 따라서 제1 증폭부(15) 및 제2 증폭부(16)로 증폭된 신호의 SN비가 향상되고, 다음 단의 ADC에서의 신호 처리에 주는 영향(예를 들면 ADC의 출력 오차)이 저감한다.
<인덕터에서의 노이즈 저감>
센서 소자인 제1 인덕터(11) 및 제2 인덕터(12)는 알루미늄 배선으로 형성되어 있는 경우, 저항 성분을 가지는 일이 있다. 이 저항 성분이 열 잡음의 노이즈원이 될 수 있으므로, 열 잡음이 제1 증폭부(15) 및 제2 증폭부(16)로 증폭되어 SN비를 악화시키는 일이 있다.
SN비의 악화를 억제하기 위해서, 예를 들면 제1 인덕터(11) 및 제2 인덕터(12)를 구성하는 알루미늄 배선의 순도를 높인다. 이것에 의해 제1 인덕터(11) 및 제2 인덕터(12)의 등가 저항 성분을 낮출 수 있으므로, SN비의 악화를 억제할 수 있다.
본 실시형태에서는 제1 인덕터(11)는 제1 증폭부(15)와 동일한 제1 반도체 칩(31)에 바이폴러 프로세스로 형성되고, 제2 인덕터(12)는 제2 증폭부(16)와 동일한 제2 반도체 칩(32)에 바이폴러 프로세스로 형성되어 있다.
<입력 전류의 저감>
CMOS 소자는 전압 구동 소자이기 때문에 입력 임피던스는 매우 높다(입력 전류는 수pA 레벨). 한편 바이폴러 소자는 전류 구동 소자이기 때문에 베이스에 수n~수백nA의 전류가 공급되지 않으면 바이폴러 트랜지스터는 동작하지 않는다. 이와 같이 바이폴러 소자의 입력 전류는 CMOS 소자의 입력 전류보다 크게 된다. 이 때문에 바이폴러 소자의 입력 전류인 베이스 전류 Ib가 인덕터의 저항 Rs에 흐름으로써, 저항 Rs의 양단에 오프셋 전압(Rs×Ib)이 발생한다(도 6 참조). 그 결과, 제1 증폭부(15)에 입력되는 오프셋 전압(입력 오프셋 전압 ΔVi)과, 제1 증폭부(15)로부터 출력되는 오프셋 전압(출력 오프셋 전압 ΔVo)이 높아져버린다. 제2 증폭부(16)에 대해서도 마찬가지이다.
예를 들면 베이스 전류 Ib의 전류값을 100nA, 저항 Rs의 저항값을 10kΩ으로 한 경우, 저항 Rs의 양단에 발생하는 오프셋 전압 ΔVRs는 1mV가 된다. 따라서 증폭부의 증폭도를 100배로 하면, 출력 오프셋 전압 ΔVo는 100mV(=1mV×100)가 된다.
출력 오프셋 전압 ΔVo가 지나치게 커지면, 증폭부의 오피 앰프의 출력 동작점이 어긋나기 때문에, ADC의 입력 동작 범위에 영향을 줄 우려가 있다.
본 실시형태에서는 이 대책으로서 제1 반도체 장치(3)는 제1 베이스 전류 보정 회로를 내장하고, 제2 반도체 장치(4)는 제2 베이스 전류 보정 회로를 내장한다. 도 7은 제1 반도체 장치(3) 내의 제1 증폭부(15)의 베이스 전류를 보정하는 제1 베이스 전류 보정 회로(28)를 나타낸다. 또한 제2 반도체 장치(4) 내의 제2 증폭부(16)의 베이스 전류를 보정하는 제2 베이스 전류 보정 회로도 제1 베이스 전류 보정 회로(28)와 동일한 구성 및 기능을 가지므로, 제2 반도체 장치(4) 내의 제2 증폭부(16)의 베이스 전류를 보정하는 제2 베이스 전류 보정 회로의 도시는 생략한다.
제1 베이스 전류 보정 회로(28)는 제1 증폭부(15)에 포함되는 바이폴러 트랜지스터의 베이스 전류 Ib1a와는 역방향의 보정 전류 Ib1b를 발생시킴으로써, 제1 인덕터(11)를 흐르는 전류 Ib를 저감한다. 베이스 전류 Ib1a의 전류값은 보정 전류 Ib1b의 전류값과 대략 동일한 것이 적합하다. 제1 베이스 전류 보정 회로(28)가 설치됨으로써, 제1 인덕터(11)를 흐르는 전류 Ib의 전류값을 수pA~수백pA까지 억제할 수 있다. 따라서 제1 증폭부(15)의 입력 오프셋 전압 ΔVi를 저감할 수 있고, 제1 증폭부(15)의 출력 오프셋 전압 ΔVo를 저감할 수 있다. 제2 증폭부(16)에 대해서도 마찬가지이다. 그 결과 증폭부의 오피 앰프의 출력 동작점의 어긋남을 억제하여, ADC의 입력 동작 범위에 주는 영향을 억제할 수 있다.
또한 도 7에 있어서 제1 증폭부(15)는 정전류원(23)과, 차동쌍을 구성하는 한 쌍의 PNP형 바이폴러 트랜지스터(24, 25)와, 커런트 미러를 구성하는 한 쌍의 NPN형의 바이폴러 트랜지스터(26, 27)를 가진다. 정전류원(23)은 한 쌍의 바이폴러 트랜지스터(24, 25)의 에미터에 접속되고, 정전류 Io를 한 쌍의 바이폴러 트랜지스터(24, 25)에 흘린다. 바이폴러 트랜지스터(24)의 베이스에는 베이스 전류 Ib1a가 흐르고, 바이폴러 트랜지스터(25)의 베이스에는 베이스 전류 Ib2가 흐른다. 차동쌍을 구성하는 한 쌍의 바이폴러 트랜지스터(24, 25)의 콜렉터에는 커런트 미러를 구성하는 한 쌍의 NPN형의 바이폴러 트랜지스터(26, 27)가 접속된다. 제2 증폭부(16)에 대해서도 마찬가지이다.
이상, 센서 장치, 반도체 장치 및 반도체 칩을 실시형태에 의해 설명했는데, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 다른 실시형태의 일부 또는 전부와의 조합이나 치환 등의 각종 변형 및 개량이 본 발명의 범위 내에서 가능하다.
예를 들면 인덕터와 당해 인덕터에 발생하는 전압을 증폭하는 증폭부는 공통의 반도체 칩에 형성되어도 되지만, 따로 따로의 반도체 칩에 형성되어도 된다.
또 센서 장치의 실시형태는 복수의 반도체 장치를 사용하여 차동 형식으로 자속 밀도를 검출하는 형태에 한정되지 않고, 하나의 반도체 장치를 사용하여 싱글 엔드 형식으로 자속 밀도를 검출하는 형태여도 된다. 센서 장치가 하나의 반도체 장치를 사용하여 싱글 엔드 형식으로 자속 밀도를 검출하는 경우, 예를 들면 도 2 또는 도 3의 구성으로부터 제2 반도체 장치(4)가 제거된 구성이 생각된다. 이 경우, 제2 반도체 장치(4)는 전류 배선부(2)로부터 거리 L0 이상 떨어져 기판(5)에 배치되고, 전류 배선부(2)는 기판(5)의 표면을 대향하여 보면(예를 들면 기판(5)의 제1 표면(9)의 법선 방향으로부터 보면), 제1 반도체 장치(3)에 겹치지 않고 연장된다.
1, 1A, 1B…센서 장치
2…전류 배선부
3…제1 반도체 장치
4…제2 반도체 장치
5…기판
9…제1 표면
10…제2 표면
11…제1 인덕터
12…제2 인덕터
14…귀환 저항
15…제1 증폭부
16…제2 증폭부
17…차동 회로
31…제1 반도체 칩
32…제2 반도체 칩
33…제1 배선층
34…제2 배선층

Claims (5)

  1. 전류 배선부와,
    상기 전류 배선부의 주위에 발생하는 자계를 검출하는 인덕터와, 상기 인덕터에 발생하는 전압을 증폭하는 바이폴러 소자를 포함하는 증폭부를 가지는 반도체 장치와,
    상기 반도체 장치가 상기 전류 배선부로부터 소정 거리 이상 떨어져 배치된 기판을 구비하고,
    상기 전류 배선부는 상기 기판의 표면을 대향하여 보면, 상기 반도체 장치에 겹쳐 있지 않은 것을 특징으로 하는 센서 장치.
  2. 제 1 항에 있어서, 상기 반도체 장치를 복수 가지고,
    상기 반도체 장치는 각각 상기 전류 배선부로부터 상기 소정 거리 이상 떨어져 상기 기판에 배치되어 있고,
    상기 전류 배선부는 상기 기판의 표면을 대향하여 보면, 일방의 상기 반도체 장치와 타방의 상기 반도체 장치 사이에 접촉하지 않고 연장되는 것을 특징으로 하는 센서 장치.
  3. 전류 배선부와,
    상기 전류 배선부의 주위에 발생하는 자계를 검출하는 인덕터와, 상기 인덕터에 발생하는 전압을 증폭하는 바이폴러 소자를 포함하는 증폭부를 가지는 반도체 장치와,
    상기 반도체 장치가 상기 전류 배선부로부터 소정 거리 이상 떨어져 배치된 기판을 구비하고,
    상기 기판은 제1 표면과, 상기 제1 표면과는 반대측의 제2 표면을 가지고,
    상기 전류 배선부는 상기 제1 표면측에 배치되고,
    상기 반도체 장치는 상기 제2 표면측에 배치되는 것을 특징으로 하는 센서 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 반도체 장치는 상기 증폭부에 포함되는 바이폴러 트랜지스터의 베이스 전류와는 역방향의 보정 전류를 발생시킴으로써, 상기 인덕터를 흐르는 전류를 저감하는 베이스 전류 보정 회로를 가지는 것을 특징으로 하는 센서 장치.
  5. 전류 배선부를 흐르는 전류에 의한 자속 밀도를 검출하는 센서 장치에 사용되는 반도체 장치로서,
    상기 전류 배선부의 주위에 발생하는 자계를 검출하는 인덕터와, 상기 인덕터에 발생하는 전압을 증폭하는 바이폴러 소자를 포함하는 증폭부를 가지고, 상기 전류 배선부로부터 소정 거리 이상 떨어져 배치되어 사용되는 것을 특징으로 하는 반도체 장치.
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