KR20150013528A - 이중 층 인터리브된 p-n 다이오드 모듈레이터 - Google Patents

이중 층 인터리브된 p-n 다이오드 모듈레이터 Download PDF

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Abstract

광 모듈레이터 디바이스 제조 방법은 기판 상에는 n-타입 층을, 상기 n-타입 층의 부분 상에는 제1 산화물 부분을, 상기 n-타입 층의 제2 부분 상에는 제2 산화물 부분을 형성하는 단계; 상기 제1 산화물 부분, 상기 n-타입 층의 평평한 표면의 부분들, 및 상기 제2 산화물 부분의 부분들 위에 제1 마스킹 층을 패턴하는 단계; 제1 p-타입 영역 및 제2 p-타입 영역을 형성하기 위하여 상기 n-타입 층 내에 p-타입 도펀트들을 임플란트하는 단계; 상기 제1 마스킹 층을 제거하는 단계; 상기 제1 산화물 부분, 상기 제1 p-타입 영역의 부분, 및 상기 n-타입 층의 부분 위에 제2 마스킹 층을 패턴하는 단계; 그리고 상기 n-타입 층의 노출된 부분들, 상기 제1 p-타입 영역의 노출된 부분들, 및 상기 n-타입 층의 영역들 그리고 상기 기판과 상기 제2 산화물 부분 사이에 배치된 상기 제2 p-타입 영역 내에 p-타입 도펀트들을 임플란트하는 단계를 포함한다.

Description

이중 층 인터리브된 P-N 다이오드 모듈레이터{DOUBLE LAYER INTERLEAVED P-N DIODE MODULATOR}
본 발명은 일반적으로 전자-광 모듈레이터들(electro-optic modulators)에 관한 것이며, 더 구체적으로는, 이중 층 인터리브된 P-N 다이오드 모듈레이터(a double layer interleaved p-n diode modulator)에 관한 것이다.
역-바이어스된 실리콘 전자-광 모듈레이터들(reverse-biased silicon electro-optic modulators)을 위한 p-n 접합들의 효율은 p-n 접합과 가이드된 광 모드의 오버랩(the overlap of the p-n junction with the guided optical mode)에 의해서 부분적으로 영향을 받는다. 이와 관련하여, 도 1a는 역-바이어스된 실리콘 전자-광 모듈레이터(100)의 선행 기술 예의 단면도를 도시한다. 접합 영역(junction area)(102)는 n-영역(n-region)(101) 및 p-영역(p-region)(103) 사이에 도시되어 있다. 접합 영역(102)는 광 모드(104)와 상호작용한다(interact). 도 1b는 n-영역(121), p-영역(123), 및 광 모드(124)와 상호작용하는 접합 영역(122)를 포함하는 역-바이어스된 실리콘 전자-광 모듈레이터(120)의 다른 선행 기술 예의 단면도를 도시한다.
본 발명의 한 실시 예에 따라, 광 모듈레이터 디바이스 제조 방법은 기판 상에는 n-타입 도프된 재료 층(n-type doped material layer)을, 상기 n-타입 도프된 재료 층의 부분 상에는 제1 산화물 부분(a first oxide portion)을, 상기 n-타입 도프된 재료 층의 제2 부분 상에는 제2 산화물 부분(a second oxide portion)을 형성하는 단계(forming); 상기 제1 산화물 부분, 상기 n-타입 도프된 재료 층의 평평한 표면의 부분들(portions of a planar surface) 및 상기 제2 산화물 부분의 부분들 위에 제1 마스킹 층(a first masking layer)을 패턴하는 단계(patterning); 제1 p-타입 도프된 영역 및 제2 p-타입 도프된 영역(first p-type doped region and a second p-type doped region)을 형성하기 위하여 상기 n-타입 도프된 재료 층 내에 p-타입 도펀트들(p-type dopants)을 임플란트하는 단계(implanting)―상기 제1 p-타입 영역은 상기 n-타입 도프된 재료 층의 평평한 표면으로부터 상기 n-타입 도프된 재료 층 내 제1 깊이(a first depth)까지 연장되고, 상기 제2 p-타입 도프된 영역은 상기 n-타입 도프된 재료 층 내의 제2 깊이(a second depth)로부터 상기 기판까지 연장됨―; 상기 제1 마스킹 층을 제거하는 단계(removing); 상기 제1 산화물 부분, 상기 제1 p-타입 도프된 영역의 부분, 및 상기 n-타입 도프된 재료 층의 부분 위에 제2 마스킹 층(a second masking layer)을 패턴하는 단계(patterning); 그리고 상기 n-타입 도프된 재료 층의 노출된 부분들(exposed portions), 상기 제1 p-타입 도프된 영역의 노출된 부분들, 및 상기 n-타입 도프된 재료 층의 영역들(regions) 그리고 상기 기판과 상기 제2 산화물 부분 사이에 배치된 상기 제2 p-타입 도프된 영역 내에 p-타입 도펀트들(regions)을 임플란트하는 단계(implanting)를 포함한다.
본 발명의 다른 실시 예에 따라, 광 모듈레이터 디바이스 제조 방법은 기판 상에는 n-타입 도프된 재료 층을, 상기 n-타입 도프된 재료 층의 부분 상에는 제1 산화물 부분을, 그리고 상기 n-타입 도프된 재료 층의 제2 부분 상에는 제2 산화물 부분을 형성하는 단계; 상기 제1 산화물 부분, 상기 n-타입 도프된 재료 층의 평평한 표면의 부분들, 및 상기 제2 산화물 부분의 부분들 위에 제1 마스킹 층을 패턴하는 단계; 제1 p-타입 도프된 영역 및 제2 p-타입 도프된 영역을 형성하기 위하여 상기 n-타입 도프된 재료 층 내에 p-타입 도펀트들을 임플란트하는 단계―상기 제1 마스킹 층은 상기 제1 마스킹 층을 통과하는 상기 p-타입 도펀트들을 방해하도록 작동하여서(operative to impinge) 상기 제1 p-타입 영역이 상기 n-타입 도프된 재료 층의 평평한 표면으로부터 상기 n-타입 도프된 재료 층 내 제1 깊이까지 연장되고, 상기 제2 p-타입 도프된 영역이 상기 n-타입 도프된 재료 층 내의 제2 깊이로부터 상기 기판까지 연장되도록함―; 상기 제1 마스킹 층을 제거하는 단계; 상기 제1 산화물 부분, 상기 제1 p-타입 도프된 영역의 부분, 및 상기 n-타입 도프된 재료 층의 부분 위에 제2 마스킹 층을 패턴하는 단계; 및 p-타입 도펀트들을 임플란트하는 단계를 포함하되, 상기 제2 마스킹 층은 상기 p-타입 도펀트들을 방해하도록 작동하여서(operative to impede) 상기 p-타입 도펀트들이 상기 n-타입 도프된 재료 층의 노출된 부분들, 상기 제1 p-타입 도프된 영역의 노출된 부분들, 및 상기 n-타입 도프된 재료 층의 영역들 그리고 상기 기판과 상기 제2 산화물 부분 사이에 배치된 상기 제2 p-타입 도프된 영역 내에 임플란트되도록 한다.
본 발명의 또 다른 실시 예에 따라, 광 모듈레이터 디바이스 제조 방법은 기판 상에는 p-타입 도프된 재료 층을, 상기 p-타입 도프된 재료 층의 부분 상에는 제1 산화물 부분을, 그리고 상기 p-타입 도프된 재료 층의 제2 부분 상에는 제2 산화물 부분을 형성하는 단계; 상기 제1 산화물 부분, 상기 p-타입 도프된 재료 층의 평평한 표면의 부분들, 및 상기 제2 산화물 부분의 부분들 위에 제1 마스킹 층을 패턴하는 단계; 제1 n-타입 도프된 영역 및 제2 n-타입 도프된 영역을 형성하기 위하여 상기 p-타입 도프된 재료 층 내에 n-타입 도펀트들을 임플란트하는 단계―상기 제1 n-타입 영역은 상기 p-타입 도프된 재료 층의 평평한 표면으로부터 상기 p-타입 도프된 재료 층 내 제1 깊이까지 연장되고, 상기 제2 n-타입 도프된 영역은 상기 p-타입 도프된 재료 층 내의 제2 깊이로부터 상기 기판까지 연장됨―; 상기 제1 마스킹 층을 제거하는 단계; 상기 제1 산화물 부분, 상기 제1 n-타입 도프된 영역의 부분, 및 상기 p-타입 도프된 재료 층의 부분 위에 제2 마스킹 층을 패턴하는 단계; 그리고 상기 p-타입 도프된 재료 층의 노출된 부분들, 상기 제1 n-타입 도프된 영역의 노출된 부분들, 및 상기 p-타입 도프된 재료 층의 영역들 그리고 상기 기판과 상기 제2 산화물 부분 사이에 배치된 상기 제2 n-타입 도프된 영역 내에 n-타입 도펀트들을 임플란트하는 단계를 포함한다.
추가의 특징들 및 장점들이 본 발명의 기술들을 통해서 실현된다. 본 발명의 다른 실시 예들 및 특징들이 이하에서 상세하게 기술될 것이며, 청구된 발명의 일부분으로 고려된다. 본 발명의 장점들 및 특징들을 더 잘 이해하기 위해 아래의 상세한 설명과 도면들을 참조한다.
본 발명으로 간주되는 주제는 본 명세서의 결론 부분에 청구항들로 특별하게 기술되고 뚜렷하게 청구된다. 본 발명의 전술한 기타 특징들 및 장점들은 첨부된 도면들을 참조하여 기술된 아래의 상세한 설명으로부터 명백하다.
도 1a는 역-바이어스된 실리콘 전자-광 모듈레이터의 선행 기술 예의 단면도를 도시한다.
도 1b는 역-바이어스된 실리콘 전자-광 모듈레이터의 다른 선행 기술 예의 단면도를 도시한다.
도 2a~5d는 기판 상에 p-n 다이오드 특징을 제조하는 예시적 방법을 도시한다. 이와 관련하여:
도 2a는 기판 상에 배치된 실리콘 층을 도시한다.
도 2b는 상기 실리콘 층 상에 패턴된 포토리쏘그래픽 마스킹 층을 도시한다.
도 2c는 상기 마스킹 층의 패턴하는 단계를 도시한다.
도 2d는 산화물 재료가 캐비티들 내에 형성된 것을 도시한다.
도 2e는 상기 매립된 산화물(BOX), 상기 산화물 재료, 및 상기 실리콘 층의 부분들 위에 패턴된 마스킹 층을 도시한다.
도 2f는 n-타입 도프된 영역의 형성을 도시한다.
도 3a는 기판 상의 n-타입 영역을 도 3c의 라인 3A를 따라 작성한 단면도를 도시한다.
도 3b는 도 3c의 라인 3B를 따라 작성한 단면도를 도시한다.
도 3c는 도 3a 및 3b의 라인 3C를 따라 작성한 상면도를 도시한다.
도 3d는 도 3a 및 3b의 라인 3D를 따라 작성한 저면도를 도시한다.
도 4a는 마스킹 층 및 p-타입 영역의 도 4c의 라인 4A를 따라 작성한 단면도를 도시한다.
도 4b는 도 4c의 라인 4B를 따라 작성한 단면도를 도시한다.
도 4c는 도 4a 및 4b의 라인 4C를 따라 작성한 상면도를 도시한다.
도 4d는 도 4a 및 4b의 라인 4D를 따라 작성한 저면도를 도시한다.
도 4e는 (도 4a의) 영역 4E의 상세도를 도시한다.
도 4f는 (도 4a의) 영역 4E의 다른 실시 예의 상세도를 도시한다.
도 5a는 제2 마스킹 층 및 p-타입 영역들의 형성에 관한 도 5c의 라인 5A를 따라 작성한 단면도를 도시한다.
도 5b는 도 5c의 라인 5B를 따라 작성한 단면도를 도시한다.
도 5c는 도 5a 및 5b의 라인 5C를 따라 작성한 상면도를 도시한다.
도 5d는 도 5a 및 5b의 라인 5D를 따라 작성한 저면도를 도시한다.
도 6은 p-n 다이오드 모듈레이터 디바이스의 예시적 실시 예의 투시도를 도시한다.
도 7은 p-n 다이오드 모듈레이터 디바이스의 예시적 실시 예의 다른 투시도를 도시한다.
도 8은 p-n 다이오드 모듈레이터 디바이스의 다른 예시적 실시 예의 투시도를 도시한다.
도 1a 및 1b에서 도시한 선행 기술의 예들과 같은 이전의 역-바이어스된 실리콘 전자-광 모듈레이터들은 n 및 p영역들 사이의 접합 영역이 상대적으로 작기 때문에 효율에 한계가 있었다. 아래에서 설명하는 방법들과 그 방법들로 제조된 구조들은 광 필드 및 p-n접합 영역 사이의 오버랩 영역들이 증가된 역-바이어스된 실리콘 전자-광 모듈레이터들을 제공한다.
도 2a~5d는 기판 상에 p-n 다이오드 특징을 제조하는 예시적 방법을 도시한다. 도 2a를 참조하면, 실리콘 층(202)는 실리콘 층(201) 상에 배치된 매립 산화물 층(a buried oxide layer)(BOX)(302)를 포함하는 기판 상에 배치된다. 도 2b에서, 포토리쏘그래픽 마스킹 층(204)는 실리콘 층(202) 상에 패턴되고, 예를 들어, 반응 이온 에칭(RIE)와 같은 에칭 프로세스가 수행되어 실리콘 층(202)의 노출된 부분들이 제거되고 BOX(302)의 부분들이 노출된다. 도 2c에서, 마스킹 층(204)은 패턴되거나 또는 제거될 수 있고, 다른 마스킹 층이 실리콘 층(202) 상에 패턴되어서 마스킹 층(208)이 얻어질 수 있다. 에칭 프로세스가 수행되어 실리콘 층(202)의 노출된 부분들을 제거하고 캐비티들(cavities)(206)을 한정한다(define). 도 2d에서, 산화물 재료가 캐비티들(206) 내에 형성되어 산화물 재료(306a 및 306b)가 얻어진다. 도 2e에서, 마스킹 층(210)은 BOX(302)의 부분들, 산화물 재료(306a 및 306b), 그리고 실리콘 층(202) 위에 패턴된다. 도 2f에서, n-도프된 영역(304)가 실리콘 층(202)의 노출된 부분들 내에 n-타입 도펀트들을 임플란트함으로써 형성된다.
도 3을 참조하면, 도 3a는 (도 3c의) 라인 3A를 따라 작성된 단면도를 도시하고, 도 3b는 (도 3c의) 라인 3B를 따라 작성된 단면도를 도시히고, 도 3c는 상면도(a top view)를 도시하고, 그리고 도 3d는 (도 3a 및 3b의) 라인 3d를 따라 작성된 저면도(a bottom view)를 도시한다. 도 3a는 기판(302) 상에 배열된 n 도프된 영역(304)의 형성을 도시하며, 이는 예를 들어, SiO2 와 같은 산화물 재료 또는 유사한 재료를 포함할 수 있다. n-도프된 영역(304)는, 예를 들어, 이온 임프란트 프로세스를 사용하여, 예를 들어, n-타입 도펀트들로 도프된 실리콘을 포함할 수 있다. 예를 들어, SiO2를 포함할 수 있는 산화물 재료(306a 및 306b)는 n-도프된 영역(304)의 부분들 위에 형성된다.
도 4를 참조하면, 도 4a는 (도 4c의) 라인 4A를 따라 작성한 단면도를 도시하고, 도 4b는 (도 4c의) 라인 4B를 따라 작성한 단면도를 도시하고, 도 4c는 상면도를 도시하고, 그리고 도 4d는 (도 4a 및 4b의) 라인 4D를 따라 작성한 저면도를 도시한다. 도 4c는 n-도프된 영역(304) 및 산화물 재료(306a)의 부분들 위에 패턴된 마스킹 층(401)을 도시한다. 마스킹 층(401)은 모든 적당한 마스킹 재료, 예를 들어, 산화물 하드마스크 재료(an oxide hardmask material) 또는 유기 마스킹 재료(an organic masking material)를 포함할 수 있다. 마스킹 층(401)은 모든 적당한 포토리쏘그래픽 패터닝 및/또는 에칭 프로세스(any suitable photolithographic patterning and/or etching process)를 사용하여 형성될 수 있다. 마스킹 층(401)은, 인접 n-타입 도프된 영역(304)의 부분뿐만 아니라, n-타입 도프된 영역(304)의 한쪽 사이드 상의 노출된 산화물 재료(306a)도 마스킹 층(401)에 의해서 가려지도록(obscured) 패턴된다. n-타입 도프된 영역(304) 및 반대편 산화물 재료(306b)의 부분들도 또한 마스킹 층(401)에 의해서 가려진다. 마스킹 층(401)은 원하는 두께로 형성되는데, 이는 임플란트되는 p-타입 도펀트들(403)의 침투 깊이에 영향을 주도록 작동한다. 이와 관련하여, 도 4b를 참조하면, 제1 p-타입 영역(402)는 n-타입 도프된 영역(304) 내에 형성된다. 제1 p-타입 영역(402)는 n-타입 도프된 영역(304)의 표면(마스킹 층(401)에 의해서 가려짐)으로부터 깊이(d)까지 연장된다. 도 4a는 제1 p-타입 영역(402)의 다른 부분과 제2 p-타입 영역(404)를 도시하는데, 제2 p-타입 영역(404)는 마스킹 층(401)에 의해서 가려지지 않은 n-타입 영역(304)의 부분들 내에 임플란트 프로세스를 수행하는 동안 깊이(d) 아래에 형성된다. 제2 p-타입 영역(404)는 깊이(d) 아래에 형성되는데, 이는 마스킹 층(401)이 도펀트 임플란트(dopant implantation)의 침투(penetration)를 감소시키기 위해 제2 p-타입 영역(404) 위에 존재하지 않기 때문이다.
여기서 설명한 실시 예들이 n-타입 영역(304)을 형성한 다음에 p-타입 영역들을 형성하는 것을 포함하지만, 다른 실시 예들(alternate embodiments)은 n-타입 영역(304)와 유사한 p-타입 영역을 형성한 다음에 상기 p-타입 영역들을 형성하는 것과 유사한 방법으로 n-타입 영역들을 형성하는 것을 포함할 수 있다. 따라서, 다른 실시 예들에서 결과로 얻어지는 구조는 n-타입 영역들이 p-타입 영역들에 의해서 대체되고(replaced), p-타입 영역들은 n-타입 영역들에 의해서 대체될 수 있다.
도 4e는 이와 관련하여 (도 4a의) 영역 4E의 상세도를 도시하는데, 제1 p-타입 영역(402) 및 제2 p-타입 영역(404)는 이들 사이에 배치된 n-타입 도프된 영역(304)의 부분을 갖는 갭(gap)(405)를 한정한다(define). 임플란트 프로세스 내의 파라미터들(예를 들어, 도펀트들의 타입 및 사용되는 파우어(power))과 함께 사용되는 재료 및 마스킹 층(401)의 두께는 제1 p-타입 영역(402)의 깊이(d) 및 얻어지는 갭(405)에 영향을 준다. 갭(405)는 n-타입 도프된 영역(304) 내에 연결 영역(a connective region)을 제공한다. n-타입 도프된 영역(304)는 두께(t)를 갖는데, 이는 표면(420) 및 기판(302)에 의해서 한정된다. 제1 p-타입 영역(402)는 n-타입 도프된 영역(304)의 표면(420)으로부터 깊이(d)까지 연장된다. 제2 p-타입 도프된 영역(404)는, 표면(420)에 의해서 한정되는, 깊이(d')에서 시작하여, 기판(302)까지 연장되어서 제2 p-타입 도프된 영역(404)는 (t')의 두께 디멘젼(a thickness dimension)(기판(302)에 대하여 실질적으로 수직(normal)임)을 갖게 된다. 갭(405)는 디멘젼 (n)(실질적으로 기판(302)에 대하여 수직임)을 가지며, 여기서 n = t - (d + t')이다.
도 4f는 (도 4a의) 영역 4E의 다른 실시 예의 상세도이다. 여기서 제1 p-타입 영역(402)는 n-타입 도프된 영역(304) 내에 형성되는데, 이는 표면(420)에 대하여, 각도(θ)로 주입되는(imbedded) p-타입 도펀트들(407)에 의해서 형성되고 그 결과 각도(θ)에 대응하는 비스듬한 프로파일(a beveled profile corresponding to the angle θ)을 갖는 제1 p-타입 영역(402)의 부분이 만들어진다.
다른 실시 예에서, 제1 p-타입 영역(402) 및 제2 p-타입 영역(404)는 도 4e에서 도시된 임플란트를 사용하여 형성될 수 있다. 임플란트를 한 다음에, 도 4f에 도시된 임플란트와 유사한 각도가 있는 임플란트(an angled implant)가 n-타입 도펀트들을 사용하여 수행될 수 있는데 이 때 n-타입 도펀트들은 제2 p-타입 영역(404) 내로 너무 많이(appreciably) 침투되지 않도록 하는 파라미터들을 사용하여 임플란트된다. 그러나, 각도가 있는 n-타입 도펀트 임플란트는 제2 p-타입 영역(404)의 부분에 반대의 불순물을 도프하고(counter-dope) 그 결과 도 4f에 도시된 구조와 유사한 구조를 만들게 되는데, 이는 갭(405)를 원하는 디멘젼으로 더 한정할 수 있다.
도 5를 참조하면, 도 5a는 (도 5c의) 라인 5A를 따라 작성한 단면도를 도시하고, 도 5b는 (도 5c의) 라인 5B를 따라 작성한 단면도를 도시하고, 도 5c는 상면도(a top view)를 도시하고, 그리고 도 5d는 (도 5a 및 5b의) 라인 5d를 따라 작성한 저면도(a bottom view)를 도시한다. 도 5a는 산화물 재료(306a), n-타입 도프된 영역(304), 및 제1 p-타입 영역(402)의 부분들 위에 제2 마스킹 층(501)을 패턴하는 단계(마스크 층(401)을 제거한 다음)를 도시한다. 제2 마스킹 층(501)은 적절한 리쏘그래픽 패터닝 및/또는 에칭 프로세스를 사용하여, 예를 들어, 하드마스크 재료 또는 유기 재료로부터 형성될 수 있다. 제2 마스크 층(501)의 두께(또는 제2 마스크 층(501)에 사용된 재료들)는 제2 마스크 층(501)에 의해서 가려진 영역들(regions obscured)에서 p-타입 도펀트들이 임플란트되지 않도록 작동한다. 산화물 재료(306b)에 인접한 n-타입 도프된 영역(304) 및 제1 p-타입 영역(402)의 부분들은 제2 마스크 층(501)에 의해서 가려지지 않은 채 남아 있는데 이는 p-타입 도펀트들(505)가 가려지지 않은 영역들에서 임플란트될 수 있도록 하기 위함이다. 따라서, 도 5a를 참조하면, 제3 p-타입 영역(502)가 n-타입 도프된 영역(304)의 노출된 부분들에서 형성된다(그 결과 제3 p-타입 영역들(502)가 얻어진다). 제3 p-타입 영역(502)는 제2 p-타입 영역(404)에 연결된다. p+-타입 도프된 영역(504)가 p-타입 도펀트들에 노출된 제2 p-타입 영역(404)의 부분들 내에 형성된다.
도 5b를 참조하면, 산화물 재료(306b)에 인접한 제1 p-타입 영역(402)의 가려지지 않은 부분들(the unobscured portions)은 p-타입 도펀트들(505)에 노출되고, 그 결과 제1 p-타입 영역(402)를 제2 p-타입 영역(404)의 부분들에 연결하는 p+-타입 도프된 영역들(506)을 만들어낸다.
도 6은 p-n 다이오드 모듈레이터 디바이스(600)의 예시적 실시 예의 투시도를 도시한다. 디바이스(600)은 바디 부분(603), 및 n-타입 컨택 부분(602)를 포함하고, 이 n-타입 컨택 부분(602)는 n-타입 도프된 영역(304)에 연결된다. p-타입 컨택 영역(604)는 제1 p-타입 영역(402), 제2 p-타입 영역(404), 제3 p-타입 영역(502), p+-타입 도프된 영역(504), 및 p+-타입 영역들(506)에 연결된다. 동작 시에는, 광 모드(the optical mode)가 화살표(601)에 의해서 표시된 디바이스(600)의 장축을 따라 전파된다. 도 7은 p-n 다이오드 모듈레이터 디바이스(600)의 예시적 실시 예의 다른 투시도를 도시한다.
디바이스(600)은 증가된 p-n접합 영역들을 제공하는데 이는 p-n 다이오드 모듈레이터 디바이스(600)의 효율을 개선한다.
여기서 설명한 실시 예들은 n-타입 영역(304)를 형성한 다음 p-타입 영역들을 형성하는 것을 포함하지만, 다른 실시 예들은 n-타입 영역(304)와 유사한 p-타입 영역을 형성한 다음 상기 p-타입 영역들과 유사한 방법으로 n-타입 영역들을 형성하는 것을 포함할 수 있다. 따라서, 다른 실시 예들에서 만들어지는 구조도 디바이스(600)과 유사한 구조를 포함할 수 있다.
이와 관련하여, 도 8은 전술한 (도 6 및 7의) 디바이스(600)과 유사한 구조를 갖는 p-n 다이오드 모듈레이터 디바이스(800)의 다른 예시적 실시 예의 투시도를 도시하지만, n-타입 영역들 및 p-타입 영역들이 서로 바뀌어져 있다(replaced by one another). 예를 들어, 디바이스(800)은 p-타입 영역들(8304 및 8602)와 n-타입 영역들(8404, 8502, 8504, 8506, 및 8604)을 포함한다. 그러한 구조는 전술한 방법들과 유사한 방법들을 사용하여 제조될 수 있는데 p-타입 도펀트들은 n-타입 도펀트들로 그리고 n-타입 도펀트들은 p-타입 도펀트들로 서로 바꿈으로써(exchange) 할 수 있다.
여기서 사용되는 용어는 단지 특정 실시 예들을 기술할 목적으로 사용된 것이지 본 발명을 한정하려는 의도로 사용된 것은 아니다. 여기서 사용되는, 단수 형태는 달리 명백히 명시되어 있지 않으면, 복수 형태도 또한 포함하는 것으로 의도된다. 또한, "포함하다" 및/또는 "포함하는" 이라는 용어들은 본 명세서에서 사용될 때, 언급되는 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 또는 그 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이것들의 그룹들의 존재 또는 부가를 배제하는 것은 아니라는 것이 이해되어야 할 것이다.
아래의 청구 항들에서 대응 구조들, 재료들, 동작들, 및 모든 수단들 또는 단계들 플러스 기능 구성 엘리먼트들의 균등물들(equivalents of all means or step plus function elements)은 구체적으로 청구된 다른 청구 엘리먼트들과 조합하는 기능을 수행하기 위한 모든 구조, 재료 또는 동작을 포함하도록 의도된 것이다. 본 발명의 설명은 예시와 설명의 목적을 위해 제공된 것이며, 이것이 전부라거나 또는 개시된 형태 내의 발명에 한정된다는 것을 의도하는 것은 아니다. 본 발명의 범위와 정신을 벗어남이 없이 많은 수정들과 변경들이 이 분야에서 통상의 지식을 가진 자들에게는 명백할 것이다. 실시 예는 본 발명의 원리와 실제적 응용을 가장 잘 설명하기 위해서, 그리고 이 분야에서 통상의 지식을 가진 자들이 본 발명을 이해하여 사용하고자 하는 특정 용도에 적합하도록 다양한 수정들을 한 다양한 구현들을 할 수 있도록 하기 위해서 선택되고 설명되었다.
여기 도시된 도면들은 단지 하나의 예이다. 여기서 도시된 이 도면 또는 단계들(또는 동작들)에 대한 많은 변경들은 본 발명의 정신으로부터 벗어나지 않고도 가능하다. 예를 들어, 단계들은 다른 순서로 수행되거나 또는 단계들이 추가되거나, 삭제되거나 또는 수정될 수도 있다. 이 모든 변경들도 청구된 발명의 일부분으로 고려된다.
본 발명에 대한 바람직한 실시 예를 설명하였지만, 당업자들이, 현재 그리고 미래에, 다음의 청구항들의 범위에 포함되는 다양한 개량들 및 향상들을 만들 수 있음을 이해하여야 한다. 이들 청구항들은 처음 설명한 본 발명에 대한 적절한 보호를 유지할 수 있도록 해석되어야 한다.

Claims (40)

  1. 광 모듈레이터 디바이스 제조 방법에 있어서, 상기 방법은:
    기판 상에는 n-타입 도프된 재료 층을, 상기 n-타입 도프된 재료 층의 일부분 상에는 제1 산화물 부분을, 상기 n-타입 도프된 재료 층의 제2 부분 상에는 제2 산화물 부분을 형성하는 단계;
    상기 제1 산화물 부분, 상기 n-타입 도프된 재료 층의 평평한 표면 부분들, 및 상기 제2 산화물 부분의 부분들 위에 제1 마스킹 층을 패턴하는 단계;
    제1 p-타입 도프된 영역 및 제2 p-타입 도프된 영역을 형성하기 위하여 상기 n-타입 도프된 재료 층 내에 p-타입 도펀트들을 임플란트하는 단계―상기 제1 p-타입 영역은 상기 n-타입 도프된 재료 층의 평평한 표면으로부터 상기 n-타입 도프된 재료 층 내 제1 깊이까지 연장되고, 상기 제2 p-타입 도프된 영역은 상기 n-타입 도프된 재료 층 내의 제2 깊이로부터 상기 기판까지 연장됨―;
    상기 제1 마스킹 층을 제거하는 단계;
    상기 제1 산화물 부분, 상기 제1 p-타입 도프된 영역의 부분, 및 상기 n-타입 도프된 재료 층의 부분 위에 제2 마스킹 층을 패턴하는 단계;
    상기 n-타입 도프된 재료 층의 노출된 부분들, 상기 제1 p-타입 도프된 영역의 노출된 부분들, 및 상기 n-타입 도프된 재료 층의 영역들 그리고 상기 기판과 상기 제2 산화물 부분 사이에 배치된 제2 p-타입 도프된 영역 내에 p-타입 도펀트들을 임플란트하는 단계를 포함하는,
    방법.
  2. 제1항에 있어서, 상기 제1 p-타입 도프된 영역 및 상기 제2 p-타입 도프된 영역은 이들 사이에 배치된 상기 n-타입 도프된 재료 층의 부분을 갖는 갭을 한정하는,
    방법.
  3. 제1항에 있어서, 상기 제2 깊이는 상기 n-타입 도프된 재료 층의 평평한 표면과 관련한 상기 제1 깊이보다 더 큰,
    방법.
  4. 제1항에 있어서, 제1 p-타입 도프된 영역 및 제2 p-타입 도프된 영역을 형성하기 위하여 상기 n-타입 도프된 재료 층 내에 p-타입 도펀트들을 임플란트 하는 상기 단계는 상기 n-타입 도프된 재료 층의 평평한 표면과 관련하여 비스듬한 각도에서 상기 p-타입 도펀트들을 임플란트 하는 단계를 포함하는,
    방법.
  5. 제1항에 있어서, 상기 제1 마스킹 층은 상기 제1 p-타입 도프된 영역 및 상기 제2 p-타입 도프된 영역을 부분적으로 한정하는,
    방법.
  6. 제1항에 있어서, 상기 기판 상에 상기 n-타입 도프된 재료를 형성하기 전에, 상기 방법은:
    실리콘 층 위에 제3 마스킹 층을 패턴하는 단계;
    매립된 산화물 층의 부분들을 노출시키기 위해 상기 실리콘 층의 부분들을 제거하는 단계;
    상기 제3 마스킹 층을 제거하는 단계;
    상기 실리콘 층의 부분들 위에 제4 마스킹 층을 패턴하는 단계;
    상기 실리콘 층 내에 제1 캐비티 및 제2 캐비티를 한정하기 위해 상기 실리콘 층의 부분들을 제거하는 단계;
    상기 제1 캐비티 내에 제1 산화물 부분을, 그리고 상기 제2 캐비티 내에 제2 산화물 부분을 형성하는 단계; 및
    상기 실리콘 층 부분들 내에 n-타입 도펀트들을 임플란트하는 단계를 포함하는,
    방법.
  7. 제6항에 있어서, 상기 방법은 상기 실리콘 층의 부분들 내에 n-타입 도펀트들을 임플란트하기 전에 상기 제1 산화물 부분, 상기 제2 산화물 부분 및 상기 실리콘 층의 부분들 위에 제5 마스킹 층을 패턴하는 단계를 더 포함하는,
    방법.
  8. 제1항에 있어서, 상기 제1 마스킹 층은 상기 제1 마스킹 층을 통과하는 상기 p-타입 도펀트들을 방해하도록 작동하는,
    방법.
  9. 제1항에 있어서, 상기 제2 마스킹 층은 상기 p-타입 도펀트들을 방해하도록 작동하는,
    방법.
  10. 광 모듈레이터 디바이스 제조 방법에 있어서, 상기 방법은:
    기판 상에는 n-타입 도프된 재료 층을, 상기 n-타입 도프된 재료 층의 부분 상에는 제1 산화물 부분을, 그리고 상기 n-타입 도프된 재료 층의 제2 부분 상에는 제2 산화물 부분을 형성하는 단계;
    상기 제1 산화물 부분, 상기 n-타입 도프된 재료 층의 평평한 표면의 부분들, 그리고 상기 제2 산화물 부분의 부분들 위에 제1 마스킹 층을 패턴하는 단계;
    제1 p-타입 도프된 영역 및 제2 p-타입 도프된 영역을 형성하기 위하여 상기 n-타입 도프된 재료 층 내에 p-타입 도펀트들을 임플란트하는 단계―상기 제1 p-타입 영역이 상기 n-타입 도프된 재료 층의 평평한 표면으로부터 상기 n-타입 도프된 재료 층 내 제1 깊이까지 연장되고, 상기 제2 p-타입 도프된 영역이 상기 n-타입 도프된 재료 층 내의 제2 깊이로부터 상기 기판까지 연장되도록 상기 제1 마스킹 층은 상기 제1 마스킹 층을 통과하는 상기 p-타입 도펀트들을 방해하기 위해 작동함―;
    상기 제1 마스킹 층을 제거하는 단계;
    상기 제1 산화물 부분, 상기 제1 p-타입 도프된 영역의 부분, 및 상기 n-타입 도프된 재료 층의 부분 위에 제2 마스킹 층을 패턴하는 단계; 및
    p-타입 도펀트들을 임플란트하는 단계를 포함하되,
    상기 제2 마스킹 층이 상기 p-타입 도펀트들을 방해하도록 작동하여 상기 p-타입 도펀트들이 상기 n-타입 도프된 재료 층의 노출된 부분들, 상기 제1 p-타입 도프된 영역의 노출된 부분들, 및 상기 n-타입 도프된 재료 층의 영역들 그리고 상기 기판과 상기 제2 산화물 부분 사이에 배치된 상기 제2 p-타입 도프된 영역 내에 임플란트되는,
    방법.
  11. 제10항에 있어서, 상기 제1 p-타입 도프된 영역 및 상기 제2 p-타입 도프된 영역은 이들 사이에 배치된 상기 n-타입 도프된 재료 층의 부분을 갖는 갭을 한정하는,
    방법.
  12. 제10항에 있어서, 상기 제2 깊이는 상기 n-타입 도프된 재료 층의 평평한 표면과 관련한 상기 제1 깊이보다 더 큰,
    방법.
  13. 제10항에 있어서, 제1 p-타입 도프된 영역 및 제2 p-타입 도프된 영역을 형성하기 위하여 상기 n-타입 도프된 재료 층 내에 p-타입 도펀트들을 임플란트 하는 상기 단계는 상기 n-타입 도프된 재료 층의 평평한 표면과 관련하여 비스듬한 각도에서 상기 p-타입 도펀트들을 임플란트 하는 단계를 포함하는,
    방법.
  14. 제10항에 있어서, 상기 제1 마스킹 층은 상기 제1 p-타입 도프된 영역 및 상기 제2 p-타입 도프된 영역을 부분적으로 한정하는,
    방법.
  15. 제10항에 있어서, 상기 기판 상에 상기 n-타입 도프된 재료를 형성하기 전에, 상기 방법은:
    실리콘 층 위에 제3 마스킹 층을 패턴하는 단계;
    매립된 산화물 층의 부분들을 노출시키기 위해 상기 실리콘 층의 부분들을 제거하는 단계;
    상기 제3 마스킹 층을 제거하는 단계;
    상기 실리콘 층의 부분들 위에 제4 마스킹 층을 패턴하는 단계;
    상기 실리콘 층 내에 제1 캐비티 및 제2 캐비티를 한정하기 위해 상기 실리콘 층의 부분들을 제거하는 단계;
    상기 제1 캐비티 내에 제1 산화물 부분을, 그리고 상기 제2 캐비티 내에 제2 산화물 부분을 형성하는 단계; 및
    상기 실리콘 층 부분들 내에 n-타입 도펀트들을 임플란트하는 단계를 더 포함하는,
    방법.
  16. 제15항에 있어서, 상기 방법은 상기 실리콘 층의 부분들 내에 n-타입 도펀트들을 임플란트하기 전에 상기 제1 산화물 부분, 상기 제2 산화물 부분 및 상기 실리콘 층의 부분들 위에 제5 마스킹 층을 패턴하는 단계를 더 포함하는,
    방법.
  17. 광 모듈레이터 디바이스 제조 방법에 있어서, 상기 방법은:
    기판 상에 p-타입 도프된 재료 층을, 상기 p-타입 도프된 재료 층의 부분 상에는 제1 산화물 부분을, 상기 p-타입 도프된 재료 층의 제2 부분 상에는 제2 산화물 부분을 형성하는 단계;
    상기 제1 산화물 부분, 상기 p-타입 도프된 재료 층의 평평한 표면의 부분들, 및 상기 제2 산화물 부분의 부분들 위에 제1 마스킹 층을 패턴하는 단계;
    제1 n-타입 도프된 영역 및 제2 n-타입 도프된 영역을 형성하기 위하여 상기 p-타입 도프된 재료 층 내에 n-타입 도펀트들을 임플란트하는 단계―상기 제1 n-타입 영역은 상기 p-타입 도프된 재료 층의 평평한 표면으로부터 상기 p-타입 도프된 재료 층 내 제1 깊이까지 연장되고, 상기 제2 n-타입 도프된 영역은 상기 p-타입 도프된 재료 층 내의 제2 깊이로부터 상기 기판까지 연장됨―;
    상기 제1 마스킹 층을 제거하는 단계;
    상기 제1 산화물 부분, 상기 제1 n-타입 도프된 영역의 부분, 및 상기 p-타입 도프된 재료 층의 부분 위에 제2 마스킹 층을 패턴하는 단계; 및
    상기 p-타입 도프된 재료 층의 노출된 부분들, 상기 제1 n-타입 도프된 영역의 노출된 부분들, 및 상기 p-타입 도프된 재료 층의 영역들 그리고 상기 기판과 상기 제2 산화물 부분 사이에 배치된 상기 제2 n-타입 도프된 영역 내에 n-타입 도펀트들을 임플란트하는 단계를 포함하는,
    방법.
  18. 제17항에 있어서, 상기 제1 n-타입 도프된 영역 및 상기 제2 n-타입 도프된 영역은 이들 사이에 배치된 상기 p-타입 도프된 재료 층의 부분을 갖는 갭을 한정하는,
    방법.
  19. 제17항에 있어서, 상기 제2 깊이는 상기 p-타입 도프된 재료 층의 평평한 표면과 관련한 상기 제1 깊이보다 더 큰,
    방법.
  20. 제17항에 있어서, 제1 n-타입 도프된 영역 및 제2 n-타입 도프된 영역을 형성하기 위하여 상기 p-타입 도프된 재료 층 내에 n-타입 도펀트들을 임플란트 하는 상기 단계는 상기 p-타입 도프된 재료 층의 평평한 표면과 관련하여 비스듬한 각도에서 상기 n-타입 도펀트들을 임플란트 하는 단계를 포함하는,
    방법.
  21. 광 모듈레이터 디바이스에서, 상기 디바이스는:
    바디 부분의 장축(a longitudinal axis)을 따라 광 모드(an optical mode)를 전파하도록 작동하는 바디 부분(a body portion)을 포함하고, 상기 바디 부분은 제2 층 상에 배치된 제1 층을 포함하며, 상기 제1 층은 상기 바디 부분의 장축을 따라 제1 n-타입 도프된 영역에 인접한 제1 p-타입 도프된 영역을 포함하고, 그리고 상기 제2 층은 상기 제1 p-타입 도프된 영역 상에 배치된 제2 n-타입 도프된 영역과 상기 바디 부분의 장축을 따라 상기 제2 n-타입 도프된 영역에 인접한 제2 p-타입 도프된 영역을 포함하며, 상기 제2 p-타입 도프된 영역은 상기 제1 n-타입 도프된 영역 상에 배치되는,
    디바이스.
  22. 제21항에 있어서, 상기 제1 p-타입 도프된 영역 및 상기 제2 p-타입 도프된 영역은 이들 사이에 배치된 상기 제1 n-타입 도프된 영역 및 상기 제2 n-타입 도프된 영역의 부분들을 갖는 갭을 한정하는,
    디바이스.
  23. 제21항에 있어서, 상기 제1 n-타입 도프된 영역은 상기 제2 n-타입 도프된 영역에 연결되는,
    디바이스.
  24. 제21항에 있어서, 상기 제1 p-타입 도프된 영역은 상기 제2 p-타입 도프된 영역에 연결되는,
    디바이스.
  25. 제21항에 있어서, 상기 제1 n-타입 도프된 영역은 n-타입 도프된 컨택 영역에 연결되는,
    디바이스.
  26. 제21항에 있어서, 상기 제1 p-타입 도프된 영역은 p-타입 도프된 컨택 영역에 연결되는,
    디바이스.
  27. 제21항에 있어서, 상기 디바이스는 상기 디바이스의 바디에 인접하여 배열된 p-타입 도프된 컨택 영역을 포함하는,
    디바이스.
  28. 제21항에 있어서, 상기 디바이스는 상기 디바이스의 바디에 인접하여 배열된 n-타입 도프된 컨택 영역을 포함하는,
    디바이스.
  29. 제21항에 있어서, 상기 제2 p-타입 도프된 영역은 상기 제2 p-타입 도프된 영역의 제2 부분보다 더 높은 p-타입 도펀트들의 밀도(a greater density of p-type dopants)를 갖는 제1 부분을 포함하는,
    디바이스.
  30. 제21항에 있어서, 상기 제1 p-타입 도프된 영역은 상기 제1 p-타입 도프된 영역의 제2 부분보다 더 높은 p-타입 도펀트들의 밀도(a greater density of p-type dopants)를 갖는 제1 부분을 포함하는,
    디바이스.
  31. 제21항에 있어서, 상기 제2 n-타입 도프된 영역은 상기 제2 p-타입 도프된 영역의 부분들에 의해서 둘러싸인 수직 측벽들(vertical side walls)을 실질적으로 한정하는,
    디바이스.
  32. 광 모듈레이터 디바이스에서, 상기 디바이스는:
    바디 부분의 장축을 따라 광 모드를 전파하도록 작동하는 바디 부분을 포함하고, 상기 바디 부분은 제2 층 상에 배치된 제1 층을 포함하며, 상기 제1 층은 상기 바디 부분의 장축을 따라 제1 p-타입 도프된 영역에 인접한 제1 n-타입 도프된 영역을 포함하고, 그리고 상기 제2 층은 상기 제1 n-타입 도프된 영역 상에 배치된 제2 p-타입 도프된 영역과 상기 바디 부분의 장축을 따라 상기 제2 p-타입 도프된 영역에 인접한 제2 n-타입 도프된 영역을 포함하며, 상기 제2 n-타입 도프된 영역은 상기 제1 p-타입 도프된 영역 상에 배치되는,
    디바이스.
  33. 제32항에 있어서, 상기 제1 n-타입 도프된 영역 및 상기 제2 n-타입 도프된 영역은 이들 사이에 배치된 상기 제1 p-타입 도프된 영역 및 상기 제2 p-타입 도프된 영역의 부분들을 갖는 갭을 한정하는,
    디바이스.
  34. 제32항에 있어서, 상기 제1 p-타입 도프된 영역은 상기 제2 p-타입 도프된 영역에 연결되는,
    디바이스.
  35. 제32항에 있어서, 상기 제1 n-타입 도프된 영역은 상기 제2 n-타입 도프된 영역에 연결되는,
    디바이스.
  36. 제32항에 있어서, 상기 제1 p-타입 도프된 영역은 p-타입 도프된 컨택 영역에 연결되는,
    디바이스.
  37. 제32항에 있어서, 상기 제1 n-타입 도프된 영역은 n-타입 도프된 컨택 영역에 연결되는,
    디바이스.
  38. 제32항에 있어서, 상기 디바이스는 상기 디바이스의 바디에 인접하여 배열된 n-타입 도프된 컨택 영역을 포함하는,
    디바이스.
  39. 제32항에 있어서, 상기 디바이스는 상기 디바이스의 바디에 인접하여 배열된 p-타입 도프된 컨택 영역을 포함하는,
    디바이스.
  40. 제32항에 있어서, 상기 제2 n-타입 도프된 영역은 상기 제2 n-타입 도프된 영역의 제2 부분보다 더 높은 n-타입 도펀트들의 밀도(a greater density of n-type dopants)를 갖는 제1 부분을 포함하는,
    디바이스.
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