KR20150006818A

KR20150006818A - 3d 비휘발성 메모리를 위한 소거 금지

Info

Publication number: KR20150006818A
Application number: KR1020147020474A
Authority: KR
Inventors: 하이보 리; 시잉 코스타
Original assignee: 샌디스크 테크놀로지스, 인코포레이티드
Priority date: 2011-12-21
Filing date: 2012-11-19
Publication date: 2015-01-19
Also published as: CN104025197A; US8488382B1; TWI559313B; CN104025197B; EP2795623A1; US20130294167A1; KR101872563B1; US8649219B2; WO2013095832A1; US20130163337A1; EP2795623B1; TW201337931A

Abstract

3D 스택 메모리 디바이스에 대한 소거 프로세스는 NAND 스트링들 중 하나 이상이 소거-검증 테스트를 통과(518)할 때까지 NAND 스트링들의 양측 소거를 형성하고, 이어서 나머지 NAND 스트리들의 일측 소거가 수행된다(526). 양측 소거는 소오스측 단부 및 드레인측 단부(510)로부터 NAND 스트링의 바디를 충전하는 반면, 일측 소거는 드레인측 단부로부터 NAND 스트링의 바디를 충전한다. 하나의 비트 라인과 관련된 NAND 스트링들은 세트를 형성한다. 상기 세트가 소거-검증 테스트를 통과하는 세트의 NAND 스트링들의 하나, 모든, 또는 일부의 특정 부분과 같은 세트 소거-검증 조건(518)에 부합될 때, 일측 소거로의 스위칭이 발생할 수 있다. 단지 특정수의 NAND 스트링들이 소거-검증 테스트에 부합되지 않았을 때 소거 동작이 종료될 수 있다. 결과적으로, 메모리 셀들의 소거 열화가 줄어든다.

Description

3D 비휘발성 메모리를 위한 소거 금지{ERASE INHIBIT FOR 3D NON-VOLATILE MEMORY}

본 발명은 3D 비휘발성 메모리 디바이스에서 메모리 셀들을 소거하는 기술들에 관한 것이다.

최근, 때때로 BiCS(Bit Cost Scalable) 아키텍처로서 언급되는 3D 스택 메모리 구조(3D stacked memory structure)를 사용하는 초고밀도 저장 디바이스들이 제안되었다. 예컨대, 3D NAND 스택 메모리 디바이스가 교대하는 전도성 및 유전체 층들의 어레이로 형성될 수 있다. 다수의 메모리 층들을 동시에 정의(define)하기 위해 메모리 홀(memory hole)이 층들에 천공(drilling)된다. 이후, 메모리 홀을 적절한 재료들로 채움으로써 NAND 스트링(string)이 형성된다. 직선형 NAND 스트링이 하나의 메모리 홀에서 연장되는 한편, 파이프형 또는 U형의 NAND 스트링(P-BiCS)은 2개의 홀에서 연장됨과 아울러 하부 후방 게이트(bottom back gate)에 의해 관련되는 메모리 셀들의 한 쌍의 수직 열들(columns)을 포함한다. 메모리 셀들의 제어 게이트들은 상기 전도성 층들에 의해서 제공된다.

동일 참조부호의 요소들은 여러 도면들에서 공통적인 요소들을 나타낸다.

도 1a는 3D 스택 비휘발성 메모리 디바이스의 사시도이다.
도 1b는 도 1a의 3D 스택 비휘발성 메모리 디바이스(100)의 기능 블록도이다.
도 1c는 U형 NAND 스트링들을 포함하는, 도 1a의 블록(BLK0)의 일 실시예를 도시한다.
도 1d는 직선형 NAND 스트링들을 포함하는, 도 1a의 블록(BLKO)의 일실시예를 도시한다.
도 2a는 워드 라인 층 부분들 및 관련 드라이버들을 나타내는, 도 1c와 일치하는 U형 NAND 스트링들을 가진 3D 비휘발성 메모리 디바이스의 워드 라인층의 상면도를 도시한다.
도 2b는 드레인측 선택 게이트 라인들, 소오스측 선택 게이트 라인들 및 관련 드라이버들을 나타내는, 도 2a의 3D 비휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시한다.
도 2c는 소오스 라인들 및 관련 드라이버들을 나타내는, 도 2a의 3D 비휘발성 메모리 디바이스의 소오스 라인 층의 상면도를 도시한다.
도 2d는 비트 라인들 및 관련 드라이버들을 나타내는, 도 2a의 3D 비휘발성 메모리 디바이스의 비트 라인 층의 상면도를 도시한다.
도 2e는 도 2a의 NAND 스트링들의 SetAO의 라인(200)에 따른, 도 2a의 3D 비휘발성 메모리 디바이스 블록의 횡단면도를 도시한다.
도 2f는 드레인측 선택 게이트(SGD0)와 메모리 셀(MC6,0)을 나타내는, 도 2e의 열(C0)의 영역(269)의 확대도를 도시한다.
도 2g는 도 2f의 열(CO)의 횡단면도를 도시한다.
도 3은 도 2e 내의 SetAO와 같은 NAND 스트링들의 예시적인 세트에 있어서의 메모리 셀들의 배치를 도시한다.
도 4a는 소거된 상태와 보다 높은 데이터 상태(higher data state)들의 임계 전압 분포들을 도시한다.
도 4b는 소거 동작에서의 일련의 소거 펄스들 및 검증 펄스들을 도시한다.
도 5a는 메모리 셀들 블록에 대한 소거 동작의 일 실시예를 도시한다.
도 5b는 도 5a의 단계(510)(양측 소거(two-sided erase))의 세부사항들을 도시한다.
도 5c는 도 5a의 단계(526)(일측 소거(one-sided erase))를 도시한다.
도 6a - 도 6e는 소거 동작의 소거-검증 반복의 소거 부분에서의 전압들을 도시한다.
도 7a - 도 7c는 소거 동작의 소거-검증 반복의 검증 부분에서의 전압들을 도시한다.
도 8a는 관련 드라이버들을 나타내는, 도 1d와 일치하는 직선형 NAND 스트링들을 갖는 3D 비휘발성 메모리 디바이스의 워드 라인 층들의 상면도를 도시한다.
도 8b는 드레인측 선택 게이트 라인들 및 관련 드라이버들을 나타내는, 도 8a의 3D 비휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시한다.
도 8c는 소오스측 선택 게이트 라인들 및 관련 드라이버들을 나타내는, 도 8a의 3D 비휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시한다.
도 8d는 소오스 라인들 및 관련 드라이버들을 나타내는, 도 8a의 3D 비휘발성 메모리 디바이스의 소오스 라인 층의 상면도를 도시한다.
도 8e는 비트 라인들 및 관련 드라이버들을 나타내는, 도 8a의 3D 비휘발성 메모리 디바이스의 비트 라인 층의 상면도를 도시한다.
도 8f는 도 8a의 NAND 스트링들의 setBO의 라인(800)에 따른, 도 8a의 3D 비휘발성 메모리 디바이스의 블록의 횡단면도를 도시한다.
도 9는 도 8f에서 SetBO와 같은 NAND 스트링들의 예시적인 세트 내의 메모리 셀들의 배치를 도시한다.

3D 스택 비휘발성 메모리 디바이스는 복수의 블록들로 배열될 수 있으며, 여기서 일반적으로 소거 동작은 한번에 한 블록씩 수행된다. 소거 동작은, 소거-검증 조건이 상기 블록에 대해 부합될 때까지(이 시점에서 소거 동작이 종료한다) 수행되는 복수의 소거-검증 반복들을 포함할 수 있다. 하나의 접근 방식은 소거-검증 조건이 기설정된 수의 실패 비트들(fail bits)을 허용하는 것이다. 즉, 소거 동작은 적은 수의 메모리 셀들이 소거 상태에 도달하지 않았을 지라도 성공적인 것으로 선언될 수 있다. 그러나, 이 접근 방식은 고속 소거 메모리 셀들이 과소거되는 것을 금지하지 않는다. 결과적으로, 메모리 셀들 중 일부 과소거가 발생하여, 과도한 홀들이 터널링 경로(tunneling path)에 누적될 때, 메모리 셀들의 심각한 열화를 유발한다.

그러나, p-웰 기판이 모든 블록들에 대해서 공통인 2D NAND 구조와는 달리, 3D 스택 비휘발성 메모리 디바이스들은 바이어스가 비트 라인(BL), 소오스 라인(SL), 드레인측 선택 게이트(SGD), 및 소오스측 선택 게이트(SGS) 전압들에 의해서 조절될 수 있는, 각각의 NAND 스트링 채널에 대해서 개별적인 얇은 폴리-실리콘 바디(body)를 가진다. 양측 소거로 언급되는 정규 소거 동작에서, GIDL(gate-induced drain leakage) 전류들이 SGD 트랜지스터 및 SGD 트랜지스터 둘다에서 발생한다. BL 및 SL은 Verase로 바이어싱되며, SGD 및 SGS는 Vsg로 바이어싱된다. 하나의 접근 방식에서, 동일 비트 라인과 관련된 모든 메모리 셀들이 소거-검증 테스트를 통과하면(예컨대, 소거 상태에 도달하면), 관련 비트 라인 전압 Vsg+(0~2V)로 감소하여, 어떠한 GIDL 전류도 비트 라인/드레인 측의 다음번 소거 펄스에서 발생하지 않는다. 한편, 소오스 라인 전압은 또한 Vsg+(0~2V)로 감소하게 되어서, 모든 채널들에 있어서, 소거 동작의 모든 후속 소거 펄스들에 대해서 소오스 라인 측에서 발생되는 어떠한 GIDL 전류도 존재하지 않게 될 것이다. 따라서, 소거-검증 테스트를 통과하는 메모리 셀들에 대한 소거 금지가 달성되는 한편, 소거-검증 테스트를 통과하지 못한 메모리 셀들은 일측 소거(one-sided erase)에 있어서 비트 라인 측에서만 발생된 GIDL 전류에 의해 소거된다. 이는 비교적 고속하게 소거 상태에 도달하는 셀들의 과소거를 회피한다.

아래의 논의에 있어서, 3D 스택 비휘발성 메모리 디바이스들의 구조적인 세부사항들은 도 1a 내지 3, 그리고 도 8a 내지 9에서 일반적으로 제공되고, 소거 동작의 세부사항들은 도 4a 내지 7c에서 일반적으로 제공된다.

도 1a는 3D 스택 비휘발성 메모리 디바이스의 사시도이다. 메모리 디바이스(100)는 기판(101)을 포함한다. 기판 상에는, 블록들에 의해 사용하기 위한 회로를 가진 주변 영역(106)과 메모리 셀들의 예시적인 블록들(BLK0 및 BLK1)이 있다. 기판(101)은 또한, 회로의 신호들을 수반(carry)하도록 전도성 경로들 내에 패터닝(patterning)된 하나 이상의 하부 금속층들과 함께 블록들 아래에서 회로를 수반할 수 있다. 블록들은 메모리 디바이스의 중간 영역(102)에 형성된다. 메모리 디바이스의 상부 영역(103)에 있어서, 회로의 신호들을 수반하도록 전도 경로들에 하나 이상의 상부 금속층들이 패터닝된다. 각 블록은 메모리 셀들의 스택 영역을 포함하며, 여기서 스택의 교대하는 레벨들은 워드 라인들을 나타낸다. 하나의 가능한 접근 방식에 있어서, 각 블록은, 전도성 경로들에 연결들을 형성하기 위해 상부 금속 층에 대해서 수직 접점들이 위로 연장되는 대향하는 계단적 측면들을 가진다. 2개의 블록들이 일례로서 도시되어 있지만 x 방향 및/또는 y 방향으로 연장되는 추가적인 블록들이 사용될 수 있다.

하나의 가능한 접근 방식에 있어서, x 방향에 있어서의 평면 길이는 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속층으로 연장되는 방향을 나타내며, y 방향에 있어서의 평면의 폭은 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들에서 연장되는 방향을 나타낸다. z 방향은 메모리 디바이스의 높이를 나타낸다.

도 1b는 도 1a의 3D 스택 비휘발성 메모리 디바이스(100)의 기능 블록도이다. 메모리 디바이스(100)는 하나 이상의 메모리 다이(memory die)(108)를 포함할 수 있다. 메모리 다이(108)는 예컨대, 블록들(BLK0 및 BLK1)을 포함하는 저장 요소들(150)의 3D(3차원) 메모리 어레이, 제어 회로(110) 및 판독/기록 회로들(165)을 포함한다. 메모리 어레이(150)는 행 디코더(130)를 통해 워드 라인들에 의해 어드레싱가능하며, 열 디코더(160)를 통해 비트 라인들에 의해 어드레스가능하다. 판독/기록 회로들(165)은 복수의 감지 블록들(140)(감지 회로)을 포함하며, 저장 요소들(storage element)의 페이지가 병렬로 판독되거나 또는 프로그래밍되게 한다. 전형적으로, 제어기(150)는 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예컨대, 제거가능한 저장 카드)에 포함된다. 라인들(120)을 통해 호스트와 제어기(150) 사이, 그리고 라인들(118)을 통해 제어기와 하나 이상의 메모리 다이(108)사이에서 커멘드(command) 및 데이터가 전달된다.

제어 회로(110)는 메모리 어레이(150) 상에서 메모리 동작들을 수행하도록 판독/기록 회로들(165)과 협동하고, 상태 머신(112), 온-칩 어드레스 디코더(on-chip address decoder)(114), 및 전력 제어 모듈(116)을 포함한다. 상태 머신(112)은 메모리 동작들의 칩-레벨 제어(chip-level controller)를 제공한다. 온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용되는 어드레스 인터페이스를 디코더들(130, 160)에 의해 사용되는 하드웨어 어드레스에 제공한다. 전력 제어 모듈(116)은 메모리 동작 시에 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다. 이는 워드 라인 층들 및 워드 라인 층 부분들을 위한 드라이버들과, 드레인측 및 소오스측의 선택 게이트 드라이버들(예컨대, 드레인측 및 소오스측, 또는 NAND 스트링과 같은 메모리 셀들의 스트링의 단부들을 참조)과, 소오스 라인들을 포함할 수 있다. 감지 블록들(140)은 하나의 접근 방식에 있어서 비트 라인 드라이버들을 포함할 수 있다.

몇몇 구현들에 있어서, 컴포넌트들 중 몇몇은 결합될 수 있다. 다양한 설계들에 있어서, 메모리 어레이(150) 이외에 컴포넌트들 중 하나 이상(홀로 또는 조합)은 적어도 하나의 제어 회로로서 간주될 수 있다. 예컨대, 적어도 하나의 제어 회로는 제어 회로(110), 상태 머신(112), 디코더들(114/160), 전력 제어기(116), 감지 블록들(140), 판독/기록 회로들(165), 및 제어기(150)들 중 어느 하나, 또는 이들의 조합을 포함할 수 있다.

다른 실시예에 있어서, 비휘발성 메모리 시스템은 듀얼 행/열 디코더들, 및 판독/기록 회로들을 사용한다. 다양한 주변 회로들에 의한 메모리 어레이(150)에 의 액세스는 어레이의 양측부에서 대칭 방식으로 구현되어, 각 측부에서의 회로 및 액세스 라인들의 밀도들은 반으로 줄어든다. 따라서, 행 디코더는 2개의 행 디코더들로 분할되고, 열 디코더는 2개의 열 디코더들로 분할된다. 유사하게, 판독/기록 회로들은 하부로부터 비트라인들에 연결하는 판독/기록 회로들과, 어레이(150)의 상부로부터 비트라인들에 연결하는 판독/기록 회로들로 분할된다. 이와 같은 식으로, 판독/기록 모듈들의 밀도는 1/2로 줄어든다.

NAND 플래시메모리와 부가적으로, 다른 타입들의 비휘발성 메모리가 사용될 수도 있다.

도 1c는 U형 NAND 스트링들을 포함하는, 도 1a의 블록(BLK0)의 일 실시예를 도시한다. 블록(BLK0A)은 세트들(SetAO, SetAl, SetA2, SetA3,..., SetAn, 여기서 하나의 블록에는 n-1개의 세트들이 존재한다)로 배열된 U형 NAND 스트링들을 포함한다. NAND 스트링들의 각 세트는 하나의 비트 라인(BLA0, BLA1, BLA2, BLA3,..., BLAn)과 관련되어 있다. 하나의 접근 방식에 있어서, 하나의 비트 라인과 관련되는, 한 블록 내의 모든 NAND 스트링들은 동일 세트 내에 있다. 각각의 U형 NAND 스트링은 따라서 메모리 셀들의 2개의 열 - 드레인측 열 및 소오스측 열 - 을 가진다. 예컨대, SetAO는 NAND 스트링들 NSA0(드레인측 열(C0) 및 소오스측 열(C1)을 가짐), NSA1(드레인측 열(C3) 및 소오스측 열(C2)을 가짐), NSA2(드레인측 열(C4) 및 소오스측 열(C5)을 가짐), NSA3(드레인측 열(C7) 및 소오스측 열(C6)을 가짐), NSA4(드레인측 열(C8) 및 소오스측 열(C9)을 가짐), 및 NSA5(드레인측 열(C11) 및 소오스측 열(C10)을 가짐)를 포함한다. 소오스 라인들은 비트 라인들에 횡으로 연장되며, SLA0, SLA1 및 SLA2을 포함한다. 소오스 라인들은 인접한 NAND 스트링의 소오스측 열들을 한 세트로 결합한다. 예컨대, SLA0는 C1 및 C2를 결합하고, SLA1는 C5 및 C6을 결합하며, SLA2는 C9 및 CIO을 결합시킨다. 하나의 접근 방식에 있어서, 블록내의 소오스 라인들은 서로 결합되어 하나의 드라이버에 의해 구동된다. 비트 라인들 및 소오스 라인들은 본 예에서 메모리 셀 어레이 위에 있다.

도 1d는 직선형 NAND 스트링들을 포함하는, 도 1a의 블록(BLK0)의 일실시예를 도시한다. 블록(BLK0B)은 세트들(SetBO, SetBl, SetB2, SetB3,..., SetBn, 여기서, 하나의 블록내에는 n-1개의 세트들이 존재함)로 배열된 직선형 NAND 스트링들을 포함한다. NAND 스트링들의 각 세트는 하나의 비트 라인(BLB0, BLB1, BLB2, BLB3, ..., BLBn)과 관련된다. 하나의 접근 방식에 있어서, 하나의 비트 라인과 관련되는, 블록 내의 모든 NAND 스트링들은 동일 세트 내에 존재한다. 각 직선형 NAND 스트링은 메모리 셀들의 한 열을 가진다. 예컨대, SetAO는 NAND 스트링들(NSB0, NSB1, NSB2, NSB3, NSB4 및 NSB5)을 포함한다. 소오스 라인들은 비트 라인에 평행하게 연장되며, SLB0, SLB1, SLB2, SLB3,..., SLBn를 포함한다. 하나의 접근 방식에 있어서, 블록 내의 소오스 라인들은 서로 결합되며, 하나의 드라이버에 의해서 구동된다. 본 실시예에서, 비트 라인들은 메모리 셀 어레이 위에 있으며, 소오스 라인들은 메모리 셀 어레이 아래에 있다.

도 2a는 워드 라인층 부분들 및 관련 드라이버들을 나타내는, 도 1c와 일치하는 U형 NAND 스트링들을 가진 3D 비휘발성 메모리 디바이스의 워드 라인 층의 상면도를 도시한다. 이는 스택내의 복수의 워드 라인층들 사이의 대표층이다. 도 2e를 참조하면, 스택은 교번하는 유전체 층 및 전도성 층들을 포함한다. 유전체층들은 D0 내지 D8을 포함하며, 예를 들어 Si02로 형성될 수 있다. 전도성층들은 후방 게이트 층인 BG, 워드 라인층들을 형성하는 WLO 내지 WL6(예컨대, 층에서 메모리 셀들의 제어 게이트들로의 전도성 경로들), 및 선택 게이트 층을 형성하는 SG(예컨대, NAND 스트링들의 선택 게이트들의 제어 게이트들로의 전도성 경로)를 포함한다. 도 2a의 워드 라인층은 예컨대, WLO 내지 WL6 중 어느 하나를 나타낼 수 있다. 전도성 층들은 예컨대, 도핑된 폴리실리콘 또는 메탈 실리사이드를 포함할 수 있다. 5-10V의 예시적인 전압이 드레인측 열 및 소오스측 열을 연결하는 전도성 상태를 유지하도록 후방 게이트에 인가될 수 있다.

도 2a는 일 예로서 도 1c의 블록(BLK0A) 및 유사 블록(BLK1A)을 도시한다. 각 블록에서, 워드 라인층이 2개의 워드 라인층 부분들(예컨대, BLK0A내의 워드 라인층 부분들(WLAl 및 WLA2)과, BLK1A 내의 워드 라인층 부분들(WLB1 및 WLB2))로 분할된다. 각 블록은 슬릿 형태를 포함한다. 슬릿은 예컨대, 스택에서 수직으로(일반적으로 하부에서의 에칭 정지층으로부터 스택의 적어도 상부층까지) 연장되는 보이드(void)를 나타낸다. 슬릿은 워드 라인층 부분들을 서로 절연하기 위해 절연체로 채워질 수 있다. BLK0A의 슬릿(208)은 블록이 서로 절연되는 2개의 부분들(WLAl 및 WLA2)로 분할 되도록 블록내에서 지그재그 형태로 연장되는 단일 연속 슬릿이다. 유사하게, BLK1A의 슬릿(209)은 BLK1A을 서로 절연되는 2개의 부분들(WLB1 및 WLB2)로 분할한다. 이 접근 방식은 워드 라인층 부분들이 독립적으로 구동될 수 있기 때문에 메모리 셀들을 제어함에 있어서 보다 큰 유연성을 제공할 수 있다.

각 블록은 원들로 표시된, 원주형 행들(예컨대, 수직의 메모리 홀들 또는 필러(pillar)들)을 포함한다. 각 행은 도면에서 수직의 열들의 그룹을 나타낸다. 메모리 홀들은 스택에서 수직으로 연장되며, 수직의 NAND 스트링에서와 같은 메모리 셀들을 포함한다. 라인(200)을 따르는 BLKOA 내의 메모리 셀들의 예시적인 열들은 CO 내지 C11을 포함한다. 도면은 이 도면에서 좌측 및 우측으로 연장되는 더욱 많은 메모리 홀들의 행들이 일반적으로 사용되는 것처럼 단순화를 나타낸다. 또한, 도면들은 반드시 일정한 비율로 될 필요는 없다. 메모리 셀들의 열들은 BLKOA에서 서브블록들(201 내지 206)로 배열될 수 있으며, BLK1A에서 서브블록들(221 내지 226)로 배열될 수 있다. U형 NAND 스트링들이 사용될 때, 각 서브블록은 메모리 셀들 열들의 2개의 인접한 행들을 포함할 수 있다. 하나의 서브블록에서, 인접 행들은 슬릿에 의해 분할된다. 슬릿들의 일측 상의 메모리 셀들의 열들은 드레인측 열들(예컨대, 도 2e에서의 CO, C3, C4, C7, C8 및 Cll)이며, 슬릿의 다른 측상의 메모리 셀들의 열들은 소오스측 열들(도 2e에서의 CI, C2, C5, C6, C9 및 CIO)이다. 2개의 드레인측 열들 사이의 2개의 소오스측 열들은 y-방향으로 반복됨을 주목해야 한다.

워드 라인 드라이버들(WL0A1-DR, WL0A2-DR, WL1A1-DR 및 WL1A2-DR)은 독립적으로 전압 파형들과 같은 신호들을 워드라인층 부분들(WLA1, WLA2, WLB1, 및 WLB2)에 각각 제공한다.

도면들은 일정한 비율로 되어 있지 않고, 모든 메모리 열들을 도시하지 않는다. 예컨대, 보다 실질적인 블록은 도시된 바와 같이 y 방향으로 12개의 메모리 열들을 가질 수 있으나, 한 블록내에서의 전체 384k개의 메모리 열들에 대해서 x 방향으로 32k개의 메모리 열들과 같은 매우 다수의 메모리 열들을 가질 수 있다. U형 NAND 스트링들인 경우, 192K개의 NAND 스트링들이다. 직선형 NAND 스트링들인 경우, 이는 384k개의 NAND 스트링들이다.

도 2b는 드레인측 선택 게이트 라인들, 소오스측 선택 게이트 라인들 및 관련 드라이버들을 도시하는, 도 2a의 3D 비휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시한다. 예컨대, 이는 도 2e의 층(SG)을 나타낼 수 있다. 개별적인 선택 게이트 라인(예컨대, 전도성 라인 또는 경로)은 메모리 셀들의 열들의 각 행과 관련된다. 더욱이, 개별적인 선택 게이트 라인들은 U형 NAND 스트링의 드레인측 열들 및 소오스측 열들에 연결될 수 있다. 예컨대, BLKOA는 게이트 드라이버들(SGD0A0-DR 내지 SGD0A5-DR)에 의해 각각 구동되는 드레인측 선택 게이트 라인들(231, 234, 235, 238, 239, 242)과, 선택 게이트 드라이버들(SGS0A0-DR 내지 SGS0A5-DR)에 의해 각각 구동되는 소오스측 선택 게이트 라인들(232, 233, 236, 237, 240, 241)을 포함한다(DR은 드라이버를 나타낸다). 유사하게, BLK1은 선택 게이트 드라이버들(SGD6-DR 내지 SGD11-DR)에 의해 각각 구동되는 드레인측 선택 게이트 라인들(251, 254, 255, 258, 259, 262)과, 선택 게이트 드라이버들(SGS0A1-DR 내지 SGS1A5-DR)에 의해 각각 구동되는 소오스측 선택 게이트 라인들(252, 253, 256, 257, 260, 261)을 포함한다. 선택 게이트 드라이버들은 선택 게이트 라인들에 전압 파형들과 같은 신호들을 제공한다.

도 2c는 소오스 라인들 및 관련 드라이버들을 나타내는, 도 2a의 3D 비휘발성 메모리 디바이스의 소오스 라인층의 상면도를 도시한다. 예컨대, 이는 도 2e의 층(SL)을 나타낼 수 있다. 소오스 라인(예컨대, 전도성 라인 또는 경로)은 메모리 셀들의 소오스측 열들의 행들의 쌍과 관련된다. 소오스 라인은 U형 또는 직선형 NAND 스트링의 소오스측 단부에 연결된다. 예컨대, BLKOA는 소오스 라인들((예컨대, C0 및 C1에 연결된) 271, (예컨대, C5 및 C6에 연결된) 272 및 (예컨대, C9 및 C10에 연결된) 273)을 포함한다. 유사하게, BLK1A는 소오스 라인들(274, 275, 276)을 포함한다. 소오스 라인 드라이버들은 전압 파형들과 같은 신호들을 소오스 라인들에 제공한다. 예컨대, SL0A-DR는 신호들을 소오스 라인들(271 내지 273)에 제공하며, SL1A-DR은 신호들을 소오스 라인들(274 내지 276)에 제공한다.

도 2d는 비트 라인들 및 관련 드라이버들을 나타내는, 도 2a의 3D 비휘발성 메모리 디바이스의 비트 라인층의 상면도를 도시한다. 예컨대, 이는 도 2e의 층(BL)을 나타낼 수 있다. 비트 라인(예컨대, 전도성 라인 또는 경로)은 도면에서 수평 라인으로 연장되는 메모리 셀들 열들의 세트와 관련된다. 비트 라인은 서로의 측방으로 인접한 복수의 블록들을 따라 연장된다. 비트 라인은 U형 또는 직선형 NAND 스트링의 드레인측 단부(예컨대, NAND 스트링의 수직 채널 또는 바디)에 연결된다. 예컨대, 비트 라인들(281 내지 295)은 비트 라인 드라이버들(BLO-DR 내지 BL14-DR)에 의해 각각 구동된다. 비트 라인 드라이버들은 전압 파형들과 같은 신호들을 NAND 스트링들의 단부들에 제공한다. 각 비트 라인은 독립적으로 구동될 수 있다.

도 2e는 도 2a의 NAND 스트링들의 SetAO의 라인(200)에 따른, 도 2a의 3D 비휘발성 메모리 디바이스 블록의 횡단면도를 도시한다. 메모리 셀들(C0 내지 C11)의 열들은 다층 스택으로 도시된다. 스택(277)은 기판(101), 기판상의 절연막(109), 및 절연막상의 전도성 층인 후방 게이트 층(BG)을 포함한다. 트랜치(trench)가 U형 NAND 스트링의 메모리 셀들의 열들의 쌍들 아래의 후방 게이트의 부분들에 제공된다. 메모리 셀들을 형성하기 위해 열들에 제공되는 재료들 층들은 트랜치들에 제공되며, 트랜치들 내의 나머지 공간은 열들을 연결하는 연결 부분들(262 내지 268)을 제공하기 위해 반도체 재료로 채워진다. 후방 게이트는 따라서 각각의 U형 NAND 스트링의 2개의 열들을 연결한다. 예컨대, NSAO은 열들(C0, C1) 및 연결부(263)를 포함한다. NSA0은 드레인 단부(278) 및 소오스 단부(302)를 갖는다. NSA1은 열들(C2, C3) 및 연결 부분(264)을 포함한다. NSA1은 드레인 단부(306) 및 소오스 단부(304)를 가진다. NSA2는 열들(C4, C5) 및 연결 부(265)를 포함한다. NSA3은 열들(C6, C7) 및 연결부(266)를 포함한다. NSA4는 열들(C8, C9) 및 연결부(267)를 포함한다. NSA5는 열들(C10, C11) 및 연결부(268)를 포함한다.

소오스 라인(SLA0)은 메모리 스트링들의 SetAO내에서 2개의 인접 메모리 스트링들(NSA0, NSA1)의 소오스 단부들(302, 304)에 각각 연결된다. 소오스 라인(SLA0)은 또한 x 방향으로 NSAO 및 NSAl 뒤에 있는 메모리 스트링들의 다른 세트들에 연결된다. 스택(277) 내의 추가적인 U형 NAND 스트링들이 단면으로 도시된 U형 NAND 스트링들 뒤로, 예컨대 x 축을 따라 연장된다고 상기하자. U형 NAND 스트링들(NSA0 내지 NSA5)은 각기 서로 다른 서브 블록에 있지만, NAND 스트링들의 공통 세트(SetAO)에 있다.

도 2a로부터의 슬릿 부분(208)이 또한 일 예로서 도시된다. 횡단면도에서, 복수의 슬릿 부분들이 도시되며, 여기서 각 슬릿 부분은 U형 NAND 스트링의 드레인측 열들과 소오스측 열들 사이이다. 소오스 라인들(271 내지 273)의 부분들이 또한, 도시된다. 비트 라인(BLA0)의 일부가 또한, 도시된다.

짧은 파선들은, 아래에 더욱 논의되는 바와 같이, 메모리 셀들 및 선택 게이트들을 도시한다.

스택의 영역(269)은 도 2f에서 보다 상세하게 도시된다.

도 2f는 드레인측 선택 게이트(SGD0) 및 메모리 셀(MC6,0)을 나타내는, 도 2e의 열(C0)의 영역(269)의 확대도를 도시한다. 또한, 도 3을 참조하길 바란다. 여기서, 이 표기법이 또한 사용된다. 영역은 유전체 층들(D6 내지 D8) 및 전도성 층들(WL6, SG)의 부분들을 나타낸다. 각 열은 열의 측벽들을 따라 증착된 다수의 층들을 포함한다. 이들 층들은, 예컨대 원자층 증착을 이용하여 증착되는 옥사이드- 나이트라이드-옥사이드 및 폴리실리콘 층을 포함할 수 있다. 예컨대, 블록 산화물은 층(296)으로서 증착될 수 있으며, 전하 트래핑 층으로서 SiN과 같은 질화물이 층(297)으로서 증착될 수 있으며, 터널 산화물이 층(298)으로서 증착될 수 있으며, 폴리실리콘 바디 또는 채널이 층(299)으로서 증착될 수 있으며, 코어 필러 유전체가 영역(300)으로서 증착될 수 있다. 추가적인 메모리 셀들이 열들에 걸쳐 유사하게 형성된다.

메모리 셀이 프로그래밍될 때, 전자들이 메모리 셀과 관련된 전하 트래핑 층의 일부에 저장된다. 예컨대, 전자들은 MC6,0에 대한 전하 트래핑 층(charge trapping layer)(297)에서 "-" 심벌들로 표시된다. 이들 전자들은 폴리실리콘 q바디로부터 터널 산화물을 통해 전하 트래핑 층으로 인입된다. 메모리 셀의 임계 전압은 저장된 전하의 양에 비례하여 증가된다. 소거 동작중에 폴리실리콘 바디에서의 전압은 언급된 바와 같은 GIDL로 인해 상승되는 한편, 하나 이상의 선택된 워드 라인 층들의 전압은 플로팅(floating)된다. 하나 이상의 선택된 워드 라인 층들의 전압은 이후 홀들이 메모리 셀의 바디로부터 전하 트래핑 층으로 주입되게 하는 터널 산화물을 가로질러 전기장을 생성하도록 0V와 같은 저 레벨로 샤프하게 하강하게 되어서, 이에 따라 소거-검증 레벨인 Vv-erase(도 4a)를 향해 큰 Vth 다운시프트(downshift)가 유발된다. 이 프로세스는, 도 4b 내지 도 5c와 관련하여 더욱 논의된 바와 같이, 소거-검증 조건이 부합될 때까지 연속적인 반복들로 되풀이될 수 있다.

선택되지 않은 워드 라인들에 있어서, 워드 라인들은 플로팅되지만 저 레벨까지 하향하여 구동되지 않아서, 터널 산화물을 가로지르는 전자장은 비교적 작으며, 어떠한 홀 터널링도 발생하지 않게 되거나 매우 작은 홀 터널링이 발생할 것이다. 선택되지 않은 워드 라인들의 메모리 셀들은 매우 작은 Vth 다운시프팅을 경험하거나 또는 어떠한 Vth 다운시프팅도 겪지 않을 것이며, 결과적으로 그것들은 소거되지 않을 것이다.

도 2g는 도 2f의 열(C0)의 횡단면도를 도시한다. 하나의 가능한 접근 방식에 있어서, 각 층은 실린더형상인 코어 필러(core filler)를 제외하고는 링형상이다.

도 3은 도 2e에서 SetAO와 같은 NAND 스트링들의 예시적인 세트에 있어서 메모리 셀들의 배열을 도시한다. NAND 스트링들(NSA0 내지 NSA5) 및 그것들의 메모리 셀들의 열들이 도시된다. 편의상, SGD가 NAND 스트링의 드레인측 선택 게이트(U형 NAND 스트링의 드레인측 열의 상부에서의 선택 게이트)를 표시하는 표기법이 사용된다. 각 SGD는 O으로부터 시작되어 도면들을 따라 좌로부터 우로 진행되는(예컨대, SGD0로부터 SGD5까지 진행되는) 넘버링이 이루어진다. SGS는 NAND 스트링의 소오스측 선택 게이트(예컨대, U형 NAND 스트링의 소오스측 열의 상부에서의 선택 게이트)를 표시한다. 각 SGS는 또한, 0으로부터 시작되어 도면들을 따라 좌로부터 우로 진행되는(예컨대, SGSO로부터 SGS5까지 진행되는) 넘버링이 이루어진다.

각 메모리 셀은 z가 메모리 셀의 워드 라인층을 표시하고, y가 워드 라인층내의 메모리 셀의 포지션을 표시하는 (z, y) 포맷으로 넘버링된다. 예컨대, WL0, WL1, WL2, WL3, WL4, WL5 및 WL6에 연결된 메모리셀들이 각각 도면들을 통해 좌로부터 우로 진행되는, MC0,0 내지 MC0,11, MC1,0 내지 MCI,11, MC2,0 내지 MC2,11, MC3,0 내지 MC3,11, MC4,0 내지 MC4,11, MC5,0 내지 MC5,11, 및 MC6,0 내지 MC6,11로서 넘버링된다. WLO, WL1, WL2, WL3, WL4, WL5 및 WL6은 스택내의 주어진 레벨 또는 높이에서의 워드 라인 층 부분들을 표시한다.

추가적으로, 메모리 셀의 두꺼운 파선의 보더(border)는 소거 동작에서 선택된 선택 메모리 셀을 나타낸다. 메모리 셀의 보다 얇은 파선의 보더는 유저 데이터를 저장하기에 적격인 비소거 메모리 셀과 같은, 소거 동작에서 선택되지 않은 비선택 메모리 셀, 또는 유저 데이터를 저장하기에 적격하지 않은 더미 메모리 셀을 나타낸다. 더미 메모리 셀은 예컨대, 어느 데이터 상태로 프로그래밍될 수 있으며, 그리고 유저 데이터 또는 시스템 데이터와 같은 유용한 정보를 저장하기에 적당하다고 생각되지 않는다. 더미 메모리셀들은 제어 회로에 의해 무시될 수 있으며, 유저 데이터를 저장하기 위해 사용될 수 없다.

각 워드 라인층은 도 2a에 설명된 바와 같이 2개의 상호 맞물림형 워드 라인층 부분들을 가질 수 있음을 주목하자. 하나의 접근 방식에 있어서, 워드 라인층 부분들중 하나의 워드 라인층 부분의 메모리 셀들이 단지 소거되도록 선택된다. 다른 접근 방식에 있어서, 여기에 도시된 바와 같이, 블록내의 워드 라인층 부분들 둘다의 메모리 셀들은 소거되도록 선택된다. 예컨대, WL3와 관련된 메모리 셀들 모두(즉, MC3,0 내지 MC3,11)가 소거 동작 시에 소거되도록 선택된다. 일반적으로, 소거 동작은 하나 이상의 워드 라인층들, 워드 라인층 내의 하나 이상의 워드 라인층 부분들, 및 선택된 워드 라인층 또는 부분에서의 모든 메모리셀 또는 모든 메모리셀 미만의 메모리셀을 수반할 수 있다. 가장 단순한 경우, 블록 내의 모든 메모리셀 들은 소거되도록 선택된다.

도 4a는 소거된 상태 및 고 데이터 상태의 임계 전압 분포들을 도시한다. 언급한 바와 같이, 메모리 셀들은 그것들의 임계 전압들이 데이터 상태들을 나타내는 각각의 범위들 내에 있도록 프로그래밍될 수 있다. 초기에, 메모리셀들 모두를 소거 상태(E)에 두는 소거 동작이 수행된다. 이어서, 메모리셀들 몇몇은 예컨대 A, B 또는 C 데이터 상태들을 나타내도록 보다 높은 임계 전압으로 프로그래밍될 수 있다.

x축은 임계 전압을 표시하며, y축은 다수의 저장 요소들을 표시한다. 이 실시예에는, 4개의 데이터 상태들(각기 임계 전압 분포로 표시됨)(초기 소거 상태(400), 소프트 프로그래밍 소거 상태(soft programmed erased state)(E)(402), A 상태(404), B 상태(406), 및 C 상태(408))가 존재한다. 추가적인 데이터 상태들(예컨대, 8개 또는 16개의 데이터 상태들)을 가진 메모리 디바이스들이 또한, 사용될 수 있다. 저장 요소들이 소거 상태(402)를 지나서 일반적으로 과소거되었을 때, 소거 동작 후에 분배(400)가 이루어진다. 소거 동작에 있어서, 하나 이상의 소거 펄스들은, 하나의 접근 방식에 있어서, 소거되는 저장 요소들의 임계 전압이 소거-검증 레벨(O V 또는 O V에 근접할 수 있는 Vv-erase)로 전이될 때까지, 소오스 단부 및/또는 드레인 단부에서의 NAND 스트링에 인가된다. 일단 소거 동작이 블록에 대해서 완료되면, 소프트 프로그래밍 동작이 수행되며, 여기서 하나 이상의 양 전압 펄스들이 예컨대, 워드라인을 통해 저장 요소들의 제어 게이트들에 인가되어서, 소프트 프로그래밍(SPGM) 검증 레벨인 Vv-spgm이하에 근접한, 분포(400)에서의 저장 요소들중 몇몇 또는 모든 저장 요소의 임계 전압들을 소거 상태(402)로 증가시킨다. 예컨대, 저장 요소들의 임의의 작은 부분이 Vv-spgm보다 높은 Vth를 갖도록 소프트 프로그래밍될 수 있으며, 이때에 소프트 프로그래밍이 종료되며, 모든 다른 저장 요소들은 Vv-spgm에 근접하지만 이값보다 아래의 Vth를 갖게 된다. 상기 소프트 프로그래밍 동작의 결과, 소거 상태 분포(402)가 좁아지는 장점을 갖게 된다. 일단 소프트 프로그래밍 동작이 완료하면, 보다 높은 데이터 상태들로의 프로그래밍은 각각 예컨대, 검증 레벨들(VvA, VvB 및 VvC)을 이용하여 상태들(A, B 및 C)에 대해서 발생할 수 있다. 후속 판독 동작은 레벨들(VreadA, VreadB 및 VreadC)을 이용할 수 있다.

도 5a와 관련하여 논의되는 바와 같이, 하나 이상의 메모리셀들이 예컨대 Vv-erase 아래의 Vth를 갖는지에 의거하여, 세트 소거-검증 조건이 충족될 수 있다.

도 4b는 소거 동작에 있어서 소거 펄스들(VeraseO 내지 Verase7) 및 검증 펄스들(예컨대, 예시적인 소거-검증 펄스(472)를 참조)의 열(450)을 도시한다. 이 소거 펄스들 및 검증 펄스들은, 비록 이들이 메모리 디바이스의 다른 부분들에 인가될 수도 있지만은, 이해를 위해 함께 제공된다. 소거 동작은 복수의 소거-검증 반복들(예컨대, EV0 내지 EV7)을 포함할 수 있다. 각 소거-검증 반복은 소거 부분 및 이에 후속되는 검증 부분을 포함할 수 있다. 예시적인 소거 부분들(452, 454, 456, 458, 460, 462, 464, 466)이 소거-검증 반복들(EV0, EV1, EV2, EV3, EV4, EV5, EV6, EV7)을 위해 제공된다. Vv-erase의 진폭을 가진 예시적인 검증 부분(472)은 소거 부분(452) 다음에 온다. 소거 부분에 있어서, 소거 펄스 또는 전압이 NAND 스트링의 일단 또는 양단에 인가된다. 각 소거 부분은 아래에 더욱 논의되는 바와 같이, 준비 단계에 인가되는 제 1 부분과, 충전 및 소거 단계들에 인가되는 제 2 부분들을 가질 수 있다. 예컨대, 소거 부분(452)은 제 1 부분(468) 및 제 2 부분(470)을 가진다. 본 예에서, 각 소거 부분의 제 1 부분은 Vsg의 진폭(초기 저 레벨)을 가지며, 소거 부분들의 제 2 부분들은 Verase-step의 스텝 사이즈에 따라 증가하는 VeraseO, Verasel, Verase2, Verase3, Verase4, Verase5, Verase6 및 Verase7의 진폭들(후속 피크 레벨들)을 갖는다.

하나의 접근 방식에 있어서, 소거 펄스들은 따라서 각 반복에서 진폭에 있어서 스텝 업(step up)될 수 있다. 검증 부분에서 소거될 선택된 메모리 셀의 Vth가 Vv-erase로 떨어졌는 지에 대한 판단이 이루어진다. 이는, Vv-erase의 워드 라인 전압이 선택된 메모리 셀에 인가될 때 선택된 메모리 셀이 전도 상태에 있는지를 판단하는 것을 포함한다. 만약, 선택된 메모리 셀이 전도 상태에 있으면, Vth<Vv-erase이고, 선택된 메모리 셀은 소거되었다. 선택된 메모리 셀이 비전도성 상태에 있으면, Vth>Vv-erase이고, 선택된 메모리 셀이 아직 소거되지 않았다.

도 5a는 메모리 셀들 블록에 대한 소거 동작의 일 실시예를 도시한다. 소거 동작이 스텝(500)에서 시작된다. 스텝(502)은 블록에서 소거될 선택된 메모리 셀들을 식별한다. 예컨대, 전체의 블록은 소거될 수 있거나, 또는 하나 이상의 워드 라인층들과 관련된 메모리 셀들은 소거되기 위해 선택될 수 있다. 워드 라인층 또는 워드 라인층 부분에서의 모든 메모리셀 또는 모든 메모리셀 미만의 메모리셀은 소거되기 위해 선택될 수 있다. 상기 식별 스텝은 제어 회로에 의해 수행될 수 있으며, 하나 이상의 선택 블록들, 메모리 셀들, NAND 스트링들 및/또는 NAND 스트링들 세트들의 결정을 포함할 수 있다. 하나 이상의 비선택된 블록들, 메모리 셀들, NAND 스트링들 및/또는 NAND 스트링들 세트들은 제어 회로에 의해 유사하게 식별될 수 있다. 소거 동작은 외부 호스트 제어기와 독립적으로 메모리 디바이스의 제어 회로에 의해, 또는 예컨대 외부 호스트 제어기에 응답하여 개시될 수 있다. 선택된 메모리 셀을 포함하는 NAND 스트링은 선택된 NAND 스트링이다.

스텝(504)은 Verase의 값을 초기화한다. 스텝(508)은 소거-검증 반복의 소거 부분을 시작한다. 스텝(510)에서, 소거 부분은 하나의 접근 방식에 있어서 블록에서 선택된 모든 NAND 스트링들의 양측 소거를 수행하는 것을 포함한다. 예컨대, 도 1c에서의 SetAO 내지 SetAn에 또는 도 1d에서의 SetBO 내지 SetBn에 NAND 스트링들이 존재할 수 있다. 통상, 소거 동작은 전체 블록, 또는 하나 이상의 서브-블록들을 포함할 수 있다. 스텝(512)은 소거-검증 반복의 검증 부분을 시작한다. 스텝(514)에서, 검증 부분은 소거-검증 테스트를 통과하는 선택된 NAND 스트링들중 어느 것(하나 이상)을 식별한다. Vv-erase가 스트링의 선택된 메모리 셀들의 제어 게이트들에 인가될 때, 감지 회로가 스트링이 전도라고 판단하면 소거-검증 테스트를 통과한다. 소거-검증 테스트를 통과하는 선택된 NAND 스트링은 현재, 비선택된 또는 금지된 NAND 스트링이라고 생각된다.

판단 스텝(516)은 블록이 블록 소거-검증 조건에 부합되는지를 판단한다. 하나의 접근 방식에 있어서, 단지 선택된 NAND 스트링들의 정수 또는 분수 N이 소거-검증 테스트를 통과하지 못했다면 블록 소거-검증 조건에 부합된다. 예컨대, 블록 내의 192k개의 선택된 NAND 스트링들인 경우, 모든 NAND 스트링들이 소거-검증 테스트를 통과하기 전에 소거 동작을 종료하는 것이 가능하다. 예컨대, N은 블록내에서 NAND 스트링들의 수의 약 1-10%일 수 있다(예컨대, 192K의 1-10%). N이 높게 설정될수록 소거 동작이 보다 빨리 완료될 수 있으므로, 사용되는 Verase의 가장 높은 진폭 값은 N=0인 경우에 비해 감소한다. 소거 동작이 종료할 때 비록 몇몇 NAND 스트링들이 소거-검증 테스트를 통과하지 못했을지라도, 관련된 선택 메모리 셀들이 테스트를 통과함에 매우 근접하기 쉽고, 성공적으로 소프트-프로그래밍될 수 있다.

판단 스텝(516)이 트루(true)이면 소거 동작은 스텝(520)에서 종료한다. 판단 스텝(516)이 폴스(false)이면 판단 스텝(518)은 NAND 스트링들의 적어도 하나의 세트가 세트 소거-검증 조건(set erase-verify condition)에 도달하는지를 판단한다. 상기 세트에 있어서 적어도 하나의 선택된 NAND 스트링이 예컨대 소거-검증 테스트를 통과할 때 세트 소거-검증 조건에 부합될 수 있다. 다른 접근 방식에 있어서, 상기 세트 내의 선택된 NAND 스트링들의 적어도 정수 또는 분수 M1이 소거-검증 테스트를 통과했거나, 또는 상기 세트에 있어서 선택된 NAND 스트링들의 단지 정수 또는 분수 M2가 소거-검증 테스트를 통과하지 않았을 때 세트 소거-검증 조건에 부합될 수 있다. 만약, 판단 스텝(518)이 폴스이면 Verase는 다시 양측 소거인 다음번 소거-검증 반복을 위해 스텝(506)에서 Verase는 스텝 업된다. 판단 스텝(518)이 트루이면 제 1 일측 소거인 다음번 소거-검증 반복을 위해 스텝(522)에서 Verase가 스텝 업된다. 다수의 소거-검증 반복들이 수행된 후 까지 판단 스텝(518)이 트루일 수 없다. 스텝(524)은 다음번 소거-검증 반복의 소거 부분을 시작한다. 스텝(526)은 나머지 선택된 NAND 스트링들의 일측 소거를 수행한다. 스텝은 또한, 선택되지 않은 NAND 스트링들의 적어도 하나의 세트를 금지하는 것을 포함한다. 더욱 상세하게는 도 5c 및 6a 내지 6e를 참조하자. 스텝(512)은 소거-검증 반복의 검증 부분을 시작한다. 소거 동작의 나머지는 일측 소거를 사용할 것이다.

이 경우, 양측 소거는 하나(또는 하나보다 많은) 세트들이 세트 소거-검증 조건에 도달할 때까지 초기에 수행되며, 그 후에 단지 일측 소거들이 발생한다. 이는 일단 상기 세트가 상기 세트 소거-검증 조건에 부합하면 NAND 스트링들의 각 세트가 과-소거를 회피하도록 금지되게 하는 한편, 아직 세트 소거-검증 조건에 부합하지 않는 나머지 세트들에 대해서 소거를 계속하도록 한다. 소거-검증 반복들이 발생하기 때문에 세트들은 소거 동작이 완료될 때까지 차례로 금지될 것이다.

도 5b는 도 5a의 스텝(510)(양측소거)의 세부사항을 도시한다. 스텝(506)은 블록내의 모든 NAND 스트링들 세트들의 양측 소거에서 소거 부분을 제공한다. 소거 동작은 도 6a 내지 도 6e와 관련하여 더욱 논의된, 3개의 단계들을 포함할 수 있다: 준비 단계(스텝 530), 충전 단계(스텝 532), 및 소거 단계(스텝 534). 준비 단계(PP)는 도 6a 내지 도 6e에서 시간 간격(t0-t3)에 대응한다. 스텝(530)에서, 준비 단계는 다음과 같이 전압들을 설정한다: Vbl(NAND 스트링들의 선택된 세트들)은, Vss로부터 Vsg로 상승하며(파형 600); Vs1(블록내의 모든 NAND 스트링들에 대해 공통임)는 Vss로부터 Vsg로 상승하며(파형 600); Vsgs(선택된 서브 블록)은 Vss로부터 Vsg로 상승하며(파형 606); Vsgs(비선택된 서브 블록)은 플로팅되며(파형 604); Vsgd(선택된 서브-블록)는 Vss로부터 Vsg로 상승하며(파형 606); Vsgd(비선택된 서브 블록)은 플로팅되며(파형 604); 선택된 워드라인들은 플로팅되며(파형 614); 그리고 비선택된 워드 라인들은 플로팅된다(파형 616). 블록내의 모든 NAND 스트링들이 소거되도록 선택되면, 양측 소거동안 어떠한 금지된 NAND 스트링들도 존재하지 않을 것이다.

선택된 서브-블록은 하나 이상의 선택된 NAND 스트링들을 가진 서브-블록이며, 비선택된 서브 블록은 모든 비선택된 NAND 스트링들을 가진 서브-블록이다.

긴 파선은 도 6a - 6c 및 6e에서 플로팅 전압을 나타내는 한편, 굵거나 또는 짧은 파선은 구동 전압을 나타낸다.

충전 단계(CUP)는 도 6a 내지 6e에서 시간 간격(t3-t6)에 대응한다. 스텝(532)에서, 충전 단계는 다음과 같이 전압들을 설정한다: Vbl(NAND 스트링들의 선택된 세트들)은 Verase으로 상승하며(파형 600); Vs1은 Verase으로 상승하며(파형 600); Vsgs(선택된 서브-블록)은 Vsg이며(파형 606); Vsgs(비선택된 서브-블록)는 플로팅되며(파형 604); Vsgd(선택된 서브-블록)는 Vsg이며(파형 606); Vsgd(비선택된 서브-블록)는 플로팅되며(파형 604); 선택된 워드 라인들은 플로팅되며(파형 614); 그리고 비선택된 워드 라인들은 플로팅된다(파형 616).

소거 단계(EP)는 도 6a 내지 6e에서 시간 간격(t6-t9)에 대응한다. 스텝(534)에서, 소거 단계는 전압을 다음과 같이 설정한다: Vbl(NAND 스트링들의 선택된 세트들)는 Verase이며(파형 600); Vsl은 Verase이며(파형 600); Vsgs(선택된 서브-블록)는 Vsg이며(파형 606); Vsgs(비선택된 서브-블록)는 플로팅되며(파형 604); Vsgd(선택된 서브-블록)는 Vsg이며(파형 606); Vsgd(비선택된 서브-블록)는 플로팅되며(파형 604); 선택된 워드 라인들은 0V로 구동되며(파형 614); 그리고 비선택된 워드 라인들은 플로팅된다(파형 616).

Vsgs는 소오스측 선택 게이트 전압이며, Vsgd는 드레인측 선택 게이트 전압이다.

예컨대, Vsg는 약 5-15 V일 수 있고, Verase는 약 15-25 V일 수 있다. 준비 단계에서, 만약 Vsl가 Vsgs와 거의 동일하면 본질적으로 어떠한 GIDL도 SGS 트랜지스터로부터 발생하지 않을 것이다. SGS 트랜지스터로부터 GIDL을 발생하기 위해, 수 볼트(예컨대, 적어도 거의 4-6V)와 같은 실질적인 마진 만큼 Vsgs를 초과할 필요가 있다. 유사하게, Vbl가 Vsgd와 거의 동일하기 때문에, 본질적으로 어느 GIDL도 SGD 트랜지스터로부터 발생하지 않을 것이다. Vbl은 SGD 트랜지스터로부터 GIDL을 발생하도록 실질적인 마진만큼 Vsgd을 초과할 필요가 있다.

특히, 선택 게이트에서의 GIDL 전류는 선택 게이트의 드레인 전압(Vd)과 게이트 전압(Vg) 사이의 바이어스 차이(Vdg=Vd-Vg)에 의해 결정된다. GIDL 전류 밀도는 J=A*Es*exp(-B/Es)로 모델링되며, 여기에서, Es는 표면에서의 횡방향 전자장이며, 그리고 Es=(Vdg+C)/Tox이다. 따라서, J=A'*(Vdg+C)*exp(-B'(Vdg+C))이며, 여기에서 A', B' 및 C는 몇몇 물리적인 파라미터들에 의해 결정된 상수이다. 일반적으로, 상당한 GIDL 전류를 획득하기 위해 선택 게이트에 있어서 Vdg≫Vth이다. 하나의 구성에 있어서, 약 1 msec의 소거 펄스폭에 대해 Vdg > 4-6 V 또는 4-8 V가 필요하다. Vdg가 낮으면, GIDL은 무시해도 될 정도이며 소거를 유발하도록 금지 채널을 충전할 수 없다.

Vbody(도 6c에서의 파형 608)는 선택된 NAND 스트링의 바디(폴리실리콘 바디)의 전위를 나타낸다. 이 바디는 준비 단계에서 초기 레벨로 고속하게 충전된다. 충전 단계에서 GIDL의 고 레벨이 발생되며, 이 바디는 고 레벨까지 충전된다. 비선택된 NAND 스트링에 대해서, Vbody는 마찬가지로 충전되지 않고, 약 O V와 선택된 NAND 스트링들에 있어서의 초기 레벨사이에 존재할 수 있다. 워드 라인들의 플로팅으로 인해 단일 값을 사용하여 전체 바디의 바디 전위를 설명하기는 어렵다. 이 바디는 전자 풀(electron pool)로서 생각될 수 있으므로, Vsg+1 V가 비트 라인과 소오스 라인 둘다에 인가되고, Vsg가 SGS 및 SGD 선택 게이트들에 인가될 때, 상기 바디의 전위가 증가하도록 전자들이 비트라인 및 소오스 라인으로 흐르기 시작한다. 그러나, 상기 바디내에서 더이상 전자 공급이 없으므로 전자들이 고속하게 고갈되어서, 상기 바디 전위가 더이상 증가하지 않을 것이다. 이는 충전 상태에서의 선택된 NAND 스트링들의 바디와는 다르며, 여기서 GIDL-생성된 홀들은 채널로 밀려들어서 전체 바디 전위를 상승시킨다.

Vth(도 6d에서의 파형 612)는 선택된 메모리 셀의 임계 전압이다. 그것은 A, B 또는 C 상태에서 몇몇 비제로(non-zero) 레벨(예컨대, 0V 보다 높은 아마도 1-6 V)에 있다. Vwl-selected(도 6e에서의 파형 614)는 소거될 하나 이상의 선택된 메모리 셀과 통신하는 선택된 워드 라인(예컨대, 워드 라인층 또는 부분)의 전압이다. Vwl-unselected(도 6e에서의 파형 616)는 소거되는 것으로부터 금지되는 하나 이상의 비선택된 메모리 셀들과 통신하는 비선택된 워드 라인(예컨대, 워드 라인 층 또는 부분)의 전압이다.

충전 단계에서, 양측 소거를 위해 Vsl 및 Vbl는 t3-t8에서 Verase로 스텝업된다(파형 600). 결과적으로, Vdg(SGD 또는 SGS 선택 게이트들의 드레인-게이트 전압)은 GIDL이 SGS 또는 SGD 선택 게이트들에서 발생하도록 충분해 높게 증가하여 바디를 충전시킨다(Vbody). Verase은 소거 전압일 것으로 생각된다 - 그것은 GIDL의 상당량이 소망의 시간량으로 소망의 양만큼 상기 바디를 충전시키도록 Vsg보다 충분히 높다. 실무에 있어서, 언급한 바와 같이, Verase는 적어도 약 4-6 V 그리고 아마도 약 10-15 V 만큼 Vsg를 초과할 수 있다. Verase는 언급한 바와 같이 약 15-25 V의 범위를 취할 수 있다.

Vbody는 Verase와 유사한 크기, 아마도 0-2 V보다 낮은 값일 수 있다. Vbody의 상승은 Vwl-selected 및 Vwl-unselected이 Vbody와 함께 상승하도록 플로팅 워드 라인들에 결합된다. Vwl-selected 및 Vwl-unselected은 Vbody와 유사한 크기(아마도, Vbody보다 약간 낮은 크기)일 수 있다.

소거 단계에서, Vwl-selected는 홀들을 전하 트래핑 층에 추가하기 위해 t6-t7에서 0 V와 같은 저 레벨로 구동되어서 파형(612)으로 표시된 바와 같이 선택 메모리 셀들의 Vth를 낮춘다. Vwl-unselected는 홀들이 비선택된 메모리 셀들에 대한 전하 트래핑 층에 추가되지 않도록 계속해서 플로팅된다.

도 5c는 도 5a의 스텝(526)(일측 소거)의 세부사항을 도시한다. 스텝(540)에서 준비 단계는 전압들을 다음과 같이 설정한다: Vbl(NAND 스트링의 선택된 설정들)는 Vss로부터 Vsg로 상승하며(파형 600); Vbl(NAND 스트링들의 금지된 설정들)은 Vsg+Δ(파형 602)이며; Vsl(모든 NAND 스트링들에 공통)은 Vsg+Δ(파형 602)이며; Vsgs(선택된 서브-블록)은 Vsg이며(파형 606); Vsgs(비선택된 서브-블록)는 플로팅되며(파형 604); Vsgd(선택된 서브-블록)은 Vss으로부터 Vsg로 상승하며(파형 606); Vsgd(비선택된 서브-블록)은 플로팅되며(파형 604); 선택된 워드 라인들은 플로팅되며(파형 614); 비선택된 워드 라인들은 플로팅된다(파형 616).

스텝(542)에서, 충전 단계는 전압들을 다음과 같이 설정한다: Vbl(NAND 스트링들의 선택된 세트들)은 Verase으로 상승하며(파형 600); Vbl(NAND 스트링들의 금지된 세트들)은 Vsg+Δ이며(파형 602); Vsl은 Vsg+Δ이며(파형 602); Vsgs(선택된 서브-블록)은 Vsg이며(파형 606); Vsgs(비선택된 서브-블록)는 플로팅되며(파형 604); Vsgd(선택된 서브-블록)은 Vsg이며(파형606); Vsgd (비선택된 서브-블록)는 플로팅되며(파형 604); 선택된 워드 라인들은 플로팅되며(파형 614); 그리고 비선택된 워드 라인들은 플로팅된다(파형 616).

스텝 544에서, 소거단계는 다음과 같이 전압들을 설정한다: Vbl(NAND 스트링들의 선택된 세트들)은 Verase이며(파형 600); Vbl(NAND 스트링들의 금지된 세트들)은 Vsg+Δ이며(파형 602); Vsl은 Vsg+Δ이며(파형 602); Vsgs(선택된 서브-블록)는 Vsg이며(파형 606); Vsgs(비선택된 서브-블록)는 플로팅되며(파형 604); Vsgd(선택된 서브-블록)는 Vsg이며(파형 606); Vsgd(비선택된 서브-블록)는 플로팅되며(파형 604); 선택된 워드 라인들은 0V로 구동되며(파형 614); 그리고, 비선택된 워드 라인들은 플로팅된다(파형 616).

일측 소거동안, 파형 602에 의해 표시된 바와 같이 Vsl=Vsg+Δ이다. 또한, NAND 스트링들의 금지된 세트에 있어서 Vbl=Vsg+Δ이다(파형 602). Vbl= Vsg+Δ 또는 몇몇 다른 저전압이 소거-금지 전압으로 생각되며- 그 전압은 GIDL의 상당량이 상기 바디를 충전하도록 Vsg보다 충분히 높지 않다. 금지된 비트 라인들 및 소오스 라인들에 대해서 Vsg+Δ(여기서, Δ(델타)는 약 0 - 2 V임)를 인가함으로써, 다양한 이점들이 달성된다. 첫째, 본질적으로 NAND 스트링 상의 금지된 비트 라인측 및 소오스 라인 측에서 어떠한 GIDL도 발생하지 않을 것이다. 보다 좋은 선택 데이트 컷오프(cut off)가 달성된다. 둘째, 금지된 NAND 스트링들에 있어서, SGD 및 SGS가 컷오프되도록 Vsg+Δ가 충분히 높아서, 누설이 최소화된다. 셋째, Vsg+Δ는 금지된 NAND 스트링들에서 어떠한 소거 유발을 회피하도록 충분히 낮다. 다른 접근 방식들이 가능하지만, 덜 유리할 수 있다. 예컨대, O V와 같은 저전압을 금지된 비트 라인에 인가하는 동안 소오스 라인 및 SGS 선택 게이트를 플로팅하는 것은 선택 비트 라인으로부터 금지된 비트 라인으로의 직접 누설 경로를 유발할 수 있다.

일측 소거에 있어서 선택된 NAND 스트링들의 드레인 단부에서만 GIDL이 발생하기 때문에, Vbody는 GIDL이 선택된 NAND 스트링들의 드레인 단부 및 소오스 단부 둘다에서 발생할 때에 비해 약간 보다 느리게 충전할 수 있으나, 이는 소거 동작을 충분히 악화시키지는 않는다.

도 6a 내지 도 6e는 공통 시간 축을 가지나, 시간 증분들은 반드시 동일하게 간격을 둘 필요는 없으며, 도면들은 반드시 일정비율로 되지 않는다.

도 7a - 7c는 소거 동작의 소거-검증 반복의 검증 부분에서의 전압들을 도시한다. 검증 부분 동안에, NAND 스트링들의 선택된 세트들은 감지 회로를 이용하여서 감지되어서, 선택된 메모리 셀들의 임계전압들이 소거-검증 테스트를 통과했는지를 판단한다. 감지 동안에, Vbl는 감지 전압인 Vsense(도 7a에서의 파형 700)로 설정된다. Vsgs 및 Vsgd(도 7b에서의 파형 702)는 그것들을 전도성이 되게 하는 Vsg와 같은 레벨로 설정된다. Vsgs 및 Vsgd는 동일 레벨 또는 다른 레벨로 설정될 수 있다. Vwl-unselected(도 7c에서의 파형 704)는 비선택된 메모리 셀들을 전도 상태로 만들도록 충분히 높은 레벨, 예컨대 8 V로 설정된다. Vwl-selected(도 7c에서의 파형 706)는 Vv-erase로 설정된다. NAND 스트링에 연결된 감지 회로는 NAND 스트링이 전도 상태에 있는 지를 감지하며, 이 전도 상태는 NAND 스트링의 선택된 메모리 셀들이 소거되었으며 이에 따라 소거-검증 테스트를 통과한다는 것을 나타낸다.

하나의 접근 방식에 있어서, 검증 부분은 한번에 하나의 서브-블록내의 선택된 NAND 스트링들에 대한 소거-검증 테스트를 수행하는 것을 포함한다. 예컨대, 도 2a에 있어서, 서브-블록(201)내의 NAND 스트링들은 검증될 수 있다. 일반적으로, 각 NAND 스트링은 다른 NAND 스트링들과 별도로 검증되며, 이 검증은 서브-블록 내의 서로 다른 NAND 스트링들에 대해서 동시에 발생한다. 다음, 서브-블록(202) 내의 NAND 스트링들이 검증된다. 각 서브-블록내의 NAND 스트링들은 서브-블록(206)내의 NAND 스트링들이 검증되었을 때까지 검증되며, 이때에 블록이 검증되었으며, 소거-검증 반복의 바로 그 부분이 종료되었다.

도 7a 내지 도 7c는 공통 시간 축(도 6a 내지 도 6e의 시간 축과 다름)을 갖지만, 시간 증분들은 반드시 동일하게 공간을 두고 있지 않으며, 도면들은 반드시 일정한 비율로 되어 있지 않다.

도 8a는 관련 드라이버들을 나타내는, 도 1d와 일치하는 직선형 NAND 스트링들을 갖는 3D 비휘발성 메모리 디바이스의 워드라인 층들의 상면도를 도시한다. 이 구성에 있어서, NAND 스트링은 단지 하나의 열을 가지며, 소오스측 선택 게이트는 U형 NAND 스트링에서와 같이 상부 대신에 열의 하부상에 있다. 더욱이, 블록의 주어진 레벨은 층의 메모리 셀들 각각에 연결되는 하나의 워드라인 층을 갖는다. 예컨대, BLK0B는 WL0B-DR에 의해 구동되는 워드 라인층(WL0B)을 가지며, BLKIB는 WLBl-DR에 의해 구동되는 워드 라인층(WLIB)을 갖는다. 예시적인 슬릿(802)과 같은 다수의 슬릿들이 또한, 사용될 수 있다. 이들 절연재로 충전된 슬릿들은 제조 공정에 사용되어서, 도핑되지 않은 폴리실리콘층들이 웨트 웨칭(wet etching)에 의해 제거되고 유전체가 교대 유전체층들을 형성하기 위해 증착될 때 스택을 위해 구조적인 지지를 제공한다.

파선(800)은 도 8f의 횡단면도에 도시된 열들(C0 내지 C6)을 통해 연장된다. 각 블록은 BLK0B내의 서브-블록들(804 내지 809) 및 BLK1B내의 서브-블록들(810 내지 815)과 같은, 메모리 셀들 열들의 서브-블록들을 포함할 수 있다.

도 8b는 드레인측 선택 게이트 라인들 및 관련 드라이버들을 나타내는, 도 8a의 3D 비휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시한다. 예컨대, 이는 도 8f의 층(SGD)을 나타낼 수 있다. 개별 드레인측 선택 게이트 라인, 예컨대 전도성 라인 또는 경로는 메모리 셀들 열의 각 행과 관련될 수 있다. 예컨대, BLK0B는 선택 게이트 드라이버들(SGD0-DR 내지 SGD5-DR)에 의해 각각 구동되는 선택 게이트 라인들(826 내지 831)을 포함한다. BLK1B는 선택 게이트 드라이버들(SGD6-DR 내지 SGD11-DR)에 의해 각각 구동되는 선택 게이트 라인들(826 내지 831)을 포함한다. 선택 게이트 드라이버들은 선택 게이트 라인들에 전압 파형들과 같은 신호들을 제공한다.

도 8c는 소오스측 선택 게이트 라인들 및 관련 드라이버들을 나타내는, 도 8a의 3D 비휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시한다. 예컨대, 이는 도 8f의 층(SGS)을 나타낼 수 있다. 개별 소오스측 선택 게이트 라인, 예컨대 전도성 라인 또는 경로는 메모리 셀들 열들의 각 행과 관련된다. 예컨대, BLK0B는 선택 게이트 드라이버들(SGS0B0-DR 내지 SGS05B-DR)에 의해 각각 구동되는 선택 게이트 라인들(840 내지 846)을 포함한다. BLK1B는 선택 게이트 드라이버들(SGS1B0-DR 내지 SGS1B5-DR)에 의해 각각 구동되는 선택 게이트 라인들(846 내지 851)을 포함한다. 선택 게이트 드라이버들은 전압 파형들과 같은 신호들을 선택 게이트 라인들에 제공한다.

도 8d는 소오스 라인들 및 관련 드라이버들을 나타내는, 도 8a의 3D 비휘발성 메모리 디바이스의 소오스 라인층의 상면도를 도시한다. 예컨대, 이는 도 8f의 층(SL)을 나타낼 수 있다. 소오스 라인(예컨대, 전도성 라인 또는 경로)는 도면에서 수평라인으로 연장되는 메모리 셀들 열들의 세트와 관련된다. 소오스 라인은 서로 측방으로 인접한 복수의 블록들을 통해 연장된다. 소오스 라인은 NAND 스트링의 소오스측 단부(예컨대, NAND 스트링의 수직 채널 또는 바디)에 연결된다. 예컨대, 소오스 라인들(861 내지 875)은 소오스 라인 드라이버(SL-DR)에 의해 구동된다. 소오스 라인 드라이버는 전압 파형과 같은 신호를 NAND 스트링들의 소오스측 단부들에 제공한다.

도 8e는 비트 라인들과 BLKOB 및 BLK1B에 대한 관련 드라이버를 나타내는, 도 8a의 3D 비휘발성 메모리 디바이스의 비트 라인 층의 상면도를 도시한다. 예컨대, 이는 도 8f의 층(BL)을 나타낼 수 있다. 비트 라인(예컨대, 전도성 라인 또는 경로)은 도면에서 수평 라인으로 연장되는 메모리 셀들 열들의 세트와 관련된다. 비트 라인은 서로 측방으로 인접한 복수의 블록들을 통해 연장된다. 비트 라인은 NAND 스트링의 드레인측 단부(예컨대, NAND 스트링의 수직 채널 또는 바디)에 연결된다. 예컨대, 비트 라인들(881 내지 895)은 비트 라인 드라이버들(BLO-DR 내지 BL14-DR)에 의해 각각 구동된다. 비트 라인 드라이버들은 전압 파형들과 같은 신호들을 NAND 스트링들의 드레인측 단부들에 제공한다.

도 8f는 도 8a의 NAND 스트링들의 setBO의 라인(800)에 따른, 도 8a의 3D 비휘발성 메모리 디바이스의 블록의 횡단면도를 도시한다. NAND 스트링들(NSB0 내지 NSB5)에 각각 대응하는 메모리 셀들 열들은 다층 스택으로 도시된다. 스택(877)은 기판(101), 기판 상의 절연막(109), 및 소오스 라인(863)의 부분을 포함한다. 서브-블록내의 추가적인 직선형 NAND 스트링들이 단면도로 도시된 NAND 스트링들의 전방 및 후방으로, 예컨대 x-축을 따라 연장되는 것을 상기하자. NAND 스트링들(NSB0 내지 NSB5)은 서로 다른 서브-블록에서 각각이지만, NAND 스트링들의 공통 세트(SetBO)내에 있다. NSB0는 소오스 단부(803) 및 드레인 단부(801)를 가진다. 도 8a에서의 슬릿(802)은 또한 다른 슬릿들과 함께 도시된다. 비트 라인(BLB0)의 일부가 또한, 도시된다. 파선들은, 더욱 하기에 논의된 바와 같이, 메모리 셀들 및 선택 게이트들을 도시한다.

도 9는 도 8f에서의 SetBO와 같은 NAND 스트링들의 예시적인 세트내의 메모셀 들의 배치를 도시한다. NAND 스트링들(NSB0 내지 NSB5)이 도시된다. 위에 사용된 바와 유사한 표기법이 제공된다. 소거 프로세스에서, WL3의 메모리셀들 모두(즉, MC3,0 내지 MC3,5)는 소거되기 위해 선택된다. WL0-WL2, WL4 및 WL4의 메모리 셀들이 비선택된다.

따라서, 일실시예에서, 3D 스택 비휘발성 메모리 디바이스는 (1) 기판과; (2) 상기 기판에 의해 수반되고, 복수의 메모리 스트링들 세트를 포함하는 스택 비휘발성 메모리 셀 어레이 - 상기 복수의 메모리 스트링들 세트 각각은 상기 메모리 스트링의 드레인 단부와 상기 메모리 스트링의 소오스 단부 사이에 복수의 메모리 셀들을 포함한다 - 와; (3) 복수의 비트 라인들 - 상기 메모리 스트링들의 각 세트에 있어서, 상기 복수의 비트 라인들의 각 비트 라인은 상기 메모리 스트링들의 세트내의 각 메모리 스트링의 드레인 단부에 연결된다 - 과; (4) 상기 메모리 스트링들의 세트들 각각의 적어도 하나의 메모리 스트링의 소오스 단부에 연결된 적어도 하나의 소오스 라인과; 그리고 (5) 스택 비활성 메모리 셀 어레이, 상기 복수의 비트 라인들 및 복수의 소오스 라인들과 통신하는 적어도 하나의 제어 회로를 포함하며, 상기 적어도 하나의 제어 회로는 (a) 상기 메모리 스트링들의 복수의 세트들에 대한 소거 동작에서 하나의 소거-검증 반복을 수행하기 위해, 소거 전압을 복수의 비트 라인들의 각 비트 라인에 인가하고, 이어서 메모리 스트링들 세트들중 적어도 하나가 세트 소거-검증 조건에 도달하는 지를 판단하며, 상기 메모리 스트링들 세트들 중 상기 적어도 하나는 상기 비트 라인들의 적어도 하나에 연결되며, 그리고 (b) 소거 동작에서 다음번 소거-검증 반복을 수행하기 위해 (i) 상기 메모리 스트링들 세트들 중 상기 적어도 하나가 상기 세트 소거-검증 조건에 도달하면, 상기 복수의 비트 라인들 중 상기 적어도 하나의 비트 라인이 아닌 상기 복수의 비트 라인들 중 나머지 비트 라인들에 소거 전압을 인가하고, 소거-금지 전압을 상기 비트 라인들중 적어도 하나에 인가하며, 그리고 (ii) 상기 메모리 스트링들 세트들 중 상기 적어도 하나가 상기 세트 소거-검증 조건에 도달하지 않으면, 소거 전압을 복수의 비트 라인들의 각 비트 라인에 인가한다.

다른 실시예에서, 3D 스택 비휘발성 메모리 디바이스에서 소거 동작을 수행하는 방법은, (1) 스택 비휘발성 메모리 셀 어레이에 대한 상기 소거 동작의 적어도 하나의 소거-검증 반복을 수행하는 단계 - 상기 스택 비휘발성 메모리 셀 어레이는 복수의 메모리 스트링들 세트들을 포함하며, 각 메모리 스트링은 상기 메모리 스트링의 드레인 단부와 상기 메모리 스트링의 소오스 단부 사이에 복수의 메모리 셀들을 포함하며, 상기 메모리 스트링들의 각 세트의 상기 메모리 스트링들의 드레인 단부들은 복수의 비트 라인들의 각각의 비트 라인에 연결되며, 상기 메모리 스트링들의 소오스 단부들은 적어도 하나의 소오스 라인에 연결되며, 상기 적어도 하나의 소거-검증 동작의 각 소거-검증 반복은 적어도 상기 드레인 단부들로부터 상기 메모리 스트링들 각각의 바디를 충전하며 - 와; (2) 상기 비트 라인들중 적어도 하나에 연결된 상기 메모리 스트링들 세트들 중 적어도 하나가 세트 소거-검증 조건에 도달하는 지를 판단하는 단계와; 그리고 (3) 상기 소거 동작의 다음번 소거-검증 반복을 수행하는 단계를 포함하며, (a) 만약 메모리 스트링들 세트들 중 상기 적어도 하나가 세트 소거-검증 조건에 도달하면, 상기 소거 동작의 다음번 소거-검증 반복은 나머지 비트 라인들에 연결된 각각의 메모리 스트링의 드레인 단부들로부터, 상기 비트 라인들 중 상기 적어도 하나가 아닌 상기 복수의 비트 라인들 중 나머지 비트 라인들에 연결된 각 메모리 스트링의 바디를 충전하고, 상기 비트 라인들 중 상기 적어도 하나에 연결된 각 메모리 스트링의 바디는 충전하지 않으며, 그리고 (b) 만약 상기 메모리 스트링들 세트들중 상기 적어도 하나가 세트 소거-검증 조건에 도달하지 않으면, 소거 동작의 상기 다음번 소거-검증 반복은 적어도 드레인 단부들로부터 메모리 스트링들 각각의 바디를 충전한다.

다른 실시예에서, 3D 스택 비휘발성 메모리 디바이스는 (1) 기판과; (2) 상기 기판에 의해 수반되고, 복수의 메모리 스트링들 세트를 포함하는 스택 비휘발성 메모리 셀 어레이 - 상기 복수의 메모리 스트링들 세트 각각은 상기 메모리 스트링의 드레인 단부와 상기 메모리 스트링의 소오스 단부 사이에 복수의 메모리 셀들을 포함한다 - 와; (3) 복수의 비트 라인들 - 상기 메모리 스트링들의 각 세트에 있어서, 상기 복수의 비트 라인들의 각 비트 라인은 상기 메모리 스트링들의 세트내의 각 메모리 스트링의 드레인 단부에 연결된다 - 과; (4) 상기 메모리 스트링들의 세트들 각각의 적어도 하나의 메모리 스트링의 소오스 단부에 연결된 적어도 하나의 소오스 라인과; 그리고 (5) 스택 비활성 메모리 셀 어레이, 상기 복수의 비트 라인들 및 복수의 소오스 라인들과 통신하는 적어도 하나의 제어 회로를 포함하며, 상기 적어도 하나의 제어 회로는 (a) 메모리 스트링들의 복수의 세트들에 대한 소거 동작에서 하나의 소거-검증 반복을 수행하기 위해, 소거 전압을 복수의 비트 라인들의 각 비트 라인에 인가하고, 소거 전압을 적어도 하나의 소오스 라인에 인가하고, 이어서 메모리 스트링들 세트들중 적어도 하나가 세트 소거-검증 조건에 도달하는 지를 판단하며, 상기 메모리 스트링들 세트의 적어도 하나는 비트 라인들중 적어도 하나에 연결되고, 그리고 (b) 소거 동작 시에 다음 소거-검증 상호 작용을 수행하기 위해, (i) 만일 상기 메모리 스트링들 세트들 중 적어도 하나가 세트 소거-검증 조건에 도달하면, 비트라인들 중 상기 적어도 하가 아닌 복수의 비트 라인들의 나머지 비트 라인들에 소거 전압을 인가하고, 비트 라인 소거-금지 전압을 상기 비트 라인들중 상기 적어도 하나에 인가하고, 소오스 라인 소거-금지 전압을 상기 적어도 하나의 소오스 라인에 인가하며, 그리고 (ii) 만약 상기 메모리 스트링들 세트들 중 상기 적어도 하나가 상기 세트 소거-검증 조건에 도달하지 않으면, 소거 전압을 상기 복수의 비트 라인들의 각 비트 라인에 인가한다.

본 발명의 상기의 상세한 설명은 예시 및 설명을 목적으로 제공되었다. 그것은 본 발명을 개시된 정밀한 형태로 철저하게 하거나 제한하고자 하는 것은 아니다. 상기 지적을 고려하면 많은 변경들 및 변형들이 가능하다. 상기한 실시예들은 본 발명의 원리들 및 그것의 실제 응용을 가장 잘 설명하기 위해 선택됨으로써 당업자로 하여금 의도된 특별한 사용에 적합한 다양한 실시예들에 있어서 그리고 다양한 변형예들에 의해 본 발명을 가장 잘 활용할 수 있게 한다. 본 발명의 범위는 여기에 첨부된 청구범위에 의해 한정되는 것으로 의도되었다.

Claims

기판(101)과;
상기 기판에 의해 수반되고, 복수의 메모리 스트링들 세트(NSA0 내지 NSA5, NSB0 내지 NSB5) - 상기 복수의 메모리 스트링들 각각은 이 메모리 스트링의 드레인 단부(278, 306)와 메모리 스트링의 소오스 단부(302, 304) 사이에 복수의 메모리 셀들(MC0,0 내지 MC6,11)을 포함한다 - 를 포함하는 스택 비휘발성 메모리 셀 어레이(150)와;
복수의 비트 라인들(BLA0 내지 BLAn, BLB0 내지 BLBn) - 상기 메모리 스트링들의 각 세트에 있어서, 상기 복수의 비트 라인들의 각 비트 라인은 상기 메모리 스트링들 세트내의 각 메모리 스트링의 상기 드레인 단부에 연결됨 - 과;
상기 메모리 스트링들 세트들 각각의 적어도 하나의 메모리 스트링의 소오스 단부에 연결된 적어도 하나의 소오스 라인(SLA0 내지 SLA2, SLB0 내지 SLBn)과;
상기 스택 비활성 메모리 셀 어레이, 상기 복수의 비트 라인들 및 상기 적어도 하나의 소오스 라인들과 통신하는 적어도 하나의 제어 회로(110, 112, 114, 116, 140, 150, 160, 165)를 포함하며,
상기 적어도 하나의 제어 회로는:
상기 메모리 스트링들의 복수의 세트들에 대한 소거 동작에서 하나의 소거-검증 반복(iteration)(EV0 내지 EV7)을 수행하기 위해, 소거 전압을 상기 복수의 비트 라인들의 각 비트 라인에 인가하고, 이어서 상기 메모리 스트링들 세트들중 적어도 하나가 세트 소거-검증 조건에 도달하는 지를 판단하며, 상기 메모리 스트링들 세트들중 상기 적어도 하나는 상기 비트 라인들중 적어도 하나에 연결되며, 그리고
상기 소거 동작 시에 다음번 소거-검증 반복을 수행하기 위해, (i) 만약 상기 메모리 스트링들 세트들 중 상기 적어도 하나가 상기 세트 소거-검증 조건에 도달하면 상기 복수의 비트 라인들 중 상기 적어도 하나가 아닌 상기 복수의 비트 라인들중 나머지 비트 라인들에 소거 전압을 인가하고, 소거-금지 전압을 상기 비트 라인들중 상기 적어도 하나에 인가하며, 그리고 (ii) 만약 상기 메모리 스트링들 세트들 중 상기 적어도 하나가 상기 세트 소거-검증 조건에 도달하지 않으면 소거 전압을 상기 복수의 비트 라인들의 각 비트 라인에 인가하는 것을 특징으로 하는 3D 스택 비휘발성 메모리 디바이스.
제 1 항에 있어서,
상기 소거 전압은 초기 저 레벨(Vsg) 및 후속 피크 레벨(VeraseO 내지 Verase7)을 포함하며,
상기 소거-금지 전압은 0-2 V의 마진(Δ) 만큼 상기 초기 저 레벨을 초과하는 것을 특징으로 하는 3D 스택 비휘발성 메모리 디바이스.
제 1 항 또는 제 2 항에 있어서,
상기 복수의 메모리 스트링들 세트들은 블록(BLKO, BLK1, BLKOA, BLK1A, BLKOB, BLK1B) 내에 있으며,
상기 블록이 블록 소거-검증 조건에 부합할 때 상기 적어도 하나의 제어 회로는 상기 소거 동작을 종료하며, 상기 블록 소거-검증 조건은 단지 특정수의 메모리 스트링들이 소거-검증 테스트를 통과하지 못했을 때만 부합되는 되는 것을 특징으로 하는 3D 스택 비휘발성 메모리 디바이스.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 적어도 하나의 제어 회로가 상기 메모리 스트링들 세트들 중 하나에 있는 적어도 하나의 메모리 스트링이 소거-검증 테스트를 통과함을 판단할 때, 상기 메모리 스트링들 세트들 중 상기 적어도 하나는 상기 세트 소거-검증 조건에 도달하는 것을 특징으로 하는 3D 스택 비휘발성 메모리 디바이스.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 비트 라인들은 서로 평행하게 연장되며, 상기 적어도 하나의 소오스 라인은 상기 비트 라인들에 대해서 횡으로(transversely) 연장되는 것을 특징으로 하는 3D 스택 비휘발성 메모리 디바이스.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
각 메모리 스트링은 U형 NAND 스트링을 포함하며;
상기 적어도 하나의 소오스 라인은 상기 메모리 스트링들 세트들 각각에 있어서 2개의 인접하는 메모리 스트링들의 상기 소오스 단부들에 연결되는 것을 특징으로 하는 3D 스택 비휘발성 메모리 디바이스.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 메모리 스트링들의 각 세트는 복수의 U형 NAND 스트링들을 포함하며,
상기 메모리 스트링들의 각 세트에 있어서, 상기 복수의 비트 라인들의 상기 각 비트 라인은 각 U형 NAND 스트링의 드레인 단부에 연결되는 것을 특징으로 하는 3D 스택 비휘발성 메모리 디바이스.
제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 각 메모리 스트링은 U형 NAND 스트링을 포함하며;
상기 각 U형 NAND 스트링은 메모리 셀들의 소오스측 열(C1, C2, C5, C6, C9, C10) 및 메모리 셀들의 드레인측 열(C0, C3, C4, C7, C8, C11)을 포함하는 것을 특징으로 하는 3D 스택 비휘발성 메모리 디바이스.
제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 소거 전압은 상기 복수의 비트 라인들의 각 비트 라인에 인가되며, 상기 적어도 하나의 제어 회로는 상기 메모리 스트링들의 각 세트 내의 하나 이상의 메모리 셀들을 소거하기 위해, 상기 하나 이상의 메모리 셀들의 제어 게이트 전압을 플로팅하고, 이어서 상기 제어 게이트 전압을 고정된 저레벨(lower fixed level)까지 구동(drive)하는 것을 특징으로 하는 3D 스택 비휘발성 메모리 디바이스.
제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
각 메모리 스트링은 상기 메모리 스트링의 드레인 단부에서 드레인측 선택 게이트(SGD0 내지 SGD5), 및 상기 메모리 스트링의 소오스 단부에서 소오스측 선택 게이트(SGS0 내지 SGS5)를 포함하며;
상기 하나의 소거-검증 반복동안, 상기 적어도 하나의 제어 회로는 소거 전압을 상기 적어도 하나의 소오스 라인에 인가하며; 그리고
상기 다음번 소거-검증 반복동안, 상기 메모리 스트링들 세트들 중 상기 적어도 하나가 상기 세트 소거-검증 조건에 도달하면, 상기 적어도 하나의 제어 회로는 상기 소오스측 선택 게이트들 각각의 전압(Vsg)을 구동하고 상기 적어도 하나의 소오스 라인에 소거-금지 전압을 인가하는 것을 특징으로 하는 3D 스택 비휘발성 메모리 디바이스.
3D 스택 비휘발성 메모리 디바이스에서 소거 동작을 수행하는 방법으로서,
스택 비휘발성 메모리 셀 어레이(150)에 대한 상기 소거 동작의 적어도 하나의 소거-검증 반복(EV0 내지 EV7)을 수행하는 단계 - 상기 스택 비휘발성 메모리 셀 어레이는 복수의 메모리 스트링들(NSA0 내지 NSA5, NSB0 내지 NSB5) 세트들을 포함하며, 각 메모리 스트링은 상기 메모리 스트링의 드레인 단부(278, 306)와 상기 메모리 스트링의 소오스 단부(302, 304) 사이에 복수의 메모리 셀들(MC0,0 내지 MC6,11)을 포함하며, 상기 메모리 스트링들의 각 세트의 상기 메모리 스트링들의 드레인 단부들은 복수의 비트 라인들(BLA0 내지 BLAn, BLB0 내지 BLBn)의 각각의 비트 라인에 연결되며, 상기 메모리 스트링들의 소오스 단부들은 적어도 하나의 소오스 라인(SLA0 내지 SLA2, SLB0 내지 SLBn)에 연결되며, 상기 적어도 하나의 소거-검증 동작의 각 소거-검증 반복은 적어도 상기 드레인 단부들로부터 상기 메모리 스트링들 각각의 바디(299)를 충전하며 - 와;
상기 비트 라인들중 적어도 하나에 연결된 상기 메모리 스트링들 세트들 중 적어도 하나가 세트 소거-검증 조건에 도달하는 지를 판단하는 단계와; 그리고
상기 소거 동작의 다음번 소거-검증 반복을 수행하는 단계를 포함하여 구성되며,
만약 상기 메모리 스트링들 세트들 중 상기 적어도 하나가 세트 소거-검증 조건에 도달하면, 상기 소거 동작의 다음번 소거-검증 반복은 나머지 비트 라인들에 연결된 각각의 메모리 스트링의 상기 드레인 단부들로부터, 상기 비트 라인들 중 적어도 하나가 아닌 상기 복수의 비트 라인들 중 나머지 비트 라인들에 연결된 각 메모리 스트링의 바디를 충전하며, 상기 비트 라인들 중 상기 적어도 하나에 연결된 각 메모리 스트링의 바디는 충전하지 않으며, 그리고 만약 상기 메모리 스트링들 세트들중 상기 적어도 하나가 상기 세트 소거-검증 조건에 도달하지 않으면, 상기 소거 동작의 다음번 소거-검증 반복은 적어도 상기 드레인 단부들로부터 상기 메모리 스트링들 각각의 바디를 충전하는 것을 특징으로 하는 방법.
제 11 항에 있어서,
상기 판단하는 단계는 상기 메모리 스트링들 세트들 중 상기 하나에서의 각 메모리 스트링이 소거-검증 테스트를 통과하는 지를 판단하는 것을 특징으로 하는 방법.
제 11 항 또는 제 12 항에 있어서,
상기 적어도 하나의 소거-검증 동작의 각 소거-검증 반복은 상기 메모리 스트링들 각각의 상기 드레인 단부들에 소거 전압을 인가함으로써 상기 메모리 스트링들 각각의 바디를 충전하며;
만약, 상기 메모리 스트링들 세트들중 상기 적어도 하나가 상기 세트 소거-검증 조건에 도달하면, 상기 다음번 소거-검증 반복은:
(c) 상기 나머지 비트 라인들에 연결된 각 메모리 스트링의 상기 드레인 단부들에 소거 전압을 인가함으로써 상기 나머지 비트 라인들에 연결된 각 메모리 스트링의 바디를 충전하며, 그리고
(d) 상기 비트 라인들 중 상기 적어도 하나에 연결된 각 메모리 스트링의 상기 드레인 단부들에 소거-금지 전압을 인가하고, 상기 비트 라인들 중 상기 적어도 하나에 연결된 상기 메모리 스트링들 각각의 소오스 단부에서 상기 소오스측 선택 게이트의 전압(Vsg)을 구동하는 것을 특징으로 하는 방법.
제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 메모리 스트링들 세트들 중 상기 적어도 하나가 상기 세트 소거-검증 조건에 도달하면 상기 다음번 소거-검증 반복을 수행하는 단계는, 상기 비트 라인들중 상기 적어도 하나에 연결된 상기 메모리 스트링들 각각의 상기 소오스 단부에서 소오스측 선택 게이트들을 플로팅하여 상기 비트 라인들 중 적어도 하나에 연결된 상기 메모리 스트링들 각각이 소거되지 않게 하는 것을 특징으로 하는 방법.
제 11 항 내지 제 14 항중 어느 한 항에 있어서,
적어도 하나의 상기 소거-검증 반복들의 각각의 소거-검증 반복은 상기 소오스 단부들로부터 상기 메모리 스트링들 각각의 바디를 충전하여서 상기 메모리 스트링들 각각이 양측 소거(two-sided erasure)되며;
상기 메모리 스트링들 세트들 중 적어도 하나가 상기 세트 소거-검증 조건에 도달하면 상기 다음번 소거-검증 반복은 상기 나머지 비트 라인들에 연결된 각 메모리 스트링의 바디를 충전하지 않아 상기 나머지 비트 라인들에 연결된 각 메모리 스트링은 일측 소거(one-sided erasure)되는 것을 특징으로 하는 방법.