KR20140147322A - 반도체 장치 및 그를 이용한 반도체 시스템 - Google Patents

반도체 장치 및 그를 이용한 반도체 시스템 Download PDF

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Abstract

데이터 전송 오류를 검출하여 전달하는 반도체 장치에 관한 것으로, 입력되는 데이터와 그에 대응하는 연산 코드를 입력받아 연산하여 상기 데이터의 전송 오류를 검출하기 위한 오류 검출부, 및 상기 데이터의 신호 전송 환경에 따라 상기 오류 검출부의 출력 신호인 오류 정보의 신호 형태를 변경하기 위한 신호 변경부를 구비하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그를 이용한 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 전송 오류를 검출하여 전달하는 반도체 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 외부 컨트롤러로부터 많은 수의 데이터를 입력받아 여러 가지 동작을 수행한다. 하지만, 데이터 전송 과정에서 오류가 발생하는 경우 반도체 장치는 원치않는 데이터를 전송받아야만 하며 이는 곧 반도체 장치의 신뢰성을 떨어뜨리는 결과를 초래한다. 요즈음 반도체 장치의 데이터 처리 속도가 점점 빨라짐에 따라 외부 컨트롤러로부터 전송받는 데이터의 양은 점점 많아지고 전송 속도는 점점 빨라지고 있는 상황에서 데이터 전송 과정에서 발생하는 오류의 개수는 점점 늘어나고 있다. 따라서, 이를 해결하기 위한 방안들이 연구되고 있으며, 그중 하나가 CRC(Cyclic Redundancy Check) 코드를 이용하는 방법이다.
CRC 코드는 외부 컨트롤러에서 전송하고자 하는 데이터에 의하여 생성되는 코드로써, 외부 컨트롤러는 전송하고자하는 데이터와 함께 이 코드를 반도체 장치로 전송한다. 그러면 반도체 장치는 이렇게 전송된 데이터와 CRC 코드를 연산하여 결과를 도출하는데, 이 결과를 통해 데이터 전송 과정에서 발생하는 오류를 검출하는 것이 가능하다.
도 1 은 기존 반도체 시스템을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 시스템은 컨트롤러(110)와 반도체 장치(120)를 구비한다.
컨트롤러(110)는 전송하고자 하는 데이터(DAT)와 데이터(DAT)에 대응하는 연산 코드(CRC)를 반도체 장치(120)로 전송한다. 반도체 장치(120)는 데이터(DAT)와 연산 코드(CRC)를 연산하여 데이터 전송 과정에서 발생하는 오류를 검출한다. 반도체 장치(120)는 이렇게 검출된 오류 정보(INF_ERR)를 컨트롤러(110)로 전달하며, 컨트롤러(110)는 오류 정보(INF_ERR)를 통해 만약 해당 데이터를 전송하는데 있어서 오류가 발생했다고 인지하는 경우 해당 데이터를 반도체 장치(120)로 다시 전송한다.
요즈음, 반도체 장치는 공정적으로나 설계적으로 빠르게 발전하고 있다. 반도체 장치의 크기는 점점 작아지고 있으며, 사용하는 전원은 점점 낮아지고 있다. 이와 동시에 반도체 장치의 동작 속도는 점점 빨라지고 있다. 반도체 장치의 이러한 발전은 보다 적은 전력을 사용하여 보다 많은 데이터를 보다 빠르게 처리할 수 있는 환경을 제공해 주었다. 하지만, 이러한 저전력, 고속 동작 환경은 노이즈에 쉽게 노출되기 때문에 이를 보완하기 기술들이 연구되어야만 한다.
신호 전송시 발생하는 오류를 검출하여 이를 안정적으로 전달할 수 있는 반도체 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 장치는, 입력되는 데이터와 그에 대응하는 연산 코드를 입력받아 연산하여 상기 데이터의 전송 오류를 검출하기 위한 오류 검출부; 및 상기 데이터의 신호 전송 환경에 따라 상기 오류 검출부의 출력 신호인 오류 정보의 신호 형태를 변경하기 위한 신호 변경부를 구비할 수 있다.
바람직하게, 상기 신호 변경부는, 상기 오류 검출부의 출력 신호에 응답하여 예정된 펄스 폭의 상기 오류 정보를 생성하기 위한 펄스 생성부; 및 상기 신호 전송 환경에 따라 상기 오류 정보의 펄스 폭을 제어하기 위한 제어 신호를 생성하는 제어 신호 생성부를 구비할 수 있다.
본 발명의 다른 실시예에 따른 반도체 시스템은, 입력되는 데이터와 그에 대응하는 연산 코드를 입력받아 상기 데이터의 전송 오류를 검출하여 오류 정보를 각각 생성하기 위한 다수의 반도체 장치; 상기 데이터 및 상기 연산 코드를 상기 다수의 반도체 장치에 제공하며, 공통 전송 라인을 통해 입력되는 상기 오류 정보를 입력받아 상기 데이터를 재전송하기 위한 컨트롤러; 및 상기 공통 전송 라인의 로딩 값을 검출하여 제어 신호를 생성하기 위한 로딩 값 검출부를 구비하되, 상기 다수의 반도체 장치 각각은 상기 제어 신호에 응답하여 상기 오류 정보의 신호 형태를 변경하는 것을 특징으로 할 수 있다.
바람직하게, 상기 다수의 반도체 장치 각각에 대응하는 오류 정보는 상기 공통 전송 라인을 통해 순차적으로 전달되는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 멀티 칩 패키지는, 관통 비아로 연결된 다수의 반도체 칩을 구비하는 멀티 칩 패키지에 있어서, 상기 다수의 반도체 칩 각각은, 입력되는 데이터와 그에 대응하는 연산 코드를 입력받아 상기 데이터의 전송 오류를 검출하여 오류 정보를 생성하기 위한 오류 검출부; 해당 반도체 칩의 칩 아이디를 생성하기 위한 칩 아이디 생성부; 상기 칩 아이디 생성부에서 생성되는 칩 아이디와 예정된 칩 아이디를 비교하여 제어 신호를 생성하기 위한 칩 아이디 비교부; 및 상기 제어 신호에 응답하여 상기 오류 정보의 신호 형태를 변경하기 위한 신호 변경부를 구비할 수 있다.
바람직하게, 상기 반도체 칩의 칩 아이디는 상기 다수의 반도체 칩의 개수에 대응하며, 상기 예정된 칩 아이디는 상기 다수의 반도체 칩의 개수와 상관없이 일정한 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 신호 전송시 발생하는 오류를 검출하여 오류 정보를 생성하고 신호 전송 환경에 따라 오류 정보의 펄스 폭을 조절하는 것이 가능하다.
신호 전송시 발생하는 오류를 검출하고 그 결과를 필요로 하는 회로에 안정적으로 전달함으로써, 오류 검출시 보완 동작을 수행하는데 있어서 신뢰성을 높일 수 있는 효과를 얻을 수 있다.
도 1 은 기존 반도체 시스템을 설명하기 위한 블록도이다.
도 2 는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 3 은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 4 는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 설명하기 위한 블록도이다.
도 5 는 도 2 의 신호 변경부(220)를 설명하기 위한 회로도이다.
도 6 은 도 5 의 회로 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 장치는 전송 오류 검출부(210)와, 신호 변경부(220)를 구비한다.
전송 오류 검출부(210)는 입력되는 데이터(DAT)와 연산 코드(CRC)를 입력받아 연산하여 검출 신호(DET)를 생성한다. 여기서, 검출 신호(DET)는 데이터(DAT) 전송시 발생하는 오류를 검출한 신호이다.
신호 변경부(220)는 데이터(DAT)의 신호 전송 환경에 따라 검출 신호(DET)의 신호 형태를 변경하기 위한 것으로, 펄스 생성부(221)와 펄스 제어부(222)를 구비한다. 여기서, 신호 전송 환경은 예컨대, 공정, 전압, 온도가 될 수도 있으며, 데이터(DAT)가 전송되는 전송 라인의 로딩 값이 될 수도 있다.
펄스 생성부(221)는 검출 신호(DET)에 응답하여 오류 정보(INF_ERR)를 생성한다. 여기서, 오류 정보(INF_ERR)는 검출 신호(DET)에 응답하여 생성되는 예정된 펄스 폭을 가지는 펄스 신호가 될 수 있다. 펄스 제어부(222)는 신호 전송 환경에 따라 제어 신호(CTR)를 생성하며, 이 제어 신호(CTR)는 오류 정보(INF_ERR)의 신호 형태를 변경하는데 사용된다. 즉, 제어 신호(CTR)는 오류 정보(INF_ERR)의 펄스 폭을 변경하는데 사용된다.
본 발명의 실시예에 따른 반도체 장치는 데이터 전송시 발생하는 오류를 검출하고, 이렇게 검출된 오류 정보(INF_ERR)의 신호 형태를 신호 전송 환경에 따라 변경하는 것이 가능하다. 예컨대, 오류 정보(INF_ERR)가 펄스 폭을 가지는 신호라고 가정하면, 본 발명의 실시예에서는 오류 정보(INF_ERR)의 펄스 폭을 원하는 만큼 늘려주어 오류 정보(INF_ERR)가 목표하는 회로까지 원활히 전달될 수 있도록 제어하는 것이 가능하다.
도 3 은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 3 을 참조하면, 반도체 시스템은 컨트롤러(310)와, 다수의 반도체 장치(320), 및 로딩 값 검출부(330)를 구비한다.
컨트롤러(310)는 전송하고자 하는 데이터(DAT)와 연산 코드(CRC)를 다수의 반도체 장치(320)로 전달한다. 다수의 반도체 장치(320) 각각은 데이터(DAT)와 연산 코드(CRC)를 입력받아 연산하여 데이터 전송 과정에서 발생하는 오류를 검출하고, 이를 오류 정보(INF_ERR)로 출력한다. 이때, 오류 정보(INF_ERR)는 다수의 반도체 장치(320)에 연결되어 있는 공통 전송 라인을 통해 컨트롤러(310)로 전달된다. 컨트롤러(310)는 이렇게 전달된 오류 정보(INF_ERR)에 따라 데이터 재전송 여부를 결정한다.
한편, 로딩 값 검출부(330)는 공통 전송 라인의 로딩 값을 검출하여 제어 신호(CTR)를 생성한다. 이렇게 생성된 제어 신호(CTR)는 다수의 반도체 장치(320) 각각으로 입력되며, 다수의 반도체 장치(320) 각각은 제어 신호(CTR)에 따라 오류 정보(INF_ERR)의 신호 형태를 변경한다.
여기서, 도 3 의 다수의 반도체 장치(320) 각각은 도 2 와 같이 구성될 수 있으며, 이에 따라 오류 정보(INF_ERR)는 펄스 신호가 될 수 있다. 그리고, 이때 도 2 의 신호 변경부(221)의 펄스 생성부(221)는 도 3 의 로딩 값 검출부(330)에서 생성되는 제어 신호(CTR)를 이용하여 오류 정보(INF_ERR)의 펄스 폭을 조절하는 것이 가능하다. 또한, 다수의 반도체 장치(320)는 하나의 공통 전송 라인에 연결되어 있다. 따라서, 다수의 반도체 장치(320) 각각에 해당하는 오류 정보(INF_ERR)는 충돌없이 컨트롤러(310)로 순차적으로 전달될 수 있도록 제어되어야 한다.
한편, 로딩 값 검출부(330)는 오류 정보(INF_ERR)가 전달되는 공통 전송 라인의 로딩 값을 검출하기 위한 것으로, 만약 공통 전송 라인의 로딩 값이 예정된 로딩 값 보다 큰 경우 이 정보를 제어 신호(CTR)를 통해 다수의 반도체 장치(320)로 전달한다. 다수의 반도체 장치(320) 각각은 제어 신호(CTR)에 응답하여 오류 정보(INF_ERR)의 펄스 폭 조절하는 것이 가능하다. 로딩 값이 크다는 것은 그만큼 신호 전송 환경이 열악하다는 것을 의미하며, 이때 오류 정보(INF_ERR)는 제어 신호(CTR)에 따라 그 펄스 폭이 길어지도록 제어될 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 오류 정보(INF_ERR)가 전달되는 공통 전송 라인의 로딩 값을 검출하고, 그 검출 결과에 따라 오류 정보(INF_ERR)의 펄스 폭을 조절하는 것이 가능하다. 그리고, 이러한 오류 정보(INF_ERR)의 펄스 폭 조절을 통해 정확한 정보 전달 동작이 가능하다.
도 4 는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 설명하기 위한 블록도로서, 3 개의 반도체 칩(410, 420, 430)이 관통 실리콘 비아(Through Silicon Via)로 연결되어 있는 구조를 일례로 한다.
도 4 를 참조하면, 멀티 칩 패키지 시스템은 제1 내지 제3 반도체 칩(410, 420, 430)을 구비하며, 제1 내지 제3 반도체 칩(410, 420, 430)은 오류 정보(INF_ERR)를 전달하기 위한 관통 실리콘 비아와, 제어 신호(CTR)를 전달하기 위한 관통 실리콘 비아로 연결되어 있다. 이하, 설명의 편의를 위하여 제1 반도체 칩(410)을 대표로 설명하기로 한다.
제1 반도체 칩(410)은 오류 정보(INF_ERR)를 전달하기 위한 관통 실리콘 비아와 제어 신호(CTR)를 전달하기 위한 관통 실리콘 비아를 연결하고 있으며, 칩 아이디 생성부(411), 와 칩 아이디 비교부(412)와, 신호 변경부(413)를 구비한다.
칩 아이디 생성부(411)는 제1 반도체 칩(410)에 칩 아이디(chip ID)를 부여한다. 도 4 와 같이 제1 반도체 칩(410)이 가장 아래 배치되고 제3 반도체 칩(430)이 가장 위에 배치되는 구성에서는 예컨대, 제1 반도체 칩(410)의 칩 아이디 생성부(411)는 '1' 에 대응하는 칩 아이디를 제1 반도체 칩(410)에 부여하고, 제2 반도체 칩(420)에 해당하는 칩 아이디 생성부는 제1 반도체 칩(410)의 '1' 에 대응하는 칩 아이디를 입력받아 '2' 에 대응하는 칩 아이디를 제2 반도체 칩(420)에 부여하며, 제3 반도체 칩(430)에 해당하는 칩 아이디 생성부는 제2 반도체 칩(420)의 '2' 에 대응하는 칩 아이디를 입력받아 '3' 에 대응하는 제3 반도체 칩(430)에 부여한다.
칩 아이디 비교부(412)는 칩 아이디 생성부(411)에서 생성된 '1' 에 대응하는 칩 아이디와 예정된 칩 아이디를 비교하여 제어 신호(CTR)를 생성한다. 여기서, 제어 신호(CTR)는 해당 관통 실리콘 비아를 통해 제2 및 제3 반도체 칩(420, 430)의 펄스 제어부로 전달될 수 있다. 예정된 칩 아이디에 관한 설명은 아래에서 살펴보기로 한다.
신호 변경부(413)는 도 2 와 같이 구성될 수 있으며, 이에 따라 오류 정보(INF_ERR)는 펄스 신호가 될 수 있다. 그리고, 이때 도 2 의 신호 변경부(221)의 펄스 생성부(221)는 도 4 의 제1 내지 제3 반도체 칩(410, 420, 430) 각각에 대응하는 칩 아이디 비교부에서 생성되는 제어 신호(CTR)를 이용하여 오류 정보(INF_ERR)의 펄스 폭을 조절하는 것이 가능하다. 즉, 신호 변경부(413)는 검출 신호(DET)에 따라 예정된 펄스 폭의 오류 정보(INF_ERR)를 생성하며, 제어 신호(CTR)에 따라 오류 정보(INF_ERR)의 폭스 폭이 제어될 수 있다. 여기서, 제어 신호(CTR)는 오류 정보(INF_ERR)와 마찬가지로 해당하는 관통 실리콘 비아를 통해 제1 내지 제3 반도체 칩(410, 420, 430)으로 전달되는 것이 가능하다.
한편, 칩 아이디 비교부(412)는 칩 아이디 생성부(411)에서 생성된 '1' 에 대응하는 칩 아이디와 예정된 칩 아이디를 비교하는 동작을 수행한다. 여기서, 예정된 칩 아이디는 오류 정보(INF_ERR)의 펄스 폭 조절 여부에 대한 기준이 된다. 예컨대, 예정된 칩 아이디가 '3' 으로 설정되어 있다면, 칩 아이디 비교부(412)는 칩 아이디 생성부(411)에서 생성된 '1' 에 대응하는 칩 아이디와 '3' 에 대응하는 칩 아이디를 비교하고 이에 대응하는 제어 신호(CTR)를 생성한다.
이하, 예정된 칩 아이디에 대하여 보다 자세히 알아보기로 한다.
우선, 멀티 칩 패키지의 경우 다수의 반도체 칩이 적층되는 구조를 가지며, 이렇게 적층된 다수의 반도체 칩은 관통 실리콘 비아를 통해 연결되어 있다. 따라서, 적층되는 반도체 칩의 개수가 증가할 수 관통 실리콘 비아의 로딩은 크게 된다. 도 3 의 실시예에서는 공통 전송 라인의 로딩 값을 직접적으로 검출하는 경우를 일례로 하였다. 도 4 의 실시예에서는 검출 신호(DET)가 전달되는 관통 실리콘 비아의 로딩 값을 직접적으로 검출하는 것이 아니라 칩 아이디를 이용하여 간접적으로 인지하는 것이 가능하다.
예컨대, 반도체 칩이 3 개 이상 적층되는 구조에서 관통 실리콘 비아의 로딩 값이 예정된 로딩 값보다 커진다는 것을 가정한다면, 예정된 칩 아이디를 '3' 으로 설정한다. 즉, 제1 내지 제3 반도체 칩(410, 420, 430) 각각의 칩 아이디 비교부에는 예정된 칩 아이디가 '3' 으로 설정된다. 이어서, 제1 내지 제3 반도체 칩(410, 420, 430) 각각은 적층된 이후 해당하는 칩 아이디 생성부에 의하여 고유의 칩 아이디가 부여된다. 위에서 설명하였듯이, 제1 반도체 칩(410)은 '1' 에 대응하는 칩 아이디가 부여되고, 제2 반도체 칩(420)은 '2' 에 대응하는 칩 아이디가 부여되며, 제3 반도체 칩(430)은 '3' 에 대응하는 칩 아이디가 부여된다. 한편, 제3 반도체 칩(430)의 칩 아이디 비교부는 예정된 칩 아이디인 '3' 과 제3 반도체 칩(430)에 부여된 칩 아이디 '3' 을 비교하여 두 값이 같다는 것을 제어 신호(CTR)로 출력한다. 이어서, 이 제어 신호(CTR)는 제1 내지 제3 반도체 칩(410, 420, 430) 각각의 신호 변경부로 전달되고, 오류 정보(INF_ERR)의 펄스 폭은 제어 신호(CTR)에 응답하여 예정된 길이보다 길어지도록 제어된다.
본 발명의 실시예에 따른 멀티 칩 패키지는 칩 아이디를 이용하여 오류 정보(INF_ERR)가 전달되는 관통 실리콘 비아의 로딩 값을 검출하고, 그 검출 결과에 따라 오류 정보(INF_ERR)의 펄스 폭을 조절하는 것이 가능하다.
한편, 본 발명의 실시예에서는 오류 정보(INF_ERR)의 펄스 폭을 제어하는 것을 일례로 하였다. 이하, 이를 위한 구체적인 회로 및 회로 동작에 대하여 살펴보기로 한다.
도 5 는 도 2 의 신호 변경부(220)를 설명하기 위한 회로도이다.
도 5 를 참조하면, 신호 변경부(220)는 에스-알 래치(510)와, 다수의 플립 플롭(520), 및 먹스(530)를 구비한다.
에스-알 래치(510)는 검출 신호(DET)와 먹스(530)의 출력 신호에 응답하여 셋 및 리셋 되는 오류 정보(INF_ERR)를 생성한다. 다수의 플립 플롭(520)은 내부 클럭 신호(ICLK)에 응답하여 오류 정보(INF_ERR)를 쉬프팅한다. 마지막으로, 먹스(530)는 다수의 플립 플롭(520)의 두 출력 신호(SR2, SR4)를 제어 신호(CTR)에 따라 출력하여 에스-알 래치(510)로 전달한다.
도 6 은 도 5 의 회로 동작을 설명하기 위한 타이밍도로써, 내부 클럭 신호(ICLK)와, 검출 신호(DET)와, 다수의 플립 플롭(520)의 각 출력 신호(SR1, SR2, SR3, SR4), 및 제어 신호(CTR)에 따른 오류 정보(INF_ERR)가 도시되어 있다.
도 6 에서 볼 수 있듯이, 검출 신호(DET)가 활성화되면 다수의 플립 플롭(520)은 내부 클럭 신호(ICLK)에 따라 검출 신호(DET)를 쉬프팅하여 출력한다. 즉, 첫 번째 플립 플롭은 검출 신호(DET)를 쉬프팅시켜 'SR1' 출력 신호를 생성하고, 두 번째 플립 플롭은 'SR1' 출력 신호를 쉬프팅시켜 'SR2' 출력 신호를 생성하고, 세 번째 플립 플롭은 'SR2' 출력 신호를 쉬프팅시켜 'SR3' 출력 신호를 생성하며, 네 번째 플립 플롭은 'SR3' 출력 신호를 쉬프팅시켜 'SR4' 출력 신호를 생성한다.
다음으로, 최종 출력 신호인 오류 정보(INF_ERR)는 제어 신호(CTR)에 따라 그 펄스 폭이 결정된다. 여기서, 제어 신호(CTR)가 논리'로우'(L)라는 것은 오류 정보(INF_ERR)가 충분히 전달될 수 있는 전송 환경임을 의미하며, 제어 신호(CTR)가 논리'하이'(H)라는 것은 오류 정보(INF_ERR)가 충분히 전달될 수 없는 전송 환경임을 의미한다.
우선, 제어 신호(CTR)가 논리'로우'인 경우(@CTR"L")의 오류 정보(INF_ERR)는 검출 신호(DET)에 응답하여 셋 되고 'SR2' 출력 신호에 응답하여 리셋 된다. 다음으로, 제어 신호(CRT)가 논리'하이'인 경우(@CTR"H")의 오류 정보(INF_ERR)는 검출 신호(DET)에 응답하여 셋 되고 'SR4' 출력 신호에 응답하여 리셋 된다. 도면에서 볼 수 있듯이, 제어 신호(CRT)가 논리'하이'인 경우(@CTR"H")의 오류 정보(INF_ERR)가 제어 신호(CTR)가 논리'로우'인 경우(@CTR"L")에 생성되는 오류 정보(INF_ERR) 보다 펄스 폭이 길게 생성된다. 즉, 본 발명의 실시예에서는 전송 환경에 따라 생성되는 제어 신호(CTR)에 따라 오류 정보(INF_ERR)의 펄스 폭이 제어되는 것이 가능하다.
한편, 도 6 의 실시예에서는 4 개의 플립 플롭의 출력 신호 중 2 개를 이용하는 경우를 일례로 하였다. 하지만 본 발명은 그 이상의 출력 신호를 이용하여 오류 정보(INF_ERR)의 펄스 폭을 보다 다양하게 조절하는 것이 가능하다. 즉, 오류 정보(INF_ERR)의 펄스 폭은 신호 전송 환경에 따라 다양하게 가변 될 수 있다. 이와 같은 가변 동작을 수행하기 위해서는 신호 전송 환경의 좋고 나쁨의 정도를 반영한 제어 신호(CTR)를 생성하면 된다. 이 제어 신호(CTR)는 다수의 플립 플롭의 출력 신호를 선택할 수 있으며, 이는 오류 정보(INF_ERR)의 리셋 시점을 제어할 수 있다는 것을 의미한다. 즉, 신호 전송 환경의 좋고 나쁨의 정도에 따라 오류 정보(INF_ERR)의 펄스 폭을 제어하는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예는 오류 정보(INF_ERR)가 전송되는 신호 환경에 따라 오류 정보(INF_ERR)의 신호 형태를 변형하는 것이 가능하며, 이를 통해 오류 정보(INF_ERR)가 전송 과정에서 손실되는 것을 막아 줄 수 있다. 그리고 이를 통해 이는 곧 오류 정보(INF_ERR)에 따른 올바른 보완을 수행할 수 있음을 의미한다.
본 발명의 실시예에서는 오류 정보(INF_ERR)의 펄스 폭을 조절하여 오류 정보(INF_ERR)의 신호 형태를 변형하는 것을 일례로 하였지만, 본 발명은 오류 정보(INF_ERR)를 출력하는 구동 회로의 구동력을 조절하여 오류 정보(INF_ERR)의 신호 형태를 변형하는 방법 등을 모두 포함한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
210 : 전송 오류 검출부
220 : 신호 변경부

Claims (15)

  1. 입력되는 데이터와 그에 대응하는 연산 코드를 입력받아 연산하여 상기 데이터의 전송 오류를 검출하기 위한 오류 검출부; 및
    상기 데이터의 신호 전송 환경에 따라 상기 오류 검출부의 출력 신호인 오류 정보의 신호 형태를 변경하기 위한 신호 변경부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 신호 변경부는,
    상기 오류 검출부의 출력 신호에 응답하여 예정된 펄스 폭의 상기 오류 정보를 생성하기 위한 펄스 생성부; 및
    상기 신호 전송 환경에 따라 상기 오류 정보의 펄스 폭을 제어하기 위한 제어 신호를 생성하는 제어 신호 생성부를 구비하는 반도체 장치.
  3. 제1항에 있어서,
    상기 신호 전송 환경은 공정, 전압, 온도를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 입력되는 데이터와 그에 대응하는 연산 코드를 입력받아 상기 데이터의 전송 오류를 검출하여 오류 정보를 각각 생성하기 위한 다수의 반도체 장치;
    상기 데이터 및 상기 연산 코드를 상기 다수의 반도체 장치에 제공하며, 공통 전송 라인을 통해 입력되는 상기 오류 정보를 입력받아 상기 데이터를 재전송하기 위한 컨트롤러; 및
    상기 공통 전송 라인의 로딩 값을 검출하여 제어 신호를 생성하기 위한 로딩 값 검출부를 구비하되,
    상기 다수의 반도체 장치 각각은 상기 제어 신호에 응답하여 상기 오류 정보의 신호 형태를 변경하는 것을 특징으로 하는 반도체 시스템.
  5. 제4항에 있어서,
    상기 다수의 반도체 장치 각각은,
    해당 데이터와 해당 연산 코드를 연산하여 상기 해당 데이터의 전송 오류를 검출하기 위한 오류 검출부; 및
    상기 제어 신호에 따라 상기 오류 검출부의 출력 신호인 오류 정보의 신호 형태를 변경하기 위한 신호 변경부를 구비하는 반도체 시스템.
  6. 제5항에 있어서,
    상기 오류 정보는 펄스 신호인 것을 특징으로 하는 반도체 시스템.
  7. 제6항에 있어서,
    상기 신호 변경부는 상기 제어 신호에 응답하여 상기 오류 정보의 펄스 폭을 조절하는 것을 특징으로 하는 반도체 시스템.
  8. 제7항에 있어서,
    상기 오류 정보의 펄스 폭은 상기 공통 전송 라인의 로딩 값이 예정된 로딩 값보다 큰 경우 상기 예정된 펄스 폭보다 길어지는 것을 특징으로 하는 반도체 시스템.
  9. 제4항에 있어서,
    상기 다수의 반도체 장치 각각에 대응하는 오류 정보는 상기 공통 전송 라인을 통해 순차적으로 전달되는 것을 특징으로 하는 반도체 시스템.
  10. 관통 비아로 연결된 다수의 반도체 칩을 구비하는 멀티 칩 패키지에 있어서,
    상기 다수의 반도체 칩 각각은,
    입력되는 데이터와 그에 대응하는 연산 코드를 입력받아 상기 데이터의 전송 오류를 검출하여 오류 정보를 생성하기 위한 오류 검출부;
    해당 반도체 칩의 칩 아이디를 생성하기 위한 칩 아이디 생성부;
    상기 칩 아이디 생성부에서 생성되는 칩 아이디와 예정된 칩 아이디를 비교하여 제어 신호를 생성하기 위한 칩 아이디 비교부; 및
    상기 제어 신호에 응답하여 상기 오류 정보의 신호 형태를 변경하기 위한 신호 변경부
    를 구비하는 멀티 칩 패키지.
  11. 제10항에 있어서,
    상기 반도체 칩의 칩 아이디는 상기 다수의 반도체 칩의 개수에 대응하며,
    상기 예정된 칩 아이디는 상기 다수의 반도체 칩의 개수와 상관없이 일정한 것을 특징으로 하는 멀티 칩 패키지.
  12. 제10항에 있어서,
    상기 오류 정보는 상기 관통 비아를 통해 전달되는 것을 특징으로 하는 멀티 칩 패키지.
  13. 제10항에 있어서,
    상기 오류 정보는 펄스 신호인 것을 특징으로 하는 반도체 시스템.
  14. 제13항에 있어서,
    상기 신호 변경부는 상기 제어 신호에 응답하여 상기 오류 정보의 펄스 폭을 조절하는 것을 특징으로 하는 반도체 시스템.
  15. 제10항에 있어서,
    상기 제어 신호는를 상기 다수의 반도체 칩 각각으로 전달하기 위한 관통 비아를 더 구비하는 멀티 칩 패키지.
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