KR20140139104A

KR20140139104A - 다이본드용 도전성 페이스트 및 상기 도전성 페이스트에 의한 다이본드 방법

Info

Publication number: KR20140139104A
Application number: KR1020147030165A
Authority: KR
Inventors: 도시노리 오가시와; 아키카즈 시오야; 마사유키 미야이리
Original assignee: 다나카 기킨조쿠 고교 가부시키가이샤
Priority date: 2012-03-29
Filing date: 2013-03-21
Publication date: 2014-12-04
Also published as: TW201351437A; US20150014399A1; WO2013146504A1; JP2013206765A; EP2833393A1; CN104205312A; EP2833393A4

Abstract

본 발명은, 금속 분말과 유기 용제를 포함하는 다이본드용의 도전성 페이스트이며, 상기 금속 분말은, 순도 99.9질량％ 이상, 평균 입경 0.01㎛ 내지 1.0㎛인 은분, 팔라듐분, 구리분으로부터 선택되는 1종 이상의 금속 입자와, 상기 금속 입자의 적어도 일부를 덮는 금을 포함하는 피복층을 포함하는 도전성 페이스트이다. 본 발명에 관한 도전성 페이스트에 의하면, 반도체 소자 등을 기판으로 다이본드 할 때에, 접합부에 있어서의 보이드 등의 결함 발생을 억제할 수 있다.

Description

다이본드용 도전성 페이스트 및 상기 도전성 페이스트에 의한 다이본드 방법{CONDUCTIVE PASTE FOR DIE BONDING, AND DIE BONDING METHOD USING CONDUCTIVE PASTE FOR DIE BONDING}

본 발명은, 반도체 칩의 기판으로의 다이본드, 플립 칩 접합에 적용되는 도전성 페이스트 및 이를 사용한 접합 방법에 관한 것이다. 특히, 고온 하에서 장시간 경과해도 접합부 내에 보이드를 발생시키지 않는 내구성이 우수한 도전성 페이스트에 관한 것이다.

각종 반도체 칩의 기판으로의 다이본드 방법으로서는, 종래부터 납재를 사용한 것이 널리 알려져 있다. 이 다이본드법에 있어서는, 반도체 칩 또는 기판 중 어느 하나에 납재를 융착한 후에 반도체 칩을 기판에 적재하고, 납재의 융점 이상의 온도로 가열하여 납재를 용융ㆍ응고시키고 있다. 이때의 가열 온도(접합 온도)는, 사용하는 납재의 융점을 고려하여 설정된다. 예를 들어, 최근 다이본드에서 일반적으로 사용되고 있는 납재로서, AuSn계 납재가 알려져 있지만, 그 융점은 약 280℃이므로, 접합 온도는 300℃ 이상의 온도로 설정되는 경우가 많다.

다이본드 시의 접합 온도는 저온으로 하는 것이 바람직하다. 이는, 접합 온도를 고온으로 하면, 접합 후의 냉각 시에 발생하는 열응력이 커져 반도체 칩의 전기적 특성에 변동이 발생할 우려가 있는 것에 의한다. 또한, 접합 시의 가열 그 자체가 반도체 칩의 특성에 영향을 미칠 우려도 있다. 따라서, 반도체 칩의 다이본딩의 저온화를 도모하기 위해, 종래의 납땜에 의한 다이본드법으로 바꾸는 방법으로서, 은 등의 도전성 금속을 포함하는 금속 분말을 함유하는 도전성 페이스트를 사용하는 다이본드법이 알려져 있다(특허문헌 1, 2).

일본 특허 출원 공개 평11-26480호 공보 일본 특허 출원 공개 제2002-158390호 공보

이들 도전성 페이스트에 의한 다이본드법은, 종래의 납재에 의한 다이본드법보다도 저온에서 접합이 가능하고 접합 강도도 충분한 것에 더하여, 페이스트의 취급성도 양호하므로, 최근 보다 널리 이용되고 있는 방법이다.

그러나, 본 발명자들의 검토에 의하면, 상기 종래의 도전성 페이스트를 사용한 다이본드법에 있어서는, 고온 환경에서 접합부에 결함이 발생하는 경우가 있다. 이 결함이라 함은, 피접합재 사이의 접합부인 경화 후의 도전성 페이스트에 있어서 발생하는 보이드이다. 이 보이드는, 특히, 피접합 부재가 고온에 노출되는 환경에서 발생하는 경향이 있고, 경시적으로 성장하여 최종적으로는 박리로 연결될 우려도 있다. 이러한 결함은 항상 발생하는 것은 아니지만, 당연히 배제되어야 하는 것이다.

본 발명은, 상기 과제를 배경으로 하는 것이고, 반도체 소자 등을 기판으로 다이본드하기 위한 도전성 페이스트에 대해, 상기와 같은 결함 발생을 억제할 수 있는 것을 제공한다.

본 발명자들은, 상기 과제를 해결하기 위해, 먼저, 종래의 도전성 페이스트에 의한 접합 프로세스에서 발생하는 상기 결함의 성상 및 그 발생 원인에 대해 검토했다. 먼저 이 검토 결과에 대해, 도 1과 함께 설명한다. 도 1은, 종래의 접합 프로세스에 있어서의 접합 직후의 접합부와, 이것이 고온 가열되었을 때의 접합부의 상태를 설명하는 것이다. 도전성 페이스트에 의한 접합 프로세스에 있어서는, 접합 시의 가압에 수반하여 금속 입자에 재배열에 수반하는 치밀화와, 계속해서 소성 변형(전단 변형)에 수반하는 치밀화가 진행됨으로써 접합부를 형성한다. 이때의 접합부는, 도 1의 (a)와 같이, 비교적 치밀한 상태이지만, 각 금속 입자가 완전히 일체화되는 것은 아니고 입자 사이에 공극이 남은 상태이다.

그리고, 이 접합부가 고온 가열을 받으면, 금속 입자 사이의 확산이 진행되어, 금속 입자가 보다 밀하게 접합하게 되지만, 이것이 모든 금속 입자 사이에서 균일하게 발생하는 것이라면, 접합부는 보다 치밀화되어 문제는 없지만, 실제는 반드시 그렇게는 되지 않는다. 이는, 금속 입자 표면에 산화물이나 황화물을 포함하는 피막이 형성되어 있는 것에 의한다. 금속 입자 표면에 산화물 등의 피막이 있는 경우, 금속 입자 사이의 접합 상태는 불균일한 것으로 되고, 도 1의 (b)와 같이, 국소적으로 보이드를 할 수 있다. 본 발명자들은, 이 고온 환경 하에서 발생하는 금속 입자 사이의 접합 상태의 변동이 보이드의 요인인 것을 발견했다.

상기의 검토 결과로부터 다음의 점이 확인된다. 즉, 상기와 같은 보이드 발생은, 접합부가 고온으로 가열되어 발생하는 것이고, 그와 같은 환경에서 사용되는 반도체 소자에서 현저하게 발생하는 현상이다. 또한, 금속 입자의 접합이 불균일해지는 요인이 금속 입자 표면에 산화물이나 황화물에 있는 것이라면, 내식성이 우수한 금속분을 포함하는 도전성 페이스트라면 불균일 접합은 발생하기 어렵다고 할 수 있다.

무엇보다, 접합부의 결함 발생을 이유로 하여 반도체 소자의 이용 범위를 한정할 수는 없다. 또한, 도전성 페이스트의 금속 입자의 구성 재료에 대해서도, 내식 성이 우수한 금이라면 상기 결함은 발생하지 않는다. 이 점은 본 발명자들도 확인하고 있다. 그러나, 예를 들어 은과 같은 금속은, 산화ㆍ황화되기 쉽지만 도전성이 우수함과 함께 비용면에서 금보다 우수하고, 이와 같은 금속의 활용도 필요하다. 따라서, 본 발명자들은, 소정의 금속의 도전성 페이스트에 대해, 금속 입자의 내식성을 개선하여, 접합 후의 고온 가열에 의한 보이드 발생이 억제된 것으로 하여 본 발명에 상도했다.

즉, 본 발명은, 금속 분말과 유기 용제를 포함하는 접합용의 도전성 페이스트이며, 상기 금속 분말은, 순도 99.9질량％ 이상, 평균 입경 0.01㎛ 내지 1.0㎛인 은분, 팔라듐분, 구리분으로부터 선택되는 1종 이상의 금속 입자와, 상기 금속 입자의 적어도 일부를 덮는 금을 포함하는 피복층을 포함하는 도전성 페이스트이다.

본 발명은, 은, 팔라듐, 구리를 포함하는 금속 입자의 표면에 내식성 향상을 위한 금을 포함하는 피복층을 형성하여 금속 분말을 구성함으로써, 금속 분말의 산화나 황화 등을 억제하여, 다이본드 후에 고온 가열을 받았을 때의 접합부에 있어서의 입자간 접합을 균일하게 하는 것이다. 이하, 본 발명에 대해 보다 상세하게 설명한다.

본 발명에 있어서의 금속 분말을 구성하는 금속 입자는, 순도 99.9질량％ 이상, 평균 입경 0.01㎛ 내지 1.0㎛인 은분, 팔라듐분, 구리분으로부터 선택되는 1종 이상의 금속을 포함한다. 금속 입자의 순도로서 99.9질량％ 이상의 고순도를 요구하는 것은, 순도가 낮으면 분말의 경도가 상승하고, 다이본드 시의 접합부 형성 시에 소성 변형이 발생하기 어려워지기 때문이다. 또한, 금속분의 평균 입경에 대해서는, 1.0㎛를 초과하는 입경의 금속분에서는, 다이본드 시의 재배열이 발생했을 때에 바람직한 근접 상태를 발현시키기 어려워지기 때문이다. 한편, 0.01㎛를 하한으로 하는 것은 이 입경 미만의 입경에서는, 페이스트로 했을 때에 응집하기 쉬워, 취급이 곤란해지는 것을 고려하는 것이다. 그리고, 그 구성 금속을 은, 팔라듐, 구리 중 어느 하나로 하는 것은, 이들 금속은 도전성이 양호하기 때문이다. 그리고, 이들 금속은 비교적 부식되기 쉬워, 본 발명에 의한 피복층의 효과가 발현하기 때문이다.

그리고, 이 금속 입자를 피복하는 재료로서 금을 선택한 것은 내식성이 우수해 금속 입자의 부식 억제에 유효하기 때문이다. 여기서, 피복층의 두께는, 0.002㎛ 내지 0.3㎛로 하는 것이 바람직하다. 0.002㎛ 미만에서는 그 효과가 없기 때문이고, 0.3㎛를 초과해도 효과에 차이는 없고, 금속 입자의 가격을 상승시키기 때문이다. 또한, 피복층은 금속 입자의 적어도 일부를 피복하면 효과가 출현되고, 모든 금속 입자에 대해 그 전체면을 피복하는 것을 요구하는 것뿐만은 아니다. 부분적인 피복이어도, 금속 입자끼리의 확산을 가능하게 하는 접촉점이 증가하게 되어, 결과적으로 금속 입자간의 접합 상태의 변동을 저감할 수 있기 때문이다. 구체적으로는, 금속 분말 전체의 체적에 대해 0.5 내지 30vol％의 금이 존재하는 것이 바람직하다.

피복층의 형성 방법으로서는, 도금법, 스퍼터링법 등의 박막 형성 방법을 적용할 수 있다. 상기한 바와 같은 피복층은 극히 얇은 범위에서 두께 제어하는 것이 바람직하고, 그러기 위해서는 도금법 등의 박막 형성 방법의 채용이 정확하다. 특히 바람직한 것은, 무전해 도금법 등의 도금법에 의한 것이다.

본 발명에 관한 도전성 페이스트는, 상기의 금속 분말을 유기 용제에 분산하여 형성된다. 도전성 페이스트의 유기 용제로서는, 에스테르 알코올, 테르피네올, 파인 오일, 부틸카르비톨아세테이트, 부틸카르비톨, 카르비톨이 바람직하다. 예를 들어, 바람직한 에스테르 알코올계의 유기 용제로서, 2,2,4-트리메틸-3-히드록시펜타이소부틸레이트(C₁₂H₂₄O₃)를 들 수 있다. 본 용제는, 비교적 저온에서 건조시킬 수 있기 때문이다.

도전성 페이스트 중의 금속 분말의 함유량은, 70 내지 99질량％로 하는 것이 바람직하다. 70질량％ 미만에서는 접합에 필요한 금속이 부족하여 치밀한 접합부를 형성할 수 없다. 또한, 99질량％를 초과하면 페이스트의 점성이 지나치게 높아져 취급성에 지장이 발생되기 때문이다.

또한, 본 발명에 관한 도전성 페이스트는, 상기 유기 용제에 첨가하여, 아크릴계 수지, 셀룰로오스계 수지, 알키드 수지로부터 선택되는 1종 이상을 함유하고 있어도 된다. 이들 수지 등을 더 첨가하면 도전성 페이스트 중의 금속분의 응집이 방지되어 보다 균질로 되어, 접합부를 형성할 수 있다. 또한, 아크릴계 수지로서는, 메타크릴산메틸 중합체를, 셀룰로오스계 수지로서는, 에틸셀룰로오스를, 알키드 수지로서는, 무수프탈산 수지를, 각각 들 수 있다. 그리고, 이들 중에서도 특히 에틸셀룰로오스가 바람직하다.

다음에, 본 발명에 관한 도전성 페이스트에 의한 다이본드법에 대해 설명한다. 본 발명에 관한 다이본드법은, 기본적으로 상기한 종래의 도전성 페이스트를 사용하는 방법과 마찬가지이다. 즉, 기판 상으로 접합 부재인 반도체 소자 등을 다이본드하는 방법에 있어서, 상기 기판 또는 상기 접합 부재에, 본원에 관한 도전성 페이스트를 도포하는 공정, 기판 상에 접합 부재를 배치한 후, 일방향 또는 쌍방향으로부터 가압하면서 가열하여 접합하는 공정을 포함하는 다이본드 방법이다.

도전성 페이스트의 도포 공정은 특별히 한정되는 것은 아니고, 예를 들어 스핀 코트법, 스크린 인쇄법, 잉크젯법, 페이스트를 적하 후에 주걱 등으로 넓히는 방법 등, 피접합 부재의 사이즈에 대응시켜 다양한 방법을 사용할 수 있다.

그리고, 도전성 페이스트를 도포 후, 다른 쪽의 접합 부재를 적재하여 가열 및 가압한다. 가열 및 가압에 의해, 페이스트 중의 금속 입자끼리, 및, 접합 부재의 접합면과 금속 입자 사이에, 서로 점 접촉한 근접 상태가 형성되어, 접합부로서의 형상이 안정된다. 이 가열 온도는, 80 내지 300℃로 하는 것이 바람직하다. 80℃ 미만에서는 점 접촉이 발생되지 않기 때문이다. 한편, 300℃를 초과하는 온도로 하면, 금속 분말끼리의 결합이 과도하게 진행되어 금속 분말 사이의 네킹이 발생하고 견고하게 결합하여, 지나치게 단단한 상태로 되기 때문이다. 또한, 300℃를 초과하는 가열은 기판의 변형이나 열 영향이 발생할 우려가 있다. 그리고, 접합 시의 가압은, 0.5㎫ 내지 50㎫로 하는 것이 바람직하다. 0.5㎫보다 낮은 영역에서는 피접합면 전체에 도전성 페이스트를 밀착시킬 수 없는 것, 50㎫보다 높은 영역에서는 접합 상태의 가일층의 개선이 보이지 않기 때문이다.

또한, 이 다이본드 방법에 있어서는, 가열에 더하여 초음파를 인가해도 된다. 가열 또는 가열과 초음파의 조합에 의해, 금속 분말의 소성 변형 및 결합을 촉진하여, 보다 견고한 접합부를 형성할 수 있다. 초음파를 인가하는 경우, 그 조건은, 진폭 0.5 내지 5㎛로 하고, 인가 시간을 0.5 내지 3초로 하는 것이 바람직하다. 과대한 초음파 인가는 접합 부재를 손상시키기 때문이다. 다이본드 공정에 있어서의 상기 가열 및 초음파 인가는, 그 목적으로부터 적어도 접합부에 대해 행하면 되지만, 접합 부재 전체에 행해도 된다. 가열의 방법으로서는, 접합 부재를 가압할 때의 공구로부터의 전열을 이용하는 것이 용이하다. 마찬가지로, 초음파의 인가는, 접합 부재를 가압하는 공구로부터 초음파를 발진시키는 것이 용이하다.

이상 설명한 바와 같이, 본 발명에 관한 다이본드용의 도전성 페이스트에 의하면, 고온 가열 하에서도 보이드를 발생ㆍ성장시키는 일 없이 접합부의 건전성을 유지할 수 있고, 그 내구성을 향상시킬 수 있다. 본 발명은, 각종 접합 부재를 비교적 저온에서 접합할 수 있음과 함께, 접합 후의 냉각 과정에 있어서의 열 응력으로부터 접합 부재를 보호할 수 있으므로, 열 응력의 영향이 염려되는 반도체 칩 등을 기판으로 접합할 때에 유용하고, 그 다이본딩, 플립 칩 접합 등으로 적용할 수 있다. 그리고, 고온 하에서도 접합부가 안정되어 있으므로, 파워 디바이스 등에 대한 다이본딩에 특히 유용하다.

도 1은 종래의 도전성 페이스트를 사용하는 접합 프로세스의 접합부의 상태를 설명하는 모식도.
도 2는 제1 실시 형태 및 비교예의 접합부의 SAT 관찰 사진.
도 3은 1000 사이클 후의 비교예의 접합부 단면의 SEM 사진.
도 4는 200 시간 열처리 후의 비교예의 접합부의 SAT 관찰 사진.
도 5는 200 시간 열처리 후의 비교예의 접합부의 단면 관찰의 SEM 사진.

[제1 실시 형태] : 여기서는, 금속 입자가 금을 포함하는 피복층을 형성한 금속 분말을 분산시킨 도전성 페이스트를 제조하고, 이것을 사용하여 Si 칩을 반도체 기판으로 다이본드하여 접합부의 건전성을 검토했다.

도전성 페이스트의 제조 : 습식 환원법에 의해 제조된 순도 99.9질량％의 은분(평균 입경 : 0.3㎛)에 피복층으로서 금을 피복했다. 피복층의 형성은, 무전해 도금법으로 행했다. 구체적으로는, 도금액으로서, 비시안계의 치환형 무전해 금 도금액을 사용했다. 금 원료는 아황산금을 금 농도로 하고, 5g/L를 함유시킨 도금액을 사용했다. 전처리로서, 희석 황산에 의해 은분 표면의 산화물이나 황화물의 제거를 행하고, 도금 조건으로서, 도금 온도 70℃로 설정하여 도금액으로 은분을 투입하여 1시간의 처리를 행하여, 은분 표면에 금층 형성을 행했다. 피복층 평균 두께는 0.01㎛이었다. 이 피복층의 두께의 산출은, 은판에 동일한 조건으로 도금했을 때의 금 막 두께를 형광 X선 막 두께법(XRF)으로 측정한 결과를 기준으로 했다.

그리고, 이와 같이 하여 제조한 금속 분말을, 유기 용제로서 에스테르 알코올[2,2,4-트리메틸-3-히드록시펜타이소부틸레이트(C₁₂H₂₄O₃)]에 혼합하여 도전성 페이스트를 제조했다(금속 분말의 함유량 90질량％).

접합 시험 : 세라믹 상에 구리박(0.15㎜)을 접합한 두께 0.6㎜의 DBC 기판(Direct Bonding Copper 기판)과, 접합 부재로서 Si 칩을 준비했다. DBC 기판 상 구리박 및 Si 칩에는 표면에, Ti(50㎚), Pt(50㎚), Au(200㎚)의 스퍼터링막을 미리 형성하고 있다.

DBC 기판 상에 상기 도전성 페이스트를 도포 후에 Si 칩(한변이 2㎜)을 적재하고, 5㎫로 가압한 곳에서 1℃/분으로 300℃까지 승온, 10분 유지하여 접합했다.

[비교예] : 제1 실시 형태에 있어서의 도전성 페이스트 제조 공정에서, 은 분말에 금을 도금하는 일 없이 그대로 유기 용제와 혼합하여 도전성 페이스트를 제조했다. 그리고, 제1 실시 형태와 동일한 공정에서, DBC 기판에 Si 칩을 접합했다.

접합부 평가 시험(가열 사이클 시험) : 제1 실시 형태 및 비교예에서 다이본딩한 Si 칩 부착 DBC 기판에 대해, 가열 사이클 시험을 행하여 보이드 발생ㆍ박리의 유무를 조사했다. 이 시험에서는, 기판을 －40℃로 5분 유지한 후에 200℃로 5분 유지하는 조작을 1 사이클로 하여 1000 사이클 반복하고, 시험 전후의 기판면을 초음파 탐상 관찰(SAT)을 행했다. 또한, 1000 사이클 후의 칩/기판 접합부의 단면 관찰을 행했다.

도 2는, 가열 사이클 후의 제1 실시 형태 및 비교예의 SAT 관찰의 결과를 나타낸다. 비교예에 있어서는, 사이클 초기(제로회)의 단계로부터 선 형상의 보이드 발생이 인정되어 있고, 1000 사이클 후에는 Si 칩의 외주로부터 박리가 발생되어 있었다. 이에 대해, 제1 실시 형태에서는, 사이클 초기의 단계에서 선 형상의 보이드 발생이 적고, 1000 사이클 후에는 Si 칩의 외주로부터 박리도 매우 작게 관찰되었을 뿐이었다.

도 3은, 1000 사이클 후의 비교예의 접합부 단면에 대해 촬영한 SEM 사진이다. 도 3과 같이, Si 칩 외주로부터의 크랙은 접합재 내부를 전파하고 있고, 이것이 칩의 박리로 연결되어 있는 것이라고 생각된다. 또한, 크랙 선단 부근에는 보이드가 다수 존재하므로, 이들 보이드가 크랙을 유인하는 것으로 추측되었다.

접합부 평가 시험(계속 가열 시험) : 다음에, 제1 실시 형태 및 비교예에서 다이본딩한 Si칩 부착 DBC 기판에 대해, 장시간(200시간) 가열했을 때의 보이드의 발생 유무를 확인했다. 이 시험에서는, 각 기판에 대해 300℃에서 200시간 가열하고, 가열 후의 기판에 대해 SAT 관찰, 단면 관찰을 행했다.

도 4는, 계속 가열 시험 후의 SAT 관찰의 결과를 나타낸다. 비교예에서는, 200시간 경과 후에 칩 하측 절반에 박리가 발생되어 있었다. 한편, 제1 실시 형태의 기판에서는, 박리는 보이지 않았다. 또한, 도 5는, 가열 후의 비교예의 접합부 단면의 관찰 결과이다. 접합부 중앙에 있어야 할 은 분말끼리가 이격된 결과, 연속적인 보이드가 형성되어 있었던 것을 알 수 있었다.

이상의 접합부에 대한 2개의 가열 시험의 결과로부터, 금층을 형성하여 은 분말끼리의 밀착성을 향상시킴으로써 보이드의 발생을 억제하여, 접합부의 건전성을 유지한다고 할 수 있다. 비교예에 있어서의 보이드의 발생은, 도 1의 (b)에 도시한 모델에 유사하고, 금속 입자 표면에 산화물 등의 피막이 형성되어 있는 경우는, 금속 입자 사이의 접합 상태가 불균일한 것으로 되어, 결과적으로 고온 환경 하에서 보이드를 발생하게 하는 것이 확인되었다.

[제2 실시 형태] : 여기서는, 피복층의 두께를 조정한 2종의 금속 분말(은 분말, 구리 분말)을 준비하여 도전성 페이스트를 제조하고, 피복층의 비율에 의한 접합부 건전성에 대해 검토했다. 금속 분말의 제조는 제1 실시 형태와 마찬가지로 하고, 피복층인 금 도금의 조건을 변경하면서, 두께 0.001㎛, 0.002㎛, 0.005㎛, 0.05㎛, 0.1㎛, 0.3㎛로 되도록 했다. 피복층의 두께는 도금 조건을 변경하여, 도금액의 금 농도를 2 내지 10g/L로 하고, 도금 온도 60 내지 90℃, 도금 시간을 1 내지 2시간으로 설정하여 처리를 행했다. 또한, 도전성 페이스트의 제조도 제1 실시 형태와 마찬가지로 했다. 또한, 마찬가지로 Si 칩을 DBC 기판 상에 접합했다. Si 칩과 DBC 기판의 접합부의 건전성 평가는, 300℃에서 200시간 가열 전후의 기판에 대해, 본딩 테스터를 사용하여 접합부의 전단 강도를 측정했다(가압력 5㎫). 이 측정 결과를 표 1에 나타낸다.

표 1로부터, 피복층(금층)의 두께가 0.001㎛인 은 분말에 있어서는, 가열에 의해 접합부의 전단 강도가 크게 저하된다. 한편, 금막 두께가 0.002㎛ 이상인 은 분말에 있어서는 전단 강도의 저하는 볼 수 없다. 오히려, 0.005㎛ 이상에서는 전단 강도가 상승하는 경향을 볼 수 있다. 이는, 고온 가열에 의해 결합부가 보다 치밀한 것으로 되었기 때문이라고 생각되고, 이와 같은 치밀화는 피복층 형성에 의해 달성되는 것으로 생각된다. 이상의 경향은, 구리 분말에 대해서도 동일한 경향이 얻어지고 있고, 일정 막 두께 이상의 금막을 형성함으로써, 안정성이 우수한 접합 상태를 확보할 수 있었다고 할 수 있다. 또한, 금막을 두껍게 형성하면 금속 입자의 가격의 상승이 되므로, 비용면을 고려하면, 피복층의 두께는 0.002㎛ 내지 0.3㎛인 것이 바람직하고, 보다 바람직하게는 0.002㎛ 내지 0.05㎛라고 생각된다.

본 발명에 관한 다이본드용의 도전성 페이스트에 의하면, 고온 가열을 받아도 보이드를 발생ㆍ성장이 발생하기 어려운 접합부를 형성할 수 있다. 본 발명은, 반도체 칩 등의 다이본딩, 플립 칩 접합 등으로 적용할 수 있고, 특히, 고온 환경 하에서 사용되는 파워 디바이스의 본딩에 유용하다.

Claims

금속 분말과 유기 용제를 포함하는 다이본드용의 도전성 페이스트이며,
상기 금속 분말은, 순도 99.9질량％ 이상, 평균 입경 0.01㎛ 내지 1.0㎛인 은분, 팔라듐분, 구리분으로부터 선택되는 1종 이상의 금속 입자와, 상기 금속 입자의 적어도 일부를 덮는 금을 포함하는 피복층을 포함하는, 다이본드용의 도전성 페이스트.
제1항에 있어서, 피복층의 두께가 0.002㎛ 내지 0.3㎛인, 다이본드용의 도전성 페이스트.
제1항 또는 제2항에 있어서, 피복층을 구성하는 금속 입자의 함유량은, 페이스트 중량에 대해 70 내지 99질량％의 비율인, 다이본드용의 도전성 페이스트.
기판 상으로 접합 부재를 다이본드하는 방법에 있어서,
상기 기판 또는 상기 접합 부재에, 제1항 내지 제3항 중 어느 한 항에 기재된 도전성 페이스트를 도포하는 공정,
기판 상에 접합 부재를 배치한 후, 일방향 또는 쌍방향으로부터 가압하면서 가열하여 접합하는 공정을 포함하는, 다이본드 방법.
제4항에 있어서, 접합 시의 가열 온도는 80 내지 300℃의 온도인, 다이본드 방법.