KR20140123430A - 불휘발성 메모리를 갖는 집적 회로 시스템 및 그 제조 방법 - Google Patents
불휘발성 메모리를 갖는 집적 회로 시스템 및 그 제조 방법 Download PDFInfo
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Abstract
집적 회로 시스템 및 그 제조 방법은, 어드레스 스위치를 갖는 집적 회로 다이, 화학적 기상 증착 또는 원자층 증착의 특성을 갖고, 어드레스 스위치에 결합되고, 할로겐 성분이 없는 하부 전극 콘택트, 하부 전극 콘택트 직상의 전이 물질층, 및 집적 회로 다이에 불휘발성 메모리 어레이를 형성하기 위한 전이 물질층 직상의 상부 전극 콘택트를 포함한다.
Description
본 발명은 일반적으로 집적 회로 시스템에 관한 것으로, 더 구체적으로는 집적 회로 응용에서 고밀도 불휘발성 메모리 어레이들의 집적을 위한 시스템에 관한 것이다.
개인 전자 장치들은 다양성과 지능에 있어서 성장하고 있다. 이 장치들에서 계속 증가하는 메모리의 양을 포함하는 추세는, 집적 회로들에 상충하는 요건들을 강요하는 극복해야할 과제를 집적 회로 제조 산업에 제시해 왔다. 증가된 로직 및 메모리의 양에 순응하기 위해, 점점 더 작은 기하 구조들이 그 기능들을 포함하기 위해 요구된다.
집적 회로들을 제조하기 위해 사용되는 작은 기하 구조들의 결정 구조는, 전하 기반 메모리 기술의 동작에 대해 극복하기 어려운 과제를 나타낼 수 있다. 불휘발성 플래시 메모리 또는 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 등의 메모리들은 메모리 셀의 물리적 구조 내에 전하를 저장함으로써 데이터 내용을 유지한다. 작은 기하 구조 기술들과 연관된 얇은 결정 구조들에 있어서, 전하는 결정 구조를 손상시킬 수 있거나 또는 물리적 구조를 통해 누출될 수 있다. 덜 안정적인 결정 구조들의 관점에서 데이터 무결성을 유지하기 위해 많은 연구법들이 시도되었다. 웨어 레벨링(wear leveling), 가변 에러 정정 코드, 및 확장 패리티 스킴(extended parity schemes) 등의 연구법들은 작은 기하학적 결정 구조의 안정성 문제를 감추기 위해 사용되어왔다.
전하 저장에 의존하지 않는 다른 메모리 기술들은 주류의 제조 공정들로 나아가고 있다. 이러한 기술들은 기입 또는 소거시에 저항값을 변경할 수 있는 저항성 랜덤 액세스 메모리(Resistive Random Access Memory: RRAM) 및 도전성 브릿징 랜덤 액세스 메모리(Conductive Bridging Random Access Memory: CBRAM)를 포함한다. 이러한 메커니즘들은 작은 기하 구조 기술들 중 임의의 것에 이용될 수 있지만, 그들은 상품 상태(commodity status)를 가능하게 할 수 있는 양으로 제조될 수 없었다. 제조의 신뢰성과 성능이 의심되었으며, 스마트 폰, 디지털 카메라, 글로벌 위치확인 시스템(global positioning systems), 개인 오디오 플레이어, 휴대용 게임 장치 등 인기있는 상품 품목들에 융합될 수 있는 일관적인 수율과 성능을 제공하기 위한 방법들에 대해 연구가 계속되고 있다.
이와 같이, 불휘발성 메모리를 갖는 집적 회로 시스템에 대한 필요성이 여전히 남아 있다. 더 많은 기능, 더 낮은 비용, 및 향상된 성능을 이루려는 계속 증가하는 공공 요구의 관점에서, 이 과제들에 대한 해결 방안을 찾는 것이 더욱 중요해지고 있다. 계속 증가하는 상업 경쟁 압박의 관점에서, 시장에서 의미 있는 제품 차별화에 대한 증가하는 소비자의 기대 및 감소하는 기회들과 함께, 이 과제들에 대한 해결 방안을 찾는 것이 매우 중요하다. 또한, 비용을 절감하고, 효율 및 성능을 개선하고, 경쟁 압박에 대처할 요구는 이러한 과제들의 해결 방안을 찾는 것에 대한 중요한 필요성에 대해 더욱 큰 긴급성도 추가한다.
이러한 과제들에 대한 해결 방안들이 오랫동안 추구되었지만, 이전의 개발들은 어떠한 해결 방안도 교시하거나 제안하지 못했고, 따라서 이러한 과제에 대한 해결 방안들이 오랫동안 당업자를 피해다녔다.
본 발명은 집적 회로 시스템의 제조 방법을 제공하고 이 방법은, 어드레스 스위치를 갖는 집적 회로 다이를 제공하는 단계, 화학적 기상 증착 또는 원자층 증착 공정의 특성을 갖고, 상기 어드레스 스위치에 결합되고, 할로겐 성분이 없는 하부 전극 콘택트를 형성하는 단계, 상기 하부 전극 콘택트상에 직접 전이 물질층을 증착하는 단계, 및 상기 집적 회로 다이에 불휘발성 메모리 어레이를 형성하기 위해 상기 전이 물질층상에 직접 상부 전극 콘택트를 증착하는 단계를 포함한다.
본 발명은 집적 회로 장착 시스템을 제공하고 이 시스템은, 어드레스 스위치를 갖는 집적 회로 다이, 화학적 기상 증착 또는 원자층 증착의 특성을 갖고, 상기 어드레스 스위치에 결합되고, 할로겐 성분이 없는 하부 전극 콘택트, 상기 하부 전극 콘택트 직상의 전이 물질층, 및 집적 회로 다이에 불휘발성 메모리 어레이를 형성하기 위한, 상기 전이 물질층 직상의 상부 전극 콘택트를 포함한다.
본 발명의 특정 실시예들은 상기에서 언급한 것들 외에 또는 그 대신에 다른 단계들 또는 요소들을 갖는다. 단계들 또는 요소들은 첨부 도면을 참조하여 고려할 때 하기의 상세한 설명을 읽음으로써 당업자에게 명백해질 것이다.
도 1은 본 발명의 실시예에 있어서 불휘발성 메모리를 갖는 집적 회로 시스템의 블록도이다.
도 2는 도 1의 불휘발성 메모리 셀의 개략도이다.
도 3은 티타늄 질화물 및 티타늄 실리콘 질화물의 증착의 두께에 대한 저항률의 예시적인 그래프이다.
도 4는 도 3의 하부 전극 콘택트의 네 개의 버전 중 하나를 예시하는 판독 메모리의 순환적 세트 및 리셋 내구성을 나타내는 예시적인 그래프이다.
도 5는 도 3의 하부 전극 콘택트의 네 개의 버전 중 하나의 메모리 셀의 메모리 상태 유지 안정성을 나타내는 예시적인 그래프이다.
도 6은 제조의 증착 공정 단계에서의 하부 전극 콘택트의 부분 단면도이다.
도 7은 본 발명의 다른 실시예에 있어서 집적 회로 시스템의 제조 방법의 흐름도이다.
도 2는 도 1의 불휘발성 메모리 셀의 개략도이다.
도 3은 티타늄 질화물 및 티타늄 실리콘 질화물의 증착의 두께에 대한 저항률의 예시적인 그래프이다.
도 4는 도 3의 하부 전극 콘택트의 네 개의 버전 중 하나를 예시하는 판독 메모리의 순환적 세트 및 리셋 내구성을 나타내는 예시적인 그래프이다.
도 5는 도 3의 하부 전극 콘택트의 네 개의 버전 중 하나의 메모리 셀의 메모리 상태 유지 안정성을 나타내는 예시적인 그래프이다.
도 6은 제조의 증착 공정 단계에서의 하부 전극 콘택트의 부분 단면도이다.
도 7은 본 발명의 다른 실시예에 있어서 집적 회로 시스템의 제조 방법의 흐름도이다.
하기의 실시예들은 당업자가 본 발명을 만들고 이용할 수 있도록 충분히 상세하게 설명된다. 다른 실시예들도 본 개시 내용에 기초하여 명백할 것이라는 점과, 시스템, 공정, 또는 기계적 변화가 본 발명의 범위를 벗어나지 않고 이루어질 수 있다는 점을 이해할 것이다.
하기의 설명에서, 다수의 특정 세부 사항이 본 발명의 완전한 이해를 제공하기 위해 주어진다. 그러나, 본 발명은 이러한 특정 세부 사항들 없이도 실시될 수 있음은 자명할 것이다. 본 발명을 모호하게 하는 것을 피하기 위해, 몇몇 잘 알려진 회로, 시스템 구성, 및 공정 단계는 상세하게 개시되지 않는다.
시스템의 실시예들을 나타내는 도면은 준-도식적이고 척도에 따른 것이 아니고, 특히, 치수들 중의 일부는 제시의 명확성을 위한 것이며 도면의 도들에서 과장되게 도시된다. 마찬가지로, 설명의 편의를 위해 도면에서의 뷰들은 일반적으로 유사한 방향을 도시하지만, 도면들에서 이러한 묘사는 대부분 임의적이다. 일반적으로, 본 발명은 임의의 방향에서 동작될 수 있다.
설명의 목적상, 본 명세서에서 사용된 용어 "수평"은, 그것의 방향에 상관없이, 집적 회로 다이의 활성 표면에 평행한 평면으로서 정의된다. 용어 "수직"은 방금 정의된 수평에 직교하는 방향을 지칭한다. "상방", "하방", "하부", "상부", "측"("측벽"에서와 같이), "위쪽", "아래쪽", "상위", "위", 및 "아래" 등의 용어들은 도들에 도시된 바와 같이, 수평면과 관련하여 정의된다. 용어 "상의(on)"는 요소들 사이에 개입하는 요소 없이 직접 접촉이 있다는 것을 의미한다.
본 명세서에서 사용되는 "공정"이라는 용어는 설명되는 구조를 형성할 때 요구되는 물질 또는 포토레지스트의 증착, 패터닝, 노광, 현상, 에칭, 세척, 및/또는 물질 또는 포토레지스트의 제거를 포함한다. "후 공정(back end-of-line processing)"이라는 용어는 노출된 콘택트들을 접속할 수 있는 집적회로 다이의 패시베이션층 위에 추가적인 기능층의 제작을 의미한다. "TDMAT"라는 용어는 이 명세서에서 사용되는 테트라키스-디메틸아미노 티타늄(tetrakis-dimethylamino titanium) Ti(N(CH3)2)4로서 정의된다. 분자식 (CH3)5C5Ti(CH3)3은 이 명세서에서 사용되는 화학명 (트리메틸)펜타메틸시클로펜타디에닐티타늄((Trimethyl)pentamethylcyclopentadienyltitanium)(IV)으로서 정의된다.
본 명세서에서 사용되는 "전구체(precursor)"라는 용어는 사이트(site)에 도입되거나 증착되는 첫 번째 물질을 의미하고, 적어도 하나의 화학 반응을 통해 두 번째 물질이 되도록 바뀔 수 있다. 본 명세서에서 사용되는 "플로팅 전압"이라는 용어는 접속된 전압원이 제거되거나 오프로 전환되어, 연결된 라인이 그 옆에 연결된 입력의 바이어스에 의해 제공되는, 전형적으로 0.3과 0.7 볼트 사이의, 낮은 전압을 받아들이는 것을 허용하는 것을 의미한다.
본 명세에서 사용되는 용어 "트레이스 할로겐(trace halogens)"은 염소(Cl), 플루오르(Fl), 브롬(Br), 또는 요오드(I)를 포함하는 화합물들의 잔여 트레이스를 의미한다. 본 명세에서 사용되는 "어떠한 할로겐의 트레이스도 갖지 않는다"라는 문구는 할로겐 성분의 임의의 분자 트레이스 또는 증거의 완전한 부재를 의미한다.
저항 변화에 기초한 메모리 셀들은 세트와 리셋 동작들 동안 수송 종들(transport species)을 주입/흡수하기 위해 활성 전극에 의존하고, 그리고 물리적 스위칭 메커니즘(들)에 대해 전기 화학적으로 비활성인 상대 전극에 의존한다. 활성 셀 영역과 비활성 전극 콘택트의 성질은 고성능 사양을 달성하기 위해 매우 중요하다. 저항, 기하학적 구조, 거칠기, 물질의 일함수, 및 양이온 친화력은 물질의 증착 방법에 의존할 수 있고, 특정 방법들의 가용성은 기판 토폴로지와 연관된 구조적 제약에 의해 제한될 수 있다.
하부 전극 콘택트(bottom electrode contact: BEC)는 사전에 패터닝된 콘택트 홀 비아(contact hole via) 또는 좁은 트렌치(trench)에 전극 물질을 증착하는 것을 필요로 할 수 있고, 물리적 기상 증착(physical vapor deposition: PVD)은 종종 핀치오프(pinch-off)와 보이드(void) 형성 전에 충분한 충전(fill)을 제공할 수 없다. 화학적 기상 증착(Chemical vapor deposition: CVD) 기술들은 BEC를 생산하기 위해 필요한 충분한 충전 요건들을 제공하기 위해 필요로 된다. CVD 결과들의 결과들은 사용된 화학적 전구체들에 의존할 수 있다.
예를 들어, 화학적 전구체들에 따라서는, 염화물 잔여물 또는 부산물이 메모리 셀의 성능을 저하시킬 수 있다. BEC를 비활성으로 유지하기 위해 BEC의 트레이스 조성을 제어하는 것은 필수적이다. 따라서, 안정적인 BEC 물질들은 RRAM 메모리 셀 및 고밀도 RRAM 메모리 어레이 성능과 신뢰성을 위해 필수적이다.
다음의 도면에서 설명되는, 본 발명은, 어떠한 트레이스 할로겐도 포함하지 않고, 증착 동안 플라즈마 노출 조건에 기초하여 최종 전극 저항률을 조정할 수 있고, 작은 콘택트 홀들을 충전할 수 있는, 유기금속 Ti 전구체에 기초한 CVD/ALD TiN 비활성 전극을 제공한다.
증착된 상태대로의(as deposited) TDMAT에 기초한 TiN은, 플라즈마 노출과 전력을 조절함으로써 TiCl4에 기초한 TiN과 매칭하도록 조정될 수 있는 저항 특성을 갖고, 상당히 더 양호한 성능 개선을 만들고, 100k 사이클을 넘는 3-시그마 내구성 한계와, LRS 유지에 있어서 우수한 개선을 나타낸다는 것이 명백할 것이다. Si의 첨가에 의한 TDMAT TiN의 변형은 더 안정한 판독 윈도우 버짓과 향상된 메모리 내구성을 갖는 메모리 셀들을 생산할 수 있다는 것도 명백할 것이다.
이제 도 1을 참조하면, 본 발명의 실시예에 있어서 불휘발성 메모리를 갖는 집적 회로 시스템(100)의 블록도가 도시된다. IC 시스템이라고도 지칭되는, 집적 회로 시스템(100)의 블록도는, 적어도 하나의 불휘발성 메모리 셀(106)을 포함하는 불휘발성 메모리 어레이(104)를 갖는, IC 다이라고도 지칭되고 레이블되어 도시된, 집적 회로 다이(102)를 도시한다.
불휘발성 메모리 셀(106)은 NV 메모리 셀이라고도 지칭되고 레이블되어 도시된다. 불휘발성 메모리 셀(106)은 저항성 랜덤 액세스 메모리(RRAM), 도전성 브릿징 랜덤 액세스 메모리(CBRAM), 또는 일(1) 또는 제로(0) 등의 데이터 조건 상태를 저장하도록 셀 저항을 변경하는 임의의 메모리 기술에 사용되는 타입의 저항성 메모리 셀일 수 있다. 불휘발성 메모리 셀(106)의 데이터 조건 상태는 프로그램, 유저, 또는 응용에 따라 처리되거나 또는 이용될 수 있는 메모리 내용 또는 데이터 정보라고 지칭될 수 있다.
메모리 인터페이스(108)는 불휘발성 메모리 어레이(104)에 연결될 수 있다. MEM INTF라고도 지칭되고 레이블되어 도시된 메모리 인터페이스(108)는, NV 메모리 어레이라고도 지칭되고 레이블되어 도시된 불휘발성 메모리 어레이(104) 내의 불휘발성 메모리 셀(106)의 상태를 어드레싱하고 실행하는데 필요한 감지 증폭기, 어드레스 드라이버, 전압원, 데이터 무결성 검사 로직, 및 스위칭 로직을 포함한다.
제어 로직(110)은 불휘발성 메모리 어레이(104)를 이용하기 위해 메모리 인터페이스(108)에 액세스할 수 있다. 제어 로직(110)은 시퀀셜 프로세서, 비트 슬라이스 프로세서, 마이크로 프로세서, 또는 조합 로직 제어 어레이(도시되지 않음)를 포함할 수 있다. 제어 로직(110)은 불휘발성 메모리 셀(106)을 기입, 판독, 또는 소거하기 위해 불휘발성 메모리 어레이(104)에 동작을 수행하도록 불휘발성 메모리 어레이(104)에 결합될 수 있다. 제어 로직(110)은 또한 불휘발성 메모리 어레이(104)에 저장된 유저 데이터의 무결성을 유지하기 위해 에러 정정 알고리즘을 제공할 수 있다.
제어 로직(110)은 집적 회로 다이(102)의 경계를 넘어 통신하기 위해 인터페이스 모듈(112)에 결합될 수 있다. 인터페이스 모듈(112)은 또한 제어 로직(110)의 직접적인 개입 없이 불휘발성 메모리 어레이(104)에 또는 그로부터 유저 데이터의 다중 블록들의 효율적인 전송을 위해 메모리 인터페이스(108)에 결합될 수 있다.
집적 회로 시스템(100)의 설명은 본 발명을 명확히 하는 것으로, 집적 회로 다이(102)의 범위 또는 아키텍처를 제한하도록 의도되지 않는다고 이해된다. 또한, 추가적인 기능들이 이전에 정의된 블록들 중 일부를 대체하거나 그와 협력하여 동작할 수 있는 집적 회로 다이(102) 내에 구현될 수 있다고 이해된다.
이제 도 2를 참조하면, 도 1의 불휘발성 메모리 셀(106)의 구성도가 도시된다. 불휘발성 메모리 셀(106)의 모식도는 비활성 전극 콘택트 또는 비활성 콘택트라고도 알려진 하부 전극 콘택트(204)에 결합된 멀티플렉서 또는 전계 효과 트랜지스터(Field Effect Transistor: FET) 등의 어드레스 스위치(202)를 도시한다. 도시되지 않은, 다른 실시예들에서, 예를 들면, 교차점 메모리 어레이 아키텍처, "어드레스 스위치"는 정류 다이오드 또는 대칭적 비선형 장치 등의 "비-오옴 장치(non-ohmic device)"를 포함할 수 있다.
ReRAM과 CBRAM의 스위칭 메커니즘은 인가된 전기장 하에서의 이온 이동을 포함한다. 하부 전극 콘택트(204)는 저항성 스위칭과 관련이 없는 이온들의 의도되지 않은 이동을 방지하기 위해 불휘발성 메모리 셀(106)의 물리적 스위칭 메커니즘에 수반되는 원자들에 대해 전기화학적으로 그리고 열적으로 비활성이다. 물리적 스위칭 메커니즘은 전하에 기초한 메모리들의 가역적 원자 변위 또는 변화에 기인한 전기 저항의 변화를 포함할 수 있다.
BEC 또는 BE 콘택트라고도 지칭되고 레이블되어 도시된 하부 전극 콘택트(204)는 도 1의 집적 회로 다이(102)에 일백 nm 미만의 직경을 갖는 콘택트 비아로서 형성될 수 있다. 하부 전극 콘택트(204)의 바람직한 실시예는 30nm 미만인 직경을 가질 수 있다. 하부 전극 콘택트(204)의 작은 직경은 도 1의 불휘발성 메모리 어레이(104) 내에 불휘발성 메모리 셀(106)의 매우 치밀한 패턴이 형성되도록 허용할 수 있다.
전이층이라고도 지칭되고 레이블되어 도시된, 이온 전도성 고체 전해질로서 기능할 수 있는 유전체 또는 금속 산화물 등의 전이 물질층(206)은 하부 전극 콘택트(204)상에 직접 형성될 수 있다. 전이 물질층(206)은 불휘발성 메모리 셀(106)의 데이터 조건 상태를 제공하기 위해 이용되는 하나 이상의 물질층으로 형성될 수 있다. 데이터 조건 상태는 전이 물질층(206)에 걸리는 전압 또는 전류 등의 인가된 에너지의 결과로서의 전이 물질층(206)의 저항 변화에 의해 나타내어질 수 있다.
중립 상태에서, 전이 물질층(206)은 하부 전극 콘택트(204)에 대한 절연층을 나타낸다. 전이 물질층(206)은 집적 회로 제조 공정 범위 내에서 형성될 수 있거나, 또는 도 1의 집적 회로 다이(102)의 제작과 테스트가 완료된 후에 후(back-end of line: BEOL) 공정으로서 적용될 수 있다. 전이 물질층(206)의 두께와 패턴은, 반도체 산업에서 알려져 있는 포토리소그래피와 식각 공정에 의해 형성될 수 있다.
활성 이온 교환층 등의 상부 전극 콘택트(208)는 집적 회로 다이(102) 위에 전이 물질층(206)의 상면상에 증착될 수 있다. 전이 물질층(206)은 서로 분리된 활성 이온층과 비활성 상부 전극(도시되 않음)을 갖고 형성될 수 있다. TE 콘택트라고도 지칭되고 레이블되어 도시된 상부 전극 콘택트(208)는 전이 물질층(206)에 이온을 공여할 수 있거나 또는 그로부터의 이온을 흡수할 수 있다. 상부 전극 콘택트(208)는 전이 물질층(206)과 상부 전극 콘택트(208) 사이에 이온들의 교환을 유발하기 위해 사용될 수 있는, 제1 VS라고도 지칭되고 레이블되어 도시된, 제1 전압원(210)에 결합될 수 있다.
제2 VS라고도 지칭되고 레이블되어 도시된, 제2 전압원(212)은 어드레스 스위치(202)에 결합될 수 있다. 어드레스 스위치(202)는, 어드레스 스위치(202)가 제2 전압원(212)으로부터 하부 전극 콘택트(204)에 전압을 인가하도록 허용하는 워드 선(214)에 의해 작동될 수 있다.
제1 전압원(210)과 제2 전압원(212) 사이의 전위차는 불휘발성 메모리 셀(106)에 의해 수행되는 동작을 결정할 수 있다. 이 동작은 도전성 브릿지(216)를 형성하기 위해 전이 물질층(206)과 상부 전극 콘택트(208) 사이에 충분한 이온들을 수송함으로써 데이터 "1"을 저장하는, 기입일 수 있다. 도전성 브릿지(216)는 하부 전극 콘택트(204)와 상부 전극 콘택트(208) 사이에 저저항 접속을 형성할 수 있다. 도전성 브릿지(216)는 전력이 시스템에 인가되는지 여부에 상관없이 그 상태를 유지할 수 있음으로써, 도전성 브릿지(216)를 불휘발성으로 만든다. 이 동작은 이온들을 그들의 중립 위치로 되돌아 가게 하기 위해, 도전성 브릿지(216)를 형성하도록 인가된 전압의 극성을 반전시키는, 소거일 수 있다. 리셋 동작은 전이 물질층(206)과 상부 전극 콘택트(208)의 상태를 복원시키고, 하부 전극 콘택트(204)와 상부 전극 콘택트(208) 사이에 높은 저항을 제공하는 도전성 브릿지(216)를 제거한다.
이 동작은 불휘발성 메모리 셀(106)의 상태의 판독일 수 있다. 판독시에, 제1 전압원(210)은 감지 전압을 제공할 수 있고, 제2 전압원(212)은 플로팅 전압(floating voltage)을 제공하기 위해 오프로 전환될 수 있다. 불휘발성 메모리 셀(106)이 도전성 브릿지(216)의 존재로 지시되는, 데이터 "1"을 포함한다면, 감지 전압은 어드레스 스위치(202)를 통해 게이팅될 것이고, 비트 선(218)에 제공될 것이다. 불휘발성 메모리 셀(106)이 도전성 브릿지(216)의 부재로 지시되는, 데이터 "0"을 포함한다면, 비트 선(218)은 감지 전압에 의해 구동되지 않을 것이고, 그 옆의 결합된 입력(도시되 않음)으로부터의 플로팅 전압을 반영할 것이다.
하부 전극 콘택트(204)는 TDMAT 또는 (CH3)5C5Ti(CH3)3 등의 유기금속 화합물의 전구체의 증착 결과로서, 할로겐 성분의 어떠한 트레이스도 없이 티타늄 질화물을 갖거나 포함하는 비활성 콘택트로서 형성되고, 화학적 기상 증착(CVD), 원자층 증착(ALD), 또는 CVD와 ALD 증착 공정 둘 다의 조합의 특성을 보이거나 나타낸다.
증착 온도는 할로겐과 탄소 등의 미반응 잔여물의 양을 정하거나 결정한다. 미반응 잔여물의 양 및 또는 증착 온도는 물질의 결정학과 물질의 저항률을 결정한다.
하부 전극 콘택트(204)를 형성하기 위해 사용되는 CVD/ALD 증착의 특성은 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐, 또는 그들의 조합 등의 특정 원자 성분을 갖고, 전자 현미경, x선 회절, 에너지 분산형 분광(energy dispersive spectrometry: EDS) 이미징, 또는 결정 구조의 물리적 속성을 결정하고 검출하기 위해 사용되는 등가의 이미징 장치들 등의 단면 전자 렌디션(cross-sectional electronic renditions)을 통해 가시적인 층 내의 공통 평면과 정렬되고 그와 교차하는 각각 개별적인 하나 이상의 개별 층의 결정 구조를 포함할 수 있다.
상부 전극 콘택트(208)는 전이 물질층(206)의 상면 및 수직 측면상에 도시되지만 설명된 동작의 변경 없이 하부 전극 콘택트(204)와 대향하는 전이 물질층(206)의 표면의 일부만으로 제한될 수 있다고 이해된다. 또한 도전성 브릿지(216)의 형성은 전이 물질층(206)에 사용되는 물질의 타입에 따라 전이 물질층(206) 밖으로의 이온들의 끌림, 또는 전이 물질층(206) 내로의 이온들의 주입에 의해 유발될 수 있다고 이해된다. 또한 도전성 브릿지(216)만이 도시되지만, 복수 또는 다수의 도전성 브릿지(216)가 전이 물질층(206)에 형성될 수 있다고 이해된다.
전이 물질층(206)과 직접적으로 접촉하는 불휘발성 메모리 셀(106)의 하부 전극 콘택트(204)는, 개구에 화학적 기상 증착(CVD), 원자층 증착(ALD), 또는 CVD와 ALD 증착 모두의 조합에 의해, TDMAT 또는 (CH3)5C5Ti(CH3)3 등의 유기금속 화합물의 전구체를 증착하고 유기금속 티타늄을 노출시킨 결과로서 할로겐 성분의 어떠한 트레이스도 갖지 않고 티타늄 질화물을 갖거나 포함하는 비활성 콘택트가 되도록 집적 회로 다이(102) 내에 형성될 수 있음으로써, 할로겐 성분이 없는 비활성 콘택트가 불휘발성 메모리 셀(106)의 최적의 성능을 제공한다는 것이 발견되었다.
전이 물질층(206)과 직접적으로 접촉하는 불휘발성 메모리 셀(106)의 하부 전극 콘택트(204)는, 증착 동안 적용되는 플라즈마 노출 조건에 기초한 정밀하게 조정된 저항을 갖고, 어떠한 할로겐 성분도 갖지 않고, 티타늄 질화물을 갖거나 포함하는 비활성 콘택트가 되도록 화학적 기상 증착(CVD), 원자층 증착(ALD), 또는 그들의 조합에 의해, 집적 회로 다이(102)에 형성될 수 있음으로써, 정밀하게 조정된 저항 특성을 갖는 비활성 콘택트가 불휘발성 메모리 셀(106)의 최적의 성능을 제공한다는 것이 발견되었다.
TDMAT 또는 (CH3)5C5Ti(CH3)3를 사용한 유기금속 화합물로 형성되고, 트레이스 할로겐이 완전히 없이 형성되고, 비정질 구조, 금속 유리 구조, 또는 다양한 결정 배향들을 갖는 작은 나노결정 구조를 갖는, 하부 전극 콘택트(204)의 티타늄 질화물(TiN)은 불휘발성 메모리 셀(106)의 신뢰성과 성능을 현저하게 향상시킨다는 것이 발견되었다.
TDMAT 또는 (CH3)5C5Ti(CH3)3를 사용한 유기금속 화합물로 생산되고 트레이스 할로겐이 완전히 없는 티타늄 질화물을 갖는 하부 전극 콘택트(204)의 형성은 3-시그마 판독/기입 내구성 한계를 100K 사이클을 넘게 확장시킬 수 있고, 그 결과 불휘발성 메모리 셀(106)의 저저항 상태(low resistance state: LRS) 유지에 있어서 10배의 향상을 제공한다는 것이 발견되었다.
불휘발성 메모리 셀(106)의, TDMAT 또는 (CH3)5C5Ti(CH3)3와 실리콘(Si)이 주입된, 하부 전극 콘택트(204)는, 도전성 브릿지(216)의 존재 또는 부재 사이의 저항값을 확장시킴으로써 그 결과, 메모리 셀들의 향상된 내구성과 더욱 안정적인 판독 윈도우 버짓(read window budget: RWB)을 제공한다는 것이 발견되었다. 발견된 판독 윈도우 버짓은 특정 세트/리셋 사이클 직후의 LRS의 판독 전류 마이너스(-) HRS 상태의 그 전류에 대한 3 시그마 확률 테일(sigma probability tail)이다.
이제 도 3을 참조하면, 티타늄 질화물(TiN)과 티타늄 실리콘 질화물(TiSN)의 증착 두께에 대한 저항률의 예시적인 그래프(302)가 도시된다. 예시적인 그래프(302)는 X축을 따라 증가하는 옹스트롱(Å)의 선형 단위의 막 두께(306)와 Y축을 따라 증가하는 마이크로-오옴 cm의 로그 단위의 저항률을 도시한다.
하기에서는 증착된_상태대로의_TiN(308), TiN_저_저항(310), TiN_중_저항(312), 및 증착된_상태대로의_TiSiN(314)을 형성하기 위해 TDMAT 전구체를 사용하는 도 2의 하부 전극 콘택트(204)의 4 개의 버전의 예들이 이어진다. 증착된_상태대로의_TiN(308), TiN_저_저항(310), TiN_중_저항(312), 및 증착된_상태대로의_TiSiN(314)은 TIN_AD, TIN_LR, TIN_MR, 및 TISIN_AD라고도 각각 지칭되고 레이블되어 도시된다.
또한 길고 짧은 선분들에 의해 형성된 선에 의해, 예시적인 그래프(302)에서 식별되는 특정 두께(318)를 갖는 TiCl4 전구체로부터의 Cl 잔여물을 갖는 TiN 하부 전극 콘택트의 비저항(316)이 도시된다. 비저항(316)과 특정 두께(318)는 SRPL과 ST라고도 각각 지칭되고 레이블되어 도시될 수 있다. 도 3의 예시적인 그래프(302)에서, 비저항(316)은 예를 들어, 250 옹스트롱의 두께에서 215 마이크로-오옴 cm일 수 있다.
예시적인 그래프(302)는 작은 콘택트 홀들을 충전할 수 있고, 어떠한 트레이스 할로겐도 없고, 유기금속 TDMAT 전구체에 기초한 본 발명의, 비활성 전극이라고도 알려진, 하부 전극 콘택트(204)와, Cl 잔여물을 갖는 TiN 하부 전극 콘택트 사이의 저항률(304)의 전형적인 차들을 나타낸다. 예시적인 그래프(302)는, 예를 들어, CVD/ALD 증착 동안 플라즈마 처리를 행한 TDMAT 전구체가, Cl 잔여물을 갖는 TiN 하부 전극 콘택트의 특정 두께(318)에서의 비저항(316)에 중심을 둔 TiN_저_저항(310) 곡선을 형성하기 위해 사용될 수 있다는 것을 나타낸다.
예시적인 그래프(302)는 또한, 예를 들어, 증착 동안 최소의 또는 전무한 플라즈마 처리를 행한 TDMAT 전구체가, Cl 잔여물을 갖는 TiN 하부 전극 콘택트의 특정 두께(318)에서의 비저항(316)의 일천 배가 넘는 단위 길이당 저항률을 갖는 증착된_상태대로의_TiN(308) 곡선을 갖는 TiN을 형성할 수 있다는 것을 나타낸다.
또 다른 예에서, 예시적인 그래프(302)는, 예를 들어, CVD/ALD 증착 동안 플라즈마 처리를 행한 TDMAT 전구체가 어떻게 Cl 잔여물을 갖는 TiN 하부 전극 콘택트의 특정 두께(318)에서의 비저항(316)의 2배 내지 3배의 단위 길이당 저항률을 갖는 TiN_중_저항(312) 곡선으로서 도시된 TiN을 형성하기 위해 사용될 수 있는지를 나타낸다.
또 다른 예에서, 예시적인 그래프(302)는 또한 증착 동안 최소의 또는 전무한 플라즈마 처리를 행한 TDMAT 전구체가, Cl 잔여물을 갖는 TiN 하부 전극 콘택트의 특정 두께(318)에서의 비저항(316)의 2배 내지 3배의 단위 길이당 저항률을 갖는 증착된_상태대로의_TiSiN(314) 곡선을 갖는 실리콘(Si) 주입을 행한 TiSiN을 형성할 수 있다는 것을 나타낸다. 하부 전극 콘택트(204)의 4 개의 버전 중 어떤 것은 TDMAT의 고에너지 및 장기간의 플라즈마 처리에 의해 제1 플라즈마 처리된 TiN에 의해 선택적으로 형성될 수 있다.
또한, 제2 플라즈마 처리된 TiN은, 도 1의 불휘발성 메모리 셀(106)의 신뢰성 또는 복원력을 희생하지 않으면서 제1 플라즈마 처리된 TiN보다 적은 시간과 에너지로 하부 전극 콘택트(204)의 4 개의 버전 중 일부를 생산하기 위해, 제1 플라즈마 처리된 TiN을 형성하기 위해 사용되었던 것보다 더 적은 에너지와 지속기간을 갖는 플라즈마 처리에 의해 선택적으로 형성될 수 있다. 또한 TiN은 하부 전극 콘택트(204)를 형성할 때 TDMAT와 실리콘(Si)을 주입함으로써 티타늄 실리콘 질화물을 형성하기 위해 실리콘(Si)으로 처리될 수 있어서, 결과적으로 증착된_상태대로의_TiSiN(314) 특성 곡선을 나타낸다.
논의의 목적상, 본 실시예는 티타늄을 갖는 비활성 전극 형태 또는 하부 전극 콘택트(204)를 설명한다. 다른 전구체들의 사용에 의해, 하부 전극 콘택트(204)는 할로겐 성분들이 여전히 없고 다른 금속들을 갖도록 형성될 수 있다고 이해된다. 예를 들어, 하부 전극 콘택트(204)는 CVD/ALD 증착 공정과, 적절한 유기금속 전구체들을 사용하여, 플루오르 성분이 없는 텅스텐(W)을 갖고 형성될 수 있다.
CVT/ALD 증착 동안 최소의 또는 전무한 플라즈마 처리를 행한 TDMAT 또는 (CH3)5C5Ti(CH3)3 전구체는 최적의 성능, 신뢰성, 비용, RWB 안정성, 또는 그것들의 임의의 조합을 위해, 증착 공정에 할당되기 위한 시간 또는 지속기간을 조절함으로써 Cl 잔여물을 갖는 TiN 하부 전극 콘택트의 특정 두께(318)를 포함하는 임의의 특정 두께를 갖도록 하부 전극 콘택트(204)를 형성하기 위한 유연성과 제어를 제공한다.
이제 도 4를 참조하면, 도 3의 하부 전극 콘택트(204)의 4 개의 버전 중 하나를 예시하는 판독 메모리의 순환적인 세트와 리셋의 내구성을 나타내는 예시적인 그래프가 도시된다. 내구성 차트(402)는 Y축을 따라 나노 암페어(nA)의 선형 단위의 제로 판독 윈도우 버짓 기준 위쪽과 아래쪽의 판독 윈도우 버짓들(404)과, 이에 대응하는 X축을 따라 증가하는 사이클의 로그 단위의 동작의 세트 및 리셋 사이클(406)을 나타낸다.
판독 윈도우 버짓(RWB)은 특정 세트/리셋 사이클 직후의 LRS의 판독 전류 마이너스(-) HRS 상태의 그 전류에 대한 3 시그마 확률 테일이다. 판독 전압은 세트 방향에서 0.1V이었다. 3 시그마의 RWB가 포지티브라면, LRS 및 HRS 상태들은 대략 99.9 퍼센트와 같은 100 퍼센트 중 3 시그마의 퍼센트로 구별될 수 있다. RWB가 네거티브라면, 테일 LRS 및 HRS 비트들의 판독 전류는 중첩되고, LRS와 HRS 상태들은 해석하기 어려워진다. 35 uA와 45 UA는 세트 동작들을 위한 평균 순응 전류들이다. 더 큰 전류가 사용된다면, LRS 상태에서의 도전성 필라멘트는 안정화될 것이고 LRS의 판독 전류의 3 시그마 테일은 증가한다.
예를 들어, 일십만 번의 판독 사이클에 걸쳐 실선으로 도시된 제1 그래프(408)는, 제1 그래프(408) 아래에 파선으로 도시된 제2 그래프(410)와 교차하지 않는다. 제1 그래프(408)는, TDMAT 전구체에 기초한 TiN이 400 Å 두께로 증착되고, 400 내지 700 Å 사이의 BEC 플러그 높이까지 CMP를 이용하여 폴리싱되고, 1과 10분의 8 리셋 전압 및 48 μA 세트 순응 전류에서 동작되는 하부 전극 콘택트(204) 등과 같은, 하부 전극 콘택트를 나타낸다.
제2 그래프(410)는, TDMAT 전구체에 기초한 TiN이 400 Å 두께로 증착되고, 400 내지 700 Å 사이의 BEC 플러그 높이까지 CMP를 이용하여 폴리싱되고, 1과 10분의 8 리셋 전압 및 35 μA 세트 순응 전류에서 동작되는 하부 전극 콘택트(204) 등과 같은, 하부 전극 콘택트를 나타낸다. 내구성 차트(402)에 도시된 제1 그래프(408)와 제2 그래프(410)는 일십만 번의 프로그램 - 소거 사이클에 걸쳐 유사한 형태의 곡선들을 나타내며, 주어진 전압에 대한 상이한 판독 전류들에서의 제어된 판독 윈도우 버짓들을 나타낸다.
이제 도 5를 참조하면, 도 3의 하부 전극 콘택트(204)의 4 개의 버전 중 하나의 메모리 셀의 메모리 상태 유지 안정성을 나타내는 예시적인 그래프가 도시된다. 예시적인 유지 차트(502)는 Y축이 중간값 0 시그마 μ(mu)의 3σ(시그마) 분포를 식별하고, X축이 증가하는 나노 암페어(nA)의 로그 단위에 따른 판독 셀 전류(504)를 나타내는 것을 도시한다.
4 개의 그래프가 도시되고, 도 1의 불휘발성 메모리 셀(106)의, 비활성 전극이라고도 알려진, 하부 전극 콘택트(204)의 4 개의 버전 중 하나의 예를 나타낸다. 4 개의 그래프는 p_a_506, p_b_508, p_c_510, p_d_512로서 개별적으로 레이블되어 식별된다. 세트 순응 전류는 35uA로 설정되었고 판독 전압은 0.1 볼트이었다.
점선에 의해 연결된 점으로 된 삼각형 데이터 포인트들로 나타낸 그래프 p_a(506)는, 메모리 셀이 1 시간의 기간 동안 섭씨 150도에 노출된 후의 데이터 조건 상태를 나타내는 셀 저항을 갖는 메모리 셀로부터 일만 번의 세트/리셋 사이클 후의 HRS 상태를 도시한다. 실선에 의해 연결된 실선으로 된 삼각형 데이터 포인트들로 나타낸 그래프 p_b(508)는, 메모리 셀이 1 시간의 기간 동안 섭씨 150도에 노출되기 전의 데이터 조건 상태를 나타내는 셀 저항을 갖는 메모리 셀로부터 일만 번의 세트/리셋 사이클 후의 HRS 상태를 도시한다.
파선으로 연결된 파선으로 된 그늘진 삼각형 데이터 포인트들로 나타낸 그래프 p_c(510)는, 메모리 셀이 1 시간의 기간 동안 섭씨 150도에 노출된 후의 데이터 조건 상태를 나타내는 셀 저항을 갖는 메모리 셀로부터 일만 번의 세트/리셋 사이클 후의 LRS 상태를 도시한다. 파선과 점으로 연결된 실선으로 된 그늘진 삼각형 데이터 포인트들도 나타낸 그래프 p_d(512)는, 메모리 셀이 1 시간의 기간 동안 섭씨 150도에 노출되기 전의 데이터 조건 상태를 나타내는 셀 저항을 갖는 메모리 셀로부터 일만 번의 세트/리셋 사이클 후의 LRS 상태를 도시한다.
TDMAT 또는 (CH3)5C5Ti(CH3)3를 사용하여 유기금속 티타늄 화합물로 형성되고, 전기화학적으로 비활성이고, 트레이스 할로겐이 없는 티타늄 질화물(TiN)의 하부 전극 콘택트(204)를 갖는 불휘발성 메모리 셀(106)은 한 시간 동안 섭씨 150도의 노출에 의해 영향을 받지 않는 3 시그마 범위에서 일만 번이 넘는 판독에 대해 프로그래밍된 데이터 조건 상태를 유지하여, 특출한 신뢰성 및 데이터 유지를 제공한다는 것이 발견되었다.
TDMAT 또는 (CH3)5C5Ti(CH3)3를 사용하여 유기금속 티타늄 화합물로 형성되고, 전기화학적으로 비활성이고, 트레이스 할로겐이 없는 티타늄 질화물(TiN)의 하부 전극 콘택트(204)를 갖는 불휘발성 메모리 셀(106)은 불휘발성 메모리 셀(106)에 제1 제품 향상의 결과를 제공한다는 것이 발견되었다. 제1 제품 향상은 한 시간 동안 섭씨 150도의 노출에 의해 영향을 받지 않는 0.1 내지 8.0 nA 사이의 3 시그마 판독 셀 전류 범위에서, 일만 번의 프로그램/소거 사이클 후에 제로 또는 HRS 상태의 프로그램된 데이터 조건 상태를 유지하는 능력으로서, 특출한 신뢰성 및 데이터 유지를 제공한다.
TDMAT 또는 (CH3)5C5Ti(CH3)3를 사용하여 유기금속 티타늄 화합물로 형성되고, 전기화학적으로 비활성이고, 트레이스 할로겐이 없는 티타늄 질화물(TiN)의 하부 전극 콘택트(204)를 갖는 불휘발성 메모리 셀(106)은 불휘발성 메모리 셀(106)에 제2 제품 향상의 결과를 제공한다는 것이 발견되었다. 제2 제품 향상은 한 시간 동안 섭씨 150도의 노출에 의해 영향을 받지 않는 800 나노 암페어(nA)와 10 마이크로 암페어(㎂) 사이의 3 시그마 판독 셀 전류 범위에서, 일만 번의 판독 후에 일 또는 LRS 상태의 프로그램된 데이터 조건 상태를 유지하는 능력으로서, 특출한 신뢰성 및 데이터 유지를 제공한다.
TDMAT 또는 (CH3)5C5Ti(CH3)3를 사용하여 유기금속 티타늄 화합물로 형성되고, 전기화학적으로 비활성이고, 트레이스 할로겐이 없는 티타늄 질화물(TiN)의 하부 전극 콘택트(204)를 갖는 불휘발성 메모리 셀(106)은 한 시간 동안 섭씨 150도의 노출에 의해 영향을 받지 않는, 일만 번이 넘는 판독에 대한 LRS 및 HRS의 프로그램된 데이터 조건 상태들 사이에 적어도 692 nA의, RWB_3σ로서 도시되고 식별되는, 최소 판독 셀 전류 스프레드(514)를 유지하여, 특출한 신뢰성 및 데이터 유지를 제공한다는 것이 발견되었다.
이제 도 6을 참조하면, 제조의 증착 공정 단계에서 하부 전극 콘택트의 부분 단면도가 도시된다. 할로겐화물 성분 또는 할로겐을 갖지 않고 물리적 스위칭 메커니즘에 대해 전기화학적으로 비활성으로 형성된 티타늄 질화물의 도 2의 하부 전극 콘택트(204) 등의 비활성 전극 또는 하부 전극 콘택트(602)가 도시된다. 두꺼운 선들은 기체 물질의 도입 또는 제거를 위해 적어도 하나의 개구를 갖는 인클로저(enclosure) 또는 챔버(604)를 도시한다.
CVD, ALD, 또는 CVD와 ALD (CVD/ALD) 공정들의 조합은, 유저 및/또는 제조업자에 의해 선택되는 저항 범위 등의 저항 특성, 판독 전류, 물리적 기하구조 크기, 물질 표면 질감, 양이온 친화력, 기술, 또는 성능 사양을 결정하기 위해, 절연층(608) 내에 미리 정해진 콘택트 깊이(606)에 하부 전극 콘택트(602)를 형성하는 티타늄 질화물을 축적하기 위해 사용될 수 있다. 비활성 전극이라고도 알려진, 하부 전극 콘택트(602)는 평면 기판(612) 상의 절연층(608)의 어퍼쳐(610)에 BEC 플러그로서 형성될 수 있다. 절연층(608) 내의 일백 나노 미터(nm) 너비 미만의 폭을 갖는 좁은 트렌치 또는 일백 나노 미터(nm) 미만의 직경을 갖는 콘택트 홀 비아 등의 어퍼쳐(610)는 평면 기판(612)상의 배선층 또는 평면 기판(612)을 노출시킨다. 오직 CVD/ALD만이 작은 BEC 플러그를 달성하기 위해 어퍼쳐(610)를 충전할 수 있다. 예를 들어, 물리적 기상 증착(PVD) 공정은 어퍼쳐(610)를 충전할 수 없을 것이다. 도 1의 집적 회로 다이(102)의 평면 기판(612)은 기판이라고도 지칭되고 도시된다.
하부 전극 콘택트(602)는 CVD/ALD 공정을 이용하여 평면 기판(612)상에 증착될 수 있다. 어퍼쳐(610)는 리소그래피와 에칭에 위해 패터닝될 수 있다. 비활성 전극이라고도 알려진, 하부 전극 콘택트(602)는 사전에 패터닝된 어퍼쳐(610) 내에 증착될 수 있고, 그 후 필요에 따라 적재 초과 또는 증착 초과분을 제거하기 위해 폴리싱될 수 있다.
물질 첨가물(614)은, 하부 전극 콘택트(602)의 구성 또는 특성을 변경하거나 변화시키기 위해, 플라즈마 처리에 의해 또는 증착 단계 사이클링 동안에 등등, 전구체, 플라즈마, 기체, 및 그것들의 조합을 도입함으로써 CVD/ALD 공정 동안 챔버 내에 도입될 수 있다. 예를 들면, 실리콘의 첨가는 TiSN의 하부 전극 콘택트(602)를 형성하도록 수행될 수 있다. 예를 들면, 플라즈마에의 노출은 하부 전극 콘택트(602)의 저항 특성을 변경하기 위해 사용될 수 있다.
사전에 패터닝된 어퍼쳐(610) 내에 증착된 하부 전극 콘택트(602)는 극히 작을 수 있고(30nm 미만), 화학적 기계적 평탄화(chemical-mechanical planarization: CMP) 공정을 이용하여 더 처리될 수도 있다. CMP 공정은 하부 전극 콘택트(602)의 증착에서 임의의 적재 초과분을 제거하기 위해 하부 전극 콘택트(602)를 폴리싱하기 위해 사용될 수 있다.
하부 전극 콘택트(602)를 생성하기 위해 오직 CVD 및/또는 ALD 공정만이 절연층(608) 내의 일백 나노 미터(nm) 너비 미만의 폭을 갖는 좁은 트렌치 또는 일백 나노 미터(nm) 미만의 직경을 갖는 BEC 플러그로서 어퍼쳐(610)를 충전하기 위해 사용될 수 있다는 것이 발견되었다.
하부 전극 콘택트(602)를 생성하기 위한 ALD 공정은 CVD보다 더 균일하게 어퍼쳐(610)를 충전할 수 있고 어퍼쳐(610)의 중앙에서 보이는 물질의 부피를 줄일 수 있다는 것이 발견되었다.
이제 도 7을 참조하면, 본 발명의 다른 실시예에 있어서 집적 회로 시스템의 제조 방법(700)의 흐름도가 도시된다. 이 방법(700)은, IC 제공 블록(702)에서, 어드레스 스위치를 갖는 집적 회로 다이를 제공하는 단계, 하부 전극 콘택트 형성 블록(704)에서, 화학적 기상 증착 또는 원자층 증착 공정의 특성을 갖고, 어드레스 스위치에 결합되고, 할로겐 성분이 없는 하부 전극 콘택트를 형성하는 단계, 전이 물질층 증착 블록(706)에서, 하부 전극 콘택트상에 직접 전이 물질층을 증착하는 단계, 및 상부 전극 증착 블록(708)에서, 집적 회로 다이에 불휘발성 메모리 어레이를 형성하기 위해 전이 물질층상에 직접 상부 전극 콘택트를 증착하는 단계를 포함한다.
결과적으로 얻어지는 방법, 공정, 장치, 디바이스, 제품, 및/또는 시스템은 간단하고, 비용 효과적이고, 복잡하지 않고, 매우 다양하고 효과적이고, 공지 기술들을 적응시킴으로써 놀랍게 그리고 자명하지 않게 구현될 수 있고, 따라서 효율적이고 경제적으로 집적 회로 시스템을 제조하기에 용이하게 적합하고, 종래의 제조 방법들 또는 공정들 및 기술들과 완벽하게 호환된다.
본 발명의 다른 중요한 양태는 불휘발성 메모리를 갖는 집적 회로 시스템들의 비용 절감, 시스템의 간단화, 및 성능 증가의 역사적 추세를 소중하게 지원하고 서비스한다는 것이다.
본 발명의 이들 및 다른 유용한 양태들은 결과적으로 기술의 상태를 적어도 그 다음 레벨로 더 진보시킨다는 것이다.
본 발명은 특정한 최상의 모드와 관련하여 설명되었지만, 많은 대안, 수정, 및 변형이 상기의 설명에 비추어 당업자에게 명백할 것이라는 점을 이해해야 할 것이다. 따라서, 포함된 청구항들의 범위 내에 속하는 모든 그러한 대안, 수정, 및 변형을 포함하도록 의도된다. 이제까지 본 명세서에서 설명되거나 첨부 도면에 도시된 모든 사항들은 예시적이고 비제한적인 의미로 해석되어야 한다.
Claims (22)
- 집적 회로 시스템의 제조 방법으로서,
어드레스 스위치를 갖는 집적 회로 다이를 제공하는 단계,
화학적 기상 증착 또는 원자층 증착 공정의 특성을 갖고, 상기 어드레스 스위치에 결합되고, 할로겐 성분이 없는 하부 전극 콘택트를 형성하는 단계,
상기 하부 전극 콘택트상에 직접 전이 물질층을 증착하는 단계, 및
상기 집적 회로 다이에 불휘발성 메모리 어레이를 형성하기 위해 상기 전이 물질층상에 직접 상부 전극 콘택트를 증착하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 제1항에 있어서,
상기 하부 전극 콘택트를 형성하는 단계는 하부 전극 콘택트에 실리콘을 주입하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 제1항에 있어서,
상기 하부 전극 콘택트를 형성하는 단계는 티타늄 질화물을 갖는 하부 전극 콘택트를 형성하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 제1항에 있어서,
상기 하부 전극 콘택트를 형성하는 단계는 트리스클로로디에틸아미노 티타늄(trischlorodiethylamino titanium) 또는 테트라키스-디메틸아미노 티타늄(tetrakis-dimethylamino titanium)의 전구체에 의해 하부 전극 콘택트를 형성하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 제1항에 있어서,
상기 하부 전극 콘택트를 형성하는 단계는 플루오르가 없는 텅스텐을 함유하는 하부 전극 콘택트를 형성하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 제1항에 있어서,
상기 하부 전극 콘택트를 형성하는 단계는 화학적 기상 증착 또는 원자층 증착 공정으로 전구체로서의 유기금속 화합물에 의해 하부 전극 콘택트를 형성하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 집적 회로 시스템의 제조 방법으로서,
어드레스 스위치를 갖는 집적 회로 다이를 제공하는 단계,
화학적 기상 증착 또는 원자층 증착 공정의 특성을 갖고, 상기 어드레스 스위치에 결합되고, 할로겐 성분이 없는 하부 전극 콘택트를 형성하는 단계,
상기 하부 전극 콘택트상에 직접 전이 물질층을 증착하는 단계, 및
상기 집적 회로 다이에 불휘발성 메모리 어레이를 형성하기 위해, 상기 집적 회로 다이 위에, 상기 전이 물질층상에 직접 상부 전극 콘택트를 증착하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 제7항에 있어서,
상기 하부 전극 콘택트를 형성하는 단계는 일백 마이크로 오옴 cm 내지 1 오옴 cm 사이의 저항률을 갖는 하부 전극 콘택트를 형성하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 제7항에 있어서,
집적 회로 다이의 평면 기판을 제공하는 단계를 더 포함하고,
상기 하부 전극 콘택트를 형성하는 단계는 상기 평면 기판상에 하부 전극 콘택트를 형성하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 제7항에 있어서,
일백 나노 미터 미만의 폭을 갖는, 집적 회로 다이의, 좁은 트렌치를 형성하는 단계를 더 포함하고,
상기 하부 전극 콘택트를 형성하는 단계는 좁은 트렌치 내에 하부 전극 콘택트를 형성하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 제7항에 있어서,
상기 하부 전극 콘택트를 형성하는 단계는 비정질 구조 또는 금속 유리 구조를 갖는 하부 전극 콘택트를 형성하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 제7항에 있어서,
일백 나노 미터 미만의 직경을 갖는, 집적 회로 다이의, 콘택트 홀 비아를 형성하는 단계를 더 포함하고,
상기 하부 전극 콘택트를 형성하는 단계는 상기 콘택트 홀 비아 내에 하부 전극 콘택트를 형성하는 단계를 포함하는, 집적 회로 시스템의 제조 방법. - 집적 회로 시스템으로서,
어드레스 스위치를 갖는 집적 회로 다이,
화학적 기상 증착 또는 원자층 증착의 특성을 갖고, 상기 어드레스 스위치에 결합되고, 할로겐 성분이 없는 하부 전극 콘택트,
상기 하부 전극 콘택트 직상의 전이 물질층, 및
집적 회로 다이에 불휘발성 메모리 어레이를 형성하기 위한, 상기 전이 물질층 직상의 상부 전극 콘택트를 포함하는, 집적 회로 시스템. - 제13항에 있어서,
상기 하부 전극 콘택트 내에, 화학적 기상 증착 또는 원자층 증착의 특성을 갖는, 티타늄 실리콘 질화물을 더 포함하는, 집적 회로 시스템. - 제13항에 있어서,
상기 하부 전극 콘택트 내에, 화학적 기상 증착 또는 원자층 증착의 특성을 갖는, 할로겐 성분이 없는 텅스텐을 더 포함하는, 집적 회로 시스템. - 제13항에 있어서,
상기 하부 전극 콘택트는 하부 전극 콘택트의 저항률을 결정하기 위한 미리 정해진 콘택트 깊이를 갖는, 집적 회로 시스템. - 제13항에 있어서,
상기 하부 전극 콘택트는 일백 마이크로 오옴 cm 내지 1 오옴 cm 사이의 저항률을 갖는, 집적 회로 시스템. - 제13항에 있어서,
상부 전극 콘택트는 집적 회로 다이의 위에 있는, 집적 회로 시스템. - 제18항에 있어서,
집적 회로 다이의 평면 기판을 더 포함하고,
상기 하부 전극 콘택트는 평면 기판상에 있는, 집적 회로 시스템. - 제18항에 있어서,
일백 나노 미터 미만의 폭을 갖는, 상기 집적 회로 다이의, 좁은 트렌치를 더 포함하고,
상기 하부 전극 콘택트는 좁은 트렌치 내에 있는, 집적 회로 시스템. - 제18항에 있어서,
상기 하부 전극 콘택트는 비정질 구조 또는 금속 유리 구조를 갖는, 집적 회로 시스템. - 제18항에 있어서,
일백 나노 미터 미만의 직경을 갖는, 상기 집적 회로 다이의, 콘택트 홀 비아를 더 포함하고,
상기 하부 전극 콘택트는 상기 콘택트 홀 비아 내에 있는, 집적 회로 시스템.
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