TW202314975A - 用於記憶體單元存取之具有電阻層之存取線 - Google Patents

Abstract

本發明揭示與一記憶體陣列中之尖峰電流抑制有關之系統、方法及設備。在一個方法中，一記憶體裝置包含具有一交叉點記憶體架構之一記憶體陣列。該記憶體陣列具有經組態以存取該記憶體陣列之記憶體單元之存取線(例如，字線及/或位元線)。各存取線由一導電材料(例如，鎢)形成。該存取線包含一或多個電阻層(例如，氮化鎢矽)，該一或多個電阻層各具有大於用於形成該存取線之該導電材料之電阻率的一電阻率。該等電阻層經形成上覆或下伏於該等記憶體單元之至少一部分。一驅動器使用一通孔電連接至該存取線。該驅動器在該存取線上產生一電壓以存取該等記憶體單元。

Description

用於記憶體單元存取之具有電阻層之存取線

本文中揭示之至少一些實施例大體上係關於記憶體裝置，且更特定言之(但不限於)使用具有一或多個電阻層之一存取線以用於在存取一記憶體陣列中之記憶體單元時抑制尖峰電流之記憶體裝置。

記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似者。藉由將一記憶體裝置內之記憶體單元程式化至各種狀態而儲存資訊。舉例而言，二元記憶體單元可程式化至兩種支援狀態之一者，該等狀態通常由一邏輯1或一邏輯0表示。在一些實例中，一單一記憶體單元可支援兩種以上狀態，可儲存該等狀態之任一者。為存取經儲存資訊，一組件可讀取或感測記憶體裝置中之至少一個經儲存狀態。為儲存資訊，一組件可將狀態寫入或程式化於記憶體裝置中。

存在各種類型之記憶體裝置及記憶體單元，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、自選擇記憶體、硫屬化物記憶體技術等等。記憶體單元可為揮發性的或非揮發性的。非揮發性記憶體裝置(例如，FeRAM)可甚至在不存在一外部電源之情況下維持其等儲存邏輯狀態達延長時段。揮發性記憶體裝置(例如，DRAM)可在與一外部電源斷開連接時丟失其等儲存狀態。

以下揭示內容描述用於一記憶體陣列中之尖峰電流抑制之各項實施例。本文中之至少一些實施例係關於一種具有使用一交叉點架構之一記憶體陣列之記憶體裝置。在一個實例中，記憶體陣列係一電阻式RAM (RRAM)交叉點記憶體陣列，或一鐵電RAM (FeRAM)交叉點記憶體陣列。可使用其他記憶體類型。

在一個實例中，記憶體裝置儲存一主機裝置(例如，一自動駕駛車輛之一運算裝置、一人工智慧(AI)引擎或存取儲存於記憶體裝置中之資料之其他運算裝置)使用之資料。在一個實例中，記憶體裝置係安裝於一電動車輛中之一固態磁碟。

在一些記憶體陣列(例如，一交叉點記憶體陣列)中，通過一記憶體單元之電流放電可能導致電流尖峰(例如，在一相對較短時間段中之通過記憶體單元之相對較高電流放電)，此可能導致對記憶體單元之損壞。舉例而言，在硫屬化物記憶體單元驟變時發生之電流放電可能導致記憶體單元之非晶化。此等尖峰可能源自記憶體陣列內之內部放電。在一個實例中，此係記憶體陣列內之寄生電容之放電。歸因於內部放電之電流尖峰可尤其成問題。

在一個實例中，藉由在記憶體陣列之字線及位元線上產生電壓來選擇記憶體單元。當選定記憶體單元時，一大的電流尖峰可流動通過單元。由在記憶體裝置之操作期間累積電荷之寄生電容引起尖峰。電荷作為一電流尖峰進行放電，此可能導致對記憶體單元之損壞。

在一個實例中，記憶體單元係基於硫屬化物之自選擇記憶體單元，其在選定時(例如，單元處於一設定狀態)驟變。一選擇尖峰源自耦合至用於選擇記憶體單元之字線及/或位元線之寄生電容之放電。使用一選擇裝置及一記憶體儲存元件(例如，相變記憶體)兩者之記憶體單元可能遭受類似問題。

此選擇尖峰可係數種可靠性機制之一根本原因。對於定位於一解碼器附近之記憶體單元尤其如此，其尖峰電流通常更大。舉例而言，選擇尖峰導致可靠性機制，諸如讀取干擾及/或耐久性降級。

在一個實例中，可更改一記憶體陣列之各種電壓以執行存取操作。各種電壓更改可導致記憶體陣列中之電荷累積於(舉例而言)與陣列相關聯之寄生電容(例如，記憶體陣列之存取線之寄生電容)中。在一些情況中，累積電荷可通過一選定記憶體單元放電。舉例而言，一記憶體單元可基於被選擇(例如，在被存取時，諸如在跨記憶體單元之一電壓超過記憶體單元之一臨限電壓時)而變得導電，此可允許與記憶體單元耦合之存取線上之累積電荷以一電流尖峰(例如，具有至少100微安(諸如200至300微安)之一峰值量值之一電流尖峰)通過單元放電。記憶體單元可與記憶體單元隨時間經歷之電流尖峰之數目及量值成比例地降級或磨損。

在一個實例中，一記憶體陣列使用自選擇硫屬化物記憶體單元。在單元被選擇時，字線及位元線被充電以選擇單元。此可導致電容耦合至鄰近單元之鄰近字線或位元線。隨著時間的推移，此電容耦合導致電荷累積於各種寄生電容(例如，諸如上文提及)中。當記憶體單元被選擇且驟變時(例如，在一讀取操作期間)，累積電荷作為一電流尖峰流動通過記憶體單元。

在一些情況中，相較於定位成遠離通孔/驅動器(例如，一遠電距離(ED))之記憶體單元，電流尖峰對於定位成靠近或接近連接至一存取線驅動器之一通孔(例如，一近ED)之記憶體單元可更高。舉例而言，歸因於記憶體單元與沿存取線之整個長度累積於寄生電容中之電荷之間之一相對較低電阻路徑，通過具有一近ED之一記憶體單元之放電可更嚴重，相較於具有遠ED之記憶體單元，其可導致在記憶體單元變得導電時通過記憶體單元之一較高電流量(例如，一相對較高量值電流尖峰)，其可與沿存取線之較遠部分累積之電荷(例如，沿通孔之另一側之存取線遠距離累積之電荷)分離得更多。

為解決此等及其他技術問題，使用一或多個電阻器來篩選來自除用於存取一記憶體單元之部分以外之一存取線之部分之放電。藉由一或多個電阻器篩選放電降低在不存在電阻器(例如，在先前裝置中缺少此等電阻器)之情況下將發生之放電程度。

可取決於(舉例而言)一記憶體陣列中之存取線之位置客製化電阻器之實體組態。在一個實例中，各電阻器係定位於存取線與電連接至用於在選擇記憶體單元時驅動存取線上之電壓之一驅動器之一通孔之間之一電阻膜之一部分。

在一個實例中，存取線係一交叉點記憶體陣列之一字線。一或多個電阻器經組態以增加交叉點記憶體陣列之(若干)寄生電容可通過其放電之一電路路徑之電阻，使得減小任何電流尖峰之量值。與未使用電阻器(例如，電阻器增加RC放電電路之電阻，其減小電流尖峰)之先前方法相比，電流尖峰之量值較低。再者，一或多個電阻器之使用對將電流偏壓且遞送至字線以用於諸如讀取、寫入等之正常記憶體單元操作之能力具有最小影響。

在一項實施例中，將一存取線分割成左部分及右部分(例如，左及右字線或位元線部分)。各部分電連接至一通孔，一驅動器使用該通孔在存取線上產生一電壓。為減少與電流尖峰相關聯之放電，將一第一電阻器定位於左部分與通孔之間，且將一第二電阻器定位於右部分與通孔之間。

在一些實施例中，藉由使用形成於一存取線中之一基座結構來實施尖峰電流抑制，如下文更詳細地論述(參見(例如)圖14及下文相關論述)。在一項實施例中，用一導電層填充存取線之一基座，且兩個電阻膜形成於導電層之各側上之存取線中。

在其他實施例中，尖峰電流抑制藉由使用一或多個電荷篩選結構而實施，如下文更詳細地論述(參見例如圖26及圖27以及下文相關論述)。在一項實施例中，電荷篩選結構藉由將絕緣層(例如，在該存取線之特定部分之中間橫向延伸之絕緣層)整合至一存取線之內部區中而形成。該等絕緣層將該存取線垂直分割成頂部及底部導電部分。針對定位成上覆於及/或下伏於該等絕緣層之一者之彼等記憶體單元，至各記憶體單元之電路徑之電阻增加，因為頂部或底部導電部分之厚度小於該存取線之彼等部分之厚度，其中不存在該等絕緣層。因此，在一尖峰放電期間，電荷由至該記憶體單元之較高電阻路徑阻塞。例如，此抑制在選擇上覆及/或下伏記憶體單元之一者時可能出現之尖峰電流(例如，硫屬化物記憶體單元驟變)。

電荷篩選結構之一個優點係不需要增加通孔電阻，使得最小地影電流至定位成遠離該通孔之記憶體單元之遞送。例如，頂部及底部導電部分兩者用於遠電流遞送，使得組合電路徑具有實質上類似於無絕緣層之存取線之部分之電阻之一電阻。

在一項實施例中，一記憶體裝置包含具有一交叉點記憶體架構之一記憶體陣列。記憶體陣列具有經組態以存取記憶體陣列之記憶體單元之一存取線。存取線在存取線之一中心區之相對側上具有一第一部分及一第二部分。第一部分經組態以存取一第一記憶體單元，且第二部分經組態以存取一第二記憶體單元。在一個實例中，存取線係一字線或位元線，且中心區位於字線或位元線中間。在一個實例中，將存取線分割成如上文提及之左部分及右部分。

一或多個通孔在該中心區處電連接至該第一部分及該第二部分。在一個實例中，使用單個通孔。在其他實例中，可使用多個通孔。

一第一電阻器定位於該存取線之第一部分與該通孔之間。該第一電阻器經組態以便在存取該第二記憶體單元時篩選來自該第一部分之放電。一第二電阻器定位於該第二部分與該通孔之間。該第二電阻器經組態以在存取該第一記憶體單元時篩選來自該第二部分之放電。

一驅動器電連接至該一或多個通孔。該驅動器經組態以在存取該第一記憶體單元時在該第一部分上產生一電壓。當存取該第二記憶體單元時，該驅動器在該第二部分上產生一電壓。在一個實例中，該驅動器係一字線或位元線驅動器。在一個實例中，該驅動器電連接至一字線之中間之單個通孔，且當存取單個記憶體單元時在該等第一及第二部分兩者上產生一電壓。該記憶體單元可定位於該第一或第二部分上。

由本文中描述之實施例提供各種優點。在一個優點中，藉由篩選來自一記憶體陣列中之遠電容之電荷(例如，來自用於存取一近記憶體單元之一左半微磚中之一存取線之一左部分上之遠單元之電荷，及/或來自右半微磚中之存取線之一右部分之電荷)而抑制在選擇一記憶體單元期間產生之電流尖峰。在一個優點中，上述電阻器可容易添加於一現有被狀物架構上。

在一個優點中，上述電阻器之使用可針對記憶體陣列之不同位置而變化。用於形成記憶體單元堆疊之層對於記憶體陣列之所有部分可為相同的。因此，如本文中描述之尖峰電流抑制之使用對於記憶體單元結構可為透明的。

在一個優點中，對於一給定位準之可容忍電流尖峰，可增加微磚大小及因此記憶體密度。在一個優點中，可根據一記憶體陣列之不同部分之需要組合及改變各種不同電阻器組態。在一個優點中，尖峰電流抑制通常可用於任何交叉點技術。

圖1展示根據一些實施例之在記憶體裝置101之一記憶體陣列102中實施尖峰電流抑制之一記憶體裝置101。記憶體裝置101包含記憶體控制器120，其控制感測電路系統122及偏壓電路系統124。記憶體控制器120包含處理裝置116及記憶體118。在一個實例中，記憶體118儲存在處理裝置116上實行以執行記憶體裝置101之各種操作的韌體。在一個實例中，操作包含讀取及寫入至記憶體陣列102之各種記憶體單元。

記憶體陣列102之記憶體單元包含記憶體單元110及記憶體單元112。在一個實例中，記憶體單元110定位於一左半微磚中且記憶體單元112定位於記憶體陣列之一右半微磚中。

使用記憶體陣列102之存取線130來存取記憶體單元110、112。在一個實例中，存取線130係字線及/或位元線。在一個實例中，各存取線130在一中心區中(例如，存取線中間)被分割以具有存取記憶體單元110之一左部分及存取記憶體單元112之一右部分。

使用偏壓電路系統124在存取線130上產生電壓。使用通孔134將存取線130電連接至偏壓電路系統124。在一個實例中，使用一單個通孔134將各存取線130之一左部分及一右部分電連接至偏壓電路系統124之一字線或位元線驅動器。

在一個實例中，在一存取線130之一左部分上驅動一電壓以存取一記憶體單元110。在一個實例中，驅動電壓作為回應於從主機裝置126接收之一命令而執行之一讀取或寫入操作之部分。

使用感測電路系統122來感測流動通過記憶體單元110、112之電流。在一個實例中，感測電路系統122感測源自在一讀取操作期間將一電壓施加至一記憶體單元110之一電流。

在一項實施例中，為抑制記憶體陣列102中之尖峰電流，將各種電阻器132定位於存取線130與通孔134之間。電阻器132篩選來自存取線130之某些部分之放電(例如，如上文描述)，其可在存取一記憶體單元110、112時(例如，在硫屬化物記憶體單元驟變時)發生。

在一項實施例中，記憶體裝置101在執行寫入操作時選擇用於施加至記憶體單元110、112之寫入電壓。在一項實施例中，藉由一或多個電壓驅動器實施偏壓電路系統124。偏壓電路系統124可進一步用於產生用於(例如，回應於來自主機裝置126之一讀取命令而)對記憶體陣列102執行之讀取操作之讀取電壓。

在一項實施例中，使用感測電路系統122來感測記憶體陣列102中之各記憶體單元之一狀態。在一個實例中，感測電路系統122包含用於偵測藉由將各種讀取電壓施加至記憶體陣列102中之記憶體單元引起之一電流的電流感測器(例如，感測放大器)。感測電路系統122感測藉由施加電壓引起之與記憶體單元110之各者相關聯之一電流。

在一個實例中，若感測電路系統122判定源自將一讀取電壓施加至記憶體單元之各自電流大於一各自固定臨限值(例如，一預定位準之電流或臨限電流)，則記憶體控制器120判定記憶體單元已驟變。

在一項實施例中，記憶體單元110、112可具有不同記憶體類型(例如，單位階單元或三位階單元)。

在一項實施例中，記憶體控制器120從一主機裝置126接收一寫入命令。寫入命令附有待寫入至記憶體陣列102之資料(例如，主機裝置126之一使用者之使用者資料)。回應於接收到寫入命令，控制器120藉由將電壓施加至記憶體單元110而起始一程式化操作。控制器120判定源自施加電壓之各自電流。

在一項實施例中，控制器120判定各單元之現有程式化狀態(例如，邏輯狀態0)及目標程式化狀態(例如，邏輯狀態0)是否相同。若現有及目標程式化狀態相同，則不施加寫入電壓(例如，此係一正常寫入模式)。若現有及目標程式化狀態不同，則將一寫入電壓施加至該特定記憶體單元。在一個實例中，寫入電壓係藉由將電壓偏壓施加至用於選擇單元之字線及位元線而跨記憶體單元施加之3至8伏特。

在一個實例中，控制器120可在寫入操作期間使用寫入電壓(例如，寫入脈衝)將一邏輯狀態寫入至一記憶體單元(諸如記憶體單元110、112)。可藉由向一位元線提供一第一電壓且向一字線提供一第二電壓而施加寫入脈衝以選擇記憶體單元。可使用耦合至記憶體單元可耦合至之存取線之電路來提供寫入電壓(例如，包含於解碼器電路中之存取線驅動器)。可由藉由一控制邏輯(例如，控制器120)提供之內部控制信號控制電路。施加至記憶體單元之所得電壓係第一與第二電壓之間之差。

在一些情況中，記憶體單元(例如，一PCM單元)包含改變其晶體組態(例如，在一結晶相與一非晶相之間)之一材料，其繼而判定記憶體單元之一臨限電壓以儲存資訊。在其他情況中，記憶體單元包含保持在一晶體組態(例如，一非晶相)中之一材料，其可展現可變臨限電壓以儲存資訊。

圖2展示根據一些實施例之用於針對一記憶體陣列之一存取線實施尖峰電流抑制之電阻器210、212。存取線具有一第一部分202及一第二部分204 (例如，如上文描述之左部分及右部分)。圖2之存取線係記憶體陣列102之一存取線130之一實例。使用部分202來存取記憶體單元206，且使用部分204來存取記憶體單元208。通常使用各部分202、204來存取多個記憶體單元(例如，定位於記憶體陣列中各自部分上方及下方之記憶體單元)。

存取線部分202、204藉由電阻器210、212電連接至通孔214。在一個實例中，存取線部分202、204係一記憶體陣列中之一導電層之部分。在一個實例中，電阻器210、212係經形成下伏於導電層且上覆於通孔214之一電阻膜之部分。

在一個實例中，通孔214係一單個通孔。在一個實例中，藉由多個通孔提供通孔214。通孔214將驅動器216電連接至存取線部分202、204。驅動器216係偏壓電路系統124之一實例。在一個實例中，驅動器216在部分202上產生一讀取電壓以便判定記憶體單元206之一狀態。在一個實例中，驅動器216在部分204上產生一讀取電壓以便判定記憶體單元208之一狀態。

可使用各種記憶體單元類型來形成記憶體單元206、208。在一個實例中，記憶體單元包含硫屬化物。在一個實例中，記憶體單元包含一選擇裝置，及作為一記憶體元件之一相變材料。在一個實例中，記憶體單元係包含硫屬化物之一自選擇記憶體單元。在一個實例中，記憶體單元係一電阻式記憶體單元。

圖3展示根據一些實施例之針對尖峰電流抑制分割成左部分及右部分302、304之一存取線。使用左部分302來存取記憶體單元308，且使用右部分304來存取記憶體單元310。藉由部分302、304提供之存取線係圖1之一存取線130或圖2之存取線之一實例。

在一項實施例中，在存取線之一中心區306中提供存取線中之一裂口。在一個實例中，在存取線中間形成裂口，使得部分302及304經圖案化以具有實質上相等或相同長度。在一個實例中，部分302及304經圖案化以具有不同長度。

左部分及右部分302、304藉由一電阻膜318電連接至通孔312。電阻膜318具有定位於存取線之左部分302與通孔312之間之一區段320。電阻膜318具有定位於存取線之右部分304與通孔312之間之一區段322。

在一個實例中，區段320、322之各者具有1至20奈米之一厚度。在一個實例中，區段320、322之各者具有10至200奈米之一寬度。在圖3中藉由對應於元件符號320、322之箭頭指示寬度。

在一個實例中，電阻膜318包含氮化鎢矽。在一個實例中，電阻膜318包含氮化鎢矽、氮化矽化鈦、氮化鎢、氮化鈦、矽化鎢或矽化鈷之一或多者。可針對不同記憶體陣列改變前述材料之比例。

在一項實施例中，裂口係實體上分離部分302、304之一間隙。在一個實例中，裂口包含形成於部分302與304之間之中心區306中之一非導電材料。在一個實例中，非導電材料係一絕緣氧化物。在一個實例中，裂口係部分302、304之間之一未填充空間。

通孔312電連接至形成於一半導體基板314中之電晶體電路系統316。在一個實例中，電晶體電路系統316包含偏壓電路系統124。在一個實例中，電晶體電路系統316包含在圖3中展示之存取線之部分302、304上產生電壓之一或多個電壓驅動器。在一個實例中，使用CMOS電晶體來形成電晶體電路系統316。

圖4展示根據一些實施例之包含提供對配置成多個堆疊層疊之記憶體單元之存取之各種字線及位元線層之一交叉點架構中之一記憶體陣列。記憶體陣列包含彼此正交(例如，垂直)配置之各種字線及位元線。舉例而言，字線412、414垂直於位元線406、408配置。字線412、414係圖1之存取線130之一實例。額外地及/或替代地，位元線406、408係存取線130之一實例。

記憶體陣列包含配置成各種層疊(例如，層疊0至3)之各種記憶體單元。各層疊包含記憶體單元。舉例而言，層疊0包含記憶體單元402，且層疊1包含記憶體單元404。記憶體單元402、404係記憶體單元110之一實例。在一項實施例中，各位元線406提供對定位於各自位元線上方及下方之記憶體單元402、404之存取。

儘管出於簡化圖解之目的未展示，然字線412、414之各者可併入上文描述之電阻器210、212。在一個實例中，字線412、414之各者經分割以具有一左部分302及一右部分304，類似於上文論述。在一個實例中，用於任何或全部層疊0至3之各字線及/或位元線可包含一裂口，諸如上文針對圖3論述。在一個實例中，電阻器210、212之各種組態可用於不同字線及/或位元線。在一個實例中，基於與記憶體陣列之一給定區相關聯之放電程度判定電阻器210、212之組態。

在一項實施例中，字線412藉由通孔410電連接至字線414。通孔410係通孔134、214、312之一實例。

儘管出於簡化圖解之目的未展示，然通孔410電連接至用於在字線412、414上產生一電壓之一驅動器。在一個實例中，驅動器係偏壓電路系統124或驅動器216。

圖5展示根據一些實施例之藉由一通孔電連接之一記憶體陣列中之字線。在一項實施例中，提供對記憶體陣列之一頂部層疊中之記憶體單元之存取之一字線具有藉由一裂口506分離之左部分及右部分502、504。左部分及右部分502、504係左部分及右部分302、304之一實例。字線520提供對記憶體陣列之一底部層疊中之記憶體單元之存取。

在一項實施例中，一通孔將左部分及右部分502、504電連接至字線520。在一個實例中，通孔包含藉由通孔514電連接至一驅動器(未展示)之導電部分508、510、512。在一個實例中，導電部分508、510、512之各者對應於在製造記憶體陣列時使用(舉例而言)一光阻層圖案化及形成之一導電層。在一個實例中，導電部分510係用於導電部分508之一著陸襯墊。

在一項實施例中，電阻膜530將左部分及右部分502、504電連接至導電部分508。電阻膜530係電阻膜318之一實例。

在一項實施例中，一裂口(未展示)可形成於字線520之中心區522中之通孔514上方。字線520係字線414之一實例。

圖6展示根據一些實施例之經組態成具有驅動器以在一記憶體陣列333之存取線上產生電壓之一記憶體裝置。舉例而言，圖2中繪示之記憶體單元206、208可用於記憶體單元陣列333中。

圖6之記憶體裝置包含一控制器331，控制器331操作位元線驅動器337及字線驅動器335以存取陣列333中之個別記憶體單元(例如，206、208)。控制器331係記憶體控制器120之一實例。記憶體陣列333係記憶體陣列102之一實例。

可藉由偏壓電路系統124實施位元線驅動器337及/或字線驅動器335。在一個實例中，可經由藉由一對一位元線驅動器及一字線驅動器驅動之電壓存取陣列333中之各記憶體單元(例如，206、208)，如圖7中繪示。

圖7展示根據一些實施例之具有在一位元線(導線441)上產生一電壓之一位元線驅動器447及在一字線(導線443)上產生一電壓之一字線驅動器445之一記憶體單元401。舉例而言，位元線驅動器447驅動施加至陣列333中之一列記憶體單元之一第一電壓；且字線驅動器445驅動施加至陣列333中之一行記憶體單元之一第二電壓。記憶體單元陣列333之列及行中之一記憶體單元401經受藉由位元線驅動器447驅動之第一電壓與藉由字線驅動器445驅動之第二電壓之間之電壓差。當第一電壓高於第二電壓時，記憶體單元410經受一個電壓極性(例如，正極性)；且當第一電壓低於第二電壓時，記憶體單元401經受一相反電壓極性(例如，負極性)。

舉例而言，當記憶體單元401經組態為以正電壓極性讀取時，位元線驅動器447可經組態以驅動一正電壓。舉例而言，當記憶體單元401經組態為以負電壓極性讀取時，字線驅動器445可經組態以驅動一正電壓。

舉例而言，在寫入操作期間，位元線驅動器447及字線驅動器445兩者可驅動不同量值之電壓(例如，以執行讀取或寫入步驟)。舉例而言，位元線驅動器447可經組態以驅動具有不同量值之一正電壓；且字線驅動器445可經組態以驅動具有不同量值之一負電壓。藉由位元線驅動器447驅動之電壓與字線驅動器445驅動之電壓之間之差對應於施加於記憶體單元401上之電壓。

在一個實例中，可使用位元線驅動器337來驅動沿一個方向配置且安置於交叉點記憶體之一個層中之平行導線(例如，441)；且可使用字線驅動器435來驅動沿另一方向配置且安置於一交叉點記憶體之另一層中之平行導線(例如，443)。連接至位元線驅動器(例如，447)之導線(例如，441)及連接至字線驅動器(例如，445)之導線(例如，443)沿正交方向在兩層中延伸。記憶體單元陣列333夾置在兩層導線之間；且陣列333中之一記憶體單元(例如，401)形成於交叉點記憶體之積體電路晶粒中之兩條導線(例如，441及443)之一交叉點處。

圖8展示根據一些實施例之包含一選擇裝置610之一記憶體單元之一實例。在一個實例中，選擇裝置610包含硫屬化物。記憶體單元602係記憶體單元110、112；或記憶體單元206、208之一實例。

頂部電極608將選擇裝置610導電連接至位元線604，且底部電極612將選擇裝置610導電連接至字線606。在一個實例中，電極608、612由碳材料形成。位元線604及字線606各為一存取線130之一實例。在一個實例中，字線606及/或位元線604被分割成如本文中描述之左部分及右部分302、304。

在一個實例中，選擇裝置610包含硫屬化物(例如，硫屬化物材料及/或硫屬化物合金)。選擇裝置之臨限電壓性質可基於施加至記憶體單元之電壓極性。

在一個實例中，可將一邏輯狀態寫入至記憶體單元602，其可對應於一或多個資料位元。可藉由以不同電壓及/或電流量值施加不同極性之電壓而將一邏輯狀態寫入至記憶體單元。可藉由施加一單個極性之電壓而讀取記憶體單元。寫入及讀取協定可利用源自不同極性之選擇裝置之不同臨限電壓。選擇裝置之硫屬化物材料在讀取及/或寫入期間可或可不經歷一相變。在一些情況中，硫屬化物材料可不為一相變材料。

在一項實施例中，一種設備包含：一記憶體陣列(例如，102、333)，其包含經組態以存取該記憶體陣列之記憶體單元(例如，206、208；308、310)之一存取線(例如，130)，該存取線在該存取線之一中心區(例如，306)之相對側上具有一第一部分(例如，202、302)及一第二部分(例如，204、304)，其中該第一部分經組態以存取一第一記憶體單元，且該第二部分經組態以存取一第二記憶體單元；至少一個通孔(例如，214、312)，其在該中心區處電連接至該第一部分及該第二部分；一第一電阻器(例如，210)，其定位於該第一部分與該通孔之間，其中該第一電阻器經組態以在存取該第二記憶體單元時篩選來自該第一部分之放電；一第二電阻器(例如，212)，其定位於該第二部分與該通孔之間，其中該第二電阻器經組態以在存取該第一記憶體單元時篩選來自該第二部分之放電；及一驅動器(例如，216)，其電連接至該通孔，其中該驅動器經組態以在該第一部分上產生一電壓以存取該第一記憶體單元，且在該第二部分上產生一電壓以存取該第二記憶體單元。

在一項實施例中，該至少一個通孔係一單個通孔；存取線係一位元線或一字線；且驅動器係一位元線驅動器或一字線驅動器。

在一項實施例中，該第一電阻器藉由上覆於通孔之一電阻膜(例如，318)之一第一區段(例如，320)提供；且該第二電阻器藉由上覆於通孔之電阻膜之一第二區段(例如，322)提供。中心區包含在上覆於通孔之存取線中且在存取線之第一與第二部分之間之一裂口。

在一項實施例中，該電阻膜包含氮化鎢矽。

在一項實施例中，該裂口藉由移除存取線之一第三部分以將第一部分與第二部分實體上分離而形成；且在移除第三部分之前，第三部分定位於第一部分與第二部分之間。

在一項實施例中，該裂口包含：一非導電材料，其經組態以抑制電流放電直接在存取線之第一與第二部分之間流動；或一未填充空間，其在第一部分與第二部分之間。

在一項實施例中，記憶體陣列係一記憶體裝置(例如，101)之部分；存取線與記憶體陣列內之一實體位址相關聯；且記憶體裝置之一控制器(例如，120)選擇第一記憶體單元之一存取操作定址存取線之第一及第二部分。

在一項實施例中，一種設備包含：一存取線，其具有一第一部分(例如，302)及一第二部分(例如，304)，其中該第一部分經組態以存取一記憶體陣列之一記憶體單元(例如，308)，且一間隙實體上分離該第一部分及該第二部分；一通孔(例如，312)，其電連接至該第一部分及該第二部分；及一電阻膜(例如，318)，其具有在該第一部分與該通孔之間之一第一區段，及在該第二部分與該通孔之間之一第二區段。

在一項實施例中，該設備進一步包含電連接至通孔之一驅動器(例如，電晶體電路系統316中之一驅動器)，其中該驅動器經組態以在第一部分上產生一電壓以存取記憶體單元。

在一項實施例中，該間隙係藉由移除存取線之一第三部分以將存取線之第一部分與第二部分實體上分離而形成之存取線中之一裂口。

在一項實施例中，形成電阻膜之一材料具有比形成存取線之第一及第二部分之一材料更高之一電阻率。

在一項實施例中，該電阻膜包含以下至少一者：氮化鎢矽；氮化矽化鈦；氮化鎢；氮化鈦；矽化鎢；或矽化鈷。

在一項實施例中，該等第一及第二部分之各者經組態以存取定位於各自部分上方及下方之記憶體單元。

在一項實施例中，該記憶體陣列具有一交叉點架構，且記憶體單元係：包含硫屬化物之一記憶體單元；包含一選擇裝置及作為一記憶體元件之一相變材料之一記憶體單元；包含硫屬化物之一自選擇記憶體單元(例如，記憶體單元602)；或一電阻式記憶體單元。

在一項實施例中，間隙上覆於電阻膜之一第三區段(例如，定位於中心區306下方之電阻膜318之中間區段)，且第三區段定位於第一區段與第二區段之間。

圖9至圖12展示根據一些實施例之實施尖峰電流抑制之一記憶體裝置之製造中之各個步驟。在一個實例中，記憶體裝置係記憶體裝置101。

圖9展示處於製造之一中間階段之一記憶體陣列902。記憶體陣列902包含各種記憶體單元908。各記憶體單元908包含含有對應於已選取以供使用之記憶體單元技術之各種材料層(例如，硫屬化物、相變材料等)之一記憶體堆疊。記憶體單元908係記憶體單元110、112；記憶體單元206、208；或記憶體單元308、310之一實例。

記憶體陣列902包含已形成於一襯墊906上之一通孔904。可使用習知製造技術來形成如圖9中展示之記憶體陣列902。

如圖10中展示，氮化物層1010經形成上覆於記憶體陣列902之一頂部表面。在一個實例中，氮化物層1010包含氮化鎢矽、氮化矽化鈦、氮化鎢或氮化鈦之一或多者。在一個實例中，可替代地或額外地使用矽化鎢或矽化鈷之一或多者。可針對不同記憶體陣列改變前述材料之比例。

一字線1012經形成上覆於氮化物層1010。在一個實例中，字線1012係一導電材料。在一個實例中，字線1012係鎢。

如圖11中展示，一硬遮罩1102經形成上覆於字線1012。接著，一光阻層1104經形成上覆於硬遮罩1102。

如圖12中展示，光阻層1104經圖案化且用於蝕刻硬遮罩1102、字線1012及氮化物層1010以提供上覆於通孔904之開口1202。在一個實例中，使用僅鎢蝕刻。

在上述蝕刻之後，移除光阻層1104及硬遮罩1102。可使用習知製造技術來執行記憶體裝置之後續製造。

提供開口1202將字線1012分割成左部分及右部分。在一個實例中，此等部分對應於左部分及右部分302、304。

在一個實例中，上覆於通孔904之氮化物層1010之剩餘部分提供電阻膜318。在一替代方法中，未蝕刻氮化物層1010，使得其完全覆蓋通孔904 (例如，類似於圖3中展示)。

在一項實施例中，本文中論述之包含一記憶體陣列之記憶體裝置可形成於一半導體基板上，諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等。在一些實例中，基板係一半導體晶圓。在其他實例中，基板可為一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。

在一項實施例中，本文中論述之一電晶體(例如，電晶體電路系統316之電晶體)可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。端子可透過導電材料(例如，金屬)連接至其他電子元件。在一個實例中，各電晶體用於形成於一半導體晶圓之頂部表面處及具有記憶體單元之多個層疊之一記憶體陣列下面之CMOS電晶體電路系統中。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區。可藉由一輕度摻雜半導體區或通道分離源極及汲極。若通道係n型，則FET可被稱為一n型FET。若通道係p型，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由將一電壓施加至閘極而控制通道導電率。舉例而言，將一正電壓或負電壓分別施加至一n型FET或一p型FET可導致通道變成導電。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，該電晶體可接通或啟動。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，該電晶體可關斷或撤銷啟動。

圖13展示根據一些實施例之用於製造實施尖峰電流抑制之一記憶體裝置之一方法。舉例而言，可使用圖13之方法來形成圖3之分割存取線及電阻膜。在一個實例中，所製造記憶體裝置係記憶體裝置101。

儘管以一特定序列或順序展示，然除非另外指定，否則可修改程序之順序。因此，所繪示之實施例應僅理解為實例，且可以一不同順序執行所繪示程序，且可並行地執行一些程序。此外，在各項實施例中可省略一或多個程序。因此，並非每一實施例中需要全部程序。其他程序流程係可能的。

在方塊1301，在一記憶體陣列中形成一通孔。在一個實例中，通孔係通孔904。在一個實例中，記憶體陣列係記憶體陣列902。

在方塊1303，形成上覆於通孔之一電阻膜。在一個實例中，電阻膜係氮化物層1010。

在方塊1305，形成上覆於電阻膜之一存取線。在一個實例中，存取線係字線1012。

在方塊1307，形成上覆於存取線之一光阻層。在一個實例中，光阻層係光阻層1104。在一個實例中，該光阻層經形成上覆於一硬遮罩(例如，硬遮罩1102)。

在方塊1309，圖案化光阻層。在一個實例中，光阻層經圖案化以用於提供開口1202之蝕刻。

在方塊1311，使用圖案化光阻層來蝕刻存取線以提供存取線之第一及第二部分。在一個實例中，存取線經蝕刻以將存取線分割成左部分及右部分302、304。

在一項實施例中，一種方法包含：形成一通孔(例如，通孔312)；形成上覆於該通孔之一電阻膜(例如，318)；形成上覆於該電阻膜之一存取線(例如，提供左部分及右部分302、304之一存取線)；及圖案化該存取線以提供第一及第二部分。圖案化將第一部分與第二部分實體上分離(例如，圖案化提供存取線中之一裂口)，且第一部分經組態以存取一記憶體陣列之一記憶體單元(例如，308)。電阻膜之一第一區段在第一部分與通孔之間，且電阻膜之一第二區段在第二部分與通孔之間。

在一項實施例中，圖案化存取線包含：形成上覆於該存取線之一光阻層；圖案化該光阻層；及使用該圖案化光阻層來執行蝕刻以蝕刻該存取線。執行蝕刻包含蝕刻存取線以提供上覆於通孔且在第一與第二部分之間之一裂口(例如，定位於中心區306中且上覆於通孔312之一裂口)。

在一項實施例中，執行蝕刻進一步包含蝕刻電阻膜以實體上分離第一及第二區段。

在一項實施例中，電阻膜之第一及第二區段各具有1至20奈米之一厚度；第一區段具有10至200奈米之一寬度；且第二區段具有10至200奈米之一寬度。

在一項實施例中，記憶體陣列係一記憶體裝置(例如，101)之部分。方法進一步包含形成定位於記憶體陣列下方且電連接至通孔之一電晶體電路(例如，電晶體電路系統316)。電晶體電路經組態以在第一部分上產生一電壓以在一讀取或寫入操作期間存取記憶體單元，且回應於藉由記憶體裝置之一控制器(例如，120)從一主機裝置(例如，126)接收之一命令而產生電壓。

在一些實施例中，藉由使用形成於一存取線中(例如，形成於一記憶體陣列之一或多條字線及/或位元線中)之一基座結構而實施尖峰電流抑制。在一些實施例中，用一導電層填充存取線之一基座，且在存取線中導電層之各側上形成兩個電阻膜(參見(例如)圖14)。在其他實施例中，用一電阻層填充存取線之基座(參見(例如)圖23至圖24)，且未使用導電層及兩個電阻膜。

在一些實施例中，一記憶體陣列中之上述基座結構之使用可與如上文描述(例如，如針對圖1至圖13描述)之分割存取線結構之使用組合。在一項實施例中，相同存取線可在存取線中之各個點處使用分割存取線結構及基座結構兩者。在其他實施例中，各類型之結構可用於不同存取線上。

在一項實施例中，一記憶體裝置包含一記憶體陣列。記憶體陣列包含存取線。一或數條存取線之各者可經組態以存取記憶體陣列之記憶體單元，存取線在存取線之相對側上具有一第一部分及一第二部分。第一部分經組態以存取一第一記憶體單元，且第二部分經組態以存取一第二記憶體單元。一導電層定位於第一部分與第二部分之間。導電層將第一部分電連接至第二部分。一第一電阻器(例如，作為一間隔件整合至存取線中之一第一電阻膜)定位於第一部分與導電層之間。一第二電阻器(例如，作為一間隔件整合至存取線中之一第二電阻膜)定位於第二部分與導電層之間。一或多個通孔定位成下伏於導電層，且藉由導電層電連接至存取線之第一及第二部分。

在一項實施例中，一或多條存取線之各者具有一第一部分及一第二部分(例如，一字線之左部分及右部分)。第一部分經組態以存取一記憶體陣列之一第一記憶體單元(例如，在陣列之一左側上)。第二部分經組態以存取記憶體陣列之一第二記憶體單元(例如，在陣列之一右側上)。一導電層定位於存取線之第一與第二部分之間且已形成於存取線之一基座中。一第一電阻膜(例如，氮化鎢矽)經整合至存取線中第一部分與導電層之間。一第二電阻膜(例如，氮化鎢矽)經整合至存取線中第二部分與導電層之間。一或多個通孔透過導電層電連接至存取線之第一及第二部分。

圖14展示具有兩個電阻膜1420、1422之一存取線1415。根據一些實施例，一導電層1430已形成於存取線1415之一基座(參見(例如)下文圖17之基座1702)中以實施尖峰電流抑制。存取線具有定位於存取線1415之相對側上之一左部分1402及一右部分1404。導電層1430定位於左部分與右部分1402、1404之間。導電層1430係舉例而言鎢。電阻膜1420定位於左部分1402與導電層1430之間。電阻膜1422定位於右部分1404與導電層1430之間。

用於形成電阻膜1420、1422之材料具有比用於形成左部分及右部分1402、1404之材料更高之一電阻率。在一個實例中，左部分及右部分1402、1404由鎢形成。在一個實例中，電阻膜1420、1422由氮化鎢矽形成。

一通孔1412經定位成下伏於導電層1430。導電層1430將通孔1412電連接至左部分及右部分1402、1404。電晶體電路系統1416 (例如，一驅動器)電連接至通孔1412。在一項實施例中，電晶體電路系統1416形成於半導體基板1414中，其定位成下伏於包含記憶體單元1408、1410之一記憶體陣列。

使用左部分1402來存取記憶體單元1408。使用右部分1404來存取記憶體單元1410。電晶體電路系統1416產生透過通孔1412施加至存取線1415之一或多個電壓。施加電壓以使用存取線1415來存取一或多個記憶體單元。在一項實施例中，結合將一或多個電壓施加至記憶體陣列之位元線(未展示)來完成對記憶體單元之存取。

在一個實例中，記憶體單元1408、1410類似於記憶體單元110、112、記憶體單元206、208、記憶體單元402、404或記憶體單元401。在一個實例中，各存取線1415係存取線130之一者。在一個實例中，電晶體電路系統1416類似於電晶體電路系統316。

在一項實施例中，可將額外電阻膜整合至存取線1415中。在一項實施例中，存取線1415具有藉由一額外電阻膜(未展示)電連接至左部分1402之一額外部分(未展示)。舉例而言，額外部分及額外電阻膜定位至記憶體單元1408之左側。在一個實例中，通孔1412之相對側上之存取線1415之各側可具有藉由多個電阻膜(未展示)分離之多個部分。

在其他實施例中，一記憶體或其他半導體裝置之一信號線(未展示)可具有藉由多個電阻膜(例如，WSiN) (諸如上文描述之電阻膜)分離之多個部分(例如，鎢部分)。

在一項實施例中，可改變電阻膜1420、1422之厚度以控制電阻之量值。在一項實施例中，各電阻膜1420、1422具有一不同厚度。在一個實例中，選擇厚度以對應於存取線1415之各自部分之一特性，及/或記憶體陣列之一特定區之一各自特性，及/或藉由存取線之部分存取之記憶體單元之一各自特性。

在一項實施例中，一種設備包含：一記憶體陣列，其包含經組態以存取該記憶體陣列之記憶體單元(例如，1408、1410)之一存取線(例如，1415、1612)，該存取線在該存取線之相對側上具有一第一部分(例如，左部分1402)及一第二部分(例如，右部分1404)，其中該第一部分經組態以存取一第一記憶體單元，且該第二部分經組態以存取一第二記憶體單元；一導電層(例如，1430)，其在該第一部分與該第二部分之間，其中該導電層將該第一部分電連接至該第二部分；一第一電阻器(例如，1420)，其在該第一部分與該導電層之間；一第二電阻器(例如，1422)，其在該第二部分與該導電層之間；及至少一個通孔(例如，1412)，其下伏於該導電層，且藉由該導電層電連接至該第一部分及該第二部分。

在一項實施例中，該設備進一步包含電連接至通孔之一驅動器(例如，電晶體電路系統1416之一驅動器)，其中該驅動器經組態以在第一部分上產生一電壓以存取第一記憶體單元，且在第二部分上產生一電壓以存取第二記憶體單元。

在一項實施例中，該至少一個通孔係一單個通孔；存取線係一位元線或一字線；且驅動器係一位元線驅動器或一字線驅動器。

在一項實施例中，第一電阻器係第一部分之一端部上之一第一電阻層；且第二電阻器係第二部分之一端部上之一第二電阻層。導電層形成於存取線之一基座(例如，1702)中。基座上覆於通孔且在存取線之第一與第二部分之間。

在一項實施例中，第一電阻層及第二電阻層之各者包含氮化鎢矽。

在一項實施例中，該基座藉由圖案化及移除存取線之一第三部分以將第一部分與第二部分實體上分離而形成；且在移除第三部分之前，第三部分定位於第一部分與第二部分之間。

在一項實施例中，記憶體陣列係一記憶體裝置之部分；存取線與記憶體陣列內之一實體位址相關聯；且記憶體裝置之一控制器選擇第一記憶體單元之一存取操作定址存取線之第一及第二部分。

在一項實施例中，一種設備包含：一存取線，其具有一第一部分及一第二部分，其中該第一部分經組態以存取一記憶體陣列之一記憶體單元；一導電層，其在該第一部分與該第二部分之間；一第一電阻膜(例如，1420、1902)，其在該第一部分與該導電層之間；一第二電阻膜(例如，1422、1904)，其在該第二部分與該導電層之間；及一通孔，其藉由該導電層電連接至該第一部分及該第二部分。

在一項實施例中，該設備進一步包含電連接至通孔之一驅動器，其中該驅動器經組態以在第一部分上產生一電壓以存取記憶體單元。

在一項實施例中，導電層定位於第一部分與第二部分之間之一基座中；且該基座藉由移除存取線之一第三部分以將存取線之第一部分與第二部分實體上分離而形成。

在一項實施例中，形成第一電阻膜及第二電阻膜之各者之一材料具有比形成存取線之第一及第二部分之一材料更高之一電阻率。

在一項實施例中，第一及第二電阻膜之各者包含以下至少一者：氮化鎢矽；氮化矽化鈦；氮化鎢；氮化鈦；矽化鎢；或矽化鈷。

在一項實施例中，第一及第二部分之各者經組態以存取定位於各自部分上方及下方之記憶體單元。

在一項實施例中，記憶體陣列具有一交叉點架構，且記憶體單元係：包含硫屬化物之一記憶體單元；包含一選擇裝置，及作為一記憶體元件之一相變材料之一記憶體單元；包含硫屬化物之一自選擇記憶體單元；或一電阻式記憶體單元。

在一項實施例中，該設備進一步包含連接至通孔之一驅動器，其中：存取線進一步具有定位於存取線之一端部處，且上覆或下伏於記憶體單元之一第三部分；該設備進一步包含在第一部分與第三部分之間之一第三電阻膜；且第三部分藉由第一部分電連接至通孔，使得驅動器可在第三部分上產生一電壓以用於存取記憶體單元。

圖15至圖21展示根據一些實施例之藉由在一存取線中形成兩個電阻膜且在存取線之一基座中形成一導電層而實施尖峰電流抑制之一記憶體裝置之製造中之步驟。在一個實例中，記憶體裝置係記憶體裝置101。

圖15展示處於製造之一中間階段之一記憶體陣列1502。記憶體陣列1502包含各種記憶體單元1508。各記憶體單元1508包含含有對應於已選取以供使用之記憶體單元技術之各種材料層(例如，硫屬化物、相變材料等)之一記憶體堆疊(參見(例如)圖8)。記憶體單元1508係記憶體單元110、112；記憶體單元206、208；或記憶體單元1408、1410之一實例。

記憶體陣列1502包含一通孔1504。在一些情況中，通孔1504可形成於類似於襯墊906之一襯墊上。可使用習知製造技術來形成如圖15中展示之記憶體陣列1502。

如圖16中展示，一存取線1612 (例如，一字線或位元線)經形成上覆於記憶體陣列1502之一頂部表面。在一個實例中，存取線1612係鎢。可使用其他導電材料。

一選用氮化物層1614經形成上覆於存取線1612。氮化物層1614係舉例而言氮化矽層。在一項實施例中，稍後使用氮化物層1614作為一蝕刻停止層。一光阻層(未展示)經形成上覆於氮化物層1614以用於圖案化氮化物層1614及存取線1612兩者。

如圖17中展示，已藉由(舉例而言)使用上述光阻層蝕刻而圖案化氮化物層1614及存取線1612。此圖案化在存取線1612中提供一基座1702。基座1702具有從基座1702之一底部1706至氮化物層1614之一頂部表面量測之一高度1704。若未使用氮化物層1614，則高度1704量測至存取線1612之一頂部表面。在各項實施例中，可用電連接存取線1612之左部分及右部分之一導電及/或電阻材料填充基座1702。在各項實施例中，基座1702實體上分離存取線1612之左部分及右部分。

如圖18中展示，電阻層1802經形成上覆於氮化物層1614之左部分及右部分、存取線1612之左部分及右部分及基座1702之底部之填充部分。在一個實例中，電阻層1802包含氮化鎢矽、氮化矽化鈦、氮化鎢或氮化鈦之一或多者。在一個實例中，可替代地或額外地使用矽化鎢或矽化鈷之一或多者。可針對不同記憶體陣列改變前述材料之比例。在一個實例中，使用一保形沈積程序來形成電阻層1802 (例如，用於從電阻層1802形成側壁間隔件)。

如圖19中展示，電阻層1802已經蝕刻以提供電阻膜1902、1904作為存取線1612及氮化物層1614之左部分及右部分之側壁上之間隔件。在一個實例中，各間隔件具有1至60奈米之一厚度。

如圖20中展示，形成一導電層2002。導電層2002之一部分形成於基座1702中。在一項實施例中，導電層2002由與存取線1612相同之材料形成。在一個實例中，導電層2002係鎢。在一個實例中，藉由化學氣相沈積形成導電層2002。在一項實施例中，導電層2002由與存取線1612不同之一材料形成。

如圖21中展示，藉由使用氮化矽層1614作為一停止層來執行化學機械拋光(CMP)而移除導電層2002之最上部分。在執行CMP之後，導電部分2102保留在基座1702中(例如，完全填充基座，或按體積填充基座達至少85%)。

可使用習知製造技術來執行記憶體裝置之後續製造。

如上文提及，將存取線1612分離成左部分及右部分。在一個實例中，此等部分對應於圖14之左部分及右部分1402、1404。導電部分2102 (透過電串聯之電阻膜1902、1904)將存取線1612之左部分及右部分之各者電連接至通孔1504。

在一項實施例中，圖15之記憶體陣列可形成於一半導體基板(例如，圖14之基板1414)上，諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等。在一些實例中，基板係一半導體晶圓。在其他實例中，基板可為一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。

在一項實施例中，如本文中使用之一電晶體(例如，圖14之電晶體電路系統1416之一電晶體)可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。端子可透過導電材料(例如，金屬)連接至其他電子元件。在一個實例中，各電晶體用於形成於一半導體晶圓之頂部表面處及具有記憶體單元之多個層疊之一記憶體陣列下面之CMOS電晶體電路系統中。

圖22展示根據一些實施例之用於製造藉由在一基座中形成兩個電阻膜及一導電層而實施尖峰電流抑制之一記憶體裝置之一方法。舉例而言，可使用圖22之方法來形成圖17之基座1702及圖21之電阻膜1902、1904。在一個實例中，所製造記憶體裝置係記憶體裝置101。

儘管以一特定序列或順序展示，然除非另外指定，否則可修改程序之順序。因此，所繪示之實施例應僅理解為實例，且可以一不同順序執行所繪示程序，且可並行地執行一些程序。此外，在各項實施例中可省略一或多個程序。因此，並非每一實施例中需要全部程序。其他程序流程係可能的。

在方塊2201，在一記憶體陣列中形成一通孔。在一個實例中，通孔係通孔1412或1504。在一個實例中，記憶體陣列係記憶體陣列1502。

在方塊2203，形成上覆於通孔之一存取線。在一個實例中，存取線係存取線1612。

在方塊2205，圖案化存取線以提供第一及第二部分。圖案化形成一基座。在一個實例中，基座係基座1702。在一個實例中，第一及第二部分係存取線1612之左部分及右部分。

在方塊2207，形成一第一電阻膜及一第二電阻膜。在一個實例中，第一及第二電阻膜係間隔件1902、1904。

在方塊2209，在基座中形成一導電層。在一個實例中，導電層係導電層2002。

在一項實施例中，一種方法包含：形成一通孔(例如，1504)；形成上覆於該通孔之一存取線(例如，1612)；圖案化該存取線以提供該存取線之第一及第二部分。圖案化形成實體上分離第一部分及第二部分之一基座(例如，1702)。第一部分經組態以存取一記憶體陣列之一記憶體單元(例如，1508)。該方法進一步包含：在第一部分之一側壁上形成一第一電阻膜(例如，1902)，且在第二部分之一側壁上形成一第二電阻膜(例如，1904)；及在基座中形成一導電層(例如，2002)。導電層將存取線之第一及第二部分之各者電連接至通孔。

在一項實施例中，圖案化存取線包含：形成上覆於該存取線之一光阻層；圖案化該光阻層；及使用該圖案化光阻層來執行一蝕刻以蝕刻該存取線，其中執行該蝕刻包含蝕刻該存取線以提供基座。

在一項實施例中，第一及第二電阻膜之各者具有1至60奈米之一厚度。

在一項實施例中，記憶體陣列係一記憶體裝置之部分。方法進一步包含形成定位於記憶體陣列下方之一電晶體電路，其中該電晶體電路經組態以使用至通孔之一電連接在第一部分上產生一電壓以在一讀取或寫入操作期間存取記憶體單元，且回應於藉由記憶體裝置之一控制器從一主機裝置接收之一命令而產生電壓。

在一項實施例中，該方法進一步包含在圖案化存取線之前，形成上覆於存取線之氮化矽層(例如，1614)。圖案化存取線以形成基座包含蝕刻氮化矽層及存取線之一部分。

在一項實施例中，該方法進一步包含：在基座中形成導電層之後，使用氮化矽層作為一停止層來執行導電層之化學機械拋光。

在一項實施例中，藉由化學氣相沈積形成導電層。

在一項實施例中，藉由以下各者執行形成第一及第二電阻膜：形成上覆於存取線之第一及第二部分且上覆於基座之一底部之一電阻層(例如，1802)；及蝕刻電阻層(參見(例如)圖19)以在存取線之第一及第二部分之各自側壁上提供第一及第二電阻膜作為間隔件。

圖23及圖24展示根據一些實施例之藉由在一基座中形成一電阻層而實施尖峰電流抑制之一記憶體裝置之製造中之步驟。在一個實例中，記憶體裝置係記憶體裝置101。

圖23展示處於製造之一中間階段之記憶體陣列1502。在一項實施例中，可與上文針對圖15至圖17描述類似地形成如圖23中展示之記憶體陣列1502。

如圖23中展示，一電阻層2302經形成於基座1702中。電阻層2302用以將存取線1612之左部分及右部分之各者電連接至最後記憶體裝置中之通孔1504。在一個實例中，電阻層2302包含氮化鎢矽、氮化矽化鈦、氮化鎢或氮化鈦之一或多者。在一個實例中，可替代地或額外地使用矽化鎢或矽化鈷之一或多者。可針對不同記憶體陣列改變前述材料之比例。

如圖24中展示，執行電阻材料2302之化學機械拋光，使得電阻部分2402保留在基座1702中。電阻部分2402將基座1702填充至一高度2404。在一項實施例中，在化學機械拋光之後，電阻部分2402填充基座1702之體積之至少50%，其中藉由高度2404乘以基座1702 (諸如圖17中展示)之底部表面1706之一面積判定體積。

圖25展示根據一些實施例之用於製造藉由在一基座中形成一電阻層而實施尖峰電流抑制之一記憶體裝置之一方法。舉例而言，可使用圖25之方法來形成圖23之電阻層2302。在一個實例中，所製造記憶體裝置係記憶體裝置101。

儘管以一特定序列或順序展示，然除非另外指定，否則可修改程序之順序。因此，所繪示之實施例應僅理解為實例，且可以一不同順序執行所繪示程序，且可並行地執行一些程序。此外，在各項實施例中可省略一或多個程序。因此，並非每一實施例中需要全部程序。其他程序流程係可能的。

在方塊2501處，在一記憶體陣列中形成一通孔。在一個實例中，該通孔係通孔1504。在一個實例中，該記憶體陣列係記憶體陣列1502。

在方塊2503處，形成上覆於通孔之一存取線。在一個實例中，該存取線係存取線1612。

在方塊2505處，圖案化該存取線以提供第一及第二部分。該圖案化形成一插口。在一個實例中，該插口係插口1702。

在方塊2507處，在該插口中形成一電阻層。在一個實例中，該電阻層係電阻層2302。

在一項實施例中，一種方法包含：形成一通孔；形成上覆於該通孔之一存取線；圖案化該存取線以提供該存取線之第一及第二部分，其中該圖案化形成實體上分離該第一部分及該第二部分之一插口，且其中該第一部分經組態以存取一記憶體陣列之一記憶體單元；及在該插口中形成一電阻層(例如，圖23之2302)，其中該電阻層將該存取線之該等第一及第二部分之各者電連接至該通孔。

在一項實施例中，該電阻層包含以下至少一者：氮化矽鎢；氮化矽化鈦；氮化鎢；氮化鈦；矽化鎢；或矽化鈷。

在一項實施例中，圖案化該存取線包含：形成上覆於存取線之一光阻層；圖案化該光阻層；及使用該圖案化光阻層來執行一蝕刻以蝕刻該存取線，其中執行該蝕刻包含蝕刻該存取線以提供插口。

在一項實施例中，該方法進一步包含形成下伏於記憶體陣列之一驅動器，其中該驅動器電連接至通孔且經組態以在存取線之第一部分上產生一電壓以用於在一讀取或寫入操作期間存取記憶體單元。

在一項實施例中，該方法進一步包含：在該插口中形成該電阻層之後，對該電阻層執行化學機械拋光。在化學機械拋光之後，該電阻層填充該插口之一體積之至少50%。

在一些實施例中，尖峰電流抑制係由形成至一記憶體陣列之一或多個存取線中之一或多個電荷篩選結構實施。各電荷篩選結構包含將該存取線分割成頂部及底部部分之一絕緣層，各部分藉由該絕緣層(例如，定位於該存取線中間之一薄絕緣體)彼此電隔離。此增加對定位於該等絕緣層之一者上方及/或下方之記憶體陣列之記憶體單元之電阻。例如，該增加的電阻形成阻塞自該記憶體陣列之寄生電容流動之原本可能損壞已選定之一記憶體單元之電荷之一電阻瓶頸。在一個實例中，該絕緣層係氧化物。

在一些實施例中，如本文中所描述之在存取線中具有絕緣層之一或多個電荷篩選結構之使用可與如上文所描述之經分割存取線結構之使用(例如，如針對圖1至圖13所描述)及/或如上文所描述之插口結構之使用(例如，如針對圖14至圖25所描述)組合。在一項實施例中，同一存取線可在該存取線中之各種點處使用電荷篩選結構、經分割存取線結構及/或插口結構。在其他實施例中，各類型之結構可用於不同存取線上。

在一項實施例中，一種記憶體裝置包含一記憶體陣列。該記憶體陣列包含存取線。一或若干存取線之各者可經組態以存取該記憶體陣列之記憶體單元，該存取線在該存取線之相對側(例如，左及右側)上具有一第一部分及一第二部分。該第一部分經組態以存取一第一記憶體單元，且該第二部分經組態以存取一第二記憶體單元。該等第一及第二部分之各者包含一或多個電荷篩選結構。

在一項實施例中，該等電荷篩選結構被實施為沿著該存取線定位之各種篩選部分。該存取線之一第一篩選部分定位於由該第一部分存取之遠記憶體單元與該(等)通孔之間的一電路徑中。該第一篩選部分在該存取線之一內部區(例如，中間之氧化物層)中(例如，在該陣列之一左側上)具有一第一絕緣層。該存取線之一第二篩選部分定位於由該第二部分存取之遠記憶體單元與該(等)通孔之間的一電路徑中。該第二篩選部分在該存取線之一內部區中(例如，在該陣列之一右側上)具有一第二絕緣層。各篩選部分增加至定位於該等絕緣層之一者上方或下方之近記憶體單元之一電路徑之一電阻，使得抑制尖峰電流。

圖26展示根據一些實施例之具有用於尖峰電流抑制之電荷篩選結構之一存取線2602。電荷篩選結構包含篩選部分2608、2611。各篩選部分2608、2611具有將存取線2602分割成一上或頂部部分(例如，2660)及一下或底部部分(例如，2662)之一各自絕緣層2610、2612。該上部分實際上提供一上電阻器，且該下部分實際上提供一下電阻器。上及下電阻器增加用來存取絕緣層2610、2612上方及下方之近記憶體單元之電路徑之電阻。例如，如用來存取此等近記憶體單元之一者之各上及下電阻器之電阻大於用來存取未定位成上覆於或下伏於一絕緣層之遠記憶體單元之存取線2602之導電部分之一相當長度之一電阻。

存取線2602之其他部分包含在存取線2602之相對側上之導電部分2604、2606。導電部分2604例如定位於存取線2602之遠端2601附近。

存取線2602用來存取一記憶體陣列內之各種記憶體單元。在一個實例中，該記憶體陣列係圖1之記憶體陣列102。此等記憶體單元包含例如記憶體單元2640、2642、2644、2646。近記憶體單元2644、2646定位成下伏於絕緣層2610、2612。遠記憶體單元2640、2642定位於存取線2602之不含任何此絕緣層之部分中。儘管未展示，但其他記憶體單元可定位成上覆於絕緣層2610、2612(例如，在存取線2602上方之記憶體陣列之一疊層中)。

存取線2602包含一中心導電部分2613。通孔2654定位成下伏於中心導電部分2613，該中心導電部分將通孔2654電連接至篩選部分2608、2611及導電部分2604、2606。一選用電阻層2630定位於通孔2654與存取線2602之間。在一個實例中，電阻層2630由氮化矽鎢(WSiN)形成。

通孔2654電連接至電晶體電路系統2650。電晶體電路系統2650包含用來在存取線2602上產生電壓以用於存取各種記憶體單元之一或多個驅動器。電晶體電路系統2650形成於半導體基板2652之一表面處。在一個實例中，電晶體電路系統2650係使用圖1之偏壓電路系統124實施。在一個實例中，半導體基板2652類似於圖3之半導體基板314。

在一項實施例中，一種設備包含：一記憶體陣列，其包含記憶體單元(例如，2640、2642、2644、2646)；一存取線(例如，2602)，其經組態以存取該等記憶體單元，該存取線在該存取線之相對側上具有一第一導電部分(例如，2604)及一第二導電部分(例如，2606)；至少一個通孔，其電連接至該第一導電部分及該第二導電部分；該存取線之一第一篩選部分(例如，2608)，該第一篩選部分定位於該第一導電部分與該通孔之間的一電路徑中，且該第一篩選部分在該存取線之一內部區中包含一第一絕緣層(例如，2610)；及該存取線之一第二篩選部分(例如，2611)，該第二篩選部分定位於該第二導電部分與該通孔之間的一電路徑中，且該第二篩選部分在該存取線之一內部區中包含一第二絕緣層(例如，2612)。

在一項實施例中，該第一篩選部分進一步包含該第一絕緣層上方之一第一上電阻器及該第一絕緣層下方之一第一下電阻器；且該第二篩選部分進一步包含該第二絕緣層上方之一第二上電阻器(例如，2660)及該第二絕緣層下方之一第二下電阻器(例如，2662)。

在一項實施例中，該存取線藉由將一頂部導電層放置成上覆於一底部導電層而形成；該第一上電阻器係該頂部導電層上覆於該第一絕緣層之一部分；且該第一下電阻器係該底部導電層下伏於該第一絕緣層之一部分。

在一項實施例中，由該存取線存取之一第一記憶體單元定位成下伏於或上覆於該第一絕緣層，且由該存取線存取之一第二記憶體單元定位成下伏於或上覆於該第二絕緣層。

在一項實施例中，該設備進一步包含定位於該第一導電部分與該第二導電部分之間的存取線之一中心導電部分(例如，2613)。該通孔定位成下伏於該中心導電部分；且該第一絕緣層及該第二絕緣層未延伸至該中心導電部分中。

在一項實施例中，該設備進一步包含該通孔與該中心導電部分之間的一電阻層(例如，2630)。

在一項實施例中，該電阻層包含氮化矽鎢。

在一項實施例中，該第一絕緣層及該第二絕緣層之各者具有1奈米至15奈米之一厚度。

在一項實施例中，該至少一個通孔係單個通孔；且該存取線係一位元線。

在一項實施例中，該記憶體陣列係一記憶體裝置之部分；且由該記憶體裝置之一控制器進行以選擇該第一記憶體單元之一存取操作對該存取線之第一及第二導電部分進行定址。

圖27展示根據一些實施例之具有定位於存取線2702之內部區中且用於尖峰電流抑制之絕緣層2710、2712、2714之一存取線2702。在一個實例中，存取線2702類似於存取線2602。存取線2702包含左部分2704、右部分2706及中心部分2713。左部分2704及右部分2706係在中心部分2713之相對側上。

絕緣層2710、2714定位於存取線2702之左部分2704之內部區中。絕緣層2712定位於存取線2702之右部分2706之一內部區中。絕緣層2714與絕緣層2710間隔開且朝向存取線2702之遠端2701定位。

在一個實例中，絕緣層2710定位於存取線2702之中間(例如，在等於存取線2702之厚度2711之40%至60%之一高度處)。在其他實例中，絕緣層2710可定位於存取線2702內部之不同(例如，更高或更低)高度以便客製化定位於絕緣層2710上方及下方之存取線2702之頂部及底部部分之電阻。

存取線2702用來存取一記憶體陣列(例如，圖1之記憶體陣列102)之記憶體單元。此等記憶體單元包含記憶體單元2740、2742、2743、2744、2746。例如，記憶體單元2740定位成上覆於絕緣層2714。記憶體單元2744定位成下伏於絕緣層2714。

驅動器2750電連接至通孔2754。當存取記憶體單元時，驅動器2750在存取線2702上產生一或多個電壓。中心部分2713將通孔2754電連接至存取線2702之左及右部分2704、2706。

一選用電阻層2730定位於通孔2754與中心部分2713之間。在一個實例中，電阻層2730類似於圖26之電阻層2630。

絕緣層2712定位於存取線2702之一底部2707上方之一高度2709處。絕緣層2712具有一中心縱軸2705。高度2709由底部2707與中心縱軸2705之間的距離判定。在一個實例中，高度2709係存取線2702之厚度2711之30%至70%。

在一個實例中，存取層2702提供對定位於存取線2702上方之記憶體陣列之一疊層中之記憶體單元，及對存取線2702下方之一疊層中之記憶體單元之存取。絕緣層2712之高度2709可經調整使得絕緣層2712定位成更靠近需要更多電阻篩選之疊層。在一個實例中，(例如，在製造期間)判定記憶體陣列中之更需要電阻篩選及/或對尖峰電流之敏感性之彼等疊層。回應於此判定，絕緣層2712經定位成更靠近彼(等)特定疊層以提供對尖峰電流之增加的保護。

絕緣層2712具有一橫向長度2703。在一個實例中，該橫向長度為50奈米至300奈米。

在一項實施例中，存取線可包含一或多個電阻層2760、2762。在一個實例中，電阻層2760、2762可類似於上文針對圖14之電阻膜1420、1422所描述般形成。

在一項實施例中，一種設備包含：一存取線(例如，2702)，其具有一第一部分(例如，2704)、一第二部分(例如，2706)及一中心部分(例如，2713)。該等第一及第二部分係在該中心部分之相對側上，且該等第一及第二部分之各者經組態以存取一記憶體陣列之至少一個記憶體單元(例如，2743、2746)。該存取線包含該第一部分中之一第一絕緣層(例如，2710)及該第二部分中之一第二絕緣層(例如，2712)。該等第一及第二絕緣層之各者定位於該存取線之一內部區中。

該設備進一步包含：一通孔(例如，2754)，其藉由該存取線之中心部分電連接至該存取線之第一及第二部分；及一驅動器(例如2750)，其電連接至該通孔，其中該驅動器經組態以在該第一部分上產生一電壓以存取一第一記憶體單元(例如，2743)，該第一記憶體單元定位於該記憶體陣列下伏於或上覆於該第一絕緣層之一部分中，且在該第二部分上產生一電壓以存取一第二記憶體單元，該第二記憶體單元定位於該記憶體陣列下伏於或上覆於該第二絕緣層之一部分中。

在一項實施例中，該存取線經組態以存取該記憶體陣列之至少1,000個記憶體單元；該記憶體陣列之100個至500個記憶體單元之一第一群組定位成下伏於該第一絕緣層；且該記憶體陣列之100個至500個記憶體單元之一第二群組(例如，包含記憶體單元2746之一群組)定位成下伏於該第二絕緣層。

在一項實施例中，該存取線具有一厚度(例如，2711)，該第二絕緣層(例如，2712)之一中心縱軸(例如，2705)定位於該存取線之一底部(例如，2707)上方之一高度(例如，2709)處，且該高度係該厚度之30%至70%。

在一項實施例中，該等第一及第二絕緣層之各者具有50奈米至300奈米之一橫向長度(例如，2703)。例如，可改變該橫向長度以根據需要調整存取線2702之電阻以適應尖峰電流放電之變動條件。

在一項實施例中，該存取線進一步包含定位於該存取線之第一部分之一內部區中之一第三絕緣層(例如，2714)，該第三絕緣層與該第一絕緣層間隔開且朝向該第一部分之一遠端(例如，2701)；且該第一部分上產生之電壓用來存取一第三記憶體單元，該第三記憶體單元定位於該記憶體陣列下伏於或上覆於該第三絕緣層之一部分中。

在一項實施例中，該等第一及第二絕緣層之各者包含氮化矽、一原子層沈積(ALD)氧化物或一熱氧化物之至少一者。

在一項實施例中，該記憶體陣列具有一交叉點架構。

在一項實施例中，該第一記憶體單元係：包含硫屬化物之一記憶體單元；包含一選擇裝置及作為一記憶體元件之一相變材料之一記憶體單元；包含硫屬化物之一自選擇記憶體單元；或一電阻式記憶體單元。

圖28至圖32展示根據一些實施例之藉由在一存取線中形成一或多個電荷篩選結構來實施尖峰電流抑制之一記憶體裝置之製造中之步驟。在一個實例中，該記憶體裝置係記憶體裝置101。

圖28展示在一中間製造階段之一記憶體陣列2802。記憶體陣列2802包含各種記憶體單元2807、2809。各記憶體單元2807、2809包含一記憶體堆疊，該記憶體堆疊含有對應於已經選取以供使用之記憶體單元技術(參見例如圖8)之材料(例如，硫屬化物、相變材料等)之各種層。記憶體單元2807、2809係記憶體單元110、112；記憶體單元206、208；或記憶體單元1408、1410之一實例。

記憶體陣列2802包含一通孔2804。在一些情況下，通孔2804可形成於類似於襯墊906之一襯墊上。如圖28中所展示之記憶體陣列2802可使用習知製造技術形成。

如圖28中所展示，已形成上覆於記憶體陣列2802之一電阻層2806。在一個實例中，電阻層2806係氮化矽鎢層。在一個實例中，電阻層2806提供圖26之電阻層2630。

已形成上覆於電阻層2806之一底部導電層2808。底部導電層2808具有一遠端2810。在一個實例中，遠端2810對應於圖26之遠端2601或圖27之2701。在一個實例中，底部導電層2808係鎢。可使用其他導電材料。

如圖29中所展示，已形成上覆於底部導電層2808之一光阻層。圖案化該光阻層以提供暴露底部導電層2808之一部分之一開口。在圖案化之後，該光阻層之一部分2902上覆於記憶體單元2809之一部分，且該光阻層之一部分2904上覆於通孔2804。底部導電層2808之經暴露部分定位成上覆於記憶體單元2807。

如圖30中所展示，已使用經圖案化光阻層蝕刻底部導電層2808之經暴露部分。此蝕刻在底部導電層2808之頂表面中提供開口3002。開口3002具有例如1奈米至15奈米之一深度。在一個實例中，該蝕刻係用來移除幾奈米鎢之一乾式蝕刻程序。原位剝離該光阻劑。

如圖31中所展示，已在開口3002中形成一絕緣層3102。在一個實例中，絕緣層3102係氮化矽、一原子層沈積氧化物或一熱氧化物。在一個實例中，絕緣層3102具有小於15奈米之一厚度。在一個實例中，沈積氧化物，且在底部導電層2808 (例如，鎢)上用停止層執行一化學機械拋光。可在開口3002中形成其他類型之絕緣體。記憶體單元2807定位成下伏於絕緣層3102。

如圖32中所展示，形成上覆於底部導電層2808及絕緣層3102之一頂部導電層3202。在一個實例中，頂部導電層3202係鎢。在其他實例中，可使用其他導電材料。

在一個實例中，絕緣層3102提供圖26之絕緣層2610或圖27之絕緣層2710。在一個實例中，頂部及底部導電層3202、2808提供存取線2602或2702。

在一個實例中，頂部及底部導電層3202、2808為一記憶體陣列提供一位元線。在一個實例中，頂部及底部導電層3202、2808用來形成記憶體陣列之其他位元線(未展示)。在一個實例中，藉由圖案化頂部及底部導電層3202、2808而形成其他位元線。

圖33展示圖32之存取線及記憶體陣列之一橫截面視圖(沿著線AA截取，如所繪示)。如所繪示，各種位元線3302具有藉由絕緣層3102分離之頂部及底部部分。位元線3302藉由圖案化頂部及底部導電層3202、2808而形成。

圖34展示根據一些實施例之用於製造使用一存取線中之一或多個電荷篩選結構實施尖峰電流抑制之一記憶體裝置之一方法。例如，圖34之方法可用來形成圖26或圖27之電荷篩選結構。在一個實例中，經製造記憶體裝置係記憶體裝置101。

儘管以一特定序列或順序展示，然除非另外指定，否則可修改程序之順序。因此，所繪示之實施例應僅理解為實例，且可以一不同順序執行所繪示程序，且可並行地執行一些程序。此外，在各項實施例中可省略一或多個程序。因此，並非每一實施例中需要全部程序。其他程序流程係可能的。

在方塊3401處，形成包含記憶體單元及一或多個通孔之一記憶體陣列。在一個實例中，該記憶體單元係記憶體單元2640、2642、2644、2646。在一個實例中，該通孔包含通孔2654。

在方塊3403處，形成上覆於該通孔中之記憶體單元之一底部導電層。在一個實例中，該底部導電層係底部導電層2808。

在方塊3405處，在該底部導電層之一頂表面中形成一開口。在一個實例中，在底部導電層2808中形成一開口。

在方塊3407處，在該開口中形成一絕緣層。在一個實例中，該絕緣層係絕緣層3102。

在方塊3409處，形成上覆於該絕緣層及該底部導電層之一頂部導電層。在一個實例中，該頂部導電層係頂部導電層3202。

在一項實施例中，一種方法包含：形成包含記憶體單元及至少一個通孔之一記憶體陣列；形成上覆於該等記憶體單元及該通孔之一第一導電層(例如，2808)，其中該第一導電層電連接至該等記憶體單元；在該第一導電層之一頂表面中形成一開口；在該開口中形成一絕緣層(例如，3102)，其中該等記憶體單元之一部分定位成下伏於該絕緣層；及形成上覆於該絕緣層及該第一導電層之一第二導電層(例如，3202)，其中該等第一及第二導電層提供用於該等存取記憶體單元之一存取線。

在一項實施例中，該方法進一步包含在一半導體基板中形成一驅動器(例如，2750)。該記憶體陣列經形成上覆於該半導體基板，且該驅動器電連接至該通孔。該驅動器經組態以在該存取線上產生一電壓以用於選擇該等記憶體單元之一或多者。

在一項實施例中，該方法進一步包含在該通孔與該第一導電層之間形成一電阻層(例如，2806)。

在一項實施例中，該方法進一步包含：形成上覆於該第一導電層之一光阻層；圖案化該光阻層；及使用該經圖案化光阻層蝕刻該第一導電層以在該第一導電層之頂表面中提供該開口。

在一項實施例中，該經圖案化光阻層之一第一部分(例如，2904)上覆於該通孔，且該經圖案化光阻層之一第二部分(例如，2902)上覆於定位於該第一導電層之一遠端(例如，2810)處之記憶體單元之一部分。

在一項實施例中，該存取線係複數個位元線(例如，圖33之位元線3302)之一第一者，該等位元線之其他者用來存取該記憶體陣列中之其他記憶體單元，且該複數個位元線由該第一導電層及該第二導電層形成。

在一項實施例中，經形成開口具有1奈米至15奈米之一深度。

圖35展示根據一些實施例之一存取線3502，該存取線具有定位於該存取線之一內部區中且用於尖峰電流抑制之多個絕緣層。在一個實例中，存取線3502係存取線2602或2702。

存取線3502包含相對於一垂直定向平行配置之各種絕緣層，如所繪示。此等絕緣層包含絕緣層3510及3511。在一個實例中，該等絕緣層之各者類似於絕緣層2610或2710。

可改變各絕緣層之橫向長度以在沿著存取線3502之各個點處客製化存取線3502之一電阻。在一項實施例中，改變該等絕緣層之橫向長度提供該等絕緣層上方或下方之存取線3502之頂部及/或底部部分之電阻之一梯度。例如，上覆於記憶體單元3540之存取線3502之底部部分3520之電阻小於(歸因於存取線3502之導電材料之一較大厚度)上覆於記憶體單元3544之存取線3502之底部部分3521之電阻(歸因於存取線3502之導電材料之一較小厚度)。

在一個實例中，相較於進一步遠離通孔2654之記憶體單元3540，較接近通孔2654之記憶體單元3544更易受到尖峰電流損壞。因此，對尖峰電流損壞之增加的抵抗力由更大數目個上覆絕緣層提供。記憶體單元3540不易受到尖峰電流損壞，且因此具有更少數目個上覆絕緣層。

在各項實施例中，平行提供之絕緣層之數目可根據需要在兩個或更多個之間變動。儘管僅絕緣層之一左部分被繪示為具有一梯度，然絕緣層之右部分亦可具有一梯度。

另外，可改變各絕緣層之長度。不需要將該等絕緣層形成為具有一對稱結構。在一個實例中，上覆於存取線3502之記憶體單元對尖峰電流損壞具有一不同敏感性(例如，歸因於不同類型之記憶體單元或結構)，使得更靠近存取線3502之頂表面之該等絕緣層之結構不同於更靠近存取線3502之底表面之結構。

在一項實施例中，該等絕緣層之間的垂直間距亦可隨著層變動。在一個實例中，各絕緣層之間的垂直間距係5奈米至30奈米。

現下文描述與使用具有一或多個電阻層之一存取線以在存取一記憶體陣列中之記憶體單元時進行尖峰電流抑制之記憶體裝置有關之各項實施例。以下描述之一般性不受上文描述之各項實施例之限制。

如上文提及，在一些記憶體陣列(例如，一交叉點記憶體陣列)中，透過一記憶體單元之電流放電可能導致電流尖峰(例如，在一相對較短時間段中之透過記憶體單元之相對較高電流放電)，此可能導致對記憶體單元之損壞。一交叉點記憶體裝置通常使用兩條垂直金屬線(例如，字線及位元線)之接面來供應讀取及寫入個別記憶體單元所需之電壓。一些較新交叉點記憶體裝置使用一拼布架構，其中字線及位元線驅動器跨一微磚散佈且藉由距各自驅動器之一電距離界定各單元區塊。

從一驅動器至一記憶體單元之電距離導致不同單元特性(例如，歸因於洩漏及/或老化導致之不同設定臨限電壓)。具有較靠近一驅動器之一電距離之記憶體單元在本文中被稱為近記憶體單元。具有更遠離一驅動器之一電距離之記憶體單元在本文中被稱為遠記憶體單元。

尖峰電流之嚴重程度可取決於一特定記憶體單元之電距離。在一個實例中，一記憶體單元包含一選擇器裝置(例如，使用硫屬化物)、一記憶體裝置及電極。在單元之讀取操作期間，將一高電位施加至單元。當所施加電壓高於臨限電壓時，選擇器裝置驟變。由於累積於記憶體陣列及周邊電路中之電荷，故選擇器裝置之驟變可瞬間導致一暫態尖峰電流。

取決於尖峰電流之量值，記憶體裝置可非所要地將其狀態從設定變為重設。此可導致一記憶體裝置之錯誤及/或不可靠資料儲存之技術問題。尖峰電流隨著較高電流遞送呈指數增加。因此，與遠記憶體單元相比，具有較高電流遞送(例如，由於CMOS電路驅動器之近接性)之近記憶體單元更受尖峰電流之顯著影響。主要在探針處之設定讀取干擾測試(用於讀取寫入單元之一測試)期間注意到尖峰電流之影響。此導致較低晶圓良率效能。

通常可藉由降低電容及/或增加電阻達成尖峰緩解。可藉由移動至較低電阻金屬層及/或作出架構改變而達成降低電容。然而，此等改變通常需要大量開發及整合工作。

可以各種方式達成增加電阻。一些方法改變記憶體單元中之材料之一者。實例包含氮併入電極中、多層WSiN/碳及電極修改。然而，在一些情況中，改變記憶體單元堆疊本身可影響效能及/或可靠性。

為解決與尖峰電流相關聯之技術問題，下文描述之各項實施例增加記憶體單元與在用於存取記憶體單元之存取線上產生電壓之驅動器(例如，CMOS驅動器)之間之電阻。在一些實施例中，藉由將薄的高電阻膜添加至金屬存取線而增加電阻。在一項實施例中，一或多個電阻層經整合至一存取線(例如，金屬字線)中以提供一複合存取線。在一個實例中，電阻層由氮化鎢矽(WSiN)及/或非晶碳形成。

在各項實施例中，電阻層經整合至存取線中，使得電阻層定位於存取線之頂部或底部處，及/或定位於存取線之一內部區中。由複合存取線佔用之體積實質上與不包含一電阻層之一存取線(或存取線之部分)相同，此係因為電阻層整合至存取線結構中(例如，整合於內部區中及/或存取線之頂部或底部處)。一複合存取線提供之一個優點係存取線修改記憶體單元堆疊外部之電阻，此對記憶體單元效能及/或可靠性具有較小影響。

使用複合存取線提供調變電阻之靈活性。舉例而言，用於形成電阻層(例如，氮化鎢矽膜)之材料之選擇、膜之厚度及/或膜之位置提供調變電阻之多種方式。複合存取線不限於用於交叉點記憶體裝置中，而亦可用於使用金屬線之其他半導體裝置中。

在一項實施例中，一記憶體裝置包含用於存取一記憶體陣列之記憶體單元之一存取線。存取線由具有一第一電阻率之一導電材料形成，且存取線包含具有大於第一電阻率之一第二電阻率之一電阻層。記憶體單元定位於下伏或上覆於電阻層之記憶體陣列之一部分中。

記憶體裝置進一步包含電連接至存取線之一通孔，及電連接至該通孔之一驅動器。驅動器經組態以在存取線上產生一電壓以存取記憶體單元。

在一個實例中，電阻層係氮化鎢矽及/或碳之一高電阻膜。在一個實例中，一薄沈積碳膜可形成於一薄沈積氮化鎢矽膜之頂部上或下面以提供電阻層。在一個實例中，各膜之厚度小於10奈米。

在一項實施例中，電阻層定位於存取線之一頂部或底部處。在一項實施例中，電阻層定位於存取線之一內部區中。在一項實施例中，存取線包含兩個或更多個電阻層。在一個實例中，一第一電阻層垂直堆疊於存取線中一第二電阻層上方。在一個實例中，一第一電阻層定位於存取線之一底部處，且一第二電阻層定位於存取線之一頂部處。

圖36展示一記憶體陣列中之一存取線3602。根據一些實施例，存取線3602具有用於尖峰電流抑制之電阻層3610、3612。在一記憶體裝置之製造期間，電阻層3610、3612可根據需要垂直向上或向下及/或水平向左或向右定位為存取線3602之部分以用於調變電阻。舉例而言，可藉由電阻層3610、3612之一或多者之垂直及/或水平定位改變從電晶體電路系統2650之一驅動器(未展示)通過通孔2654至一記憶體單元之一電路路徑(例如，在讀取或寫入一單元時用於單元選擇)之電阻。

在一個實例中，存取線3602類似於圖26之存取線2602，惟使用電阻層3610、3612代替絕緣層2610、2612除外。可與上文針對圖26描述類似地製造圖36中繪示之結構，惟形成電阻層3610、3612代替絕緣層2610、2612除外。

使用存取線3602來存取記憶體陣列之各種記憶體單元2640、2642、2644、2646。相對於作為遠記憶體單元之記憶體單元2640、2642，記憶體單元2644、2646係近記憶體單元。從電晶體電路系統2650中之一驅動器至此等近記憶體單元之電距離小於至遠記憶體單元之電距離。在一項實施例中，電阻層3610、3612定位成上覆於近記憶體單元而非遠記憶體單元。

電阻層3610、3612定位於存取線3602之一內部區中。存取層3602由一塊體導電材料(例如，鎢)形成。作為一實例，歸因於塊體導體材料之一部分3660定位於電阻器層3612上方且塊體導電材料之一部分3662定位於電阻器層3612下方，電阻層3612定位於存取層3602之內部區中。相比之下，在下文描述之其他實施例中，一電阻層可定位於存取線3602之一頂部或底部處。

存取線3602具有一中心部分3613以及左部分及右部分3604、3606。中心部分3613經形成上覆於通孔2654，通孔2654將存取線3602電連接至電晶體電路系統2650。

一選用電阻層2630定位於通孔2654與存取線3602之間。在存取線3602之一底部表面上及在通孔2654之一頂部表面上形成電阻層2630。

圖37展示根據一些實施例之一存取線3702，存取線3702具有定位於其之一內部區中之多個垂直堆疊電阻層3710、3711及3712、3714。存取線3702電連接至包含近記憶體單元3740、3741及3760、3761之各種記憶體單元。存取線3702亦電連接至遠記憶體單元3742、3743及3762、3763。

電阻層3710定位成上覆於近記憶體單元3740及遠記憶體單元3742。電阻層3711定位成下伏於近記憶體單元3760及遠記憶體單元3762。

電阻層3712定位成上覆於近記憶體單元3741，但未經形成上覆於遠記憶體單元3743。電阻層3714定位成下伏於近記憶體單元3761，但未經形成下伏於遠記憶體單元3763。

在一項實施例中，遠記憶體單元3742、3762之一或多個效能特性不同於遠記憶體單元3743、3763 (例如，歸因於不同記憶體單元堆疊材料及/或結構)。與電阻層3712、3714相比，電阻層3710、3711相對於上覆或下伏記憶體單元之定位差異基於此等效能特性之至少一者(例如，至一驅動器之電阻電路路徑經設計為基於至少一個特性而不同)。

存取線3702之一中心部分3713定位成上覆於通孔3754。中心部分3713及通孔3754形成於一記憶體陣列之一基座區中。在一個實例中，通孔3754電連接至形成於CMOS電路系統(未展示)中之一驅動器，類似於上文描述。

電阻層3730形成於存取線3702之一底部表面上。電阻層3732形成於存取線3702之一頂部表面上。在一個實例中，電阻層3730、3732係氮化鎢矽。

存取線3702由一導電材料形成。在一個實例中，導電材料係鎢或另一金屬。電阻層具有大於用於形成存取線3702之導電材料之電阻率的一電阻率。在一個實例中，電阻層由氮化鎢矽及/或碳形成。在一個實例中，氮化鎢矽層形成於碳層上或下方以提供各電阻層。

在一項實施例中，藉由沈積兩個金屬層而形成存取線3702。電阻層3710、3712形成於一底部金屬層中。在(例如，藉由沈積)形成於底部金屬層上之一頂部金屬層中形成電阻層3711、3714。在一個實例中，底部金屬層係一交叉點記憶體陣列中之一第二切割金屬線。在一個實例中，頂部金屬層係交叉點記憶體陣列中之第一切割金屬線。

圖38展示根據一些實施例之一存取線3802，存取線3802具有定位於其之一頂部及底部處之電阻層3810、3811。底部處之電阻層3810經圖案化使得電阻層上覆於近記憶體單元3740而非遠記憶體單元3742。通孔3854將記憶體單元電連接至一驅動器(未展示)。

在一項實施例中，使用兩個金屬層3850、3860來形成存取線3802 (藉由一虛線指示兩個金屬層之定位)。舉例而言，頂部金屬層3850形成於底部金屬層3860上。

電阻層3832形成於存取線3802之一頂部表面上。更明確言之，由於電阻層3811定位於存取線3802之頂部處，故電阻層3832直接形成於電阻層3811之頂部表面上。

電阻層3830形成於存取線3802之一底部表面上。更明確言之，由於電阻層3810定位於存取線3802之底部處，故電阻層3830之一部分直接形成於電阻層3810之底部表面上。電阻層3830之剩餘部分形成於用於形成存取線3802之塊體導電材料之一底部表面上。電阻層3830之一部分形成於通孔3854之頂部上。

圖39展示根據一些實施例之一存取線3802，存取線3802具有定位於其之一底部及頂部處之電阻層3910、3911。頂部處之電阻層3911經圖案化使得電阻層3911下伏於近記憶體單元3760而非遠記憶體單元3762。電阻層3832之一部分定位成與電阻層3911之一頂部表面直接接觸。

電阻層3930位於存取線3802之一底部表面上。電阻層3930具有一開口使得通孔3954直接接觸電阻層3910。

圖38之電阻層3810、3811及/或圖39之電阻層3911、3910可由各種金屬氧化物或金屬氮化物形成。在一個實例中，電阻層由氮化鎢矽形成。可根據需要改變各電阻層之厚度。在一個實例中，層之厚度係3至10奈米。

在一項實施例中，電阻層3830、3832可由與用於電阻層3810、3811或3910、3911類似之材料及/或厚度形成。

圖40至圖42展示根據一些實施例之具有包含用於尖峰電流抑制之一或多個電阻層之一存取線之一記憶體裝置(例如，一交叉點記憶體陣列)之製造中之步驟。圖40展示處於製造之一初始階段之記憶體裝置。電阻層4030已經形成上覆於記憶體單元3740、3742。電阻層4030形成於通孔4054之頂部上，通孔4054定位於一記憶體陣列之一基座區4002中。電阻層4010已形成於電阻層4030之頂部上。

圖41展示在電阻層4010經圖案化以提供電阻層4110之後之記憶體裝置。藉由移除上覆於遠記憶體單元3742之電阻層4010之一部分而圖案化及形成電阻層4110。

在一個實例中，使用一光微影步驟來執行電阻層(例如，一薄碳膜)之圖案化，接著執行一乾式蝕刻步驟以蝕刻新電阻層。使用一濕式清潔步驟來移除任何殘留物。使用一化學機械拋光(CMP)步驟來平坦化新電阻層。

圖42展示在沈積一導電材料以形成一存取線4260之後之記憶體裝置。在一個實例中，導電材料係一金屬。在一個實例中，導電材料係鎢。在沈積之後，使用化學機械拋光(CMP)來處理存取線(例如，金屬線)以平坦化存取線。在CMP之後，平坦化存取線4260之一頂部表面。在一個實例中，藉由濺鍍或化學氣相沈積(CVD)形成存取線4260。

存取線4260係存取線3802之一實例，且通孔4054係通孔3854之一實例。電阻層4110係電阻層3810之一實例，且電阻層4030係電阻層3830之一實例。可如上文描述類似地形成存取線4260中之其他電阻層。在一些實施例中，可藉由沈積兩個或更多個金屬層而形成存取線4260。

圖43至圖44展示根據一些實施例之用於製造包含具有一或多個電阻層之一存取線之一記憶體裝置之方法。舉例而言，可使用圖43或圖44之方法來形成圖36至圖39之存取線及電阻層。在一個實例中，所製造記憶體裝置係記憶體裝置101。

儘管以一特定序列或順序展示，然除非另外指定，否則可修改程序之順序。因此，所繪示之實施例應僅理解為實例，且可以一不同順序執行所繪示程序，且可並行地執行一些程序。此外，在各項實施例中可省略一或多個程序。因此，並非每一實施例中需要全部程序。其他程序流程係可能的。

參考圖43，在方塊4301，形成包含記憶體單元及一或多個通孔之一記憶體陣列。在一個實例中，記憶體單元2640、2642、2644、2646及通孔2654形成為一記憶體陣列之部分。

在方塊4303，形成上覆於通孔中之記憶體單元之一底部導電層。在一個實例中，藉由沈積兩個鎢層(例如，一底部鎢層及一頂部鎢層)而形成存取層3602。

在方塊4305，在底部導電層上形成一電阻層。在一個實例中，電阻層3610、3612形成於底部鎢層上，且接著一頂部鎢層沈積於電阻層3610、3612上。

在方塊4307，在電阻層及底部導電層上形成一頂部導電層。在一個實例中，頂部鎢層形成於電阻層3610、3612上。

在一項實施例中，一種方法包括：形成包括記憶體單元及至少一個通孔之一記憶體陣列；形成上覆於該等記憶體單元及該通孔之一第一導電層(例如，一第一經沈積鎢層)，其中該第一導電層電連接至該等記憶體單元；在該第一導電層之一頂部表面上形成一電阻層(例如，電阻層3610)，其中該等記憶體單元之一部分定位成下伏於該電阻層；及形成上覆於該電阻層及該第一導電層之一第二導電層(例如，一第二經沈積鎢層)。該等第一及第二導電層經組態於用於存取該等記憶體單元之一存取線(例如，存取線3602)中。

在一項實施例中，該方法進一步包括：在一半導體基板(例如，2652)中形成一驅動器，其中該記憶體陣列經形成上覆於該半導體基板，且該驅動器電連接至通孔(例如，2654)。該驅動器經組態以在存取線上產生一電壓以用於選擇記憶體單元(例如，2640、2642、2644、2646)之一或多者。

在一項實施例中，電阻層係一第一電阻層，且該方法進一步包括在通孔與第一導電層之間形成一第二導電層(例如，2630)。

在一項實施例中，該第一電阻層包括氮化鎢矽或碳，且該第二電阻層包括氮化鎢矽。

在一項實施例中，該方法進一步包括：形成上覆於該第一導電層之一光阻層；圖案化該光阻層；及使用該經圖案化光阻層來蝕刻該第一導電層以在該第一導電層之頂部表面處提供一開口。在該第一導電層之頂部表面上形成該電阻層包括在該開口中形成該電阻層。

在一項實施例中，該存取線係複數條位元線之一第一者，使用該等位元線之其他者來存取記憶體陣列中之其他記憶體單元，且複數條位元線至少部分由第一導電層及第二導電層形成。

參考圖44，在方塊4401，在一記憶體陣列中形成一或多個通孔(例如，3754)。記憶體陣列包含記憶體單元(例如，3740、3741、3742、3743)。

在方塊4403，沈積一導電材料以形成一存取線(例如，3702、3802、4260)。導電材料經沈積上覆於通孔(例如，4054)及記憶體單元。

在方塊4405，形成一電阻層(例如，3710、3714、3810、3811、4110)作為存取線之部分。記憶體單元定位成下伏或上覆於電阻層。

在一項實施例中，一種方法包括：在一記憶體陣列中形成至少一個通孔(例如，4054)；及形成上覆於該通孔之一存取線(例如，4260)以用於存取該記憶體陣列之第一記憶體單元，其中該存取線由具有一第一電阻率之一導電材料形成。形成該存取線包括：沈積該導電材料；及形成一第一電阻層(例如，4110)作為該存取線之部分。第一電阻層具有大於該第一電阻率之一第二電阻率，且該第一記憶體單元(例如，3740)定位成下伏或上覆於該電阻層。

在一項實施例中，該導電材料經沈積於該第一電阻層上。

在一項實施例中，該第一電阻層(例如，圖38之電阻層3811)經沈積於該導電材料上。

在一項實施例中，該第一電阻層包括氮化鎢矽或碳之至少一者。

在一項實施例中，該方法進一步包括在該至少一個通孔上及在該第一記憶體單元上沈積一第二電阻層(例如，4030)。該第一電阻層形成於該第二電阻層上。

在一項實施例中，該第二電阻層係氮化鎢矽。

在一項實施例中，該方法進一步包括在該第一電阻層上沈積一第二電阻層(例如，圖38之3832)。該等第一記憶體單元(例如，3760)形成於該第二電阻層上。

在一項實施例中，該第一電阻層(例如，3710、3712)定位於該存取線之一內部區中。該方法進一步包括形成一第二電阻層(例如，3711、3714)作為該存取線之部分。該第二電阻層定位於該存取線之該內部區中且上覆於該第一電阻層。

在一項實施例中，該方法進一步包括形成一驅動器。該驅動器經組態以在該存取線上產生一電壓以存取該等第一記憶體單元。該等第一記憶體單元與該驅動器具有第一電距離。該記憶體陣列具有與該驅動器具有第二電距離之第二記憶體單元，且該第二電距離大於該第一電距離。形成該第一電阻層包括圖案化及蝕刻該第一電阻層以移除上覆於該第二記憶體單元之該第一電阻層之一第一部分。

在一項實施例中，圖案化及蝕刻該第一電阻層(例如，3810、4110)進一步包括移除上覆於該至少一個通孔(例如，3854、4054)之該第一電阻層之一第二部分。

在一項實施例中，一種設備包括：一存取線，其用於存取一記憶體陣列之第一記憶體單元，其中該存取線由具有一第一電阻率之一導電材料形成，該存取線包括具有大於該第一電阻率之一第二電阻率之一電阻層，且該等第一記憶體單元定位於下伏或上覆於該電阻層之該記憶體陣列之一第一部分中；一通孔，其電連接至該存取線；及一驅動器，其電連接至該通孔，其中該驅動器經組態以在該存取線上產生一電壓以存取該等第一記憶體單元。

在一項實施例中，該電阻層(例如，3810、3811、3910、3911)定位於該存取線(例如，3802)之一頂部或底部處。

在一項實施例中，該電阻層(例如，3710、3711、3712、3714)定位於該存取線(例如，3702)之一內部區中。

在一項實施例中，該導電材料係鎢，且該電阻層由氮化鎢矽或碳之至少一者形成。

在一項實施例中，該等第一記憶體單元與該驅動器具有各自第一電距離；該記憶體陣列具有與該驅動器具有各自第二電距離之第二記憶體單元；該等第二電距離大於該等第一電距離；且該電阻層經圖案化及蝕刻使得移除下伏或上覆於該等第二記憶體單元之該電阻層之一部分。

在一項實施例中，該等第一記憶體單元之各者係：包括硫屬化物之一記憶體單元；包括一選擇裝置，及作為一記憶體元件之一相變材料之一記憶體單元；包括硫屬化物之一自選擇記憶體單元；或一電阻式記憶體單元。

在一項實施例中，該電阻層係一第一電阻層，該存取線進一步包括一第二電阻層，且該第二電阻層定位成上覆或下伏於該第一電阻層。

在一項實施例中，該第一電阻層或該第二電阻層之至少一者定位於該存取線之一頂部或底部處。

在一項實施例中，該電阻層包括氮化鎢矽或碳之至少一者。

在一項實施例中，該設備進一步包括定位於該存取線之一頂部或底部表面上之氮化鎢矽層(例如，3730、3732、3830、3832)，其中該氮化鎢矽層之一部分定位於該等第一記憶體單元與該存取線之間。

在一項實施例中，該存取線之該導電材料之一體積係該存取線之一總體積之至少70%。

在一項實施例中，藉由以下各者形成該存取線：濺鍍或化學氣相沈積(CVD)；及在濺鍍或CVD之後進行化學機械拋光(CMP)使得平坦化該存取線之一頂部表面。

在一項實施例中，一種設備包括：一存取線(例如，3602)，其具有一第一部分、一第二部分及一中心部分(例如，3613)，其中：該等第一及第二部分位於該中心部分之相對側上，且該等第一及第二部分之各者經組態以存取一記憶體陣列之至少一個記憶體單元；且該存取線包含該第一部分中之一第一電阻層(例如，3610)及該第二部分中之一第二電阻層(例如，3612)，該等第一及第二電阻層之各者經組態為該存取線之部分；至少一個通孔，其藉由該存取線之該中心部分電連接至該存取線之該等第一及第二部分；及一驅動器，其電連接至該至少一個通孔。

該驅動器經組態以：在該第一部分上產生一電壓以存取一第一記憶體單元，該第一記憶體單元定位於下伏或上覆於該第一電阻層之該記憶體陣列之一部分中；且在該第二部分上產生一電壓以存取一第二記憶體單元，該第二記憶體單元定位於下伏或上覆於該第二電阻層之該記憶體陣列之一部分中。

在一項實施例中，該中心部分定位於該記憶體陣列之一基座區中，且該至少一個通孔定位於該基座區中。

在一項實施例中，該存取線經組態以存取該記憶體陣列之至少1,000個記憶體單元；該記憶體陣列之100至500個記憶體單元之一第一群組定位成上覆或下伏於該第一電阻層；且該記憶體陣列之100至500個記憶體單元之一第二群組定位成上覆或下伏於該第二電阻層。

在一項實施例中，該第一電阻層或該第二電阻層之至少一者之一中心縱軸定位於該存取線之一底部上方之一高度處，且該高度係該存取線之一厚度之30%至70%。

在一項實施例中，該等第一及第二電阻層(例如，3810、3811)之各者定位於該存取線之一頂部或底部處。

在一項實施例中，該等第一及第二電阻層之各者具有至少50奈米之一橫向長度。

在一項實施例中，該等第一及第二電阻層之各者由氮化鎢矽、碳、金屬氧化物或金屬氮化物之至少一者形成。

在一項實施例中，其中該等第一及第二電阻層之各者具有3至10奈米之一厚度。

在一項實施例中，其中該第一記憶體單元係：包括硫屬化物之一記憶體單元；包括一選擇裝置，及作為一記憶體元件之一相變材料之一記憶體單元；包括硫屬化物之一自選擇記憶體單元；或一電阻式記憶體單元。

描述及圖式係闡釋性的且不應被解釋為限制性的。描述許多具體細節以提供一詳盡理解。然而，在某些例項中，未描述眾所周知或習知細節以避免混淆描述。對本發明中之一項或一實施例之引用不一定係對相同實施例之引用；且此等引用意謂至少一個。

本說明書中對「一項實施例」或「一實施例」之引用意謂結合實施例描述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。在說明書中之各個位置出現之片語「在一項實施例中」不一定全部指代相同實施例，亦不為與其他實施例互斥之單獨或替代實施例。此外，描述可藉由一些實施例而非藉由其他實施例展現之各種特徵。類似地，描述可為一些實施例而非其他實施例之要求的各種要求。

在此描述中，一記憶體裝置之各種功能及/或操作可被描述為藉由軟體碼執行或由軟體碼引起以簡化描述。然而，熟習此項技術者將辨識，此等表達意謂功能及/或操作源自藉由一或多個處理裝置執行程式碼，諸如一微處理器、特定應用積體電路(ASIC)、圖形處理器及/或一場可程式化閘陣列(FPGA)。替代地，或組合地，在具有或不具有軟體指令之情況下可使用專用電路系統(例如，邏輯電路系統)來實施功能及操作。可使用無軟體指令之硬接線電路系統或結合軟體指令來實施功能。因此，技術既不限於硬體電路系統及軟體之任何特定組合，亦不限於由一運算裝置執行之指令之任何特定來源。

如上文描述之記憶體裝置可包含執行含於一記憶體(諸如ROM、揮發性RAM、非揮發性記憶體、快取區或一遠端儲存裝置)中之指令序列之一或多個處理裝置(例如，處理裝置116) (諸如一微處理器)。

執行以實施記憶體操作之常式可經實施為一作業系統、中介軟體、服務遞送平台、SDK (軟體開發工具包)組件、網路服務或其他特定應用、組件、程式、物件、模組或指令序列(有時被稱為電腦程式)之部分。此等常式之調用介面可作為一API (應用程式設計介面)曝露於一軟體開發社區。電腦程式通常包含一或多個指令，該一或多個指令在各種時間設定在一電腦中之各種記憶體及儲存裝置中，且在藉由一電腦中之一或多個處理器讀取且執行時引起該電腦執行執行涉及各種態樣之元件所必需之操作。

可使用一電腦可讀媒體來儲存軟體及資料，軟體及資料在由一運算裝置實行時導致裝置執行用於一記憶體裝置之各種方法(例如，讀取或寫入操作)。可將可執行軟體及資料儲存於包含舉例而言ROM、揮發性RAM、非揮發性記憶體及/或快取區之各種位置中。可將此軟體及/或資料之部分儲存於此等儲存裝置之任一者中。此外，可自集中式伺服器或同級間網路獲得資料及指令。可在不同時間且在不同通信會期中或在一相同通信會期中自不同集中式伺服器及/或同級間網路獲得資料及指令之不同部分。可在執行應用程式之前整體獲得資料及指令。替代地，可在執行需要時及時地獲得資料及指令之部分。因此，不需要資料及指令在一特定時間例項整個在一電腦可讀媒體上。

電腦可讀媒體之實例包含(但不限於)可記錄及非可記錄型媒體，諸如揮發性及非揮發性記憶體裝置、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、快閃記憶體裝置、固態硬碟儲存媒體、可移除磁碟、磁碟儲存媒體、光學儲存媒體(例如，光碟唯讀記憶體(CD ROM)、數位多功能光碟(DVD)等)，等等。電腦可讀媒體可儲存指令。電腦可讀媒體之其他實例包含(但不限於)使用NOR快閃或NAND快閃架構之非揮發性嵌入式裝置。此等架構中使用之媒體可包含未受管理NAND裝置及/或受管理NAND裝置，包含(舉例而言) eMMC、SD、CF、UFS及SSD。

一般而言，一非暫時性電腦可讀媒體包含以可由一運算裝置(例如，一電腦、行動裝置、網路裝置、個人數位助理、具有一控制器之製造工具、具有一組一或多個處理器之任何裝置等)存取之一形式提供(例如，儲存)資訊的任何機構。如本文中使用之一「電腦可讀媒體」可包含一單個媒體或多個媒體(例如，儲存一或多個指令集)。

在各項實施例中，硬接線電路系統可結合軟體及韌體指令用於實施一記憶體裝置之各種功能。因此，技術既不限於硬體電路系統及軟體之任何特定組合，亦不限於由一運算裝置執行之指令之任何特定來源。

可針對在廣泛多種不同類型之運算裝置中使用之記憶體裝置實施本文中闡述之各項實施例。如本文中使用，一「運算裝置」之實例包含(但不限於)一伺服器、一集中式運算平台、多個運算處理器及/或組件之一系統、一行動裝置、一使用者終端、一車輛、一個人通信裝置、一可穿戴數位裝置、一電子售貨亭、一通用電腦、一電子文件閱讀器、一平板電腦、一膝上型電腦、一智慧型電話、一數位相機、一家用電器、一電視機或一數位音樂播放器。運算裝置之額外實例包含作為被稱為「物聯網路」 (IOT)之部分之裝置。此等「事物」可與其等可監測事物或修改此等事物之設定之所有者或管理員具有偶然交互。在一些情況中，此等所有者或管理員扮演關於「事物」裝置之使用者的角色。在一些實例中，一使用者之主要行動裝置(例如，一蘋果手機)可為關於由使用者佩戴之一配對「事物」裝置(例如，一蘋果手錶)之一管理員伺服器。

在一些實施例中，運算裝置可為一電腦或主機系統，其經實施(舉例而言)為一桌上型電腦、膝上型電腦、網路伺服器、行動裝置、或包含一記憶體及一處理裝置之其他運算裝置。主機系統可包含或耦合至一記憶體子系統(例如，記憶體裝置101)，使得主機系統可從記憶體子系統讀取資料或將資料寫入至記憶體子系統。主機系統可經由一實體主機介面耦合至記憶體子系統。一般而言，主機系統可經由一相同通信連接、多個單獨通信連接及/或通信連接之一組合存取多個記憶體子系統。

在一些實施例中，運算裝置係包含一或多個處理裝置之一系統。處理裝置之實例可包含一微控制器、一中央處理單元(CPU)、專用邏輯電路系統(例如，一場可程式化閘陣列(FPGA)、一特定應用積體電路(ASIC)等)、系統單晶片(SoC)或另一適合處理器。

在一個實例中，一運算裝置係一記憶體系統之一控制器。控制器包含一處理裝置及含有藉由該處理裝置執行以控制記憶體系統之各種操作之指令的記憶體。

儘管一些圖式依一特定順序繪示若干操作，然非順序相依之操作可重新排序且可組合或分解其他操作。雖然具體提及一些重新排序或其他分組，但其他重新排序或分組對於一般技術者而言將係顯而易見的且故其等不會呈現替代例之一詳盡清單。

在前述說明書中，已參考本發明之特定例示性實施例來描述本發明。顯而易見的係，可在不脫離如以下發明申請專利範圍中所闡述之更廣泛精神及範疇之情況下對本發明進行各種修改。因此，說明書及圖式應被視為闡釋性意義而非限制性意義。

101:記憶體裝置 102:記憶體陣列 110:記憶體單元 112:記憶體單元 116:處理裝置 118:記憶體 120:記憶體控制器 122:感測電路系統 124:偏壓電路系統 126:主機裝置 130:存取線 132:電阻器 134:通孔 202:第一部分/存取線部分 204:第二部分/存取線部分 206:記憶體單元 208:記憶體單元 210:電阻器 212:電阻器 214:通孔 216:驅動器 302:左部分 304:右部分 306:中心區 308:記憶體單元 310:記憶體單元 312:通孔 314:半導體基板 316:電晶體電路系統 318:電阻膜 320:區段 322:區段 331:控制器 333:記憶體陣列 335:字線驅動器 337:位元線驅動器 401:記憶體單元 402:記憶體單元 404:記憶體單元 406:位元線 408:位元線 410:通孔 412:字線 414:字線 441:導線 443:導線 445:字線驅動器 447:位元線驅動器 502:左部分 504:右部分 506:裂口 508:導電部分 510:導電部分 512:導電部分 514:通孔 520:字線 522:中心區 530:電阻膜 602:記憶體單元 604:位元線 606:字線 608:頂部電極 610:選擇裝置 612:底部電極 902:記憶體陣列 904:通孔 906:襯墊 908:記憶體單元 1010:氮化物層 1012:字線 1102:硬遮罩 1104:光阻層 1202:開口 1301:方塊 1303:方塊 1305:方塊 1307:方塊 1309:方塊 1311:方塊 1402:左部分 1404:右部分 1408:記憶體單元 1410:記憶體單元 1412:通孔 1414:半導體基板 1415:存取線 1416:電晶體電路系統 1420:電阻膜 1422:電阻膜 1430:導電層 1502:記憶體陣列 1504:通孔 1508:記憶體單元 1612:存取線 1614:氮化物層/氮化矽層 1702:基座 1704:高度 1706:底部/底表面 1802:電阻層 1902:電阻膜/間隔件 1904:電阻膜/間隔件 2002:導電層 2102:導電部分 2201:方塊 2203:方塊 2205:方塊 2207:方塊 2209:方塊 2302:電阻層/電阻材料 2402:電阻部分 2404:高度 2501:方塊 2503:方塊 2505:方塊 2507:方塊 2601:遠端 2602:存取線 2604:導電部分 2606:導電部分 2608:篩選部分 2610:絕緣層 2611:篩選部分 2612:絕緣層 2613:中心導電部分 2630:電阻層 2640:遠記憶體單元 2642:遠記憶體單元 2644:近記憶體單元 2646:近記憶體單元 2650:電晶體電路系統 2652:半導體基板 2654:通孔 2660:上或頂部部分 2662:下或底部部分 2701:遠端 2702:存取線 2703:橫向長度 2704:左部分 2705:中心縱軸 2706:右部分 2707:底部 2709:高度 2710:絕緣層 2711:厚度 2712:絕緣層 2713:中心部分 2714:絕緣層 2730:電阻層 2740:記憶體單元 2742:記憶體單元 2743:記憶體單元 2744:記憶體單元 2746:記憶體單元 2750:驅動器 2754:通孔 2760:電阻層 2762:電阻層 2802:記憶體陣列 2804:通孔 2806:電阻層 2807:記憶體單元 2808:底部導電層 2809:記憶體單元 2810:遠端 2902:部分 2904:部分 3002:開口 3102:絕緣層 3202:頂部導電層 3302:位元線 3401:方塊 3403:方塊 3405:方塊 3407:方塊 3409:方塊 3502:存取線 3510:絕緣層 3511:絕緣層 3520:底部部分 3521:底部部分 3540:記憶體單元 3544:記憶體單元 3602:存取線 3604:左部分 3606:右部分 3610:電阻層 3612:電阻層 3613:中心部分 3660:部分 3662:部分 3702:存取線 3710:電阻層 3711:電阻層 3712:電阻層 3713:中心部分 3714:電阻層 3730:電阻層/氮化鎢矽層 3732:電阻層/氮化鎢矽層 3740:近記憶體單元 3741:近記憶體單元 3742:遠記憶體單元 3743:遠記憶體單元 3754:通孔 3760:近記憶體單元 3761:近記憶體單元 3762:遠記憶體單元 3763:遠記憶體單元 3802:存取線 3810:電阻層 3811:電阻層 3830:電阻層/氮化鎢矽層 3832:電阻層/氮化鎢矽層 3850:頂部金屬層 3854:通孔 3860:底部金屬層 3910:電阻層 3911:電阻層 3930:電阻層 3954:通孔 4002:基座區 4010:電阻層 4030:電阻層 4054:通孔 4110:電阻層 4260:存取線 4301:方塊 4303:方塊 4305:方塊 4307:方塊 4401:方塊 4403:方塊 4405:方塊

在隨附圖式之圖中，以實例方式且非限制地繪示實施例，其中相似元件符號指示類似元件。

圖1展示根據一些實施例之在一記憶體陣列中實施尖峰電流抑制之一記憶體裝置。

圖2展示根據一些實施例之用於針對一記憶體陣列之一存取線實施尖峰電流抑制之電阻器。

圖3展示根據一些實施例之針對尖峰電流抑制分割成左部分及右部分之一存取線。

圖4展示根據一些實施例之包含提供對配置成多個堆疊層疊之記憶體單元之存取之各種字線及位元線層之一交叉點架構中之一記憶體陣列。

圖5展示根據一些實施例之藉由一通孔電連接之一記憶體陣列中之字線。

圖6展示根據一些實施例之經組態具有驅動器以在一記憶體陣列之存取線上產生電壓之一記憶體裝置。

圖7展示根據一些實施例之具有在一位元線上產生一電壓之一位元線驅動器及在一字線上產生一電壓之一字線驅動器之一記憶體單元。

圖8展示根據一些實施例之包含一選擇裝置之一記憶體單元之一實例。

圖9至圖12展示根據一些實施例之實施尖峰電流抑制之一記憶體裝置之製造中之各個步驟。

圖13展示根據一些實施例之用於製造實施尖峰電流抑制之一記憶體裝置之一方法。

圖14展示根據一些實施例之用於尖峰電流抑制之具有兩個電阻膜之一存取線及其中形成一導電層之一基座。

圖15至圖21展示根據一些實施例之藉由在一存取線中形成兩個電阻膜且在存取線之一基座中形成一導電層而實施尖峰電流抑制之一記憶體裝置之製造中之步驟。

圖22展示根據一些實施例之用於製造藉由在一基座中形成兩個電阻膜及一導電層而實施尖峰電流抑制之一記憶體裝置之一方法。

圖23及圖24展示根據一些實施例之藉由在一基座中形成一電阻層而實施尖峰電流抑制之一記憶體裝置之製造中之步驟。

圖25展示根據一些實施例之用於製造藉由在一基座中形成一電阻層而實施尖峰電流抑制之一記憶體裝置之一方法。

圖26展示根據一些實施例之具有用於尖峰電流抑制之電荷篩選結構之一存取線。

圖27展示根據一些實施例之一存取線，該存取線具有定位於該存取線之內部區中且用於尖峰電流抑制之絕緣層。

圖28至圖32展示根據一些實施例之藉由在一存取線中形成一或多個電荷篩選結構而實施尖峰電流抑制之一記憶體裝置之製造中之步驟。

圖33展示圖32之存取線及記憶體陣列之一橫截面視圖。

圖34展示根據一些實施例之用於製造使用一存取線中之一或多個電荷篩選結構實施尖峰電流抑制之一記憶體裝置之一方法。

圖35展示根據一些實施例之一存取線，該存取線具有定位於該存取線之一內部區中且用於尖峰電流抑制之多個絕緣層。

圖36展示一記憶體陣列中之一存取線。根據一些實施例，該存取線具有用於尖峰電流抑制之電阻層。

圖37展示根據一些實施例之一存取線，該存取線具有定位於該存取線之一內部區中之多個堆疊電阻層。

圖38展示根據一些實施例之一存取線，該存取線具有定位於該存取線之一頂部及底部處之電阻層。底部處之電阻層經圖案化使得電阻層上覆於近記憶體單元而非遠記憶體單元。

圖39展示根據一些實施例之一存取線，該存取線具有定位於該存取線之一頂部及底部處之電阻層。頂部處之電阻層經圖案化使得電阻層下伏於近記憶體單元，但不下伏於遠記憶體單元。

圖40至圖42展示根據一些實施例之具有包含用於尖峰電流抑制之一或多個電阻層之一存取線之一記憶體裝置之製造中之步驟。

圖43至圖44展示根據一些實施例之用於製造包含具有一或多個電阻層之一存取線之一記憶體裝置之方法。

3740:近記憶體單元

3742:遠記憶體單元

3760:近記憶體單元

3762:遠記憶體單元

3802:存取線

3810:電阻層

3811:電阻層

3830:電阻層/氮化鎢矽層

3832:電阻層/氮化鎢矽層

3850:頂部金屬層

3854:通孔

3860:底部金屬層

Claims (37)

1. 一種設備，其包括： 一存取線，其具有一第一部分、一第二部分及一中心部分，其中： 該等第一及第二部分在該中心部分之相對側上，且該等第一及第二部分之各者經組態以存取一記憶體陣列之至少一個記憶體單元；且 該存取線包含該第一部分中之一第一電阻層及該第二部分中之一第二電阻層，該等第一及第二電阻層之各者經組態為該存取線之部分； 至少一個通孔，其藉由該存取線之該中心部分電連接至該存取線之該等第一及第二部分；及 一驅動器，其電連接至該至少一個通孔，其中該驅動器經組態以：在該第一部分上產生一電壓以存取一第一記憶體單元，該第一記憶體單元定位於下伏或上覆於該第一電阻層之該記憶體陣列之一部分中；且在該第二部分上產生一電壓以存取一第二記憶體單元，該第二記憶體單元定位於下伏或上覆於該第二電阻層之該記憶體陣列之一部分中。
2. 如請求項1之設備，其中該中心部分定位於該記憶體陣列之一基座區中，且該至少一個通孔定位於該基座區中。
3. 如請求項1之設備，其中： 該存取線經組態以存取該記憶體陣列之至少1,000個記憶體單元； 該記憶體陣列之100至500個記憶體單元之一第一群組定位成上覆或下伏於該第一電阻層；且 該記憶體陣列之100至500個記憶體單元之一第二群組定位成上覆或下伏於該第二電阻層。
4. 如請求項1之設備，其中該第一電阻層或該第二電阻層之至少一者之一中心縱軸定位於該存取線之一底部上方之一高度處，且該高度係該存取線之一厚度之30%至70%。
5. 如請求項1之設備，其中該等第一及第二電阻層之各者定位於該存取線之一頂部或底部處。
6. 如請求項1之設備，其中該等第一及第二電阻層之各者具有至少50奈米之一橫向長度。
7. 如請求項1之設備，其中該等第一及第二電阻層之各者由氮化鎢矽、碳、金屬氧化物或金屬氮化物之至少一者形成。
8. 如請求項7之設備，其中該等第一及第二電阻層之各者具有3至10奈米之一厚度。
9. 如請求項1之設備，其中該第一記憶體單元係： 包括硫屬化物之一記憶體單元； 包括一選擇裝置，及作為一記憶體元件之一相變材料的一記憶體單元； 包括硫屬化物之一自選擇記憶體單元；或 一電阻式記憶體單元。
10. 一種方法，其包括： 形成包括記憶體單元及至少一個通孔之一記憶體陣列； 形成上覆於該等記憶體單元及該通孔之一第一導電層，其中該第一導電層電連接至該等記憶體單元； 在該第一導電層之一頂部表面上形成一電阻層，其中該等記憶體單元之一部分定位成下伏於該電阻層；且 形成上覆於該電阻層及該第一導電層之一第二導電層，其中該等第一及第二導電層經組態於用於存取該等記憶體單元之一存取線中。
11. 如請求項10之方法，其進一步包括： 在一半導體基板中形成一驅動器，其中該記憶體陣列經形成上覆於該半導體基板，且該驅動器電連接至該通孔； 其中該驅動器經組態以在該存取線上產生一電壓以用於選擇該等記憶體單元之一或多者。
12. 如請求項10之方法，其中該電阻層係一第一電阻層，該方法進一步包括在該通孔與該第一導電層之間形成一第二電阻層。
13. 如請求項12之方法，其中該第一電阻層包括氮化鎢矽或碳，且該第二電阻層包括氮化鎢矽。
14. 如請求項10之方法，其進一步包括： 形成上覆於該第一導電層之一光阻層； 圖案化該光阻層；及 使用該圖案化光阻層來蝕刻該第一導電層以在該第一導電層之該頂部表面處提供一開口，其中在該第一導電層之該頂部表面上形成該電阻層包括在該開口中形成該電阻層。
15. 如請求項10之方法，其中該存取線係複數條位元線之一第一者，使用該等位元線之其他者來存取該記憶體陣列中之其他記憶體單元，且該複數條位元線至少部分由該第一導電層及該第二導電層形成。
16. 一種設備，其包括： 一存取線，其用於存取一記憶體陣列之第一記憶體單元，其中該存取線由具有一第一電阻率之一導電材料形成，該存取線包括具有大於該第一電阻率之一第二電阻率之一電阻層，且該等第一記憶體單元定位於下伏或上覆於該電阻層之該記憶體陣列之一第一部分中； 一通孔，其電連接至該存取線；及 一驅動器，其電連接至該通孔，其中該驅動器經組態以在該存取線上產生一電壓以存取該等第一記憶體單元。
17. 如請求項16之設備，其中該電阻層定位於該存取線之一頂部或底部處。
18. 如請求項16之設備，其中該電阻層定位於該存取線之一內部區中。
19. 如請求項16之設備，其中該導電材料係鎢，且該電阻層由氮化鎢矽或碳之至少一者形成。
20. 如請求項16之設備，其中： 該等第一記憶體單元與該驅動器具有各自第一電距離； 該記憶體陣列具有與該驅動器具有各自第二電距離之第二記憶體單元； 該等第二電距離大於該等第一電距離；且 該電阻層經圖案化及蝕刻使得移除下伏或上覆於該等第二記憶體單元之該電阻層之一部分。
21. 如請求項16之設備，其中該等第一記憶體單元之各者係： 包括硫屬化物之一記憶體單元； 包括一選擇裝置，及作為一記憶體元件之一相變材料的一記憶體單元； 包括硫屬化物之一自選擇記憶體單元；或 一電阻式記憶體單元。
22. 如請求項16之設備，其中該電阻層係一第一電阻層，該存取線進一步包括一第二電阻層，且該第二電阻層定位成上覆或下伏於該第一電阻層。
23. 如請求項22之設備，其中該第一電阻層或該第二電阻層之至少一者定位於該存取線之一頂部或底部處。
24. 如請求項16之設備，其中該電阻層包括氮化鎢矽或碳之至少一者。
25. 如請求項16之設備，其進一步包括定位於該存取線之一頂部或底部表面上之氮化鎢矽層，其中該氮化鎢矽層之一部分定位於該等第一記憶體單元與該存取線之間。
26. 如請求項16之設備，其中該存取線之該導電材料之一體積係該存取線之一總體積之至少70%。
27. 如請求項16之設備，其中藉由以下各者形成該存取線： 濺鍍或化學氣相沈積(CVD)；及 在該濺鍍或CVD之後，化學機械拋光(CMP)使得平坦化該存取線之一頂部表面。
28. 一種方法，其包括： 在一記憶體陣列中形成至少一個通孔；及 形成上覆於該通孔之一存取線以用於存取該記憶體陣列之第一記憶體單元，其中該存取線由具有一第一電阻率之一導電材料形成，且形成該存取線包括： 沈積該導電材料；及 形成一第一電阻層作為該存取線之部分，其中該第一電阻層具有大於該第一電阻率之一第二電阻率，且該等第一記憶體單元定位成下伏或上覆於該電阻層。
29. 如請求項28之方法，其中該導電材料經沈積於該第一電阻層上。
30. 如請求項28之方法，其中該第一電阻層經沈積於該導電材料上。
31. 如請求項28之方法，其中該第一電阻層包括氮化鎢矽或碳之至少一者。
32. 如請求項28之方法，其進一步包括： 在該至少一個通孔上及在該等第一記憶體單元上沈積一第二電阻層，其中該第一電阻層形成於該第二電阻層上。
33. 如請求項32之方法，其中該第二電阻層係氮化鎢矽。
34. 如請求項28之方法，其進一步包括： 在該第一電阻層上沈積一第二電阻層，其中該等第一記憶體單元形成於該第二電阻層上。
35. 如請求項28之方法，其中該第一電阻層定位於該存取線之一內部區中，該方法進一步包括： 形成一第二電阻層作為該存取線之部分，其中該第二電阻層定位於該存取線之該內部區中且上覆於該第一電阻層。
36. 如請求項28之方法，其進一步包括形成一驅動器，其中： 該驅動器經組態以在該存取線上產生一電壓以存取該等第一記憶體單元； 該等第一記憶體單元與該驅動器具有第一電距離； 該記憶體陣列具有與該驅動器具有第二電距離之第二記憶體單元； 該等第二電距離大於該等第一電距離；且 形成該第一電阻層包括圖案化及蝕刻該第一電阻層以移除上覆於該等第二記憶體單元之該第一電阻層之一第一部分。
37. 如請求項36之方法，其中圖案化及蝕刻該第一電阻層進一步包括移除上覆於該至少一個通孔之該第一電阻層之一第二部分。

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