TWI668742B - 具有非揮發性記憶體的積體電路系統和其製造方法 - Google Patents

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Abstract

積體電路系統和其製造方法，包括：具有位址開關的積體電路晶片；無鹵素組成物且具有化學氣相沉積或原子層沉積的特性，並耦合至上述位址開關的底部電極觸點；直接地於上述底部電極觸點上之轉移材料層；以及直接地於上述轉移材料層上之頂部電極觸點，用以形成非揮發性記憶體陣列於上述積體電路晶片上。

Description

具有非揮發性記憶體的積體電路系統和其製造方法
本發明大致上係關於積體電路系統，且更尤其是用於結合高密度非揮發性記憶體陣列至積體電路應用的系統。
個人電子裝置正在多樣性和智慧性方面成長。包括不斷增加之記憶體的量至這些裝置中的趨勢，已經呈現對積體電路製造工業的挑戰，而其引起對積體電路矛盾的要求。為了容納邏輯和記憶體增加的量，愈來愈小的幾何形狀被要求以含有功能。
被使用以製造積體電路之晶體結構的最小幾何形狀可代表對難以超越之電荷式(charge-based)的記憶體技術之操作的挑戰。記憶體，像是非揮發性快閃記憶體或動態隨機存取記憶體(DRAM)，藉由儲存電荷在記憶體單元中的實體結構中以保存資料內容。以與更小的幾何形狀有關之更薄的晶體結構技術，電荷可以損害晶體結 構或在穿透實體結構漏電(leakage)。鑒於較不可靠的晶體結構，許多方式已經被嘗試以保存資料完整性。像是平均抹除(wear leveling)、可變的誤差校正碼、及延伸的奇偶校驗方案(extend parity schemes)的方式已經被使用以掩飾較小幾何形狀之晶體結構的可靠度問題。
其他無關於電荷儲存的記憶體技術正在以它們的方式進入主流製造處理。這些技術包括電阻式隨機存取記憶體(RRAM)和導電橋接隨機存取記憶體(CBRAM)，其在寫入或抹除時，可改變電阻值。雖然這些機制可被使用於小的幾何形狀技術之任何一者，它們還無法製造可以致能商品狀態的量。製造可靠度和性能已經被懷疑，且研究繼續擴展以提供一致的產量和性能，其可被整合至熱門的商品項目，像是智慧型手機、數位相機、全球定位系統、個人音訊播放器、可攜式遊戲裝置。
因此，對具有非揮發性記憶體的積體電路系統之需求依然存在。鑒於不斷增加的大眾需求，其針對更多功能性、更低成本、和增加性能的給予，尋找針對這些問題的答案是愈來愈重要的。考慮到市場上不斷增加的商業競爭壓力和增加的消費者期望、以及對於有有意義的產品差別化減少的機會，找到針對這些問題的解答是重要的。此外，降低成本、增進效率和性能、以及滿足競爭壓力的需求增加了對關鍵的必要性更大的急迫性，用以找尋針對這些問題的答案。
針對這些問題的解決方案已經被長期尋找， 但先前的發展並未教示或建議任何解決方案，且因此，針對這些問題的解決方案已經長期被該技術領域中具有通常知識者所逃避。
本發明提供積體電路系統的製造方法，包括：設置具有位址開關的積體電路晶片；形成無鹵素組成物且具有化學氣相沉積或原子層沉積處理的特性，並耦合至上述位址開關的底部電極觸點；直接地沉積轉移材料層於上述底部電極觸點上；以及直接地沉積頂部電極觸點於上述轉移材料層上以形成非揮發性記憶體陣列於上述積體電路晶片上。
本發明提供積體電路安裝系統，包括：具有位址開關的積體電路晶片；無鹵素組成物且具有化學氣相沉積或原子層沉積的特性，並耦合至位址開關的底部電極觸點；轉移材料層，其直接地於底部電極觸點上；以及頂部電極觸點，其直接地於轉移材料層上而用以形成非揮發性記憶體陣列於積體電路晶片上。
除了或代替那些上述的步驟或元件，本發明的特定實施例具有其他步驟或元件。當參考隨附圖式時，從接下來的詳細描述之閱讀中，前述步驟或元件對該技術領域中具有通常知識者而言將會是明顯的。
100‧‧‧積體電路系統
102‧‧‧積體電路晶片
104‧‧‧非揮發性記憶體陣列
106‧‧‧非揮發性記憶體單元
108‧‧‧記憶體介面
110‧‧‧控制邏輯
112‧‧‧介面模組
202‧‧‧位址開關
204‧‧‧底部電極觸點
206‧‧‧轉移材料層
208‧‧‧頂部電極觸點
210‧‧‧第一電壓源
212‧‧‧第二電壓源
214‧‧‧字線
216‧‧‧導電橋
218‧‧‧位元線
302‧‧‧示例圖
306‧‧‧膜厚度
308‧‧‧TiN_未處理
310‧‧‧TiN_低_電阻
312‧‧‧TiN_中_電阻
314‧‧‧TiSiN_未處理
316‧‧‧特定電阻
318‧‧‧特定厚度
402‧‧‧耐久性圖表
404‧‧‧讀取窗範圍
406‧‧‧操作週期
408‧‧‧第一圖
410‧‧‧第二圖
502‧‧‧保留圖表
504‧‧‧單元電流
506‧‧‧曲線p_a
508‧‧‧曲線p_b
510‧‧‧曲線p_c
512‧‧‧曲線p_d
602‧‧‧底部電極觸點
604‧‧‧腔
606‧‧‧預定觸點深度
608‧‧‧絕緣層
610‧‧‧孔
612‧‧‧平面基板
614‧‧‧材料添加物
圖1為在本發明的實施例中，具有非揮發性記憶體的積體電路系統之方塊圖。
圖2為圖1的非揮發性記憶體單元之示意圖。
圖3為用於氮化鈦和鈦矽氮化物的沉積之電阻率對厚度之示例圖。
圖4為繪製讀取記憶體循環設定和重設耐久性而例證圖3的底部電極觸點之四個版本之一之示例圖。
圖5為繪製圖3的底部電極觸點之四個版本之一的記憶體單元之記憶體狀態保留穩定性之示例圖。
圖6為在製造的沉積處理階段中，底部電極觸點之局部剖面圖。
圖7為本發明的更進一步實施例中，積體電路系統的製造方法之流程圖。
接下來的實施例以足夠的細節描述以致能該技術領域中具有通常知識者去製造和使用本發明。可以被理解的是其他實施例基於本揭示將會是明顯的，且系統、處理、或機械式的改變可被完成而不悖離本發明的範疇。
在接下來的描述中，許多特定的細節將被給予以提供對本發明的徹底理解。然而，明顯的是本發明可不用這些特定細節而被實踐。為了避免模糊本發明，一些眾所皆知的電路、系統架構、和處理步驟不被詳盡的揭 示。
圖式示出系統的實施例為半圖式的(semi-diagrammatic)且不依照比例以及，尤其是，一些尺寸係為了呈現上的清楚，且在圖式中被誇張的示出。類似地，雖然，為了簡明起見，附圖中的視角一般而言示出類似的方向，但圖中大部分的描繪係任意的。一般而言，本發明可被操作在任何方向上。
用於說明的目的，本文所使用的術語「水平的」係定義為平行於積體電路晶片的活性表面之平面，而不管其方向。術語「垂直的」意指垂直於前述定義之水平的方向。術語，像是「在…之上(above)」、「在…之下(below)」、「在…底部(bottom)」、「在…頂部(top)」、「側邊(side)(如在「側壁(sidewall)」、「更高(higher)」、「更低(lower)」、「上面的(upper)」、「在…之上(over)」、以及「在…之下(under)」，係相對於水平的平面而定義，如圖所示。術語「於…之上(on)」意指元件之間有直接接觸而沒有介入的元件。
依照形成所述的結構的需要，本文所使用的術語「正處理(processing)」包括材料或光阻的沉積、圖案化、曝光、顯影、蝕刻、清除、和/或材料或光阻的移除。術語「後段處理(back end-of-line processing)」意指在積體電路晶片上的鈍化層製造額外功能層，前述積體電路晶片可連接暴露的觸點。術語「TDMAT」係定義 為在本說明書中所使用之四次二甲基銨基鈦Ti(N(CH3)2)4。分子式(CH3)5C5Ti(CH3)3係定義為本說明書中所使用並稱為三甲基五甲基環戊二烯鈦(IV)((Trimethyl)pentamethylcyclopentadienyltitanium(IV))之化學物品。
本文所使用的術語「前驅物(precursor」意指沉積或引入於一位置上的第一材料，且可經由至少一化學物品反應而被改變為第二材料。本文所使用的術語「浮動電壓(floating voltage)」意指連接的電壓源已經被移除或被關掉以允許耦合的線承接下一耦合輸入的偏壓所提供的低電壓，典型地在0.3和0.7伏特之間。
本文所使用的術語「微量鹵素(trace halogens)」意指包括氯(Cl)、氟(Fl)、溴(Br)、或碘(I)的化合物之殘留微量。本文所使用的術語「不具有任何鹵素的微量」意指完全沒有任何分子微量或鹵素組成物的跡象。
電阻改變式(resistive change based)的記憶體單元依靠在設定和重設操作期間，用以注入/吸收傳送物質的活性電極、和相對於物理切換機制為電化學惰性的相對電極。與活性單元區域接觸之鈍性電極的本質對達到性能規格是決定性的。電阻、幾何形狀、粗糙度、材料功函數、和陽離子親和力可取決於材料沉積的方法，和某些方法的可行性可能被與基板形貌(topology)有關的結構約束所限制。
底部電極觸點(BEC)可能需要沉積電極材料至預先圖案化的接觸孔洞或窄溝槽，且在夾止(pinch-off)和孔洞的形成之前，物理氣相沉積(PVD)通常無法提供足夠的填充。化學氣相沉積(CVD)技術是需要的以提供足夠的填充條件，其對製造BEC是必須的。CVD結果的結果可取決於所使用的化學前驅物。
例如，取決於化學前驅物的氯化物殘留物或副產品(bi-products)，可降低記憶體單元的性能。控制BEC的微量組成是必須的，而使BEC維持惰性的。因此，穩定的BEC材料對RRAM記憶體單元和高密度RRAM記憶體陣列性能和可靠度是重要的。
如下面的圖式所述，本發明基於不含有任何微量鹵素的有機金屬化合物Ti前驅物而提供CVD/ALD TiN鈍性電極，前述有機金屬化合物Ti前驅物可在沉積期間基於電漿曝光條件而調整最終電極電阻率且可填充小的接觸-孔洞。
顯然地，沉積的TDMAT為基之TiN具有藉由調整電漿曝光和功率而可被調至符合TiCl4為基之TiN的電阻特性、製造顯著地更好的性能提高、並呈現超越100k cyc的3-標準差耐久性限制，且在LRS保留中，呈現優異的改進。也將明顯的是，以Si的添加修改TDMAT TiN可製造具有更穩定讀取窗範圍的記憶體單元和增進記憶體耐久性。
現在參考至圖1，其示出在本發明的實施例 中，具有非揮發性記憶體的積體電路系統100之方塊圖。也被稱為IC系統(IC SYSTEM)的積體電路系統100之方塊圖，描繪如標記所示且也被稱為IC晶片(IC DIE)的積體電路晶片102，其具有包括至少一非揮發性記憶體單元106的非揮發性記憶體陣列104。
非揮發性記憶體單元106，如標記所示並也被稱為NV記憶體單元(NV MEMORY CELL)。非揮發性記憶體單元106可被使用在電阻性隨機存取記憶體(RRAM)、導電橋接隨機存取記憶體(CBRAM)形式之電阻性記憶體單元、或任何改變單元電阻以儲存資料條件狀態，像是一(1)或零(0)的記憶體技術之類型。非揮發性記憶體單元106的資料條件狀態可被稱為記憶體內容或資料資訊，由程式、使用者、或應用所處理或使用。
記憶體介面108可被耦合至非揮發性記憶體陣列104。記憶體介面108，如標記所示並也被稱為MEM INTF，其包括所需的感測放大器、位址驅動器、電壓源、資料完整性檢查邏輯、和切換邏輯以定位及影響在如標記所示並也被稱為NV記憶體陣列(NV MEMORY ARRAY)的非揮發性記憶體陣列104之內的非揮發性記憶體單元106的狀態。
控制邏輯110可存取記憶體介面108以使用非揮發性記憶體陣列104。控制邏輯110可包括順序處理器、位元片處理器、微處理器、或組合邏輯控制陣列(未示出)。控制邏輯110可被耦合至非揮發性記憶體陣列 104以執行操作於非揮發性記憶體陣列104上來寫入、讀取、或抹除非揮發性記憶體單元106。控制邏輯110也可提供誤差校正演算法以保存儲存在非揮發性記憶體陣列104中之使用者資料的完整性。
控制邏輯110可被耦合至介面模組112而用以超越積體電路晶片102之邊界的通訊。介面模組112也可被耦合至記憶體介面108而用以有效率的轉移使用者資料的多個區塊至或自非揮發性記憶體陣列104而不用控制邏輯110的直接介入。
可以理解的是，積體電路系統100的描述係闡明本發明，且不意圖限制積體電路晶片102的範疇或架構。可以進一步理解的是，額外的功能可被實施於積體電路晶片102中，其可一致地操作或替代一些先前所定義的區塊。
現在參考至圖2，其示出圖1的非揮發性記憶體單元106之示意圖。非揮發性記憶體單元106之示意圖描繪像是場效電晶體(FET)或多工器的位址開關202，其耦合至也被稱為鈍性電極觸點或鈍性觸點的底部電極觸點204。在其他實施例中，未描繪，例如，一交點(crosspoint)記憶體陣列架構，「位址開關」可包含「非歐姆裝置」，像是整流二極體或對稱的非線性裝置。
ReRAM和CBRAM的切換機制包括在施加的電場之下的離子移動。底部電極觸點204，相對於非揮發性記憶體單元106的物理切換機制所牽涉的原子，為電化 學惰性的和熱惰性的，以避免無關於電阻性切換之離子非有意之移動。物理切換機制可包括因為可逆的原子位移或電荷改變式(change of charge based)的記憶體所導致的電阻之改變。
底部電極觸點204，如標記所示並也被稱為BEC或BE觸點，可被形成在圖1的積體電路晶片102中之具有少於一百ηm直徑的接觸孔洞。底部電極觸點204的較佳實施例可具有量測少於30ηm的直徑。底部電極觸點204的小直徑可允許非揮發性記憶體單元106之非常密的式樣被形成在圖1中的非揮發性記憶體陣列104中。
轉移材料層206，如標記所示並也被稱為轉變層，像是可作用為離子導電固態電解質的介電或金屬氧化物材料，可被直接地形成於底部電極觸點204上。轉移材料層206可以一或多層的材料而形成，前述材料被使用以提供非揮發性記憶體單元106的資料條件狀態。資料條件狀態可藉由轉移材料層206的電阻之改變而被表示，其為像是電壓或電流施加能量至轉移材料層206的結果。
在中性狀態中，轉移材料層206代表相對於底部電極觸點204的絕緣層。轉移材料層206可被形成在積體電路製造製程的範圍之內或其可在圖1的積體電路晶片102已經被製造並測試之後的後段製程(BEOL)來實行。轉移材料層206的厚度和式樣，可藉由半導體工業所知的光刻和蝕刻製程來形成。
頂部電極觸點208，像是活性離子交換層，可 被沉積於轉移材料層206的頂部表面上，並於積體電路晶片102上。轉移材料層206可被形成以具有彼此分離的活性離子層和惰性的頂部電極(未示出)。頂部電極觸點208，如標記所示並也被稱為TE觸點，可有助於或吸收來自轉移材料層206的離子。頂部電極觸點208可被耦合至第一電壓源210，如標記所示並也被稱為第一VS，其可被使用以激發離子在轉移材料層206和頂部電極觸點208之間的互換。
第二電壓源212，如標記所示並也被稱為第二VS，可被耦合至位址開關202。位址開關202可藉由字線214而被啟動，其允許位址開關202從第二電壓源212施加電壓至底部電極觸點204。
在第一電壓源210和第二電壓源212之間的電位差可決定藉由非揮發性記憶體單元106所執行的操作。前述操作可為寫入、儲存資料「1」，其藉由在轉移材料層206和頂部電極觸點208之間轉移足夠的離子以形成導電橋216。導電橋216可在底部電極觸點204和頂部電極觸點208之間形成低電阻連接。不論電源是否被施加至系統，導電橋216可在適當的地方維持，因此使得導電橋216為非揮發性的。前述操作可為抹除，其反轉形成導電橋216所施加的電壓之極性以驅動離子回到它們的中立位置。重設操作恢復轉移材料層206和頂部電極觸點208的情況，且移除導電橋216，前述重設操作提供高電阻在底部電極觸點204和頂部電極觸點208之間。
操作可為非揮發性記憶體單元106的狀態之讀取。在讀取中，第一電壓源210可提供感測電壓和第二電壓源212可被關掉以呈現浮動電壓。若非揮發性記憶體單元106包含資料「1」，其由導電橋216的存在所指示，感測電壓將被閘控通過位址開關202且呈現於位元線218上。若非揮發性記憶體單元106包含資料「0」，其由導電橋216的不存在所指示，位元線218將不會被感測電壓驅動且將反射來自下一耦合輸入(未示出)的浮動電壓。
底部電極觸點204被形成為含有或具有氮化鈦且沒有任何微量的鹵素組成物之鈍性觸點，其為沉積像是TDMAT或(CH3)5C5Ti(CH3)3之有機金屬化合物的前驅物之結果，示出或呈現化學氣相沉積(CVD)、原子層沉積(ALD)、或CVD和ALD兩者結合的沉積處理之特性。
沉積溫度決定或選定未反應殘留物，像是鹵素和碳的量。未反應殘留物的量和/或沉積溫度決定材料結晶學的和材料的電阻率。
使用以形成底部電極觸點204的CVD/ALD沉積之特性可包括一或多個各別的層之晶體結構，前述各別的層具有被排列之特定的原子組成物，像是氮化鈦、鈦矽氮化物、鎢、或其結合，且前述各別的層交叉在層內的共同平面，其對橫斷面電子體現(electronic rendition)為可見的，像是在電子顯微鏡中、x-ray繞射、能量散佈分析儀(EDS)影像、或被使用以偵測和決定晶體結構的物 理屬性之相當的影像裝置。
可以理解的是頂部電極觸點208被示出於轉移材料層206的頂部及垂直側，但在不改變所描述之操作下，其可被限制僅於相對於底部電極觸點204的轉移材料層206之表面的部分。也可以被理解的是，導電橋216可藉由離子注入於轉移材料層206中而形成、或從轉移材料層206吸出離子而形成，其取決於使用為轉移材料層206之材料類型。可以進一步理解的是，雖然只有示出導電橋216，但可有複數個或多個導電橋216形成於轉移材料層206中。
已經被發現的是，可被形成在積體電路晶片102中、直接接觸於轉移材料層206的非揮發性記憶體單元106之底部電極觸點204為含有或具有氮化鈦，且不具有任何微量的鹵素組成物的鈍性觸點，其為在一開口中，藉由化學氣相沉積(CVD)、原子層沉積(ALD)、或CVD和ALD沉積兩者的結合沉積像是TDMAT或(CH3)5C5Ti(CH3)3之有機金屬化合物的前驅物且曝露有機金屬化合物鈦的結果，因此無鹵素組成物的鈍性觸點提供非揮發性記憶體單元106的最佳性能。
已經被發現的是，藉由化學氣相沉積(CVD)、原子層沉積(ALD)，或其結合而可被形成在積體電路晶片102中、直接接觸於轉移材料層206中的非揮發性記憶體單元106之底部電極觸點204為含有或具有氮化鈦、不具有任何鹵素組成物的鈍性觸點，且具有在沉 積期間，基於所施加之電漿曝光條件之微調電阻，因此具有微調電阻特性的鈍性觸點提供非揮發性記憶體單元106的最佳性能。
已經被發現的是，底部電極觸點204的氮化鈦(TiN)，其由使用TDMAT或(CH3)5C5Ti(CH3)3的有機金屬化合物所形成、且完全沒有微量鹵素所形成，前述氮化鈦(TiN)具有非晶質結構、金屬玻璃結構、或具有不同的結晶方向之小的奈米晶體結構，其顯著地提高非揮發性記憶體單元106的可靠度和性能。
已經被發現的是，具有使用TDMAT或(CH3)5C5Ti(CH3)3的有機金屬化合物所製造且完全沒有微量鹵素的氮化鈦之底部電極觸點204的形成，在超越100K週期，可延伸3-標準差讀取/寫入耐久性限制(3-sigma read-write endurance limit)且產生在非揮發性記憶體單元106的低電阻狀態(LRS)保留中之10倍增進。
已經被發現的是，非揮發性記憶體單元106底部電極觸點204，其具有不論與TDMAT或(CH3)5C5Ti(CH3)3之矽(Si)的浸漬而產生更穩定的讀取窗範圍(read window budget,RWB)和藉由擴大導電橋216存在或不存在之間的電阻值而增進記憶體單元的耐久性。所發現的讀取窗範圍係針對在固定設定/重設週期後，LRS的讀取電流減去(-)HRS狀態的讀取電流之三個標準差尾機率。
現在參考至圖3，其示出用於氮化鈦(TiN) 和鈦矽氮化物(TiSN)的沉積之電阻率對厚度的示例圖302。示例圖302描繪沿著Y-軸以微-歐姆公分(micro-ohm cm)、對數單位增加的電阻率，和沿著X-軸以埃(Å)、線性單位增加的膜厚度306。
接下來為圖2的底部電極觸點204之四個版本的例子，其使用TDMAT前驅物以形成TiN_未處理(TiN_as_deposited)308、TiN_低_電阻310、TiN_中_電阻312、和TiSiN_未處理(TiSiN_as_deposited)314。TiN_未處理308、TiN_低_電阻310、TiN_中_電阻312、和TiSiN_未處理314，如標記所示並也被分別地稱為TIN_AD、TIN_LR、TIN_MR、和TISIN_AD。
也示出TiN底部電極觸點的特定電阻316，前述TiN底部電極觸點具有來自TiCl4前驅物的Cl殘留物且具有特定厚度318，如示例圖302藉由長和短的段所形成的線所識別。特定電阻316和特定厚度318可為如標記所示，並也被分別地稱為SRPL和ST。在圖3的示例圖302中，例如，特定電阻316在兩百五十埃的厚度可為兩百一十五微-歐姆公分。
示例圖302示出具有Cl殘留物的TiN底部電極觸點和基於有機金屬化合物TDMAT前驅物、無任何微量鹵素、並可填充小的接觸-孔洞之本發明的被稱為鈍性電極之底部電極觸點204之間電阻率304之典型的不同。示例圖302，例如，示出TDMAT前驅物與電漿在CVD/ALD的沉積期間可被使用以形成TiN_低_電阻310 曲線，其位於在具有Cl殘留物的TiN底部電極觸點的特定電阻316、特定厚度318的中央。
示例圖302也示出TDMAT前驅物與最小的或沒有電漿在沉積期間可形成具有TiN_未處理308曲線的TiN，具有每長度之電阻率為具有Cl殘留物的TiN底部電極觸點之特定厚度318、特定電阻316的一千倍以上。
在另一例子中，示例圖302，例如，示出TDMAT前驅物與電漿在CVD/ALD的沉積期間可如何被使用以形成TiN_中_電阻312曲線所示之TiN，其具有每長度之電阻率為具有Cl殘留物的TiN底部電極觸點之特定厚度318、特定電阻316的兩到三倍。
在另一例子中，示例圖302也示出TDMAT前驅物與最小的或沒有電漿在沉積期間可形成具有矽(Si)的浸漬之TiSiN，其具有TiSiN_未處理314曲線，其具有每長度之電阻率為具有Cl殘留物的TiN底部電極觸點之特定厚度318、特定電阻316所具有每長度之電阻率的兩到三倍。底部電極觸點204的四個版本之一些可選擇性地以第一電漿處理的TiN所組成，其藉由TDMAT的高能量和長持續時間電漿處理。
也，第二電漿處理的TiN可選擇性地被組成，其藉由相較於被使用來形成第一電漿處理的TiN而言，第二電漿處理的TiN具有較少能量和較少持續時間電漿處理以製造底部電極觸點204的四個版本之一些，其具有較少時間和較少能量，相較於第一電漿處理的TiN，而 不會犧牲圖1的非揮發性記憶體單元106之可靠度或彈性能。也，當形成底部電極觸點204時，藉由注入矽(Si)和TDMAT，TiN可以矽(Si)處理而形成鈦矽氮化物，而產生TiSiN_未處理314之特性曲線。
為了討論的目的，此實施例描述形成具有鈦之底部電極觸點204或鈍性電極。可以理解的是，使用其他的前驅物，底部電極觸點204可被形成而具有其他金屬且仍為無鹵素組成物。例如，使用適當的有機金屬化合物前驅物和CVD/ALD沉積處理，底部電極觸點204可為被形成為無氟組成物的鎢(W)。
已經被發現的是，不論TDMAT或(CH3)5C5Ti(CH3)3前驅物，與在CVT/ALD沉積期間有最小的或沒有電漿提供了操作上的彈性，和控制底部電極觸點204的形成具有包括具有Cl殘留物的TiN的底部電極觸點之特定厚度318的任何特定厚度，其針對最佳性能、可靠度、成本、RWB穩定性、或任何前述之組合而藉由調整沉積處理的分配時間或持續時間。
現在參考至圖4，其示出示例圖，其繪製讀取記憶體循環設定和重設耐久性以例證圖3的底部電極觸點204之四個版本之一者。耐久性圖表402沿著Y-軸、以奈-安培(nA)的線性單位表明於零讀取窗範圍參考之上和之下的讀取窗範圍404，且沿著X-軸、以週期的對數單位增加而表明對應操作的設定和重設週期406。
讀取窗範圍(RWB)為在固定設定/重設週期 後，LRS的讀取電流減去(-)HRS狀態的讀取電流之三個標準差尾機率。在設定方向，讀取電壓為0.1V。若三個標準差的RWB為正的，LRS和HRS狀態可在一百百分比中的3-標準差的百分比，其等於大約99.9百分比被辨別。若RWB為負的，LRS和HRS尾巴之讀取電流少量的重疊，且LRS和HRS狀態難以解釋。三十五uA和四十五UA為用於設定操作的平均限制(compliance)電流。若更多的電流被使用，在LRS狀態之導電絲將變為穩定及用於讀取LRS的電流之三個標準差尾巴增加。
例如，第一圖408，繪製為穿過十萬次讀取週期的實線，其不交叉示出為虛線且於第一圖408之下之第二圖410。第一圖408代表底部電極觸點，像是底部電極觸點204，其具有四百Å厚度、以TDMAT前驅物為基之TiN沉積、藉由使用CMP拋光至高度在四百至七百Å之間的BEC插件(plug)，且被操作在一點八重設電壓及四十八μA設定限制電流。
第二圖410代表底部電極觸點，像是底部電極觸點204，具有四百Å厚度、以TDMAT前驅物為基之TiN沉積、藉由使用CMP拋光至高度在四百至七百Å之間的BEC插件，且被操作在一點八重設電壓及三十五μA設定限制電流。表示在一給定電壓、不同讀取電流之控制的讀取窗範圍的第一圖408和第二圖410，其被繪製的在耐久性圖表402上、穿過十萬次程式-抹除週期並呈現相似地曲線之形狀。
現在參考至圖5，其示出繪製圖3的底部電極觸點204之四個版本之一者的記憶體單元之記憶體狀態保留穩定性的示例圖。典型地保留圖表502被示出為具有以中位數0標準差μ(mu)識別3σ(標準差)分佈的Y-軸，且具有以奈-安培(nA)、以對數單位增加而表示讀取單元電流504之X-軸。
四個曲線示出及代表圖1之非揮發性記憶體單元106之底部電極觸點204，其也被稱為鈍性電極的四個版本之一的例子。四個曲線係個別地標示且識別為p_a 506、p_b 508、p_c 510、和p_d 512。設定限制電流被設定為三十五uA且讀取電壓被設定為0.1伏特。
曲線p_a 506，由虛線段所連接之虛線三角形資料點所表示，其描繪在來自具有單元電阻的記憶體單元的一萬次設定/重設週期之後的HRS狀態，其代表在記憶體單元已經被暴露於一百五十度攝氏溫度、在一小時的期間之後的資料條件狀態。曲線p_b 508，由實線段所連接之實線三角形資料點所表示，其描繪在來自具有單元電阻的記憶體單元的一萬次設定/重設週期之後的一萬次HRS狀態，其代表記憶體單元已經被暴露於一百五十度攝氏溫度、在一小時的期間之前的資料條件狀態。
曲線p_c 510，由短劃線段所連接之短劃線陰影三角形資料點所表示，其描繪在來自具有單元電阻的記憶體單元的一萬次設定/重設週期之後的LRS狀態，其代表記憶體單元已經被暴露於一百五十度攝氏溫度、在一小 時的期間之後的資料條件狀態。曲線p_d 512，由短劃線-點段所連接之實陰影三角形資料點所表示，其描繪在來自具有單元電阻的記憶體單元的一萬次設定/重設週期之後的LRS狀態，其代表在記憶體單元已經被暴露於一百五十度攝氏溫度、一小時的期間之前的資料條件狀態。
已經被發現的是，非揮發性記憶體單元106具有氮化鈦(TiN)的底部電極觸點204，其由使用TDMAT或(CH3)5C5Ti(CH3)3的有機金屬化合物鈦化合物所形成、為電化學惰性和沒有微量鹵素，且保持程式化的資料條件狀態以3-標準差範圍在超過一萬次讀取下不受暴露於一百五十度攝氏溫度、一小時所影響，以提供極佳的可靠度和資料保留。
已經被發現的是，非揮發性記憶體單元106具有氮化鈦(TiN)的底部電極觸點204，其由使用TDMAT或(CH3)5C5Ti(CH3)3的有機金屬化合物鈦化合物所形成、為電化學惰性和沒有微量鹵素，且產生對非揮發性記憶體單元106的第一個產品改進。第一個產品改進為在一萬次程式/抹除週期之後，保持0之程式化的資料條件狀態或HRS狀態的能力，其在0.1-8.0nA之間的3-標準差讀取單元電流範圍，不受暴露於一百五十度攝氏溫度、一小時所影響，以提供極佳的可靠度和資料保留。
已經被發現的是，非揮發性記憶體單元106具有氮化鈦(TiN)的底部電極觸點204，其由使用TDMAT或(CH3)5C5Ti(CH3)3的有機金屬化合物鈦化合物所 形成、為電化學惰性和沒有微量鹵素，且產生對非揮發性記憶體單元106的第二個產品改進。第二個產品改進為在一萬次讀取之後，保持1之程式化的資料條件狀態或LRS狀態的能力，其在800奈-安培(nA)至10微-安培(μA)之間的3-標準差讀取單元電流範圍，不受暴露於一百五十度攝氏溫度、一小時所影響，以提供極佳的可靠度和資料保留。
已經被發現的是，非揮發性記憶體單元106具有氮化鈦(TiN)的底部電極觸點204，其由使用TDMAT或(CH3)5C5Ti(CH3)3的有機金屬化合物鈦化合物所形成、為電化學惰性和沒有微量鹵素，且對於超過一萬次讀取，在LRS和HRS的程式化的資料條件狀態之間保存被示出和被識別為RWB_3 σ的至少六百九十二nA之最小讀取單元電流傳播514，其不受暴露於一百五十度攝氏溫度、一小時所影響，以提供極佳的可靠度和資料保留。
現在參考至圖6，其示出在製造的沉積處理階段中，底部電極觸點的局部剖面圖。所示為氮化鈦之底部電極觸點602或鈍性電極，像是圖2的底部電極觸點204、係形成為針對物理切換機制係電化學惰性，且沒有鹵素或鹵化物組成物。粗線描繪具有至少一用於氣體物質的導入或移除的開口之殼體或腔604。
CVD、ALD、或CVD和ALD(CVD/ALD)處理的結合可被使用以堆積形成底部電極觸點602的氮化鈦在絕緣層608中至預定觸點深度606，以決定像是電阻率 範圍、讀取電流、物理形狀大小、材料表面組織、陽離子親和力、技術、或性能規格，依使用者和/或製造商所選擇的電阻特性。底部電極觸點602，也被稱為鈍性電極，可被形成為於平面基板612上的絕緣層608之孔610的BEC插件。在絕緣層608中的孔610，像是具有少於一百奈米直徑(nm)的接觸通孔或具有少於一百奈米寬度(nm)寬的窄溝槽來暴露平面基板612或於平面基板上612上的佈線層。僅CVD/ALD可填充孔610以實現小的BEC插件。例如，物理氣相沉積(PVD)處理將無法填充孔610。圖1的積體電路晶片102之平面基板612被示出並也被稱為基板(SUBSTRATE)。
使用CVD/ALD處理，底部電極觸點602可被沉積於平面基板上612。孔610可由微影和蝕刻而被圖案化。也被稱為鈍性電極的底部電極觸點602，可被沉積在先前圖案化之孔610之內，以及接著被拋光以移除表土(overburden)或超過所需的沉積。
材料添加物614可在CVD/ALD處理期間被引入腔，其藉由引進前驅物、電漿、氣體、或其結合，像是循環的沉積階段期間或以電漿改變或修改底部電極觸點602的特性或組成。添加矽，例如，可被實行以形成TiSN的底部電極觸點602。暴露於電漿，例如，可被使用以修改底部電極觸點602的電阻率特性。
被沉積在先前圖案化的孔610之內的底部電極觸點602，其可為極小的(少於30nm)，且可被進一 步使用化學機械平坦化(CMP)製程來處理。CMP製程可被使用以拋光底部電極觸點602以從底部電極觸點602的沉積移除任何表土。
已經被發現的是，僅有用於生成底部電極觸點602的CVD和/或ALD處理可被使用以填充在絕緣層608中，當BEC插件具有少於一百奈米直徑(nm)或具有少於一百奈米寬度(nm)寬的窄溝槽的孔610。
已經被發現的是，相較於CVD，用於生成底部電極觸點602的ALD處理可更均勻地填充孔610，且可減少在孔610中之處所見之材料的量。
現在參考至圖7，其示出在本發明的更進一步實施例中，積體電路系統的製造方法700之流程圖。方法700包括：在設置IC區塊702中，設置具有位址開關的積體電路晶片；在形成底部電極觸點區塊704中，形成無鹵素組成物且具有化學氣相沉積或原子層沉積處理的特性，並耦合至位址開關的底部電極觸點；在沉積轉移材料層區塊706中，直接地沉積轉移材料層於底部電極觸點上；以及在沉積頂部電極區塊708中，直接地沉積頂部電極觸點於轉移材料層上以形成非揮發性記憶體陣列於積體電路晶片上。
產生的方法、處理、設備、裝置、產品、和/或系統係直接地、成本效益好地、不複雜地、高度適用地、和有效的、可藉由改變的已知技術而出人意料地且不明顯的實施、且因此很容易地適合有效地和經濟上地製造 積體電路系統/完全兼容傳統的製造方法或處理和技術。
本發明另一重要的態樣為其對於具有非揮發性記憶體之積體電路系統有價值地支持和處理減少成本、簡化系統、和增加性能的歷史趨勢。
因此，這些和其他有價值之本發明的態樣促進技術的狀態到至少下一層級。
雖然本發明係連同特定的最佳模式而描述，將被理解的是，對該技術領域中具有通常知識者而言，根據上述的描述之許多替代、修改、和變化將會是明顯的。因此，本發明意圖包含所有屬於所包括的申請專利範圍之範疇之如此的替代、修改、和變化。所有在此提出或附圖所示的內容係以說明且非限制性的觀念解釋。

Claims (20)

  1. 一種積體電路系統的製造方法，包含：設置具有位址開關的積體電路晶片；形成至少具有氮化鈦材料並耦合至該位址開關的鈍性底部電極觸點，其中該底部電極觸點係藉由含有前驅物並且沒有鹵素之化學氣相沉積或原子層沉積處理設置；直接地沉積轉移材料層於該底部電極觸點上，包括具有離子導電固態電解質特徵之介電質或金屬氧化物材料中的至少一者在該底部電極觸點上或之上；以及直接地沉積頂部電極觸點在該轉移材料層上或之上、在該積體電路晶片上或之上。
  2. 如申請專利範圍第1項之方法，其中形成該底部電極觸點包括以矽注入該底部電極觸點。
  3. 如申請專利範圍第1項之方法，其中形成該底部電極觸點包括以四次二甲胺基鈦(tetrakis-dimethylamino titanium)或三氯二乙胺基鈦(trischlorodiethylamino titanium)的該前驅物形成該底部電極觸點。
  4. 如申請專利範圍第1項之方法，其中形成該底部電極觸點包括形成含有無氟的鎢之該底部電極觸點。
  5. 如申請專利範圍第1項之方法，其中形成該底部電極觸點包括藉由該化學氣相沉積或該原子層沉積處理，而以作為該前驅物的有機金屬化合物形成該底部電極觸點。
  6. 一種記憶體裝置，包含：至少包括氮化鈦材料並耦合至位址開關的鈍性底部電極觸點；轉移材料層，其包括具有離子導電固態電解質特徵之介電質或金屬氧化物材料中的至少一者在該底部電極觸點上或之上；以及頂部電極觸點，其位於該轉移材料層上或之上、位於於該積體電路晶片上或之上；其中該底部電極觸點係藉由含有前驅物並且沒有鹵素之化學氣相沉積或原子層沉積處理設置。
  7. 如申請專利範圍第6項之記憶體裝置，其中該底部電極觸點包括具有一百微-歐姆公分至1歐姆公分之間的電阻率之該底部電極觸點。
  8. 如申請專利範圍第6項之記憶體裝置，更包含：該積體電路晶片的平面基板；以及其中：該底部電極觸點包括形成該底部電極觸點於該平面基板上。
  9. 如申請專利範圍第6項之記憶體裝置，更包含：具有少於一百奈米寬度之該積體電路晶片的窄溝槽；以及其中：該底部電極觸點包括形成該底部電極觸點在該窄溝槽中。
  10. 如申請專利範圍第6項之記憶體裝置，其中該底部電極觸點包括具有非晶質結構或金屬玻璃結構的該底部電極觸點。
  11. 如申請專利範圍第6項之記憶體裝置，更包含：具有少於一百奈米直徑之該積體電路晶片的接觸通孔；以及其中：該底部電極觸點包括形成該底部電極觸點在該接觸通孔中。
  12. 一種積體電路系統，包含：積體電路晶片，其具有位址開關；鈍性底部電極觸點，其至少具有氮化鈦並耦合至該位址開關；轉移材料層，其包括具有離子導電固態電解質特徵之介電質或金屬氧化物材料中的至少一者在該底部電極觸點上或之上；以及頂部電極觸點，其在該轉移材料層上或之上，在該積體電路晶片上或之上；其中該底部電極觸點係藉由含有前驅物並且沒有鹵素之化學氣相沉積或原子層沉積處理設置。
  13. 如申請專利範圍第12項之系統，更包含在該底部電極觸點中的無該鹵素組成物的鎢，其具有該化學氣相沉積或該原子層沉積的特性。
  14. 如申請專利範圍第12項之系統，其中該底部電極觸點具有用於決定該底部電極觸點的電阻率的預定觸點深度。
  15. 如申請專利範圍第12項之系統，其中該底部電極觸點具有一百微-歐姆公分至1歐姆公分之間的電阻率。
  16. 如申請專利範圍第12項之系統，其中該頂部電極觸點係於該積體電路晶片上。
  17. 如申請專利範圍第16項之系統，更包含：該積體電路晶片的平面基板；以及其中：該底部電極觸點係位於該平面基板上。
  18. 如申請專利範圍第16項之系統，更包含：具有少於一百奈米寬度的該積體電路晶片的窄溝槽；以及其中：該底部電極觸點係位於該窄溝槽中。
  19. 如申請專利範圍第16項之系統，其中該底部電極觸點具有非晶質結構或金屬玻璃結構。
  20. 如申請專利範圍第16項之系統，更包含：具有少於一百奈米直徑的該積體電路晶片的接觸通孔；以及其中：該底部電極觸點係位於該接觸通孔中。
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