KR20140122133A - 관통부를 갖는 인쇄 회로 기판 및 이를 이용하여 형성된 반도체 패키지 - Google Patents

관통부를 갖는 인쇄 회로 기판 및 이를 이용하여 형성된 반도체 패키지 Download PDF

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KR20140122133A
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Abstract

본 발명의 인쇄 회로 기판은 제1 면과 이에 대향하는 제2 면을 구비하는 기판 바디와, 상기 기판 바디의 제1 면 상에 반도체 칩이 탑재되는 반도체 칩 탑재부를 복수개 구비하는 반도체 칩 탑재 영역과, 상기 반도체 칩 탑재 영역의 둘레부에 상기 기판 바디를 관통하는 복수개의 관통구들을 갖는 관통 영역과, 상기 기판 바디의 제2 면 상에 상기 복수개의 반도체 칩 탑재부들에 각각 대응하여 복수개의 외부 단자 형성부들이 배치되는 외부 단자 형성 영역을 구비한다.

Description

관통부를 갖는 인쇄 회로 기판 및 이를 이용하여 형성된 반도체 패키지{Print circuit board having through portion and semiconductor package formed by using the same}
본 발명의 기술적 사상은 인쇄 회로 기판(Print circuit board, PCB) 및 이를 이용하여 형성된 반도체 패키지에 관한 것으로, 보다 상세하게는 관통부를 갖는 인쇄 회로 기판 및 이를 이용하여 형성된 반도체 패키지에 관한 것이다.
반도체 패키지의 크기를 작게 하기 위해서 배선 기판으로 인쇄 회로 기판을 사용할 수 있고, 인쇄 회로 기판과 반도체 칩을 연결하는 연결단자로는 범프(bump)를 사용할 수 있다. 연결단자로 범프를 사용할 경우, 반도체 칩과 인쇄 회로 기판 사이의 공간을 봉지재로 채울 수 있는데, 봉지재 내에 보이드 발생을 억제하는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 봉지재 내에 보이드 발생을 억제할 수 있는 인쇄 회로 기판을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상술한 인쇄 회로 기판을 이용하여 형성된 반도체 패키지를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 기술적 사상의 일 예에 의한 인쇄 회로 기판은 제1 면과 이에 대향하는 제2 면을 구비하는 기판 바디와, 상기 기판 바디의 제1 면 상에 반도체 칩이 탑재되는 반도체 칩 탑재부를 복수개 구비하는 반도체 칩 탑재 영역과, 상기 반도체 칩 탑재 영역의 둘레부에 상기 기판 바디를 관통하는 복수개의 관통구들을 갖는 관통 영역과, 상기 기판 바디의 제2 면 상에 상기 복수개의 반도체 칩 탑재부들에 각각 대응하여 복수개의 외부 단자 형성부들이 배치되는 외부 단자 형성 영역을 구비한다.
본 발명의 기술적 사상의 일 실시예에서, 상기 반도체 칩 탑재부에는 상기 반도체 칩과 연결되는 제1 연결 패드가 형성되어 있고, 상기 제1 연결 패드는 상기 반도체 칩 탑재부의 중앙부분 및 상기 중앙 부분의 주변에 마련된 주변 부분에 형성되어 될 수 있다. 상기 제1 연결 패드는 상기 기판 바디의 제1 면의 상기 반도체 칩 탑재부의 전체에 걸쳐서 서로 이격된 제1 볼 랜드 패턴들로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 관통 영역은 상기 기판 바디의 적어도 하나의 최외곽부에 설치되어 있을 수 있다. 상기 관통 영역은 봉지재 주입구와 반대측의 상기 기판 바디의 최외곽부에 설치되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 관통 영역은 서로 이격되어 있는 관통구들을 포함하고, 관통구들은 원형 또는 다각형으로 이루어질 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 외부 단자 형성부에는 상기 반도체 칩과 연결되는 제2 연결 패드가 형성되어 있고, 상기 제2 연결 패드는 상기 외부 단자 형성부의 중앙 부분 및 상기 중앙 부분의 주변에 마련된 주변 부분에 형성되어 있을 수 있다. 상기 제2 연결 패드는 상기 기판 바디의 제2 면의 상기 외부 단자 형성부의 전체에 걸쳐서 서로 이격된 제2 볼 랜드 패턴들로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 반도체 칩 탑재 영역과 상기 관통 영역 사이의 상기 기판 바디의 제1 면 상에 상기 반도체 칩들의 양불량을 표시하는 표시 영역을 더 구비할 수 있다. 상기 관통 영역은 상기 표시 영역의 바깥쪽으로 상기 기판 바디의 최외곽부에 형성되어 있을 수 있다.
또한, 본 발명의 기술적 사상의 일 예에 의한 반도체 패키지는 제1 면과 이에 대향하는 제2 면을 구비한 인쇄 회로 기판의 기판 바디와, 상기 기판 바디의 제1 면의 반도체 칩 탑재부에 형성되고, 상기 반도체 칩 탑재부의 중앙 부분 및 상기 중앙 부분의 주변에 마련된 주변 부분에 형성되어 있는 제1 연결 패드와, 상기 반도체 칩 탑재부에 설치되고 상기 제1 연결 패드와 연결되는 반도체 칩과, 상기 기판 바디의 제1 면과 상기 반도체 칩을 밀봉하는 봉지층과, 상기 기판 바디의 제2 면의 외부 단자 형성부에 형성되고, 상기 외부 단자 형성부의 중앙 부분 및 상기 중앙 부분의 주변에 마련된 주변 부분에 형성되어 있는 것을 제2 연결 패드와, 상기 제2 연결 패드에 형성된 외부 연결 단자를 포함한다.
본 발명의 기술적 사상의 일 실시예에서, 상기 반도체 칩은 플립칩일 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 제1 연결 패드는 상기 기판 바디의 제1 면의 상기 반도체 칩 탑재부의 전체에 걸쳐서 서로 이격된 제1 볼 랜드 패턴들로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 제2 연결 패드는 상기 기판 바디의 제2 면의 상기 외부 단자 형성부의 전체에 걸쳐서 서로 이격된 제2 볼 랜드 패턴들로 구성될 수 있다. 상기 반도체 칩과 제1 연결 패드는 범프로 연결되어 있고, 상기 외부 연결 단자는 솔더 볼일 수 있다.
상술한 본 발명의 기술적 사상에 따른 인쇄 회로 기판은 반도체 칩 탑재부에 관통홀이 형성되어 있지 않고 반도체 칩 탑재 영역의 둘레부에 복수개의 관통구들을 갖는 관통 영역이 형성되어 있다.
본 발명의 기술적 사상에 따른 인쇄 회로 기판은 관통 영역을 구비하여 인쇄 회로 기판 상에 탑재되는 반도체 칩들의 몰딩 공정시 봉지층 내에 보이드 발생을 억제하게 할 수 있다.
본 발명의 기술적 사상에 따른 인쇄 회로 기판은 반도체 칩 탑재부에 관통홀이 형성되지 않아 상면 및 하면에 각각 형성되는 제1 연결 패드 및 제2 연결 패드이 설계 유연성을 향상시킬 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는 반도체 칩 탑재부에 관통홀이 형성되어 있지 않은 인쇄 회로 기판을 이용하기 때문에, 인쇄 회로 기판의 하면에 형성되는 외부 연결 단자의 설계 유연성을 향상시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1 및 도 2는 각각 본 발명의 기술적 사상의 일 실시예에 의한 인쇄 회로 기판의 상부 평면도 및 하부 평면도이다.
도 3은 도 1의 인쇄 회로 기판의 반도체 칩 탑재 영역을 구성하는 반도체 칩 탑재부의 상부 평면도이다.
도 4a는 도 1 및 도 2의 인쇄 회로 기판의 관통 영역의 상부 평면도이다.
도 4b 내지 제4e는 도 1 및 도 2의 관통 영역의 다양한 변형예를 도시한 상부 평면도들이다.
도 5은 도 1의 V-V에 따른 단면도이다.
도 6은 도 2의 인쇄 회로 기판의 외부 단자 형성 영역을 구성하는 외부 단자 형성부의 상부 평면도이다.
도 7은 본 발명의 기술적 사상의 다른 실시예에 의한 인쇄 회로 기판의 상부 평면도이다.
도 8은 도 1 및 도 2의 인쇄 회로 기판을 이용한 반도체 패키지 형성 방법을 설명하기 위한 흐름도이다.
도 9는 도 8의 반도체 패키지 형성 방법에 이용되는 반도체 칩의 단면도이다.
도 10은 도 8의 반도체 패키지 형성 방법중 몰딩 공정을 설명하기 위한 상세도이다.
도 11 및 도 12는 각각 도 8의 반도체 패키지 형성 방법중 몰딩 공정후의 중간 반도체 패키지의 평면도 및 단면도이다.
도 13은 도 8의 반도체 패키지 형성 방법에 의하여 형성된 최종 반도체 패키지의 단면도이다.
도 14는 본 발명에 의한 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
도 15는 본 발명에 의한 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
도 16은 본 발명에 의한 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 교시로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1 및 도 2는 각각 본 발명의 기술적 사상의 일 실시예에 의한 인쇄 회로 기판의 상부 평면도 및 하부 평면도이다.
구체적으로, 인쇄 회로 기판(100)은 제1 면(1)과 이에 대향하는 제2 면(3)을 구비하는 기판 바디(10)을 포함한다. 제1 면(1)은 상면일 수 있고, 제2 면(3)은 하면일 수 있다. 기판 바디(10) 내에는 제1 면(1) 및 제2 면(3)에 형성된 연결 패드들(도 3의 24, 도 6의 26)을 연결하기 위한 내부 금속 배선(미도시)이 형성될 수 있다.
기판 바디(10)은, 수지 또는 감광성 액상 유전체(photosensitive liquid dielectrics), 감광성 건식 필름 유전체(photosensitive dry-film dielectrics), 폴리이미드 가요성 열경화성 건식 필름(Polyimide flexible film Thermally cured dry films), 열경화성 액상 유전체(Thermally cured liquid dielectrics), 수지 코팅된 구리 호일(Resin coated copper foil; RCC), 열전플라스틱(Thermoplastic), 가요성 수지(flexible resin)일 수 있다. 또한, 기판 바디(10)은 세라믹으로 형성될 수도 있다. 열거된 기판 바디(10)의 재료들은 예시적일 뿐, 본 발명의 실시예가 이에 제한되는 것은 아니다.
기판 바디(10)의 제1 면(1) 상에 반도체 칩(미도시)이 탑재되는 복수개의 반도체 칩 탑재부들(12a)을 구비하는 반도체 칩 탑재 영역(12)이 형성되어 있다. 반도체 칩 탑재 영역(12)은 기판 바디(10)의 중앙 부분에 형성될 수 있다. 반도체 칩 탑재부(12a) 내부에는 후술하는 바와 같이 인쇄 회로 기판(100) 상에 탑재되는 반도체 칩들의 몰딩 공정시 봉지재의 흐름(flowability)을 좋게 하기 위한 관통홀이 형성되지 않는다.
반도체 칩 탑재 영역(12)의 둘레부(13)에 기판 바디(10)를 관통하는 복수개의 관통구들(14a)을 갖는 관통 영역(14)이 형성되어 있다. 둘레부(13)는 기판 바디(10)의 제1 면(1)중 반도체 칩 탑재 영역(12)이 형성된 부분을 제외한 부분을 의미할 수 있다.
관통 영역(14)은 상기 기판 바디(10)의 적어도 하나의 최외곽부(15)에 설치되어 있을 수 있다. 최외곽부(15)는 둘레부(13) 내에 위치하되 기판 바디(10)의 제1 면중 모서리 인접한 부분을 의미할 수 있다. 관통 영역(14)은 봉지재 주입구(18) 반대측의 기판 바디(10)의 최외곽부(15)에 설치되어 있을 수 있다. 봉지재 주입구(18)는 인쇄 회로 기판(100) 상에 탑재되는 반도체 칩들의 몰딩 공정시 봉지재(또는 몰딩재)가 주입되는 주입구이다.
관통 영역(14)은 서로 이격되어 있는 관통구들(14a)을 포함할 수 있다. 관통구들(14a)은 삼각형, 사각형, 마름모 등의 다각형이나 원형으로 형성할 수 있다. 관통구들(14a)의 다양한 예는 후에 자세히 설명한다. 관통 영역(14)은 후술하는 바와 같이 인쇄 회로 기판(100) 상에 탑재되는 반도체 칩들의 몰딩 공정시 봉지재의 흐름을 좋게 하여 봉지층 내에 보이드 발생을 억제하게 위하여 형성하는 부분이다.
인쇄 회로 기판(100)은 반도체 칩 탑재 영역(12)과 관통 영역(14) 사이의 상기 기판 바디(10)의 제1 면(1) 상에 반도체 칩들의 양불량을 표시하는 표시 영역(20)을 더 구비될 수 있다. 표시 영역(20)은 서로 이격된 복수개의 표시 패턴들(22)로 구성될 수 있다. 관통 영역(14)은 표시 영역(20)의 바깥쪽으로 기판 바디(10)의 최외곽부에 형성되어 있을 수 있다.
표시 영역(20)은 인쇄 회로 기판(100) 상에 반도체 칩이 탑재됐을 경우 반도체 칩의 양불량을 표시하는 영역이다. 표시 영역(20)은 반도체 패키지 제조 공정중 마킹 공정에서 비전 카메라로 검사하여 그 결과를 바탕으로 반도체 칩의 양불량을 표시하는데 이용하는 영역일 수 있다.
기판 바디(10)의 제2 면(3) 상에는 반도체 칩 탑재부들(12a)에 대응하여 복수개의 외부 단자 형성부들(16a)을 갖는 외부 단자 형성 영역(16)이 형성되어 있다. 외부 단자 형성 영역(16)의 일측에도 앞서 설명한 바와 같이 봉지재 주입구(18)가 위치할 수 있다.
도 3은 도 1의 인쇄 회로 기판의 반도체 칩 탑재 영역을 구성하는 반도체 칩 탑재부의 상부 평면도이다.
구체적으로, 도 3은 도 1의 반도체 칩 탑재부(12a) 하나를 확대하여 도시한 상부 평면도이다. 반도체 칩 탑재부(12a)는 반도체 칩(미도시)과 연결되는 제1 연결 패드(24)가 형성되어 있을 수 있다. 제1 연결 패드(24)는 반도체 칩 탑재부(12a)의 중앙 부분(CP1) 및 중앙 부분(CP1)의 주변에 마련된 주변 부분(PP1, PP2)에 형성되어 있을 수 있다.
반도체 칩 탭재부(12a)의 제1 주변 부분(PP1)은 일모서리(5a)로부터 X1의 폭 또는 거리에 있는 제1 구획 라인(L1)까지의 부분일 수 있다. 반도체 칩 탭재부(12a)의 제2 주변 부분(PP2)은 타모서리(5b)로부터 X2의 폭 또는 거리에 있는 제2 구획 라인(L2)까지의 부분일 수 있다. X1 및 X2는 동일한 값을 가질 수 있다.
반도체 칩 탭재부(12a)의 중앙 부분(CP1)은 제1 구획 라인(L1) 및 제2 구획 라인(L2) 사이에서 X3의 폭 또는 거리를 갖는 부분일 수 있다. X3는 X1 및 X2보다 작을 수 있다. X3는 X1 및 X2의 20 내지 30%일 수 있다. 중앙 부분(CP1)은 제1 주변 부분(PP1) 및 제2 주변 부분(PP2) 사이의 부분일 수 있다. 중앙 부분(CP1)은 반도체 칩 탑재부(12a)의 중심 라인으로부터 일정 거리에 있는 부분일 수 있다.
제1 연결 패드(24)는 도 1에서 설명한 바와 같이 기판 바디(10)의 제1 면(1)에 설치될 수 있다. 제1 연결 패드(24)는 반도체 칩 탑재부(12a)의 전체에 걸쳐서 서로 이격된 제1 볼 랜드 패턴들(23a)로 구성될 수 있다. 제1 연결 패드(24)는 알루미늄 또는 구리 호일(foil)로 형성될 수 있고, 금속층에 주석(Sb), 금(Au), 니켈(Ni) 또는 납(Pb)으로 도금되어 형성될 수 있다. 제1 연결 패드(24)는 반도체 칩의 연결 단자, 예컨대 범프와 연결될 수 있다.
반도체 칩 탑재부(12a) 내부에는 인쇄 회로 기판(100) 상에 탑재되는 반도체 칩들의 몰딩 공정시 봉지재의 흐름을 좋게 하기 위한 관통홀이 형성되지 않는다. 대신에, 앞서 도 1에서 설명한 바와 같이 반도체 칩 탑재 영역(12)의 둘레부(13)에 기판 바디(10)를 관통하는 복수개의 관통구들(14a)을 갖는 관통 영역(14)이 설치될 수 있다.
본 발명에서 앞서 설명한 바와 같이 반도체 칩 탑재부(12a) 내부에는 관통홀이 형성되지 않는다. 이에 따라, 본 발명은 반도체 칩 탑재부(12a)에 관통홀이 형성되지 않음으로써 제1 연결 패드(24)는 반도체 칩 탑재부(12a)의 전체에 걸쳐서 형성될 수 있다. 반도체 칩 탑재부(12a) 내에서 제1 연결 패드(24)의 배치는 반도체 칩의 연결 단자의 모양에 따라 다양하게 변경할 수 있다.
반도체 칩 탑재부(12a)의 전체에 걸쳐서 제1 연결 패드(24)를 구성할 경우, 반도체 칩의 연결 단자의 모양에 대응하여 반도체 칩 탑재부(12a)의 설계 유연성을 향상시킬 수 있다.
도 4a는 도 1 및 도 2의 인쇄 회로 기판의 관통 영역의 상부 평면도이고, 도 4b 내지 제4e는 도 1 및 도 2의 관통 영역의 다양한 변형예를 도시한 상부 평면도들이다.
구체적으로, 관통 영역(14)에 설치되는 관통구들(14a)은 도 4a에 도시한 바와 같이 모양이 사각형이고, 사각형중에서는 직사각형일 수 있다. 관통구들(14a)은 서로 이격되어 배치될 수 있다.
도 4b에 도시한 관통구(14a-1)은 도 4a의 관통구(14a)보다 길이가 길게 배치되어 있다. 도 4b에 도시한 관통구들(14a-1)은 도 4a의 관통구들(14a) 개수보도 적다. 도 4c에 도시한 관통구들(14a-2)은 도 4a의 관통구들(14a)과 비교할 때, 관통구(14a-2)의 모양이 정사각형일 수 있다.
도 4d에 도시한 관통구들(14a-3)은 도 4a의 관통구들(14a)과 비교할 때, 관통구(14a-3)의 모양이 마름모일 수 있다. 도 4e에 도시한 관통구들(14a-4)은 도 4a의 관통구들(14a)과 비교할 때, 관통구(14a-4)의 모양이 원형일 수 있다.
관통구들(14a, 14a-1, 14a-2, 14a-3, 14a-4)의 개수나 이격 거리 등은 필요에 따라 변경시킬 수 있다. 관통구들(14a, 14a-1, 14a-2, 14a-3, 14a-4)의 모양은 앞서 설명한 사각형, 마름모, 원형뿐만 아니라 삼각형, 오각형 등의 다각형으로 형성할 수 있다. 관통구들(14a, 14a-1, 14a-2, 14a-3, 14a-4)의 모양은 앞서 설명한 것에 제한되지 않는다.
도 5은 도 1의 V-V에 따른 단면도이다.
구체적으로, 도 5는 인쇄 회로 기판(100)의 표시 영역(20) 및 관통 영역(14)을 설명하기 위한 도면이다. 앞서 설명한 바와 같이 표시 영역(20)은 인쇄 회로 기판(100)의 반도체 칩 탑재 영역(12)과 관통 영역(14) 사이의 기판 바디(10)의 제1 면(1) 상에 위치할 수 있다. 표시 영역(20)은 표시 패턴들(22)로 구성될 수 있다.
관통 영역(14)은 표시 영역(20)의 바깥쪽으로 기판 바디(10)의 최외곽부(15)에 형성될 수 있다. 관통 영역(14)은 기판 바디(10)을 관통하는 관통구들(14a)을 포함할 수 있다. 관통구들(14a)의 모양은 앞서 설명한 바와 같이 삼각형, 사각형, 마름모 등의 다각형이나 원형으로 형성할 수 있다.
도 6은 도 2의 인쇄 회로 기판의 외부 단자 형성 영역을 구성하는 외부 단자 형성부의 상부 평면도이다.
구체적으로, 도 6은 도 2의 외부 단자 형성부(16a) 하나를 확대하여 도시한 상부 평면도이다. 외부 단자 형성부(16a)는 도 1의 기판 바디(10)의 상면에 탑재되는 반도체 칩과 연결되는 제2 연결 패드(26)가 형성되어 있을 수 있다. 제2 연결 패드(26)는 외부 단자 형성부(16a)의 중앙 부분(CP2) 및 중앙 부분(CP2)의 주변에 마련된 주변 부분(PP3, PP4)에 형성되어 있을 수 있다.
외부 단자 형성부(16a)의 제1 주변 부분(PP3)은 일모서리(7a)로부터 X4의 폭 또는 거리에 있는 제1 구획 라인(L3)까지의 부분일 수 있다. 외부 단자 형성부(16a)의 제2 주변 부분(PP4)은 타모서리(7b)로부터 X5의 폭 또는 거리에 있는 제2 구획 라인(L4)까지의 부분일 수 있다. X4 및 X5는 동일한 값을 가질 수 있다
외부 단자 형성부(16a)의 중앙 부분(CP2)은 제3 구획 라인(L3) 및 제2 구획 라인(L4) 사이에서 X6의 폭 또는 거리를 갖는 부분일 수 있다. X6는 X4 및 X5보다 작을 수 있다. X6는 X4 및 X5의 20 내지 30%일 수 있다. 중앙 부분(CP2)은 제1 주변 부분(PP1) 및 제2 주변 부분(PP2) 사이의 부분일 수 있다. 중앙 부분(CP2)은 외부 단자 형성부(16a)의 중심 라인으로부터 일정 거리에 있는 부분일 수 있다.
제2 연결 패드(26)는 도 2에서 설명한 바와 같이 기판 바디(10)의 제2 면(3)에 형성될 수 있다. 제2 연결 패드(26)은 외부 단자 형성부(16a)의 전체에 걸쳐서 서로 이격된 제2 볼 랜드 패턴들(26a)로 구성될 수 있다. 제2 연결 패드(26)은 제1 연결 패드(24)와 동일한 물질로 형성될 수 있다. 제2 연결 패드(26) 상에는 외부 기기와 연결될 수 있는 외부 연결 단자가 형성될 수 있다.
앞서 설명한 바와 같이 반도체 칩 탑재부(12a) 내부에 관통홀이 형성되지 않는다. 그리고, 외부 단자 형성부(16a) 내에도 관통홀이 형성되지 않는다. 대신에, 앞서 도 1 및 도 2에서 설명한 바와 같이 반도체 칩 탑재 영역(12)의 둘레부(13)에 기판 바디(10)를 관통하는 복수개의 관통구들(14a)을 갖는 관통 영역(14)이 설치될 수 있다.
본 발명에서 앞서 설명한 바와 같이 반도체 칩 탑재부(12a) 및 외부 단자 형성부(16a) 내부에는 관통홀이 형성되지 않아서 외부 단자 형성부(16a)의 전체에 걸쳐서 제2 연결 패드(26)를 형성할 수 있다. 외부 단자 형성부(16a) 내에서 제2 연결 패드(26)의 배치는 외부 연결 단자의 모양에 따라 다양하게 변경할 수 있다. 외부 단자 형성부(16a)의 전체에 걸쳐서 제2 연결 패드(26)를 구성할 경우, 외부 기기의 모양에 대응하여 외부 단자 형성부(16a)의 설계 유연성을 향상시킬 수 있다.
도 7은 본 발명의 기술적 사상의 다른 실시예에 의한 인쇄 회로 기판의 상부 평면도이다.
구체적으로, 도 7의 인쇄 회로 기판(100a)은 도 1 및 도 2의 인쇄 회로 기판(100)과 비교할 때 관통 영역(14-1)이 형성된 위치가 다른 것을 제외하고는 동일하다.
도 7의 인쇄 회로 기판(100a)의 관통 영역(14-1)은 봉지재 주입구(18)와 반대측이 아닌 봉지재 주입구(18)의 양측의 둘레부(13)에 형성될 수 있다. 관통 영역(14-1)은 봉지재 주입구(18)의 양측의 기판 바디(10)의 최외곽부(15)에 형성될 수 있다. 관통 영역(14-1)에 형성되는 관통구(14a)의 모양은 앞서 설명한 바와 같이 다양하게 구성할 수 있으며, 여기서 구체적인 설명은 생략한다.
도 8은 도 1 및 도 2의 인쇄 회로 기판을 이용한 반도체 패키지 형성 방법을 설명하기 위한 흐름도이고, 도 9는 도 8의 반도체 패키지 형성 방법에 이용되는 반도체 칩의 단면도이다.
구체적으로, 도 9에 도시한 바와 같은 연결 단자(52), 예컨대 범프를 갖는 반도체 칩(50)을 준비한다(스텝 28). 반도체 칩(50)은 소자 형성 영역이 아래쪽이고, 연결 단자(52)도 아래쪽에 형성되어 있는 플립 칩일 수 있다. 반도체 칩(50)은 메모리, 로직, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor), 시스템-온-칩(System On Chip) 등 다양한 기능을 수행하는 반도체 칩일 수 있다.
앞서 설명한 바와 같이 반도체 칩(50)이 탑재되는 인쇄 회로 기판(도 1의 10)의 반도체 칩 탑재부(도 1 및 도 3의 12a)에 관통홀이 형성되어 있지 않으므로, 연결 단자(52)의 배치 형태는 다양하게 할 수 있다.
인쇄 회로 기판(100) 상에 반도체 칩들(50)을 실장(탑재)한다(스텝 30). 인쇄 회로 기판(100)의 반도체 칩 탑재부들(12a) 각각에 반도체 칩(50)을 탑재한다.
반도체 칩들(50)과 인쇄 회로 기판(100)을 연결한다(스텝 32). 반도체 칩(50)의 연결 단자(52)와 인쇄 회로 기판(100)의 반도체 칩 탑재부(12a)에 형성된 제1 연결 패드(도 3의 24)를 연결한다. 반도체 칩(50)의 연결 단자(52)와 인쇄 회로 기판(100)의 제1 연결 패드(도 3의 24)의 연결 관계는 도 10, 도 12 및 도 13에 도시한다. 반도체 칩들(50)과 인쇄 회로 기판(100)을 연결은 반도체 칩들(50)이 탑재된 인쇄 회로 기판(100)을 열처리하여 수행할 수 있다.
도 3에서, 반도체 칩 실장 단계(스텝 30) 및 반도체 칩(50)과 인쇄 회로 기판(100)의 연결 단계(스텝 32)를 편의상 구분하여 설명하였지만, 하나의 공정 단계로 인쇄 회로 기판(100)에 반도체 칩(50)을 실장하면서 반도체 칩(50)의 연결 단자(52)와 인쇄 회로 기판(100)의 제1 연결 패드(도 3의 24)가 바로 연결될 수 있다. 다시 말해, 반도체 칩들(50)과 인쇄 회로 기판(100)을 연결은 반도체 칩들(50)을 인쇄 회로 기판(100) 상에 탑재하는 과정에서 연결될 수도 있다.
반도체 칩(50)이 실장된 인쇄 회로 기판(100)을 상부 몰드(도 10의 60) 및 하부 몰드(도 10의 62) 사이에 장착한다(스텝 34). 이어서, 상하부 몰드(60, 62) 사이에 봉지재를 주입하여 봉지층을 형성한다(스텝 36). 스텝 34 및 스텝 36의 과정은 후에 자세하게 설명한다.
인쇄 회로 기판(100)의 하부에 외부 연결 단자(도 13의 76)를 부착한다(스텝 38). 즉, 인쇄 회로 기판(100)의 제2 면(3)의 외부 단자 형성부(16a)에 마련된 제2 연결 패드(26)에 외부 연결 단자(도 13의 76)를 부착한다.
인쇄 회로 기판(100)의 제2 면(3)의 제2 연결 패드(26)에 외부 연결 단자(76)를 부착한 형태는 도 13에 도시한다. 외부 연결 단자(76)은 도 13에 도시한 바와 같이 솔더볼일 수 있다. 그리고, 반도체 패키지(200)의 형태가 핀 그리드 어레이(PGA: Pin Grid Array) 형태인 경우, 외부 연결 단자(76)은 솔더볼 대신에 핀(Pin)이 될 수도 있다.
외부 단자 형성부(16a)는 앞서 설명한 바와 같이 관통홀이 형성되어 있지 않아 제2 연결 패드(26)가 전면에 형성될 수 있고, 이에 따라 외부 연결 단자(도 13의 76)의 배치 형태를 다양하게 할 수 있다.
마지막으로, 인쇄 회로 기판(100)의 구획 부분(도 12의 참조번호 80)을 절단하여 개별 반도체 패키지(도 13의 200)을 형성한다(스텝 40). 반도체 칩 탭재부(12a)에 탑재된 반도체 칩(50)별로 인쇄 회로 기판(100)을 절단하여 반도체 패키지(200)을 완성한다.
도 10은 도 8의 반도체 패키지 형성 방법중 몰딩 공정을 설명하기 위한 상세도이다.
구체적으로, 도 10은 도 1 및 도 2의 인쇄 회로 기판(100)을 몰딩하는 과정을 설명하기 위한 도면이다. 도 1의 인쇄 회로 기판(100) 상에 반도체 칩(50)을 탑재한 후 몰딩 공정을 진행한다. 도 10의 몰딩 공정은 편의상 하나의 반도체 칩(50)을 이용하여 설명한다. 다시 말해, 도 10의 몰딩 공정은 인쇄 회로 기판(100) 상에 복수개의 반도체 칩들(50)이 탑재되나, 편의상 하나의 반도체 칩(50)이 탑재된 것을 예로 들어 설명한다.
몰딩 공정은 먼저 반도체 칩(50)이 탑재된 인쇄 회로 기판(100)을 상부 몰드(60) 및 하부 몰드(62) 사이에 장착한다. 이어서, 인쇄 회로 기판(100)의 일측에 위치하는 봉지 소스(64)를 위치시키고, 봉지재 주입 장치(66)을 이용하여 봉지재 주입구(18)을 통하여 상부 몰드(60) 및 하부 몰드(62) 사이의 캐비티 공간에 봉지재(68)를 주입한다. 봉지재(68)는 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)일 수 있다. 봉지재(68)가 캐비티 공간에 주입되면 상하부 몰드의 타측에 위치하는 공기 벤트 구멍(72)을 통해 공기를 빨아드려 인쇄 회로 기판(100)의 일측에서 타측으로 봉지재(68)를 흐르게 한다.
봉지재(68)를 주입할 때, 반도체 칩(50) 및 연결 단자(52) 등으로 인하여 봉지재(68)의 흐름이 좋지 못할 수 있다. 봉지재(68)의 흐름이 좋지 못할 경우, 봉지재(68) 내에 보이드가 발생할 수 있다.
본 발명의 일예로, 봉지재(68)의 흐름을 개선하기 위하여, 봉지재(68)를 표시 영역(20)의 상부까지 덮도록 확장하여 주입할 수 있다. 즉, 봉지재(68)을 표시 영역(20)에 대응하여 위치하는 더미 포켓 영역(70, dummy pocket)까지 확장할 경우 봉지재(68)가 흐르는 면적이 길어져 봉지재(68) 내에 보이드의 발생을 억제할 수 있다. 더미 포켓 영역(70)은 캐비티 공간의 일측에 위치하는 영역일 수 있다. 더미 포켓 영역(70)을 더 길고 넓게 형성할 경우에는 봉지재(68) 내에 보이드 발생을 더욱 억제시킬 수 있다.
봉지재(68)가 표시 영역(20)의 상부를 덮을 경우 반도체 패키지 제조 공정중 마킹 공정에서 비전 카메라로 반도체 칩의 양불량을 표시하는 표시 패턴(22)를 검사할 수 없다. 이럴 경우, 인쇄 회로 기판(100) 상에 탑재된 반도체 칩(50)의 양불량을 별도의 장치에 맵 데이터로 생성하여, 이를 마킹 장비로 전송하여 해결할 수 있다.
본 발명의 다른 예로, 봉지재(68)의 흐름을 개선하기 위하여, 앞서 설명한 바와 같이 인쇄 회로 기판(100)의 반도체 칩 탑재부(12a)에 관통홀을 형성하지 않고, 인쇄 회로 기판(100)의 최외곽부(15)에 관통구(14a)을 갖는 관통 영역(14)을 설치할 수 있다. 인쇄 회로 기판(100)의 관통구들(14a)에 대응되게 하부 몰드(62)에도 몰드 관통구가 형성될 수 있다.
이렇게 인쇄 회로 기판의 최외곽부(15)에 관통구(14a)가 형성되어 있을 경우, 상하부 몰드(60, 62)의 타측에 위치하는 공기 벤트 구멍(72)뿐만 아니라 관통구(14a)를 통하여도 공기를 빨아드려 인쇄 회로 기판(100)의 일측에서 타측으로 봉지재(68)가 보다 더 잘 흐르게 할 수 있다.
이와 같은 몰딩 공정을 통하여 봉지재(68)는 인쇄 회로 기판(100)의 상면, 즉 기판 바디(10)의 제1 면(1)과 연결 단자(52)를 갖는 반도체 칩(50)을 밀봉하게 된다. 있다.
다시 말해, 봉지재(68)는 반도체 칩(50)과 인쇄 회로 기판(100) 사이의 공간을 채울 뿐 아니라 반도체 패키지(도 13의 200) 밀봉하는 기능을 함께 수행하는 MUF(Molded UnderFill)형 봉지재일 수 있다.
이러한 MUF형 봉지재는 언더필을 별도로 수행하지 않고 몰딩 공정을 진행할 수 있으며, 신뢰성 검증이 완료된 에폭시 몰드 컴파운드(EMC)를 사용하기 때문에 언더필 공정을 축소하여 공정을 간소화할 수 있다.
도 11 및 도 12는 각각 도 8의 반도체 패키지 형성 방법중 몰딩 공정후의 중간 반도체 패키지의 평면도 및 단면도이다.
구체적으로, 도 11 및 도 12는 도 10의 몰딩 공정 후의 중간 반도체 패키지(150)를 설명하기 위한 도면들이다.
도 11 및 도 12에 도시한 바와 같이, 인쇄 회로 기판(100)의 일측에 위치한 봉지재 주입구(18)을 통하여 주입된 봉지재(68)는 표시 영역(20)의 상부를 덮도록 형성되어 있다. 앞서 설명한 바와 같이 봉지재(68)의 주입시 봉지재(68)을 표시 영역(20)의 상부까지 덮을 경우 봉지재의 흐름을 좋게 하여 보이드 발생을 방지할 수 있다. 도 11에서, 참조번호 21로 표시한 영역이 봉지재(68)가 연장되어 형성된 확장 영역이다. 도 11에서는 봉지재(68)이 덮혀져서 위에서는 보여지지 않지만, 설명의 편의를 위하여 표시 영역(20)을 도시한다.
도 13은 도 8의 반도체 패키지 형성 방법에 의하여 형성된 최종 반도체 패키지의 단면도이다.
구체적으로, 본 발명의 반도체 패키지 형성 방법에 의하여 형성된 최종 반도체 패키지(200), 즉 개별 패키지는 인쇄 회로 기판(100)을 포함한다.
인쇄 회로 기판(100)은 앞서 도 1 및 도 2에서 설명한 바와 같이 제1 면(1)과 이에 대향하는 제2 면(3)을 구비한 기판 바디(10)를 포함한다. 인쇄 회로 기판(100)은 앞서 도 1 및 3에 도시한 바와 같이 기판 바디(10)의 제1 면(1)의 반도체 칩 탑재부(12a)를 포함하며, 반도체 칩 탑재부(12a)의 중앙 부분(CP) 및 중앙 부분(CP)의 주변에 마련된 주변 부분(PP)에 형성되어 있는 제1 연결 패드(24)를 구비한다.
도 1 및 도 3에 도시한 반도체 칩 탑재부(12a)에는 제1 연결 패드(24)와 연결되는 반도체 칩(50)이 탑재된다. 반도체 칩(50)은 플립칩일 수 있다. 반도체 칩(50)의 연결 단자(52)는 제1 연결 패드(24)와 연결된다. 제1 연결 패드(24)는 앞서 도 3에서 설명한 바와 같이 기판 바디(10)의 제1 면(1)의 반도체 칩 탑재부(12a)의 전체에 걸쳐서 서로 이격된 제1 볼 랜드 패턴들(24a)로 구성될 수 있다.
앞서 설명한 바와 같이 반도체 칩 탑재부(12a)의 중앙 부분(CP)에 관통홀이 형성되어 있지 않기 때문에, 제1 연결 패드(24)의 배치를 다양하게 할 수 있어 설계 유연성을 향상시킬 수 있다.
최종 반도체 패키지(200)은 인쇄 회로 기판(100)의 상면, 즉 도 1에 도시한 기판 바디(10)의 제1 면(1)과 연결 단자(52)를 갖는 반도체 칩(50)을 밀봉하는 봉지층(68-1)이 형성되어 있다. 봉지층(68-1)는 앞서 설명한 바와 같이 몰딩 공정을 통하여 봉지재(68)을 주입하여 형성할 수 있다. 봉지층(68-1) 내에는 앞서 설명한 바와 같이 보이드가 발생되어 있지 않을 수 있다.
최종 반도체 패키지(200)는 인쇄 회로 기판(100)의 하면, 즉 도 3에 도시한 기판 바디(10)의 하면의 외부 단자 형성부에 제2 연결 패드(26)가 형성되어 있을 수 있다. 제2 연결 패드(26)는 도 3에 도시한 바와 같이 외부 단자 형성부(16a)의 중앙 부분(CP) 및 중앙 부분(CP)의 주변에 마련된 주변 부분(PP)에 형성되어 있을 수 있다. 제2 연결 패드(26)은 도 6에서 설명한 바와 같이 외부 단자 형성부(16a)의 전체에 걸쳐서 서로 이격된 제2 볼 랜드 패턴들(26a)로 구성될 수 있다.
최종 반도체 패키지(200)는 제2 연결 패드(26) 상에 외부 기기와 연결될 수 있는 외부 연결 단자(76)가 형성될 수 있다. 외부 연결 단자(76)은 솔더볼일 수 있다. 앞서 설명한 바와 같이 외부 단자 형성부(16a)의 중앙 부분(CP)에 관통홀이 형성되어 있지 않기 때문에, 외부 연결 단자(76)을 외부 단자 형성부(16a)의 중앙 부분(CP)에 형성할 수 있다. 이에 따라, 외부 연결 단자(76)의 배치를 다양하게 할 수 있어 설계 유연성을 향상시킬 수 있다.
도 14는 본 발명에 의한 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 반도체 패키지(200)는 패키지 모듈(600, package module)에 응용될 수 있다. 패키지 모듈(600)은 모듈 기판(610)에 반도체 패키지(200)가 복수개 부착되어 있다. 패키지 모듈(600)은 일측에 제어 반도체 패키지(620)가 부착되어 있고, 타측에는 외부 접속 단자(630)가 위치한다. 본 발명에 의한 반도체 패키지(500)는 본 도면에 한정되지 않고 다양한 패키지 모듈(600)에 적용될 수 있다.
도 15는 본 발명에 의한 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 반도체 패키지(200)는 카드(700, card)에 응용될 수 있다. 카드(700)는 멀티 미디어 카드(Multimedia card, MMC), 보안 디지털 카드(Secure digital card, SD) 등을 포함할 수 있다. 카드(700)는 컨트롤러(710) 및 메모리(720)를 포함한다. 메모리(720)는 플래쉬 메모리, PRAM(phase change RAM(random access memory)) 또는 다른 형태의 비휘발성 메모리(non-volatile memory)일 수 있다. 컨트롤러(710)에서 메모리(720)로 제어 신호를 보내고, 컨트롤러(710)와 메모리(720)간에는 데이터를 주고받는다.
본 발명의 카드(700)를 구성하는 컨트롤러(710) 및 메모리(720)를 앞서 설명한 바와 같은 본 발명의 반도체 패키지(200)가 채용될 수 있다. 이렇게 될 경우, 카드(700)는 메모리 용량을 크게 할 수 있고 다양한 기능을 갖는 컨트롤러(710)를 구비할 수 있다. 또한, 본 발명의 카드(700)는 두께를 얇게 할 수 있고, 배선 길이도 짧게 할 수 있어 성능을 향상시킬 수 있다.
도 16은 본 발명에 의한 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 전자 시스템(800)은 컴퓨터, 모바일 폰(mobile phone), MP3(MPEG Audio Layer-3) 플레이어, 네비게이터(navigator) 등을 의미한다. 본 발명에 의한 전자 시스템(800)은 프로세서(810), 메모리(820), 입출력 장치(830)를 포함한다. 프로세서(810)와 메모리(820)나 입출력 장치(830)간에는 통신 채널(840, communication channel)을 이용하여 제어신호나 데이터를 주고받는다.
본 발명에 의한 전자 시스템(800)에서 반도체 패키지(200)가 프로세서(810) 및 메모리(820)에 채용될 수 있다. 이렇게 될 경우, 본 발명에 의한 전자 시스템(800)은 다양한 기능을 구현할 수 있고, 신뢰성도 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1: 제1 면, 3: 제2 면, 10: 기판 바디, 12: 반도체 칩 탑재 영역, 12a: 반도체 칩 탑재부, 14: 관통 영역, 14a: 관통구, 16: 외부 단자 형성 영역, 16a: 외부 단자 형성부, 18: 봉지재 주입구, 20: 표시 영역, 22: 표시 패턴, 100: 인쇄 회로 기판, 24: 제1 연결 패드, 24a: 제1 볼 랜드 패턴, 26: 제2 연결 패드, 26: 제2 볼 랜드 패턴, 50: 반도체 칩, 52: 연결 단자, 60, 62: 몰드, 64: 봉지 소스, 66: 봉지재 주입 장치, 68: 봉지재, 76: 외부 연결 단자, 200: 반도체 패키지

Claims (10)

  1. 제1 면과 이에 대향하는 제2 면을 구비하는 기판 바디;
    상기 기판 바디의 제1 면 상에 반도체 칩이 탑재되는 반도체 칩 탑재부를 복수개 구비하는 반도체 칩 탑재 영역;
    상기 반도체 칩 탑재 영역의 둘레부에 상기 기판 바디를 관통하는 복수개의 관통구들을 갖는 관통 영역; 및
    상기 기판 바디의 제2 면 상에 상기 복수개의 반도체 칩 탑재부들에 각각 대응하여 복수개의 외부 단자 형성부들이 배치되는 외부 단자 형성 영역을 구비하는 것을 특징으로 하는 인쇄 회로 기판.
  2. 제1항에 있어서, 상기 반도체 칩 탑재부에는 상기 반도체 칩과 연결되는 제1 연결 패드가 형성되어 있고, 상기 제1 연결 패드는 상기 반도체 칩 탑재부의 중앙부분 및 상기 중앙 부분의 주변에 마련된 주변 부분에 형성되어 있는 것을 특징으로 하는 인쇄 회로 기판.
  3. 제1항에 있어서, 상기 관통 영역은 상기 기판 바디의 적어도 하나의 최외곽부에 설치되어 있는 것을 특징으로 하는 인쇄 회로 기판.
  4. 제1항에 있어서, 상기 관통 영역은 서로 이격되어 있는 관통구들을 포함하고, 관통구들은 원형 또는 다각형으로 이루어져 있는 것을 특징으로 하는 인쇄 회로 기판,
  5. 제1항에 있어서, 상기 외부 단자 형성부에는 상기 반도체 칩과 연결되는 제2 연결 패드가 형성되어 있고, 상기 제2 연결 패드는 상기 외부 단자 형성부의 중앙 부분 및 상기 중앙 부분의 주변에 마련된 주변 부분에 형성되어 있는 것을 특징으로 하는 인쇄 회로 기판.
  6. 제1항에 있어서, 상기 반도체 칩 탑재 영역과 상기 관통 영역 사이의 상기 기판 바디의 제1 면 상에 상기 반도체 칩들의 양불량을 표시하는 표시 영역을 더 구비하는 것을 특징으로 하는 인쇄 회로 기판.
  7. 제6항에 있어서, 상기 관통 영역은 상기 표시 영역의 바깥쪽으로 상기 기판 바디의 최외곽부에 형성되어 있는 것을 특징으로 하는 인쇄 회로 기판.
  8. 제1 면과 이에 대향하는 제2 면을 구비한 인쇄 회로 기판의 기판 바디;
    상기 기판 바디의 제1 면의 반도체 칩 탑재부에 형성되고, 상기 반도체 칩 탑재부의 중앙 부분 및 상기 중앙 부분의 주변에 마련된 주변 부분에 형성되어 있는 제1 연결 패드;
    상기 반도체 칩 탑재부에 설치되고 상기 제1 연결 패드와 연결되는 반도체 칩;
    상기 기판 바디의 제1 면과 상기 반도체 칩을 밀봉하는 봉지층;
    상기 기판 바디의 제2 면의 외부 단자 형성부에 형성되고, 상기 외부 단자 형성부의 중앙 부분 및 상기 중앙 부분의 주변에 마련된 주변 부분에 형성되어 있는 것을 제2 연결 패드; 및
    상기 제2 연결 패드에 형성된 외부 연결 단자를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서, 상기 제1 연결 패드는 상기 기판 바디의 제1 면의 상기 반도체 칩 탑재부의 전체에 걸쳐서 서로 이격된 제1 볼 랜드 패턴들로 구성되는 것을 특징으로 하는 반도체 패키지.
  10. 제8항에 있어서, 상기 제2 연결 패드는 상기 기판 바디의 제2 면의 상기 외부 단자 형성부의 전체에 걸쳐서 서로 이격된 제2 볼 랜드 패턴들로 구성되는 것을 특징으로 하는 반도체 패키지.
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