KR101557089B1 - 오프셋 적층형 집적회로 패키지 시스템 - Google Patents

오프셋 적층형 집적회로 패키지 시스템 Download PDF

Info

Publication number
KR101557089B1
KR101557089B1 KR1020080115838A KR20080115838A KR101557089B1 KR 101557089 B1 KR101557089 B1 KR 101557089B1 KR 1020080115838 A KR1020080115838 A KR 1020080115838A KR 20080115838 A KR20080115838 A KR 20080115838A KR 101557089 B1 KR101557089 B1 KR 101557089B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
interposer
carrier
package system
circuit package
Prior art date
Application number
KR1020080115838A
Other languages
English (en)
Other versions
KR20090063088A (ko
Inventor
셍 구안 초우
린다 페이 에 추아
히프 호에 쿠안
Original Assignee
스태츠 칩팩, 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩, 엘티디. filed Critical 스태츠 칩팩, 엘티디.
Publication of KR20090063088A publication Critical patent/KR20090063088A/ko
Application granted granted Critical
Publication of KR101557089B1 publication Critical patent/KR101557089B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

집적회로 패키징 방법은, 본드 패드와 접촉 패드를 구비하는 인터포저를 제공하는 단계; 인터포저를 캐리어 상방의 오프셋 위치에 장착하되, 인터포저의 노출 측부가 캐리어의 가장자리와 동일 평면에 있도록 인터포저를 장착하는 단계; 본드 패드와 캐리어 사이에 전기 상호접속부를 접속시키는 단계; 및 캐리어와 전기 상호접속부 상방에 패키지 봉입체를 형성하되, 인터포저의 접촉 패드와 노출 측부가 덮이지 않도록 봉입체를 형성하는 단계를 포함한다.
집적회로 패키지, 인터포저, 오프셋 위치, 캐리어, 전기 상호접속부, 패키지 봉입체

Description

오프셋 적층형 집적회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM WITH OFFSET STACKING}
본 발명은 일반적으로 집적회로 패키지 시스템에 관한 것이고, 보다 구체적으로는 봉입체(encapsulation)를 구비한 집적회로 패키지 시스템에 관한 것이다.
<관련 출원 상호 참조>
본 출원은 쿠안 히프 호에, 초우 셍 구안, 추아 린다 페이 에, 및 메릴로 디오스코로 에이.에 의해 "장착 가능형 집적회로 다이를 구비한 장착 가능형 집적회로 패키지 시스템"이라는 명칭으로 동시 출원된 미국 특허 출원과 관련된 발명을 포함한다. 관련 출원은 스태츠 칩팩 엘티디.(STATS ChipPAC Ltd.)에 양도되었고 사건 정리 번호(docket number) 27-449에 의해 확인된다.
또한 본 발명은 쿠안 히프 호에, 초우 셍 구안, 추아 린다 페이 에, 및 메릴로 디오스코로 에이.에 의해 "상호접속 잠금형 집적회로 패키지 시스템"이라는 명칭으로 동시 출원된 미국 특허 출원과 관련된 발명을 포함한다. 관련 출원은 스태츠 칩팩 엘티디.에 양도되었고 사건 정리 번호 27-450에 의해 확인된다.
또한 본 발명은 초우 셍 구안, 쿠안 히프 호에, 및 추아 린다 페이 에에 의해 "플래시-방지 구조체를 구비한 오프셋 적층형 집적회로 패키지 시스템"이라는 명칭으로 동시 출원된 미국 특허 출원과 관련된 발명을 포함한다. 관련 출원은 스태츠 칩팩 엘티디.에 양도되었고 사건 정리 번호 27-492에 의해 확인된다.
집적회로를 인터페이스에 의해 다른 회로와 접속시키기 위하여, 집적회로를 리드 프레임 또는 기판에 장착하는 것이 일반적이다. 각 집적회로는, 땜납 볼과 같은 전도성 볼 또는 극세 금 또는 알루미늄 와이어에 의해 기판의 접촉 패드 또는 단자 패드에 개별적으로 접속된 본딩 패드를 구비한다. 그 후, 조립체는 성형 플라스틱 또는 세라믹 본체 내에 봉입됨으로써 패키징되어 집적회로 패키지를 형성한다.
집적회로 패키징 기술에 의해, 하나의 회로 보드 또는 기판 상에 장착된 집적회로의 수가 증가하여 왔다. 새로운 패키징 설계는 패키징된 집적회로의 물리적 크기와 형태와 같은 형상 인자(form factor)를 더욱 감소시키고, 전체 집적회로 밀도의 상당한 증가를 제공한다.
그러나, 집적회로 밀도는 기판 상에 각 집적회로를 장착하기 위한 가용 "면적(real estate)"에 의해 계속 제한을 받고 있다. 개인용 컴퓨터(PC), 컴퓨터 서버 및 저장 서버와 같은 형상 인자가 큰 시스템일지라도 동일하거나 더 작은 "면적" 내에 더 많은 집적회로를 필요로 한다. 특히 중요하게는, 휴대폰, 디지털 카메라, 음악 플레이어, 개인 휴대 단말기(personal digital assistance, PDA) 및 위치 정보 장치(location-based device)와 같은 휴대형 개인 전자장치에 대한 필요성에 의하여 집적회로 밀도도 더욱 증가할 필요성이 있게 되었다.
이와 같은 집적회로 밀도 증가에 의하여 하나 이상의 집적회로가 패키징될 수 있는 멀티-칩 패키지가 개발되었다. 각 패키지는 각 집적회로에 대하여 그리고 집적회로와 주위 회로의 전기 접속을 가능하게 하는 하나 이상의 상호접속 배선층에 대하여 기계적 지지체를 제공한다.
통상 멀티-칩 모듈이라고도 칭하는 현재의 멀티-칩 패키지는 전형적으로 다수의 개별적인 집적회로가 직접 부착된 프린트 회로 보드(PCB) 기판으로 이루어진다. 그러한 멀티-칩 패키지는, 집적회로 밀도 향상과 초소형화, 신호 전파 속도 향상, 전체 집적회로 크기와 중량 감소, 기능 향상, 비용 절감을 달성하는 것으로 밝혀졌으며, 이 모든 것들은 컴퓨터 산업의 1차적인 목표이다.
멀티-칩 패키지는 수직 또는 수평으로 배열되던지 간에, 집적회로와 집적회로 접속부가 테스트될 수 있기 전에, 일반적으로 멀티-칩 패키지가 미리 조립되어야 하므로, 문제가 발생할 수 있다. 따라서, 집적회로가 멀티-칩 내에 장착되고 접속되면, 각 집적회로와 접속부는 개별적으로 테스트될 수 없고, 더 큰 회로로 조립되기 전에 확인-양품-다이(known-good-die, "KGD")를 선별하는 것이 불가능하다. 결과적으로, 종래의 멀티-칩 패키지는 조립 공정의 수율 문제를 수반한다. 따라서, KGD를 확인하지 않는 이러한 제조 공정은 신뢰성이 적고 조립 결합이 발생하기 쉽다.
또한, 전형적인 멀티-칩 패키지 내에 수직으로 적층된 집적회로는, 수평으로 배열된 집적회로 패키지보다도 더 많은 문제를 일으킬 수 있고 제조 공정을 더욱 복잡하게 한다. 테스트를 하고 그에 따라 각 집적회로의 실제 불량 모드를 결정하는 것도 더욱 어렵다. 또한, 기판과 집적회로는 조립 또는 테스트 중에 종종 손상되어, 제조 공정을 복잡하게 하고 비용을 증가시킨다.
수직형 및 수평형 멀티-칩 패키지 모두에 있어서, 멀티-칩 패키지 조립체에는 다수의 집적회로, 적층 패키징된 집적회로, 또는 이들의 조합체 사이에 신뢰적인 전기적 및 기계적 부착이 이루어져야 한다. 예를 들면, 패키징된 집적회로를 형성하기 위한 봉입 공정은, 신뢰적인 부착을 방해하는 몰드 플래시(mold flash) 또는 누설(bleed)과 같은 오염을 발생시킬 수도 있다. 또 다른 예로서, 봉입체에 오 목부(recess)를 구비하는 집적회로 패키지의 경우에, 오목부 형성을 위하여 요철형 몰드 틀(contoured mold chase)이 사용되는데, 이는 몰드 플래시의 발생 위험성, 몰드 틀의 볼록부와의 접촉에 의한 패키지 구조의 손상, 및 봉입체 내의 소망 오목부에 대한 구체적인 몰드 틀을 설계하기 위한 제조 비용을 증가시킨다.
따라서, 인쇄 회로 보드 상에 더 많은 기능과 더 작은 풋프린트(footprint)를 제공하기 위하여, 제조 비용 절감, 수율 향상, 신뢰성 개선 및 호환성 증가를 제공하는 집적회로 패키지 시스템에 대한 필요성은 아직 존재한다. 비용을 절감하고 효율을 개선하기 위한 계속적인 필요성을 감안하면, 이러한 문제에 대한 해결책을 찾는 것이 더욱더 중요하다.
이러한 문제의 해결책은 오랜 기간에 걸쳐 강구되어 왔으나, 선행 기술은 어떠한 해결책도 제시하거나 제안하지 않았으며, 따라서 이러한 문제의 해결책은 당업자에게는 알려져 있지 않았다.
본 발명은, 본드 패드와 접촉 패드를 구비하는 인터포저를 제공하는 단계; 인터포저를 캐리어 상방의 오프셋 위치(offset position)에 장착하되, 인터포저의 노출 측부(exposed side)가 캐리어의 가장자리와 동일 평면에 있도록 인터포저를 장착하는 단계; 본드 패드와 캐리어 사이에 전기 상호접속부(electrical interconnect)를 접속시키는 단계; 및 캐리어와 전기 상호접속부 상방에 패키지 봉입체를 형성하되, 인터포저의 접촉 패드와 노출 측부가 덮이지 않도록 봉입체를 형성하는 단계를 포함하는 집적회로 패키징 방법을 제공하다.
본 발명의 특정 실시 형태는 전술한 실시 형태에 부가하여 또는 대체하여 다른 특징을 가진다. 첨부 도면의 참조와 더불어 이하의 상세한 설명의 검토에 의해, 당업자에게는 이러한 특징들이 명백해질 것이다.
본 발명의 또 다른 중요한 특징은 비용 감소, 시스템 단순화 및 기능 향상의 시대적 경향을 유용하게 지지하고 제공한다는 점이다.
따라서, 본 발명의 이러한 특징과 그 밖의 유용한 특징은 기술 상태를 적어도 다음 수준으로 향상시킨다.
따라서, 본 발명의 집적회로 패키지 시스템 방법은, 이제까지 알려지지 않았고 이용 가능하지 않았던 중요한 해결안, 성능 및 기능적 특징을 제공하여, 회로 시스템의 수율을 향상시키고 신뢰성을 증가시키고 비용을 감소시킨다. 그에 따른 공정과 구성은, 간결하고 비용 효율적이고 복잡하지 않고 상당히 용도가 넓고 정확하고 감도가 우수하고 효과적이며, 편리하고 효율적이고 경제적인 제조, 응용 및 활용을 위하여 공지의 구성요소를 채용함으로써 구현될 수 있다.
당해 분야의 기술자가 본 발명을 실시하고 이용할 수 있도록 이하에서 실시 형태에 대하여 충분하고 상세히 설명하기로 한다. 본 발명의 개시 내용에 기초한 다른 실시 형태도 가능하다는 점과, 본 발명의 범위로부터 벗어나지 않고 시스템, 공정 또는 기구적 변경이 이루어질 수 있다는 점을 이해하여야 한다.
이하의 설명에서, 본 발명의 완전한 이해를 위하여 구체적인 여러 상세 내용 이 제공된다. 그러나, 본 발명이 이러한 구체적인 상세 내용 없이도 실시 가능하다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위하여, 공지된 회로, 시스템 구성, 및 공정 단계들의 일부는 상세히 설명되어 있지는 않다. 마찬가지로, 시스템의 실시 형태를 나타내는 도면은 반-도식적이고 실제 비율을 따르지 아니하며, 특히 일부 치수들은 명확히 표현되도록 하기 위한 것이고 도면 내에 상당히 과장되어 도시되어 있다. 일반적으로, 본 발명은 어떤 방향으로도 작동될 수 있다.
또한, 일부 특징을 공유하는 다수의 실시 형태가 개시되고 설명된 경우에는, 예시, 설명 및 이해의 명확성과 편의를 위하여, 서로 유사하거나 동일한 특징에 대해서는 대체적으로 동일한 도면부호를 사용하여 설명하기로 한다. 실시 형태에는 단지 설명의 편의를 위하여 제1 실시 형태, 제2 실시 형태 등으로 번호가 부여되어 있으나, 다른 특별한 의미를 가지거나 본 발명을 한정하기 위한 것은 아니다.
설명을 위한 목적으로, 여기에서 사용된 "수평"이라는 용어는 방향에 무관하게 집적회로의 평면 또는 표면에 평행한 면으로 정의된다. "수직"이라는 용어는 위에서 정의한 수평에 대하여 수직인 방향을 칭한다. "상방", "하방", "하부", "상부", ("측벽"에서와 같이) "측", "상위", "하측", "상측", "위" 및 "아래"와 같은 용어는 수평면에 대하여 정의된다. 용어 "상(on)"은 부재들 사이의 직접적인 접촉이 존재함을 의미한다. 여기에서 사용된 용어 "처리"는, 물질 부착, 패턴화, 노광, 현상, 식각, 세정, 성형 및/또는 물질 제거, 또는 설명된 구조체를 형성함에 있어서 필요한 처리를 포함한다. 여기에서 사용된 용어 "시스템"은, 이 용어가 사용된 문맥에 따라 본 발명의 방법과 장치를 의미하고 지칭한다.
도 1을 참조하면, 본 발명의 제1 실시 형태에서의 집적회로 패키지 시스템(100)의 평면도가 도시되어 있다. 평면도는 커버가 없는 집적회로 패키지 시스템(100)을 나타낸다. 평면도는, 기판과 같은 캐리어(108) 상방에, 접촉 패드(104)와 본드 패드(106)를 구비하는 기판과 같은 인터포저(102)를 나타낸다. 본드 패드(106)는 인터포저(102)의 비노출 측부(non-exposed side)(110)에 근접할 수 있고, 비노출 측부(110)는 캐리어(108)의 내측 부분 상방에 존재한다. 인터포저(102)의 노출 측부(112)는 캐리어(108)의 가장자리(114)와 동일 평면에 있다. 인터포저(102)는 캐리어(108) 상방의 오프셋 위치에 도시되어 있고, 캐리어(108) 상방의 중앙 위치에 있지 않다. 인터포저(102)는 캐리어(108)의 우상 모서리에 존재한다.
접촉 패드(104)는, 비노출 측부(110)에 인접한 주변 영역 상방의 비전도성 에폭시, 밀봉제(sealant), 폴리머 물질, 와이어 록 수지 물질, 또는 침투성 필름 접착제와 같은 플래시-방지(anti-flash) 구조체(116)에 의해 덮여 있지 않은 것으로 도시되어 있다. 본드 와이어 또는 리본 본드 와이어와 같은 전기 상호접속부(118)는 본드 패드(106)와 캐리어(108) 사이를 접속시킬 수 있다. 플래시-방지 구조체(116)는 본드 패드(106)에 접속된 전기 상호접속부(118)의 단부를 덮는다. 플래시-방지 구조체(116)는 선택적인 구성이다.
집적회로 다이스, 패키징된 집적회로, 또는 인터포저와 같은 제1 집적회로 소자(120)가 캐리어(108) 상방에 장착된다. 이산 저항기 또는 축전기와 같은 수동 소자(122)가 캐리어(108) 상방에 장착된다. 예시적인 목적으로, 수동 소자(122)들이 동일한 유형의 부품으로 도시되어 있으나, 수동 소자(122)들은 서로 다를 수 있 다는 점을 이해할 수 있다. 예를 들면, 수동 소자(122)는 여러 저항기, 축전기, 인덕터, 또는 이들의 조합을 포함할 수 있다.
도 2를 참조하면, 도 1의 선 2-2를 따른 집적회로 패키지 시스템(100)의 단면도가 도시되어 있다. 단면도는 캐리어(108) 상방에 장착된 수동 소자(122)를 나타낸다. 패키징된 집적회로와 같은 제2 집적회로 소자(224)가 접착제(226)에 의해 캐리어(108) 상방에 장착된다.
제2 집적회로 소자(224)는 기판으로서 인터포저(102)를 포함한다. 제2 집적회로 소자(224)는 캐리어(108) 상방의 오프셋 위치에 도시되어 있다. 인터포저(102)의 노출 측부(112)는 제2 집적회로 소자(224)의 노출 측부이기도 하다. 제2 집적회로 소자(224)의 노출 측부(112)는 캐리어(108)의 가장자리(114)와 동일 평면에 있다. 전기 상호접속부(118)는 인터포저(102)의 본드 패드(106)와 캐리어(108)를 접속시킨다. 일례로서, 제2 집적회로 소자(224)는 캐리어(108)의 반대쪽으로 향한 인터포저(102)를 구비한 반전 구성(inverted configuration)으로 도시되어 있다.
플래시-방지 구조체(116)는 인터포저(102)의 주변 영역과 인터포저(102) 위의 전기 상호접속부(118)의 일부의 상방에 존재한다. 플래시-방지 구조체(116)와 제2 집적회로 소자(224)는 캐리어(108) 상방의 패키지 봉입체(230)의 봉입체 높이(228)를 결정할 수 있다. 플래시-방지 구조체(116)는 선택적이고, 존재할 경우에는, 인터포저(102)의 접촉 패드(104)를 노출시킬 수 있다. 플래시-방지 구조체(116)가 존재하지 않는 경우에, 패키지 봉입체(230)는 본드 패드(106)에 접속된 전기 상호접속부(118) 상방에 위치하고 접촉 패드(104)를 노출시킬 수 있다.
패키지 봉입체(230)는, 캐리어(108) 상방에서, 도 1의 제1 집적회로 소자(120), 수동 소자(122), 제2 집적회로 소자(224) 및 전기 상호접속부(118)를 덮는다. 패키지 봉입체(230)는, 인터포저(102)의 접촉 패드(104)를 노출시키는 개방부(opening)(232)를 형성하는 플래시-방지 구조체(116)에 인접할 수 있다. 땜납 볼과 같은 외측 상호접속부(234)가 캐리어(108)의 저부에 부착될 수 있다.
집적회로 또는 수동 부품과 같은 장착 소자(236)가 집적회로 패키지 시스템(100) 상방에 선택적으로 장착되어, 집적회로 패키지-온-패키지 시스템을 형성할 수 있다. 장착 소자(236)는 점선으로 도시되어 있다. 장착 소자(236)는 인터포저(102) 상방에 개방부(232) 내에 장착될 수 있다.
도 1의 집적회로 소자(120), 제2 집적회로 소자(224) 및 본 실시 형태에 도시된 장착 소자(236)는 예시적인 목적을 위한 것이라는 점을 이해하여야 한다. 제1 집적회로 소자(120), 제2 집적회로 소자(224) 및 장착 소자(236)는 웨이퍼 레벨 칩 스케일 패키지(WLCSP), 재배선(redistributed line, RDL) 다이, 어레이 패키지, 리드리스 패키지, 시스템-인-패키지(SiP), 적층형 다이 패키지, 패키지-인-패키지(PiP), 매립형 다이 기판, 또는 열적 강화형(thermally enhanced) 패키지, EMI 차폐형 패키지일 수 있다.
도 3을 참조하면, 본 발명의 제2 실시 형태에서의 집적회로 패키지 시스템(300)의 평면도가 도시되어 있다. 평면도는 커버가 없는 집적회로 패키지 시스템(300)을 나타낸다. 집적회로 패키지 시스템(300)은 도 1의 집적회로 패키지 시스템(100)과 유사한 구조일 수 있거나, 반시계 방향으로 90° 회전한 집적회로 패키지 시스템(100)과 동일할 수 있다.
평면도는, 기판과 같은 캐리어(308) 상방에, 접촉 패드(304)와 본드 패드(306)를 구비하는 기판과 같은 인터포저(302)를 나타낸다. 본드 패드(306)는 인터포저(302)의 비노출 측부(310)에 근접할 수 있고, 비노출 측부(310)는 캐리어(308)의 내측 부분 상방에 존재한다. 인터포저(302)의 노출 측부(312)는 캐리어(308)의 가장자리(314)와 동일 평면에 있다. 인터포저(302)는 캐리어(308) 상방의 오프셋 위치에 도시되어 있고, 캐리어(308) 상방의 중앙 위치에 있지 않다. 인터포저(302)는 캐리(308)의 좌상 모서리에 존재한다.
접촉 패드(304)는, 비노출 측부(310)에 인접한 주변 영역 상방의 비전도성 에폭시, 밀봉제, 폴리머 물질, 와이어 록 수지 물질, 또는 침투성 필름 접착제와 같은 플래시-방지 구조체(316)에 의해 덮여 있지 않은 것으로 도시되어 있다. 본드 와이어 또는 리본 본드 와이어와 같은 전기 상호접속부(318)가 본드 패드(306)와 캐리어(308) 사이를 접속시킬 수 있다. 플래시-방지 구조체(316)는 본드 패드(306)에 접속된 전기 상호접속부(318)의 단부를 덮는다. 플래시-방지 구조체(316)는 선택적인 구성이다.
집적회로 다이스, 패키징된 집적회로, 또는 인터포저와 같은 제1 집적회로 소자(320)가 캐리어(308) 상방에 장착된다. 이산 저항기 또는 축전기와 같은 수동 소자(322)가 캐리어(308) 상방에 장착된다.
도 4를 참조하면, 도 3의 선 4-4를 따른 집적회로 패키지 시스템(300)의 단 면도가 도시되어 있다. 단면도는 접착제(426)에 의해 캐리어(308) 상방에 장착된 패키징된 집적회로와 같은 제2 집적회로 소자(424)를 나타낸다. 제2 집적회로 소자(424)는 기판으로서 인터포저(302)를 포함한다. 제2 집적회로 소자(424)는 캐리어(308) 상방의 오프셋 위치에 도시되어 있다. 인터포저(302)의 노출 측부(312)는 제2 집적회로 소자(424)의 노출 측부이기도 하다. 제2 집적회로 소자(424)의 노출 측부(312)는 캐리어(308)의 가장자리(314)와 동일 평면에 있다. 전기 상호접속부(318)는 인터포저(302)의 본드 패드(306)와 캐리어(308)를 접속시킨다. 일례로서, 제2 집적회로 소자(424)는 캐리어(308)의 반대쪽으로 향한 인터포저(302)를 구비한 반전 구성으로 도시되어 있다.
플래시-방지 구조체(316)는 인터포저(302)의 주변 영역과 인터포저(302) 위의 전기 상호접속부(318)의 일부의 상방에 존재한다. 플래시-방지 구조체(316)와 제2 집적회로 소자(424)는 캐리어(308) 상방의 패키지 봉입체(430)의 봉입체 높이(428)를 결정할 수 있다. 플래시-방지 구조체(316)는 선택적이고, 존재할 경우에는, 인터포저(302)의 접촉 패드(304)를 노출시킬 수 있다. 플래시-방지 구조체(316)가 존재하지 않는 경우에, 패키지 봉입체(430)는 본드 패드(306)에 접속된 전기 상호접속부(318) 상방에 존재하고 접촉 패드(304)를 노출시킬 수 있다.
패키지 봉입체(430)는, 캐리어(308) 상방에서, 도 3의 제1 집적회로 소자(320), 도 3의 수동 소자(322), 제2 집적회로 소자(424) 및 전기 상호접속부(318)를 덮는다. 패키지 봉입체(430)는, 인터포저(302)의 접촉 패드(304)를 노출시키는 개방부(432)를 형성하는 플래시-방지 구조체(316)에 인접할 수 있다. 땜납 볼과 같은 외측 상호접속부(434)가 캐리어(308)의 저부에 부착될 수 있다.
집적회로 또는 수동 부품과 같은 장착 소자(436)가 집적회로 패키지 시스템(300) 상방에 선택적으로 장착되어, 집적회로 패키지-온-패키지 시스템을 형성할 수 있다. 장착 소자(436)는 점선으로 도시되어 있다. 장착 소자(436)는 인터포저(302) 상방에 개방부(432) 내에 장착될 수 있다.
도 5를 참조하면, 본 발명의 제3 실시 형태에서의 집적회로 패키지 시스템(500)의 평면도가 도시되어 있다. 평면도는 커버가 없는 집적회로 패키지 시스템(500)을 나타낸다. 평면도는, 기판과 같은 캐리어(508) 상방에, 접촉 패드(504)와 본드 패드(506)를 구비하는 기판과 같은 인터포저(502)를 나타낸다. 본드 패드(506)는 인터포저(502)의 비노출 측부(510)에 인접할 수 있고, 비노출 측부(510)는 캐리어(508)의 내측 부분 상방에 존재한다. 인터포저(502)의 노출 측부(512)는 캐리어(508)의 가장자리(514)와 동일 평면에 있다. 인터포저(502)는 캐리어(508) 상방의 오프셋 위치에 도시되어 있고, 캐리어(508) 상방의 중앙 위치에 있지 않다. 인터포저(502)는 캐리(508)의 우측 가장자리에 존재한다.
접촉 패드(504)는, 비노출 측부(510)에 인접한 주변 영역 상방의 비전도성 에폭시, 밀봉제, 폴리머 물질, 와이어 록 수지 물질, 또는 침투성 필름 접착제와 같은 플래시-방지 구조체(516)에 의해 덮여 있지 않은 것으로 도시되어 있다. 본드 와이어 또는 리본 본드 와이어와 같은 전기 상호접속부(518)는 본드 패드(506)와 캐리어(508) 사이를 접속시킬 수 있다. 플래시-방지 구조체(516)는 본드 패드(506)에 접속된 전기 상호접속부(518)의 단부를 덮는다. 플래시-방지 구조체(516)는 선 택적인 구성이다.
집적회로 다이스, 패키징된 집적회로, 또는 인터포저와 같은 제1 집적회로 소자(520)가 캐리어(508) 상방에 장착된다. 이산 저항기 또는 축전기와 같은 수동 소자(522)가 캐리어(508) 상방에 장착된다. 예시적인 목적으로, 수동 소자(522)들이 동일한 유형의 부품으로 도시되어 있으나, 수동 소자(522)들은 서로 다를 수 있다는 점을 이해할 수 있다. 예를 들면, 수동 소자(522)는 여러 저항기, 축전기, 인덕터, 또는 이들의 조합을 포함할 수 있다.
도 6을 참조하면, 도 5의 선 6-6을 따른 집적회로 패키지 시스템(500)의 단면도가 도시되어 있다. 단면도는 캐리어(508) 상방에 장착된 수동 소자(522)를 나타낸다. 패키징된 집적회로와 같은 제2 집적회로 소자(624)가 접착제(626)에 의해 캐리어(508) 상방에 장착된다.
제2 집적회로 소자(624)는 기판으로서 인터포저(502)를 포함한다. 제2 집적회로 소자(624)는 캐리어(508) 상방의 오프셋 위치에 도시되어 있다. 인터포저(502)의 노출 측부(512)는 제2 집적회로 소자(624)의 노출 측부이기도 하다. 제2 집적회로 소자(624)의 노출 측부(512)는 캐리어(508)의 가장자리(514)와 동일 평면에 있다. 전기 상호접속부(518)는 인터포저(502)의 본드 패드(506)와 캐리어(508)를 접속시킨다. 일례로서, 제2 집적회로 소자(624)는 캐리어(508)의 반대쪽으로 향한 인터포저(502)를 구비한 반전 구성으로 도시되어 있다.
플래시-방지 구조체(516)는 인터포저(502)의 주변 영역과 인터포저(502) 위의 전기 상호접속부(518)의 일부의 상방에 존재한다. 플래시-방지 구조체(516)와 제2 집적회로 소자(624)는 캐리어(508) 상방의 패키지 봉입체(630)의 봉입체 높이(628)를 결정할 수 있다. 플래시-방지 구조체(516)는 선택적이고, 존재할 경우에는, 인터포저(502)의 접촉 패드(504)를 노출시킬 수 있다. 플래시-방지 구조체(516)가 존재하지 않는 경우에, 패키지 봉입체(630)는 본드 패드(506)에 접속된 전기 상호접속부(518) 상방에 위치하고 접촉 패드(504)를 노출시킬 수 있다.
패키지 봉입체(630)는, 캐리어(508) 상방에서, 도 5의 제1 집적회로 소자(520), 수동 소자(522), 제2 집적회로 소자(624) 및 전기 상호접속부(518)를 덮는다. 패키지 봉입체(630)는, 인터포저(502)의 접촉 패드(504)를 노출시키는 개방부(632)를 형성하는 플래시-방지 구조체(516)에 인접할 수 있다. 땜납 볼과 같은 외측 상호접속부(634)가 캐리어(508)의 저부에 부착될 수 있다.
집적회로 또는 수동 부품과 같은 장착 소자(636)가 집적회로 패키지 시스템(500) 상방에 선택적으로 장착되어, 집적회로 패키지-온-패키지 시스템을 형성할 수 있다. 장착 소자(636)는 점선으로 도시되어 있다. 장착 소자(636)는 인터포저(502) 상방에 개방부(632) 내에 장착될 수 있다.
도 7을 참조하면, 본 발명의 제4 실시 형태에서의 집적회로 패키지 시스템(700)의 평면도가 도시되어 있다. 평면도는 커버가 없는 집적회로 패키지 시스템(700)을 나타낸다. 집적회로 패키지 시스템(700)은 도 5의 집적회로 패키지 시스템(500)과 유사한 구조일 수 있거나, 180° 회전한 집적회로 패키지 시스템(500)과 동일할 수 있다.
평면도는, 기판과 같은 캐리어(708) 상방에, 접촉 패드(704)와 본드 패 드(706)를 구비하는 기판과 같은 인터포저(702)를 나타낸다. 본드 패드(706)는 인터포저(702)의 비노출 측부(710)에 인접할 수 있고, 비노출 측부(710)는 캐리어(708)의 내측 부분 상방에 존재한다. 인터포저(702)의 노출 측부(712)는 캐리어(708)의 가장자리(714)와 동일 평면에 있다. 인터포저(702)는 캐리어(708) 상방의 오프셋 위치에 도시되어 있고, 캐리어(708) 상방의 중앙 위치에 있지 않다. 인터포저(702)는 캐리(708)의 좌측 가장자리에 존재한다.
접촉 패드(704)는, 비노출 측부(710)에 인접한 주변 영역 상방의 비전도성 에폭시, 밀봉제, 폴리머 물질, 와이어 록 수지 물질, 또는 침투성 필름 접착제와 같은 플래시-방지 구조체(716)에 의해 덮여 있지 않은 것으로 도시되어 있다. 본드 와이어 또는 리본 본드 와이어와 같은 전기 상호접속부(718)가 본드 패드(706)와 캐리어(708) 사이를 접속시킬 수 있다. 플래시-방지 구조체(716)는 본드 패드(706)에 접속된 전기 상호접속부(718)의 단부를 덮는다. 플래시-방지 구조체(716)는 선택적인 구성이다.
집적회로 다이스, 패키징된 집적회로, 또는 인터포저와 같은 제1 집적회로 소자(720)가 캐리어(708) 상방에 장착된다. 이산 저항기 또는 축전기와 같은 수동 소자(722)가 캐리어(708) 상방에 장착된다.
도 8을 참조하면, 도 7의 선 8-8을 따른 집적회로 패키지 시스템(700)의 단면도가 도시되어 있다. 단면도는 캐리어(708) 상방에 장착된 수동 소자(722)를 나타낸다. 패키징된 집적회로와 같은 제2 집적회로 소자(824)가 접착제(826)에 의해 캐리어(708) 상방에 장착된다.
제2 집적회로 소자(824)는 기판으로서 인터포저(702)를 포함한다. 제2 집적회로 소자(824)는 캐리어(708) 상방의 오프셋 위치에 도시되어 있다. 인터포저(702)의 노출 측부(712)는 제2 집적회로 소자(824)의 노출 측부이기도 하다. 제2 집적회로 소자(824)의 노출 측부(712)는 캐리어(708)의 가장자리(714)와 동일 평면에 있다. 전기 상호접속부(718)는 인터포저(702)의 본드 패드(706)와 캐리어(708)를 접속시킨다. 일례로서, 제2 집적회로 소자(824)는 캐리어(708)의 반대쪽으로 향한 인터포저(702)를 구비한 반전 구성으로 도시되어 있다.
플래시-방지 구조체(716)는 인터포저(702)의 주변 영역과 인터포저(702) 위의 전기 상호접속부(718)의 일부의 상방에 존재한다. 플래시-방지 구조체(716)와 제2 집적회로 소자(824)는 캐리어(708) 상방의 패키지 봉입체(830)의 봉입체 높이(828)를 결정할 수 있다. 플래시-방지 구조체(716)는 선택적이고, 존재할 경우에는, 인터포저(702)의 접촉 패드(704)를 노출시킬 수 있다. 플래시-방지 구조체(716)가 존재하지 않는 경우에, 패키지 봉입체(830)는 본드 패드(706)에 접속된 전기 상호접속부(718) 상방에 존재하고 접촉 패드(704)를 노출시킬 수 있다.
패키지 봉입체(830)는, 캐리어(708) 상방에서, 도 7의 제1 집적회로 소자(720), 수동 소자(722), 제2 집적회로 소자(824) 및 전기 상호접속부(718)를 덮는다. 패키지 봉입체(830)는, 인터포저(702)의 접촉 패드(704)를 노출시키는 개방부(832)를 형성하는 플래시-방지 구조체(716)에 인접할 수 있다. 땜납 볼과 같은 외측 상호접속부(834)가 캐리어(708)의 저부에 부착될 수 있다.
집적회로 또는 수동 부품과 같은 장착 소자(836)가 집적회로 패키지 시스 템(700) 상방에 선택적으로 장착되어, 집적회로 패키지-온-패키지 시스템을 형성할 수 있다. 장착 소자(836)는 점선으로 도시되어 있다. 장착 소자(836)는 인터포저(702) 상방에 개방부(832) 내에 장착될 수 있다.
도 9를 참조하면, 본 발명의 제5 실시 형태에서의 집적회로 패키지 시스템(900)의 평면도가 도시되어 있다. 평면도는 커버가 없는 집적회로 패키지 시스템(900)을 나타낸다. 집적회로 패키지 시스템(900)은 도 7의 집적회로 패키지 시스템(700)의 구조와 유사할 수 있거나 집적회로 패키지 시스템(700)과 동일할 수 있다. 보다 구체적인 예로서, 집적회로 패키지 시스템(900)은 나란히 배치된 2개의 집적회로 패키지 시스템(700)일 수 있다.
집적회로 패키지 시스템(900)은 캐리어(908) 상방에 인터포저(902)를 포함할 수 있다. 각 인터포저(902)는 캐리어(908)의 가장자리와 동일 평면에 있는 노출 측부(912)를 포함할 수 있다.
도 10을 참조하면, 도 9의 선 10-10을 따른 집적회로 패키지 시스템(900)의 단면도가 도시되어 있다. 단면도는 집적회로 패키지 시스템(900)이 서로 분리되거나 개별화되지 않은 도 7의 2개의 집적회로 패키지 시스템(700)일 수 있다는 점을 나타낸다.
집적회로 또는 수동 부품과 같은 장착 소자(1036)가 선택적으로 집적회로 패키지 시스템(900) 상방에 장착되어 집적회로 패키지-온-패키지 시스템을 형성할 수 있다. 장착 소자(1036)는 점선으로 도시되어 있다. 장착 소자(1036)는 집적회로 패키지 시스템(900)의 개방부(1032) 내에 인터포저(902)의 상방에 장착될 수 있다.
예시적 목적으로, 집적회로 패키지 시스템(900)은 2개의 집적회로 패키지 시스템(700)을 가진 것으로 도시되어 있으나, 집적회로 패키지 시스템(900)은 다른 집적회로 패키지 시스템들을 포함할 수 있다는 점을 이해할 수 있다. 예를 들면, 집적회로 패키지 시스템(900)은 집적회로 패키지 시스템(700)과 도 5의 집적회로 패키지 시스템(500)을 포함할 수 있으며, 이 경우에 집적회로 패키지 시스템(700)은 집적회로 패키지 시스템(500)과는 다르다.
도 11을 참조하면, 본 발명의 실시 형태에서의 제1 중간 집적회로 패키지 시스템(1100)의 평면도가 도시되어 있다. 평면도는 커버가 없는 제1 중간 집적회로 패키지 시스템(1100)을 나타낸다. 제1 중간 집적회로 패키지 시스템(1100)은 복합 캐리어(composite carrier)(1108) 상방에 복합 인터포저(1102)를 포함한다. 복합 인터포저(1102)는 복합 캐리어(1108)의 중앙 부분에 존재한다.
본드 와이어 또는 리본 본드 와이어와 같은 전기 상호접속부(1118)가 복합 인터포저(1102)의 본드 패드(1106)와 복합 캐리어(1108)를 접속시킨다. 본드 패드(1106)에 접속된 전기 상호접속부(1118)의 단부 상방에 복합 인터포저(1102)의 주변 영역 상방에 고리형의 플래시-방지 구조체(1116)가 형성될 수 있다. 수동 소자(1122)와 제2 집적회로(1120)가 복합 캐리어(1108) 상방에 장착된다.
제1 중간 집적회로 패키지 시스템(1100)은 4분체(quadrant)로 나누어 설명될 수 있다. x축 방향 및 y축 방향으로의 점선은 제1 중간 집적회로 패키지 시스템(1100)의 4분체의 경계를 나타낸다. 점선은 제1 중간 집적회로 패키지 시스템(1100)을 개별화하기 위한 개별화 라인(singulation line)(1111)을 나타내기도 한다.
좌하 4분체는 도 1의 집적회로 패키지 시스템(100)을 포함할 수 있다. 우하 4분체는 도 3의 집적회로 패키지 시스템(300)을 포함할 수 있다. 좌상 및 우상 4분체 각각은 또 다른 집적회로 패키지 시스템(1104)을 포함할 수 있으며, 또 다른 집적회로 패키지 시스템(1104)은 집적회로 패키지 시스템(100) 또는 집적회로 패키지 시스템(300)과 유사하거나 동일할 수 있다.
도 12를 참조하면, 본 발명의 실시 형태에서의 제2 중간 집적회로 패키지 시스템(1200)의 평면도가 도시되어 있다. 평면도는 커버가 없는 제2 중간 집적회로 패키지 시스템(1200)을 나타낸다. 집적회로 패키지 시스템(1200)은 복합 캐리어(1208) 상방에 복합 인터포저(1202)를 포함할 수 있다. 복합 인터포저(1202)는 복합 캐리어(1208)의 상반부와 하반부 각각의 중앙 부분에 위치한다.
본드 와이어 또는 리본 본드 와이어와 같은 전기 상호접속부(1218)는 복합 인터포저(1202)의 보드 패드(1206)와 복합 캐리어(1208)를 접속시킨다. 본드 패드(1206)에 접속된 전기 상호접속부(1218)의 단부 상방에 각 복합 인터포저(1202)의 주변 영역의 상방에 고리형의 플래시-방지 구조체(1216)가 형성될 수 있다. 수동 소자(1222)와 제1 집적회로 소자(1220)가 복합 캐리어(1208) 상방에 장착된다.
제2 중간 집적회로 패키지 시스템(1200)은 4분체로 나누어 설명될 수 있다. x축 방향 및 y축 방향의 점선은 제2 중간 집적회로 패키지 시스템(1200)의 4분체의 경계를 나타낸다. 점선은 제2 중간 집적회로 패키지 시스템(1200)을 개별화하기 위한 절단선(1211)을 나타내기도 한다.
좌하 4분체는 도 5의 집적회로 패키지 시스템(500)을 포함할 수 있다. 우하 4분체는 도 7의 집적회로 패키지 시스템(700)을 포함할 수 있다. 좌상 및 우상 4분체 각각은 또 다른 집적회로 패키지 시스템(1204)을 포함할 수 있으며, 또 다른 집적회로 패키지 시스템(1204)은 집적회로 패키지 시스템(500) 또는 집적회로 패키지 시스템(700)과 유사하거나 동일할 수 있다.
도 13을 참조하면, 봉입체(1302)를 형성하는 단계에서의 도 11의 구조가 도시되어 있다. 편평하거나 평면적인 몰드 틀(mold chase)과 같은 몰드 틀(1304)이 플래시-방지 구조체(1116) 상방에 위치한다. 몰드 틀(1304)은 비전도성 에폭시, 밀봉제, 폴리머 물질, 와이어 록 수지 물질, 또는 침투성 필름 접착제의 정지부(stop)와 같은 몰드 정지부(1306)의 상방에 또한 위치한다. 몰드 정지부(1306)는 선택적이다. 플래시-방지 구조체(1116), 몰드 정지부(1306), 또는 이들의 조합체는 몰드 틀(1304)로부터의 힘을 완충하여 복합 인터포저(1102)에 가해지는 손상을 방지할 수 있다. 플래시-방지 구조체(1116) 및 몰드 정지부(1306)는 집적회로 패키지 시스템(100)의 조립 공정 중의 기울어짐으로 인한 공평면성 오차(coplanarity error)를 보상하기 위한 탄력적 성질을 가진다.
봉입체(1302)는 캐리어 스트립(1308) 상방에 형성되어, 도 11의 제1 집적회로 소자(1120), 수동 소자(1122), 및 복합 인터포저(1102)를 포함하는 복합 제2 집적회로 소자(1310)를 덮는다. 플래시-방지 구조체(1116)는 복합 인터포저(1102)의 접촉 패드(104) 상방으로 유입되는 몰드를 경감시키거나 제거한다.
또 다른 예로서, 몰드 틀(1304)은 선택적일 수 있다. 몰드 정지부(1306)는 댐-필(dam-and-fill) 방법과 같은 몰딩 공정 중에 댐으로서 작용하며, 이 경우에 액상 봉입 공정이 캐리어 스트립(1308) 상방에 적용되어, 수동 소자(1122), 복합 제2 집적회로 소자 구조체(1302) 및 전기 상호접속부(1118)를 덮는다. 플래시-방지 구조체(1116)도 몰딩 공정 중에 댐으로서 작용하여 복합 인터포저(1102)의 접촉 패드(104)를 노출시킬 수 있다.
플래시-방지 구조체(1116)도 선택적일 수 있다. 몰드 정지부(1306)와 플래시-방지 구조체(1116)가 존재하지 않으면, 몰드 틀(1304)은 점선으로 표시된 연장부(1314)를 포함한다. 연장부(1314)는 복합 인터포저(1102)의 접촉 패드(104) 상방에 봉입체(1302)가 형성되는 것을 방지한다.
봉입된 구조체는 파선(1316)의 위치에서 개별화되어, 예를 들면 도 2의 집적회로 패키지 시스템(100)과 도 4의 집적회로 패키지 시스템(300)을 형성할 수 있다.
도 14를 참조하면, 본 발명의 실시 형태에서 집적회로 패키지 시스템(100)을 제조하기 위한 집적회로 패키징 방법(1400)의 흐름도가 도시되어 있다. 방법(1400)은, 블록 1402에서 본드 패드와 접촉 패드를 구비하는 인터포저를 제공하는 단계; 블록 1404에서 인터포저를 캐리어 상방의 오프셋 위치에 장착하되, 인터포저의 노출 측부가 캐리어의 가장자리와 동일 평면에 있도록 하는 단계; 블록 1406에서 본드 패드와 캐리어 사이에 전기 상호접속부를 접속시키는 단계; 및 블록 1408에서 캐리어와 전기 상호접속부 상방에 패키지 봉입체를 형성하되, 인터포저의 접촉 패드와 노출 측부가 덮이지 않도록 하는 단계를 포함한다.
본 발명의 또 다른 중요한 특징은 비용 감소, 시스템 단순화 및 기능 향상의 시대적 경향을 유용하게 지지하고 제공한다는 점이다.
따라서, 본 발명의 이러한 특징과 그 밖의 유용한 특징은 기술 상태를 적어도 다음 수준으로 향상시킨다.
따라서, 본 발명의 집적회로 패키지 시스템 방법은, 이제까지 알려지지 않았고 이용 가능하지 않았던 중요한 해결안, 성능 및 기능적 특징을 제공하여, 회로 시스템의 수율을 향상시키고 신뢰성을 증가시키고 비용을 감소시킨다. 그에 따른 공정과 구성은, 간결하고 비용 효율적이고 복잡하지 않고 상당히 용도가 넓고 정확하고 감도가 우수하고 효과적이며, 편리하고 효율적이고 경제적인 제조, 응용 및 활용을 위하여 공지의 구성요소를 채용함으로써 구현될 수 있다.
최량의 특정 실시 형태와 함께 본 발명이 설명되었으며, 당해 분야의 기술자에게는 전술한 설명에 기초하여 여러 대체예, 수정예 및 변경예가 명백하다는 점을 이해하여야 한다. 따라서, 본 발명은 첨부된 청구범위 내에 속하는 그러한 대체예, 수정예 및 변경예를 모두 포함하는 것으로 의도된다. 본 명세서에 기재되거나 첨부 도면에 도시된 모든 사항들은 예시적이고 비제한적인 의미로 해석되어야 한다.
도 1은 본 발명의 제1 실시 형태에서의 집적회로 패키지 시스템의 평면도.
도 2는 도 1의 선 2-2에 따른 집적회로 패키지 시스템의 단면도.
도 3은 본 발명의 제2 실시 형태에서의 집적회로 패키지 시스템의 평면도.
도 4는 도 3의 선 4-4에 따른 집적회로 패키지 시스템의 단면도.
도 5는 본 발명의 제3 실시 형태에서의 집적회로 패키지 시스템의 평면도.
도 6은 도 5의 선 6-6에 따른 집적회로 패키지 시스템의 단면도.
도 7은 본 발명의 제4 실시 형태에서의 집적회로 패키지 시스템의 평면도.
도 8은 도 7의 선 8-8에 따른 집적회로 패키지 시스템의 단면도.
도 9는 본 발명의 제5 실시 형태에서의 집적회로 패키지 시스템의 평면도.
도 10은 도 9의 선 10-10에 따른 집적회로 패키지 시스템의 단면도.
도 11은 본 발명의 실시 형태에서의 제1 중간 집적회로 패키지 시스템의 평면도.
도 12는 본 발명의 실시 형태에서의 제2 중간 집적회로 패키지 시스템의 평면도.
도 13은 봉입체를 형성하는 단계에서의 도 11의 구조의 측면도.
도 14는 본 발명의 실시 형태에서 집적회로 패키지 시스템을 제조하기 위한 집적회로 패키징 방법의 흐름도.
<도면의 주요 부분에 대한 부호 설명>
100: 집적회로 패키지 시스템 102: 인터포저
104: 접촉 패드 106: 본드 패드
108: 캐리어 112: 노출 측부
114: 캐리어의 가장자리 116: 플래시-방지 구조체
118: 전기 상호접속부 120: 제1 집적회로 소자
122: 수동 소자 224: 제2 집적회로 소자
226: 접착제 230: 패키지 봉입체
232: 개방부 234: 외측 상호접속부
236: 장착 소자 1304: 몰드 틀
1306: 정지부 1314: 연장부

Claims (10)

  1. 본드 패드와 접촉 패드를 구비하는 인터포저를 제공하는 단계;
    인터포저를 캐리어 상방의 오프셋 위치에 장착하되, 인터포저의 노출 측부가 캐리어의 가장자리와 동일 평면에 있도록 하고, 인터포저의 비노출 측부는 캐리어의 내측 부분 상방에 존재하도록 인터포저를 장착하는 단계;
    본드 패드와 캐리어 사이에 전기 상호접속부를 접속시키는 단계; 및
    캐리어와 전기 상호접속부 상방에 패키지 봉입체를 형성하되, 인터포저의 접촉 패드와 노출 측부가 덮이지 않도록 봉입체를 형성하는 단계를
    포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  2. 제1항에 있어서,
    인터포저를 장착하는 단계는 인터포저를 구비하는 집적회로 소자를 장착하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  3. 제1항에 있어서,
    인터포저를 제공하는 단계는,
    인터포저를 구비하는 복합 인터포저를 제공하는 단계를 포함하고,
    캐리어 상방의 오프셋 위치에 인터포저를 장착하는 단계는,
    캐리어를 구비하는 복합 캐리어 상방에 인터포저를 구비하는 복합 인터포저를 장착하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  4. 제1항에 있어서,
    본드 패드 상방의 전기 상호접속부의 일부의 상방에 플래시-방지 구조체를 형성하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  5. 제1항에 있어서,
    캐리어 상방에 제1 집적회로 소자를 장착하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  6. 캐리어;
    본드 패드와 접촉 패드를 구비하고 캐리어 상방의 오프셋 위치에 있는 인터포저로서, 캐리어의 가장자리와 동일 평면에 있는 노출 측부를 구비하고, 캐리어의 내측 부분 상방에 비노출 측부를 구비하는 인터포저;
    본드 패드와 캐리어 사이의 전기 상호접속부; 및
    캐리어와 전기 상호접속부 상방의 패키지 봉입체로서, 인터포저의 접촉 패드와 노출 측부를 덮지 않는 패키지 봉입체를
    포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  7. 제6항에 있어서,
    인터포저는 집적회로 소자에 포함된 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제6항에 있어서,
    인터포저는 복합 인터포저에 포함되고,
    캐리어는, 캐리어 상방에 장착된 복합 인터포저를 구비하는 복합 캐리어에 포함된 것을 특징으로 하는 집적회로 패키지 시스템.
  9. 제6항에 있어서,
    본드 패드 상방의 전기 상호접속부의 상방에 플래시-방지 구조체를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  10. 제6항에 있어서,
    캐리어 상방에 제1 집적회로 소자를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
KR1020080115838A 2007-12-12 2008-11-20 오프셋 적층형 집적회로 패키지 시스템 KR101557089B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/954,603 US8084849B2 (en) 2007-12-12 2007-12-12 Integrated circuit package system with offset stacking
US11/954,603 2007-12-12

Publications (2)

Publication Number Publication Date
KR20090063088A KR20090063088A (ko) 2009-06-17
KR101557089B1 true KR101557089B1 (ko) 2015-10-02

Family

ID=40752109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080115838A KR101557089B1 (ko) 2007-12-12 2008-11-20 오프셋 적층형 집적회로 패키지 시스템

Country Status (3)

Country Link
US (1) US8084849B2 (ko)
KR (1) KR101557089B1 (ko)
TW (1) TWI397134B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781261B2 (en) * 2007-12-12 2010-08-24 Stats Chippac Ltd. Integrated circuit package system with offset stacking and anti-flash structure
US8536692B2 (en) * 2007-12-12 2013-09-17 Stats Chippac Ltd. Mountable integrated circuit package system with mountable integrated circuit die
US7985628B2 (en) * 2007-12-12 2011-07-26 Stats Chippac Ltd. Integrated circuit package system with interconnect lock
US20090243069A1 (en) * 2008-03-26 2009-10-01 Zigmund Ramirez Camacho Integrated circuit package system with redistribution
US9293385B2 (en) * 2008-07-30 2016-03-22 Stats Chippac Ltd. RDL patterning with package on package system
US8916452B2 (en) * 2008-11-23 2014-12-23 Stats Chippac, Ltd. Semiconductor device and method of forming WLCSP using wafer sections containing multiple die
US8987830B2 (en) 2010-01-12 2015-03-24 Marvell World Trade Ltd. Attaching passive components to a semiconductor package
US8547709B2 (en) * 2010-02-12 2013-10-01 Cyntec Co. Ltd. Electronic system with a composite substrate
US10163877B2 (en) * 2011-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. System in package process flow
CN105977223B (zh) * 2012-03-01 2018-11-27 日月光半导体制造股份有限公司 不规则形状的封装结构及其制造方法
KR101994930B1 (ko) * 2012-11-05 2019-07-01 삼성전자주식회사 일체형 단위 반도체 칩들을 갖는 반도체 패키지
TWI552293B (zh) * 2014-09-26 2016-10-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US10178786B2 (en) 2015-05-04 2019-01-08 Honeywell International Inc. Circuit packages including modules that include at least one integrated circuit
US9741644B2 (en) 2015-05-04 2017-08-22 Honeywell International Inc. Stacking arrangement for integration of multiple integrated circuits
TWI614855B (zh) * 2016-11-25 2018-02-11 鈺橋半導體股份有限公司 具有電磁屏蔽及散熱特性之半導體組體及製作方法
US20210118838A1 (en) * 2019-10-16 2021-04-22 Nanya Technology Corporation Chip-package device
US11443997B2 (en) * 2020-07-20 2022-09-13 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5333505A (en) * 1992-01-13 1994-08-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor pressure sensor for use at high temperature and pressure and method of manufacturing same
FR2694840B1 (fr) * 1992-08-13 1994-09-09 Commissariat Energie Atomique Module multi-puces à trois dimensions.
US6727579B1 (en) * 1994-11-16 2004-04-27 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US5866953A (en) * 1996-05-24 1999-02-02 Micron Technology, Inc. Packaged die on PCB with heat sink encapsulant
US6117705A (en) * 1997-04-18 2000-09-12 Amkor Technology, Inc. Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate
US5950070A (en) * 1997-05-15 1999-09-07 Kulicke & Soffa Investments Method of forming a chip scale package, and a tool used in forming the chip scale package
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6043109A (en) * 1999-02-09 2000-03-28 United Microelectronics Corp. Method of fabricating wafer-level package
US6291884B1 (en) * 1999-11-09 2001-09-18 Amkor Technology, Inc. Chip-size semiconductor packages
JP2001141411A (ja) * 1999-11-12 2001-05-25 Sony Corp 指紋認識用半導体装置
JP2001203318A (ja) * 1999-12-17 2001-07-27 Texas Instr Inc <Ti> 複数のフリップチップを備えた半導体アセンブリ
US6401545B1 (en) * 2000-01-25 2002-06-11 Motorola, Inc. Micro electro-mechanical system sensor with selective encapsulation and method therefor
US6492726B1 (en) * 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
KR100411811B1 (ko) * 2001-04-02 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6653723B2 (en) * 2002-03-09 2003-11-25 Fujitsu Limited System for providing an open-cavity low profile encapsulated semiconductor package
JP3679786B2 (ja) * 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US6861288B2 (en) * 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
US6987058B2 (en) * 2003-03-18 2006-01-17 Micron Technology, Inc. Methods for underfilling and encapsulating semiconductor device assemblies with a single dielectric material
TWI311353B (en) * 2003-04-18 2009-06-21 Advanced Semiconductor Eng Stacked chip package structure
KR100604821B1 (ko) * 2003-06-30 2006-07-26 삼성전자주식회사 적층형 볼 그리드 어레이 패키지 및 그 제조방법
KR100574947B1 (ko) * 2003-08-20 2006-05-02 삼성전자주식회사 Ｂｇａ 패키지, 그 제조방법 및 ｂｇａ 패키지 적층 구조
KR100546374B1 (ko) * 2003-08-28 2006-01-26 삼성전자주식회사 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
US7045888B2 (en) * 2004-06-29 2006-05-16 Macronix International Co., Ltd. Ultra thin dual chip image sensor package structure and method for fabrication
JP4443334B2 (ja) * 2004-07-16 2010-03-31 Ｔｏｗａ株式会社 半導体素子の樹脂封止成形方法
US7276393B2 (en) * 2004-08-26 2007-10-02 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US8324725B2 (en) * 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
TWI251886B (en) * 2004-11-03 2006-03-21 Advanced Semiconductor Eng Sensor chip for defining molding exposed region and method for manufacturing the same
JP2006278726A (ja) * 2005-03-29 2006-10-12 Sharp Corp 半導体装置モジュール及び半導体装置モジュールの製造方法
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7746656B2 (en) * 2005-05-16 2010-06-29 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US7518224B2 (en) * 2005-05-16 2009-04-14 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US7489022B2 (en) * 2005-08-02 2009-02-10 Viasat, Inc. Radio frequency over-molded leadframe package
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) * 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
TWI292617B (en) * 2006-02-03 2008-01-11 Siliconware Precision Industries Co Ltd Stacked semiconductor structure and fabrication method thereof
US8704349B2 (en) * 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7288835B2 (en) * 2006-03-17 2007-10-30 Stats Chippac Ltd. Integrated circuit package-in-package system
US7501697B2 (en) * 2006-03-17 2009-03-10 Stats Chippac Ltd. Integrated circuit package system
US7420269B2 (en) * 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
TWI309079B (en) * 2006-04-21 2009-04-21 Advanced Semiconductor Eng Stackable semiconductor package
TWI339436B (en) * 2006-05-30 2011-03-21 Advanced Semiconductor Eng Stackable semiconductor package
TWI298198B (en) * 2006-05-30 2008-06-21 Advanced Semiconductor Eng Stackable semiconductor package
US7468556B2 (en) * 2006-06-19 2008-12-23 Lv Sensors, Inc. Packaging of hybrid integrated circuits
US7535086B2 (en) * 2006-08-03 2009-05-19 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
US8198735B2 (en) * 2006-12-31 2012-06-12 Stats Chippac Ltd. Integrated circuit package with molded cavity
US7915724B2 (en) * 2007-09-28 2011-03-29 Stats Chippac Ltd. Integrated circuit packaging system with base structure device
US7985628B2 (en) * 2007-12-12 2011-07-26 Stats Chippac Ltd. Integrated circuit package system with interconnect lock
US7781261B2 (en) * 2007-12-12 2010-08-24 Stats Chippac Ltd. Integrated circuit package system with offset stacking and anti-flash structure
US8536692B2 (en) * 2007-12-12 2013-09-17 Stats Chippac Ltd. Mountable integrated circuit package system with mountable integrated circuit die

Also Published As

Publication number Publication date
US20090152692A1 (en) 2009-06-18
TW200933763A (en) 2009-08-01
KR20090063088A (ko) 2009-06-17
TWI397134B (zh) 2013-05-21
US8084849B2 (en) 2011-12-27

Similar Documents

Publication Publication Date Title
KR101557089B1 (ko) 오프셋 적층형 집적회로 패키지 시스템
US7659609B2 (en) Integrated circuit package-in-package system with carrier interposer
KR101572620B1 (ko) 실장식 집적 회로 다이를 구비한 실장식 집적 회로 패키지 시스템
US7859098B2 (en) Embedded integrated circuit package system
US9230898B2 (en) Integrated circuit packaging system with package-on-package and method of manufacture thereof
KR101476385B1 (ko) 접착성 스페이싱 구조들을 갖는 마운트가능한 집적회로패키지-인-패키지 시스템
US8546929B2 (en) Embedded integrated circuit package-on-package system
KR101424777B1 (ko) 집적 회로 패키지 시스템
KR101130330B1 (ko) 오프셋 집적 회로 패키지-온-패키지 적층 시스템
KR101567943B1 (ko) 적층 인터포저를 구비한 실장식 집적 회로 패키지 시스템
US7781261B2 (en) Integrated circuit package system with offset stacking and anti-flash structure
US7741707B2 (en) Stackable integrated circuit package system
US7986043B2 (en) Integrated circuit package on package system
US7566966B2 (en) Integrated circuit package-on-package system with anti-mold flash feature
US7985628B2 (en) Integrated circuit package system with interconnect lock
KR20090056813A (ko) 적층 비아 상호접속부를 구비하는 집적회로 패키지-온-패키지 시스템
KR20060118363A (ko) 오프셋 집적 회로 패키지-온-패키지 적층 시스템
KR101691566B1 (ko) 매입형 상호접속체를 구비하는 보강 봉입체를 포함하는 집적회로 패키징 시스템 및 그 제조 방법
US7750451B2 (en) Multi-chip package system with multiple substrates
US20080315406A1 (en) Integrated circuit package system with cavity substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180906

Year of fee payment: 4