KR20140100511A - 이방 도전성 필름 부착 반도체칩, 이방 도전성 필름 부착 반도체 웨이퍼, 및 반도체 장치 - Google Patents

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semiconductor chip
conductive particles
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히데아키 다마야
아키라 오타니
도키히로 네마츠
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아사히 가세이 이-매터리얼즈 가부시키가이샤
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    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29311—Tin [Sn] as principal constituent
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    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29316—Lead [Pb] as principal constituent
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    • H01L2224/29317—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29318—Zinc [Zn] as principal constituent
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    • H01L2224/29317—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29324—Aluminium [Al] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29355—Nickel [Ni] as principal constituent
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    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29363—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29364—Palladium [Pd] as principal constituent
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Abstract

본 발명은, 접속 전에 접속부의 검사가 가능하여, 접속에 기여하는 도전성 입자수를 예측하는 것이 가능하고, 또한 접속시의 얼라인먼트 마크의 인식성이 우수한 이방 도전성 필름 부착 반도체칩 또는 웨이퍼를 제공한다. 한쪽면에 복수의 회로 전극을 갖는 반도체칩 또는 웨이퍼와, 상기 회로 전극을 덮는 이방 도전성 필름을 갖는 이방 도전성 필름 부착 반도체칩 또는 웨이퍼로서, 상기 이방 도전성 필름은 절연성 수지 성분과 도전성 입자를 포함하며, 상기 이방 도전성 필름에 포함되는 전체 도전성 입자수의 60% 이상이, 상기 회로 전극의 평균 높이보다 상기 이방 도전성 필름의 표면측에 존재하는 것을 특징으로 하는, 상기 이방 도전성 필름 부착 반도체칩 또는 웨이퍼.

Description

이방 도전성 필름 부착 반도체칩, 이방 도전성 필름 부착 반도체 웨이퍼, 및 반도체 장치{SEMICONDUCTOR CHIP WITH ATTACHED ANISOTROPIC ELECTROCONDUCTIVE FILM, SEMICONDUCTOR WAFER WITH ATTACHED ANISOTROPIC ELECTROCONDUCTIVE FILM, AND SEMICONDUCTOR DEVICE}
본 발명은 반도체칩의 전극과 마주 대하는 회로 기판 위의 전극끼리를 전기적으로 접속하기 위한, 이방 도전성 필름을 미리 반도체칩에 구비한 이방 도전성 필름 부착 반도체칩, 마주 대하는 회로 기판의 전극끼리를 전기적으로 접속하기 위해서 이용하는 반도체칩 제조용의, 이방 도전성 필름 부착 반도체 웨이퍼, 및 반도체칩의 전극과 마주 대하는 회로 기판 위의 전극끼리가 접착제에 의해 전기적으로 접속된 반도체 장치에 관한 것이다.
이방 도전성 필름은, 절연성 접착제 중에 도전성 입자를 분산시킨 필름으로, 반도체칩 전극과 마주 대하는 회로 기판 전극과의 사이의 접속에 이용되고 있다. 이방 도전성 필름은, 예를 들면 유기 기판과 반도체칩, 유리 기판과 반도체칩의 접속용으로서, 주로 평판 디스플레이 분야에서 광범위하게 이용되고 있다.
그런데, 반도체칩에서는, 고집적화, 고주파수화가 진행되어, 종래의 유기 기판 위에 실장하는 방법 외에도, 배선 길이를 짧게 하는 것이 가능한 이방 도전성 필름을 이용한 반도체칩의 적층화 접속이나, 인터포저에 대한 접속에 대한 요구가 높아지고 있다.
지금까지, 반도체칩 전극과 같은 미세 회로를 접속하기 위한 이방 도전성 필름에 대해서, 단락 방지를 위해, 도전성 입자의 표면을 전기 절연 수지로 피복하는 방법(이하의 특허문헌 1 참조), 도전성 입자를 포함하는 층과 포함하지 않는 층을 적층하여, 인접하는 회로 사이의 단락을 방지하는 방법(이하의 특허문헌 2, 3 참조) 등이 공지된 것이다. 또한, 도전성 입자를 단층에 배열하여, 이방 도전성 필름 중의 도전성 입자를 감소시켜, 접속-절연의 균형화를 도모하는 방법도 공지된 것이다(이하의 특허문헌 4 참조). 또한 반도체칩의 접속 전극면에 접속 단자 표면이 나오도록 절연성 수지층을 형성하여, 마주 대하는 전극에 압착하는 방법(이하의 특허문헌 5 내지 7 참조), 반도체칩의 접속 단자면에 접속 단자 표면이 나오도록 절연성 접착층을 형성하여, 대략 1층의 이방 도전성 필름을 첩부한 전극에 압착하는 방법(이하의 특허문헌 8 참조), 이방 도전성 필름에 반도체칩을 라미네이트한 후, 박리하여 이방 도전성 필름을 전사한 반도체칩을 형성·압착하는 방법(이하의 특허문헌 9, 10 참조)도 공지된 것이다. 또한, 반도체 웨이퍼에 스핀 코팅에 의해 이방 도전성 접착제층을 형성하고, 이어서 웨이퍼를 다이싱하여 개개의 칩으로 분할하는 방법도 제안되어 있다(이하의 특허문헌 11 참조).
일본 특허 공개 (평)3-112011호 공보 일본 특허 공개 (평)6-60712호 공보 일본 특허 공개 (평)6-45024호 공보 국제 공개 제2005/054388호 공보 일본 특허 공개 제2004-315688호 공보 일본 특허 공개 제2008-133423호 공보 일본 특허 공개 제2011-174010호 공보 일본 특허 공개 제2009-147231호 공보 일본 특허 공개 제2007-158367호 공보 일본 특허 공개 제2006-287269호 공보 일본 특허 공개 (평)9-36143호 공보
상기한 종래 기술이 있지만, 이방 도전성 필름을 이용하는 공지된 방법의 경우, 접속부의 도전성 입자수, 이상 등을 접속 전에 검사하는 것은 곤란하다. 또한, 접속시에 도전성 입자의 이동이 생기기 때문에, 접속에 기여하는 도전성 입자수를 미리 예측하는 것이 곤란하다. 접속에 기여하는 도전성 입자수가 적으면, 접속시의 저항치가 높아져서, 접속 후의 반도체 장치의 발열량이 커지는 문제가 있다.
또한, 반도체칩에 도전성 입자가 없는 절연성 접착제층만을 형성하는 경우, 마주 대하는 전극에 압착했을 때, 전극 위의 절연성 수지가 남기 쉽거나, 또는 전극 높이 편차의 영향으로 접속 저항이 불안정하게 되어, 접속 신뢰성의 점에서도 문제가 있다.
또한, 반도체칩 위에 이방 도전성 필름을 첩부하는 방법에서는, 미소 크기의 전극을 고접속 신뢰성으로 접속하기 위해서, 도전성 입자의 배합량을 많게 할 필요가 있고, 그때에 반도체칩 면의 얼라인먼트 마크가 판독 곤란하여 위치 결정을 할 수 없다는 문제가 있다.
이러한 상황 하에서, 본 발명이 해결하려고 하는 과제는, 접속 전에 접속부의 검사가 가능하여, 접속에 기여하는 도전성 입자수를 예측하는 것이 가능하고, 또한 접속시의 얼라인먼트 마크의 인식성이 우수한 이방 도전성 필름 부착 반도체칩을 제공하는 것이다.
또한, 다이싱 전에 접속부의 검사가 가능한 이방 도전성 필름 부착 반도체 웨이퍼를 제공하는 것으로, 상기 이방 도전성 필름 부착 반도체 웨이퍼를 다이싱함으로써, 접속에 기여하는 도전성 입자수를 예측하는 것이 가능하고, 또한 접속시의 얼라인먼트 마크의 인식성이 우수한 이방 도전성 필름 부착 반도체칩의 제조 방법을 제공하는 것이다.
본 발명자들은, 상기 과제를 해결하기 위해 예의 연구하여 실험을 거듭한 결과, 특정한 구조를 갖는 이방 도전성 필름 부착 반도체칩 또는 웨이퍼를 이용함으로써 상기 과제를 해결할 수 있음을 발견하고, 본 발명을 완성하기에 이르렀다.
즉, 본 발명은 하기한 바와 같은 것이다.
[1] 한쪽면에 복수의 회로 전극을 갖는 반도체칩과, 상기 회로 전극을 덮는 이방 도전성 필름을 갖는 이방 도전성 필름 부착 반도체칩으로서, 상기 이방 도전성 필름은 절연성 수지 성분과 도전성 입자를 포함하며, 상기 이방 도전성 필름에 포함되는 전체 도전성 입자수의 60% 이상이, 상기 회로 전극의 평균 높이 보다 상기 이방 도전성 필름의 표면측에 존재하는 것을 특징으로 하는, 상기 이방 도전성 필름 부착 반도체칩.
[2] 상기 이방 도전성 필름의, 상기 회로 전극의 평균 높이보다 표면측에 있는 절연성 수지 성분의 높이가, 상기 도전성 입자의 평균 직경의 1.0배 내지 2.0배인, 상기 [1]에 기재된 이방 도전성 필름 부착 반도체칩.
[3] 상기 이방 도전성 필름이 상기 회로 전극을 덮는 절연성 접착제층과 도전성 입자층을 갖고, 상기 도전성 입자층은 절연성 수지 중에 상기 도전성 입자가 대략 평면상으로 1층 분산 배열하고 있는, 상기 [1] 또는 [2]에 기재된 이방 도전성 필름 부착 반도체칩.
[4] 상기 절연성 접착제층의 수지 성분의 점도가 20℃ 내지 100℃의 온도 범위에서 상기 도전성 입자층의 절연성 수지의 점도보다 낮은, 상기 [3]에 기재된 이방 도전성 필름 부착 반도체칩.
[5] 상기 도전성 입자층의 절연성 수지의 두께가 상기 도전성 입자의 평균 직경의 0.4 내지 2.0배인, 상기 [3] 또는 [4]에 기재된 이방 도전성 필름 부착 반도체칩.
[6] 상기 도전성 입자층 중의 전체 도전성 입자수의 90% 이상이 단독으로 존재하고, 인접하는 도전성 입자 사이의 평균 입자간 거리가 상기 도전성 입자의 평균 직경의 1.0 내지 20배인, 상기 [3] 내지 [5] 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체칩.
[7] 상기 전체 도전성 입자수의 70% 이상이 상기 이방 도전성 필름의 표면에서 그 일부를 노출하고 있는, 상기 [1] 내지 [6] 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체칩.
[8] 상기 도전성 입자는 평균 직경 2 내지 50㎛의 대략 구상의 입자이며, 플라스틱제의 입자에 금속 피복한 입자, 금속 입자, 합금 입자, 및 금속제의 입자 또는 합금제의 입자에 금속 또는 합금을 피복한 입자로 이루어지는 군에서 선택되는, 상기 [1] 내지 [7] 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체칩.
[9] 상기 반도체칩의 외형으로부터의 상기 이방 도전성 필름의 최대 돌출 길이가 50㎛ 이하인, 상기 [1] 내지 [8] 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체칩.
[10] 이하의 공정:
지지체, 도전성 입자가 단면 두께 방향에서 지지체측으로 편재되어 있는 이방 도전성 필름층의 순으로 적층하여 이루어지는 적층체에, 한쪽면에 복수의 회로 전극을 갖는 반도체칩의 상기 회로 전극면을 라미네이트하는 공정, 및
상기 라미네이트한 이 반도체칩을 상기 이방 도전성 필름층과 함께 상기 지지체로부터 박리하는 공정
을 포함하는, 상기 [1]에 기재된 이방 도전성 필름 부착 반도체칩의 제조 방법.
[11] 상기 이방 도전성 필름층이 절연성 접착제층과 도전성 입자층을 갖고, 상기 도전성 입자층은 절연성 수지 중에 상기 도전성 입자가 대략 평면상으로 1층 분산 배열하고 있는, 상기 [10]에 기재된 방법.
[12] 이하의 공정:
한쪽면에 복수의 회로 전극을 갖는 반도체칩의 회로 전극면에 절연성 접착제를 충전하는 공정,
얻어진 절연성 접착제층 부착 반도체칩에, 지지체 위에 형성되며, 절연성 수지 중에 도전성 입자가 대략 평면상으로 1층 분산 배열한 도전성 입자층을 라미네이트하는 공정,
상기 절연성 접착제층 부착 반도체칩을 상기 도전성 입자층과 함께 상기 지지체로부터 박리하는 공정
을 포함하는, 상기 [3]에 기재된 이방 도전성 필름 부착 반도체칩의 제조 방법.
[13] 이하의 공정:
한쪽면에 복수의 회로 전극을 갖는 반도체칩의 회로 전극면에 절연성 접착제를 충전하는 공정,
얻어진 절연성 접착제층 부착 반도체칩에, 지지체 위에 적층한 점착제층 위에 분산 배열되어 형성된 도전성 입자를 라미네이트하는 공정,
상기 절연성 접착제층 부착 반도체칩을 상기 도전성 입자와 함께 상기 지지체 위에 적층한 점착제층으로부터 박리하는 공정
을 포함하는, 상기 [3]에 기재된 이방 도전성 필름 부착 반도체칩의 제조 방법.
[14] 상기 라미네이트하는 공정에서, 20℃ 내지 100℃에서 진공 라미네이트하는, 상기 [10] 내지 [13] 중 어느 한 항에 기재된 방법.
[15] 상기 [1] 내지 [9] 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체칩의 회로 전극을, 대응하는 접속 전극을 갖는 회로 기판과, 위치 정렬하여 열압착하는 공정을 포함하는, 반도체 장치의 제조 방법.
[16] 상기 열압착하는 공정 전에, 상기 회로 전극 위의 도전성 입자수를 육안 검사하는 공정을 포함하는, 상기 [15]에 기재된 방법.
[17] 상기 열압착 후의 상기 접속 전극 위의 단위 면적당 도전성 입자수가, 상기 회로 전극 이외의 부분의 단위 면적당 도전성 입자수의 65% 이상인, 상기 [15] 또는 [16]에 기재된 방법에 의해 제조된 반도체 장치.
[18] 한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼와, 상기 회로 전극을 덮는 이방 도전성 필름을 갖는 이방 도전성 필름 부착 반도체 웨이퍼로서, 상기 이방 도전성 필름은 절연성 수지 성분과 도전성 입자를 포함하며, 상기 이방 도전성 필름에 포함되는 전체 도전성 입자수의 60% 이상이, 상기 회로 전극의 평균 높이보다 상기 이방 도전성 필름의 표면측에 존재하는 것을 특징으로 하는, 상기 이방 도전성 필름 부착 반도체 웨이퍼.
[19] 상기 이방 도전성 필름의, 상기 회로 전극의 평균 높이보다 표면측에 있는 절연성 수지 성분의 높이가, 상기 도전성 입자의 평균 직경의 1.0배 내지 2.0배인, 상기 [18]에 기재된 이방 도전성 필름 부착 반도체 웨이퍼.
[20] 상기 이방 도전성 필름이 상기 회로 전극을 덮는 절연성 접착제층과 도전성 입자층을 갖고, 상기 도전성 입자층은 절연성 수지 중에 상기 도전성 입자가 대략 평면상으로 1층 분산 배열하고 있는, 상기 [18] 또는 [19]에 기재된 이방 도전성 필름 부착 반도체 웨이퍼.
[21] 상기 절연성 접착제층의 수지 성분의 점도가 20℃ 내지 100℃의 온도 범위에서 상기 도전성 입자층의 절연성 수지의 점도보다 낮은, 상기 [20]에 기재된 이방 도전성 필름 부착 반도체 웨이퍼.
[22] 상기 도전성 입자층의 절연성 수지의 두께가 상기 도전성 입자의 평균 직경의 0.4 내지 2.0배인, 상기 [20] 또는 [21]에 기재된 이방 도전성 필름 부착 반도체 웨이퍼.
[23] 상기 도전성 입자층 중의 전체 도전성 입자수의 90% 이상이 단독으로 존재하고, 인접하는 도전성 입자 사이의 평균 입자간 거리가 상기 도전성 입자의 평균 직경의 1.0 내지 20배인, 상기 [20] 내지 [22] 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체 웨이퍼.
[24] 상기 전체 도전성 입자수의 70% 이상이 상기 이방 도전성 필름의 표면에서 그 일부를 노출하고 있는, 상기 [18] 내지 [23] 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체 웨이퍼.
[25] 상기 도전성 입자는 평균 직경 2 내지 50㎛의 대략 구상의 입자이며, 플라스틱제의 입자에 금속 피복한 입자, 금속 입자, 합금 입자, 및 금속제의 입자 또는 합금제의 입자에 금속 또는 합금을 피복한 입자로 이루어지는 군에서 선택되는, 상기 [18] 내지 [24] 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체 웨이퍼.
[26] 이하의 공정:
지지체, 도전성 입자가 단면 두께 방향에서 지지체측으로 편재되어 있는 이방 도전성 필름층의 순으로 적층하여 이루어지는 적층체에, 한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼의 상기 회로 전극면을 라미네이트하는 공정, 및
상기 라미네이트한 이 반도체 웨이퍼를 상기 이방 도전성 필름층과 함께 상기 지지체로부터 박리하는 공정
을 포함하는, 상기 [18]에 기재된 이방 도전성 필름 부착 반도체 웨이퍼의 제조 방법.
[27] 상기 이방 도전성 필름층이 절연성 접착제층과 도전성 입자층을 갖고, 상기 도전성 입자층은 절연성 수지 중에 상기 도전성 입자가 대략 평면상으로 1층 분산 배열하고 있는, 상기 [26]에 기재된 방법.
[28] 이하의 공정:
한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼의 회로 전극면에 절연성 접착제를 충전하는 공정,
얻어진 절연성 접착제층 부착 반도체 웨이퍼에, 지지체 위에 형성되며, 절연성 수지 중에 도전성 입자가 대략 평면상으로 1층 분산 배열한 도전성 입자층을 라미네이트하는 공정,
상기 절연성 접착제층 부착 반도체 웨이퍼를 상기 도전성 입자층과 함께 상기 지지체로부터 박리하는 공정
을 포함하는, 상기 [20]에 기재된 이방 도전성 필름 부착 반도체 웨이퍼의 제조 방법.
[29] 이하의 공정:
한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼의 회로 전극면에 절연성 접착제를 충전하는 공정,
얻어진 절연성 접착제층 부착 반도체 웨이퍼에, 지지체 위에 적층한 점착제층 위에 분산 배열하여 형성된 도전성 입자를 라미네이트하는 공정,
상기 절연성 접착제층 부착 반도체 웨이퍼를 상기 도전성 입자와 함께, 상기 지지체 위에 적층한 점착제층으로부터 박리하는 공정
을 포함하는, 상기 [20]에 기재된 이방 도전성 필름 부착 반도체 웨이퍼의 제조 방법.
[30] 상기 라미네이트하는 공정에서, 20℃ 내지 100℃에서 진공 라미네이트하는, 상기 [26] 내지 [29] 중 어느 한 항에 기재된 방법.
[31] 상기 [18] 내지 [25] 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체 웨이퍼를 다이싱하는 공정을 포함하는, 이방 도전성 필름 부착 반도체칩의 제조 방법.
[32] 상기 이방 도전성 필름 부착 반도체 웨이퍼를 다이싱하는 공정 전에, 상기 회로 전극 위의 도전성 입자수를 육안 검사하는 공정을 포함하는, 상기 [31]에 기재된 방법.
[33] 한쪽면에 복수의 회로 전극을 갖는 반도체칩과, 상기 회로 전극에 대응하는 접속 전극을 갖는 회로 기판과, 접착제를 포함하는 반도체 장치로서, 상기 접착제는 절연성 수지와 도전성 입자를 포함하고, 이 반도체칩과 상기 회로 기판 사이에 배치되고, 이 반도체칩 위의 거리가 가장 짧은 회로 전극 사이의 두께 방향으로 절단한 단면에서의 가장 반도체칩에 가까운 도전성 입자와 가장 반도체칩에서 먼 도전성 입자의 두께 방향의 입자간 거리가, 상기 도전성 입자의 평균 직경의 1배 이하인, 반도체 장치.
[34] 상기 도전성 입자는 평균 직경 2 내지 50㎛의 대략 구상의 입자이며, 플라스틱제의 입자에 금속 피복한 입자, 금속 입자, 합금 입자, 및 금속제의 입자 또는 합금제의 입자에 금속 또는 합금을 피복한 입자로 이루어지는 군에서 선택되는, 상기 [33]에 기재된 반도체 장치.
[35] 상기 반도체칩의 외형으로부터의 상기 접착제의 최대 돌출 길이가 50㎛ 이하인, 상기 [33] 또는 [34]에 기재된 반도체 장치.
[36] 상기 열압착 후의 상기 접속 전극 위의 단위 면적당 도전성 입자수가, 상기 회로 전극 이외의 부분의 단위 면적당 도전성 입자수의 65% 이상인, 상기 [33] 내지 [35] 중 어느 한 항에 기재된 반도체 장치.
본 발명에 따른 이방 도전성 필름 부착 반도체칩 또는 웨이퍼는, 접속 전에 접속부의 검사가 가능하여, 접속에 기여하는 도전성 입자수를 예측하는 것이 가능하고, 또한 접속시의 얼라인먼트 마크의 인식성이 우수하다.
도 1은 본 실시 형태에 따른 이방 도전성 필름 부착 반도체칩의 일례를 도시하는 단면도이다.
도 2는 본 실시 형태에 따른 이방 도전성 필름 부착 반도체칩(도전성 입자층/절연성 접착제층을 포함하는 구조)의 일례를 도시하는 단면도이다.
도 3은 본 실시 형태에 따른 이방 도전성 필름 부착 반도체칩의 제조 방법(방법 1)의 일례를 도시한 개략도이다. (a)는 지지체, 도전성 입자가 단면 두께 방향에서 지지체측으로 편재되어 있는 이방 도전성 필름층의 순으로 적층하여 이루어지는 적층체에, 한쪽면에 복수의 회로 전극을 갖는 반도체칩의 상기 회로 전극면을 라미네이트하는 공정을 나타낸다. (b)는 상기 라미네이트한 이 반도체칩을 상기 이방 도전성 필름층과 함께 상기 지지체로부터 박리하는 공정을 나타낸다.
도 4는 본 실시 형태에 따른 이방 도전성 필름 부착 반도체칩의 제조 방법(방법 2)의 일례를 도시한 개략도이다. (a)는 한쪽면에 복수의 회로 전극을 갖는 반도체칩의 회로 전극면에 절연성 접착제를 충전하는 공정을 나타낸다. (b)는 얻어진 절연성 접착제층 부착 반도체칩에, 지지체 위에 형성되며, 절연성 수지 중에 도전성 입자가 대략 평면상으로 1층 분산된 도전성 입자층을 라미네이트하는 공정을 나타낸다.
도 5는 본 실시 형태에 따른 이방 도전성 필름 부착 반도체칩의 제조 방법(방법 3)의 일례를 도시한 개략도이다. (a)는 한쪽면에 복수의 회로 전극을 갖는 반도체칩의 회로 전극면에 절연성 접착제를 충전하는 공정을 나타낸다. (b)는 얻어진 절연성 접착제층 부착 반도체칩에, 지지체 위에 적층한 점착제층 위에 분산 배열하여 형성된 도전성 입자를 라미네이트하는 공정을 나타낸다.
도 6은 본 실시 형태에 따른 이방 도전성 필름 부착 반도체 웨이퍼의 일례를 도시하는 단면도이다.
도 7은 본 실시 형태에 따른 이방 도전성 필름 부착 반도체 웨이퍼(도전성 입자층/절연성 접착제층을 포함하는 구조)의 일례를 도시하는 단면도이다.
도 8은 본 실시 형태에 따른 이방 도전성 필름 부착 반도체 웨이퍼의 제조 방법(방법 1)의 일례를 도시한 개략도이다. (a)는 지지체, 도전성 입자가 단면두께 방향에서 지지체측으로 편재되어 있는 이방 도전성 필름층의 순으로 적층하여 이루어지는 적층체에, 한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼의 상기 회로 전극면을 라미네이트하는 공정을 나타낸다. (b)는 상기 라미네이트한 이 반도체 웨이퍼를 상기 이방 도전성 필름층과 함께 상기 지지체로부터 박리하는 공정을 나타낸다.
도 9는 본 실시 형태에 따른 이방 도전성 필름 부착 반도체 웨이퍼의 제조 방법(방법 2)의 일례를 도시한 개략도이다. (a)는 한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼의 회로 전극면에 절연성 접착제를 충전하는 공정을 나타낸다. (b)는 얻어진 절연성 접착제층 부착 반도체 웨이퍼에, 지지체 위에 형성되며, 절연성 수지 중에 도전성 입자가 대략 평면상으로 1층 분산된 도전성 입자층을 라미네이트하는 공정을 나타낸다.
도 10은 본 실시 형태에 따른 이방 도전성 필름 부착 반도체 웨이퍼의 제조 방법(방법 3)의 일례를 도시한 개략도이다. (a)는 한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼의 회로 전극면에 절연성 접착제를 충전하는 공정을 나타낸다. (b)는 얻어진 절연성 접착제층 부착 반도체 웨이퍼에, 지지체 위에 적층한 점착제층 위에 분산 배열하여 형성된 도전성 입자를 라미네이트하는 공정을 나타낸다.
도 11은 본 실시 형태에 따른 반도체 장치의 일례를 도시하는 단면도이다.
이하, 본 발명을 실시하기 위한 구체적인 내용(이하, 「실시 형태」라고 약기함)에 대해서 상세히 설명한다. 또한, 본 발명은 이하의 실시 형태에 한정되는 것은 아니며, 그 요지의 범위 내에서 다양하게 변형하여 실시할 수 있다.
본 실시 형태의 이방 도전성 필름 부착 반도체칩은, 한쪽면(주면의 적어도 한쪽)에 회로 전극을 복수 갖고 있는 반도체칩과, 회로 전극을 덮는 이방 도전성 필름을 갖는다(도 1 참조).
본 실시 형태에서, 이방 도전성 필름은, 절연성 수지 성분과 도전성 입자를 포함하고, 상기 도전성 입자는 단면 두께 방향으로 편재되어 있다. 구체적으로는, 반도체칩의 회로 전극의 평균 높이보다 상기 이방 도전성 필름의 표면측에, 전체 도전성 입자수의 60% 이상이, 바람직하게는 70% 이상이, 보다 바람직하게는 80% 이상이, 더욱 바람직하게는 90% 이상이 존재한다. 여기서, 회로 전극의 평균 높이란, 반도체칩 단면에서 회로 전극이 배치되어 있지 않은 부분을 기준으로 한, 각 회로 전극의 높이의 평균을 가리킨다. 이방 도전성 필름의 표면측이란, 이방 도전성 필름 단면에서 반도체칩에 접하고 있는 측과 반대의 측을 가리킨다. 반도체칩의 회로 전극의 평균 높이보다 상기 이방 도전성 필름의 표면측에 전체 도전성 입자수의 60% 이상이 존재하면, 접속 저항이 안정화되는 점에서 바람직하다.
이방 도전성 필름의 절연성 수지 성분에는, 경화성 수지나 경화제를 포함할 수도 있다.
도전성 입자로서는, 금속 입자, 플라스틱제의 입자에 금속 박막을 피복한 입자를 사용할 수 있다. 금속 입자로서는, 예를 들면 금, 은, 구리, 니켈, 알루미늄, 아연, 주석, 납, 인듐, 팔라듐 등의 단체나, 2종 이상의 이들 금속이 층상 또는 경사상으로 조합되어 있는 입자, 또는 2종 이상의 조합에 의한 합금, 땜납 등을 들 수 있다. 융점이 150℃ 이상 500℃ 이하의 합금 입자, 땜납 입자를 이용하는 경우에는, 미리 입자 표면에 플럭스 등을 피복해 두는 것이 바람직하다. 플럭스를 이용함으로써, 표면의 산화물 등을 제거할 수 있다. 플럭스로서는, 아비에트산 등의 지방산을 사용할 수 있다.
플라스틱제의 입자에 금속 박막을 피복한 입자로서는, 에폭시 수지, 스티렌 수지, 실리콘 수지, 아크릴 수지, 폴리올레핀 수지, 멜라민 수지, 벤조구아나민 수지, 우레탄 수지, 페놀 수지, 폴리에스테르 수지, 디비닐벤젠 수지, NBR, SBR 등의 중합체에서 선택되는 1종 또는 2종 이상의 조합에, 도금 등에 의해 금속 피복한 입자가 예시된다. 금속 박막의 두께로서는, 0.005㎛ 이상 1㎛ 이하의 범위가, 접속 안정성과 입자의 응집성의 관점에서 바람직하다. 이러한 도전성 입자의 표면을 또한 절연 피복한 입자나 미소 돌기를 표면에 형성한 별사탕형의 입자도 사용할 수 있다.
도전성 입자로서는, 구상의 것을 이용하는 것이 바람직하고, 그 경우 진구에 가까운 것이 보다 바람직하다. 장축에 대한 단축의 비는, 0.5 이상이 바람직하고, 0.7 이상이 보다 바람직하고, 0.9 이상이 더욱 바람직하다. 장축에 대한 단축의 비의 최대치는 1이다.
도전성 입자의 평균 직경은, 접속하려고 하는 인접 전극간 거리보다 작을 필요가 있는 동시에, 접속하는 전자 부품의 전극 높이의 편차보다 큰 것이 바람직하다. 그 때문에, 도전성 입자의 평균 직경은, 2.0㎛ 이상 50㎛ 이하의 범위가 바람직하고, 2.5㎛ 이상 40㎛ 이하가 보다 바람직하고, 3.0㎛ 이상 35㎛ 이하가 더욱 바람직하고, 4.0㎛ 이상 30㎛ 이하가 특히 바람직하다. 또한, 도전성 입자의 입경 분포의 표준 편차는, 평균 직경의 50% 이하인 것이 바람직하다.
또한, 이방 도전성 필름에는, 절연 입자, 충전제, 연화제, 경화 촉진제, 안정제, 착색제, 난연제, 유동 조정제, 커플링제 등을 더 함유할 수도 있다.
절연성 입자나 충전제 등 고형물을 배합하는 경우, 이들 최대 직경은, 도전성 입자의 평균 직경 미만인 것이 바람직하다. 커플링제로서는, 에폭시기, 케티민기, 비닐기, 아크릴기, 아미노기, 이소시아네이트기 등 함유 실란 커플링제가, 밀착성의 관점에서 바람직하다.
이방 도전성 필름의, 회로 전극 평균 높이보다 표면측에 있는 절연성 수지 성분의 높이(두께)는, 포함되는 도전성 입자의 평균 직경의 1.0 내지 2.0배인 것이 바람직하고, 보다 바람직하게는 1.0 내지 1.5배이고, 더욱 바람직하게는 1.0 내지 1.2배이다. 여기서, 도전성 입자의 평균 직경이란, 도전성 입자의 장경의 평균을 가리킨다. 이방 도전성 필름의 태크성의 제어, 및 도전성 입자 유지성의 제어의 관점에서, 상기 두께는 도전성 입자의 평균 직경의 1.0배 이상인 것이 바람직하고, 한편 접속시의 도전성 입자의 이동 억제의 관점에서, 2.0배 이하인 것이 바람직하다.
또한, 상기 두께는 회로 전극의 평균 높이의 1.05배 내지 1.5배인 것이 바람직하다. 이방 도전성 필름의 태크성의 제어, 및 도전성 입자 유지성의 제어의 관점에서, 상기 두께는 회로 전극의 평균 높이의 1.05배 이상인 것이 바람직하고, 한편 접속시의 도전성 입자의 이동 억제의 관점에서, 1.5배 이하인 것이 바람직하다.
이방 도전성 필름은, 절연성 접착제층, 및 도전성 입자가 절연성 수지 중에 대략 평면상으로 1층 분산 배열하고 있는 도전성 입자층을 포함하는 것이 바람직하다(도 2 참조).
도전성 입자층의 절연성 수지의 두께는, 도전성 입자의 평균 직경의 0.4 내지 2.0배인 것이 바람직하고, 보다 바람직하게는 0.5 내지 1.8배이고, 더욱 바람직하게는 0.7 내지 1.0배이다. 도전성 입자층의 태크성의 제어, 또는 도전성 입자 유지성의 제어의 관점에서, 상기 두께는 0.4배 이상인 것이 바람직하고, 한편 접속 안정성의 관점에서, 2.0배 이하인 것이 바람직하다.
본 실시 형태의 이방 도전성 필름 부착 반도체칩에서는, 반도체칩 외형으로부터 이방 도전성 필름이 돌출되어 있는 양을 지표하는 최대 돌출 길이는, 바람직하게는 -20 내지 50㎛인데, 보다 바람직하게는 -10 내지 30㎛이고, 더욱 바람직하게는 0 내지 20㎛이다. 전기적 및 기계적 접속성의 관점에서, 상기 돌출 길이는 -20㎛ 이상인 것이 바람직하고, 한편 취급성 및 접속시의 수지 돌출의 관점에서 50㎛ 이하인 것이 바람직하다.
본 실시 형태의 이방 도전성 필름 중의 전체 도전성 입자수의 70% 이상은, 그 일부가 이방 도전성 필름의 표면에서 노출되어 있는 것이 바람직하다. 노출되어 있는 입자수는, 보다 바람직하게는 80% 이상이고, 더욱 바람직하게는 90% 이상이다. 접속시, 마주 대하는 전극과의 접속성의 관점에서, 도전성 입자는, 이방 도전성 필름의 표면에서 노출되어 있는 것이 바람직하다. 노출되어 있는 1 입자당 노출 정도를 지표하는 노출 높이는, 상기 입자의 평균 직경의 50% 미만인 것이 바람직하다. 상기 노출 높이가 50% 미만이면, 도전성 입자의 누락이 발생하기 어려운 점에서 바람직하다.
본 실시 형태에 이용되는 절연성 접착제는, 열경화성 수지, 열가소성 수지, 광 경화성 수지, 전자선 경화성 수지로 이루어지는 군에서 선택되는 1종 이상의 수지를 함유할 수 있다. 이들 수지로서는, 예를 들면 에폭시 수지, 옥세탄 수지, 페놀 수지, 실리콘 수지, 우레탄 수지, 아크릴 수지, 폴리이미드 수지, 페녹시 수지, 폴리비닐부티랄 수지, SBR, SBS, NBR, 폴리에틸렌테레프탈레이트 수지, 폴리아미드 수지, 폴리스티렌 수지, 폴리이소부틸렌 수지, 알킬페놀 수지, 스티렌부타디엔 수지, 카르복실 변성 니트릴 수지 등 또는 이들의 변성 수지를 들 수 있다. 밀착성의 관점에서, 절연성 접착제는, 에폭시 수지, 옥세탄 수지를 함유하는 것이 바람직하다.
여기서 이용되는 에폭시 수지로서는, 예를 들면 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 테트라메틸렌 비스페놀 A형 에폭시 수지, 비페닐형 에폭시 수지, 나프탈렌형 에폭시 수지, 레조르신형 에폭시 수지, 플루오렌형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 비스페놀 A형 노볼락형 에폭시 수지, 지방족 에테르형 에폭시 수지 등의 글리시딜에테르형 에폭시 수지, 글리시딜에테르에스테르형 에폭시 수지, 글리시딜에스테르형 에폭시 수지, 글리시딜아민형 에폭시 수지, 지환식 에폭시 수지 등이 있고, 이들 에폭시 수지는, 할로겐화되어 있거나 또는 수소 첨가되어 있을 수도 있고, 또한 우레탄 변성, 고무 변성, 실리콘 변성 등의 변성 에폭시 수지일 수도 있다.
또한, 필름 형성성, 접착성, 경화시의 응력 완화를 부여할 목적으로, 절연성 접착제에는, 열가소 수지를 배합하는 것이 바람직하다. 열가소 수지로서는, 분자량이 5000 내지 1000000의 것이 바람직하고, 8000 내지 80000의 것이 보다 바람직하고, 9000 내지 60000의 것이 더욱 바람직하다. 열가소 수지 성분의 함유량은, 이방 도전성 필름 중의 전체 수지 성분에 대하여 5 내지 80질량부인 것이 바람직하고, 10 내지 70질량부인 것이 보다 바람직하고, 20 내지 60질량부인 것이 더욱 바람직하다. 상기 함유량이 5질량부 이상이면, 필름 형성성의 관점에서 바람직하고, 한편 80질량부 이하이면, 접속 안정성의 관점에서 바람직하다. 에폭시 수지, 옥세탄 수지를 이용하는 경우의 경화제로서는, 잠재성 경화제가 바람직하다. 잠재성 경화제로서는, 마이크로 캡슐형 잠재성 경화제, 열 양이온 경화제 등을 이용하는 것이 바람직하다.
마이크로 캡슐형 경화제는, 경화제의 표면을 수지 피막 등으로 안정화한 것으로, 접속시의 열이나 하중으로 수지 피막이 파괴되어, 경화제가 마이크로 캡슐 밖으로 확산되어, 에폭시 수지, 옥세탄 수지와 반응한다. 마이크로 캡슐형 잠재성 경화제 중에서도, 아민 어덕트, 이미다졸 어덕트 등의 어덕트형 경화제를 마이크로 캡슐화한 잠재성 경화제는, 안정성과 경화성의 균형이 우수한 점에서 바람직하다. 마이크로 캡슐형 경화제는, 에폭시 수지 100질량부에 대하여 2 내지 100질량부의 양으로 이용된다.
열 양이온 경화제로서는, 방향족 술포늄염형 경화제가 바람직하다. 열 양이온 경화제는, 경화성 수지 중에 균일 배합할 수 있고, 촉매형으로 경화할 수 있기 때문에, 저온, 단시간에서의 경화가 가능해지고, 용제 안정성도 좋기 때문에 바람직하다. 방향족 술포늄염형 경화제의 음이온으로서는, 헥사플루오로안티모네이트, 헥사플루오로포스페이트, 테트라플루오로보레이트, 테트라키스펜타할로겐화페닐보레이트 등을 사용할 수 있는데, 불순물 이온을 감소시킬 수 있는 점에서, 테트라키스펜타할로겐화페닐보레이트가 바람직하고, 테트라키스펜타플루오로페닐보레이트가 특히 바람직하다.
또한, 절연성 접착제층에는, 대전 방지 등을 위해, 절연성이 손상되지 않는 범위 내에서 도전성 입자를 첨가할 수도 있다.
도전성 입자의 분산 배열은, 근접하는 도전성 입자의 평균 입자 간격이 도전성 입자의 평균 직경의 1.0배 이상 20배 이하인 것이 바람직하고, 2배 이상 10배 이하인 것이 보다 바람직하다. 1.0배 이상이면, 단락이 발생하기 어려운 점에서 바람직하고, 한편 20배 이하이면, 접속 안정성에 필요한 도전성 입자수를 확보하기 쉬운 점에서 바람직하다.
도전성 입자가 분포하고 있는 평면에서의 분산 배열 상태는, 대략 정삼각형으로 분산 배열하고 있는 것이 바람직하다. 대략 정삼각형으로 분산 배열하고 있는 경우, 근접하는 도전성 입자의 간격은, 등간격에 가깝고, 접속 전극 위에 위치하는 도전성 입자수는 거의 일정하여, 접속부의 도전성 입자수의 변동이 작아, 접속 저항이 안정화되기 때문에 바람직하다.
또한, 도전성 입자는, 전체 수의 90% 이상이 단독으로 존재하여, 서로 응집하지 않은 것이 바람직하다. 응집하고 있는 경우라도, 응집 입자는, 4개 이상의 도전성 입자가 응집한 것이 아닌 것이 바람직하다.
도전성 입자층은, 도전성 입자와 절연성 수지를 포함하고, 경화성 수지나 경화제를 포함할 수도 있다. 도전성 입자층의 절연성 수지의 100℃에서의 점도는 3000Pa·s 내지 500000Pa·s의 범위에 있는 것이 바람직하고, 5000Pa·s 내지 300000Pa·s인 것이 보다 바람직하고, 10000Pa·s 내지 200000Pa·s인 것이 더욱 바람직하다. 상기 점도가 3000Pa·s 이상이면, 도전성 입자의 유동을 억제하기 쉬운 점에서 바람직하다. 한편, 500000Pa·s 이하이면, 접속 저항치가 양호한 점에서 바람직하다.
도전성 입자층의 절연성 수지의 100℃에서의 점도 및 20℃ 내지 100℃에서의 점도는, 각각 레오미터에 의해 측정할 수 있다. 도전성 입자층으로부터 도전성 입자를 제거한 것의 시트를 제작하여, 60℃/분의 승온 조건으로 측정하는 것이 바람직하다.
절연성 접착제층의 100℃에서의 점도는, 100Pa·s 내지 10000Pa·s의 범위인 것이 바람직하고, 200Pa·s 내지 5000Pa·s의 범위인 것이 보다 바람직하고, 300Pa·s 내지 1000Pa·s의 범위에 있는 것이 더욱 바람직하다. 절연성 접착제층의 100℃에서의 점도는, 취급성의 관점에서, 100Pa·s인 것이 바람직하고, 한편 접속 안정성의 관점에서, 10000Pa·s 이하인 것이 바람직하다.
절연성 접착제층의 수지 성분의 100℃에서의 점도 및 20℃ 내지 100℃에서의 점도의 측정 방법은, 각각 도전성 입자층의 절연성 수지의 점도의 측정과 마찬가지의 방법일 수 있다. 도전성 입자층의 절연성 수지의 100℃에서의 점도는, 절연성 접착제층의 수지 성분의 100℃에서의 점도의 2배 내지 1000배인 것이 바람직하고, 5배 내지 500배의 범위가 보다 바람직하고, 8배 내지 400배의 범위가 더욱 바람직하고, 10배 내지 300배의 범위가 특히 바람직하다. 상기 점도비가 2배 이상이면, 접속시에 도전성 입자가 흘러나가는 것을 억제할 수 있는 점에서 바람직하고, 한편 접속 저항 안정화의 관점에서, 1000배 이하인 것이 바람직하다.
도전성 입자층의 절연성 수지 성분은, 절연성 접착제층의 수지 성분과 동일해도 되지만 상이한 경우에는, 20 내지 100℃의 온도 범위에서, 도전성 입자층의 절연성 수지 성분의 점도는 절연성 접착제층의 수지 성분의 점도보다 높은 것이 바람직하고, 보다 바람직하게는, 상기 온도 범위의 각 온도에서의 도전성 입자층의 절연성 수지 성분의 점도와 절연성 접착제층의 수지 성분의 점도의 비는, 2 내지 1000배이고, 더욱 바람직하게는, 상기 비는 10 내지 500배이고, 특히 바람직하게는, 상기 비는 20 내지 100배이다.
접속시의 이방 도전성 필름으로부터의 수지 돌출량의 감소 및 접속시의 도전성 입자 이동 억제의 관점에서, 도전성 입자층의 절연성 수지 성분의 점도는, 절연성 접착제층의 수지 성분의 점도보다 높은 것이 바람직하다. 또한, 도전성 입자층 위에 대한 먼지의 부착 억제, 접속 전의 취급성의 관점에서도, 도전성 입자층의 절연성 수지 성분의 점도는, 절연성 접착제층의 수지 성분의 점도보다 높은 것이 바람직하다. 접속 안정성의 관점에서, 상기 점도비는 1000배 이하인 것이 바람직하다.
이하, 본 실시 형태에 따른 이방 도전성 필름 부착 반도체칩의 제조 방법에 대해서 설명한다. 본 실시 형태에 따른 이방 도전성 필름을 구비한 칩의 제조 방법으로서는, 이하의 방법을 사용할 수 있다.
방법 1
방법 1은, 이하의 공정:
지지체, 도전성 입자가 단면 두께 방향에서 지지체측으로 편재되어 있는 이방 도전성 필름층의 순으로 적층하여 이루어지는 적층체에, 한쪽면에 복수의 회로 전극을 갖는 반도체칩의 상기 회로 전극면을 라미네이트하는 공정, 및
상기 라미네이트한 이 반도체칩을 상기 이방 도전성 필름층과 함께 상기 지지체로부터 박리하는 공정
을 포함하는, 이방 도전성 필름 부착 반도체칩의 제조 방법이다(도 3 참조).
상기 이방 도전성 필름층은, 절연성 접착제층과, 상기 도전성 입자가 대략 평면상으로 1층 분산 배열한 도전성 입자층을 갖는 것이, 접속 신뢰성의 관점에서 바람직하다.
지지체 위에 도전성 입자가 대략 평면상으로 분산 배열한 도전성 입자층의 형성 방법으로서는, 이하의 방법을 이용하는 것이 바람직하다.
2축 연신 가능한 지지체(지지 필름) 위에 점착층을 형성하고, 점착층 위에 도전성 입자를 최밀 충전하여, 도전성 입자 위에 절연성 수지 바니시를 도포, 건조하여 도전성 입자 충전 수지 시트를 제작한다. 그 후, 상기 도전성 입자 충전 시트를 2축 연신함으로써, 지지체 위에 형성한 도전성 입자층을 얻는다. 이렇게 해서 얻은 도전성 입자층에, 박리 시트 위에 형성한 절연성 접착제층을 라미네이트하고, 박리 시트를 제거함으로써, 지지체 위에 형성한 이방 도전성 필름을 얻을 수 있다. 또한, 도전성 입자가 지지체 위에 분산 배열된 도전성 입자 분산 배열 시트를 제작하고, 이렇게 해서 얻은 도전성 입자 분산 배열 시트에, 박리 필름 위에 별도 형성한 절연성 수지 시트를 라미네이트하여, 도전성 입자층을 형성하고, 박리 필름을 제거함으로써, 지지체 위에 형성한 도전성 입자층을 제작하고, 이렇게 해서 얻은 도전성 입자층에, 박리 시트 위에 별도 형성한 절연성 접착제층을 라미네이트하여 상기 박리 시트를 제거함으로써, 지지체 위에 형성한 이방 도전성 필름을 얻는 것도 가능하다.
상기한 도전성 입자 분산 배열 시트의 제조 방법으로서는, 2축 연신 가능한 지지 필름 위에 점착층을 형성하여, 점착층 위에 도전성 입자를 최밀 충전하고, 그 후 상기 도전성 입자 충전 시트를 2축 연신하는 방법, 또는 도전성 입자의 평균 직경의 0.8 내지 1.2배의 깊이의 오목부를 소정의 배열 패턴으로 형성하여, 상기 오목부에 도전성 입자를 충전한 시트를 제작하고, 또한 상기 도전성 입자를 충전한 시트에, 지지 필름 위에 점착층을 형성한 점착 필름의 점착층면을 라미네이트하여, 상기 도전성 입자를 충전한 시트를 박리함으로써, 지지 필름 위의 점착층으로 도전성 입자를 전사한 필름을 제작하는 방법을 들 수 있다.
방법 2
방법 2는, 이하의 공정:
한쪽면에 복수의 회로 전극을 갖는 반도체칩의 회로 전극면에 절연성 접착제를 충전하는 공정,
얻어진 절연성 접착제층 부착 반도체칩에, 지지체 위에 형성되며, 절연성 수지 중에 도전성 입자가 대략 평면상으로 1층 분산 배열한 도전성 입자층을 라미네이트하는 공정,
상기 절연성 접착제층 부착 반도체칩을 상기 도전성 입자층과 함께 상기 지지체로부터 박리하는 공정
을 포함하는, 이방 도전성 필름 부착 반도체칩의 제조 방법이다(도 4 참조). 도전성 입자층의 형성 방법으로서는, 상기한 방법을 사용할 수 있다.
방법 3
방법 3은, 이하의 공정:
한쪽면에 복수의 회로 전극을 갖는 반도체칩의 회로 전극면에 절연성 접착제를 충전하는 공정,
얻어진 절연성 접착제층 부착 반도체칩에, 지지체 위에 적층한 점착제층 위에 분산 배열하여 형성된 도전성 입자를 라미네이트하는 공정,
상기 절연성 접착제층 부착 반도체칩을 상기 도전성 입자와 함께 상기 지지체 위에 적층한 점착제층으로부터 박리하는 공정
을 포함하는, 이방 도전성 필름 부착 반도체칩의 제조 방법이다(도 5 참조). 지지체 위에 적층한 점착제층 위에 분산 배열하여 형성된 도전성 입자의 제작 방법으로서는, 상기한 도전성 입자 분산 배열 시트의 제작 방법을 사용할 수 있다.
방법 1 내지 3의 라미네이트의 공정에서는, 바람직하게는 20℃ 내지 100℃, 보다 바람직하게는 30 내지 80℃, 더욱 바람직하게는 40 내지 70℃에서의 진공 라미네이트이다. 보존 안정성의 관점에서, 상기 라미네이트의 공정의 온도는, 100℃ 이하가 바람직하고, 한편 라미네이트성의 관점에서 20℃ 이상이 바람직하다.
본 실시 형태의 이방 도전성 필름 부착 반도체칩을, 마주 대하는 전극을 갖는 회로 기판에 압착하여 반도체 장치를 제조하는 경우, 전극끼리를 위치 정렬하여 열압착하는 방법을 이용하는 것이 바람직하다.
본 실시 형태에 이용하는 회로 기판으로서는, 유기 기판, 무기 기판을 사용할 수 있지만, 실리콘, 알루미나, 갈륨비소, 유리 등의 무기 기판을 이용하는 것이 바람직하다. 또한, 회로 기판이 반도체칩이고, 반도체칩 적층의 구조를 취하는 것도 바람직하다. 복수의 반도체칩을 적층하는 경우, 반도체칩 내에 관통 회로를 설치하여, 상면측에 접속 전극을 설치하고, 하면측에 회로 전극을 형성하는 것이 바람직하다. 또한, 접속 전극면에 별도 와이어 본딩용 전극을 설치하여, 와이어 본딩에 의해 다른 회로 기판과의 전기적 접속을 형성할 수도 있다. 회로 기판의 선팽창 계수는, 반도체칩과 접속한 접속 구조체의 휘어짐에 의한 특성 변화의 관점에서, 2.5×10-6K-1 내지 8×10-6K-1의 범위에 있는 것이 바람직하다.
반도체칩의 회로 전극 배치는, 칩의 하면의 거의 전체 면에 전극을 배치하는 전체 면 배치, 칩 하면의 중심부를 제외한 부분에 전극을 배치하는 주변 면 배치, 하면 단부의 2변 또는 4변에 전극을 배치한 2변 배치 또는 4변 배치 등을 들 수 있다. 또한, 2변 배치 또는 4변 배치로는, 전극의 일부 또는 전부가 2열 이상으로 배치되어 있는 지그재그 배치 등도 들 수 있다.
반도체칩의 형상으로서는, 정사각형 또는 직사각형의 형상의 것을 사용할 수 있다. 직사각형의 경우, 긴 변과 짧은 변의 비가 1 내지 30의 범위에 있는 것이 바람직하다.
본 실시 형태의 이방 도전성 필름 부착 반도체칩을, 마주 대하는 전극을 갖는 회로 기판에 압착했을 때의, 반도체칩 외주로부터의 이방 도전성 필름의 돌출량을 지표하는 돌출 길이는, 접속 전극 높이의 0.5 내지 100배의 범위에 있는 것이 바람직하고, 1 내지 80배의 범위가 보다 바람직하고, 2배 내지 70배의 범위가 더욱 바람직하다. 고밀도 실장의 관점에서, 상기 돌출 길이는, 100배 이하인 것이 바람직하고, 전기적, 기계적 접속 관점에서, 0.5배 이상인 것이 바람직하다. 압착시의 돌출량은, 회로 전극 높이, 전극 면적, 이방 도전성 필름 두께, 이방 도전성 필름의 돌출량(길이), 이방 도전성 필름의 수지 점도, 접속 온도 등을 조정함으로써 제어할 수 있다.
반도체칩의 회로 전극은, 알루미늄, 구리, 니켈, 텅스텐, 티탄, 은에서 선택되는 1종 또는 2종 이상의 금속을 포함하는 단층 또는 복층의 전극 위에, 금, 땜납 또는 구리를 포함하는 볼록 전극을 형성한 것을 이용하는 것이 바람직하다. 반도체칩의 볼록 전극 이외의 부분은, 산화규소, 질화규소, 산화질화규소, 폴리이미드 등의 절연막으로 덮여 있는 것이 바람직하다. 회로 기판의 접속 전극은, 알루미늄, 니켈, 구리, 텅스텐, 티탄, 탄탈, 몰리브덴, 인듐주석 산화물, 인듐아연 산화물에서 선택되는 1종 또는 2종 이상을 포함하는 단층 또는 복층의 전극인 것이 바람직하다.
회로 기판의 접속 전극 이외의 부분은, 산화규소, 질화규소, 산화질화규소, 폴리이미드 등의 절연막으로 덮여 있는 것이 바람직하다.
회로 전극의 볼록 전극의 면적은, 500㎛2 내지 10000㎛2의 범위에 있는 것이 바람직하고, 1000㎛2 내지 5000㎛2의 범위에 있는 것이 보다 바람직하다.
본 실시 형태의 이방 도전성 필름 부착 반도체칩은, 열압착 전에, 회로 전극 위의 도전성 입자수를 육안 검사하는 것이 바람직하다. 육안 검사함으로써, 도전성 입자의 개수를 미리 확인할 수 있고, 또한 이물 혼입 등의 이상도 확인하는 것이 가능해진다.
본 실시 형태의 이방 도전성 필름 부착 반도체칩을 회로 기판에 접속하는 경우, 접속 후의 회로 전극 위의 단위 면적당 도전성 입자수는, 회로 전극 이외의 부분의 단위 면적당 도전성 입자수의 65% 이상인 것이 바람직하고, 80% 이상인 것이 보다 바람직하고, 90% 이상인 것이 더욱 바람직하다. 상기 도전성 입자수가 65% 이상이면, 접속 전극 위의 도전성 입자의 이동이 발생하기 어렵고, 접속성, 절연성의 균형을 취하기 쉬운 점에서 바람직하다.
본 실시 형태의 이방 도전성 필름 부착 반도체 웨이퍼는, 한쪽면(주면의 적어도 한쪽)에 회로 전극을 복수 갖고 있는 반도체 웨이퍼와, 회로 전극을 덮는 이방 도전성 필름을 갖는다(도 6 참조).
본 실시 형태에서, 이방 도전성 필름은, 절연성 수지 성분과 도전성 입자를 포함하고, 상기 도전성 입자는 단면 두께 방향으로 편재되어 있다. 구체적으로는, 반도체 웨이퍼의 회로 전극의 평균 높이보다 상기 이방 도전성 필름의 표면측에, 전체 도전성 입자수의 60% 이상이, 바람직하게는 70% 이상이, 보다 바람직하게는 80% 이상이, 더욱 바람직하게는 90% 이상이 존재한다. 여기서, 회로 전극의 평균 높이란, 반도체칩 단면에서 회로 전극의 배치되어 있지 않은 부분을 기준으로 한 각 회로 전극의 높이의 평균을 가리킨다. 이방 도전성 필름의 표면측이란, 이방 도전성 필름 단면에서 반도체칩에 접하고 있는 측과 반대의 측을 가리킨다. 반도체 웨이퍼의 회로 전극의 평균 높이보다 상기 이방 도전성 필름의 표면측에, 전체 도전성 입자수의 60% 이상이 존재하면, 접속 저항이 안정화되는 점에서 바람직하다.
이방 도전성 필름의 절연성 수지 성분에는, 경화성 수지나 경화제를 포함할 수도 있다.
도전성 입자는, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 것과 동일할 수 있다.
또한, 이방 도전성 필름에는, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 것과 동일한 절연 입자, 충전제, 연화제, 경화 촉진제, 안정제, 착색제, 난연제, 유동 조정제, 커플링제 등을 더 함유할 수도 있다.
이방 도전성 필름의, 회로 전극 평균 높이보다 표면측에 있는 절연성 수지 성분의 높이(두께)는, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 것과 동일할 수 있다.
이방 도전성 필름은, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 바와 같이, 절연성 접착제층, 및 도전성 입자가 절연성 수지 중에 대략 평면상으로 1층 분산 배열하고 있는 도전성 입자층을 포함하는 것이 바람직하다(도 7 참조).
도전성 입자층의 절연성 수지의 두께는, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 것과 동일할 수 있다.
본 실시 형태의 이방 도전성 필름 중의 전체 도전성 입자수의 비율도, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 것과 동일할 수 있다. 또한, 도전성 입자는, 이방 도전성 필름의 표면에서 노출되어 있는 것이 바람직하고, 노출되어 있는 1 입자당 노출 정도를 지표하는 노출 높이도, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 것과 동일할 수 있다.
본 실시 형태에 이용되는 절연성 접착제도, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 것과 동일할 수 있다.
또한, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 바와 같이, 필름 형성성, 접착성, 경화시의 응력 완화를 부여할 목적으로, 절연성 접착제에는, 열가소 수지를 배합하는 것이 바람직하고, 사용할 수 있는 열가소 수지 경화제 등도, 상기한 것과 동일할 수 있다.
도전성 입자의 분산 배열도, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 것과 동일할 수 있다.
도전성 입자층은, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 바와 같은, 도전성 입자와 절연성 수지를 포함하고, 경화성 수지나 경화제를 포함할 수도 있다.
도전성 입자층의 절연성 수지 성분의 점도도, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 바와 같은 것일 수 있다.
이하, 본 실시 형태에 따른 이방 도전성 필름 부착 반도체칩은, 본 실시 형태에 따른 이방 도전성 필름 부착 반도체 웨이퍼를 제조한 후에, 이것을 개편화(잘라냄, 다이싱)함으로써 제조할 수 있기 때문에, 본 실시 형태에 따른 이방 도전성 필름 부착 반도체 웨이퍼의 제조 방법은, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 것과, 개편화 공정을 제외하고, 실질적으로 동일한 것일 수 있다.
본 실시 형태의 이방 도전성 필름 부착 반도체 웨이퍼는, 다이싱 전에, 회로 전극 위의 도전성 입자수를 육안 검사하는 것이 바람직하다. 육안 검사함으로써, 도전성 입자의 개수를 미리 확인할 수 있고, 또한 이물 혼입 등의 이상도 확인하는 것이 가능해진다. 또한, 이상 부분을 특정함으로써 다이싱 후의 양품, 불량품을 구별할 수 있다. 또한, 이방 도전성 필름 부착 반도체 웨이퍼의 불량 부위가 많은 경우, 이방 도전성 필름을 제거하고, 재차 이방 도전성 필름을 첩부함으로써, 반도체 웨이퍼의 손실을 감소시키는 것이 가능하다.
본 실시 형태의 반도체 장치는, 한쪽면에 복수의 회로 전극(2)을 갖는 반도체칩(1)과, 상기 회로 전극(2)에 대응하는 접속 전극(12)을 갖는 회로 기판(11)과, 접착제(10)를 포함하는 반도체 장치로서, 상기 접착제(10)는 절연성 수지와 도전성 입자(4)를 포함하여, 이 반도체칩(1)과 상기 회로 기판(11)의 사이에 배치되고, 이 반도체칩(1) 위의, 거리가 가장 짧은 회로 전극 사이의 두께 방향으로 절단한 단면에서의 가장 반도체칩에 가까운 도전성 입자와 가장 반도체칩에서 먼 도전성 입자의 두께 방향의 입자간 거리가, 상기 도전성 입자의 평균 직경의 1배 이하이다(도 11 참조).
여기서, 가장 반도체칩에 가까운 도전성 입자와 가장 반도체칩에서 먼 도전성 입자의 두께 방향의 입자간 거리란, 반도체칩에서 가장 먼 입자의 중심에서 두께 방향에 수직으로 그은 가상 직선(15)과, 반도체칩에서 가장 가까운 입자의 중심에서 두께 방향에 수직으로 그은 가상 직선(16)의 거리를 가리킨다(도 11 참조).
본 실시 형태의 반도체 장치는, 상기에 규정한 도전성 입자의 배치를 취함으로써, 신뢰성 시험 후의 접속 저항, 절연성이 우수하다. 해당 관점에서, 가장 반도체칩에 가까운 도전성 입자와 가장 반도체칩에서 먼 도전성 입자의 두께 방향의 입자간 거리는, 상기 도전성 입자의 평균 직경의 0.9배 이하인 것이 바람직하고, 0.8배 이하인 것이 보다 바람직하고, 0.5배 이하인 것이 더욱 바람직하고, 0.35배 이하인 것이 특히 바람직하다. 상기 거리의 최소치는 0배이다.
상기에 규정한 반도체 장치는, 예를 들면 한쪽면에 복수의 회로 전극을 갖고, 이방 도전성 접착 필름 중의 도전성 입자가, 단면 두께 방향으로 편재되어 있는 이방 도전성 필름 부착 반도체칩을, 마주 대하는 접속 전극을 갖는 회로 기판에 압착하여 얻을 수 있다.
회로 전극은, 이방 도전성 필름 부착 반도체칩에 대해서 상기한 것과 동일할 수 있다.
도전성 입자의 평균 직경은, 접속하려고 하는 인접 전극간 거리보다 작을 필요가 있는 동시에, 접속하는 전자 부품의 전극 높이의 편차보다 큰 것이 바람직하다. 그 때문에, 도전성 입자의 평균 직경은, 2.0㎛ 이상 50㎛ 이하의 범위가 바람직하고, 2.5㎛ 이상 40㎛ 이하가 보다 바람직하고, 3.0㎛ 이상 35㎛ 이하가 더욱 바람직하고, 4.0㎛ 이상 30㎛ 이하가 특히 바람직하다. 또한, 도전성 입자의 입경 분포의 표준 편차는, 평균 직경의 50% 이하인 것이 바람직하다.
본 실시 형태의 반도체 장치에서는, 반도체칩 외형으로부터 접착제가 돌출되어 있는 양을 지표하는 최대 돌출 길이는, 바람직하게는 -20 내지 50㎛인데, 보다 바람직하게는 -10 내지 30㎛이고, 더욱 바람직하게는 0 내지 20㎛이다. 전기적 및 기계적 접속성의 관점에서, 상기 돌출 길이는, -20㎛ 이상인 것이 바람직하고, 한편 취급성 및 접속시의 수지 돌출의 관점에서, 50㎛ 이하인 것이 바람직하다.
본 실시 형태의 반도체 장치의, 회로 전극 위의 단위 면적당 도전성 입자수는, 회로 전극 이외의 부분의 단위 면적당 도전성 입자수의 65% 이상인 것이 바람직하고, 80% 이상인 것이 보다 바람직하고, 90% 이상인 것이 더욱 바람직하다. 상기 도전성 입자수가 65% 이상이면, 접속성, 절연성의 균형을 취하기 쉬운 점에서 바람직하다.
실시예
이하, 실시예 및 비교예에 의해 본 발명을 구체적으로 설명하는데, 본 발명은 이하의 실시예에 한정되는 것은 아니다.
(반도체칩의 제작)
종횡이 1.6mm×15.1mm의 실리콘편(두께 0.28mm) 전체 면에 산화막을 형성하고, 외변부로부터 20㎛ 내측에 가로 58㎛, 세로 120㎛의 알루미늄 박막(두께 1000Å)을 각각이 2㎛ 간격이 되도록 긴 변측에 각각 480개 형성하였다. 이들 알루미늄 박막 위에, 10㎛ 간격이 되도록 가로 20㎛, 세로 100㎛의 금 범프(두께 15㎛)를 각각 2개씩 형성하기 위해서, 각각의 금 범프 배치 부위의 외주부로부터 7㎛ 내측에 가로 6㎛, 세로 86㎛의 개구부를 남기는 이외의 부분에 산화규소/질화규소를 포함하는 두께 0.1㎛의 보호막을 형성하였다. 그 후, 상기 금 범프를 형성하여, 반도체칩으로 하였다. 회로 전극인 금 범프의, 전극이 배치되어 있지 않은 보호막 면을 기준으로 한 평균 높이는 15.0㎛였다.
(이방 도전성 필름 부착 반도체칩의 검사 평가)
검사성 평가: 상기 이방 도전성 필름 부착 웨이퍼의 이방 도전성 필름 표면에서, 현미경을 이용하여, 금 범프 위의 도전성 입자수를 계측하였다. 계측 가능한 것을 OK, 계측 불능인 것을 NG로 해서 평가하였다.
검사 결과 평가: 상기와 마찬가지의 방법으로, 50범프분에 대해서 접속 범프 위의 도전성 입자수를 계측하고, 표준 편차/평균치가 0.3 미만인 경우를 ○, 0.3 이상인 경우를 ×로 해서 평가하였다.
(포착 입자수 평가)
압착 후의 금 범프 위의 도전성 입자수를 상기와 같이 50범프분 측정하여, 그의 평균 포착 입자수와, 접속 전에 계측한 접속 범프 위의 도전성 입자수의 비율을 산출하였다. 65% 이상 90% 미만인 경우를 ○, 90% 이상인 경우를 ◎, 그리고 65% 미만인 경우를 ×로 해서 평가하였다.
(접속 저항 시험)
두께 0.5mm의 무알칼리 유리 위에, 반도체칩의 알루미늄 박막 위의 금 범프가 인접하는 알루미늄 박막 위의 금 범프와 쌍을 이루는 위치 관계로 접속되도록 탄탈 배선(0.8㎛), 이어서, 인듐주석 산화물막(1400Å)의 접속 패드(가로 42㎛, 세로 120㎛)를 형성하였다. 20개의 금 범프가 접속될 때마다 상기 접속 패드에 인듐주석 산화물 박막의 인출 배선을 형성하고, 인출 배선 위에는 알루미늄 티탄 박막(티탄 1%, 3000Å)을 형성하여, 접속 평가 기판으로 하였다. 이 접속 평가 기판의 접속 패드와 이방 도전성 필름 부착 반도체칩의 금 범프를 위치 정렬하거나, 또는 접속 평가 기판에 이방 도전성 필름을 가압착한 후, 접속 평가 기판의 접속 패드와 반도체칩의 금 범프를 위치 정렬하여, 190℃, 10초간, 40MPa의 하중으로 압착하여, 반도체 장치를 제조하였다. 압착 후, 상기 인출 배선간(금 범프 20개의 데이지체인)의 저항치 사단자법의 저항계로 저항 측정하여, 초기 접속 저항치로 하였다. 이 접속 저항 측정 기판을 85℃, 85% RH의 환경 하에 500시간 유지하고, 취출하여 25℃, 1시간 방치 후의 접속 저항치를 측정하고, 신뢰성 시험후 접속 저항치로 하였다.
(절연성 시험 평가)
두께 0.5mm의 무알칼리 유리 위에, 반도체칩의 알루미늄 박막 위의 2개의 금 범프가 각각 접속되는 위치 관계로 탄탈 배선(0.8㎛), 이어서, 인듐주석 산화물막(1400Å)의 접속 패드(가로 42㎛, 세로 120㎛)를 형성하였다. 상기 접속 패드를 1개 걸러 5개 접속할 수 있도록 인듐주석 산화물 박막의 접속 배선을 형성하였다. 각각의 접속 배선에 인듐주석 산화물 박막(1400Å)의 인출 배선을 형성하고, 인출 배선 위에 알루미늄 티탄 박막(티탄 1%, 3000Å)을 형성하여 절연성 평가 기판으로 하였다. 이 절연 저항 평가 기판의 접속 패드와 이방 도전성 필름 부착 반도체칩의 금 범프를 위치 정렬하거나, 또는 접속 평가 기판에 이방 도전성 필름을 가압착한 후, 접속 평가 기판의 접속 패드와 반도체칩의 금 범프를 위치 정렬하여, 190℃, 10초간, 40MPa의 하중으로 압착하여, 절연 저항 시험 기판으로 하였다. 이 절연 저항 시험 기판을 85℃, 85% RH로 유지하면서, 저전압 저전류 전원을 이용하여, 쌍을 이루는 인출 배선 사이에 30V의 직류 전압을 인가하였다. 이 배선간의 절연 저항을 5분간마다 측정해서, 절연 저항이 10MΩ 이하가 될 때까지의 시간을 측정하여, 그 값을 절연 저하 시간으로 하였다. 이 절연 저하 시간이 500시간 미만인 경우를 NG, 500시간 이상인 경우를 OK로 해서 평가하였다.
(위치 정렬성 평가)
압착 장치로 압착을 행했을 때, 얼라인먼트 마크 판독 에러가 난 경우를 NG, 에러가 나지 않은 경우를 OK로 해서 평가하였다. 에러가 난 경우, 반복 조작을 행하여, 정상 압착할 수 있을 때까지의 횟수를 계측하였다.
(두께 방향의 도전 입자간 거리의 측정)
상기 접속 저항 시험에 의해서 제작한 반도체 장치의 전극 중, 전극간 거리가 가장 좁고, 긴 변 방향의 중심에 가장 가까운 전극 사이를, 타겟 단면 시료 제작 장치(LEICA 제조 EM TXP)로 두께 방향으로 절단한다. 연마지로 관찰 부위 근방까지 연마한 후, 얻어진 단면을 브로드 이온 빔 장치(히따찌 세이사꾸쇼 제조 형번: E-3500)로 평활화한다. 측정 대상의 절단 단면은, 상기 전극 사이에서 도전성 입자가 5개 이상 포함되는 절단 단면으로 하였다. 그 후 절단 단면에 증착 장치(진공 디바이스제 형번: HPC-1s Osmium coat)를 이용하여 오스뮴을 증착함으로써, 도전화 처리를 행하였다. 단면 관찰에는 주사형 전자 현미경(히따찌 세이사꾸쇼 제조 형번: S-4700)을 이용하였다.
전극 사이에서의, 반도체칩에서 가장 먼 입자의 중심에서, 두께 방향에 수직으로 그은 가상 직선과, 반도체칩에서 가장 가까운 입자의 중심에서, 두께 방향에 수직으로 그은 가상 직선의 거리를 측정하여, 가장 반도체칩에 가까운 도전성 입자와 가장 반도체칩에서 먼 도전성 입자의 두께 방향의 입자간 거리로 하였다. 반도체칩에서의 거리는, 당해 절단 단면에서 도전성 입자의 중심에서부터 Si 기판까지 내린 수선의 길이로 하였다.
[실시예 1]
접착층 A
페녹시 수지(유리 전이 온도 84℃, 수 평균 분자량 9500) 90g, 비스페놀 A형 액상 에폭시 수지(에폭시 당량 190, 25℃ 점도, 14000mPa·s) 10g, γ-글리시독시프로필트리에톡시실란 1.5g, 및 아세트산에틸 250g을 혼합하여, 도전성 입자층용 절연성 수지 바니시를 얻었다. 이 도전성 입자층용 절연성 수지 바니시를, 두께 38㎛의 박리 처리한 폴리에틸렌테레프탈레이트 필름 위에 도포하고, 60℃에서 15분간 건조하여, 막 두께 2.8㎛의 접착층 A를 얻었다. 동일한 방법으로 점도 측정용의 시트를 제작하여, 레오미터(60℃/분, 승온)로 100℃ 점도를 측정한 결과, 35000Pa·s였다.
절연성 접착제층 B
페녹시 수지(유리 전이 온도 91℃, 수 평균 분자량 11300) 40g, 비스페놀 A형 액상 에폭시 수지(에폭시 당량 190, 25℃ 점도, 14000mPa·s) 10g, 및 γ-글리시독시프로필트리에톡시실란 1.0g을, 아세트산에틸-톨루엔의 혼합 용제(혼합비 1:1)에 용해하여, 고형분 50% 용액으로 하였다. 마이크로 캡슐형 잠재성 이미다졸 경화제를 함유하는 액상 에폭시 수지(마이크로 캡슐의 평균 입경 5㎛, 활성 온도 123℃, 액상 에폭시 수지) 50g(액상 에폭시 수지 33.5g 함유)을 상기 고형분 50% 용액에 혼합 분산시켰다. 그 후, 이것을, 두께 38㎛의 박리 처리한 폴리에틸렌테레프탈레이트 필름 위에 도포하고, 60℃, 15분간 송풍 건조하여, 두께 16㎛의 절연성 접착제층 B를 얻었다. 동일한 방법으로 점도 측정용 시트를 제작하여, 레오미터(60℃/분, 승온)로 100℃ 점도를 측정한 결과, 450Pa·s였다.
도전성 입자 분산 배열 시트 C
두께 100㎛의 무연신 공중합 폴리프로필렌 필름 위에, 점착층으로서 니트릴 고무 라텍스-메틸메타아크릴레이트의 그래프트 공중합체 접착제를 4㎛의 두께로 도포하였다. 이 점착층 부착 폴리프로필렌 필름에, 평균 직경 3.8㎛의 금도금 플라스틱 입자(아크릴 수지, 도전성 입자)를 상기 점착제 표면에 도전성 입자가 복수층이 되도록 깔고, 그 후 과잉의 도전성 입자를 연질 고무를 포함하는 스크레퍼로 긁어냄으로써, 거의 간극 없이 단층 충전하였다. 충전율은 80%였다. 이 필름을 2축 연신 장치(도요세이끼 X6H-S, 팬터그래프 방식의 코너 스트레치형의 2축 연신 장치)를 이용해서 종횡으로 각각 10개의 처크를 이용하여 고정하고, 125℃, 120초 예열한 후, 10%/초의 속도로 2.4배 연신해서 고정하여 도전성 입자 분산 배열 시트 C를 얻었다. 현미경을 이용하여 도전성 입자수를 측정한 결과, 100㎛×100㎛의 범위 내의 도전성 입자수는 134개였다. 도전성 입자의 평균 입자 간격은 12.0㎛이고, 도전성 입자는 대략 정삼각형으로 분산 배열되어 있고, 응집 입자는 0이었다.
이방 도전성 필름 D
상기 도전성 입자 분산 배열 시트 C의 도전성 입자 분산 배열면에, 접착층 A를 적층하고, 80℃, 0.4MPa의 조건으로 진공 라미네이트하여 도전성 입자층을 제작하고, 폴리에틸렌테레프탈레이트 필름을 박리하여, 그 박리면에, 절연성 접착제층 B를 적층하고, 55℃, 0.6MPa의 조건으로 진공 라미네이트하고, 그 후 폴리에틸렌테레프탈레이트 필름을 박리하여, 이방 도전성 필름 D를 얻었다.
이방 도전성 필름 부착 반도체칩 E
상기 이방 도전성 필름 D의 접착층 A측에, 상기 반도체칩의 금 범프 배치면측을 진공 라미네이트(55℃, 1.0MPa)하고, 그 후 이방 도전성 필름과 함께 반도체칩을 점착층 부착 폴리프로필렌 필름으로부터 박리하여, 이방 도전성 필름 부착 반도체칩 E를 얻었다.
이방 도전성 필름 부착 반도체칩 E의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 18.8㎛였다. 또한, 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 3.8㎛였다. 이 이방 도전성 필름 부착 반도체칩 E를 동결 절단하여 단면 관찰을 행하고, 도전성 입자 위치를 50개분 확인하였다. 50개 중 50개가 범프의 평균 높이보다 표면측에 있는 것을 확인하였다.
[실시예 2]
도전성 입자층 F
두께 100㎛의 무연신 공중합 폴리프로필렌 필름 위에, 점착층으로서 니트릴 고무 라텍스-메틸메타아크릴레이트의 그래프트 공중합체 접착제를 4㎛의 두께로 도포하였다. 이 점착층 부착 폴리프로필렌 필름에 평균 직경 3.8㎛의 금도금 플라스틱 입자(아크릴 수지, 도전성 입자)를 상기 점착제 표면에 도전성 입자가 복수층이 되도록 깐 후, 과잉의 도전성 입자를 연질 고무를 포함하는 스크레퍼로 긁어냄으로써, 거의 간극 없이 단층 충전하였다. 충전율은 80%였다. 페녹시 수지(유리 전이 온도 84℃, 수 평균 분자량 9500) 95g, 비스페놀 A형 액상 에폭시 수지(에폭시 당량 190, 25℃ 점도 14000mPa·s) 5g, 및 γ-글리시독시프로필트리에톡시실란 1.2g, 메틸에틸케톤 250g을 혼합하여, 도전성 입자층용 절연성 수지 바니시를 얻었다. 이 도전성 입자층용 절연성 수지 바니시를, 상기 도전성 입자를 깐 필름 위에 도포하고, 60℃, 15분간 건조하여, 두께 11㎛의 도전성 입자 충전 필름을 얻었다.
상기 도전성 입자 충전 필름을 2축 연신 장치(도요세이끼 X6H-S, 팬터그래프 방식의 코너 스트레치형의 2축 연신 장치)를 이용해서 종횡으로 각각 10개의 처크를 이용하여 고정하고, 125℃, 120초 예열한 후, 10%/초의 속도로 2.4배 연신해서 고정하여, 도전성 입자층 F를 얻었다. 현미경을 이용하여 도전성 입자수를 측정한 결과, 100㎛×100㎛의 범위 내의 도전성 입자수는 139개였다. 도전성 입자의 평균 입자 간격은 12.0㎛이고, 도전성 입자는 대략 정삼각형으로 분산 배열되어 있고, 응집 입자는 0이었다. 이 필름을 절단하여 전자 현미경으로 도전성 입자층 F의 절연성 수지의 막 두께를 측정한 결과, 1.8㎛였다.
절연성 접착제층 부착 반도체칩 G
막 두께를 18㎛로 하는 것 이외에는, 실시예 1과 동일하게 하여 절연성 접착제층을 제작하였다.
이 절연성 접착제층 위에 이 반도체칩의 금 범프 배치면측을 진공 라미네이트(55℃, 1.0MPa)하고, 그 후 절연성 접착제층과 함께 반도체칩을 폴리에틸렌테레프탈레이트 필름으로부터 박리하고, 여분의 절연성 접착제층을 제거하여, 절연성 접착제층 부착 반도체칩 G를 얻었다.
이방 도전성 필름 부착 반도체칩 H
도전성 입자층 F 위에 절연성 접착제층 부착 반도체칩 G의 절연성 접착제층 면측을 라미네이트(55℃, 1.0MPa)하고, 그 후 도전성 입자층과 함께 절연성 접착제층 부착 반도체칩을 점착층 부착 폴리프로필렌 필름으로부터 박리하여, 이방 도전성 필름 부착 반도체칩 H를 얻었다.
이방 도전성 필름 부착 반도체칩 H의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 19.1㎛였다. 또한 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 4.1㎛였다. 이 이방 도전성 필름 부착 반도체칩 H를 동결 절단하여 단면 관찰을 행하고, 도전성 입자 위치를 50개분 확인하였다. 50개 중 50개가 범프의 평균 높이보다 표면측에 있는 것을 확인하였다.
[실시예 3]
접착층 A의 두께를 4.0㎛로 하는 것 이외에는, 실시예 1과 동일하게 하여, 이방 도전성 필름 부착 반도체칩 I를 얻었다.
이방 도전성 필름 부착 반도체칩 I의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 19.8㎛였다. 또한, 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 4.8㎛였다. 이 이방 도전성 필름 부착 반도체칩 I를 동결 절단하여 단면 관찰을 행하고, 도전성 입자 위치를 50개분 확인하였다. 50개 중 50개가 범프의 평균 높이보다 표면측에 있는 것을 확인하였다.
[실시예 4]
이방 도전성 필름 부착 반도체칩 J
막 두께를 19.5㎛로 하는 것 이외에는, 실시예 2와 동일하게 하여, 절연성 접착제층 부착 반도체칩을 제작하고, 실시예 1과 동일하게 하여 제작한 도전성 입자 분산 배열 시트 C 위에 진공 라미네이트(40℃, 0.5MPa)하고, 그 후 도전성 입자와 함께 절연성 접착제층 부착 반도체칩을 점착층 부착 폴리프로필렌 필름으로부터 박리하여, 이방 도전성 필름 부착 반도체칩 J를 얻었다.
이방 도전성 필름 부착 반도체칩 J의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 18.8㎛였다. 또한, 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 3.8㎛였다. 이방 도전성 필름 표면에서, 현미경을 이용하여 도전성 입자의 표면에서의 노출량을 측정하였다. 도전성 입자 50개를 측정한 결과, 그 모두가 노출되어 있었고, 평균 노출 높이는 0.3㎛였다.
[비교예 1]
막 두께를 19㎛로 하는 것 이외에는, 실시예 1과 동일하게 하여 절연성 접착제층을 제작하고, 실시예 1과 동일하게 하여 제작한 도전성 입자 분산 배열 시트 C 위에 라미네이트(50℃, 0.5MPa)하여, 이방 도전성 필름 K를 얻었다. 이 이방 도전성 필름 K를 1.6mm 폭으로 슬릿하였다. 접속 평가 기판 위의 접속 전극이 덮여, 기판측에 도전 입자층이 배치되도록, 슬릿한 이방 도전성 필름 K를 80℃, 1초, 0.2MPa로 가압착하였다. 접속 저항 시험, 절연성 시험 평가에 대해서는, 접속 평가 기판에 상기 방법으로 가압착한 것을 사용하고, 반도체칩에 이방 도전성 필름이 붙어 있지 않은 것을 사용한 것 이외에는, 다른 실시예, 비교예와 마찬가지의 조건, 방법으로 행하였다.
[비교예 2]
페녹시 수지(유리 전이 온도 91℃, 수 평균 분자량 11300) 40g, 비스페놀 A형 액상 에폭시 수지(에폭시 당량 190, 25℃ 점도, 14000mPa·s) 10g, 및 γ-글리시독시프로필트리에톡시실란 1.0g을, 아세트산에틸-톨루엔의 혼합 용제(혼합비 1:1)에 용해하여, 고형분 50% 용액으로 하였다. 마이크로 캡슐형 잠재성 이미다졸 경화제를 함유하는 액상 에폭시 수지(마이크로 캡슐의 평균 입경 5㎛, 활성 온도 123℃, 액상 에폭시 수지) 50g(액상 에폭시 수지 33.5g 함유)을 상기 고형분 50% 용액에 혼합 분산시켜, 이방 도전성 필름용 바니시를 얻었다. 이 이방 도전성 필름용 바니시에, 도전성 입자 밀도 50000개/mm2가 되도록 평균 직경 3.8㎛의 금도금 플라스틱 입자(아크릴 수지, 도전성 입자)를 가하여, 두께 50㎛의 폴리에틸렌테레프탈레이트 필름 위에 도포하고, 60℃에서 15분간 건조하여, 막 두께 20㎛의 이방 도전성 필름 L을 얻었다.
이 이방 도전성 필름 L 위에 이 반도체칩의 금 범프 배치면측을 진공 라미네이트(55℃, 1.0MPa)하고, 그 후 이방 도전성 필름 L과 함께 반도체칩을 폴리에틸렌테레프탈레이트 필름으로부터 박리하고, 여분의 이방 도전성 필름을 제거하여, 이방 도전성 필름 부착 반도체칩 M을 얻었다.
이방 도전성 필름 부착 반도체칩 M의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 19.8㎛였다. 또한, 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 4.8㎛였다. 이 반도체칩 M을 동결 절단하여 단면 관찰을 행하였다. 도전성 입자는 두께 방향으로 거의 균일하게 분포하고 있었다.
[비교예 3]
이방 도전성 필름용 바니시에 도전성 입자 밀도 10000개/mm2가 되도록 평균 직경 3.8㎛의 금도금 플라스틱 입자(아크릴 수지, 도전성 입자)를 가한 것 이외에는, 비교예 2와 동일하게 하여 이방 도전성 필름 N을 얻었다. 이 이방 도전성 필름 N 위에 이 반도체칩의 금 범프 배치면측을 진공 라미네이트(55℃, 1.0MPa)하고, 그 후 이방 도전성 필름 N과 함께 반도체칩을 폴리에틸렌테레프탈레이트 필름으로부터 박리하고, 여분의 이방 도전성 필름을 제거하여, 이방 도전성 필름 부착 반도체칩 O를 얻었다.
이방 도전성 필름 부착 반도체칩 O의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 19.7㎛였다. 또한, 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 4.7㎛였다. 이 반도체칩 O를 동결 절단하여 단면 관찰을 행하였다. 도전성 입자는 두께 방향으로 거의 균일하게 분포하고 있었다.
각 실시예, 비교예의 각 항목의 평가 결과를 이하의 표 1에 나타내었다.
Figure pct00001
표 1로부터 분명한 바와 같이, 각 실시예에 나타낸 이방 도전성 필름 부착 반도체칩은, 반도체 장치의 두께 방향의 도전성 입자간 거리가, 도전성 입자의 평균 직경의 2배 이하이고, 검사성, 신뢰성 시험 후의 접속 저항, 절연성 시험 평가 결과, 위치 정렬성 모두 우수하였다.
(반도체 웨이퍼의 제작)
6인치 직경, 두께 0.28mm의 실리콘 웨이퍼 위에 전체 면에 산화막을 형성하고, 잘라낸 후의 외형 수법이 종횡 1.6mm×15.1mm가 되는 칩을 530개 형성하였다. 각각의 칩 영역의 외변부로부터 20㎛ 내측에 가로 58㎛, 세로 120㎛의 알루미늄 박막(두께 1000Å)을 각각이 2㎛ 간격이 되도록 긴 변측에 각각 480개 형성하였다. 이들 알루미늄 박막 위에, 10㎛ 간격이 되도록 가로 20㎛, 세로 100㎛의 금 범프(두께 15㎛)를 각각 2개씩 형성하기 위해서, 각각의 금 범프 배치 부위의 외주부로부터 7㎛ 내측에 가로 6㎛, 세로 86㎛의 개구부를 남기는 이외의 부분에 산화규소/질화규소를 포함하는 두께 0.1㎛의 보호막을 형성하였다. 그 후, 상기 금 범프를 형성하였다. 그 후, 두께 0.28mm까지 연마하고, 이면에 다이싱 필름(린텍사 제조, D-650)을 첩부하여 반도체 웨이퍼로 하였다. 회로 전극인 금 범프의, 전극이 배치되어 있지 않은 보호막 면을 기준으로 한 평균 높이는 15.0㎛였다.
(다이싱성 평가)
다이싱 장치(DISCO사 제조, DAD3350, 블레이드 NBC ZH2060, 30000rpm, 절삭 속도 50mm/s)를 이용하여, 각 실시예에 의해 제조된 이방 도전성 필름 부착 반도체 웨이퍼를, 530개의 칩(1.6mm×15.1mm)을 잘라내도록 다이싱하였다(다이싱 필름에 대한 절입 양, 20㎛). 다이싱한 칩을 평가용 칩으로 하였다.
외관 평가: 잘라낸 칩에 다이싱 부스러기가 부착되어 있는 것이 5% 이상인 경우를 ×, 5% 이하인 경우를 ○로 해서 평가하였다.
박리 평가: 잘라낸 칩의 다이싱 단부면을 관찰하여, 다이싱 단부면으로부터의 이방 도전성 필름의 평균 박리량이 25㎛ 미만인 경우를 ○, 25㎛ 이상인 경우를 ×로 해서 평가하였다.
(이방 도전성 필름 부착 반도체 웨이퍼의 검사 평가)
검사성 평가: 상기 이방 도전성 필름 부착 웨이퍼의 이방 도전성 필름 표면에서, 현미경을 이용하여 금 범프 위의 도전성 입자수를 계측하였다. 계측 가능한 것을 OK, 계측 불능인 것을 NG로 해서 평가하였다.
검사 결과 평가: 상기와 마찬가지의 방법으로, 50범프분에 대해서 접속 범프 위의 도전성 입자수를 계측하여, 표준 편차/평균치가 0.3 미만인 경우를 ○, 0.3 이상인 경우를 ×로 해서 평가하였다.
(포착 입자수 평가)
압착 후의 금 범프 위의 도전성 입자수를 상기와 같이 50범프분 측정하여, 그의 평균 포착 입자수와, 접속 전에 계측한 접속 범프 위의 도전성 입자수의 비율을 산출하였다. 65% 이상 90% 미만인 경우를 ○, 90% 이상인 경우를 ◎, 그리고 65% 미만인 경우를 ×로 해서 평가하였다.
(접속 저항 시험)
두께 0.5mm의 무알칼리 유리 위에, 평가용 칩의 알루미늄 박막 위의 금 범프가 인접하는 알루미늄 박막 위의 금 범프와 쌍을 이루는 위치 관계로 접속되도록 탄탈 배선(0.8㎛), 이어서, 인듐주석 산화물막(1400Å)의 접속 패드(가로 42㎛, 세로 120㎛)를 형성하였다. 20개의 금 범프가 접속될 때마다 상기 접속 패드에 인듐주석 산화물 박막의 인출 배선을 형성하고, 인출 배선 위에는 알루미늄 티탄 박막(티탄 1%, 3000Å)을 형성하여, 접속 평가 기판으로 하였다. 이 접속 평가 기판의 접속 패드와 이방 도전성 필름 부착 반도체칩의 금 범프를 위치 정렬하여, 190℃, 10초간, 40MPa의 하중으로 압착하였다. 압착 후, 상기 인출 배선간(금 범프 20개의 데이지체인)의 저항치 사단자법의 저항계로 저항 측정하여, 초기 접속 저항치로 하였다. 이 접속 저항 측정 기판을 85℃, 85% RH의 환경 하에 500시간 유지하고, 취출하여 25℃, 1시간 방치 후의 접속 저항치를 측정하여, 신뢰성 시험후 저항치로 하였다.
(절연성 시험 평가)
두께 0.5mm의 무알칼리 유리 위에, 평가용 칩의 알루미늄 박막 위의 2개의 금 범프가 각각 접속되는 위치 관계로 탄탈 배선(0.8㎛), 이어서, 인듐주석 산화물막(1400Å)의 접속 패드(가로 42㎛, 세로 120㎛)를 형성하였다. 상기 접속 패드를 1개 걸러서 5개 접속할 수 있도록 인듐주석 산화물 박막의 접속 배선을 형성하였다. 각각의 접속 배선에 인듐주석 산화물 박막(1400Å)의 인출 배선을 형성하고, 인출 배선 위에 알루미늄 티탄 박막(티탄 1%, 3000Å)을 형성하여 절연성 평가 기판으로 하였다. 이 절연 저항 평가 기판의 접속 패드와 이방 도전성 필름 부착 반도체칩의 금 범프를 위치 정렬하고, 190℃, 10초간, 40MPa의 하중으로 압착하여, 절연 저항 시험 기판으로 하였다. 이 절연 저항 시험 기판을 85℃, 85% RH로 유지하면서, 저전압 저전류 전원을 이용하여, 쌍을 이루는 인출 배선 사이에 30V의 직류 전압을 인가하였다. 이 배선간의 절연 저항을 5분간마다 측정해서, 절연 저항이 10MΩ 이하가 될 때까지의 시간을 측정하여, 그 값을 절연 저하 시간으로 하였다. 이 절연 저하 시간이 500시간 미만인 경우를 NG, 500시간 이상인 경우를 OK로 해서 평가하였다.
(위치 정렬성 평가)
압착 장치로 압착을 행했을 때, 얼라인먼트 마크 판독 에러가 난 경우를 NG, 에러가 나지 않은 경우를 OK로 해서 평가하였다. 에러가 난 경우, 반복 조작을 행하여, 정상 압착할 수 있을 때까지의 횟수를 계측하였다.
[실시예 5]
접착층 A
페녹시 수지(유리 전이 온도 84℃, 수 평균 분자량 9500) 90g, 비스페놀 A형 액상 에폭시 수지(에폭시 당량 190, 25℃ 점도, 14000mPa·s) 10g, γ-글리시독시프로필트리에톡시실란 1.5g, 및 아세트산에틸 250g을 혼합하여, 도전성 입자층용 절연성 수지 바니시를 얻었다. 이 도전성 입자층용 절연성 수지 바니시를, 두께 38㎛의 박리 처리한 폴리에틸렌테레프탈레이트 필름 위에 도포하고, 60℃에서 15분간 건조하여, 막 두께 2.8㎛의 접착층 A를 얻었다. 동일한 방법으로 점도 측정용 시트를 제작하여, 레오미터(60℃/분, 승온)로 100℃ 점도를 측정한 결과, 35000Pa·s였다.
절연성 접착제층 B
페녹시 수지(유리 전이 온도 91℃, 수 평균 분자량 11300) 40g, 비스페놀 A형 액상 에폭시 수지(에폭시 당량 190, 25℃ 점도, 14000mPa·s) 10g, 및 γ-글리시독시프로필트리에톡시실란 1.0g을, 아세트산에틸-톨루엔의 혼합 용제(혼합비 1:1)에 용해하여, 고형분 50% 용액으로 하였다. 마이크로 캡슐형 잠재성 이미다졸 경화제를 함유하는 액상 에폭시 수지(마이크로 캡슐의 평균 입경 5㎛, 활성 온도 123℃, 액상 에폭시 수지) 50g(액상 에폭시 수지 33.5g 함유)을 상기 고형분 50% 용액에 혼합 분산시켰다. 그 후, 이것을, 두께 38㎛의 박리 처리한 폴리에틸렌테레프탈레이트 필름 위에 도포하고, 60℃, 15분간 송풍 건조하여, 두께 16㎛의 절연성 접착제층 B를 얻었다. 동일한 방법으로 점도 측정용 시트를 제작하여, 레오미터(60℃/분, 승온)로 100℃ 점도를 측정한 결과, 450Pa·s였다.
도전성 입자 분산 배열 시트 C
두께 100㎛의 무연신 공중합 폴리프로필렌 필름 위에, 점착층으로서 니트릴 고무 라텍스-메틸메타아크릴레이트의 그래프트 공중합체 접착제를 4㎛의 두께로 도포하였다. 이 점착층 부착 폴리프로필렌 필름에, 평균 직경 3.8㎛의 금도금 플라스틱 입자(아크릴 수지, 도전성 입자)를 상기 점착제 표면에 도전성 입자가 복수층이 되도록 깔고, 그 후 과잉의 도전성 입자를 연질 고무를 포함하는 스크레퍼로 긁어냄으로써, 거의 간극 없이 단층 충전하였다. 충전율은 80%였다. 이 필름을 2축 연신 장치(도요세이끼 X6H-S, 팬터그래프 방식의 코너 스트레치형의 2축 연신 장치)를 이용하여 종횡으로 각각 10개의 처크를 이용해서 고정하여, 125℃, 120초 예열하고, 그 후 10%/초의 속도로 2.4배 연신해서 고정하여 도전성 입자 분산 배열 시트 C를 얻었다. 현미경을 이용하여 도전성 입자수를 측정한 결과, 100㎛×100㎛의 범위 내의 도전성 입자수는 134개였다. 도전성 입자의 평균 입자 간격은 12.0㎛이고, 도전성 입자는 대략 정삼각형으로 분산 배열되어 있고, 응집 입자는 0이었다.
이방 도전성 필름 D
상기 도전성 입자 분산 배열 시트 C의 도전성 입자 분산 배열면에, 접착층 A를 적층하고, 80℃, 0.4MPa의 조건으로 진공 라미네이트하여 도전성 입자층을 제작하고, 폴리에틸렌테레프탈레이트 필름을 박리하여, 그 박리면에, 절연성 접착제층 B를 적층하고, 55℃, 0.6MPa의 조건으로 진공 라미네이트하고, 그 후 폴리에틸렌테레프탈레이트 필름을 박리하여, 이방 도전성 필름 D를 얻었다.
이방 도전성 필름 부착 반도체 웨이퍼 E
상기 이방 도전성 필름 D 위에, 상기 반도체 웨이퍼의 금 범프 배치면측을 진공 라미네이트(55℃, 1.0MPa)하고, 그 후 이방 도전성 필름과 함께 반도체 웨이퍼를 점착층 부착 폴리프로필렌 필름으로부터 박리하여, 이방 도전성 필름 부착 반도체 웨이퍼 E를 얻었다.
이방 도전성 필름 부착 반도체 웨이퍼 E의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 18.8㎛였다. 또한, 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 3.8㎛였다. 이 이방 도전성 필름 부착 반도체 웨이퍼 E를 동결 절단하여 단면 관찰을 행하여, 도전성 입자 위치를 50개분 확인하였다. 50개 중 50개가 범프의 평균 높이보다 표면측에 있는 것을 확인하였다.
[실시예 6]
도전성 입자층 F
두께 100㎛의 무연신 공중합 폴리프로필렌 필름 위에, 점착층으로서 니트릴 고무 라텍스-메틸메타아크릴레이트의 그래프트 공중합체 접착제를 4㎛의 두께로 도포하였다. 이 점착층 부착 폴리프로필렌 필름에 평균 직경 3.8㎛의 금도금 플라스틱 입자(아크릴 수지, 도전성 입자)를 상기 점착제 표면에 도전성 입자가 복수층이 되도록 깔고, 그 후 과잉의 도전성 입자를 연질 고무를 포함하는 스크레퍼로 긁어냄으로써, 거의 간극 없이 단층 충전하였다. 충전율은 80%였다. 페녹시 수지(유리 전이 온도 84℃, 수 평균 분자량 9500) 95g, 비스페놀 A형 액상 에폭시 수지(에폭시 당량 190, 25℃ 점도 14000mPa·s) 5g, 및 γ-글리시독시프로필트리에톡시실란 1.2g, 메틸에틸케톤 250g을 혼합하여, 도전성 입자층용 절연성 수지 바니시를 얻었다. 이 도전성 입자층용 절연성 수지 바니시를, 상기 도전성 입자를 깐 필름 위에 도포하고, 60℃, 15분간 건조하여, 두께 11㎛의 도전성 입자 충전 필름을 얻었다.
상기 도전성 입자 충전 필름을 2축 연신 장치(도요세이끼 X6H-S, 팬터그래프 방식의 코너 스트레치형의 2축 연신 장치)를 이용하여 종횡으로 각각 10개의 처크를 이용해서 고정하고, 125℃, 120초 예열하고, 그 후 10%/초의 속도로 2.4배 연신해서 고정하여, 도전성 입자층 F를 얻었다. 현미경을 이용하여 도전성 입자수를 측정한 결과, 100㎛×100㎛의 범위 내의 도전성 입자수는 139개였다. 도전성 입자의 평균 입자 간격은 12.0㎛이고, 도전성 입자는 대략 정삼각형으로 분산 배열되어 있고, 응집 입자는 0이었다. 이 필름을 절단하여 전자 현미경으로 도전성 입자층 F의 절연성 수지의 막 두께를 측정한 결과, 1.8㎛였다.
절연성 접착제층 부착 반도체 웨이퍼 G
막 두께를 18㎛로 하는 것 이외에는, 실시예 1과 동일하게 하여 절연성 접착제층을 제작하였다.
이 절연성 접착제층 위에 이 반도체 웨이퍼의 금 범프 배치면측을 진공 라미네이트(55℃, 1.0MPa)하고, 그 후 절연성 접착제층과 함께 반도체 웨이퍼를 폴리에틸렌테레프탈레이트 필름으로부터 박리하고, 여분의 절연성 접착제층을 제거하여, 절연성 접착제층 부착 반도체 웨이퍼 G를 얻었다.
이방 도전성 필름 부착 반도체 웨이퍼 H
도전성 입자층 F 위에 절연성 접착제층 부착 반도체 웨이퍼 G의 절연성 접착제층 면측을 라미네이트(55℃, 1.0MPa)하고, 그 후 도전성 입자층과 함께 절연성 접착제층 부착 반도체 웨이퍼를 점착층 부착 폴리프로필렌 필름으로부터 박리하여, 이방 도전성 필름 부착 반도체 웨이퍼 H를 얻었다.
이방 도전성 필름 부착 반도체 웨이퍼 H의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 19.0㎛였다. 또한 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 4.0㎛였다. 이 이방 도전성 필름 부착 반도체 웨이퍼 H를 동결 절단하여 단면 관찰을 행하여, 도전성 입자 위치를 50개분 확인하였다. 50개 중 50개가 범프의 평균 높이보다 표면측에 있는 것을 확인하였다.
[실시예 7]
접착층 A의 두께를 4.0㎛로 하는 것 이외에는, 실시예 1과 동일하게 하여, 이방 도전성 필름 부착 반도체 웨이퍼 I를 얻었다.
이방 도전성 필름 부착 반도체 웨이퍼 I의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 19.8㎛였다. 또한, 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 4.8㎛였다. 이 이방 도전성 필름 부착 반도체 웨이퍼 I를 동결 절단하여 단면 관찰을 행하여, 도전성 입자 위치를 50개분 확인하였다. 50개 중 50개가 범프의 평균 높이보다 표면측에 있는 것을 확인하였다.
[실시예 8]
이방 도전성 필름 부착 반도체 웨이퍼 J
막 두께를 19.5㎛로 하는 것 이외에는, 실시예 2와 동일하게 하여, 절연성 접착제층 부착 반도체 웨이퍼를 제작하고, 실시예 1과 동일하게 하여 제작한 도전성 입자 분산 배열 시트 C 위에 진공 라미네이트(40℃, 0.5MPa)하고, 그 후 도전성 입자와 함께 절연성 접착제층 부착 반도체 웨이퍼를 점착층 부착 폴리프로필렌 필름으로부터 박리하여, 이방 도전성 필름 부착 반도체 웨이퍼 J를 얻었다.
이방 도전성 필름 부착 반도체 웨이퍼 J의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 18.7㎛였다. 또한, 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 3.7㎛였다. 이방 도전성 필름 표면에서, 현미경을 이용하여 도전성 입자의 표면에서의 노출량을 측정하였다. 도전성 입자 50개를 측정한 결과, 그 모두가 노출되어 있었고, 평균 노출 높이는 0.25㎛였다.
[비교예 4]
페녹시 수지(유리 전이 온도 91℃, 수 평균 분자량 11300) 40g, 비스페놀 A형 액상 에폭시 수지(에폭시 당량 190, 25℃ 점도, 14000mPa·s) 10g, 및 γ-글리시독시프로필트리에톡시실란 1.0g을, 아세트산에틸-톨루엔의 혼합 용제(혼합비 1:1)에 용해하여, 고형분 50% 용액으로 하였다. 마이크로 캡슐형 잠재성 이미다졸 경화제를 함유하는 액상 에폭시 수지(마이크로 캡슐의 평균 입경 5㎛, 활성 온도 123℃, 액상 에폭시 수지) 50g(액상 에폭시 수지 33.5g 함유)을 상기 고형분 50% 용액에 혼합 분산시켜, 이방 도전성 필름용 바니시를 얻었다. 이 이방 도전성 필름용 바니시에, 도전성 입자 밀도 50000개/mm2가 되도록 평균 직경 3.8㎛의 금도금 플라스틱 입자(아크릴 수지, 도전성 입자)를 가하여, 두께 50㎛의 폴리에틸렌테레프탈레이트 필름 위에 도포하고, 60℃에서 15분간 건조하여, 막 두께 20㎛의 이방 도전성 필름 K를 얻었다.
이 이방 도전성 필름 K 위에 이 반도체 웨이퍼의 금 범프 배치면측을 진공 라미네이트(55℃, 1.0MPa)하고, 그 후 이방 도전성 필름 K와 함께 반도체 웨이퍼를 폴리에틸렌테레프탈레이트 필름으로부터 박리하고, 여분의 이방 도전성 필름을 제거하여, 이방 도전성 필름 부착 반도체 웨이퍼 L을 얻었다.
이방 도전성 필름 부착 반도체 웨이퍼 L의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 19.7㎛였다. 또한, 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 4.7㎛였다. 이 반도체 웨이퍼 L을 동결 절단하여 단면 관찰을 행하였다. 도전성 입자는 두께 방향으로 편재되지 않고 거의 균일하게 분포하고 있었다.
[비교예 5]
이방 도전성 필름용 바니시에 도전성 입자 밀도 10000개/mm2가 되도록 평균 직경 3.8㎛의 금도금 플라스틱 입자(아크릴 수지, 도전성 입자)를 가한 것 이외에는, 비교예 1과 동일하게 하여 이방 도전성 필름 M을 얻었다. 이 이방 도전성 필름 M 위에 이 반도체칩의 금 범프 배치면측을 진공 라미네이트(55℃, 1.0MPa)하고, 그 후 이방 도전성 필름 M과 함께 반도체 웨이퍼를 폴리에틸렌테레프탈레이트 필름으로부터 박리하고, 여분의 이방 도전성 필름을 제거하여, 이방 도전성 필름 부착 반도체 웨이퍼 N을 얻었다.
이방 도전성 필름 부착 반도체 웨이퍼 N의 이방 도전성 필름의 절연성 수지 성분의 두께를 레이저 현미경으로 측정한 결과, 19.8㎛였다. 또한, 금 범프 위의 이방 도전성 필름의 절연성 수지 성분의 두께는 4.8㎛였다. 이 반도체 웨이퍼 N을 동결 절단하여 단면 관찰을 행하였다. 도전성 입자는 두께 방향으로 편재되지 않고 거의 균일하게 분포하고 있었다.
각 실시예, 비교예의 각 항목의 평가 결과를 이하의 표 2에 나타내었다.
Figure pct00002
표 2로부터 분명한 바와 같이, 각 실시예에 나타낸 이방 도전성 필름 부착 반도체 웨이퍼는, 검사성, 다이싱성, 신뢰성 시험 후의 접속 저항, 절연성 시험 평가 결과, 위치 정렬성 모두 우수하였다.
본 발명은 반도체칩 적층화 접속, 반도체칩의 인터포저에 대한 접속 등에 바람직하게 이용 가능하다.
1 : 반도체칩 2 : 회로 전극
3 : 이방 도전성 필름 4 : 도전성 입자
5 : 절연성 접착제층 6 : 도전성 입자층
7 : 지지체 8 : 점착제층
9 : 반도체 웨이퍼 10 : 접착제
11 : 회로 기판 12 : 접속 전극
13 : 반도체 소자부 14 : Si 기판
15 : 반도체칩에서 가장 먼 입자의 중심에서, 두께 방향에 수직으로 그은 가상 직선
16 : 반도체칩에서 가장 가까운 입자의 중심에서, 두께 방향에 수직으로 그은 가상 직선

Claims (36)

  1. 한쪽면에 복수의 회로 전극을 갖는 반도체칩과, 상기 회로 전극을 덮는 이방 도전성 필름을 갖는 이방 도전성 필름 부착 반도체칩으로서, 상기 이방 도전성 필름은 절연성 수지 성분과 도전성 입자를 포함하며, 상기 이방 도전성 필름에 포함되는 전체 도전성 입자수의 60% 이상이, 상기 회로 전극의 평균 높이보다 상기 이방 도전성 필름의 표면측에 존재하는 것을 특징으로 하는, 이방 도전성 필름 부착 반도체칩.
  2. 제1항에 있어서, 상기 이방 도전성 필름의, 상기 회로 전극의 평균 높이보다 표면측에 있는 절연성 수지 성분의 높이가, 상기 도전성 입자의 평균 직경의 1.0배 내지 2.0배인, 이방 도전성 필름 부착 반도체칩.
  3. 제1항 또는 제2항에 있어서, 상기 이방 도전성 필름이 상기 회로 전극을 덮는 절연성 접착제층과 도전성 입자층을 갖고, 상기 도전성 입자층은 절연성 수지 중에 상기 도전성 입자가 대략 평면상으로 1층 분산 배열하고 있는, 이방 도전성 필름 부착 반도체칩.
  4. 제3항에 있어서, 상기 절연성 접착제층의 수지 성분의 점도가 20℃ 내지 100℃의 온도 범위에서 상기 도전성 입자층의 절연성 수지의 점도보다 낮은, 이방 도전성 필름 부착 반도체칩.
  5. 제3항 또는 제4항에 있어서, 상기 도전성 입자층의 절연성 수지의 두께가 상기 도전성 입자의 평균 직경의 0.4 내지 2.0배인, 이방 도전성 필름 부착 반도체칩.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 도전성 입자층 중의 전체 도전성 입자수의 90% 이상이 단독으로 존재하고, 인접하는 도전성 입자 사이의 평균 입자간 거리가 상기 도전성 입자의 평균 직경의 1.0 내지 20배인, 이방 도전성 필름 부착 반도체칩.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 전체 도전성 입자수의 70% 이상이 상기 이방 도전성 필름의 표면에서 그 일부를 노출하고 있는, 이방 도전성 필름 부착 반도체칩.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 도전성 입자는 평균 직경 2 내지 50㎛의 대략 구상의 입자이며, 플라스틱제의 입자에 금속 피복한 입자, 금속 입자, 합금 입자, 및 금속제의 입자 또는 합금제의 입자에 금속 또는 합금을 피복한 입자로 이루어지는 군에서 선택되는, 이방 도전성 필름 부착 반도체칩.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 반도체칩의 외형으로부터의 상기 이방 도전성 필름의 최대 돌출 길이가 50㎛ 이하인, 이방 도전성 필름 부착 반도체칩.
  10. 이하의 공정:
    지지체, 도전성 입자가 단면 두께 방향에서 지지체측으로 편재되어 있는 이방 도전성 필름층의 순으로 적층하여 이루어지는 적층체에, 한쪽면에 복수의 회로 전극을 갖는 반도체칩의 상기 회로 전극면을 라미네이트하는 공정, 및
    상기 라미네이트한 이 반도체칩을 상기 이방 도전성 필름층과 함께 상기 지지체로부터 박리하는 공정
    을 포함하는, 제1항에 기재된 이방 도전성 필름 부착 반도체칩의 제조 방법.
  11. 제10항에 있어서, 상기 이방 도전성 필름층이 절연성 접착제층과 도전성 입자층을 갖고, 상기 도전성 입자층은 절연성 수지 중에 상기 도전성 입자가 대략 평면상으로 1층 분산 배열하고 있는, 방법.
  12. 이하의 공정:
    한쪽면에 복수의 회로 전극을 갖는 반도체칩의 회로 전극면에 절연성 접착제를 충전하는 공정,
    얻어진 절연성 접착제층 부착 반도체칩에, 지지체 위에 형성되며, 절연성 수지 중에 도전성 입자가 대략 평면상으로 1층 분산 배열한 도전성 입자층을 라미네이트하는 공정,
    상기 절연성 접착제층 부착 반도체칩을 상기 도전성 입자층과 함께 상기 지지체로부터 박리하는 공정
    을 포함하는, 제3항에 기재된 이방 도전성 필름 부착 반도체칩의 제조 방법.
  13. 이하의 공정:
    한쪽면에 복수의 회로 전극을 갖는 반도체칩의 회로 전극면에 절연성 접착제를 충전하는 공정,
    얻어진 절연성 접착제층 부착 반도체칩에, 지지체 위에 적층한 점착제층 위에 분산 배열하여 형성된 도전성 입자를 라미네이트하는 공정,
    상기 절연성 접착제층 부착 반도체칩을 상기 도전성 입자와 함께 상기 지지체 위에 적층한 점착제층으로부터 박리하는 공정
    을 포함하는, 제3항에 기재된 이방 도전성 필름 부착 반도체칩의 제조 방법.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서, 상기 라미네이트하는 공정에서, 20℃ 내지 100℃에서 진공 라미네이트하는, 방법.
  15. 제1항 내지 제9항 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체칩의 회로 전극을, 대응하는 접속 전극을 갖는 회로 기판과 위치 정렬하여 열압착하는 공정을 포함하는, 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 열압착하는 공정 전에, 상기 회로 전극 위의 도전성 입자수를 육안 검사하는 공정을 포함하는, 방법.
  17. 상기 열압착 후의 상기 접속 전극 위의 단위 면적당의 도전성 입자수가, 상기 회로 전극 이외의 부분의 단위 면적당 도전성 입자수의 65% 이상인, 제15항 또는 제16항에 기재된 방법에 의해 제조된 반도체 장치.
  18. 한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼와, 상기 회로 전극을 덮는 이방 도전성 필름을 갖는 이방 도전성 필름 부착 반도체 웨이퍼로서, 상기 이방 도전성 필름은 절연성 수지 성분과 도전성 입자를 포함하며, 상기 이방 도전성 필름에 포함되는 전체 도전성 입자수의 60% 이상이, 상기 회로 전극의 평균 높이보다 상기 이방 도전성 필름의 표면측에 존재하는 것을 특징으로 하는, 이방 도전성 필름 부착 반도체 웨이퍼.
  19. 제18항에 있어서, 상기 이방 도전성 필름의, 상기 회로 전극의 평균 높이보다 표면측에 있는 절연성 수지 성분의 높이가, 상기 도전성 입자의 평균 직경의 1.0배 내지 2.0배인, 이방 도전성 필름 부착 반도체 웨이퍼.
  20. 제18항 또는 제19항에 있어서, 상기 이방 도전성 필름이 상기 회로 전극을 덮는 절연성 접착제층과 도전성 입자층을 갖고, 상기 도전성 입자층은 절연성 수지 중에 상기 도전성 입자가 대략 평면상으로 1층 분산 배열하고 있는, 이방 도전성 필름 부착 반도체 웨이퍼.
  21. 제20항에 있어서, 상기 절연성 접착제층의 수지 성분의 점도가 20℃ 내지 100℃의 온도 범위에서 상기 도전성 입자층의 절연성 수지의 점도보다 낮은, 이방 도전성 필름 부착 반도체 웨이퍼.
  22. 제20항 또는 제21항에 있어서, 상기 도전성 입자층의 절연성 수지의 두께가 상기 도전성 입자의 평균 직경의 0.4 내지 2.0배인, 이방 도전성 필름 부착 반도체 웨이퍼.
  23. 제20항 내지 제22항 중 어느 한 항에 있어서, 상기 도전성 입자층 중의 전체 도전성 입자수의 90% 이상이 단독으로 존재하고, 인접하는 도전성 입자 사이의 평균 입자간 거리가 상기 도전성 입자의 평균 직경의 1.0 내지 20배인, 이방 도전성 필름 부착 반도체 웨이퍼.
  24. 제18항 내지 제23항 중 어느 한 항에 있어서, 상기 전체 도전성 입자수의 70% 이상이 상기 이방 도전성 필름의 표면에서 그 일부를 노출하고 있는, 이방 도전성 필름 부착 반도체 웨이퍼.
  25. 제18항 내지 제24항 중 어느 한 항에 있어서, 상기 도전성 입자는 평균 직경 2 내지 50㎛의 대략 구상의 입자이며, 플라스틱제의 입자에 금속 피복한 입자, 금속 입자, 합금 입자, 및 금속제의 입자 또는 합금제의 입자에 금속 또는 합금을 피복한 입자로 이루어지는 군에서 선택되는, 이방 도전성 필름 부착 반도체 웨이퍼.
  26. 이하의 공정:
    지지체, 도전성 입자가 단면 두께 방향에서 지지체측으로 편재되어 있는 이방 도전성 필름층의 순으로 적층하여 이루어지는 적층체에, 한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼의 상기 회로 전극면을 라미네이트하는 공정, 및
    상기 라미네이트한 이 반도체 웨이퍼를 상기 이방 도전성 필름층과 함께 상기 지지체로부터 박리하는 공정
    을 포함하는, 제18항에 기재된 이방 도전성 필름 부착 반도체 웨이퍼의 제조 방법.
  27. 제26항에 있어서, 상기 이방 도전성 필름층이 절연성 접착제층과 도전성 입자층을 갖고, 상기 도전성 입자층은 절연성 수지 중에 상기 도전성 입자가 대략 평면상으로 1층 분산 배열하고 있는, 방법.
  28. 이하의 공정:
    한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼의 회로 전극면에 절연성 접착제를 충전하는 공정,
    얻어진 절연성 접착제층 부착 반도체 웨이퍼에, 지지체 위에 형성되며, 절연성 수지 중에 도전성 입자가 대략 평면상으로 1층 분산 배열한 도전성 입자층을 라미네이트하는 공정,
    상기 절연성 접착제층 부착 반도체 웨이퍼를 상기 도전성 입자층과 함께 상기 지지체로부터 박리하는 공정
    을 포함하는, 제20항에 기재된 이방 도전성 필름 부착 반도체 웨이퍼의 제조 방법.
  29. 이하의 공정:
    한쪽면에 복수의 회로 전극을 갖는 반도체 웨이퍼의 회로 전극면에 절연성 접착제를 충전하는 공정,
    얻어진 절연성 접착제층 부착 반도체 웨이퍼에, 지지체 위에 적층한 점착제층 위에 분산 배열하여 형성된 도전성 입자를 라미네이트하는 공정,
    상기 절연성 접착제층 부착 반도체 웨이퍼를 상기 도전성 입자와 함께 상기 지지체 위에 적층한 점착제층으로부터 박리하는 공정
    을 포함하는, 제20항에 기재된 이방 도전성 필름 부착 반도체 웨이퍼의 제조 방법.
  30. 제26항 내지 제29항 중 어느 한 항에 있어서, 상기 라미네이트하는 공정에서, 20℃ 내지 100℃에서 진공 라미네이트하는, 방법.
  31. 제18항 내지 제25항 중 어느 한 항에 기재된 이방 도전성 필름 부착 반도체 웨이퍼를 다이싱하는 공정을 포함하는, 이방 도전성 필름 부착 반도체칩의 제조 방법.
  32. 제31항에 있어서, 상기 이방 도전성 필름 부착 반도체 웨이퍼를 다이싱하는 공정 전에, 상기 회로 전극 위의 도전성 입자수를 육안 검사하는 공정을 포함하는, 방법.
  33. 한쪽면에 복수의 회로 전극을 갖는 반도체칩과, 상기 회로 전극에 대응하는 접속 전극을 갖는 회로 기판과, 접착제를 포함하는 반도체 장치로서, 상기 접착제는 절연성 수지와 도전성 입자를 포함하고, 이 반도체칩과 상기 회로 기판 사이에 배치되고, 이 반도체칩 위의 거리가 가장 짧은 회로 전극 사이의 두께 방향으로 절단한 단면에서의 가장 반도체칩에 가까운 도전성 입자와 가장 반도체칩에서 먼 도전성 입자의 두께 방향의 입자간 거리가, 상기 도전성 입자의 평균 직경의 1배 이하인, 반도체 장치.
  34. 제33항에 있어서, 상기 도전성 입자는 평균 직경 2 내지 50㎛의 대략 구상의 입자이며, 플라스틱제의 입자에 금속 피복한 입자, 금속 입자, 합금 입자, 및 금속제의 입자 또는 합금제의 입자에 금속 또는 합금을 피복한 입자로 이루어지는 군에서 선택되는, 반도체 장치.
  35. 제33항 또는 제34항에 있어서, 상기 반도체칩의 외형으로부터의 상기 접착제의 최대 돌출 길이가 50㎛ 이하인, 반도체 장치.
  36. 제33항 내지 제35항 중 어느 한 항에 있어서, 상기 열압착 후의 상기 접속 전극 위의 단위 면적당 도전성 입자수가, 상기 회로 전극 이외의 부분의 단위 면적당 도전성 입자수의 65% 이상인, 반도체 장치.
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