KR20140091719A - 설정가능한 인터페이스를 가진 테스트 기기 - Google Patents

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KR20140091719A
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Abstract

일반적으로, 복수의 프로세싱 기기를 포함하고, 제어 시스템과의 통신을 포함하는 테스트 기기의 동작을 제어하도록 프로그래밍되고, 테스트 기기에 연결된 기기를 테스트하기 위한 하나 이상의 테스트 프로그램을 실행하도록 프로그래밍된 프로세싱 시스템, 및 테스트 기기에 연결된 기기와 통신을 교환하기 위해 설정가능한 인터페이스를 포함하고, 이 설정가능한 인터페이스는 상이한 설정들이 할당가능한 물리 포트를 포함한다.

Description

설정가능한 인터페이스를 가진 테스트 기기{TEST INSTRUMENT HAVING A CONFIGURABLE INTERFACE}
본 발명은 일반적으로 설정가능한 인터페이스를 가진 테스트 기기에 관한 것이다.
자동 테스트 장치(ATE)는 반도체 기기 및 회로판 어셈블리와 같은 전자제품의 제조에서 한 역할을 담당한다. 제조자들은 일반적으로 제조 프로세스 동안 기기의 작동을 검증하기 위해 자동 테스트 장치, 또는 "테스터 기기"를 사용한다. 이러한 기기들은 "피시험 기기(DUT)", 또는 "피시험 유닛(UUT)"으로 불린다. 결함의 조기 탐지는 결함 있는 기기를 처리함으로써 그렇지 않았을 때 발생되었을 비용을 제거하여, 전체 제조 비용을 줄여준다. 제조자들은 또한 다양한 사양을 등급화하기 위해 ATE를 사용한다. 기기들은 속도와 같은, 영역 내의 상이한 성능 레벨에 따라 테스트되고 비닝(binned)될 수 있다. 기기들은 또한 실제 성능 레벨에 따라 라벨 붙여지고 판매될 수 있다.
일반적으로, 하나의 형태로서, 테스트 기기는 제어 시스템과의 통신을 포함하는 테스트 기기의 동작을 제어하도록 프로그래밍되고, 테스트 기기에 연결된(interfaced) 기기를 테스트하기 위한 하나 이상의 테스트 프로그램을 실행하도록 프로그래밍되며, 복수의 프로세싱 기기를 포함하는, 프로세싱 시스템, 및 테스트 기기에 연결된 기기와 통신을 교환하기 위한 설정가능한 인터페이스를 포함하고, 상기 설정가능한 인터페이스는 상이한 설정이 할당가능한 물리 포트를 포함한다.
일반적으로, 다른 형태로서, 방법은 제어 시스템과의 통신을 포함하여 테스트 기기의 동작을 제어하기 위해 프로세싱 시스템을 설정하는 단계를 포함하고, 상기 설정하는 단계는 상기 테스트 기기에 연결된 기기를 테스트하기 위한 하나 이상의 테스트 프로그램을 실행하도록 프로세싱 시스템을 프로그래밍하는 단계를 포함하고, 상기 프로세싱 시스템은 복수의 프로세싱 기기를 포함한다. 본 방법은 테스트 기기에 연결된 기기와 통신을 교환하기 위한 설정가능한 인터페이스를 제공하는 단계를 더 포함하고, 이 설정가능한 인터페이스는 상이한 설정이 할당가능한 물리 포트를 포함한다.
형태들은 아래의 특징 중 하나 이상을 포함할 수 있다. 설정가능한 인터페이스는 프로그래밍 가능한 로직을 포함하고, 이 로직은 로직에 대한 로드(load)의 적용을 통해 프로그래밍 가능하고, 이 로드는 물리 포트들이 상이한 설정을 담당하게 할 수 있는 기능을 제공한다. 프로그래밍 가능한 로직은 현장 프로그래밍 가능한 게이트 어레이(FPGA)를 포함하고, 로드는 물리 포트들이 제어 입력에 응답하여 상이한 설정을 담당하게 하는 단일 로드이다. 단일 로드는 테스트 기기에 연결된 기기에 대한 하나 이상의 테스트를 수행하도록 FPGA를 더 구성한다. 상이한 설정들은 복수의 프로세싱 기기 중 어떤 것이 테스트 기기에 연결된 기기와 통신하는지를, 적어도 부분적으로, 기초로 하여 물리 포트에 할당가능하다. 프로세싱 시스템은 FPGA에 제어 입력을 제공하도록 프로그래밍된다. 상이한 설정들은 포트가 입력 또는 출력으로 동작하는지 여부를 포함하여, 포트의 기능과 관련된 것이다. 상이한 설정들은 포트의 폭과 관련된 것이다. 상이한 설정들은 포트를 통해 전달되는 신호의 주파수와 관련된 것이다. 상이한 설정들은 포트와 연관된 메모리 깊이와 관련된 것이다. 프로세싱 시스템은 테스트 기기에 연결된 기기를 테스트하기 위한 하나 이상의 테스트 프로그램을 실행하도록 프로그래밍 가능하고, 테스트 기기의 동작을 제어하도록 프로그래밍된 제1 프로세싱 서브시스템, 및 기기 테스트로 지정된 제2 프로세싱 서브 시스템을 포함하는데, 제2 프로세싱 시스템은 기기를 테스트하기 위한 하나 이상의 테스트 프로그램을 실행하도록 프로그래밍 가능한 복수의 프로세싱 기기를 포함한다.
본 발명의 내용 섹션을 포함하는 본 명세서에 서술된 특징 중 2 이상의 특징들은 본 명세서에 구체적으로 서술되어 있지 않은 실시예를 형성하기 위해 결합될 수 있다.
본 명세서에 서술된 시스템 및 기술 또는 그 일부는 하나 이상의 프로세싱 기기상에서 실행 가능하고, 하나 이상의 비일시적 기계 판독 가능한 저장 매체에 저장된 명령어를 포함하는 컴퓨터 프로그램 프로덕트(computer program product)로서 구현될 수 있다. 본 명세서에 서술된 시스템 및 기술 또는 그 일부는 언급된 기능을 구현하기 위해 실행가능한 명령어를 저장하기 위한 메모리 및 하나 이상의 프로세싱 기기를 포함할 수 있는 장치, 방법, 또는 전자 시스템으로서 구현될 수 있다.
하나 이상의 구현의 세부사항은 아래의 설명 및 도면을 참조하여 제시된다. 다른 특징, 목적, 및 장점들은 아래의 설명 및 도면과 청구항으로부터 명백해질 것이다.
도 1은 예시적인 테스트 기기의 블록도이다.
도 2는 예시적인 프로그래밍가능한 로직을 보여주는 블록도이다.
도 3은 예시적인 테스트 시스템의 블록도이다.
도 4는 테스트 시스템 내에 포함된 예시적인 테스터의 블록도이다.
이제, 설정가능한 인터페이스를 포함하는 테스트 기기가 서술된다. 테스트 기기는 복수의 프로세싱 기기를 포함할 수 있는 프로세싱 시스템을 포함한다. 프로세싱 시스템은 테스트 기기의 동작을 제어하도록 프로그래밍된다. 프로세싱 시스템은 또한 테스트 기기에 연결된 기기를 테스트하기 위한 하나 이상의 테스트 프로그램을 실행하도록 프로그래밍된다. 테스트 기기는 설정가능한 인터페이스를 포함하는데, 그것을 통해 테스트 기기에 연결된 기기(예컨대, 피시험 유닛 또는 "UUT")와의 통신이 교환된다. 본 구현 예에서, 설정가능한 인터페이스는 상이한 설정(configuration)이 할당가능한 복수의 포트를 포함한다. 본 구현 예에서, 인터페이스는 복수의 선택가능한 인터페이스 설정을 포함하는 단일 프로그램 이미지를 사용하여 실시간으로 설정가능하다.
도 1은 상기의 테스트 기기(100)의 구현 예의 블록도이다. 도 1에서, 테스트 기기(100)는 3-티어(tier) 프로세싱 시스템을 포함한다. 그러나, 다른 구현예에서, 더 많거나 적은 티어가 존재할 수도 있다. 테스트 기기(100)의 상이한 티어들은 UUT에 대한 티어의 상대적인 관계를 반영한다. 본 예에서, 제1 티어(101)는 컴퓨터(102)를 포함한다. 본 예에서, 컴퓨터(102)는 외부 네트워크와의 통신과 같은, 테스트 기기(100)의 다양한 특징부를 제어하는 시스템 프로세싱 기기를 포함한다. 또한, 컴퓨터(102)는 아래에 서술한 바와 같은 다양한 테스트 동작을 수행하도록 프로그래밍 가능하다. 제2 티어(104)는 테스트 전용의 하나 이상의 프로세싱 기기(106 내지 108)를 포함한다. 예를 들어, 프로세싱 기기(106 내지 108)는 테스트 기기 제어 및 네트워크 통신과 같은 테스트가 아닌 기능을 수행하지 않는 것이 전형적이다. 그러나, 몇몇 예에서는, 프로세싱 기기(106 내지 108)가 통신 및 흐름 제어, 인터럽트(interrupt), 및 타이밍 등과 같은, 몇몇 하우스키핑(housekeeping) 기능을 수행할 수도 있다. 제3 티어(110)는 UUT(115)에 대한 인터페이스로서 역할하고 UUT에 대한 하나 이상의 테스트 동작을 수행하도록 모두 프로그래밍 가능한 로직(111 내지 113)을 포함한다.
본 예의 제1 티어(101)에서, 컴퓨터(102)는 하나 이상의 마이크로프로세서 또는 단일 다중코어 마이크로프로세서(도시되지 않음)와 같은 하나 이상의 프로세싱 기기를 포함한다. 컴퓨터(102)는 또한 외부 환경과의 테스트 기기 통신을 제어하고 테스트 기기(100)의 동작을 제어하기 위해 다양한 "하우스키핑" 기능을 수행하도록 하는 실행가능한 코드를 저장하는 메모리(도시되지 않음)를 포함한다. 예를 들어, 컴퓨터(102)는 네트워크 인터페이스(120)를 통해 테스트 기기와 하나 이상의 외부 개체(entity) 사이의 통신을 교환하는 것, 멀웨어(malware)에 대하여 테스트 기기를 스캐닝(scanning)하는 것, 메모리 관리, 파워 제어, 및 UUT를 테스트하는 것과 특별하게 관련되지 않은 다른 기능들을 담당할 수 있다.
컴퓨터(102)는 또한 테스트 기기(100)에 연결된 UUT(예컨대, 115)에 대한 테스트 동작을 수행하도록 프로그래밍 가능하다. 테스트 동작은 버스 속도, 반응 시간, 또는 UUT의 임의의 다른 적합한 동작 양상(aspect)을 테스트하는 것을 포함할 수 있으나, 이에 제한되지는 않는다. 일반적으로, 수행되는 테스트는 피시험 기기의 종류 및 테스트 동안 찾아진 정보에 의존한다.
하나 이상의 테스트 프로그램은 컴퓨터(102) 상의 메모리로 로딩(load)될 수 있고, 테스트를 수행하기 위해 컴퓨터(102) 내의 프로세싱 기기(들)에 의해 실행될 수 있다. 테스트를 수행하는 동안, 컴퓨터(102)는 테스트 기기(100)의 작동을 유지하기 위해, 상술한 것과 같은 다른 기능들을 계속 수행할 수 있다. 그 결과, 테스트 지연 시간(예컨대, 테스트 시작과 테스트 결과 수령 사이의 시간의 양)은 대략 수 밀리초일 수 있다. 그러나, 이것은 테스트 지연 시간의 하나의 예일 뿐이다. 상이한 시스템에서, 컴퓨터(102) 내의 프로세싱 기기(들)의 속도, 및 테스트 프로그램을 실행하기 위해 컴퓨터(102) 내에서 사용가능한 메모리의 크기 등과 같은 다양한 요소들이 테스트 지연 시간에 영향을 줄 수 있다.
컴퓨터(102)를 통해 테스트를 수행하는 가능한 장점은 테스트 프로그램의 개발 비용과 관련된다. 더욱 상세하게는, 컴퓨터(102)는 마이크로소프트? 윈도우즈? 또는 임의의 다른 비교적 사용자 친화적인 운영체제와 같은 운영체제(OS)를 실행할 수 있다. 이러한 운영체제상에서 테스트 프로그램의 개발에 사용가능한 툴은 전형적으로 널리 사용가능하며, 일반적으로 테스트 프로그램 개발자들에게 공지되어 있다. 결과적으로, 컴퓨터(102) 상에서 실행하기 위한, 컴퓨터(102) 상의 테스트 프로그램을 개발하는 비용은 다중-티어 아키텍처의 다른 티어 상에서 실행하기 위한 테스트 프로그램을 개발하는 비용보다 적을 수 있다. 그러나, 이러한 일반적인 내용이 모든 경우에 적용되는 것은 아니다.
본 예에서, 제2 티어(104)는 복수의 내장형 프로세싱 기기(106 내지 108)를 포함한다. 여기서, 3개의 내장형 프로세싱 기기가 도시되어 있으나, 테스트 기기(100)는, 예컨대, 1, 2, 4, 5, 또는 그 이상의 임의의 적합한 개수의 내장형 프로세싱 기기를 포함할 수 있다. 이러한 프로세싱 기기가 내장형이라는 것은 그들이 테스트 기기(100)에 포함되고 테스트 기능을 수행하도록(예컨대, 테스트 기기(100)와 인터페이싱되는 UUT를 테스트하도록) 지정되어 있다는 사실에 기인한다. 내장형 프로세싱 기기(106 내지 108)는 전형적으로 컴퓨터(102)에 의해 수행되는 상술된 "하우스키핑" 동작과 같은, 테스트 기기 동작에 대한 책임은 없다. 그러나, 몇몇 구현에서, 내장형 프로세싱 기기(106 내지 108)는 하나 이상의 그러한 동작 또는 UUT를 테스트하는데 구체적으로 관련되지 않은 다른 동작을 수행하도록 프로그래밍될 수도 있다.
각각의 내장형 프로세싱 기기(106 내지 108)는, 예컨대, 단일 코어 또는 복수의 코어를 가진 마이크로컨트롤러 또는 마이크로프로세서를 포함할 수 있다. 각각의 마이크로프로세서는 직접적으로 또는 컴퓨터(102)를 통해 프로그래밍 가능하다. 예를 들어, 테스트 기기(100)의 사용자는 내장형 프로세싱 기기(106)를 프로그래밍하기 위해 컴퓨터(102)의 운영체제와 상호작용할 수 있다. 대안으로서, 다이렉트 인터페이스, 예컨대, 하드웨어 또는 소프트웨어가 존재할 수 있으며, 이를 통해 각각의 내장형 프로세싱 기기가 프로그래밍될 수 있다. 이러한 맥락에서, 프로그래밍은 각각의 내장형 프로세싱 기기 상에, UUT를 테스트하기 위해 내장형 프로세싱 기기 상에서 실행될 수 있는, 하나 이상의 테스트 프로그램을 저장시키는 것을 의미한다.
도 1에 도시된 바와 같이, 각각의 내장형 프로세싱 기기는 컴퓨터(102) 및 각각의 프로그래밍 로직(본 예에서, 현장 프로그래밍 가능한 게이트 어레이(FPGA)에 연결된다. 아래에 설명한 바와 같이, 각각의 FPGA는 별도의 UUT(도시되지 않음), 또는 테스트를 위한 단일 UUT의 일부분(예컨대, 도시된 바와 같이, 그 UUT 상의 버스(122, 123, 124))에 대한 인터페이스로서 역할한다. 따라서, 본 예에서, 각각의 내장형 프로세싱 기기는 대응하는 UUT, 또는 테스트되는 UUT의 일부분에 대하여 특별히 지정된 테스트 프로그램을 가지도록 프로그래밍될 수 있다. 언급한 바와 같이, 적절한 테스트 프로그램은 내장형 프로세싱 기기에 직접 로딩될 수도 있고, 또는 컴퓨터(102)를 통해 로딩될 수도 있다. 각각의 내장형 프로세싱 기기는 개별적으로 또는 다른 내장형 프로세싱 기기와 함께 자신의 테스트 프로그램을 실행할 수 있다. 몇몇 구현에서, 각각의 테스트 프로그램이 실행되는 방법에 관하여 내장형 프로세싱 기기 간의 협력이 존재할 수 있다. 이러한 협력은 내장형 프로세싱 기기 스스로 또는 컴퓨터(102)에 의해 구현될 수 있다. 몇몇 구현에서, 이러한 협력은 아키텍처의 상이한 티어에 있는 기기들을 포함할 수 있다. 몇몇 구현에서, 상이한 내장형 프로세싱 기기(106 내지 108)는, 적절한 협력과 함께 또는 협력 없이, 동일한 테스트 프로그램의 상이한 부분(예컨대, 모듈)을 구현할 수 있다.
내장형 프로세싱 기기를 통해 테스트를 수행하는 가능한 장점은 테스트 지연 시간에 관한 것이다. 더욱 상세하게는 내장형 프로세싱 기기가 주로 테스트로 전용되기 때문에, 전형적으로 그들의 리소스들이 다른 작업에 의해 부담을 받지 않는다. 그 결과, 테스트 지연 시간은 컴퓨터(102)에 의해 달성되는 것보다 짧을 수 있다. 예를 들어, 내장형 프로세싱 기기에 대한 테스트 지연 시간은 수 마이크로초일 수 있다. 그러나, 이는 내장형 프로세싱 기기 지연 시간의 일례일 뿐이다. 상이한 시스템에서, 프로세싱 기기 속도, 테스트 프로그램을 실행하기 위해 사용가능한 메모리 크기 등과 같은 다양한 요인들이 테스트 지연 시간에 영향을 줄 수 있다. 따라서, 앞선 일반적인 내용은 모든 경우에 적용되지 않을 수도 있다.
또한, 내장형 프로세싱 기기에 대한 테스트 프로그램의 개발을 위한 툴이 사용가능하다. 결과적으로, 내장형 프로세싱 기기 상에서 실행하는 내장형 프로세싱 기기에 대한 테스트 프로그램을 개발하는 비용은 FPGA와 같은 하드웨어 상에서 실행하는 테스트 프로그램을 개발하는 비용보다 작을 수 있다.
제3 티어(110)는, 예컨대, FPGA(111 내지 113)와 같은 프로그래밍 가능한 로직을 포함할 수 있으나, 다른 타입의 프로그래밍 가능한 로직이 FPGA를 대신하여 사용될 수도 있다. 각각의 FPGA는 FPGA에 프로그램 이미지를 로딩함으로써 구성된다. 이러한 프로그램 이미지는 "FPGA 로드"라 불린다. 본 예에서, 각각의 FPGA는 UUT 또는 UUT의 일부분(예컨대, UUT 버스)과 테스트 기기(100) 사이의 인터페이스로서 역할하도록 구성된다. 예를 들어, FPGA는 포트 폭, 포트 속도, 입력 포트의 개수, 출력 포트의 개수 등을 지정할 수 있다.
제1 티어(101) 컴퓨팅 기기(예컨대, 컴퓨터(102)) 및 제2 티어(104) 컴퓨팅 기기(예컨대, 내장형 프로세싱 기기(106 내지 108))는 제3 티어(110)를 통해 UUT(115)에 액세스한다. 예컨대, 도 1에 도시된 바와 같이, 각각의 내장형 프로세싱 기기는 대응하는 FPGA를 통해 UUT(115)와 통신할 수 있다. 컴퓨터(102)는 어떤 UUT 또는 UUT의 일부분이 현재 테스트되는지에 따라, 하나 이상의 FPGA를 통해 UUT(115)와 통신할 수 있다. 몇몇 구현에서, FPGA에 의해 구현되는 각각의 인터페이스는 프로그래밍 가능하다. 다른 구현에서, 각각의 FPGA에 의해 구현되는 인터페이스는 정적이다(예컨대, 프로그래밍 불가능하다).
각각의 FPGA는 또한 FPGA가 연결되어 있는 대응 UUT 또는 UUT의 일부분에 대한 하나 이상의 테스트를 수행하도록 구성가능할 수 있다. 예를 들어, 각각의 FPGA의 FPGA 로드는 UUT의 다양한 양상(aspect)을 테스트하기 위해 FPGA에 의해 실행되는 하나 이상의 테스트 루틴을 포함할 수 있다. 상기와 같이, 구현되는 루틴들은 피시험 기기 및 테스트 동안 찾아진 정보에 의존한다. 각각의 FPGA에 의해 실행되는 테스트 루틴은 다른 FPGA에 의해 실행되는 다른 테스트 루틴과 독립적으로 실행될 수 있고, 또는 다양한 FPGA 간의 협력이 존재할 수도 있다. 각각의 FPGA는 개별적으로 및 다른 내장형 프로세싱 기기와 함께 자신의 테스트 루틴을 실행할 수 있다. 몇몇 구현에서, 각각의 테스트 프로그램이 실행되는 방법에 관하여 FPGA 간의 협력이 존재할 수 있다. 이러한 협력은 FPGA 스스로에 의해, 그들의 대응하는 내장형 프로세싱 기기에 의해, 또는 컴퓨터(102)에 의해 구현될 수 있다. 몇몇 구현에서, 이러한 협력은 아키텍처의 상이한 티어에 있는 기기들을 포함할 수 있다. 예를 들어, 내장형 프로세싱 기기(106 내지 108)와 연관된 컴퓨터(102)는 각각의 FPGA(111 내지 113)의 동작에 협력할 수 있다. 몇몇 구현에서, 상이한 FPGA는, 적절한 협력과 함께 또는 협력 없이, 동일한 테스트 루틴의 상이한 부분(예컨대, 모듈)을 구현할 수 있다.
FPGA를 통해 테스트를 수행하는 가능한 장점은 테스트 지연 시간과 관련된다. 더욱 상세하게는, FPGA가 하드웨어 기기이므로, FPGA는 내장형 프로세싱 기기(106 내지 108) 또는 컴퓨터(102) 내에 프로그래밍된 테스트 루틴보다 더 빠른 속도로 실행할 수 있다. 결과적으로, 테스트 지연은 내장형 프로세싱 기기(106 내지 108) 또는 컴퓨터(102)에 의해 달성되는 것보다 더 적을 수 있다. 예를 들어, 프로그래밍 가능한 기기에 대한 테스트 지연은 수 나노초일 수 있다. 그러나, 이는 FPGA 테스트 지연의 일례일 뿐이다. 상이한 시스템에서, 다양한 요인들이 테스트 지연 시간에 영향을 줄 수 있다. 따라서, 앞선 일반적인 내용은 모든 경우에 적용되지 않을 수 있다.
몇몇 실시예에서, 테스트는 하나의 티어 또는 아키텍처의 다른 티어에 의해 배타적으로 실행될 수 있다. 예를 들어, 컴퓨터(102)는 UUT를 테스트하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그래밍될 수 있고, 반면 아키텍처의 다른 티어 상의 기기들은 UUT 테스트를 수행하지 않는다. 내장형 프로세싱 기기(106 내지 108)는 UUT를 테스트하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그래밍될 수 있고, 반면 아키텍처의 다른 티어 상의 기기들은 UUT 테스트를 수행하지 않는다. FPGA(111 내지 113)는 기기에 대한 하나 이상의 테스트를 실행하도록 구성될 수 있고, 반면 아키텍처의 다른 티어 상의 기기들은 UUT 테스트를 수행하지 않는다. 테스트를 수행하지 않는 기기들이 이 시간 동안 반드시 휴면 상태(dormant)인 것은 아니다. 예를 들어, 컴퓨터(102)는 상술된 하우스키핑 오퍼레이션을 계속 수행할 수 있고, FPGA는 UUT로 또는 그로부터의 데이터를 계속 라우팅할 수 있고(즉, UUT에 대한 인터페이스로서 계속 역할할 수 있고), 내장형 프로세싱 기기는 협력 또는 다른 통신(예컨대, FPGA로부터 테스트 결과를 컴퓨터(102)로 전송하는 것)에서 계속 활성화된 상태일 수 있다.
다른 구현에서, 테스트는 동시에 또는 협력하여 아키텍처의 상이한 티어에 의해 수행될 수 있다. 예를 들어, 컴퓨터(102), 내장형 프로세싱 기기(106 내지 108), 및 FPGA(111 내지 113) 중 2 이상이 단일 UUT 또는 복수의 UUT에 대한 하나 이상의 테스트 동작을 수행하기 위해 동시에 또는 동일한 테스트 시퀀스 내에서 협력하여 작동할 수 있다. 이러한 협력을 유효화하기 위해, 적절한 프로그래밍이 컴퓨터(102) 및/또는 내장형 프로세싱 기기(106 내지 108)로 로딩되고, 그리고/또는 적절한 이미지가 FPGA로 로딩된다. 예를 들어, UUT에 대한 제1 테스트는 컴퓨터(102)에 의해 수행될 수 있고, UUT에 대한 제2 테스트는 내장형 프로세싱 기기(106)에 의해 수행될 수 있고, 그리고 UUT에 대한 제3 테스트는 FPGA(111)에 의해 수행될 수 있다. 제1, 제2 및 제3 테스트는 별개의 테스트이거나, 동일한 테스트 시퀀스의 일부분 일 수도 있다. 제1, 제2 및 제3 테스트로부터의 데이터는 적절한 테스트 결과를 얻기 위해, 예컨대, 컴퓨터(102) 내에서 결합될 수 있고, 처리될 수 있다. 이러한 테스트 결과는 분석 또는 보고를 위해 외부 컴퓨터(도시되지 않음)로 전송될 수 있다. 아키텍처의 임의의 티어 또는 다른(제3의) 컴퓨터(도시되지 않음)가 이러한 협력을 수행할 수도 있다.
아키텍처의 하나 이상의 티어가 프로그래밍되어 있지 않은 구현에서, 프로그래밍되지 않은 티어는 우회(bypass)될 수 있다(적어도 그들의 테스트 기능이 관련되어 있는 한). 프로그래밍되지 않은 티어는 외부 네트워크와 티어 사이의 프로그래밍 및 통신에 관하여 상술한 바와 같이, 다양한 기능을 수행하도록 미리 프로그래밍되거나 마리 구성될 수 있다.
다양한 티어에서의 기기들은 실시간으로 프로그래밍되거나 구성될 수 있다. 본 문맥에서, "실시간"은 테스트 시간에 또는 테스트 시간 직전에 프로그래밍하는 것을 포함한다. 즉, 테스트 기기는 UUT에 대하여 실행될 테스트 프로그램을 가지도록 미리 프로그래밍될 필요가 없다. 이러한 테스트 프로그램은 적절한 시간에 기기에 통합될 수 있다. 이와 마찬가지로, 테스트 기기상의 기존의 테스트 프로그램는 새로운 테스트 프로그램으로 적절한 때에 교체될 수 있다.
도 2는 테스트 기기(100)의 일부분일 수 있는 프로그래밍 가능한 로직(201)의 일례를 도시한다. 프로그래밍 가능한 로직(201)은, 예컨대, 상술한 바와 같은 FPGA, 또는 임의의 다른 적합한 타입의 프로그래밍 가능한 로직일 수 있다. 본 문맥에서, 프로그래밍 가능한 로직은 UUT에 대한 인터페이스(208)를 포함한다. 인터페이스(208)는 연결된 UUT와 데이터를 교환하는데 사용될 수 있는 컴포넌트(예컨대, 포트, 또는 메모리 등)를 포함한다. 인터페이스의 상이한 엘리먼트들이 아래에 설명한 바와 같이 저장된 설정 정보를 기초로 상이한 역할을 할당받을 수 있다는 점에서 볼 때, 인터페이스는 설정가능하다. 유리하게도, 예컨대, 상이한 루틴을 사용하여 또는 상이한 기기에 의해, UUT에 대한 상이한 테스트 프로그램이 수행되도록 설정될 수 있다는 점에서 볼 때, 인터페이스는 실시간으로 설정가능할 수 있다. 유리하게도, 예컨대, 상이한 루틴을 사용하여 또는 상이한 기기에 의해, UUT에 대한 상이한 테스트가 수행되도록 구성될 수 있다는 점에서 볼 때, 인터페이스는 실시간으로 설정가능할 수 있다.
본 예에서, 프로그래밍 가능한 로직(201)은 복수의 테스트 채널을 포함한다. 각각의 테스트 채널은 물리 포트(202a 내지 202n)에 대응한다. 각각의 포트는 프로그래밍 가능한 로직 상의 핀 또는 슬롯과 같은 인터페이스 엘리먼트에 대응할 수 있다. 이러한 물리 포트는 UUT의 접속 커넥터와 연결되도록 구성된다. 본 예에서, 프로그래밍 가능한 로직(201)는 128개의 물리적 포트를 포함하지만, 다른 예에서는 상이한 개수의 물리적 포트가 사용될 수도 있다.
메모리(204)(예컨대, 랜덤 액세스 메모리 - "RAM")는 각각의 물리 포트에 연결될 수 있다. 이러한 메모리는 도시된 바와 같이 동일한 연속 메모리 공간의 일부일 수 있고, 또는 상이한 메모리 공간의 일부일 수 있다. 테스트 데이터는 메모리(204)로부터 물리 포트를 통해 UUT로 전달될 수 있다. 테스트 결과 데이터는 UUT로부터 물리 포트를 통해 메모리(204)로 전달될 수 있다. 도 1에 대하여 상술한 바와 같이, 테스트는 제1 티어(101), 제2 티어(104), 및/또는 제3 티어(110)(본 예에서는, 프로그래밍 가능한 로직(201)을 포함함)에 의해 개시 및 제어될 수 있다. 그러므로, 테스트 데이터는 임의의 적절한 티어 상의 컴포넌트로부터 메모리(204)에서 수신될 수 있고, 테스트 결과는 메모리(204)로부터 임의의 적절한 티어 상의 컴포넌트로 전달될 수 있다.
각각의 물리 포트는 복수의 포트 클록(도시되지 않음) 중 하나에 의해 지정된 주파수로 동작할 수 있다. 본 예에서, 포트 클록은 테스트 기기(100) 내의 회로(예컨대, 복수의 티어 중 하나 내의 프로세싱 기기)에 의해 발생될 수 있고, 또는 포트 클록은 테스트 기기로의 외부 입력에 의해 제공되는 클록을 기반으로 발생될 수도 있다. 물리 포트들은 상이한 주파수로 동작할 수도 있다. 예를 들어, 물리 포트(202a 내지 202n)는 제1 주파수로 동작할 수 있고, 물리 포트(202a 내지 202n)는 제2 주파수 등으로도 동작할 수 있다. 본 예에서, 일정 주파수로의 동작은 데이터가 포트를 통해 전달되는 속도를 포함한다.
프로그래밍 가능한 로직(201)은 또한 레지스터(206a 내지 206n)를 포함한다. 레지스터(206a 내지 206n)는 UUT에 대한 프로그래밍 가능한 로직(201)의 인터페이스(208)를 구성하기 위해 사용될 수 있는 셋팅 및 다른 데이터와 같은, 설정 정보를 저장한다. 더욱 상세하게는, 인터페이스(208)의 양상들은 상이한 프로세싱 기기, 상이한 테스트 루틴 또는 프로토콜 등을 수용하도록 설정가능하다. 예를 들어, 각각의 물리 포트는 입력 포트, 출력포트, 또는 입출력 포트로서 동작하도록 구성될 수 있다.
포트 폭이 설정될 수 있다. 예를 들어, 복수의 물리 포트는 하나 이상의 멀티비트 포트를 생성하도록 그룹화될 수 있다. 예를 들어, 상기 예에서의 128개의 물리 포트는 함께 단일 128비트 포트로서 동작하도록, 2개의 64 비트 포트로서 동작하도록, 4개의 32비트 포트로서 동작하도록, 하나의 32비트 포트와 하나의 96비트 포트로서 동작하도록 설정될 수 있다. 물리 포트는 이러한 멀티비트 포트를 생성하기 위해 임의의 적합한 방식으로 그룹화될 수 있다.
포트 메모리 깊이가 설정될 수 있다. 예를 들어, 각각의 포트(물리 포트 및 멀티비트 포트 모두)의 깊이는 그 포트에 사용가능한 메모리(204)의 크기를 기초로 각각 설정될 수 있다. 예를 들어, 1024 메가바이트(MB)의 메모리(204)는 각각의 4개의 멀티비트(예컨대 32비트) 포트에 할당되기 위해 동등하게 256MB로 나누어질 수 있다. 동일한 1024MB의 메모리(204)는 512MB의 한 블록과, 128MB의 4블록으로 나누어질 수도 있다. 512MB는 하나의 멀티비트 포트에 할당될 수 있고, 128MB는 4개의 다른 멀티비트 포트 각각에 할당될 수 있다. 본 예에서, 포트 메모리 깊이는 전형적으로 사용가능한 메모리의 크기를 초과하지 않을 것이다. 포트 메모리 깊이에 대한 설정이 사용가능한 메모리의 크기를 초과한다면, 프로그래밍 가능한 로직 상의 다른 부분으로부터의 추가적인 메모리가 사용가능하게 될 수 있다. 대안으로서, 그러한 설정이 허용되지 않을 수 있다.
각각의 포트(물리 포트 및 멀티비트 포트 모두)의 주파수는 설정가능할 수 있다. 예를 들어, 상술한 것과 같은 적절한 클록은 각각의 포트와 연관될 수 있고, 신호들이 그 포트를 통해 전송되는 주파수를 제어하기 위해 사용될 수 있다. 예를 들어, 실제 클록 주파수는 포트를 제어하기 위해 사용될 수 있고, 이러한 클록 주파수의 스탭 업(stepped-up) 또는 스탭 다운(stepped-down) 버전이 포트를 제어하기 위해 사용될 수 있다. 몇몇 구현에서, 포트는, 예컨대, 10메가헤르츠(MHz)와 400MHz 사이에서 동작하도록 설정될 수 있다. 그러나, 이와 다른 주파수들이 사용될 수도 있다.
상이한 테스트 루틴 또는 프로토콜이 상이한 포트 설정을 사용할 수 있다. 상이한 포트 설정은 레지스터(206a 내지 206n)에 저장된 설정 정보를 기초로 할 수 있다. 이와 관련하여, FPGA 예에서, 단일 FPGA 로드는 테스트 기기에 의해 수행될 복수의 테스트를 위해 복수의 설정을 지정할 수 있다. 복수의 설정은 테스트마다, 예컨대, 포트 폭, 포트 속도(예컨대, 10MHz 내지 400MHz), 입력 포트의 개수, 출력 포트의 개수, 메모리 깊이, 포트 묶기(grouping), 및 UUT에 대한 인터페이스를 설정하는 것과 연관된 임의의 다른 적절한 설정 파라미터를 지정할 수 있다. 몇몇 구현에서, 상이한 설정은 그들이 구현되어 있는 프로세싱 기기와 무관하게 상이한 테스트 루틴 또는 프로토콜에 적용할 수 있고, 또는 상이한 설정은 그들이 구현하는 테스트 루틴 또는 프로토콜과 무관하게 상이한 기기에 적용할 수 있다.
앞서 언급한 바와 같이, 인터페이스를 위한 설정 정보는 프로그래밍 가능한 로직의 하나 이상의 레지스터(예컨대, 레지스터(206a 내지 206n))에 저장될 수 있다. 예컨대, 프로그래밍 가능한 로직으로부터 또는 테스트 기기와 연관된 다른 프로세싱 기기로부터(예컨대, 티어(101 또는 104)로부터) 테스트가 개시된 때, 적절한 인터페이스 설정이 적절한 레지스터로부터 획득될 수 있다. 이러한 설정은 테스트 지정이거나, 프로세싱 기기 지정일 수 있다. 언급한 바와 같이, 설정은 상이한 티어, 또는 티어 내의 프로세싱 기기에 대하여 저장될 수 있고, 또는 상이한 설정은 그들이 실행되는 프로세싱 기기와 무관하게 상이한 테스트 프로그램 또는 프로토콜에 대하여 저장될 수 있다.
인터페이스 설정 정보는 인터페이스 설정을 UUT 테스트 또는 기기와 연관지어, 각각의 레지스터(또는 다른 곳)에 저장될 수 있다. 테스트가 개시된 때, 프로그래밍 가능한 로직(예컨대, FPGA)은, 예컨대, 프로그래밍 가능한 로직의 외부에서(시스템 프로세싱 기기 또는 내장형 프로세싱 기기 상에서) 실행되는 테스트 코드에 의해, 적절한 레지스터로부터 정보를 검색하고, 그리고 인터페이스의 설정을 테스트와 연관시키도록 명령받을 수 있다. 이러한 설정에서, 인터페이스는 테스트에 적합한 설정 내에서 작동된다. 테스트가 프로그래밍 가능한 로직 그 자체로부터 개시된 때, 유사한 프로세스가 수행될 수 있다.
예를 들어, 내장형 프로세싱 기기(106) 상에서 실행하는 테스트 프로그램이 1054MB의 메모리 깊이를 가진 단일 128비트 포트를 가지기 위해, UUT(115)의 버스(122)에 대한 FPGA(111)(프로그래밍 가능한 로직(201)의 하나의 예)의 인터페이스를 필요로 하는 것으로 가정한다. 본 예에서, 적절한 정보는 적절한 레지스터(206a)로부터 획득될 수 있고, FPGA(111)는 그에 따라 인터페이스를 작동시킬 수 있다. 동일한 UUT에 대한 상이한 인터페이스(예컨대, 버스(122, 123 및 124)에 대한 인터페이스)의 구성 및 동작은 협력될 수도 있고, 또는 이러한 인터페이스의 구성 및 동작은 분리될 수도 있다. 예를 들어, 동일한 레지스터(또는 레지스터들)는 동일한 UUT에 대한 복수의 인터페이스 각각이 특정한 테스트 프로그램 또는 테스트 기기에 대하여 유사한 방식으로 구성되어야 할 것으로 명시할 수 있다. 대안으로서, 상이한 인터페이스는 동일한 UUT, 테스트 프로그램, 기기 등에 대하여 상이한 설정을 가질 수도 있다.
유리하게도, 앞선 구현 예에서, FPGA 로드는 DUT에 대한 테스트 기기 인터페이스를 재설정하기 위해 변경될 필요가 없다. 즉, 동일한 FPGA 로드는 인터페이스에 대한 상이한 설정들을 지정할 수 있고, 이러한 인터페이스 설정은 UUT에 대하여 수행되어야 하는 테스트를 기초로 선택될 수 있다. 예컨대, 이러한 구현 예에서, 동일한 FPGA 로드는 복수의 인터페이스 설정에 대한 설정 정보(예컨대, 레지스터 내에 저장된 설정 정보)를 포함한다. 따라서, 이러한 구현 예에서, 테스트 기기 인터페이스를 재설정하기 위해 프로그래밍 가능한 로직에 상이한 프로그램 이미지를 적용할 필요가 없다. 다른 구현 예에서는, 상이한 프로그램 이미지들이 재설정을 수행하기 위해 적용될 수도 있다.
이제, 아키텍처가 구현될 수 있는 시스템의 예를 도시하는 도 3을 참조한다. 도 3은 UUT(301)를 테스트하기 위한 예시적인 테스트 시스템(300)을 도시한다. 테스트 시스템(300)은 도 1 또는 도 2의 다중 티어 아키텍처를 가질 수 있는 테스터(302)를 포함한다. 테스터(302)와의 상호작용을 위해, 시스템(300)은 네트워크 연결(306)을 통해 테스터(302)와 인터페이싱하는 컴퓨터 시스템(305)을 포함한다. 아래에 언급한 바와 같이, 컴퓨터 시스템(305)은 컴퓨터(102)의 기능부를 포함할 수도 있고, 또는 테스트 기기상의 컴퓨터(102)와 상호작용하는 외부 컴퓨터일 수도 있다. 전형적으로, 컴퓨터 시스템(305)은 UUT(301)를 테스트하기 위한 루틴 및 프로그램의 실행을 개시하도록 테스터(302)에 커맨드를 전송한다. 이러한 테스트 프로그램의 실행은 UUT(301)로의 테스트 신호의 발생 및 전송을 개시하고, UUT로부터 응답을 수집할 수 있다. 다양한 종류의 UUT가 테스트 시스템(300)에 의해 테스트될 수 있다. 예를 들어, UUT는 항공전자기기, 레이더, 무기, 반도체 기기 등일 수 있다.
테스트 신호를 제공하고 UUT로부터의 응답을 수집하기 위해, 테스터(302)는 적절한 FPGA 인터페이스를 통해 UUT(301)의 내부 회로에 대한 인터페이스를 제공하는 하나 이상의 커넥터 핀에 연결된다. 설명의 목적으로, 본 예에서, 기기 테스터(302)는 (UUT(301)의 내부 회로로) 테스트 신호를 전달하기 위해 하드와이어 연결을 통해 UUT(301)의 커넥터 핀에 연결된다. 기기 테스터(302)는 또한 기기 테스터(302)에 의해 제공되는 테스트 신호에 응답하여 UUT(301)에서의 신호를 감지한다. 예를 들어, 전압 신호 또는 전류 신호는 테스트 신호에 응답하여 UUT 핀에서 감지될 수 있다. 이러한 단일 포트 테스트는 또한 UUT(301) 내에 포함된 다른 핀에 대하여 수행될 수도 있다. 예를 들어, 테스터(302)는 다른 핀에 테스트 신호를 제공할 수 있고, (제공된 신호를 전달한) 도체를 통해 뒤로 반사된 연관된 신호를 수집할 수 있다. 몇몇 예에서, 반사된 신호를 수집함으로써, 핀의 입력 임피던스는 다른 신호 포트 테스트 값(quantity)들과 함께 특징지어질 수 있다. 다른 테스트 시나리오에서, 디지털 신호가 UUT(301) 상의 저장을 위해 UUT(301)로 전송될 수 있다. 저장된 후, UUT(301)는 저장된 디지털 값을 검색하여 테스터(302)로 전송하기 위해 액세스될 수 있다. 그 다음, 검색된 디지털 값은 적절한 값이 UUT(301) 상에 저장되었는지 판정하기 위해 확인될 수 있다.
원-포트 측정을 수행하는 것과 마찬가지로, 투-포트 테스트 또한 기기 테스터(302)에 의해 수행될 수 있다. 예를 들어, 테스트 신호는 UUT(301) 상의 하나의 핀으로 입력될 수 있고, 응답 신호는 UUT(301)의 하나 이상의 다른 핀으로부터 수집될 수 있다. 이러한 응답 신호는 이득 응답, 위상 응답, 및 다른 처리율(throughput) 측정값과 같은 값들을 판정하기 위해 기기 테스터(302)에 제공된다.
또한, 도 4를 참조하면, UUT(또는 복수의 UUT)의 복수의 커넥터 핀으로부터 테스트 신호를 전송 및 수집하기 위해, 기기 테스터(302)는 다수의 핀과 통신할 수 있는 인터페이스 카드(401)를 포함한다. 예를 들어, 인터페이스 카드(401)는 테스트 신호를 UUT로 전송하고 대응하는 응답을 수집하기 위해 사용될 수 있는, 여기 서술된 하나 이상의 FPGA를 포함한다. UUT 상의 핀에 대한 각각의 통신 링크는 하나의 채널을 구성할 수 있고, 다수의 채널에 테스트 신호를 제공함으로써 복수의 테스트가 동시에 수행될 수 있으므로 테스트 시간이 감소될 수 있다. 인터페이스 카드 상에 다수의 채널을 가지게 함과 더불어, 테스터(302) 내에 복수의 인터페이스 카드를 포함함으로써, 채널의 총 개수가 증가하여 테스트 시간을 더 줄일 수 있다. 본 예에서는, 복수의 인터페이스 카드가 테스터(302) 내에 존재할 수 있음을 보여주기 위해 2개의 추가 인터페이스 카드(402 및 403)가 도시되어 있다.
각각의 인터페이스 카드는 특별한 테스트 기능을 수행하기 위해, 예컨대, FPGA 및 내장형 프로세싱 기기(예컨대, 도 1에서 서술한 것과 같음)를 포함하는, 전용 직접회로 회로를 포함할 수 있다. 이러한 회로는, 예컨대, 핀 일렉트로닉스(PE: pin electronics) 테스트를 수행하기 위한 PE 스테이지, 및 테스트를 수행하기 위한 파라미터 측정 유닛(PMU) 스테이지를 구현할 수 있다. 전형적으로 PMU 테스트는 입출력 임피던스, 누설전류, 및 다른 종류의 DC 성능 특성으로서 이러한 값들을 판정하기 위해 UUT에 (프로그래밍 가능한) DC 전압 또는 전류 신호를 제공하는 것을 포함한다. PE 테스트는 DC 또는 AC 테스트 신호 또는 파형을 UUT(예컨대, UUT(301))로 전송하는 것, 및 UUT 성능을 더 특징짓기 위해 응답을 수집하는 것을 포함한다. 예를 들어, PE 스테이지는 UUT 상의 저장을 위해 하나의 백터의 이진 값들을 나타내는 AC 테스트 신호를 (UUT로) 전송할 수 있다. 이러한 이진 값들이 저장된 후, UUT는 정확한 이진 값들이 저장되었는지 판정하기 위해 테스터(302)에 의해 액세스될 수 있다.
몇몇 배열에서, 인터페이스 기기는 테스터(302)로부터 UUT까지 하나 이상의 도체를 연결하기 위해 사용될 수 있다. 예를 들어, UUT는 테스터에 연결된 인터페이스 연결 어댑터(ICA: Interface Connection Adapter)와 인터페이싱하는 인터페이스 테스트 어댑터(ITA: Interface Test Adapter)에 연결될 수 있다. UUT(예컨대, UUT(301))는 각각의 UUT 핀에 대한 액세스를 제공하기 위해 기기 인터페이스 보드(DIB: device interface board) 상에 장착될 수 있다. 이러한 배열에서, UUT 도체는 UUT의 적절한 핀 상에 테스트 신호를 배치하기 위해 DIB에 연결될 수 있다. 또한, 몇몇 실시예에서, 테스터(302)는 하나 이상의 UUT에 대한 인터페이스 카드(401 내지 403)에 의해 제공되는 채널을 인터페이싱하기 위한 2 이상의 DIB에 연결될 수 있다.
인터페이스 카드(401 내지 403)에 의해 실행되는 테스트를 개시 및 제어하기 위해, 테스터(302)는 테스트 신호를 산출하고 UUT 응답을 분석하기 위한 테스트 파라미터(예컨대, 테스트 신호 전압 레벨, 테스트 신호 전류 레벨, 디지털 값 등)를 제공하기 위해 (예컨대, 시스템 프로세싱 기기, 내장형 프로세싱 기기 또는 프로그래밍 가능한 로직 내에) PE 컨트롤러(408)를 포함한다. 테스터(302)는 또한 컴퓨터 시스템(305)이 테스터(302)에 의해 실행되는 오퍼레이션을 제어할 수 있게 하고, 데이터(예컨대, 테스트 파라미터, UUT 응답 등)가 테스터(302)와 컴퓨터 시스템(305) 사이로 지나가는 것을 허용하는 네트워크 인터페이스(409)를 포함한다.
컴퓨터 시스템, 또는 테스트 시스템(300) 상에서 또는 테스트 시스템(300)에 연결되어 사용되는 다른 프로세싱 기기는 기기 테스터와 함께 액티브 통신 채널을 통해 테스터(302) 상에서 실행하는 테스트 프로그램과 통신을 교환하도록 설정될 수 있다. 컴퓨터 시스템은 도 1의 컴퓨터(102)이거나, 또는 컴퓨터(102)를 포함할 수 있다. 대안으로서, 컴퓨터(102)는 테스터(302)의 일부분일 수 있고, 도 4와 관련하여 서술된 컴퓨터 시스템은 컴퓨터(102)와 통신할 수 있다.
아래에 시스템 프로세싱 기기, 내장형 프로세싱 기기, 또는 프로그래밍 가능한 로직을 사용하여 테스트를 수행하는 것을 설명한다. 그러나, 여기 서술된 테스트는 시스템 프로세싱 기기, 내장형 프로세싱 기기, 또는 프로그래밍 가능한 로직의 조합을 사용하여 수행될 수 있다. 예를 들어, 이러한 상이한 엘리먼트 각각은 동일한 기기 또는 그 일부분을 테스트하기 위해 동시에 하나 이상의 테스트 프로그램을 실행할 수 있다. 이와 마찬가지로, 이러한 상이한 엘리먼트는, 예컨대, 시스템 프로세싱 기기(예컨대, 도 1의 102)가 테스트 시퀀스의 제1 부분을 수행하고, 내장형 프로세싱 기기(예컨대, 도 1의 106)가 동일한 테스트 시퀀스의 제2 부분을 수행하고, 그리고 프로그래밍 가능한 로직(예컨대, 도 1의 FPGA(111))이 동일한 테스트 시퀀스의 제3 부분을 실행하도록 테스트를 협력할 수 있다. 여기 서술된 테스트 기기의 상이한 프로그래밍 가능한 엘리먼트 간에 임의의 적절한 협력이 이루어질 수 있다.
또한, 몇몇 구현에서, 프로세싱 중 하나의 티어는 회피될 수 있다. 예를 들어, 테스트는 내장형 프로세싱 기기를 사용하지 않고, 시스템 프로세싱 기기(예컨대, 102), 및 프로그래밍 가능한 로직(예컨대, FPGA(111)를 사용하여 일어날 수 있다. 이러한 구현에서, 시스템 프로세싱 기기와 프로그래밍 가능한 로직 사이의 통신은 내장형 프로세싱 기기를 통해 지나가거나, 모두 내장형 프로세싱 기기 티어를 모두 우회(bypass)할 수 있다.
몇몇 구현에서, 3 이상의 티어의 프로세싱 기기가 존재할 수 있다. 예를 들어, 2 티어의 내장형 프로세싱 기기(결과적으로 총 4티어)가 존재할 수 있다. 예를 들어, 하나의 내장형 프로세싱 기기는 하나의 기기의 협력 테스트에 사용될 수 있고, (상기 하나의 내장형 프로세싱 기기의 지휘하에서) 다른 내장형 프로세싱 기기는 상기 하나의 기기의 상이한 양상 또는 특징부를 테스트하기 위해 사용될 수 있다.
몇몇 구현에서, 하나 이상의 티어의 프로세싱 기기는 도 1의 시스템으로부터 제거될 수 있다. 예를 들어, 몇몇 구현은 내장형 프로세싱 기기의 티어를 포함하지 않을 수 있다. 이러한 시스템 예에서는, 시스템 프로세싱 기기(예컨대, 도 1의 102), 및 프로그래밍 가능한 로직(예컨대, FPGA(111 내지 113))만 존재할 수 있다. 이와 관련하여, 임의의 적절한 조합의 티어가 여기 서술된 테스트 기기에 채용될 수 있다.
몇몇 구현에서, 시스템 프로세싱 기기(예컨대, 도 1의 102)는 테스트 기기 외부에 있을 수 있다. 예를 들어, 외부 컴퓨터가 테스트 기기의 동작을 제어하기 위해 채용될 수 있고, 여기 서술된 방식으로 테스트 기기상의 내장형 프로세싱 기기 및 프로그래밍 가능한 로직과 상호작용할 수 있다. 다른 구현에서, 시스템 프로세싱 기기는 테스트 기기의 일부일 수 있고, 또는 테스트 기기로부터 멀리 떨어져 있을 수도 있다(예컨대, 네트워크를 통해 테스트 기기에 연결된다).
몇몇 구현에서, 프로그래밍 가능한 로직은 프로그래밍 불가능한 로직으로 대체될 수 있다. 예를 들어, FPGA를 사용하는 것이 아니라, 하나 이상의 주문형 반도체(ASIC: application-specific integrated circuit)가 여기 서술된 프로그래밍 가능한 로직을 대신하여, 또는 그와 더불어 테스트 기기에 포함될 수 있다.
여기 서술된 기능부 또는 그 일부분, 및 그것의 다양한 수정(이하 "기능부"라 함)은 여기 서술된 하드웨어로 제한되지 않는다. 기능부의 일부 또는 모두는 하나 이상의 데이터 프로세싱 장치, 예컨대, 프로그래밍 가능한 프로세서, 컴퓨터, 복수의 컴퓨터, 및/또는 프로그래밍 가능한 로직 컴포넌트에 의한 실행 및 그 동작을 제어하기 위해, 컴퓨터 프로그램 프로덕트, 예컨대, 하나 이상의 비일시적 기계 판독가능한 매체와 같은 정보 운반체 내에 실체적으로 내장된 컴퓨터 프로그램을 통해, 적어도 부분적으로, 구현될 수 있다.
컴퓨터 프로그램은 컴파일된 또는 해석된(interpreted) 언어를 포함하여 임의의 형태의 프로그램 언어로 작성될 수 있고, 단독(stand-alone) 프로그램 또는 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 사용하기에 적합한 다른 유닛을 포함하는 임의의 형태로 사용될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터상에서, 또는 하나의 사이트에 있는 또는 복수의 사이트에 분산되어 네트워크에 의해 상호연결된 복수의 컴퓨터상에서 사용될 수 있다.
모든 또는 일부의 기능부를 구현하는 것과 연관된 액션은 교정(calibration) 프로세스의 기능을 수행하기 위한 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 이러한 기능부 중 일부 또는 모두는 특수용 로직 회로, 예컨대, FPGA, 및/또는 ASIC(주문형 반도체)로서 구현될 수 있다.
컴퓨터 프로그램의 실행에 적합한 프로세서는, 예컨대, 범용 및 특수목적용 마이크로프로세서, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 메모리 또는 랜덤 액세스 메모리 또는 이둘 모두로부터 명령어 및 데이터를 수신할 것이다. 컴퓨터의 컴포넌트는 명령어를 실행하기 위한 프로세서와 명령어 및 데이터를 저장하는 하나 이상의 메모리 기기를 포함한다.
여기 서술된 상이한 실시예의 컴포넌트들은 구체적으로 서술되지 않은 다른 실시예를 형성하기 위해 결합될 수 있다. 컴포넌트는 도 1 내지 4에 도시된 회로로부터 그 동작에 나쁜 영향을 주지 않으면서 생략될 수 있다. 또한, 다양한 개별 컴포넌트들은 여기 서술된 기능을 수행하기 위해 하나 이상의 개별 컴포넌트로 결합될 수 있다.
여기 구체적으로 서술되지 않은 다른 실시예들 또한 아래의 청구항의 범위 내에 속한다.

Claims (20)

  1. 테스트 기기로서,
    제어 시스템과의 통신을 포함하는 상기 테스트 기기의 동작을 제어하도록 프로그래밍되고, 상기 테스트 기기에 연결된 기기를 테스트하기 위한 하나 이상의 테스트 프로그램을 실행하도록 프로그래밍된 프로세싱 시스템; 및
    상기 테스트 기기에 연결된 상기 기기와 통신을 교환하기 위한, 설정가능한 인터페이스를 포함하고,
    상기 프로세싱 시스템은 복수의 프로세싱 기기를 포함하고,
    상기 설정가능한 인터페이스는 상이한 설정이 할당가능한 물리 포트들을 포함하는 것을 특징으로 하는 테스트 기기.
  2. 제1 항에 있어서, 상기 설정가능한 인터페이스는 프로그래밍 가능한 로직을 포함하고, 상기 로직은 상기 로직에 로드(load)의 적용을 통해 프로그래밍 가능하고, 상기 로드는 상기 물리 포트들이 상기 상이한 설정을 담당할 수 있게 하는 기능을 제공하는 것을 특징으로 하는 테스트 기기.
  3. 제2 항에 있어서, 상기 프로그래밍 가능한 로직은 현장 프로그래밍 가능한 게이트 어레이(FPGA)를 포함하고,
    상기 로드는 상기 물리 포트들이 컨트롤 입력에 응답하여 상기 상이한 설정을 담당할 수 있게 하는 단일 로드인 것을 특징으로 하는 테스트 기기.
  4. 제3 항에 있어서, 상기 단일 로드는 상기 테스트 기기에 연결된 상기 기기에 대한 하나 이상의 테스트를 수행하도록 상기 FPGA를 더 설정하는 것을 특징으로 하는 테스트 기기.
  5. 제1 항에 있어서, 상기 상이한 설정들은 상기 복수의 프로세싱 기기 중 어떤 것이 상기 테스트 기기에 연결된 상기 기기와 통신하고 있는지를, 적어도 부분적으로, 기초로 하여 상기 물리 포트에 할당가능한 것을 특징으로 하는 테스트 기기.
  6. 제3 항에 있어서, 상기 프로세싱 시스템은 상기 FPGA에 상기 제어 입력을 제공하도록 프로그래밍된 것을 특징으로 하는 테스트 기기.
  7. 제1 항에 있어서, 상기 상이한 설정들은 상기 포트가 입력 또는 출력으로서 동작하는지 여부를 포함하여, 상기 포트의 기능과 관련된 것을 특징으로 하는 테스트 기기.
  8. 제1 항에 있어서, 상기 상이한 설정들은 상기 포트의 폭과 관련된 것을 특징으로 하는 테스트 기기.
  9. 제1 항에 있어서, 상기 상이한 설정들은 상기 포트를 통해 전송되는 신호들의 주파수와 관련된 것을 특징으로 하는 테스트 기기.
  10. 제1 항에 있어서, 상기 상이한 설정들은 상기 포트와 연관된 메모리 깊이와 관련된 것을 특징으로 하는 테스트 기기.
  11. 제1 항에 있어서, 상기 프로세싱 시스템은:
    상기 테스트 기기에 연결된 기기를 테스트하기 위한 하나 이상의 테스트 프로그램을 실행하도록 프로그래밍가능하고, 상기 테스트 기기의 동작을 제어하도록 프로그래밍된 제1 프로세싱 서브 시스템; 및
    기기 테스트 전용인 제2 프로세싱 서브 시스템을 포함하고,
    상기 제2 프로세싱 서브 시스템은 상기 기기를 테스트하기 위한 하나 이상의 테스트 프로그램을 실행하도록 프로그래밍 가능한 복수의 프로세싱 기기를 포함하는 것을 특징으로 하는 테스트 기기.
  12. 제어 시스템과의 통신을 포함하여, 테스트 기기의 동작을 제어하기 위해 프로세싱 시스템을 설정하는 단계; 및
    상기 테스트 기기에 연결된 기기와 통신을 교환하기 위한 설정가능한 인터페이스를 제공하는 단계를 포함하고,
    상기 설정하는 단계는 상기 테스트 기기에 연결된 기기를 테스트하기 위한 하나 이상의 테스트 프로그램을 실행하도록 상기 프로세싱 시스템을 프로그래밍하는 단계를 포함하고,
    상기 프로세싱 시스템은 복수의 프로세싱 기기를 포함하고,
    상기 설정가능한 인터페이스는 상이한 설정들이 할당가능한 물리 포트를 포함하는 것을 특징으로 하는 방법.
  13. 제12 항에 있어서, 상기 설정가능한 인터페이스는 프로그래밍 가능한 로직을 포함하고, 상기 로직은 상기 로직에 로드(load)의 적용을 통해 프로그래밍 가능하고, 상기 로드는 상기 물리 포트들이 상기 상이한 설정들을 담당할 수 있게 하는 기능을 제공하는 것을 특징으로 하는 방법.
  14. 제13 항에 있어서, 상기 프로그래밍 가능한 로직은 현장 프로그래밍 가능한 게이트 어레이(FPGA)를 포함하고,
    상기 로드는 상기 물리 포트들이 제어 입력에 응답하여 상기 상이한 설정들을 담당할 수 있게 하는 단일 로드인 것을 특징으로 하는 방법.
  15. 제14 항에 있어서, 상기 단일 로드는 상기 테스트 기기에 연결된 상기 기기에 대한 하나 이상의 테스트를 수행하도록 상기 FPGA를 더 설정하는 것을 특징으로 하는 방법.
  16. 제12 항에 있어서, 상기 상이한 설정들은 상기 복수의 프로세싱 기기 중 어떤 것이 상기 테스트 기기에 연결된 상기 기기와 통신하는지를, 적어도 일부 기초로 하여, 상기 물리 포트에 할당 가능한 것을 특징으로 하는 방법.
  17. 제12 항에 있어서, 상기 상이한 설정들은 포트가 입력 또는 출력으로서 동작하는지 여부를 포함하여, 상기 포트의 기능과 관련된 것을 특징으로 하는 방법.
  18. 제12 항에 있어서, 상기 상이한 설정들은 상기 포트의 폭과 관련된 것을 특징으로 하는 방법.
  19. 제12 항에 있어서, 상기 상이한 설정들은 상기 포트를 통해 전송되는 신호들의 주파수와 관련된 것을 특징으로 하는 방법.
  20. 제12 항에 있어서, 상기 상이한 설정들은 상기 포트와 연관된 메모리 깊이와 관련된 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180121838A (ko) * 2017-05-01 2018-11-09 주식회사 아도반테스토 테스트 시스템 및 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9759772B2 (en) * 2011-10-28 2017-09-12 Teradyne, Inc. Programmable test instrument
US10776233B2 (en) 2011-10-28 2020-09-15 Teradyne, Inc. Programmable test instrument
US9116785B2 (en) 2013-01-22 2015-08-25 Teradyne, Inc. Embedded tester
US10156611B2 (en) 2013-09-12 2018-12-18 Teradyne, Inc. Executing code on a test instrument in response to an event
EP2990817A1 (de) * 2014-09-01 2016-03-02 Siemens Aktiengesellschaft Kompakte Prüfanordnung für Leiterplatten
WO2016066950A1 (fr) * 2014-10-30 2016-05-06 Spherea Test & Services Banc et logiciel pour tester un appareillage electrique, notamment un calculateur
US11169203B1 (en) 2018-09-26 2021-11-09 Teradyne, Inc. Determining a configuration of a test system
JP7058759B2 (ja) * 2019-01-22 2022-04-22 株式会社アドバンテスト １または複数の被テストデバイスをテストするための自動試験装置、１または複数の被テストデバイスの自動試験のための方法、および、コマンドエラーを処理するためのコンピュータプログラム
JP7316818B2 (ja) * 2019-03-28 2023-07-28 株式会社アドバンテスト 波形データ取得モジュールおよび試験装置
US11408927B2 (en) 2019-06-18 2022-08-09 Teradyne, Inc. Functional testing with inline parametric testing
US11461222B2 (en) 2020-04-16 2022-10-04 Teradyne, Inc. Determining the complexity of a test program
CN112653598B (zh) * 2020-12-18 2022-02-22 迈普通信技术股份有限公司 自动化测试方法、装置、设备及可读存储介质
CN113868038B (zh) * 2021-08-30 2024-06-04 中科可控信息产业有限公司 信号测试方法、装置、计算机设备和存储介质
CN114020554A (zh) * 2021-10-30 2022-02-08 江苏信而泰智能装备有限公司 一种测试仪的端口隔离方法和具有端口隔离功能的测试仪

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006003239A (ja) * 2004-06-18 2006-01-05 Hitachi Ltd 半導体装置テスタ
KR20070074558A (ko) * 2004-10-28 2007-07-12 인텔 코오퍼레이션 표준 재구성가능한 로직 디바이스를 사용한 집적 회로 또는전기적 모듈의 저비용 테스트
KR20090046924A (ko) * 2006-08-04 2009-05-11 베리지 (싱가포르) 피티이. 엘티디. 테스트 장치
JP2010281707A (ja) * 2009-06-05 2010-12-16 Hitachi Kokusai Electric Inc 試験装置

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6044481A (en) * 1997-05-09 2000-03-28 Artisan Components, Inc. Programmable universal test interface for testing memories with different test methodologies
US5883852A (en) * 1998-02-23 1999-03-16 Dynachip Corporation Configurable SRAM for field programmable gate array
JP3214830B2 (ja) * 1998-02-27 2001-10-02 アジレント・テクノロジー株式会社 Ｉｃテスト用データ処理装置
US6363506B1 (en) * 1999-04-13 2002-03-26 Agere Systems Guardian Corp. Method for self-testing integrated circuits
US6400173B1 (en) * 1999-11-19 2002-06-04 Hitachi, Ltd. Test system and manufacturing of semiconductor device
US6314034B1 (en) * 2000-04-14 2001-11-06 Advantest Corp. Application specific event based semiconductor memory test system
US6526557B1 (en) * 2000-07-25 2003-02-25 Xilinx, Inc. Architecture and method for partially reconfiguring an FPGA
US6812726B1 (en) * 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
US6515484B1 (en) * 2000-10-31 2003-02-04 Associated Research, Inc. Electrical test instrument having an improved operator interface
JP2002311095A (ja) * 2001-04-12 2002-10-23 Tritec:Kk Ｌｓｉ検査装置
JP2003044114A (ja) * 2001-07-27 2003-02-14 Nec Corp 検査システム
US6826721B2 (en) * 2001-11-01 2004-11-30 Agilent Technoloiges, Inc. Data accelerator and methods for increasing data throughput
JP3934434B2 (ja) 2002-02-19 2007-06-20 富士通株式会社 回路の試験装置
US7127708B2 (en) * 2002-03-28 2006-10-24 Lucent Technologies Inc. Concurrent in-system programming of programmable devices
US7319688B2 (en) * 2002-05-06 2008-01-15 Extricom Ltd. LAN with message interleaving
US6965244B2 (en) * 2002-05-08 2005-11-15 Formfactor, Inc. High performance probe system
US8063650B2 (en) * 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US6883150B2 (en) 2003-03-14 2005-04-19 Hewlett-Packard Development Company, L.P. Automatic manufacturing test case generation method and system
US7535851B2 (en) * 2003-08-26 2009-05-19 Finisar Corporation Discovering diagnostic port functionality in a distributed system
US7251803B2 (en) * 2003-11-05 2007-07-31 Peter Ramyalal Suaris Memory re-implementation for field programmable gate arrays
US20050129033A1 (en) * 2003-12-13 2005-06-16 Gordy Stephen C. Network tap for use with multiple attached devices
US7107173B2 (en) 2004-02-03 2006-09-12 Credence Systems Corporation Automatic test equipment operating architecture
US7058535B2 (en) * 2004-02-12 2006-06-06 Credence Systems Corporation Test system for integrated circuits with serdes ports
US7506311B2 (en) 2004-02-19 2009-03-17 Oracle International Corporation Test tool for application programming interfaces
US7307433B2 (en) * 2004-04-21 2007-12-11 Formfactor, Inc. Intelligent probe card architecture
US8581610B2 (en) * 2004-04-21 2013-11-12 Charles A Miller Method of designing an application specific probe card test system
US7210087B2 (en) 2004-05-22 2007-04-24 Advantest America R&D Center, Inc. Method and system for simulating a modular test system
DE102004034606B4 (de) * 2004-07-16 2012-03-29 Infineon Technologies Ag Schaltungsanordnung aus einer elektronischen Testschaltung für einen zu testenden Transceiver und aus dem zu testenden Transceiver sowie Verfahren zum Prüfen eines Transceivers
US7215591B2 (en) * 2004-08-03 2007-05-08 Lattice Semiconductor Corporation Byte enable logic for memory
US7536679B1 (en) 2004-08-18 2009-05-19 Sun Microsystems, Inc. System and methods for test tool class inheritance
US7600220B2 (en) 2005-01-11 2009-10-06 Worksoft, Inc. Extensible execution language
US7218134B1 (en) * 2005-01-13 2007-05-15 Altera Corporation Adjustable data loading circuit with dynamic test mode switching for testing programmable integrated circuits
US7245134B2 (en) * 2005-01-31 2007-07-17 Formfactor, Inc. Probe card assembly including a programmable device to selectively route signals from channels of a test system controller to probes
US7343558B2 (en) 2005-03-31 2008-03-11 Teradyne, Inc. Configurable automatic-test-equipment system
US7870452B2 (en) 2005-09-08 2011-01-11 Nxp B.V. Scan testing methods
KR100681199B1 (ko) * 2006-01-11 2007-02-09 삼성전자주식회사 코어스 그레인 어레이에서의 인터럽트 처리 방법 및 장치
US8798741B2 (en) 2006-03-09 2014-08-05 Medtronic, Inc. Automated high voltage defibrillator tester
US20070277154A1 (en) 2006-05-23 2007-11-29 Microsoft Corporation Testing distributed components
US20080274629A1 (en) * 2007-01-05 2008-11-06 Meyer Donald A Serial Interface Converter
US7733096B2 (en) * 2007-04-02 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of testing fuse elements for memory devices
BRPI0705067A2 (pt) * 2007-04-23 2008-12-09 Gilberto Antonio Possa testador e emulador funcional e paramÉtrico de placas e màdulos eletrânicos
JP4975544B2 (ja) 2007-07-20 2012-07-11 富士通セミコンダクター株式会社 シミュレーション装置及びプログラム
JP2009031933A (ja) 2007-07-25 2009-02-12 S2C Inc スケーラブル再構成可能型プロトタイプシステムと方法
US7692448B2 (en) * 2007-09-12 2010-04-06 Neal Solomon Reprogrammable three dimensional field programmable gate arrays
US8310270B2 (en) * 2007-10-04 2012-11-13 Teradyne, Inc. Emulating behavior of a legacy test system
US20090101940A1 (en) * 2007-10-19 2009-04-23 Barrows Corey K Dual gate fet structures for flexible gate array design methodologies
US20090112548A1 (en) 2007-10-30 2009-04-30 Conner George W A method for testing in a reconfigurable tester
US20090119542A1 (en) 2007-11-05 2009-05-07 Advantest Corporation System, method, and program product for simulating test equipment
US7888947B2 (en) 2007-11-21 2011-02-15 Teradyne, Inc. Calibrating automatic test equipment
US7873701B2 (en) * 2007-11-27 2011-01-18 International Business Machines Corporation Network on chip with partitions
US8200742B2 (en) 2008-02-13 2012-06-12 Robert Kocyan Apparatus, system, and method for facilitating data flow between a first application programming interface and a second application programming interface
KR100930010B1 (ko) 2008-04-10 2009-12-07 프롬써어티 주식회사 웨이퍼 번인 시스템의 점검장치, 이를 구비한 웨이퍼 번인시스템 및 웨이퍼 번인 시스템의 점검방법
US8103992B1 (en) * 2008-05-02 2012-01-24 Xilinx, Inc. Rapid rerouting based runtime reconfigurable signal probing
US8370101B2 (en) * 2008-05-27 2013-02-05 The United States Of America As Represented By The Secretary Of The Navy Circuit card assembly testing system for a missile and launcher test set
JP5337155B2 (ja) 2008-06-10 2013-11-06 パナソニック株式会社 組み込み機器におけるａｐｉ評価システム
US20100058274A1 (en) * 2008-09-04 2010-03-04 Alcatel Lucent Flexible hardware upgrade mechanism for data communications equipment
JP5341464B2 (ja) * 2008-10-17 2013-11-13 日本電子材料株式会社 プローブカード
US8838406B2 (en) 2008-11-11 2014-09-16 Advantest (Singapore) Pte Ltd Re-configurable test circuit, method for operating an automated test equipment, apparatus, method and computer program for setting up an automated test equipment
US9262303B2 (en) * 2008-12-05 2016-02-16 Altera Corporation Automated semiconductor design flaw detection system
US7979759B2 (en) * 2009-01-08 2011-07-12 International Business Machines Corporation Test and bring-up of an enhanced cascade interconnect memory system
CA3052820C (en) 2009-01-15 2024-03-19 Electronic Warfare Associates, Inc. Systems and methods of implementing remote boundary scan features
US7949916B1 (en) * 2009-01-20 2011-05-24 Altera Corporation Scan chain circuitry for delay fault testing of logic circuits
US8587337B1 (en) * 2009-01-31 2013-11-19 Xilinx, Inc. Method and apparatus for capturing and synchronizing data
KR20100121215A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 반도체 장치, 및 상기 반도체 장치의 ｏｓ 이미지 라이트 방법
US7969171B1 (en) * 2010-01-06 2011-06-28 General Electric Company Test circuit and system
US8566648B2 (en) 2011-02-02 2013-10-22 Salesforce, Inc. Automated testing on devices
US8639853B2 (en) * 2011-07-28 2014-01-28 National Intruments Corporation Programmable waveform technology for interfacing to disparate devices
CN103797806B (zh) * 2011-09-16 2017-05-24 思科技术公司 下行设备架构和控制

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006003239A (ja) * 2004-06-18 2006-01-05 Hitachi Ltd 半導体装置テスタ
KR20070074558A (ko) * 2004-10-28 2007-07-12 인텔 코오퍼레이션 표준 재구성가능한 로직 디바이스를 사용한 집적 회로 또는전기적 모듈의 저비용 테스트
KR20090046924A (ko) * 2006-08-04 2009-05-11 베리지 (싱가포르) 피티이. 엘티디. 테스트 장치
JP2010281707A (ja) * 2009-06-05 2010-12-16 Hitachi Kokusai Electric Inc 試験装置

Cited By (1)

* Cited by examiner, † Cited by third party
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KR20180121838A (ko) * 2017-05-01 2018-11-09 주식회사 아도반테스토 테스트 시스템 및 방법

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