KR20140069707A - 박막 트랜지스터의 제조 방법, 이를 포함하는 유기 발광 표시 장치의 제조 방법 및 이를 통해 제조된 박막 트랜지스터 - Google Patents

박막 트랜지스터의 제조 방법, 이를 포함하는 유기 발광 표시 장치의 제조 방법 및 이를 통해 제조된 박막 트랜지스터 Download PDF

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Abstract

본 발명은 기판 상에 제1영역, 제2영역 및 제3영역을 포함하는 산화물 반도체 패턴을 형성하는 단계; 상기 제1영역 및 상기 제2영역의 산화물 반도체를 직접 플라즈마 처리하는 단계; 상기 산화물 반도체 패턴을 덮도록 상기 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 상기 제3영역과 중첩되도록 게이트 전극을 형성하는 단계; 및 상기 게이트 전극과 절연되고 상기 제1영역과 접촉하는 소스전극 및 드레인 전극을 형성하는 단계; 를 포함하며, 상기 제2영역은 상기 제1영역과 상기 제3영역 사이에 배치되는, 박막 트랜지스터의 제조 방법을 제공한다.

Description

박막 트랜지스터의 제조 방법, 이를 포함하는 유기 발광 표시 장치의 제조 방법 및 이를 통해 제조된 박막 트랜지스터 {Method of manufacturing for thin film transistor and thin film transistor thereof, and method of manufacturing for organic luminescence display}
본 발명의 일 실시예는 산화물 반도체를 포함하는 활성층을 구비하는 박막 트랜지스터의 제조 방법, 이를 포함하는 유기 발광 표시 장치의 제조 방법 및 이를 통해 제조된 박막 트랜지스터에 관한 것이다.
유기발광표시장치, 액정표시장치 등과 같은 평판 표시 장치는 구동을 위해 적어도 하나의 박막트랜지스터(Thin Film Transistor: TFT) 및 커패시터 등과 이들을 연결하는 배선을 포함하는 패턴이 형성된 기판상에 제작된다. 여기서, 박막트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층(active layer)과, 채널 영역 상부에 형성되며 게이트 절연층에 의해 활성층과 전기적으로 절연되는 게이트 전극으로 이루어진다.
이와 같이 이루어진 박막 트랜지스터의 활성층은 대개 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)과 같은 반도체 물질로 형성되는데, 활성층이 비정실 실리콘으로 형성되면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리 실리콘으로 형성되면 이동도는 높지만 문턱전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다. 또한, 저온 폴리 실리콘(low temperature poly-silicon; LTPS)을 이용한 종래의 박막 트랜지스터 제조 방법은 레이저 열처리 등과 같은 고가의 공정이 포함되기 때문에 설비 투자 및 관리 비용이 높고 대면적의 기판에 적용이 어려운 문제점이 있다. 이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 활성층으로 이용하는 연구가 진행되고 있다.
본 발명의 일 실시에는 산화물 반도체를 포함하는 활성층을 구비하며 탑 게이트 방식(top-gate type)을 구현하는 박막 트랜지스터의 제조 방법, 이를 포함하는 유기 발광 표시 장치의 제조 방법 및 이를 통해 제조된 박막 트랜지스터를 제공하는 것을 목적으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 기판 상에 제1영역, 제2영역 및 제3영역을 포함하는 산화물 반도체 패턴을 형성하는 단계; 상기 제1영역 및 상기 제2영역의 산화물 반도체를 직접 플라즈마 처리하는 단계;상기 산화물 반도체 패턴을 덮도록 상기 기판 상에 절연막을 형성하는 단계;상기 절연막 상에 상기 제3영역과 중첩되도록 게이트 전극을 형성하는 단계; 및 상기 게이트 전극과 절연되고 상기 제1영역과 접촉하는 소스전극 및 드레인 전극을 형성하는 단계; 를 포함하며, 상기 제2영역은 상기 제1영역과 상기 제3영역 사이에 배치되는, 박막 트랜지스터의 제조 방법을 제공한다.
상기 플라즈마 처리 단계는, 상기 제1영역 및 상기 제2영역을 환원하는 처리이다.
상기 산화물 반도체 패턴을 형성하는 단계는, 기판 상에 산화물 반도체 층을 형성하는 단계; 및 제1감광 패턴을 마스크로하여 상기 산화물 반도체 패턴을 형성하는 단계; 을 포함하며, 상기 플라즈마 처리 단계는, 제2감광 패턴을 마스크로 하여 상기 산화물 반도체 패턴의 상기 제1영역 및 상기 제2영역을 직접 플라즈마 처리하는 단계; 및 상기 제2감광 패턴을 제거하는 단계;를 포함한다.
상기 제1감광 패턴 및 상기 제2감광 패턴은 동일한 마스크 공정으로 형성된다.
상기 제1감광 패턴은 하프톤 마스크 또는 회절 마스크를 이용하여 형성된다.
상기 제1감광 패턴은 상기 제3영역에 대응하는 부분이 상기 제1영역 및 상기 제2영역에 대응하는 부분보다 두껍고, 상기 제2감광 패턴은 상기 제3영역에 대응하는 부분만 존재한다.
상기 제2감광 패턴은 상기 제1감광 패턴을 에싱(ashing)하여 형성된다.
상기 제1감광 패턴의 제거는, 플라즈마를 이용하여 제거한다.
상기 플라즈마 처리는 수소 기체, 아르곤 기체, 헬륨 기체, 크세논 기체, 질소 기체, 산화질소 기체, 산소 기체 및 이들의 혼합 기체를 포함하는 그룹에서 선택된 적어도 하나의 기체를 사용한다.
상기와 같은 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 기판 상에 박막 트랜지스터를 제조하는 단계; 상기 박막 트랜지스터 상에 보호막을 형성하는 단계; 상기 보호막 상에 유기 발광 소자(OLED)를 형성하는 단계; 및 상기 유기 발광 소자를 밀봉하도록 밀봉층을 형성하는 단계; 를 포함하며, 상기 박막 트랜지스터를 제조하는 단계는, 상기 기판 상에 제1영역, 제2영역 및 제3영역을 포함하는 산화물 반도체 패턴을 형성하는 단계; 상기 제1영역 및 상기 제2영역을 직접 플라즈마 처리하는 단계; 상기 산화물 반도체 패턴을 덮도록 상기 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 상기 제3영역과 중첩되도록 게이트 전극을 형성하는 단계; 및 상기 게이트 전극과 절연되고 상기 제1영역과 접촉하는 소스전극 및 드레인 전극을 형성하는 단계; 를 포함하며, 상기 제2영역은 상기 제1영역과 상기 제3영역 사이에 배치되는, 유기 발광 표시 장치의 제조 방법을 제공한다.
상기와 같은 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 기판 상에 형성되며 제1영역, 제2영역 및 제3영역을 포함하며, 상기 제2영역은 상기 제1영역과 상기 제3영역 사이에 배치되는 산화물 반도체 패턴; 상기 산화물 반도체 패턴과 절연되고 상기 제3영역과 중첩되도록 형성된 게이트 전극; 및 상기 게이트 전극과 절연되고 상기 제1영역과 접촉하는 소스전극 및 드레인 전극; 를 포함하며, 상기 제2영역은 상기 제3영역보다 저항이 작은 것을 특징으로 한다.
상기 산화물 반도체는 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti), 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함한다.
이상과 같은 본 발명의 일 실시예에 따르면, 오프셋(offset) 영역이 제거되어 산화물 반도체를 포함하는 활성층을 구비하는 박막 트랜지스터를 탑 게이트 방식으로 구현할 수 있는 특징이 있다.
또한, 이렇게 구현한 탑 게이트 방식의 박막 트랜지스터는 특성 산포가 발생하지 않아 신뢰도가 높은 유기 발광 표시 장치를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 비교예를 도시한 것이다.
도 2는 본 발명의 일 실시예에 의한 제조 방법에 의해 제조된 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 개략적인 단면도이다.
도 3 은 도 1의 비교예에 I-V 특성을 도시한 것이며, 도 4는 도 2의 본 발명의 실시예에 의한 I-V특성을 도시한 것이다.
도 5 내지 도 15는 도 2의 유기 발광 표시 장치를 제조 하는 방법을 개략적으로 도시한 것이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
본 명세서에서 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다.
이하, 본 발명에 따른 실시예를 도면을 참조하여 상세히 설명하기로 하며, 도면을 참조하여 설명함에 있어 실질적으로 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터와 비교를 위한 비교예를 도시한 것이다.
산화물 반도체를 활성층으로 하는 박막 트랜지스터는 바텀 게이트 타입(bottom gate type)과 탑 게이트 타입(top gate type)으로 구현할 수 있다. 바텀 게이트 타입은 게이트 전극이 활성층보다 아래에 있는 구조이고, 탑 게이트 타입은 게이트 전극이 활성층보다 위에 있는 구조이다.
바텀 게이트 타입은 기생 용량이 커서 표시 장치에 구비되는 박막 트랜지스터에 사용될 경우 소비 전력의 증가, 개구율의 감소 및 데드 스페이스(dead space)의 증가 등의 문제를 야기한다. 따라서, 기생 용량을 줄여 저소비전력, 고해상도를 구현해야 하는 표시 장치에 구비되는 박막 트랜지스터는 탑 게이트 타입으로 하는 것이 좋다.
그러나 산화물 반도체를 활성층으로 하는 박막 트랜지스터의 경우 탑 게이트 타입으로 구현하는 경우, 오프셋(offset) 영역(12o)이 발생하는 문제가 있다. 산화물 반도체는 실리콘 소재에 비하여 전하의 유효 이동도가 커서, 별도의 도핑 공정을 필요로 하지 않는다. 하지만, 도핑 공정이 수행되지 않음으로써, 탑 게이트 타입으로 박막 트랜지스터를 구현하는 경우 오프셋 영역(12o)이 존재한다. 도 1에 도시된 바와 같이 오프셋 영역(12o)은 게이트 전극(14)과 중첩되는 채널 영역(12c)과 소스/드레인 전극(16s,16d)과 접촉하는 소스/드레인 영역(12s,12d)사이의 영역을 의미한다. 이렇게 오프셋 영역(12o)이 존재하는 경우 박막 트랜지스터의 특성이 안정되지 못하는 문제가 있다.
본 발명의 일 실시예에 의하면, 활성층이 산화물 반도체로 이루어지는 탑 게이트 타입의 박막 트랜지스터의 오프셋을 제거하는 방법을 개시하여 위와 같은 문제점을 해결하고자 한다. 이하에서 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일 실시예에 의한 제조 방법에 의해 제조된 박막 트랜지스터(TFT)를 포함하는 유기 발광 표시 장치(101)의 개략적인 단면도이다.
도 2를 참조하면, 유기 발광 표시 장치는 적어도 하나의 박막 트랜지스터(TFT) 및 커패시터(Cst)와 박막 트랜지스터와 전기적으로 연결된 유기 발광 소자(OLED)를 포함한다.
본 발명의 박막 트랜지스터(TFT)는 탑 게이트 타입을 가지며, 산화물 반도체 패턴으로 이루어진 활성층(102), 활성층(102)과 절연된 게이트 전극(104) 및 게이트 전극(104)과 절연되고 활성층(102)과 접촉하는 소스/드레인 전극(106s,d)을 순차적으로 포함한다.
산화물 반도체를 포함한 활성층(102)은 제1영역(102s,d), 제2영역(102p) 및 제3영역(102c)을 포함한다. 제1영역(102s,d)은 소스/드레인 전극(106s,d)이 컨택하는 영역으로 소스/드레인 영역에 해당한다. 제3영역(102c)은 게이트 전극(104)과 중첩되는 영역으로, 채널 영역에 해당한다. 제2영역(102p)은 도 1의 비교예의 오프셋 영역에 대응하는 영역이다. 도 2의 박막 트랜지스터(TFT)는 도 1의 비교예와 상이하게 제2영역(102p)의 저항이 제3영역의 저항보다 작은 것을 특징으로 한다. 즉, 제2영역(102p)의 산소 베이컨시(vacancy, 이후에는 영문 표기 생략) 크고 도체화 된 것을 특징으로 한다. 이렇게 본 발명의 박막 트랜지스터(TFT)는 비교예의 오프셋 영역이 제거됨으로써, 산화물 반도체를 활성층으로 하더라도 안정적인 탑 게이트 타입의 박막 트랜지스터(TFT)를 제조할 수 있다. 결국, 기생 용량은 작으면서도 개구율은 높고 특성이 안정화된 유기 발광 표시 장치를 제조할 수 있다.
한편, 커패시터는 하부 전극(112), 중간 전극(114) 및 상부 전극(116)을 포함한다. 하부 전극(112)은 도체화된 산화물 반도체로 이루어진다. 따라서, 도 1의 비교예에서 중간 전극(140) 및 상부 전극(160)을 양 전극으로 하는 커패시터를 가질 수 밖에 없는 구조와 달리, 본 발명에서는 도체화된 산화물 반도체를 포함하는 하부 전극(112)을 포함하기 때문에 커패시터가 하부 전극(112) 및 중간 전극(114)을 양 전극으로 하는 서브 커패시터를 더 포함한다.
도 3 은 도 1의 비교예에 의한 박막 트랜지스터의 I-V 특성을 도시한 것이며, 도 4는 도 2의 본 발명의 실시예에 의한 박막 트랜지스터의 I-V특성을 도시한 것이다. 도 3과 달리 도 4에서는 플라즈마 처리에 의해 오프셋 부분이 도체화 됨으로써, 도 3과 같이 반도체에서 나타나는 I-V 특성이 제거되고 도체에서 나타나는 I-V 특성을 보이는 것을 확인할 수 있다.
도 5 내지 도 15은 도 2의 유기 발광 표시 장치(101)의 제조 방법을 도시한 것이다. 도면을 참조하여 본 발명의 일 실시예에 의한 오프셋이 제거된 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치의 제조 방법을 설명한다.
먼저, 유기 발광 표시 장치를 제조할 기판(100)을 준비한다.
상세히, 기판(100)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 기판(100)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재 또는 금속 재 등, 다양한 재질의 기판을 이용할 수 있다.
한편, 기판(100) 상면에 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층, 블록킹층, 및/또는 버퍼층과 같은 보조층이 구비될 수 있다. 그러나 보조층의 구비는 선택적인 것이며, 도 2에서는 보조층이 구비되지 않은 유기 발광 표시 장치(101)를 도시하였다.
다음으로, 도 5에 도시된 바와 같이, 기판(100) 상에 전면적으로 산화물 반도체층(122)을 형성한다.
산화물 반도체는 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 산화물 반도체는 갈륨(Ga), 인듐(In) 및 아연(Zn) 이 2:2:1의 원자퍼센트(atom%)의 비율로 형성될 수 있다. 그러나 이에 한정되지 않고 산화물 반도체는 4월계 금속의 산화물인 In-Sn-Ga-Zn-O계나, 삼원계 금속의 산화물인 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, Cd-Sn-O계나, 2원계 금속의 산화물인 In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계나, 1원계 금속 산화물인 In-O계, Sn-O계, Zn-O계, Ti-O계, Cd-O계 등으로 이루어질 수 있다. 여기에서, In-Ga-Zn-O계 산화물 반도체란, 적어도 In과 Ga과 Zn을 포함하는 산화물이고, 그 조성비에 특별히 제한은 없다. 또한 ,In과 Ga과 Zn 이외의 원소를 포함하다라도 좋다.
산화물 반도체를 활성층으로 하는 박막 트랜지스터(TFT)는 종래 실리콘(Si) 박막 트랜지스터(TFT)에 비하여 높은 이동도(mobility)를 가지는 특징이 있어, 이동도 증대를 위한 별도의 이온 주입(ion doping)이 불필요하다. 또한, 산화물 반도체 박막 트랜지스터(TFT)는 상온에서도 다결정 및 비결정(amorphous)구조를 가지고 있어 별도의 열처리(annealing) 공정이 불필요하여 저온 공정으로도 제작이 가능하다. 또한, 스퍼터링 등의 방법으로도 활성층을 형성할 수 있으므로, 산화물 반도체 박막 트랜지스터(TFT)는 대면적 기판에도 적용이 가능하며, 재료 자체의 가?이 저렴한 장점이 있다.
다음으로, 도 6을 참조하면, 도 5의 구조물 상부에 포토 레지스트(photoresist)와 같은 감광 물질을 도포하고 프리 베이킹(pre-baking) 또는 소프트 베이킹(soft baking)으로 용제를 제거한 감광막(P1)(photoresist layer)을 형성한다. 그 후, 감광막(P1)을 패터닝하기 위하여 소정 패턴이 그려진 하프톤 마스크(M1)를 준비하여 기판(100)에 정렬하고, 감광막(P1)에 소정 파장대의 광을 조사하여 노광을 실시한다.
하프톤 마스크(M1)는 광투과부(M11), 광차단부(M12) 및 반투과부(M13)를 구비한 하프톤 마스크(half-tone mask)로 구비된다. 광투과부(M11)는 소정 파장대의 광을 투과시키고, 광차단부(M12)는 조사되는 광을 차단하며, 반투과부(M13)는 조사되는 광의 일부만 통과시킨다.
상기 도면에 도시된 하프톤 마스크(M1)는, 마스크의 각 부분의 기능을 개념적으로 설명하기 위한 개념도이며, 실제로는 상기와 같은 하프톤 마스크(M1)는 석영(Qz)과 같은 투명 기판 상에 소정 패턴으로 형성될 수 있다. 이때, 광차단부(M12)는 석영 기판 상에 크롬(Cr) 또는 이산화크롬(CrO2 ) 등의 재료로 패터닝하여 형성되고, 반투과부(M13)는 크롬(Cr), 실리콘(Si), 몰리브덴(Mo), 탄탈륨(Ta), 알루미늄(Al) 가운데 적어도 하나 이상의 물질을 이용하여, 그 조성 성분의 비 또는 두께를 조절함으로써 조사되는 광의 광투과율을 조절할 수 있다.
도 7를 참조하면, 감광된 부분의 감광막(P1)을 제거하는 현상 과정을 거친 후, 잔존하는 감광막의 패턴이 개략적으로 도시되어 있다. 본 실시예에서는 감광된 부분이 제거되는 포지티브 감광제(positive-PR)가 사용되었지만, 본 발명은 이에 한정되지 않고 감광되지 않은 부분이 제거되는 네가티브 감광제(negative-PR)가 사용될 수 있음은 물론이다.
제1감광 패턴(P11, P12)은 하프톤 마스크(M1)의 광투과부(M11)에 대응하는 감광막 부분은 제거되고, 광차단부(M12)에 대응하는 감광막 부분, 및 반투과부(M13)에 대응하는 감광막 부분이 남은 것이다. 이때, 제1 감광 패턴(P11, P12)의 반투과부(M13)에 대응하는 감광막 부분의 두께는 광차단부(M12)에 대응하는 감광막 부분의 두께보다 얇으며, 이 감광막의 두께는 반투과부(M13) 패턴을 구성하는 물질의 성분비 또는 두께로 조절할 수 있다.
이러한 제1감광 패턴(P11, P12)을 마스크로 이용하여, 식각 장비로 산화물 반도체층(122)을 식각한다. 이때, 상기 식각 과정은 습식 식각 및 건식 식각 등 다양한 방법으로 수행가능하다.
도 8을 참조하면, 제1감광 패턴(P11, P12)에 의해 도 7의 노출된 산화물 반도체층(122)이 식각되어, 박막 트랜지스터 영역(2)에는 활성층(102)에 대응되는 산화물 반도체 패턴(1020)이 형성되고, 저장 영역(3)에는 하부 전극(112)에 대응되는 산화물 반도체 패턴(1120)이 형성된다.
도 9을 참조하면, 감광막 제거 공정인 에싱(ashing)을 수행하여 도 8의 제1감광 패턴(P11, P12) 중에서 도 6의 반투과부(M13)에 대응하는 감광막 부분을 식각한다. 이 때, 도 6의 광차단부(M12)에 대응하는 감광막 부분은 에싱을 수행하더라도 그 두께만 감소하여 제2감광 패턴(P21)으로 남아 있다.
한편, 에싱 공정에서 감광막 부분은 식각되었지만 그 하부의 산화물 반도체 패턴들(1120, 1020)은 그대로 남아있으며, 제2감광 패턴(P21)을 마스크로 하여 산화물 반도체 패턴들(1020, 1120)의 플라즈마 처리를 진행한다.
도 10을 참조하면, 도 9에서 제2감광 패턴(P21)으로 덮이지 않고 노출된 산화물 반도체 패턴들(1120, 1020)을 직접적으로 플라즈마 처리하여 도체화하여 오프셋 영역이 제거된 활성층(102)을 형성한다.
플라즈마 처리는 플라즈마 상태에 놓인 높은 에너지를 가진 입자가 재료의 표면에 충돌함으로써, 재료의 표면을 화학적이나 물질적으로 개질하는 것이다. 본 발명에 의하면, 플라즈마 처리시 수소 기체, 아르곤 기체, 헬륨 기체, 크세논 기체, 질소 기체, 산화질소 기체, 산소 기체 및 이들의 혼합 기체를 포함하는 그룹에서 선택된 적어도 하나의 기체를 사용할 수 있다.
한편, 산화물 반도체를 플라즈마 처리함으로써, 산화물 반도체가 환원되므로 산화물 반도체에 포함된 산소 결함이 유도되어 산소 베이컨시가 상승한다. 산화 베이컨시가 상승된 산화물 반도체는 캐리어의 농도가 증가하게 되고, 결국 반도체 특성 중 전기를 통하게 되는 임계 전압인 문턱 전압의 농도가 음의 방향으로 이동한다. 이는, 산화물 반도체가 도체화 되어 전기를 잘 통하게 되는 것을 의미한다.
도 11은 도 10에서 박막 트랜지스터 영역(2)에 구비된 활성층(102)의 평면을 개략적으로 도시한 것이다. 도 10 및 도 11을 참조하면, 박막 트랜지스터 영역(2)의 산화물 반도체 패턴(1020)은 제1 내지 제3영역(12s,12d, 12p, 12c)을 포함한다. 상세히, 제2감광 패턴(P21)에 대응하는 산화물 반도체 패턴(1020)의 부분은 제3영역(102c)이라 지칭하고, 제2감광 패턴(P21)에 덮이지 않고 노출된 산화물 반도체 패턴(1020)의 부분은 제1영역(102s,102d) 및 제2영역(102p)이라 지칭한다. 여기서 제1영역(102s,102d)은 산화물 반도체 패턴(1020)의 가장자리 부분으로 이후 소스/드레인 전극이 접촉할 부분이다. 제2영역(102p)은 제1영역(102s,102d)과 제3영역(102c)의 사이에 위치하며 도 1의 비교예에서 오프셋 영역에 대응하는 부분이다.
박막 트랜지스터 영역(2)의 산화물 반도체 패턴(1020)은 제2감광 패턴(P21)을 셀프 얼라인(self-align) 마스크로 하여 플라즈마 처리한다. 따라서, 제2감광 패턴(P21)에 가려지는 제3영역(102c)은 플라즈마 처리되지 않고, 본래의 반도체 성질을 그대로 가지게 된다. 그러나, 노출된 제1영역(102s,102d) 및 제2영역(102p)은 플라즈마 처리되어 도체화 된다. 이와 같이 본 발명에 의하면, 도 1의 비교예에서 오프셋 영역에 대응하는 제2영역(102p)이 도체화 되어 오프셋 영역이 제거됨으로써, 박막 트랜지스터를 탑 게이트 타입으로 구현하더라도 특성이 안정화되는 효과가 있다.
한편, 저장 영역에 형성된 산화물 반도체 패턴(1120)은 마스킹 부재가 없으므로 전부 도체화되어 하부 전극(112)이 된다.
도 12를 참조하면, 감광막 제거 공정인 에싱(ashing)을 수행하여 도 10의 제2감광 패턴(P21)을 제거한다.
도 13을 참조하면, 활성층(102) 및 하부 전극(112)을 덮도록 기판(100) 전면에 게이트 절연막(103)을 형성한다.
게이트 절연막(103)은 박막 트랜지스터(TFT)의 활성층(102)과 게이트 전극을 절연하며, 커패시터의 하부 전극 및 중간 전극 사이에 배치되어 유전체 역할을 한다. 게이트 절연막은 SiO2, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 절연 물질을 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성한다.
게이트 절연막(103) 상에 게이트 전극(104) 및 중간 전극(114)을 형성한다.
게이트 전극(104)은 박막 트랜지스터 영역(2)의 활성층(102)의 제3영역(102c)에 중첩하도록 형성한다. 중간 전극(114)은 저장 영역(3)의 하부 전극(112)에 중첩하도록 형성된다.
게이트 전극(104)과 중간 전극(114)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 중 선택된 하나 이상의 물질을 포함하는 단일 또는 다층의 도전막을 게이트 절연막(103) 상에 전면적으로 증착과 같은 방법으로 형성한 후에, 마스크를 이용하여 패터닝하여 형성한다.
도 14를 참조하면, 게이트 전극(104) 및 중간 전극(114)을 덮도록 기판(100) 전면에 층간 절연막(105)을 형성하고, 박막 트랜지스터 영역(2)의 활성층(102)의 제1영역(102s,102d)을 노출하도록, 층간 절연막(105)과 게이트 절연막(103)에 컨택홀을 형성한다.
층간 절연막(105)은 폴리이미드(polyimide), 폴리아마이드(polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성된다. 한편, 층간 절연막(105)은 상기와 같은 유기 절연 물질뿐만 아니라, SiO2, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 절연 물질로 형성될 수 있음은 물론이다. 또한 층간 절연막(105)은 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다. 층간 절연막(105)은 충분한 두께로 형성되어, 예컨대 전술한 게이트 절연막(103)보다 두껍게 형성될 수 있다. 컨택홀은 마스크를 이용하여 패터닝하여 형성한다.
다음으로, 컨택홀을 통해 활성층(102)의 제1영역(102s,d)와 접촉하도록 소스/드레인 전극(106s,d)을 형성한다. 저장 영역(3)에는 층간 절연막(105) 상에 커패시터의 상부 전극(116)을 형성한다.
소스/드레인 전극(106s,d)과 상부 전극(116)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 중 선택된 하나 이상의 물질을 포함하는 단일 또는 다층의 도전막을 층간 절연막(105) 상에 전면적으로 증착과 같은 방법으로 형성한 후에, 마스크를 이용하여 패터닝하여 형성한다.
다음으로, 도 15를 참조하면, 소스/드레인 전극(106s,d)과 상부 전극(116) 상에 보호층(107)을 형성하고, 보호층(107)에 소스/드레인 전극(106s,d) 중 하나를 노출하는 비아홀을 형성한다. 비아홀은 마스크를 이용하여 패터닝하여 형성한다.
보호층(107)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성되고, 상면이 평탄하게 형성되어 유기 발광 소자(OLED)의 불량을 방지한다.
다음으로 도 2를 참조하면, 발광 영역(1)의 보호층(107) 상에 유기 발광 소자(OLED)가 형성된다. 유기 발광 소자(OLED)는 화소 전극(111) 및 대향 전극(121)으로 이루어지는 양 전극과 양 전극 사이에 개재된 유기 발광 물질을 포함하는 중간층(113)으로 이루어 진다. 여기서, 화소 전극(111)은 애노드로 사용되고, 대향 전극(121)은 캐소드로 사용될 수 있으며, 물론 전극의 극성은 반대로 적용될 수도 있다.
화소 전극(111)은 보호층(107)의 상면에 형성되며, 보호층(107)에 형성된 비아홀을 통해 박막 트랜지스터(TFT)와 전기적으로 연결된다. 화소 전극(111)은 유기 발광 표시 장치(101)의 발광타입에 따라 다양한 물질로 형성될 수 있다. 예를 들어, 기판(100)의 방향으로 화상이 구현되는 배면발광(bottom-emission) 또는 기판(100)의 방향과 기판(100)의 역방향으로 모두 화상이 구현되는 양면발광(dual-emission)의 경우 화소 전극(111)은 투명한 금속 산화물로 이루어진다. 이러한 화소 전극(111)은 ITO, IZO, ZnO, 또는 In2O3와 같은 투명 도전성 물질(TCO) 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 한편, 기판(100)의 역방향으로 화상이 구현되는 전면발광(top-emission)의 경우 화소 전극(111)은 광을 반사하는 물질로 이루어진 반사전극을 더 포함할 수 있다.
다음으로, 화소 전극(111) 상에 화소 정의막(109, 중간층(113) 및 대향 전극(121)을 형성하는 과정은 다시 도 2를 참조하여 설명한다.
화소 전극(111) 상에 화소 정의막(109)을 전면적으로 형성하고, 발광 부를 정의하도록 화소 전극(111)을 노출하는 개구부를 화소 정의막(109)에 형성한다.
다음으로, 개구부를 통해 노출된 화소 전극(111) 상에 발광층을 포함하는 중간층(113)을 형성한다. 중간층(113)은 유기 발광층(emissive layer: EML)과, 그 외에 정공 수송층(hole transport layer: HTL), 정공 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL), 및 전자 주입층(electron injection layer: EIL) 등의 기능층 중 어느 하나 이상의 층이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다.
대향 전극(121)은 기판(100) 전면적으로 증착되어 공통 전극으로 형성될 수 있다. 대향 전극은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 플루오르화리튬(LiF), 및 이들의 화합물을 얇게 증착하여 형성할 수 있다. 물론, 발광 방향에 따라 대향 전극(121) 반사 전극으로 구비될 수도 있고, 반투명 전극으로 구비될 수도 있다.
대향 전극(121) 상에는 대향 전극(121)을 보호하기 위해 무기물을 포함하는 캡핑층이 더 형성될 수 있다.
한편, 기판(100) 상에 형성된 유기 발광 소자(OLED)를 외기로부터 보호하기 위해 유기 발광 소자(OLED)를 덮도록 기판(100)상에 전면적으로 밀봉층(미도시)이 형성된다. 밀봉층은 유기물과 무기물이 교번하여 적층된 구조를 가질 수 있으며, 저융점 무기물이 단일층으로 형성된 구조를 가질 수도 있다.
상술한 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 방법에 의해 박막 트랜지스터를 제조할 경우 어떤 장점이 있는지 상세하게 알아본다.
먼저, 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 방법은 마스크 공정의 추가 없이 산화물 반도체 패턴의 오프셋 영역을 제거할 수 있다. 상세히, 산화물 반도체 패턴의 제1영역 및 제2영역을 플라즈마 처리하기 위한 감광 패턴을 형성하는 과정은 산화물 반도체 패턴을 형성하기 위한 마스크 공정으로 수행되며, 추가의 마스크 공정이 요구되지 않는다. 도 6에서 도시된 바와 같이 하나의 하프톤 마스크를 사용하여 산화물 반도체 패턴을 하기 위한 제1감광 패턴 및 제1감광 패턴으로부터 에싱 공정을 통해 제2감광 패턴을 모두 형성한다. 따라서, 제2감광 패턴을 형성하기 위한 마스크 공정이 더 부가되지 않아 공정이 단순화되고 비용이 절감되는 효과가 있다. 한편, 본 발명은 하프톤 마스크를 예로 들어 설명하였으나, 이에 한정되지 않고 회절 마스크를 통해 감광막을 패터닝하는 경우도 제1감광 패턴 및 제2감광 패턴을 추가의 마스크 공정 없이 형성할 수 있다.
또한 본 발명의 일 실시예에 의하면, 산화물 반도체 패턴의 일부분을 직접적으로 플라즈마 처리함으로써 다음과 같은 효과가 있다. 산화물 반도체 패턴의 일부분을 간접적으로 열처리, 증기 처리, 플라즈마 처리하는 공정의 경우, 산화물 반도체의 환원이 등방성(isotropic)으로 일어나게 된다. 따라서, 제1영역 및 제2영역 외에도 의도하지 않았던 제3영역인 채널 영역의 가장자리도 일부 환원된다. 이는 산화물 반도체를 활성층으로 하는 박막 트랜지스터의 채널 폭과 길이의 비율과 관련된 팩터에서 채널 길이의 감소를 야기하게 된다. 일반적으로 박막 트랜지스터의 채널 길이를 증가 시켜야 문턱 전압의 산포 및 오프 전류(Ioff) 특성이 개선된다. 결국 간접적으로 플라즈마 처리를 수행한 박막 트랜지스터는 유효한 채널 길이를 증가시키기 위해 박막 트랜지스터의 사이즈를 증가시킬 수 밖에 없게 된다. 이는 개구율 저하 및 기생 용량의 증가를 수반하여 고해상도에서 산화물 반도체 박막 트랜지스터의 적용을 어렵게 한다. 여기서 간접적인 처리란, 산화물 반도체 상에 희생층을 형성한후 희생층에 플라즈마 처리를 비롯한 각종 처리를 수행하여 산화물 반도체를 환원 시키는 방식을 의미한다. 그러나, 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 방법에 기재된 것 처럼 산화물 반도체 패턴을 직접적으로 플라즈마 처리하는 경우, 원하는 부분만 환원이 가능하므로, 채널 영역이 환원되어 유효 채널 길이가 감소되는 문제가 발생하지 않는다.
공정 단계 절감과 관련하여 본 발명의 다른 실시예에 의하면, 도 8에서 제1감광 패턴을 이용하여 산화물 반도체 패턴을 형성 한 후, 도 9에서 에싱 공정으로 제1감광 패턴 중 수행하여 도 6의 반투과부(M13)에 대응하는 감광막 부분(P13)을 제거하여 제2감광 패턴을 형성한다. 이 때, 에싱 공정은 다양한 방법에 의해 수행할 수 있다. 특히, 에싱 공정을 플라즈마에 의해 수행하는 경우 에싱 공정의 시간을 늘리는 것 만으로도 제2감광 패턴의 형성 및 산화물 반도체 패턴의 제1영역과 제2영역의 플라즈마 처리를 동시에 수행할 수 있다.
상세히, 제1감광 패턴은 부분적으로 두께가 상이하므로, 에싱 공정에 의해 제3영역에 대응하는 두께가 두꺼운 부분은 제1영역과 제2영역에 대응하는 두께가 얇은 부분에 비해 늦게 제거된다. 따라서, 에싱 공정 중에 제3영역에 대응하는 제2감광 패턴이 남게 되고, 동시에 산화물 반도체 패턴의 제1영역과 제2영역은 노출되므로 플라즈마에 노출된다. 결국, 별도의 플라즈마 처리 단계를 부가하지 않고 에싱 공정 만으로도 도 10의 단계와 동일한 과정을 수행하게 된다.
본 발명에 따른 실시예를 설명하기 위한 도면에는 하나의 TFT와 하나의 커패시터만 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명은 이에 한정되지 않으며, 본 발명에 따른 마스크 공정을 늘리지 않는 한, 복수 개의 TFT와 복수 개의 커패시터가 포함될 수 있음은 물론이다.
본 발명의 일 실시예에 의하면, 발광 영역(1)에는 유기 발광 소자(OLED)가 구비됨으로써, 도 2는 유기 발광 표시 장치로 사용될 수 있다. 그러나, 본 발명의 일 측면은 이에 한정되지 않는다. 예를 들어, 화소 전극과 대향 전극 사이에 액정이 구비되면, 도 2는 액정 표시 장치로 사용될 수도 있을 것이다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
1: 발광 영역 2: 박막 트랜지스터 영역
3: 저장 영역 12o: 오프셋 영역
100: 기판 102s, 102d: 제1영역
102p: 제2영역 102c: 제3영역
102: 활성층 103: 게이트 절연막
104: 게이트 전극 105: 층간 절연막
106s,106d: 소스/드레인 전극 107: 보호층
109: 화소 정의막 111: 화소 전극
112: 하부 전극 113: 중간층
114: 중간 전극 116: 상부 전극
121: 대향 전극 122: 반도체층

Claims (20)

  1. 기판 상에 제1영역, 제2영역 및 제3영역을 포함하는 산화물 반도체 패턴을 형성하는 단계;
    상기 제1영역 및 상기 제2영역의 산화물 반도체를 직접 플라즈마 처리하는 단계;
    상기 산화물 반도체 패턴을 덮도록 상기 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 상기 제3영역과 중첩되도록 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극과 절연되고 상기 제1영역과 접촉하는 소스전극 및 드레인 전극을 형성하는 단계;
    를 포함하며,
    상기 제2영역은 상기 제1영역과 상기 제3영역 사이에 배치되는, 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마 처리 단계는, 상기 제1영역 및 상기 제2영역을 환원하는 처리인, 박막 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 산화물 반도체 패턴을 형성하는 단계는,
    기판 상에 산화물 반도체 층을 형성하는 단계; 및
    제1감광 패턴을 마스크로하여 상기 산화물 반도체 패턴을 형성하는 단계;
    을 포함하며, 상기 플라즈마 처리 단계는,
    제2감광 패턴을 마스크로 하여 상기 산화물 반도체 패턴의 상기 제1영역 및 상기 제2영역을 직접 플라즈마 처리하는 단계; 및
    상기 제2감광 패턴을 제거하는 단계;
    를 포함하는, 박막 트랜지스터의 제조 방법.
  4. 제3항에 있어서,
    상기 제1감광 패턴 및 상기 제2감광 패턴은 동일한 마스크 공정으로 형성되는, 박막 트랜지스터의 제조 방법.
  5. 제3항에 있어서,
    상기 제1감광 패턴은 하프톤 마스크 또는 회절 마스크를 이용하여 형성되는, 박막 트랜지스터의 제조 방법.
  6. 제3항에 있어서,
    상기 제1감광 패턴은 상기 제3영역에 대응하는 부분이 상기 제1영역 및 상기 제2영역에 대응하는 부분보다 두껍고,
    상기 제2감광 패턴은 상기 제3영역에 대응하는 부분만 존재하는, 박막 트랜지스터의 제조 방법.
  7. 제3항에 있어서,
    상기 제2감광 패턴은 상기 제1감광 패턴을 에싱(ashing)하여 형성되는, 박막 트랜지스터의 제조 방법.
  8. 제3항에 있어서,
    상기 제1감광 패턴의 제거는, 플라즈마를 이용하여 제거하는, 박막 트랜지스터의 제조 방법.
  9. 제1항에 있어서,
    상기 플라즈마 처리는 수소 기체, 아르곤 기체, 헬륨 기체, 크세논 기체, 질소 기체, 산화질소 기체, 산소 기체 및 이들의 혼합 기체를 포함하는 그룹에서 선택된 적어도 하나의 기체를 사용하는, 박막 트랜지스터의 제조 방법.
  10. 기판 상에 박막 트랜지스터를 제조하는 단계;
    상기 박막 트랜지스터 상에 보호막을 형성하는 단계;
    상기 보호막 상에 유기 발광 소자(OLED)를 형성하는 단계; 및
    상기 유기 발광 소자를 밀봉하도록 밀봉층을 형성하는 단계;
    를 포함하며,
    상기 박막 트랜지스터를 제조하는 단계는,
    상기 기판 상에 제1영역, 제2영역 및 제3영역을 포함하는 산화물 반도체 패턴을 형성하는 단계;
    상기 제1영역 및 상기 제2영역을 직접 플라즈마 처리하는 단계;
    상기 산화물 반도체 패턴을 덮도록 상기 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 상기 제3영역과 중첩되도록 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극과 절연되고 상기 제1영역과 접촉하는 소스전극 및 드레인 전극을 형성하는 단계;
    를 포함하며,
    상기 제2영역은 상기 제1영역과 상기 제3영역 사이에 배치되는, 유기 발광 표시 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 플라즈마 처리 단계는, 상기 제1영역 및 상기 제2영역을 환원하는 처리인, 유기 발광 표시 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 산화물 반도체 패턴을 형성하는 단계는,
    기판 상에 산화물 반도체 층을 형성하는 단계; 및
    제1감광 패턴을 마스크로하여 상기 산화물 반도체 패턴을 형성하는 단계;
    을 포함하며, 상기 플라즈마 처리 단계는,
    제2감광 패턴을 마스크로 하여 상기 산화물 반도체 패턴의 상기 제1영역 및 상기 제2영역을 직접 플라즈마 처리하는 단계; 및
    상기 제2감광 패턴을 제거하는 단계;
    를 포함하는, 유기 발광 표시 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1감광 패턴 및 상기 제2감광 패턴은 동일한 마스크 공정으로 형성되는, 유기 발광 표시 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제1감광 패턴은 하프톤 마스크 또는 회절 마스크를 이용하여 형성되는, 유기 발광 표시 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제1감광 패턴은 상기 제3영역에 대응하는 부분이 상기 제1영역 및 상기 제2영역에 대응하는 부분보다 두껍고,
    상기 제2감광 패턴은 상기 제3영역에 대응하는 부분만 존재하는, 유기 발광 표시 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 제1감광 패턴은 상기 제1감광 패턴을 에싱(ashing)하여 형성되는, 유기 발광 표시 장치의 제조 방법.
  17. 제12항에 있어서,
    상기 제2감광 패턴의 제거는, 플라즈마를 이용하여 제거하는, 유기 발광 표시 장치의 제조 방법.
  18. 제10항에 있어서,
    상기 플라즈마 처리는 수소 기체, 아르곤 기체, 헬륨 기체, 크세논 기체, 질소 기체, 산화질소 기체, 산소 기체 및 이들의 혼합 기체를 포함하는 그룹에서 선택된 적어도 하나의 기체를 사용하는, 유기 발광 표시 장치의 제조 방법.
  19. 기판 상에 형성되며 제1영역, 제2영역 및 제3영역을 포함하며, 상기 제2영역은 상기 제1영역과 상기 제3영역 사이에 배치되는 산화물 반도체 패턴;
    상기 산화물 반도체 패턴과 절연되고 상기 제3영역과 중첩되도록 형성된 게이트 전극; 및
    상기 게이트 전극과 절연되고 상기 제1영역과 접촉하는 소스전극 및 드레인 전극; 를 포함하며,
    상기 제2영역은 상기 제3영역보다 저항이 작은 것을 특징으로 하는, 박막 트랜지스터.
  20. 제19항에 있어서,
    상기 산화물 반도체는 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti), 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함하는, 박막 트랜지스터.
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