KR102617314B1 - 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 Download PDF

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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 게이트 전극은 액티브 층과 중첩한다. 소스 전극 및 드레인 전극은 액티브 층과 연결된다. 액티브 층은 소스 전극과 연결된 소스 영역, 드레인 전극과 연결된 드레인 영역, 게이트 전극과 중첩하는 채널 영역, 소스 영역과 채널 영역 사이의 제1 저항 영역 및 드레인 영역과 채널 영역 사이의 제2 저항 영역을 포함한다. 평면 상에서 제1 저항 영역의 길이는 제2 저항 영역의 길이보다 크다.

Description

박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치{THIN FILM TRANSISTOR AND ORGANIC LIGHT EMITTING DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치에 관한 것으로서, 보다 상세하게는 유기 발광 표시 장치에서 계조를 용이하게 제어할 수 있는 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
액정 표시 장치(Liquid Crystal Display Device), 플라즈마 표시 장치(Plasma Display Panel Device), 유기 발광 소자 표시 장치(Organic Light Emitting Diode Display Device) 등과 같은 평판 표시 장치(Flat Panel Display Device)는 얇은 두께와 낮은 소비전력으로 인해 차세대 표시 장치로서 각광을 받고 있다.
특히, 유기 발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 유기 발광 표시 장치는 저전압 구동에 따라 소비 전력 측면에서 유리할 뿐만 아니라, 응답 속도, 시야각 및 명암 대비비(contrast ratio)도 우수하여, 차세대 디스플레이로서 연구되고 있다.
유기 발광 표시 장치는 유기 발광 소자(Organic Light Emission Element) 및 유기 발광 소자와 연결된 구동 박막 트랜지스터를 포함한다. 유기 발광 소자는 구동 박막 트랜지스터를 통해 전달된 구동 전류에 기초하여 특정 파장의 빛을 발광한다.
유기 발광 소자에서 발생되는 빛의 세기는 구동 박막 트랜지스터를 통해 전달되는 구동 전류의 양에 비례하므로, 유기 발광 소자의 휘도는 구동 박막 트랜지스터를 통해 전달되는 구동 전류를 제어함으로써 조절될 수 있다.
최근, 유기 발광 표시 장치의 소비 전력을 낮추기 위한 연구가 활발하게 진행되고 있다. 구체적으로, 낮은 구동 전류에도 불구하고 밝은 휘도로 발광할 수 있는 유기 발광 소자의 개발이 활발하게 진행되고 있다. 그러나, 낮은 구동 전류로 동작하는 유기 발광 소자가 개발됨에 따라, 유기 발광 소자의 계조를 제어하는데 많은 어려움이 발생될 수 있다.
구체적으로, 유기 발광 소자를 포함하는 서브-화소(sub-pixel)는 유기 발광 표시 장치가 선명하고 화려한 색감을 표현할 수 있도록, 다양한 계조로 구동될 수 있다. 예를 들어, 서브-화소는 하얀색 빛과 검은색 빛 사이에서 255 계조로 구동될 수 있다. 서브-화소의 계조는 유기 발광 소자의 휘도를 제어함으로써 구현되므로, 유기 발광 소자에 제공되는 구동 전류의 양을 제어함으로써 서브-화소의 계조가 제어된다.
그러나, 앞서 언급한 바와 같이, 유기 발광 소자의 특성이 향상됨에 따라 유기 발광 소자는 작은 구동 전류에도 밝은 휘도로 발광할 수 있으며, 유기 발광 소자의 계조는 박막 트랜지스터를 통해 공급되는 구동 전류의 미세한 변화에 반응하여 민감하게 변할 수 있다. 즉, 255 단계의 계조를 표현하기 위해서는 구동 전류를 255단계로 분리하여 유기 발광 소자에 제공하여야 한다. 그러나, 작은 구동 전류로 구동되는 유기 발광 소자는 구동 전류의 작은 변화에도 휘도가 민감하게 변하므로, 255 계조를 표현하기 위해 조절되어야 할 구동 전류의 변화 폭은 그만큼 작아지게 된다.
한편, 액티브 매트릭스 유기 발광 표시 장치(Active Matrix Orgainc Light Emitting Display; AMOLED)는 유기 발광 소자를 구동시키는 구동 박막 트랜지스터가 각 서브-화소별로 분리되어 형성되고, 각각의 구동 박막 트랜지스터를 개별적으로 제어함으로써, 각 서브-화소의 계조가 결정된다. 특히, 고해상도의 유기 발광 표시 장치는 작은 면적에 조밀하게 배치된 다수의 구동 박막 트랜지스터를 포함한다. 그러나, 구동 박막 트랜지스터를 형성하는 과정에서 공정상의 오차로 인해, 각 구동 박막 트랜지스터의 소자 특성이 미세하게 달라질 수 있다. 구동 박막 트랜지스터의 소자 특성이 각 서브-화소별로 상이한 경우, 구동 박막 트랜지스터를 통해 전달되는 구동 전류의 양이 미세하게 변할 수 있다. 이 경우, 유기 발광 소자의 휘도는 구동 전류의 변화에 민감하게 변화될 수 있고, 일부 서브-화소의 계조가 틀어질 수 있다. 이에, 유기 발광 표시 장치에는 얼룩이 발현될 수 있다.
액티브 매트릭스형 유기발광다이오드 소자용 박막트랜지스터(한국 특허출원번호 제10-2001-0086425호)
본 발명의 발명자들은 유기 발광 소자의 휘도가 구동 전류의 미세한 변화에 민감하게 반응하므로, 유기 발광 표시 장치에서 다양한 계조를 표현하는데 한계가 있음을 인식하였다. 또한, 본 발명의 발명자들은 박막 트랜지스터의 게이트 전극과 소스 전극 사이의 전위차(VGS)의 미세한 변화에 의해 박막 트랜지스터를 통해 출력되는 구동 전류가 민감하게 변함을 인식하였다. 이에, 본 발명의 발명자들은 박막 트랜지스터의 채널 영역과 소스 영역 사이에 제1 저항 영역을 형성하여, 박막 트랜지스터의 게이트 전극과 소스 전극 사이의 전위차의 미세한 변화에 구동 전류가 민감하게 변화되지 않는 박막 트랜지스터를 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 박막 트랜지스터의 액티브 층의 채널 영역과 소스 영역 사이에 위치하는 제1 저항 영역의 길이를 채널 영역과 드레인 영역 사이에 위치하는 제2 저항 영역의 길이보다 길게하여, 박막 트랜지스터의 게이트 전극과 소스 전극 사이의 전위차의 미세한 변화에 따라 구동 전류가 민감하게 변하지 않는 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 게이트 전극은 액티브 층과 중첩한다. 소스 전극 및 드레인 전극은 액티브 층과 연결된다. 액티브 층은 소스 전극과 연결된 소스 영역, 드레인 전극과 연결된 드레인 영역, 게이트 전극과 중첩하는 채널 영역, 소스 영역과 채널 영역 사이의 제1 저항 영역 및 드레인 영역과 채널 영역 사이의 제2 저항 영역을 포함한다. 평면 상에서 제1 저항 영역의 길이는 제2 저항 영역의 길이보다 크다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 액티브 층의 제1 저항 영역을 사용하여 소스 영역과 채널 영역 사이의 저항을 의도적으로 증가시킨다. 이에, 박막 트랜지스터가 턴-온된 경우, 소스 영역에서 드레인 영역으로 전하가 이동하기 위해 필요한 게이트 전극과 소스 전극 사이의 전위차는 증가될 수 있다. 따라서, 게이트 전극과 소스 전극 사이의 전위차 변화에 따른 구동 전류의 변화는 감소되며, 구동 전류를 변화시키기 위한 게이트 전극과 소스 전극 사이의 전위차의 변화 폭은 증가될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 유기 발광 소자 및 박막 트랜지스터를 포함한다. 박막 트랜지스터는 유기 발광 소자와 연결되고, 액티브 층, 액티브 층과 중첩하는 게이트 전극, 액티브 층과 연결된 소스 전극 및 드레인 전극을 구비한다. 액티브 층은 박막 트랜지스터가 턴-온된 경우, 소스 전극으로부터 드레인 전극으로 전하가 이동하기 위해 필요한 게이트 전극과 소스 전극 사이의 전위차(VGS)를 증가시키도록 구성된 제1 저항 영역을 포함한다. 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제1 저항 영역을 구비한 박막 트랜지스터를 포함하며, 제1 저항 영역은 박막 트랜지스터가 턴-온된 경우, 소스 전극으로부터 드레인 전극으로 전하가 이동하기 위해 필요한 게이트 전극과 소스 전극 사이의 전위차를 증가시킨다. 이에, 박막 트랜지스터를 통해 출력되는 구동 전류는 게이트 전극과 소스 전극 사이의 전위차 변화에 민감하게 변하지 않을 수 있다. 따라서, 유기 발광 소자의 계조 변화는 게이트 전극과 소스 전극 사이의 전위차 변화에 민감하게 반응하지 않을 수 있고, 유기 발광 소자의 계조는 보다 용이하게 제어될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 구동 박막 트랜지스터의 게이트 전극과 소스 전극 사이의 전위차의 미세한 변화에 유기 발광 소자의 계조가 민감하게 반응하지 못하도록 하는 효과가 있다.
또한, 본 발명은 유기 발광 소자의 계조를 변화시키기 위한 데이터 전압의 변화 폭을 증가시킴으로써, 유기 발광 소자의 계조 제어를 용이하게 하는 효과가 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 서브-화소의 개략적인 회로도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 설명하기 위한 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터를 설명하기 위한, 도 2의 A영역에 대한 부분 확대 평면도이다.
도 4는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터를 설명하기 위한, 도 2의 IV-IV'에 대한 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터의 I-V 특성 변화를 설명하기 위한 그래프이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터를 설명하기 위한 개략적인 단면도이다.
도 8a 내지 8d는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 '위 (on)'로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 서브-화소의 개략적인 회로도이다. 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 복수의 서브-화소(sub-pixel)들을 포함한다. 서브-화소들은 각각 적색, 녹색 및 청색 서브-화소로 구성될 수 있으며, 적색, 녹색 및 청색 서브-화소가 하나의 화소(pixel)로 동작할 수 있다. 그러나, 서브-화소의 종류가 이에 한정되는 것을 아니며, 유기 발광 표시 장치는 적색, 녹색 및 청색 서브-화소 이외에 백색 서브-화소를 더 포함할 수 있다.
도 1을 참조하면, 유기 발광 표시 장치의 서브-화소는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 스토리지 커패시터(Cst) 및 유기 발광 소자(OLED)를 포함한다.
비록, 도 1에는 n형 박막 트랜지스터로 구성된 구동 박막 트랜지스터(T2) 및 스위칭 박막 트랜지스터(T1)가 도시되어 있으나, 구동 박막 트랜지스터(T2) 및 스위칭 박막 트랜지스터(T1)는 각각 독립적으로 n형 박막 트랜지스터 또는 p형 박막 트랜지스터로 구성될 수 있다.
또한, 도 1에는 두개의 박막 트랜지스터와 한 개의 커패시터를 구비한 서브-화소가 도시되어 있지만, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 서브-화소는 두개 이상의 박막 트랜지스터 및 한 개 이상의 커패시터를 구비할 수 있다. 이하에서는, 구동 박막 트랜지스터(T1) 및 스위칭 박막 트랜지스터(T2)가 n형 박막 트랜지스터로 구성되고, 서브-화소가 두개의 박막 트랜지스터 및 한 개의 커패시터를 포함한 경우를 기준으로 설명하기로 한다.
스위칭 박막 트랜지스터(T1)는 데이터 라인과 제1 노드(N1) 사이에 연결되며, 스캔 전압(Vg)에 따라 턴-온 또는 턴-오프 되며, 턴-온시 데이터 라인과 제1 노드(N1)를 서로 연결한다. 즉, 데이터 라인으로부터 제공된 데이터 전압(Vdata)을 제1 노드(N1)에 공급한다.
구동 박막 트랜지스터(T2)는 유기 발광 소자(OLED)와 함께 제1 전원 공급 라인과 제2 전원 공급 라인 사이에 직렬로 연결되고, 유기 발광 소자(OLED)에 구동 전류를 공급한다. 구동 박막 트랜지스터(T2)는 제1 노드(N1) 전압에 따라 턴-온 또는 턴-오프 되며, 턴-온시 제1 전압 공급 라인의 고전위 전압(Vdd)을 유기 발광 소자(OLED)의 애노드에 인가한다.
스토리지 커패시터(Cst)는 제1 노드(N1)에 연결되며, 데이터 전압(Vdata)을 한 프레임(frame) 동안 유지하여 유기 발광 소자(OLED)에 흐르는 전류량을 일정하게 하여 유기 발광 소자(OLED)가 표시하는 계조를 일정하게 유지킨다. 스토리지 커패시터(Cst)는 구동 박막 트랜지스터(T2)의 게이트 전극과 연결된 일 전극 및 구동 박막 트랜지스터(T2)의 소스 전극과 연결된 타 전극을 포함한다.
유기 발광 소자(OLED)는 스토리지 커패시터(Cst)의 타 전극과 연결된 애노드 및 제2 전원 공급 라인에 연결된 캐소드를 포함한다. 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T2)의 턴-온시 구동 박막 트랜지스터(T2)를 통해 제공되는 구동 전류에 기초하여 발광하며, 이 경우, 유기 발광 소자(OELD)의 양단에는 고전위 전압(Vdd)과 저전위 전압(Vss)이 각각 인가된다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 설명하기 위한 개략적인 평면도이다. 도 2를 참조하면, 게이트 라인(GL) 및 데이터 라인(DL)이 서로 교차하여 서브-화소 영역이 정의된다. 구동 박막 트랜지스터(T2), 스위칭 박막 트랜지스터(T1), 스토리지 커패시터(Cst) 및 유기 발광 소자는 서브-화소 영역에 배치된다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치는 탑 에미션(Top emission) 방식의 유기 발광 소자 또는 바텀 에미션(Bottom emission) 방식의 유기 발광 소자를 포함할 수 있다. 도 2는 탑 에미션 방식의 유기 발광 소자를 포함하는 서브-화소가 도시되어 있다. 이 경우, 유기 발광 소자에서 방출된 빛은 유기 발광 소자의 상부 방향으로(즉, 도 2의 지면으로부터 멀어지는 방향으로) 방출되므로, 유기 발광 소자는 구동 박막 트랜지스터(T2), 스위칭 박막 트랜지스터(T1) 및 스토리지 커패시터(Cst)의 상부에서 이들과 중첩할 수 있다. 구동 박막 트랜지스터(T2), 스위칭 박막 트랜지스터(T1) 및 스토리지 커패시터(Cst)의 배치 및 연결 관계가 명확히 도시되도록 도 2에서 유기 발광 소자는 생략되어 있다.
한편, 본 발명의 일 실시예에 따른 유기 발광 표시 장치가 바텀 에미션 방식의 유기 발광 소자를 포함하는 경우, 구동 박막 트랜지스터(T2), 스위칭 박막 트랜지스터(T1) 및 스토리지 커패시터(Cst)는 서브-화소 영역의 일측에 배치될 수 있고, 유기 발광 소자는 이들과 중첩되지 않도록 서브-화소 영역의 타측에 배치될 수 있다.
도 2에 도시된 바와 같이, 구동 박막 트랜지스터(T2)는 액티브 층(121), 액티브 층(121)과 중첩하고, 스토리지 커패시터(Cst)의 일 전극과 연결된 게이트 전극(122), 스토리지 커패시터(Cst)의 타 전극과 연결되고, 액티브 층(121)과 연결된 소스 전극(123) 및 제1 전원 공급 라인(VDL)과 연결되고, 액티브 층(121)과 연결된 드레인 전극(124)을 포함한다. 유기 발광 소자의 애노드는 구동 박막 트랜지스터(T2)의 소스 전극(123)과 연결된다. 그러나, 이에 한정되는 것은 아니며, 구동 박막 트랜지스터(T2)가 p형 박막 트랜지스터인 경우, 유기 발광 소자의 애노드는 구동 박막 트랜지스터(T2)의 드레인 전극(124)과 연결된다.
구동 박막 트랜지스터(T2)의 게이트 전극(122)의 외곽선으로부터 소스 전극(123)의 외곽선까지의 최단 거리는 게이트 전극(122)의 외곽선으로부터 드레인 전극(124)의 외곽선까지의 최단 거리보다 크다. 반면, 스위칭 박막 트랜지스터(T1)의 게이트 전극의 외곽선으로부터 소스 전극의 외곽선까지의 최단 거리는 게이트 전극의 외곽선으로부터 드레인 전극의 외곽선까지의 최단 거리와 같다. 즉, 스위칭 박막 트랜지스터(T1)의 소스 전극 및 드레인 전극은 게이트 전극을 기준으로 서로 대칭되지만, 구동 박막 트랜지스터(T2)의 소스 전극(123) 및 드레인 전극(124)은 게이트 전극(122)을 기준으로 서로 비대칭적으로 배치된다. 구동 박막 트랜지스터(T2)의 구조적 특징에 대해 보다 상세히 설명하기 위해 도 3을 함께 참조한다.
도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터를 설명하기 위한, 도 2의 A영역에 대한 부분 확대 평면도이다.
도 3을 참조하면, 구동 박막 트랜지스터(T2)의 액티브 층(121)은 소스 영역(SR), 제1 저항 영역(RR1), 채널 영역(CR), 제2 저항 영역(RR2) 및 드레인 영역(DR)을 포함한다.
액티브 층(121)의 소스 영역(SR)은 소스 전극(123)과 연결된 영역이고, 드레인 영역(DR)은 드레인 전극(124)과 연결된 영역으로서, 소스 영역(SR)과 드레인 영역(DR)은 액티브 층(121)에서 도전성이 우수한 영역을 지칭한다. 또한, 액티브 층(121)의 채널 영역(CR)은 게이트 전극(122)과 중첩된 영역으로서, 게이트 전극(122)에 스캔 전압이 인가되는 경우, 채널 영역(CR)에 전하들이 집중되어 채널이 형성된다. 제1 저항 영역(RR1)은 채널 영역(CR)과 소스 영역(SR) 사이의 영역이며, 제2 저항 영역(RR2)은 채널 영역(CR)과 드레인 영역(DR) 사이의 영역이다. 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)은 소스 영역(SR)에서 드레인 영역(DR)으로 전자가 지나치게 가속되는 것을 억제한다. 특히, 제1 저항 영역(RR1)은 구동 박막 트랜지스터(T2)의 게이트 전극(122)과 소스 전극(123) 사이의 전위차에 따른 구동 전류 편차를 감소시킨다. 이에 대한 상세한 설명은 후술한다.
채널 영역(CR)은 게이트 전극(122)이 액티브 층(121)과 중첩하는 영역으로서, 액티브 층(121)의 폭에 대응되는 폭(W)과 게이트 전극(122)의 폭에 대응되는 길이(L)를 갖는다. 소스 영역(SR)의 전자는 채널 영역(CR)을 통과하여 액티브 층(121)의 가로 방향을 따라 드레인 영역(DR)으로 이동하므로, 액티브 층(121)의 가로 방향은 채널 영역(CR)의 길이(L)로 정의되고, 액티브 층(121)의 세로 방향은 채널 영역(CR)의 폭(W)으로 정의된다.
채널 영역(CR)에 접하도록 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)이 배치된다. 제1 저항 영역(RR1)의 길이는 제2 저항 영역(RR2)의 길이보다 크다. 여기서 제1 저항 영역(RR1)의 길이는 제1 저항 영역(RR1)과 채널 영역(CR)의 경계선으로부터 제1 저항 영역(RR1)과 소스 영역(SR)의 경계선까지 연장된 최단 선(VR1)의 길이를 의미한다. 또한, 제2 저항 영역(RR2)의 길이는 제2 저항 영역(RR2)과 채널 영역(CR)의 경계선으로부터 제2 저항 영역(RR2)과 드레인 영역(DR)의 경계선까지 연장된 최단 선(VR2)의 길이를 의미한다.
제1 저항 영역(RR1)의 길이가 제2 저항 영역(RR2)의 길이보다 크므로, 제1 저항 영역(RR1)의 면적은 제2 저항 영역(RR2)의 면적보다 넓을 수 있다. 그러나, 이에 한정되는 것은 아니며, 액티브 층(121)의 평면 형상에 따라 제1 저항 영역(RR1)의 면적은 제2 저항 영역(RR2)의 면적과 같거나 작을 수도 있다.
소스 영역(SR)은 제1 저항 영역(RR1)에 접하며, 소스 영역(SR)과 제1 저항 영역(RR1)의 경계선은 소스 전극(123)의 외곽선에 대응된다. 드레인 영역(DR)은 제2 저항 영역(RR2)에 접하며, 드레인 영역(DR)과 제2 저항 영역(RR2)의 경계선은 드레인 전극(124)의 외곽선에 대응된다.
도 4는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터를 설명하기 위한, 도 2의 IV-IV'에 대한 개략적인 단면도이다.
도 4를 참조하면, 구동 박막 트랜지스터(T2)는 기판(110)의 버퍼층(111) 상에 배치된다. 기판(110)은 유기 발광 표시 장치의 여러 구성요소들을 지지 및 보호한다. 기판(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 글래스(glass) 또는 플라스틱 재질로 이루어질 수 있다.
버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 방지하며, 기판(110) 상부를 평탄화한다. 다만, 버퍼층(111)은 반드시 필요한 구성은 아니며, 버퍼층(111)의 형성 여부는, 기판(110)의 종류나 버퍼층(111) 상에 배치된 박막 트랜지스터의 종류에 기초하여 결정된다.
구동 박막 트랜지스터(T2)의 액티브 층(121)은 버퍼층(111) 상에 형성된다. 액티브 층(121)은 폴리 실리콘 또는 금속 산화물로 형성된다. 액티브 층(121)이 금속 산화물로 형성되는 경우, 액티브 층(121)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide) 등으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 폴리 실리콘 또는 금속 산화물은 일반적인 실리콘에 비해 전하 이동도(mobility)가 우수하므로, 구동 박막 트랜지스터(T2)가 폴리 실리콘 또는 금속 산화물로 형성된 액티브 층(121)을 포함하는 경우, 구동 박막 트랜지스터(T2)의 소자 특성은 향상될 수 있다.
액티브 층(121)이 폴리 실리콘으로 구성된 경우, 액티브 층(121)의 소스 영역(SR) 및 드레인 영역(DR)에는 불순물이 도핑되어 소스 영역(SR) 및 드레인 영역(DR)은 다른 영역에 비해 높은 도전성을 가질 수 있다. 예를 들어, 구동 박막 트랜지스터(T2)가 n형 박막 트랜지스터로 구성된 경우, 소스 영역(SR) 및 드레인 영역(DR)에는 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi) 등과 같은 n형 불순물이 도핑될 수 있다. 또한, 구동 박막 트랜지스터(T2)가 p형 박막 트랜지스터로 구성된 경우, 소스 영역(SR) 및 드레인 영역(DR)에는 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등과 같은 p형 불순물이 도핑될 수 있다.
액티브 층(121)이 금속 산화물로 구성된 경우, 액티브 층(121)의 소스 영역(SR) 및 드레인 영역(DR)은 도체화되어 다른 영역에 비해 높은 도전성을 가질 수 있다. 예를 들어, 액티브 층(121)의 소스 영역(SR) 및 드레인 영역(DR)은 플라즈마 처리됨으로써, 도체화될 수 있다.
액티브 층(121)의 채널 영역(CR), 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)은 소스 영역(SR) 및 드레인 영역(DR)에 비해 낮은 도전성 즉, 높은 저항을 갖는다. 예를 들어, 액티브 층(121)이 폴리 실리콘으로 구성된 경우, 채널 영역(CR), 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)은 불순물이 도핑되지 않은 미도핑 영역일 수 있다. 또한, 액티브 층(121)이 폴리 실리콘으로 구성된 경우, 채널 영역(CR)은 불순물이 도핑되지 않은 미도핑 영역이고, 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)은 소스 영역(SR) 및 드레인 영역(DR)에 비해 도핑된 불순물의 양이 적은 LDD(Lightly Doped Drain) 영역일 수 있다. 한편, 액티브 층(121)이 금속 산화물로 구성된 경우, 채널 영역(CR), 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)은 도체화되지 않은 미도체화 영역일 수 있다. 본 명세서에서는 설명의 편의를 위해, 액티브 층(121)은 폴리 실리콘으로 구성되고, 채널 영역(CR)은 미도핑 영역이고, 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)이 LDD영역인 경우를 기준으로 설명하기로 한다. 그러나, 이에 한정되는 것은 아니며, 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)은 폴리 실리콘으로 구성된 액티브 층(121)의 미도핑 영역일 수 있고, 금속 산화물로 구성된 액티브 층(121)의 미도체화 영역일 수 있다.
소스 영역(SR), 제1 저항 영역(RR1), 채널 영역(CR), 제2 저항 영역(RR2) 및 드레인 영역(DR)의 각 경계선은 각 영역의 불순물 농도 변화로 알 수 있다. 구체적으로, 소스 영역(SR) 및 드레인 영역(DR)은 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)에 비해 n형 불순물이 높은 농도로 도핑된 영역이다. 따라서, 소스 영역(SR)과 제1 저항 영역(RR1)의 경계선 및 드레인 영역(DR)과 제2 저항 영역(RR2)의 경계선은 n형 불순물의 농도가 급격하게 변하는 부분으로 정의될 수 있다. 또한, 채널 영역(CR)은 n형 불순물이 도핑되어 있지 않은 영역이므로, 채널 영역(CR)과 제1 저항 영역(RR1)의 경계선 및 채널 영역(CR)과 제2 저항 영역(RR2)의 경계선은 n형 불순물이 존재하는 영역과 존재하지 않은 영역의 경계부로 정의될 수 있다.
제1 저항 영역(RR1) 및 제2 저항 영역(RR2)은 소스 영역(SR)으로부터 드레인 영역(DR)으로 발생되는 전기장을 완화시킴으로써, 소스 영역(SR)으로부터 드레인 영역(DR)으로 이동하는 전자의 가속을 완화한다. 이에, 가속된 전자에 의해 구동 박막 트랜지스터(T2)의 소자 특성이 저하되는 것이 최소화될 수 있다.
구체적으로, 구동 박막 트랜지스터(T2)의 크기가 매우 작은 경우, 구동 박막 트랜지스터(T2)의 채널 영역(CR)의 길이(L)가 감소되고, 소스 영역(SR)에서 드레인 영역(DR)으로의 전기장의 세기가 강해질 수 있다. 이 경우, 소스 영역(SR)에서 드레인 영역(DR)으로 이동하는 전자가 강한 전기장에 의해 가속될 수 있으며, 가속된 전자가 액티브 층(121)과 게이트 절연층(112) 사이의 계면으로 유입되어 게이트 절연층(112)의 절연 파괴를 유발할 수 있다. 그러나, 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)은 각각 소스 영역(SR)과 채널 영역(CR) 사이 및 드레인 영역(DR)과 채널 영역(CR) 사이에 배치되어, 소스 영역(SR)에서 드레인 영역(DR)으로 발생되는 전기장의 세기를 완화시킬 수 있다. 이에, 전자의 가속은 감소되고, 가속된 전자에 의한 게이트 절연층(112)의 절연 파괴는 최소화될 수 있다.
특히, 제1 저항 영역(RR1)의 길이는 제2 저항 영역(RR2)의 길이보다 크므로, 제1 저항 영역(RR1)은 전자의 가속을 완화시키는 기능 이외에 게이트 전극(122)과 소스 전극(123) 사이의 전위차의 변화에 따른 구동 전류의 변화를 감소시키는 기능도 수행할 수 있다. 이에 대한 보다 상세한 설명은 후술한다.
제1 저항 영역(RR1)의 길이는 제2 저항 영역(RR2)의 길이보다 크므로, 제1 저항 영역(RR1)의 저항은 제2 저항 영역(RR2)의 저항보다 크다. 구체적으로, 제1 저항 영역(RR1)의 저항은 제2 저항 영역(RR2)의 저항보다 2배 이상 높을 수 있다.
액티브 층(121)을 덮도록 게이트 절연층(112)이 배치된다. 게이트 절연층(112)에 의해 액티브 층(121)과 게이트 전극(122)이 절연된다.
게이트 절연층(112) 상에 게이트 전극(122)이 배치된다. 게이트 전극(122)은 액티브 층(121)의 채널 영역(CR)에 대응되도록 형성된다. 게이트 전극(122)에 스캔 전압이 인가되는 경우, 게이트 전극(122)에 대응되는 채널 영역(CR)에 채널이 형성된다.
게이트 전극(122)을 덮도록 층간 절연층(113)이 배치된다. 층간 절연층(113)은 게이트 전극(122)과 소스 전극(123) 및 드레인 전극(124)을 절연시킨다.
층간 절연층(113) 상에 소스 전극(123) 및 드레인 전극(124)이 배치된다. 소스 전극(123) 및 드레인 전극(124)은 층간 절연층(113) 및 게이트 절연층(112)에 구비된 컨택 홀을 통해 액티브 층(121)의 소스 영역(SR) 및 드레인 영역(DR)에 각각 연결된다.
앞서 언급한 바과 같이, 소스 전극(123)의 외곽선으로부터 게이트 전극(122)의 외곽선 까지의 최단 거리(d1)는 드레인 전극(124)의 외곽선으로부터 게이트 전극(122)의 외곽선 까지의 최단 거리(d2)보다 크다. 소스 전극(123)과 게이트 전극(122) 사이의 이격된 영역에 대응되도록 제1 저항 영역(RR1)이 위치되고, 드레인 전극(124)과 게이트 전극(122) 사이의 이격된 영역에 대응되도록 제2 저항 영역(RR2)이 위치될 수 있다.
비록, 도 4에는 코플래너(coplanar) 구조의 구동 박막 트랜지스터(T2)가 도시되어 있으나, 인버티드 스태거드(inverted staggered) 구조의 구동 박막 트랜지스터(T2)가 사용될 수 있다. 이 경우, 게이트 전극(122)이 액티브 층(121)의 하부에 배치된 것을 제외하고, 도 4에 도시된 구동 박막 트랜지스터(T2)와 동일한 구성을 포함할 수 있다.
구동 박막 트랜지스터(T2)를 덮도록 평탄화층(114)이 배치된다. 평탄화층(114)은 구동 박막 트랜지스터(T2)로 인해 발생된 기판(110) 상의 단차를 보상하고, 기판(110)의 상면을 평탄화한다.
유기 발광 소자(OLED)는 평탄화층(114) 상에 배치된다. 유기 발광 소자(OLED)는 애노드(131), 유기층(132) 및 캐소드(133)를 포함한다.
애노드(131)는 유기층(132)으로 정공을 공급하는 전극이며, 일함수가 높은 투명 도전성 물질로 구성될 수 있다. 또한, 애노드(131)의 하부에는 반사층이 배치될 수 있다. 반사층은 애노드(131) 하부에서 유기층(132)에서 방출된 빛을 반사하여 애노드(131)의 상부로 진행시킨다. 애노드(131)는 화소 전극으로 지칭될 수도 있다.
캐소드(133)는 유기층(132)으로 전자를 공급하는 전극으로, 상대적으로 일함수가 낮은 금속으로 구성될 수 있다. 캐소드(133)는 유기층(132)에서 방출된 빛을 충분히 투과시킬 수 있도록 얇은 두께로 형성될 수 있다. 몇몇 실시예에서, 캐소드(133)는 IZO와 같은 투명 도전성 산화물로 이루어질 수 있다. 이 경우, 유기층(132)과 캐소드(133)가 서로 접하는 부분의 유기층(132)에 일함수가 낮은 금속 물질이 도핑될 수 있다.
애노드(131)와 캐소드(133) 사이에 유기층(132)이 배치된다. 유기층(132)은 유기 발광층을 포함한다. 유기층(132)은 도 4에 도시된 바와 같이, 기판(110) 상의 모든 서브-화소에 공통적으로 형성될 수 있다. 이 경우, 유기층(132)의 유기 발광층은 백색의 빛을 발광하는 재료로 이루어질 수 있으며, 유기 발광층이 발광하는 영역에 대응되도록 컬러 필터가 배치될 수 있다. 그러나 이에 한정되는 것은 아니며, 유기층은 각 서브-화소에 분리되어 배치될 수 있다. 이 경우, 적색 서브-화소에는 적색 유기 발광층이, 녹색 서브-화소에는 녹색 유기 발광층이, 청색 서브-화소에는 청색 유기 발광층이 배치될 수 있다.
유기층(132)은 유기 발광층 이외에, 유기 발광 소자(OLED)의 발광 효율을 개선하기 위한 주입층(injecting layer), 수송층(transporting layer)과 같은 유기층들을 더 포함할 수 있다. 예를 들어, 애노드(131) 및 캐소드(133) 사이에는 유기 발광층 이외에, 정공의 이동을 보다 원활하게 하기 위한, 정공 주입층(hole injection layer)이나, 정공 수송층(hole transport layer)이 더 배치될 수 있고, 정공 주입층이나 정공 수송층은, 복수의 서브-화소에 공통으로 배치되는 공통 구조를 가질 수 있다.
뱅크층(115)은 서브-화소를 정의할 수 있으며, 애노드(131) 상면의 일부를 노출시킨다. 구체적으로, 애노드(131)의 에지(edge)를 덮도록 뱅크층(115)이 배치될 수 있다. 뱅크층(115)은 인접하는 서브 화소들의 애노드(131)들을 서로 절연시키기 위해 절연 물질로 이루어진다.
유기 발광 소자(OLED)는 구동 박막 트랜지스터(T2)를 통해 제공되는 구동 전류의 양에 대응되는 휘도로 발광하여 소정의 계조를 표시한다. 이 경우, 구동 전류의 양은 하기 [수학식 1]로 결정된다.
Figure 112016065708737-pat00001
여기서, μ는 구동 박막 트랜지스터(T2)의 전하, 즉, 캐리어(carrier)의 이동도(mobility)이며, W/L은 구동 박막 트랜지스터(T2)의 게이트 전극(122)과 중첩하는 채널 영역(CR)의 폭(W)에 대한 길이(L)의 비이며, CGI는 구동 박막 트랜지스터(T2)의 게이트 절연층(112)의 커패시턴스 값이며, VGS는 구동 박막 트랜지스터(T2)의 게이트 전극(122)과 소스 전극(123) 사이의 전위차이며, VTH는 구동 박막 트랜지스터(T2)의 문턱 전압이다.
한편, 앞서 언급한 바와 같이, 구동 박막 트랜지스터(T2)의 턴-온 구간동안 구동 박막 트랜지스터(T2)의 게이트 전극(122)과 소스 전극(123) 사이의 전위차는 스토리지 커패시터(Cst)에 의해 유지되며, 도 1을 참조하여 설명한 바와 같이, 스토리지 커패시터(Cst)는 한 프레임동안 제1 노드(N1)의 전압을 데이터 전압(Vdata)으로 유지시키므로, 구동 박막 트랜지스터(T2)의 턴-온 구간동안 구동 박막 트랜지스터(T2)의 게이트 전극(122)과 소스 전극(123) 사이의 전위차는 데이터 전압(Vdata)으로 유지된다. 따라서, 상기 [수학식 1]에서 VGS는 데이터 전압(Vdata)에 대응될 수 있다. 즉, 유기 발광 소자(OLED)에 제공되는 구동 전류(IOLED)는 데이터 전압(Vdata)에 의해 조절될 수 있다.
그러나, 최근 유기 발광 소자(OLED)의 성능이 우수해짐에 따라 유기 발광 소자(OLED)는 낮은 구동 전류(IOLED)에도 밝은 휘도로 발광할 수 있게되었다. 따라서, 유기 발광 소자(OLED)가 높은 계조를 표시하기 위해 필요로하는 구동 전류의 양도 작아진다. 예를 들어, 유기 발광 소자(OLED)가 0 내지 255계조를 표시할 수 있도록 구동된다면, 255계조를 표시하기 위해 필요한 구동 전류의 양과 0계조를 표시하기 위해 필요한 구동 전류의 양의 차이는 작아진다. 상기 [수학식 1]을 통해 알 수 있듯이, 구동 전류(IOLED)는 구동 박막 트랜지스터(T2)의 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)에 의해 결정되고, 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)는 데이터 전압(Vdata)에 대응되므로, 255계조를 표시하기 위해 필요한 데이터 전압(Vdata)과 0계조를 표시하기 위해 필요한 데이터 전압(Vdata)의 차이는 구동 전류(IOLED)의 차이가 작을수록 작아진다. 따라서, 다양한 계조를 표현할 수 있는 데이터 전압(Vdata)의 변화 폭은 그만큼 작아진다.
한편, 상기 [수학식 1]을 통해 알 수 있듯이, 유기 발광 소자(OLED)에 제공되는 구동 전류(IOLED)는 구동 박막 트랜지스터(T2)의 소자 특성, 예를 들어, 구동 박막 트랜지스터(T2)의 문턱 전압(VTH)에 의해서도 변화될 수 있다. 작은 구동 전류(IOLED)에도 발광하는 유기 발광 소자(OLED)의 경우, 높은 휘도에 대응되는 구동 전류와 낮은 휘도에 대응되는 구동 전류의 차이가 매우 작으므로, 구동 박막 트랜지스터(T2)의 문턱 전압(VTH) 변화에 따라 발광 휘도가 민감하게 바뀌게 된다. 액티브 메트릭스 유기 발광 표시 장치(Active Matrix Organic Light Emitting Display; AMOLED)의 경우, 각 서브-화소 별로 구동 박막 트랜지스터를 포함한다. 각 서브-화소의 구동 박막 트랜지스터(T2)의 문턱 전압(VTH)이 서로 상이할 경우, 동일한 데이터 전압(Vdata)에도 불구하고, 각 서브-화소는 서로 상이한 계조를 표시할 수 있다. 또한, 고해상도 유기 발광 표시 장치의 경우, 좁은 면적에 많은 서브-화소가 배치되므로, 구동 박막 트랜지스터(T2)의 크기는 매우 작으며, 구동 박막 트랜지스터(T2)의 문턱 전압(VTH)을 모두 동일하게 형성하는 것은 매우 어렵다. 따라서, 각 서브-화소 별로 구동 박막 트랜지스터(T2)의 문턱 전압(VTH)이 상이한 경우, 동일한 데이터 전압(Vdata)에 각 서브-화소는 서로 상이한 계조를 표시하며, 유기 발광 표시 장치에서 얼룩이 시인되는 문제가 발생된다.
이러한 문제들은 앞서 언급한 바와 같이, 유기 발광 소자(OLED)의 성능이 우수해 짐에 따라 더욱 부각된다. 즉, 유기 발광 소자(OLED)는 낮은 구동 전류(IOLED)에도 높은 계조를 표시하므로, 높은 계조와 낮은 계조의 구동 전류(IOLED) 차이는 미세하며, 다양한 계조를 표시하기 위해 필요한 데이터 전압(Vdata)의 변화 폭도 작아지게된다. 이에, 각 서브-화소는 구동 박막 트랜지스터(T2)의 문턱 전압(VTH) 편차에 따라 서로 상이한 계조를 표시하게된다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치는 데이터 전압(Vdata) 또는 문턱 전압(VTH)의 변화에 따라 변화되는 구동 전류(IOLED)의 양을 의도적으로 감소시킴으로써, 유기 발광 소자(OLED)의 계조가 구동 전류(IOLED)의 미세한 변화에 의해 크게 변하지 않도록 한다.
구체적으로, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 구동 박막 트랜지스터(T2)의 액티브 층(121)의 제1 저항 영역(RR1)의 길이를 늘림으로써, 데이터 전압(Vdata) 또는 문턱 전압(VTH)의 변화에 따라 변화되는 구동 전류(IOLED)의 양을 의도적으로 감소시킨다. 즉, 제1 저항 영역(RR1)은 구동 박막 트랜지스터(T2)가 턴-온된 경우, 소스 전극(123)으로부터 드레인 전극(124)으로 전자가 이동하기 위해 필요한 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)를 증가시키도록 구성된다. 앞서 언급한 바와 같이, 제1 저항 영역(RR1)은 소스 영역(SR)에 비해 큰 저항을 가지므로, 소스 영역(SR)에서 채널 영역(CR) 측으로 흐르는 전자의 흐름을 방해할 수 있다. 이 경우, 동일한 전류량의 구동 전류(IOLED)를 발생시키기 위해 필요한 구동 박막 트랜지스터(T2)의 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)는 증가될 수 있다. 따라서, 고계조로 유기 발광 소자(OLED)를 구동시키 위해 필요한 데이터 전압(Vdata)은 증가될 수 있다. 예를 들어, 액티브 층(121)이 짧은 길이의 제1 저항 영역(RR1)을 가질때, 255 계조로 유기 발광 소자(OLED)를 구동 시키기 위해 필요한 데이터 전압(Vdata)의 크기가 12V라 가정하면, 액티브 층(121)이 긴 길이의 제1 저항 영역(RR1)을 가질때, 255 계조로 유기 발광 소자(OLED)를 구동 시키기 위해 필요한 데이터 전압(Vdata)의 크기는 13V로 상승될 수 있다. 이 경우, 짧은 길이의 제1 저항 영역(RR1)을 갖는 구동 박막 트랜지스터(T2)와 연결된 유기 발광 소자(OLED)는 0 내지 255 계조를 표시하도록 0V 내지 12V 범위의 데이터 전압(Vdata)으로 제어되지만, 긴 길이의 제1 저항 영역(RR1)을 갖는 구동 박막 트랜지스터(T2)와 연결된 유기 발광 소자(OLED)는 0 내지 255 계조를 표시하도록 0V 내지 13V 범위의 데이터 전압(Vdata)으로 제어될 수 있다.
결과적으로, 긴 길이의 제1 저항 영역(RR1)을 갖는 구동 박막 트랜지스터(T2)에서 출력되는 구동 전류(IOLED)는 데이터 전압(Vdata)의 미세한 변화에 크게 변화되지 않을 수 있고, 구동 박막 트랜지스터(T2)와 연결된 유기 발광 소자(OLED)의 계조는 크게 변하지 않을 수 있다. 따라서, 다양한 계조를 표시하기 위해 필요한 데이터 전압(Vdata)의 변화 폭은 증가될 수 있고, 유기 발광 표시 소자의 계조 제어는 보다 용이해질 수 있다.
특히, 이 경우, 구동 박막 트랜지스터(T2)의 문턱 전압(VTH)의 변화가 발생되더라도, 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)가 증가되므로, 상기 [수학식 1]에서 (VGS - VTH)2의 변화는 VGS에 더 많이 의존하게된다. 따라서, 구동 박막 트랜지스터(T2)를 통해 제공되는 구동 전류(IOLED)는 구동 박막 트랜지스터(T2)의 문턱 전압(VTH) 변화에 크게 영향을 받지 않게되고, 유기 발광 소자(OLED)의 계조 변화는 그만큼 작아질 수 있다.
따라서, 유기 발광 소자(OLED)의 계조는 데이터 전압(Vdata)의 미세한 변화 또는 문턱 전압(VTH)의 미세한 변화에 민감하게 변하지 않으며, 유기 발광 소자(OLED)의 계조 변화로 인한 얼룩 문제는 감소될 수 있다.
한편, 제1 저항 영역(RR1)의 길이를 길게하기 위해 액티브 층(121)의 길이를 길게 하는 방법이 고려될 수 있다. 그러나, 앞서 언급한 바와 같이, 고해상도 유기 발광 표시 장치의 경우, 구동 박막 트랜지스터(T2)가 배치될 수 있는 공간이 제한적이므로, 액티브 층(121)의 길이를 길게하는 방법은 바람직하지 못하다. 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터(T2)는 감소된 길이를 갖는 채널 영역(CR)과 증가된 길이를 갖는 제1 저항 영역(RR1)을 포함한다. 제1 저항 영역(RR1)의 증가된 길이는 채널 영역(CR)의 감소된 길이와 같다. 즉, 제1 저항 영역(RR1)의 길이와 채널 영역(CR)의 길이(L)는 서로 트레이드 오프(trade off)관계를 갖는다. 이 경우, 액티브 층(121)의 길이를 실질적으로 동일하게 유지하면서, 상술한 효과가 얻어질 수 있다.
한편, 앞서 언급한 바와 같이, 제2 저항 영역(RR2)의 길이는 제1 저항 영역(RR1)의 길이보다 짧게 형성된다. 상기 [수학식 1]에서 구동 전류(IOLED)는 구동 박막 트랜지스터(T2)의 게이트 전극(122)과 소스 전극(123)의 전위차(VGS)에 의존하므로, 제2 저항 영역(RR2)의 길이는 구동 전류(IOLED) 변화에 큰 영향을 미치지 않는다. 단지, 제2 저항 영역(RR2)은 소스 영역(SR)에서 드레인 영역(DR)으로 발생되는 전기장의 세기를 완화시켜 소스 영역(SR)에서 드레인 영역(DR)으로 흐르는 전자의 가속을 완화시킬 뿐이다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치의 이점은 도 5에 도시된 구동 박막 트랜지스터의 I-V 커브를 통해 더욱 명확하게 이해될 수 있다.
도 5는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터의 I-V 특성 변화를 설명하기 위한 그래프이다.
도 5에 도시된 I-V 커브들은 채널 영역(CR) 및 제1 저항 영역(RR1)의 길이가 상이한 것을 제외하고는 모두 동일한 구조의 구동 박막 트랜지스터(T2)를 사용하여 측정되었다. 즉, 비교예, 실시예 1 및 실시예 2에 따른 구동 박막 트랜지스터(T2)는 모두 3.5μm의 폭을 갖는 액티브 층(121)을 포함한다. 비교예, 실시예 1 및 실시예 2에 따른 구동 박막 트랜지스터(T2)의 채널 영역(CR) 및 제1 저항 영역(RR1)의 길이의 합은 모두 21μm로 동일하다. 그러나, 각각의 채널 영역(CR)의 길이와 제1 저항 영역(RR1)의 길이는 서로 상이하다. 또한, 비교예, 실시예 1 및 실시예 2에 따른 구동 박막 트랜지스터(T2)는 모두 1μm의 길이를 갖는 제2 저항 영역(RR2)을 포함한다.
구체적으로, 비교예에 따른 구동 박막 트랜지스터(T2)는 20μm의 길이를 갖는 채널 영역(CR) 및 1μm의 길이를 갖는 제1 저항 영역(RR1)을 포함한다. 실시예 1에 따른 구동 박막 트랜지스터(T2)는 19μm의 길이를 갖는 채널 영역(CR) 및 2μm의 길이를 갖는 제1 저항 영역(RR1)을 포함한다. 실시예 2에 따른 구동 박막 트랜지스터(T2)는 18μm의 길이를 갖는 채널 영역(CR) 및 3μm의 길이를 갖는 제1 저항 영역(RR1)을 포함한다. 즉, 실시예 1 및 실시예 2에 따른 구동 박막 트랜지스터(T2)는 제1 저항 영역(RR1)의 길이가 제1 저항 영역(RR2)의 길이보다 2배 이상 크다.
도 5에 도시된 I-V 커브들은 드레인 전극(124)과 소스 전극(123) 사이의 전위차(VDS)를 10V로 유지한 채, 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)를 -10V 내지 10V로 변화시키면서, 소스 전극(123)을 통해 출력되는 구동 전류(IOLED)를 측정함으로써 얻어졌다.
도 5를 참조하면, 제1 저항 영역(RR1)의 길이가 증가됨에 따라 I-V 커브의 기울기(slope)가 감소됨을 알 수 있다. 즉, 비교예와 실시예 2를 서로 비교하면, I1의 구동 전류(IOLED)를 발생시키기 위해 필요한 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)는 Va1에서 Vb1로 증가되고, I2의 구동 전류(IOLED)를 발생시키기 위해 필요한 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)는 Va2에서 Vb2로 증가된다. 또한, 구동 전류(IOLED)를 I1에서 I2로 변화시키기 위해 필요한 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)의 변화는 비교예보다 실시예 2가 더 크다. 즉, 비교예의 경우, I1에서 I2로 변화시키기 위해 필요한 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)의 변화는 ΔVa 이지만, 실시예 2의 경우, I1에서 I2로 변화시키기 위해 필요한 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)의 변화는 ΔVb이다. ΔVa < ΔVb이므로, 비교예보다 실시예 2의 구동 박막 트랜지스터(T2)에서 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS) 변화에 따른 구동 전류(IOLED) 변화가 작은 것을 알 수 있다.
결과적으로, 제1 저항 영역(RR1)의 길이가 증가됨에 따라 구동 박막 트랜지스터(T2)를 통해 출력되는 구동 전류(IOLED)의 변화가 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS) 변화량에 비해 감소됨을 알 수 있다. 즉, 유기 발광 소자(OLED)의 계조를 변화시키기 위해서는 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)를 크게 변화시켜야 하며, 계조의 변화 폭에 대응되는 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)의 변화 폭은 증가된다. 따라서, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 유기 발광 소자(OLED)는 데이터 전압(Vdata)의 변화에 민감하게 반응하지 않으며, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 유기 발광 소자(OLED)의 계조를 용이하게 제어할 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 6a 내지 도 6d에 의해 제조되는 구동 박막 트랜지스터는 도 1 내지 도 4에 도시된 유기 발광 표시 장치에 포함된 구동 박막 트랜지스터(T2)와 동일하므로, 도 6a 내지 도 6d를 설명함에 있어서, 도 1 내지 도 4를 함께 참조한다.
도 6a를 참조하면, 기판(110) 상에 버퍼층(111)이 형성된다. 버퍼층(111)은 실리콘 산화물(SiOx) 및/또는 실리콘 질화물(SiNx)로 형성될 수 있으며, CVD(Chemical Vapaur Deposition), PECVD 등의 방법으로 기판(110) 상에 형성될 수 있다.
버퍼층(111) 상에 액티브 층(121)이 형성된다. 액티브 층(121)은 버퍼층(111) 상에 비정질 실리콘을 증착하고, 레이저 어닐링(laser annealing) 공정을 통해 비정질 실리콘을 결정화하고, 결정화된 폴리 실리콘을 패터닝함으로써, 형성될 수 있다.
이후, 액티브 층(121) 상에 게이트 절연층(112)이 형성된다. 게이트 절연층(112)은 CVD, PECVD 등의 방법으로 실리콘 산화물 및/또는 실리콘 질화물을 증착함으로써 형성된다. 게이트 절연층(112)은 얇은 두께로 형성된다. 예를 들어, 게이트 절연층(112)은 1000Å의 두께로 형성될 수 있다.
게이트 절연층(112) 상에 게이트 전극(122)이 형성된다. 게이트 전극(122)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 크롬(Cr) 등과 같은 금속으로 금속층을 형성한 이후, 패터닝함으로써 형성된다. 게이트 전극(122)은 액티브 층(121)의 채널 영역(CR)과 중첩하도록 형성된다.
도 6b를 참조하면, 게이트 전극(122)을 마스크로 이용하여 n형 불순물이 도핑된다. 예를 들어, 이온 주입 공정을 통해 인(P)이 도핑될 수 있다. 게이트 절연층(112)은 1000Å 수준의 얇은 두께를 가지므로, n형 불순물은 얇은 게이트 절연층(112)을 통과하여 액티브 층(121)에 도핑된다. n형 불순물은 게이트 전극(122)이 배치되는 채널 영역(CR)을 제외한 제1 도핑 영역(nR1) 및 제2 도핑 영역(nR2)에 도핑된다. n형 불순물은 비교적 낮은 농도로 도핑된다. 예를 들어, 제1 도핑 영역(nR1) 및 제2 도핑 영역(nR2)은 LDD영역이 되도록 낮은 농도로 도핑될 수 있다. 설명의 편의를 위해 이를 n- 도핑이라 정의한다. 따라서, 제1 도핑 영역(nR1) 및 제2 도핑 영역(nR2)은 높은 저항을 갖는다.
이후, 도핑 영역에 레이저나 400~600℃의 열을 인가하여 도핑 영역을 활성화시킨다. 활성화 과정에서 일부 도핑된 불순물이 채널 영역(CR)으로 침투할 수 있으나, 대부분의 불순물은 제1 도핑 영역(nR1) 및 제2 도핑 영역(nR2)에 존재한다. 따라서, 제1 도핑 영역(nR1)과 채널 영역(CR)의 경계선은 n형 불순물이 존재하는 영역과 n형 불순물이 존재하지 않는 영역의 경계로 정의될 수 있다.
도 6c를 참조하면, 게이트 전극(122)을 덮도록 포토 레지스트를 도포하고, 제1 저항 영역(RR1), 채널 영역(CR) 및 제2 저항 영역(RR2)을 커버하는 쉐도우 마스크를 사용하여 포토 레지스트를 노광하고, 포토 레지스트를 현상함으로써, 제1 저항 영역(RR1), 채널 영역(CR) 및 제2 저항 영역(RR2)을 커버하는 포토 레지스트 마스크(PR)를 형성한다.
이후, 액티브 층(121)에 n형 불순물이 높은 농도로 도핑된다. 설명의 편의를 위해 이를 n+ 도핑으로 정의한다. n+ 도핑은 n- 도핑에 비해 5배 내지 10배 높은 농도로 n형 불순물이 도핑되도록 수행될 수 있다. 이 경우, 포토 레지스트 마스크(PR)로 가려진 제1 저항 영역(RR1), 채널 영역(CR) 및 제2 저항 영역(RR2)은 n형 불순물이 도핑되지 않으며, 소스 영역(SR) 및 드레인 영역(DR)에 n형 불순물이 도핑된다. 소스 영역(SR) 및 드레인 영역(DR)은 n- 도핑 과정에서 낮은 농도로 도핑된 n형 불순물을 포함하고 있으므로, n+ 도핑을 통해 더욱 높은 농도의 n형 불순물을 포함할 수 있다.
이후, 소스 영역(SR) 및 드레인 영역(DR)을 활성화 시키도록 소스 영역(SR) 및 드레인 영역(DR)에 레이저가 조사되거나 열이 가해진다. 이에, 소스 영역(SR) 및 드레인 영역(DR)은 우수한 도전성을 갖게되며, 도체와 유사한 전기적 특성을 갖게된다.
한편, 소스 영역(SR) 및 드레인 영역(DR)은 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)에 비해 5배 이상 높은 n형 불순물을 포함하므로, 소스 영역(SR)과 제1 저항 영역(RR1)의 경계선은 제1 저항 영역(RR1)으로부터 n형 불순물의 농도가 급격하게 증가하기 시작한 부분으로 정의될 수 있으며, 드레인 영역(DR)과 제2 저항 영역(RR2)의 경계선은 제2 저항 영역(RR2)으로부터 n형 불순물의 농도가 급격하게 증가하기 시작한 부분으로 정의될 수 있다.
도 6d를 참조하면, 포토 레지스트 마스크(PR)가 제거되고, 게이트 전극(122)을 덮도록 층간 절연층(113)이 형성된다. 예를 들어, 층간 절연층(113)은 CVD, PECVD 등의 공정으로 실리콘 산화물 및/또는 실리콘 질화물을 증착하는 방식으로 형성된다.
층간 절연층(113)을 형성한 이후, 포토리소그래피(photolithograph)공정을 통해 층간 절연층(113) 및 게이트 절연층(112)에 컨택 홀을 형성한다. 컨택 홀은 소스 영역(SR) 및 드레인 영역(DR)에 대응되도록 형성될 수 있다. 컨택 홀을 통해 액티브 층(121)의 소스 영역(SR) 및 드레인 영역(DR)은 노출된다.
층간 절연층(113)을 덮도록 금속층을 형성한 후, 금속층을 패터닝함으로써, 소스 전극(123) 및 드레인 전극(124)이 형성된다. 금속층은 스퍼터링 등의 방법으로 몰리브덴, 티타늄, 구리, 알루미늄, 크롬 등의 금속을 증착하는 방식으로 형성될 수 있다.
앞서 언급한 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터(T2)에서 액티브 층(121)은 n- 도핑과 n+ 도핑을 수행함으로써, 형성될 수 있다. 액티브 층(121)은 제2 저항 영역(RR2)의 길이보다 큰 길이를 갖는 제1 저항 영역(RR1)을 포함하므로, 유기 발광 소자(OLED)의 계조를 변화시키기 위해 필요한 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)는 증가될 수 있다. 따라서, 유기 발광 소자(OLED)의 계조는 게이트 전극(122)과 소스 전극(123) 사이의 전위차(VGS)에 대응되는 데이터 전압(Vdata)의 미세한 변화에 의해 민감하게 변하지 않을 수 있고, 구동 박막 트랜지스터(T2)는 유기 발광 소자(OLED)의 계조를 보다 용이하게 제어할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터를 설명하기 위한 개략적인 단면도이다. 도 7에 도시된 유기 발광 표시 장치의 구동 박막 트랜지스터(T2)는 제1 저항 영역(RR1), 채널 영역(CR) 및 제2 저항 영역(RR2)에 대응되는 게이트 절연층(712)을 포함하는 것을 제외하고는 도 4에 도시된 구동 박막 트랜지스터(T2)와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
도 7을 참조하면, 게이트 절연층(712)은 액티브 층(121)의 전면을 덮지 않으며, 액티브 층(121)의 제1 저항 영역(RR1), 채널 영역(CR) 및 제2 저항 영역(RR2)에 대응되도록 배치된다. 게이트 전극(122)은 채널 영역(CR)에 대응되도록 배치되므로, 채널 영역(CR)의 길이에 대응되는 게이트 전극(122)의 폭보다 제1 저항 영역(RR1), 채널 영역(CR) 및 제2 저항 영역(RR2)의 각 길이에 대응되는 게이트 절연층(712)의 폭이 더 크다.
본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터(T2)는 게이트 절연층(712)이 제1 저항 영역(RR1), 채널 영역(CR) 및 제2 저항 영역(RR2)에 대응되도록 배치되므로, 게이트 절연층(712)은 액티브 층(121)에 n형 불순물을 도핑하는 과정에서 마스크로 사용될 수 있는 이점이 있다. 이에 대한 보다 상세한 설명을 위해 도 8a 내지 도 8d를 함께 참조한다.
도 8a 내지 8d는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 8a를 참조하면, 액티브 층(121) 상에 게이트 절연층(712)이 형성된다. 게이트 절연층(712)은 CVD, PECVD 등의 방법으로 실리콘 산화물 및/또는 실리콘 질화물을 증착한 후, 이를 패터닝 함으로써 형성될 수 있다. 이 경우, 액티브 층(121)의 제1 저항 영역(RR1), 채널 영역(CR) 및 제2 저항 영역(RR2)을 커버하는 쉐도우 마스크를 사용하여 실리콘 산화물 및/또는 실리콘 질화물로 이루어진 절연층을 패터닝함으로써, 게이트 절연층(712)이 형성될 수 있다.
도 8b를 참조하면, 게이트 절연층(712) 상에 게이트 전극(122)이 형성된다. 게이트 전극(122)은 게이트 절연층(712) 및 액티브 층(121)을 덮도록 금속층을 형성한 후, 이를 패터닝함으로써 형성될 수 있다.
도 8c를 참조하면, 게이트 절연층(712)을 타겟(target)으로 n+ 도핑이 수행된다. 이 경우, 게이트 절연층(712) 및 게이트 전극(122)은 n+ 도핑의 마스크로 사용될 수 있다. 구체적으로, 채널 영역(CR) 상에는 게이트 절연층(712) 및 게이트 전극(122)이 이중으로 배치되므로, n+ 도핑에서 n형 불순물이 도핑되지 않을 수 있다. 반면, 제1 저항 영역(RR1) 및 제2 저항 영역(RR2) 상에는 게이트 절연층(712)이 배치되므로, n+ 도핑에서 n형 불순물의 일부만 도핑될 수 있다. 즉, 이온 주입 공정에서 n형 불순물의 일부는 게이트 절연층(712)에 의해 주입되지 못할 수 있으며, 낮은 농도의 n형 불순물 만이 게이트 절연층(712)을 통과하여 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)에 도핑될 수 있다. 한편, 소스 영역(SR) 및 드레인 영역(DR) 상에는 게이트 절연층(712) 및 게이트 전극(122)이 배치되지 않으므로, 대부분의 n형 불순물이 주입될 수 있다. 이에, 소스 영역(SR) 및 드레인 영역(DR)에는 높은 농도의 n형 불순물이 도핑된다.
이후, 액티브 층(121)에 레이저를 조사하거나 열을 가함으로써, 소스 영역(SR), 제1 저항 영역(RR1), 제2 저항 영역(RR2) 및 드레인 영역(DR)이 활성화된다. 소스 영역(SR) 및 드레인 영역(DR)은 높은 농도의 n형 불순물을 포함하므로, 도전성이 우수한 영역이 되고, 제1 저항 영역(RR1) 및 제2 저항 영역(RR2)은 낮은 농도의 n형 불순물을 포함하므로, 도전성이 낮고 저항이 높은 영역이 된다.
도 8d를 참조하면, 게이트 전극(122) 및 액티브 층(121)을 덮도록 층간 절연층(113)이 형성되고, 소스 영역(SR) 및 드레인 영역(DR)을 노출시키는 컨택 홀이 층간 절연층(113)에 형성된다. 이후, 소스 영역(SR)과 연결된 소스 전극(123) 및 드레인 영역(DR)과 연결된 드레인 전극(124)이 형성된다.
본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터(T2)의 액티브 층(121)은 한번의 n+ 도핑 공정으로 형성될 수 있다. 이에, 박막 트랜지스터(T2)의 제조 공정이 단순화될 수 있고, 유기 발광 표시 장치의 제조 비용이 절감될 수 있다. 또한, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 구동 박막 트랜지스터(T2)는 제2 저항 영역(RR2)의 길이보다 긴 제1 저항 영역(RR1)을 포함하므로, 구동 박막 트랜지스터(T2)를 통해 출력되는 구동 전류는 구동 박막 트랜지스터(T2)의 게이트 전극(122)과 소스 전극(123) 사이의 전위차의 미세한 변화에 민감하게 변화되지 않을 수 있다. 이에, 구동 박막 트랜지스터(T2)와 연결된 유기 발광 소자의 계조는 게이트 전극(122)과 소스 전극(123) 사이의 전위차의 변화에 민감하게 변하지 않을 수 있고, 구동 박막 트랜지스터(T2)는 유기 발광 소자의 계조를 보다 용이하게 제어할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터 및 유기 발광 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 게이트 전극은 액티브 층과 중첩한다. 소스 전극 및 드레인 전극은 액티브 층과 연결된다. 액티브 층은 소스 전극과 연결된 소스 영역, 드레인 전극과 연결된 드레인 영역, 게이트 전극과 중첩하는 채널 영역, 소스 영역과 채널 영역 사이의 제1 저항 영역 및 드레인 영역과 채널 영역 사이의 제2 저항 영역을 포함한다. 평면 상에서 제1 저항 영역의 길이는 제2 저항 영역의 길이보다 크다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 액티브 층의 제1 저항 영역을 사용하여 소스 영역과 채널 영역 사이의 저항을 의도적으로 증가시킨다. 이에, 박막 트랜지스터가 턴-온된 경우, 소스 영역에서 드레인 영역으로 전하가 이동하기 위해 필요한 게이트 전극과 소스 전극 사이의 전위차는 증가될 수 있다. 따라서, 게이트 전극과 소스 전극 사이의 전위차 변화에 따른 구동 전류의 변화는 감소되며, 구동 전류를 변화시키기 위한 게이트 전극과 소스 전극 사이의 전위차 변화 폭은 증가될 수 있다.
본 발명의 다른 특징에 따르면, 제1 저항 영역의 길이는 채널 영역과 제1 저항 영역의 경계선으로부터 소스 영역과 제1 저항 영역의 경계선까지 연장된 최단 선의 길이이고, 제2 저항 영역의 길이는 채널 영역과 제2 저항 영역의 경계선으로부터 드레인 영역과 제2 저항 영역의 경계선까지 연장된 최단 선의 길이일 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 저항 영역의 면적은 제2 저항 영역의 면적보다 넓을 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 저항 영역의 저항은 제2 저항 영역의 저항보다 2배 이상 높을 수 있다.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터는 액티브 층 상의 게이트 절연층을 더 포함할 수 있다. 게이트 절연층은 채널 영역, 제1 저항 영역 및 제2 저항 영역에 대응될 수 있다. 게이트 전극은 채널 영역에 대응될 수 있다.
본 발명의 또 다른 특징에 따르면, 게이트 전극의 외곽선으로부터 소스 전극의 외곽선 까지의 최단 거리는 게이트 전극의 외곽선으로부터 드레인 전극의 외곽선 까지의 최단 거리보다 클 수 있다.
본 발명의 또 다른 특징에 따르면, 액티브 층은 폴리 실리콘으로 이루어지고, 제1 저항 영역 및 제2 저항 영역에 도핑된 불순물의 양은 소스 영역 및 드레인 영역보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 저항 영역, 제2 저항 영역 및 채널 영역은 미도핑 영역일 수 있다.
본 발명의 또 다른 특징에 따르면, 액티브 층은 금속 산화물으로 이루어지고, 소스 영역 및 드레인 영역은 각각 도체화된 영역이고, 제1 저항 영역 및 제2 저항 영역의 저항은 소스 영역 및 드레인 영역보다 높을 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치는 유기 발광 소자 및 박막 트랜지스터를 포함한다. 박막 트랜지스터는 유기 발광 소자와 연결되고, 액티브 층, 액티브 층과 중첩하는 게이트 전극, 액티브 층과 연결된 소스 전극 및 드레인 전극을 구비한다. 액티브 층은 박막 트랜지스터가 턴-온된 경우, 소스 전극으로부터 드레인 전극으로 전하가 이동하기 위해 필요한 게이트 전극과 소스 전극 사이의 전위차(VGS)를 증가시키도록 구성된 제1 저항 영역을 포함한다. 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제1 저항 영역을 구비한 박막 트랜지스터를 포함하며, 제1 저항 영역은 박막 트랜지스터가 턴-온된 경우, 소스 전극으로부터 드레인 전극으로 전하가 이동하기 위해 필요한 게이트 전극과 소스 전극 사이의 전위차를 증가시킨다. 이에, 박막 트랜지스터를 통해 출력되는 구동 전류는 게이트 전극과 소스 전극 사이의 전위차 변화에 민감하게 변하지 않을 수 있다. 따라서, 유기 발광 소자의 계조 변화는 게이트 전극과 소스 전극 사이의 전위차 변화에 민감하게 반응하지 않을 수 있고, 유기 발광 소자의 계조는 보다 용이하게 제어될 수 있다.
본 발명의 다른 특징에 따르면, 액티브 층은 소스 전극과 연결된 소스 영역, 드레인 전극과 연결된 드레인 영역, 게이트 전극과 중첩하는 채널 영역 및 채널 영역과 드레인 영역 사이의 제2 저항 영역을 더 포함할 수 있다. 액티브 층 상에서 채널 영역과 제1 저항 영역의 경계선으로부터 제1 저항 영역과 소스 영역의 경계선까지 연장된 최단 선의 길이로 정의되는 제1 저항 영역의 길이는 액티브 층 상에서 채널 영역과 제2 저항 영역의 경계선으로부터 제2 저항 영역과 드레인 영역의 경계선까지 연장된 최단 선의 길이로 정의되는 제2 저항 영역의 길이보다 클 수 있다.
본 발명의 또 다른 특징에 따르면, 유기 발광 소자는 소스 전극 또는 드레인 전극과 연결된 애노드, 애노드 상의 유기층 및 유기층 상의 캐소드를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판
111: 버퍼층
112, 712: 게이트 절연층
113: 층간 절연층
114: 평탄화층
115: 뱅크층
121: 액티브 층
122: 게이트 전극
123: 소스 전극
124: 드레인 전극
131: 애노드
132: 유기층
133: 캐소드
T1: 스위칭 박막 트랜지스터
T2: 구동 박막 트랜지스터
Cst: 스토리지 커패시터
OLED: 유기 발광 소자
Vdata: 데이터 전압
Vdd: 고전위 전압
Vss: 저전위 전압
Vg: 스캔 전압
DL: 데이터 라인
GL: 스캔 라인
VDL: 제1 전원 공급 라인
SR: 소스 영역
RR1: 제1 저항 영역
RR2: 제2 저항 영역
DR: 드레인 영역
L: 채널 영역의 길이
W: 채널 영역의 폭

Claims (12)

  1. 액티브 층;
    상기 액티브 층과 중첩하며, 스토리지 커패시터의 일 전극과 연결되는 게이트 전극; 및
    상기 액티브 층과 연결되며, 상기 스토리지 커패시터의 타 전극과 유기 발광 소자의 애노드에 연결된 소스 전극 및 전원 공급 라인과 연결된 드레인 전극을 포함하고,
    상기 액티브 층은,
    상기 소스 전극과 연결된 소스 영역;
    상기 드레인 전극과 연결된 드레인 영역;
    상기 게이트 전극과 중첩하는 채널 영역;
    상기 소스 영역과 상기 채널 영역 사이의 제1 저항 영역; 및
    상기 드레인 영역과 상기 채널 영역 사이의 제2 저항 영역을 포함하고,
    단면 상에서 상기 소스 영역과 상기 제1 저항 영역의 경계는 상기 소스 전극의 끝단과 일치하고, 상기 드레인 영역과 상기 제2 저항 영역의 경계는 상기 드레인 전극의 끝단과 일치하며,
    평면 상에서 상기 제1 저항 영역의 길이는 상기 제2 저항 영역의 길이보다 큰, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 저항 영역의 길이는 상기 채널 영역과 상기 제1 저항 영역의 경계선으로부터 상기 소스 영역과 상기 제1 저항 영역의 경계선까지 연장된 최단 선의 길이이고,
    상기 제2 저항 영역의 길이는 상기 채널 영역과 상기 제2 저항 영역의 경계선으로부터 상기 드레인 영역과 상기 제2 저항 영역의 경계선까지 연장된 최단 선의 길이인, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 저항 영역의 면적은 상기 제2 저항 영역의 면적보다 넓은, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 저항 영역의 저항은 상기 제2 저항 영역의 저항보다 2배 이상 높은, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 액티브 층 상의 게이트 절연층을 더 포함하고,
    상기 게이트 절연층은 상기 채널 영역, 상기 제1 저항 영역 및 상기 제2 저항 영역에 대응되고,
    상기 게이트 전극은 상기 채널 영역에 대응되는, 박막 트랜지스터.
  6. 제5항에 있어서,
    상기 게이트 전극의 외곽선으로부터 상기 소스 전극의 외곽선까지의 최단 거리는 상기 게이트 전극의 외곽선으로부터 상기 드레인 전극의 외곽선까지의 최단 거리보다 큰, 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 액티브 층은 폴리 실리콘으로 이루어지고,
    상기 제1 저항 영역 및 상기 제2 저항 영역에 도핑된 불순물의 양은 상기 소스 영역 및 상기 드레인 영역보다 작은, 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 액티브 층은 폴리 실리콘으로 이루어지고,
    상기 제1 저항 영역, 상기 제2 저항 영역 및 상기 채널 영역은 미도핑 영역인, 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 액티브 층은 금속 산화물로 이루어지고,
    상기 소스 영역 및 상기 드레인 영역은 각각 도체화된 영역이고,
    상기 제1 저항 영역 및 상기 제2 저항 영역의 저항은 상기 소스 영역 및 상기 드레인 영역보다 높은, 박막 트랜지스터.
  10. 게이트 라인 및 데이터 라인이 서로 교차하여 서브-화소 영역이 정의되는 기판;
    상기 서브-화소 영역에 배치되는 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터; 및
    상기 기판 상부에 배치되며, 상기 구동 박막 트랜지스터에 연결되는 유기 발광 소자를 포함하며,
    상기 구동 박막 트랜지스터는, 액티브 층, 상기 액티브 층과 중첩하는 게이트 전극, 상기 액티브 층과 연결된 소스 전극 및 드레인 전극을 포함하고,
    상기 스위칭 박막 트랜지스터의 소스 전극 및 드레인 전극은 상기 스위칭 박막 트랜지스터의 게이트 전극을 기준으로 서로 대칭되는 반면에, 상기 구동 박막 트랜지스터의 소스 전극 및 드레인 전극은 상기 구동 박막 트랜지스터의 게이트 전극을 기준으로 서로 비대칭적으로 배치되는, 유기 발광 표시 장치.
  11. 제10항에 있어서,
    상기 구동 박막 트랜지스터의 액티브 층은,
    상기 구동 박막 트랜지스터의 소스 전극과 연결된 소스 영역;
    상기 구동 박막 트랜지스터의 드레인 전극과 연결된 드레인 영역;
    상기 구동 박막 트랜지스터의 게이트 전극과 중첩하는 채널 영역;
    상기 박막 트랜지스터가 턴-온된 경우, 상기 소스 전극으로부터 상기 드레인 전극으로 전하가 이동하기 위해 필요한 상기 게이트 전극과 상기 소스 전극 사이의 전위차(VGS)를 증가시키도록 구성된 제1 저항 영역; 및
    상기 채널 영역과 상기 드레인 영역 사이의 제2 저항 영역을 더 포함하고,
    상기 구동 박막 트랜지스터의 액티브 층 상에서 상기 채널 영역과 상기 제1 저항 영역의 경계선으로부터 상기 제1 저항 영역과 상기 소스 영역의 경계선까지 연장된 최단 선의 길이로 정의되는 상기 제1 저항 영역의 길이는 상기 구동 박막 트랜지스터의 액티브 층 상에서 상기 채널 영역과 상기 제2 저항 영역의 경계선으로부터 상기 드레인 영역과 상기 제2 저항 영역의 경계선까지 연장된 최단 선의 길이로 정의되는 상기 제2 저항 영역의 길이보다 큰, 유기 발광 표시 장치.
  12. 제10항에 있어서,
    상기 유기 발광 소자는,
    상기 구동 박막 트랜지스터의 소스 전극 또는 상기 구동 박막 트랜지스터의 드레인 전극과 연결된 애노드;
    상기 애노드 상의 유기층; 및
    상기 유기층 상의 캐소드를 포함하는, 유기 발광 표시 장치.
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