KR20140045841A - 그래핀 채널을 포함한 터널링 전계효과 트랜지스터 - Google Patents

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Abstract

그래핀 채널을 포함한 터널링 전계효과 트랜지스터가 개시된다. 개시된 터널링 전계효과 트랜지스터는, 기판 상의 제1전극, 상기 제1전극 상의 반도체층, 상기 반도체층 상에서 상기 제1전극과 이격된 제1영역으로 연장된 그래핀 채널, 상기 제1영역 상에서 상기 그래핀 채널 상의 제2전극, 상기 그래핀 채널을 덮는 게이트 절연층, 상기 게이트 절연층 상의 게이트 전극을 구비한다.
상기 제1전극 및 상기 그래핀 채널은 제2영역에서 상기 반도체층을 마주보고 배치된다.

Description

그래핀 채널을 포함한 터널링 전계효과 트랜지스터{Tunneling field effect transistor including graphene channel}
그래핀 채널을 구비한 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 캐리어가 그래핀 채널과 전극 사이의 반도체를 터널링시키도록 게이트 전압을 인가하는 터널링 전계효과 트랜지스터에 관한 것이다.
2차원 육방정계 (2-dimensional hexagonal) 탄소구조를 가지는 그래핀은, 반도체를 대체할 수 있는 새로운 물질로 최근에 전세계적으로 활발히 연구가 진행되고 있다. 특히, 그래핀은 제로 갭 반도체(zero gap semiconductor)로 채널 폭을 10nm 이하로 그래핀 나노리본(graphene nanoribbon: GNR)을 제작하는 경우 크기 효과(size effect)에 의하여 밴드갭이 형성되어 상온에서 작동이 가능한 전계효과 트랜지스터를 제작할 수 있다.
그러나, GNR을 이용한 그래핀 트랜지스터를 제작시 그래핀 트랜지스터의 온/오프 비(on/off ratio)는 좋아지지만 GNR의 불규칙한 에지(disordered edge)에 의해 GNR에서의 이동도(mobility)가 많이 떨어지고, 그래핀 트랜지스터의 on current 가 작다는 단점이 있다. 이러한 GNR의 대응책으로 최근 이층(bilayered) 그래핀에 수직방향의 전계를 걸어 밴드갭을 형성할 수 있다. 그러나, 이 방법은 대면적 CVD 방법으로 균일한 이층 구조의 그래핀을 성장시키기 어렵고, 랜덤 도메인(random domain) 때문에 실용화가 어렵다.
본 발명의 일 실시예에 따른 그래핀 채널을 포함한 터널링 전계효과 트랜지스터는 그래핀 채널과 전극 사이의 반도체를 터널링하는 전류를 게이트 전압으로 조절하는 소자를 제공한다.
본 발명의 일 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자는:
기판 상의 제1전극;
상기 제1전극 상의 반도체층;
상기 반도체층 상에서 상기 제1전극과 이격된 제1영역으로 연장된 그래핀 채널;
상기 제1영역 상에서 상기 그래핀 채널 상의 제2전극;
상기 그래핀 채널을 덮는 게이트 절연층; 및
상기 게이트 절연층 상의 게이트 전극;을 구비하며,
상기 제1전극의 일부 및 상기 그래핀 채널은 제2영역에서 상기 반도체층을 마주보고 배치된다.
본 발명의 일 국면에 따르면, 상기 제1영역에는 상기 그래핀 채널과 상기 기판 사이에 형성된 제1 절연층을 더 포함한다.
상기 제1전극은 몸체와, 상기 몸체로부터 상기 반도체층의 하부로 연장된 연장부를 포함하며, 상기 제1전극의 일부는 상기 연장부일 수 있다.
상기 반도체층은 GIZO, a-Si, Si, HIZO, MoS2, CdSe, ZnO, AlP,InP, SrTiO3, Ge, GaAs, SiC, AlAs, GaN, CdTe, CuO, NiO, GaMnAs를 포함할 수 있다.
상기 반도체층은 1nm - 30nm 두께를 가질 수 있다.
상기 제1전극은 Pt, Ni, Au, Pd, Co, Be, Cu, Re, Ru, Fe, W, Sb, Mo, Ag, Cr 을 포함할 수 있다.
상기 트랜지스터는 상기 반도체층의 불순물의 극성과 동일한 극성의 유니폴라 트랜지스터일 수 있다.
상기 게이트 전극에 인가되는 게이트 전압에 따라 상기 제1전극 및 상기 그래핀 채널 사이의 상기 반도체층의 에너지 밴드의 터널링 두께가 변할 수 있다.
상기 그래핀 채널은 1층 내지 4층의 그래핀으로 이루어질 수 있다.
상기 반도체층 및 상기 제1전극 사이의 계면 및 상기 반도체층 및 상기 그래핀 사이의 계면 중 적어도 하나에는 제1 에너지 배리어가 형성될 수 있다.
상기 반도체층 및 상기 제1전극 사이 계면 및 상기 반도체층 및 상기 그래핀 사이 계면 중 나머지 하나에는 상기 제1 에너지 배리어 보다 낮은 제2 에너지 배리어가 형성될 수 있다.
상기 제2 에너지 배리어는 0.3 eV 이하일 수 있다.
본 발명의 실시예에 따른 그래핀 채널을 포함한 터널링 전계효과 트랜지스터 는 subthreshold swing을 60mV/dec 보다 낮출 수 있어 구동전압이 낮으며, 그래핀의 고 이동도를 이용하여 구동 속도가 향상될 수 있다.
본 발명의 실시예에 따른 그래핀 채널을 포함한 터널링 전계효과 트랜지스터는 subthreshold swing을 60mV/dec 보다 낮출 수 있어 구동전압이 낮으며, 그래핀의 고 이동도를 이용하여 구동 속도가 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 그래핀 채널을 포함한 터널링 전계효과 트랜지스터를 개괄적으로 보여주는 단면도이다.
도 2a 내지 도 2c는 도 1의 터널링 전계효과 트랜지스터의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 3은 일 실시예에 따른 그래핀 채널을 포함한 터널링 전계효과 트랜지스터의 I-V 특성을 도시한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 그래핀 채널을 포함한 터널링 전계효과 트랜지스터(100)를 개괄적으로 보여주는 단면도이다.
도 1을 참조하면, 기판(110) 상에 제1전극(120)이 배치되며, 제1전극(120)과 인접한 영역에 제1 절연층(130)이 형성된다. 제1전극(120)은 몸체(122)와 제1 절연층(130)으로 연장된 연장부(124)를 포함한다. 연장부(124)의 일단이 제1 절연층(130)과 인접되게 배치된다. 연장부(124)는 몸체(122) 보다 그 두께가 작을 수 있다.
연장부(124) 상에는 반도체층(140)이 형성된다. 반도체층(140) 상에는 그래핀 채널(150)이 형성된다. 그래핀 채널(150)은 제1 절연층(130) 상으로 연장되게 형성된다. 그래핀 채널(150) 상에는 제1 절연층(130)과 마주보게 제2전극(160)이 형성된다.
기판(110) 상에는 제1전극(120)의 일부와 그래핀 채널(150)과 제2전극(160)의 일부를 덮는 게이트 절연층(170)이 형성된다. 게이트 절연층(170) 상에는 게이트 전극(180)이 형성된다. 게이트 전극(180)은 그래핀 채널(150)과 대응되게 형성된다.
제1 절연층(130)은 반도체 공정에서 통상 사용되는 실리콘 옥사이드 또는 실리콘 나이트라이드 등으로 형성될 수 있다.
기판(110)은 유리, 플라스틱, 반도체 등으로 형성될 수 있다. 기판(110)이 도전성 물질로 형성되는 경우, 제1 절연층(130)은 전계효과 트랜지스터(100)의 구성에서 생략될 수도 있다.
반도체층(140)은 GIZO, 비정질 Si, Si, HIZO, MoS2, CdSe, ZnO, AlP,InP, SrTiO3, Ge, GaAs, SiC, AlAs, GaN, CdTe, CuO, NiO, GaMnAs　등으로 형성될 수 있다. 반도체층(140)은 그래핀 채널(150)과 제1전극(120) 중 적어도 하나와의 계면에 제1 에너지 배리어를 형성하며, 나머지 하나의 계면에는 에너지 배리어가 없거나 또는 제1 에너지 배리어 보다 낮은 제2 에너지 배리어를 형성한다. 제2 에너지 배리어는 0.3 eV 이하일 수 있다.
반도체층(140)은 캐리어가 터널링할 수 있는 두께, 예컨대, 1nm - 30nm 두께로 형성될 수 있다.
반도체층(140)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 반도체층(140)은 도 1에서 보듯이 그래핀 채널(150)(130)을 사이에 두고 게이트 전극(180)과 마주보도록 배치된다. 따라서, 게이트 전압에 의해 반도체층(140)의 에너지 밴드가 영향을 받을 수 있다.
제1전극(120)은 반도체층(140)과 에너지 배리어를 형성하는 물질일 수 있다. 제1전극(120)은 백금(Pt), 니켈(Ni), 금(Au), 팔라듐(Pd), 코발트(Co), 베릴륨(Be), 레늄(Re), 루테늄(Ru), 철(Fe), 텅스텐(W), 안티몬(Sb), 몰리브덴(Mo), 은(Ag), 크롬(Cr) 등으로 형성될 수 있다.
그래핀 채널(150)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀으로 형성될 수 있다. 그래핀 채널(150)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀 채널(150)은 캐리어가 이동되는 통로이며, 밴드갭이 제로이거나, 또는 30 meV 이하일 수 있다.
제2전극(160)은 제1전극(120)과 일반 금속 또는 폴리 실리콘 등으로 형성될 수 있다. 제2전극(160)은 제1전극(120)과 동일한 금속으로 형성될 수도 있다.
게이트 절연층(170)은 반도체 공정에서 통상 사용되는 실리콘 옥사이드 또는 실리콘 나이트라이드 등으로 형성될 수 있다.
게이트 전극(180)은 일반 금속 또는 폴리 실리콘으로 형성될 수 있다. 또한, 게이트 전극(180)은 투명한 도전성 물질, 예컨대 ITO 등과 같은 금속 산화물로 형성될 수 있다.
제1전극(120)의 연장부(124) 상에 반도체층(140) 및 그래핀 채널(150)이 순차적으로 형성되는 수직구조는 캐리어의 이동이 일어나는 면적이 증가되므로, 캐리어 이동통로가 넓어지며, 따라서, 캐리어 이동속도가 향상될 수 있으며, 또한, 캐리어의 이동량이 증가할 수 있다.
제1 절연층(130)은 상기 제2전극(160)으로부터의 캐리어가 기판(110)을 통해서 흐르는 것을 방지하기 위한 것이며, 기판(110)이 절연성 물질로 형성된 경우, 생략될 수 있다.
그래핀 채널(150)을 포함한 터널링 전계효과 트랜지스터(100)는 반도체층(140)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 반도체층(140)이 n형 불순물로 도핑된 경우, 터널링 전계효과 트랜지스터(100)는 n형 트랜지스터가 되며, 반도체층(140)이 p형 불순물로 도핑된 경우, 터널링 전계효과 트랜지스터는 p형 트랜지스터가 된다.
도 2a 내지 도 2c는 도 1의 터널링 전계효과 트랜지스터(100)의 작용을 설명하는 에너지 밴드 다이어그램이다. 제1전극(120)으로는 백금(Pt)을 사용하였으며, 반도체층(140)으로는 갈륨 인듐 징크 옥사이드(galium indium zinc oxide: GIZO)를 사용하였다. 반도체층(140)은 n형 불순물로 도핑되었으며, 전계효과 트랜지스터는 n형 트랜지스터이다. N형 불순물로는 수소(H)를 사용하였으며, 수소 대신 보이드(void)를 사용할 수도 있다. GIZO의 두께는 20nm 였으며, Ga:In:Zn 원자 비율로 0.391 : 0.176 : 0.433 이었다.
도 2a는 드레인 전압과 게이트 전압을 인가하기 전의 상태의 에너지 밴드 다이어그램이다. 반도체층(140)의 양측에 각각 그래핀 채널(150)과 제1전극(120)이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 이하에서는 n형 불순물을 포함하는 반도체층(140)을 구비한 n형 전계효과 트랜지스터(100)에 대해서 설명한다. 전계효과 트랜지스터의 메인 캐리어는 전자가 된다.
그래핀 채널(150)과 반도체층(140) 사이에는 에너지 배리어가 없으며, 그래핀 채널(150)과 제1전극(120) 사이에는 예컨대 1.0 eV의 에너지 배리어(Eb)의 높이(H1)가 형성된다. 제1전극(120)은 소스 전극으로 작용한다. 그래핀 채널(150)과 반도체층(140) 사이의 에너지 배리어(Eb)에 의해 캐리어의 이동이 제한된다. EF는 그래핀 채널(150)의 페르미 에너지 준위를 가리킨다.
도 2b는 제1전극(120)에 소정의 네거티브 전압을 인가시의 에너지 밴드 다이어그램이다. 제1전극(120)에 네거티브 전압을 인가함에 따라 상대적으로 제1전극(120)의 페르미 레벨이 점선으로 도시된 것처럼 높아진다. 에너지 배리어(Eb)의 높이(H1)는 변하지 않으나, 반도체층(140)의 에너지 밴드의 터널링 두께는 얇아진다. 그러나, 제1전극(120)으로부터 전자가 반도체층(140)의 에너지 밴드를 터널링하지 못한 상태이다.
도 2c는 게이트 전극(180)에 포지티브 게이트 전압을 인가한 상태의 에너지 밴드 다이어그램이다. 포지티브 게이트 전압 인가로 그래핀 채널(150)의 페르미 레벨이 올라가며, 도 2c에 점선으로 도시된 바와 같이 반도체층(140)이 그래핀 채널(150)에 대해서 상대적으로 에너지 레벨이 낮아진다. 따라서, 반도체층(140) 의 에너지 밴드의 터널링 두께는 더 얇아지면서 제1전극(120)으로부터 전자가 반도체층(140)을 터널링하여 그래핀 채널(150)로 이동한다.
게이트 전극(180)에 포지티브 전압이 증가함에 따라 전자의 이동이 용이해지며, 따라서 터널링 전계효과 트랜지스터(100)에서의 전류가 증가한다.
도 3은 일 실시예에 따른 그래핀 채널을 포함한 터널링 전계효과 트랜지스터의 I-V 특성을 도시한 그래프이다. 제1전극으로는 백금(Pt)을 사용하였으며, 반도체층으로는 갈륨 인듐 징크 옥사이드(galium indium zinc oxide: GIZO)를 사용하였다. 반도체층은 n형 불순물로 도핑되었으며, 전계효과 트랜지스터는 n형 트랜지스터이다.
도 3을 참조하면, -9V ~ 9V 게이트 전압(Vg)이 트랜지스터에 인가되었다. 게이트 전압(Vg)이 증가함에 따라 드레인 전류(Vd)가 증가하는 것을 볼 수 있다.
위에서는 n형 터널링 전계효과 트랜지스터(100)의 작용에 대해서 설명하였으나, p형 터널링 전계효과 트랜지스터도 캐리어가 정공이 되고, 네거티브 게이트 전압을 인가하여 턴온시키며 상세한 설명은 생략한다.
또한, 그래핀 채널 및 반도체층 사이 계면의 에너지 배리어가 반도체층 및 제1전극 사이 계면의 에너지 배리어 보다 클 경우, 소스-드레인 전압을 반대로 걸어야 하며, 캐리어는 제2전극으로부터 제1전극으로 이동하며, 상세한 설명은 생략한다.
본 발명의 실시예에 따른 그래핀 채널을 포함한 터널링 전계효과 트랜지스터는 subthreshold swing을 60mV/dec 보다 낮출 수 있어 구동전압이 낮으며, 그래핀의 고 이동도를 이용하여 구동 속도가 향상될 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 터널링 전계효과 트랜지스터
110; 기판 120: 제1전극
122: 몸체 124: 연장부
130: 제1 절연층 140: 반도체층
150: 그래핀 채널 160: 제2전극
170: 게이트 절연층 180: 게이트 전극

Claims (12)

  1. 기판 상의 제1전극;
    상기 제1전극 상의 반도체층;
    상기 반도체층 상에서 상기 제1전극과 이격된 제1영역으로 연장된 그래핀 채널;
    상기 제1영역 상에서 상기 그래핀 채널 상의 제2전극;
    상기 그래핀 채널을 덮는 게이트 절연층; 및
    상기 게이트 절연층 상의 게이트 전극;을 구비하며,
    상기 제1전극의 일부 및 상기 그래핀 채널은 제2영역에서 상기 반도체층을 마주보고 배치된 그래핀 채널을 포함한 터널링 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1영역에는 상기 그래핀 채널과 상기 기판 사이에 형성된 제1 절연층을 더 포함하는 터널링 전계효과 트랜지스터.
  3. 제 1항에 있어서,
    상기 제1전극은 몸체와, 상기 몸체로부터 상기 반도체층의 하부로 연장된 연장부를 포함하며, 상기 제1전극의 일부는 상기 연장부인 터널링 전계효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 반도체층은 GIZO, a-Si, Si, HIZO, MoS2, CdSe, ZnO, AlP,InP, SrTiO3, Ge, GaAs, SiC, AlAs, GaN, CdTe, CuO, NiO, GaMnAs를 포함하는 터널링 전계효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 반도체층은 1nm - 30nm 두께를 가지는 터널링 전계효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 제1전극은 Pt, Ni, Au, Pd, Co, Be, Cu, Re, Ru, Fe, W, Sb, Mo, Ag, Cr 을 포함하는터널링 전계효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 트랜지스터는 상기 반도체층의 불순물의 극성과 동일한 극성의 유니폴라 트랜지스터인 터널링 전계효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 게이트 전극에 인가되는 게이트 전압에 따라 상기 제1전극 및 상기 그래핀 채널 사이의 상기 반도체층의 에너지 밴드의 터널링 두께가 변하는 터널링 전계효과 트랜지스터.
  9. 제 1 항에 있어서,
    상기 그래핀 채널은 1층 내지 4층의 그래핀으로 이루어진 터널링 전계효과 트랜지스터.
  10. 제 1 항에 있어서,
    상기 반도체층 및 상기 제1전극사이의 계면 및 상기 반도체층 및 상기 그래핀 사이의 계면 중 적어도 하나에는 제1 에너지 배리어가 형성되는 상기 터널링 전계효과 트랜지스터.
  11. 제 10 항에 있어서,
    상기 반도체층 및 상기 제1전극 사이 및 상기 반도체층 및 상기 그래핀 사이 중 다른 하나에는 상기 제1 에너지 배리어 보다 낮은 제2 에너지 배리어가 형성되는 상기 터널링 전계효과 트랜지스터.
  12. 제 10 항에 있어서,
    상기 제2 에너지 배리어는 0.3 eV 이하인 터널링 전계효과 트랜지스터.

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