KR20140035960A - 분주 회로 및 분주 회로를 이용한 반도체 장치 - Google Patents

Abstract

소비 전력이 적고 점유 면적이 작은 반도체 장치를 제공한다. 플립플롭 회로에 포함되는 트랜지스터로서, 채널에 대해 산화물 반도체를 포함하는 트랜지스터를 사용함으로써, 트랜지스터수가 적고, 소비 전력이 적고, 점유 면적이 작은 분 주 회로를 실현한다. 또한, 상기 분주 회로를 사용함으로써, 동작이 안정되고 신뢰성이 높은 반도체 장치를 실현할 수 있다.

Description

분주 회로 및 분주 회로를 이용한 반도체 장치{DIVIDER CIRCUIT AND SEMICONDUCTOR DEVICE USING THE SAME}

본 발명은 분주 회로 및 분주 회로를 이용한 반도체 장치에 관한 것이다.

본 명세서 중에서, 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치를 가리키며; 반도체 소자, 전기 광학 장치, 기억 장치, 신호 처리 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치의 범주에 포함된다.

중앙 연산 처리 장치(CPUs) 등의 반도체 장치는, 그 용도에 따라 다양한 구성을 갖는다. 그러한 반도체 장치 각각은 복수의 회로, 예를 들어, 데이터나 프로그램을 기억하기 위한 회로(메인 메모리)의 이외에, 레지스터, 캐시 메모리 등의 각종 기억 회로를 포함한다.

레지스터는 연산 회로에 의한 연산 처리나, 프로그램 실행 상태 유지 등을 수행하기 위해 일시적으로 데이터 신호를 유지하는 역할을 담당하고 있다. 또한, 캐시 메모리는, 연산 회로와 메인 메모리의 사이에 개재하여 저속 메인 메모리로의 액세스를 감소시키고, 연산 회로에 의한 연산 처리를 고속화시킨다.

이러한 복수의 회로를 포함하는 반도체 장치에서는, 발진 회로에서 생성되는 높은 주파수의 클록 신호를 분주 회로(프리스케일러라고도 함)를 사용해서 낮은 주파수의 클록 신호로 변환하고, 변환된 낮은 주파수의 클록 신호를 각 회로의 동기를 취하는데 사용하고 있다.

분주 회로는, 일반적으로, 지연형 플립플롭(DFF: Delay Flip Flop) 회로를 포함한다(예를 들어, 특허문헌 1 참조).

일본 특허 공개 제2000-224026호 공보

우선, 일반적인 분주 회로의 구성과 동작의 일례를 도 9의 (a) 내지 도 9의 (c)를 참조하여 기술하기로 한다. 도 9의 (a)는 DFF(Delay Flip Flop) 회로를 포함한 분주 회로(100)의 블록도이다. 분주 회로(100)는 직렬 접속된 DFF 회로(101), DFF 회로(102) 및 DFF 회로(103)의 3단 DFF 회로를 포함한다.

DFF 회로(101) 내지 DFF 회로(103)는 각각, 클록 신호 입력부 CK, 입력부 D, 출력부 Q 및 출력부 Q바를 포함한다. DFF 회로(101)의 클록 신호 입력부 CK는 단자부(111)와 전기적으로 접속되어 있다. 단자부(111)에는, 특정한 주파수를 갖는 클록 신호 CLK가 입력된다. 단자부(111)에 입력된 클록 신호 CLK는 클록 신호 입력부 CK를 통해 DFF 회로(101)에 입력된다. DFF 회로(101)의 출력부 Q바는 DFF 회로(101)의 입력부 D와 전기적으로 접속되어 있다. 또한, DFF 회로(101)의 출력부 Q는 노드(112)를 통해 DFF 회로(102)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. DFF 회로(102)의 출력부 Q바는 DFF 회로(102)의 입력부 D와 전기적으로 접속되어 있다. DFF 회로(102)의 출력부 Q는 노드(113)를 통해 DFF 회로(103)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. DFF 회로(103)의 출력부 Q바는 DFF 회로(103)의 입력부 D와 전기적으로 접속되어 있다. DFF 회로(103)의 출력부 Q는 단자부(114)와 전기적으로 접속되어 있다.

도 9의 (b)는 일반적인 DFF 회로인 DFF 회로(101)의 구성을 회로 기호를 사용해서 도시한 도면이다. 도 9의 (b)에 나타내는 DFF 회로(101)는 인버터(121), 인버터(122), 인버터(123), 아날로그 스위치(124), 아날로그 스위치(125), 클록드(clocked) 인버터(126) 및 클록드 인버터(127)를 포함한다.

도 9의 (b)에 있어서, 단자부(111) 및 인버터(121)의 입력부가 접속되는 노드(115)는 클록 신호 입력부 CK에 상당한다. 인버터(121)는 입력된 클록 신호 CLK의 반전 신호인 클록 바 신호 CLKB를 생성하여 노드(116)에 출력한다. 아날로그 스위치(124), 아날로그 스위치(125), 클록드 인버터(126) 및 클록드 인버터(127)는 클록 신호 CLK 및 클록 바 신호 CLKB와 동기하여 동작한다. 아날로그 스위치(124)의 입력은 입력부 D에 상당하고, 아날로그 스위치(125)의 출력은 출력부 Q바에 상당한다.

또한, DFF 회로(102) 및 DFF 회로(103)도 DFF 회로(101)와 동일한 구성을 갖는 것에 유념한다.

도 9의 (c)는 분주 회로(100)의 동작을 설명하는 타이밍 차트이다. 이 타이밍 챠트는 단자부(111), 노드(112), 노드(113) 및 단자부(114)에서의 전위 시간 변화를 나타낸다. 단자부(111)에 입력된 클록 신호 CLK의 주파수는 DFF 회로(101)에 의해 1/2배(주기는 2배로 증가)로 감소되고, 클록 신호 CLK는 노드(112)에 출력된다.

또한, 단자부(111)에 입력된 클록 신호 CLK의 주파수는 DFF 회로(101) 및 DFF 회로(102)에 의해 1/4배(주기는 4배로 증가)로 감소되고, 클록 신호 CLK는 노드(113)에 출력된다.

또한, 단자부(111)에 입력된 클록 신호 CLK의 주파수는 DFF 회로(101), DFF 회로(102) 및 DFF 회로(103)에 의해 1/8배(주기는 8배로 증가)로 감소되고, 클록 신호 CLK는 단자부(114)에 출력된다. 이와 같이, DFF 회로가 각각 추가될 때마다, 클록 신호 CLK의 주파수는 1/2배로 감소된다.

도 10의 (a1), 도 10의 (b1) 및 도 10의 (c1)은 도 9의 (b)에서 사용한 회로 기호를 나타내고, 도 10의 (a2), 도 10의 (b2) 및 도 10의 (c2)는 회로 기호의 회로 구성을 나타내는 회로도이다.

도 10의 (a1)은 인버터를 나타내는 회로 기호이며, 도 10의 (a2)는 인버터의 회로 구성을 나타내는 회로도이다. 인버터는 p채널 트랜지스터(131) 및 n채널 트랜지스터(132)를 포함한다. p채널 트랜지스터(131)의 소스 및 드레인 중 한쪽은 고전원 전위 Ｖ_ＤＤ과 전기적으로 접속되고, 소스 및 드레인 중 다른 한쪽은 출력 단자 Out과 전기적으로 접속되어 있다. 또한, n채널 트랜지스터(132)의 소스 및 드레인 중 한쪽은 저전원 전위 V_SS과 전기적으로 접속되고, 소스 및 드레인 중 다른 한쪽은 출력 단자 Out과 전기적으로 접속되어 있다. p채널 트랜지스터(131) 및 n채널 트랜지스터(132)의 게이트는 입력 단자 In과 전기적으로 접속되어 있다.

고전원 전위 Ｖ_ＤＤ(이하, 간단히 Ｖ_ＤＤ라고도 함)는 저전원 전위 V_SS보다 높은 전원 전위이다. 저전원 전위 V_SS(이하, 간단히 V_SS라고도 함)는 고전원 전위 Ｖ_ＤＤ보다 낮은 전원 전위이다. 또한, 접지 전위를 Ｖ_ＤＤ 또는 V_SS로 사용할 수도 있다. 예를 들어, Ｖ_ＤＤ로서 접지 전위를 이용한 경우에는, V_SS는 접지 전위보다 낮고, V_SS로서 접지 전위를 이용한 경우에는, Ｖ_ＤＤ는 접지 전위보다 높다.

인버터는 입력된 신호를 반전해서 출력하는 기능을 갖는다. 예를 들어, 인버터의 입력 단자 In에 "1"에 상당하는 신호(예를 들어, Ｖ_ＤＤ)가 입력되면, 출력 단자 Out에 "0"(예를 들어, V_SS)이 출력된다. 또한, 인버터의 입력 단자 In에 "0"에 상당하는 신호가 입력되면, 출력 단자 Out에 "1"이 출력된다.

도 10의 (b1)은 아날로그 스위치를 나타내는 회로 기호이며, 도 10의 (b2)는 아날로그 스위치의 회로 구성을 나타내는 회로도다. 아날로그 스위치는 n채널 트랜지스터 (133) 및 p채널 트랜지스터 (134)를 포함한다. n채널 트랜지스터 (133)의 소스 및 드레인 중 한쪽과 p채널 트랜지스터 (134)의 소스 및 드레인 중 한쪽은 입력 단자 In과 전기적으로 접속되고, n채널 트랜지스터 (133)의 소스 및 드레인 중 다른 한쪽 및 p채널 트랜지스터 (134)의 소스 및 드레인 중 다른 한쪽은 출력 단자 Out과 전기적으로 접속되어 있다. 여기서는, 예를 들어, p채널 트랜지스터 (134)의 게이트에 클록 신호 CLK가 공급되고, n채널 트랜지스터 (133)의 게이트에 클록 바 신호 CLKB가 공급된다.

이러한 구성에 의해, 클록 신호 CLK 및 클록 바 신호 CLKB에 동기하여 입력 단자 In과 출력 단자 Out 간에서의 도통 또는 비도통을 결정할 수 있다.

도 10의 (c1)은 클록드 인버터를 나타내는 회로 기호이며, 도 10의 (c2)는 클록드 인버터의 회로 구성을 나타내는 회로도이다. 클록드 인버터는 도 10의 (a2)에 나타낸 인버터의 p채널 트랜지스터(131)와 Ｖ_ＤＤ의 사이에 설치된 p채널 트랜지스터 (135), 및 인버터의 n채널 트랜지스터(132)와 V_SS 사이에 설치된 n채널 트랜지스터 (136)를 포함한다.

구체적으로는, p채널 트랜지스터 (135)의 소스 및 드레인 중 한쪽은 Ｖ_ＤＤ과 전기적으로 접속되고, p채널 트랜지스터 (135)의 소스 및 드레인 중 다른 한쪽은 p채널 트랜지스터(131)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, n채널 트랜지스터 (136)의 소스 및 드레인 중 한쪽은 V_SS과 전기적으로 접속되고, n채널 트랜지스터 (136)의 소스 및 드레인 중 다른 한쪽은 n채널 트랜지스터(132)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 도 10의 (c2)에서는, 예를 들어, p채널 트랜지스터 (135)의 게이트에 클록 바 신호 CLKB가 공급되고, n채널 트랜지스터 (136)의 게이트에 클록 신호 CLK가 공급된다.

클록드 인버터에서는, p채널 트랜지스터 (135) 및 n채널 트랜지스터 (136)가 온 상태이고 입력 단자 In에 "1"에 상당하는 신호(예를 들어, Ｖ_ＤＤ)가 입력되면, 출력 단자 Out에 "0"(예를 들어, V_SS)이 출력된다. 또한, p채널 트랜지스터 (135) 및 n채널 트랜지스터 (136)가 온 상태이고 입력 단자 In에 "0"에 상당하는 신호(예를 들어, V_SS)가 입력되면, 출력 단자 Out에 "1"(예를 들어, Ｖ_ＤＤ)이 출력된다. p채널 트랜지스터 (135) 및 n채널 트랜지스터 (136)가 오프 상태이면, 신호는 출력되지 않는다.

이러한 구성에 의해, 클록 신호 CLK 및 클록 바 신호 CLKB에 동기하여 입력된 신호를 반전해서 출력할 수 있다.

앞서 기술한 바와 같이, 종래부터 사용해 왔던 분주 회로(100)에서는, 하나의 DFF 회로(101)에 3개의 인버터, 2개의 아날로그 스위치 및 2개의 클록드 인버터가 사용되어 적어도 총 18개의 트랜지스터가 사용됨으로써, 결과적으로 회로의 면적이 커진다. 또한, 사용하는 트랜지스터수가 많기 때문에, 소비 전력이 증가한다.

또한, 종래의 인버터에서는, 출력 신호가 "1"에서 "0"으로, 또는 "0"에서 "1"로 바뀔 시에, Ｖ_ＤＤ와 V_SS의 사이에 관통 전류가 발생하기 쉽고, 소비 전력의 감소가 어렵다.

본 발명에서는, 종래보다 적은 트랜지스터 수로 분주 회로를 형성함으로써, 분주 회로의 점유 면적과, 소비 전력의 감소가 가능하다.

본 발명의 일 실시 형태는, 제1 인버터와 제2 인버터, p채널 트랜지스터인 제1 트랜지스터 및 제5 트랜지스터와, n채널 트랜지스터인 제2, 제3, 제4 트랜지스터 및 제6, 제7, 제8 트랜지스터를 포함하는 분주 회로이다. 제1 트랜지스터 및 제5 트랜지스터의 소스 및 드레인 중 한쪽은 제1 전원과 전기적으로 접속된다. 제1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제3 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 제7 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제2 전원과 전기적으로 접속된다. 제1 트랜지스터의 게이트 및 제2 트랜지스터의 게이트는 제8 트랜지스터의 게이트 및 제1 인버터의 입력과 전기적으로 접속된다. 제8 트랜지스터의 소스 및 드레인 중 한쪽은 제1 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 제2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제7 트랜지스터의 게이트과 전기적으로 접속된다. 제2 인버터의 입력은 제5 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 제6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제2 인버터의 출력은 제4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제3 트랜지스터의 게이트과 전기적으로 접속된다. 제1 인버터의 출력은 제4 트랜지스터의 게이트, 제5의 게이트 및 제6 트랜지스터의 게이트과 전기적으로 접속된다.

제1 전원은 제2 전원보다 높은 전위를 공급한다. 또한, 채널이 형성되는 반도체층으로서 산화물 반도체를 포함하는 트랜지스터(이하, 산화물 반도체(OS) 트랜지스터라고 함)의 오프 전류는, 실리콘을 포함하는 트랜지스터의 오프 전류보다 현저하게 적다.

제4 트랜지스터로서 OS 트랜지스터를 사용함으로써, 제4 트랜지스터의 소스 및 드레인에 접속되는 노드의 전위를 안정하게 유지할 수 있다. 제8 트랜지스터로서 OS 트랜지스터를 사용함으로써, 제8 트랜지스터의 소스 및 드레인에 접속되는 노드의 전위를 안정하게 유지할 수 있다.

제4 트랜지스터 및 제8 트랜지스터 이외의 트랜지스터로서 OS 트랜지스터를 사용하는 것도 가능하다. 이와 같이 하여 OS 트랜지스터를 사용함으로써, 안정되게 동작하는 신뢰성 높은 반도체 장치를 실현하는 것이 가능하게 된다.

본 발명의 일 실시 형태에 의해, 점유 면적이 작은 분주 회로를 제공할 수 있다.

본 발명의 일 실시 형태에 의해, 소비 전력이 낮은 분주 회로를 제공할 수 있다.

본 발명의 일 실시 형태인 분주 회로를 사용함으로써, 소비 전력이 낮은 반도체 장치를 제공할 수 있다.

본 발명의 일 실시 형태에 의해, 안정되게 동작하는 신뢰성 높은 반도체 장치를 제공할 수 있다.

본 발명의 일 실시 형태는, 상기 목적 중 적어도 하나를 달성할 수 있다.

도 1의 (a) 및 (b)는 각각 분주 회로 및 FF 회로를 도시하는 도면.
도 2의 (a) 내지 (c)는 FF 회로의 구성을 도시하는 도면.
도 3은 FF 회로의 동작을 나타내는 타이밍 차트.
도 4의 (a) 및 (b) 각각은 동작 기간에 있어서의 FF 회로의 트랜지스터의 상태를 도시하는 도면.
도 5의 (a) 및 (b) 각각은 동작 기간에 있어서의 FF 회로의 트랜지스터의 상태를 도시하는 도면.
도 6은 분주 회로의 동작을 나타내는 타이밍 차트.
도 7은 FF 회로의 구성을 도시하는 회로도.
도 8의 (a) 및 (b)는 각각 분주 회로 및 FF 회로를 도시하는 도면.
도 9의 (a) 및 (b)는 일반적인 분주 회로의 구성의 예들을 나타내고, 도 9의 (c)는 일반적인 분주 회로의 동작의 일례를 나타내는 도면.
도 10의 (a1), (b1) 및 (c1)은 회로 기호를 나타내고, 도 10의 (a2), (b2) 및 (c2)는 회로 기호의 회로 구성을 설명하는 도면.
도 11은 CPU의 구성을 설명하는 도면.
도 12의 (a) 내지 (d)는 트랜지스터의 제작 방법을 설명하는 단면도.
도 13의 (a) 내지 (c)는 트랜지스터의 제작 방법을 설명하는 단면도.
도 14의 (a) 내지 (c)는 트랜지스터의 제작 방법을 설명하는 단면도.
도 15는 트랜지스터의 구조 예를 도시하는 단면도.
도 16의 (a) 내지 (e)는 트랜지스터의 구조 예를 각각 도시하는 단면도.
도 17의 (a) 내지 (f) 각각은 전자 기기를 나타내는 도면.
도 18의 (a) 내지 (e) 각각은 산화물 재료의 결정 구조를 설명하는 도면.
도 19의 (a) 내지 (c)는 산화물 재료의 결정 구조를 설명하는 도면.
도 20의 (a) 내지 (c)는 산화물 재료의 결정 구조를 설명하는 도면.
도 21의 (a) 및 (b) 각각은 산화물 재료의 결정 구조를 설명하는 도면.
도 22는 계산에 의해 얻어진 전계 효과 이동도의 게이트 전압 의존성을 보여주는 도면.
도 23의 (a) 내지 (c) 각각은 계산에 의해 얻어진 드레인 전류 및 전계 효과 이동도의 게이트 전압 의존성을 보여주는 도면.
도 24의 (a) 내지 (c) 각각은 계산에 의해 얻어진 드레인 전류 및 전계 효과 이동도의 게이트 전압 의존성을 보여주는 도면.
도 25의 (a) 내지 (c) 각각은 계산에 의해 얻어진 드레인 전류 및 전계 효과 이동도의 게이트 전압 의존성을 보여주는 도면.
도 26의 (a) 및 (b)는 계산에 사용한 트랜지스터의 단면 구조를 나타내는 도면.
도 27의 (a) 내지 (c)는 각각 산화물 반도체막을 포함하는 트랜지스터의 특성을 나타내는 그래프.
도 28의 (a) 및 (b)는 시료 1의 트랜지스터의 BT 시험 후의 V_g-I_d 특성을 도시하는 도면.
도 29의 (a) 및 (b)는 시료 2의 트랜지스터의 BT 시험 후의 V_g-I_d 특성을 도시하는 도면.
도 30은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 31은 트랜지스터의 오프 전류와 측정시 기판 온도와의 관계를 도시하는 도면.
도 32는 I_d 및 전계 효과 이동도의 V_g 의존성을 도시하는 도면.
도 33의 (a)는 기판 온도와 임계치 전압의 관계를 나타내는 그래프 및 도 33의 (b)는 기판 온도와 전계 효과 이동도의 관계를 나타내는 그래프.

이하에서는, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은, 통상의 기술자라면 쉽사리 알 수 있다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.

예를 들어, "소스" 및 "드레인"의 기능은 서로 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류 흐름 방향이 변화하는 경우에는 바꿔질 수 있음에 유의한다. 그러므로, 본 명세서에서는, "소스" 및 "드레인"이란 용어는, 호한가능하게 사용될 수 있다.

"전기적으로 접속"이란 용어는, 구성 요소들(components)이 "어떠한 전기적 작용을 갖는 물체(object)"를 통해 접속되어 있는 경우가 포함된다. 어떠한 전기적 작용을 갖는 물체는, 그 물체를 통해 접속되는 구성 요소들 간에서 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한은 없다. 예를 들어, "어떠한 전기적 작용을 갖는 물체"로는 전극 및 배선을 비롯해 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자 및 각종 기능을 갖는 소자(element)가 있다.

또한, 회로도에서는 독립된 구성 요소들이 전기적으로 서로 접속되는 것처럼 도시되어 있더라도, 실제로는, 배선의 일부가 전극으로서도 기능하는 경우와 같은, 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우가 있다. 본 명세서에서의 "전기적 접속"이란, 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우도 그 범주에 포함된다.

도면 등에서 나타내는 각 구성 요소의 위치, 크기, 범위 등은 이해하기 쉽도록 하기 위해 어떤 경우에는 정확하게 나타내지 않음에 유의한다. 그러므로, 개시된 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등으로 한정되는 것은 아니다.

"제1", "제2" 및 "제3" 등의 서수는 구성 요소의 혼동을 피하기 위해서 붙이는 것으로, 수적으로 한정하는 것은 아니다.

전압이란 두 점간에서의 전위차를 말하고, 전위란 주어진 한 점에서의 정전계 중의 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 일반적으로는, 어떤 한점에 있어서의 전위와 기준이 되는 전위(예를 들어, 접지 전위)의 전위차를 간단히 전위 또는 전압이라 하고, 대부분의 경우, 전위와 전압은 동의어로서 사용된다. 따라서, 본 명세서에서는, 달리 특정되지 않는 한, 전위를 전압으로 바꾸어 말할 수 있고, 전압을 전위로 바꾸어 말할 수 있다.

(실시 형태 1)

도 1의 (a) 및 (b), 도 2의 (a) 내지 (c), 도 3, 도 4의 (a) 및 (b), 도 5의 (a) 및 (b) 및 도 6을 참조하여 본 발명의 일 실시 형태에 따른 분주 회로의 구성 및 동작의 일례에 대해서 설명한다. 분주 회로는 1개 또는 복수의 FF(Flip Flop) 회로를 포함한다. 본 실시 형태에서는, 3개의 FF 회로인, FF 회로(201), FF 회로(202) 및 FF 회로(203)를 포함하는 분주 회로(200)에 대해 설명한다.

도 1의 (a)는 분주 회로(200)의 구성을 도시하는 블록도이며, FF 회로(201) 내지 FF 회로(203)가 3단 직렬로 접속되어 있다.

FF 회로(201) 내지 FF 회로(203) 각각은 클록 신호 입력부 CK, 입력부 D, 출력부 Q 및 출력부 Q바를 포함한다. FF 회로(201)의 클록 신호 입력부 CK는 단자부(211)과 전기적으로 접속되어 있다. 단자부(211)에는 특정 주파수를 갖는 클록 신호 CLK가 입력된다. 단자부(211)에 입력된 클록 신호 CLK는 클록 신호 입력부 CK를 통해 FF 회로(201)에 입력된다. FF 회로(201)의 출력부 Q바는 FF 회로(201)의 입력부 D과 전기적으로 접속되어 있다. 또한, FF 회로(201)의 출력부 Q는 노드(212)를 통해 FF 회로(202)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. FF 회로(202)의 출력부 Q바는 FF 회로(202)의 입력부 D과 전기적으로 접속되어 있다. FF 회로(202)의 출력부 Q는 노드(213)를 통해 FF 회로(203)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. FF 회로(203)의 출력부 Q바는 FF 회로(203)의 입력부 D과 전기적으로 접속되어 있다. FF 회로(203)의 출력부 Q는 단자부(214)과 전기적으로 접속되어 있다.

도 1의 (b)는 FF 회로(201)의 구성을 도시하는 회로도다.

도면에서는, OS 트랜지스터인 트랜지스터의 회로 기호 옆에 "OS"의 부호를 붙였다.

도 1의 (b)에 나타내는 FF 회로(201)는 인버터(221)(제1 인버터) 및 인버터(222)(제2 인버터), p채널 트랜지스터(231)(제1 트랜지스터), p채널 트랜지스터(234)(제5 트랜지스터), n채널 트랜지스터(232)(제2 트랜지스터), n채널 트랜지스터(233)(제3 트랜지스터), n채널 트랜지스터(235)(제6 트랜지스터) 및 n채널 트랜지스터(236)(제7 트랜지스터), OS 트랜지스터인 트랜지스터(237)(제4 트랜지스터) 및 OS 트랜지스터인 트랜지스터(238)(제8 트랜지스터)를 포함한다.

단자부(211)와 인버터(221)의 입력부가 접속되는 노드(216)는 클록 신호 입력부 CK에 상당한다. 인버터(221)는 입력된 클록 신호 CLK의 반전 신호인 클록 바 신호 CLKB를 생성하여 노드(215)에 출력한다. 트랜지스터(231)의 소스 및 드레인 중 한쪽은 Ｖ_DD과 전기적으로 접속된다. 트랜지스터(231)의 소스 및 드레인 중 다른 한쪽은 노드(217)와 전기적으로 접속되어 있다. 트랜지스터(232)의 소스 및 드레인 중 한쪽은 노드(217)과 전기적으로 접속되어 있다. 트랜지스터(231) 및 트랜지스터(232)의 게이트는 노드(216)과 전기적으로 접속되어 있다. 트랜지스터(233)의 소스 및 드레인 중 한쪽은 V_SS과 전기적으로 접속되고, 트랜지스터(233)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(232)의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되어 있다. 트랜지스터(237)의 소스 및 드레인 중 한쪽은 노드(219)를 통해 트랜지스터(233)의 게이트과 전기적으로 접속되고, 트랜지스터(237)의 소스 및 드레인 중 다른 한쪽은 노드(218)와 전기적으로 접속되어 있다. 인버터(222)의 입력부는 노드(212)과 전기적으로 접속되고, 인버터(222)의 출력부는 노드(218)과 전기적으로 접속되어 있다.

트랜지스터(234)의 소스 및 드레인 중 한쪽은 Ｖ_ＤＤ과 전기적으로 접속되어 있다, 트랜지스터(234)의 소스 및 드레인 중 다른 한쪽은 노드(212)와 전기적으로 접속되어 있다. 트랜지스터(235)의 소스 및 드레인 중 한쪽은 노드(212)과 전기적으로 접속되어 있다. 트랜지스터(234) 및 트랜지스터(235)의 게이트는 노드(215)과 전기적으로 접속되어 있다. 트랜지스터(236)의 소스 및 드레인 중 한쪽은 V_SS과 전기적으로 접속되고, 트랜지스터(236)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(235)의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되어 있다. 트랜지스터(238)의 소스 및 드레인 중 한쪽은 노드(220)를 통해 트랜지스터(236)의 게이트과 전기적으로 접속되고, 트랜지스터(238)의 소스 및 드레인 중 다른 한쪽은 노드(217)와 전기적으로 접속되어 있다.

이어서, FF 회로(201)의 동작에 대해서 도 3, 도 4의 (a) 및 (b), 도 5의 (a) 및 (b) 및 도 6을 참조하여 설명한다. 도 3은 FF 회로(201)의 동작을 나타내는 타이밍 차트이다. 도 3에서는, 동작 기간 t1 내지 t4에 있어서의 각 노드의 전위를 나타내고 있다. 도 4의 (a) 및 (b) 및 도 5의 (a) 및 (b)는 각 동작 기간에 있어서의 FF 회로(201)에 포함된 트랜지스터의 상태를 나타내고 있다.

각 트랜지스터의 도통 상태가 여기서 설명된 것과 동일하기만 하면, 제한 사항 없이 각 트랜지스터의 도전형, 논리 회로의 조합 및 각 신호의 전위를 적절히 설정할 수 있음에 유의한다. 여기서는, 각 신호를 H 전위 또는 L 전위로 나타내고; H 전위(예를 들어, V_DD)는 n채널 트랜지스터 를 온 상태로, p채널 트랜지스터 를 오프 상태로 하고, L 전위(예를 들어, V_SS)는 p채널 트랜지스터를 온 상태로, n채널 트랜지스터를 오프 상태로 한다. 초기 상태에서, 노드(219)의 전위는 H 전위이고, 노드(220)의 전위는 H 전위이다. 클록 신호 CLK는 특정 주기(주파수)에서 H 전위 또는 L 전위이다. 도 4의 (a) 및 (b) 및 도 5의 (a) 및 (b)에서는, 오프 상태에 있는 트랜지스터에 X표를 부기하고 있다.

우선, 도 3의 기간 t1의 동작에 대해서 도 4의 (a)를 참조하여 설명한다.

기간 t1에서는, 단자부(211)로부터 클록 신호 CLK의 H 전위가 입력되어, 노드(216)의 전위는 H 전위가 된다. 인버터(221)에 의해 클록 바 신호 CLKB가 생성되어, 노드(215)의 전위는 L 전위가 된다. 그러면, 트랜지스터(237)가 오프 상태로 되고, 노드(219)에서는 H 전위가 유지되고, 트랜지스터(233)는 온 상태를 유지한다.

노드(216)가 H 전위를 가지므로, 트랜지스터(231)는 오프 상태, 트랜지스터(232)는 온 상태로 되어, 노드(217) 및 노드(223)는 도통 상태로 되어 노드(217)에 L 전위(V_SS)가 공급된다.

노드(215)의 전위는 L 전위이므로, 트랜지스터(234)는 온 상태로 되고, 트랜지스터(235)는 오프 상태로 된다. 그러면, 노드(212)에 H 전위(Ｖ_ＤＤ)가 공급되고, 인버터(222)로부터 L 전위가 출력되어, 노드(218)는 L 전위를 갖는다.

또한, 트랜지스터(238)가 온 상태로 되어, 노드(217) 및 노드(220)가 도통하고, 노드(220)의 전위가 L 전위가 된다. 따라서, 트랜지스터(236)는 오프 상태로 된다.

다음에는, 도 3의 기간 t2의 동작에 대해서 도 4의 (b)를 참조하여 설명한다.

기간 t2에서는, 단자부(211)로부터 클록 신호 CLK의 L 전위가 입력되어, 노드(216)의 전위가 L 전위가 된다. 인버터(221)에 의해 클록 바 신호 CLKB가 생성되어, 노드(215)의 전위가 H 전위가 된다. 노드(216)의 전위가 L 전위가 되면, 트랜지스터(238) 및 트랜지스터(232)는 오프 상태로 되고, 트랜지스터(231)는 온 상태로 되어, 노드(217)에 H 전위가 공급된다.

트랜지스터(238)가 오프 상태이므로, 노드(217) 및 노드(220)는 도통 상태에 있지 않음으로써, 노드(220)의 L 전위가 유지되고, 트랜지스터(236)의 오프 상태가 유지된다.

노드(215)의 전위가 H 전위이므로, 트랜지스터(234)는 오프 상태, 트랜지스터(235)는 온 상태로 되지만, 트랜지스터(236)가 오프 상태이므로, 노드(212)는 전기적으로 부유한 상태(플로팅 상태)가 되어, 노드(212)에서의 전하는 이동할 수 없어 유지된다. 여기서는, 결과적으로 노드(212)에 H 전위가 유지된다. 따라서, 인버터(222)로부터 노드(218)에 L 전위가 출력된다. 또한, 노드(215)가 H 전위를 가지므로, 트랜지스터(237)는 온 상태로 되고, 노드(218) 및 노드(219)는 도통 상태이고, 노드(219)의 전위는 L 전위가 된다. 따라서, 트랜지스터(233)는 오프 상태로 된다.

이어서, 도 3의 기간 t3의 동작에 대해서 도 5의 (a)를 참조하여 설명한다.

기간 t3에서는, 단자부(211)에 클록 신호 CLK의 H 전위가 입력되어, 노드(216)의 전위는 H 전위가 된다. 인버터(221)에 의해 클록 바 신호 CLKB가 생성되어, 노드(215)의 전위는 L 전위가 된다. 노드(215)의 전위가 L 전위가 이면, 트랜지스터(237)는 오프 상태로 되고, 노드(219)의 전위(L 전위)는 유지되고, 트랜지스터(233)는 오프 상태가 유지된다.

노드(216)의 전위가 H 전위이면, 트랜지스터(232)는 온 상태로 되고, 트랜지스터(231)는 오프 상태로 되지만, 트랜지스터(233)의 오프 상태로 인해, 노드(217)는 전기적으로 부유한 상태가 되어, 노드(217)에서의 전하는 이동할 수 없어 유지된다. 여기서는, 결과적으로 노드(217)에 H 전위가 유지된다. 또한, 트랜지스터(238)는 온 상태로 되고, 노드(217) 및 노드(220)는 도통 상태이고, 노드(220)의 전위는 H 전위가 된다. 따라서, 트랜지스터(236)가 온 상태로 된다.

노드(215)가 L 전위를 가지므로, 트랜지스터(234)가 온 상태로 되고, 트랜지스터(235)가 오프 상태로 되고, 노드(212)에 H 전위가 공급되고, 인버터(222)로부터 L 전위가 출력되고, 노드(218)는 L 전위를 가진다.

이어서, 도 3의 기간 t4의 동작에 대해서 도 5의 (b)을 참조하여 설명한다.

기간 t4에서는, 단자부(211)에 클록 신호 CLK의 L 전위가 입력되어, 노드(216)의 전위가 L 전위가 된다. 인버터(221)에 의해 클록 바 신호 CLKB가 생성되어, 노드(215)의 전위가 H 전위가 된다. 노드(216)의 전위가 L 전위이면, 트랜지스터(238)는 오프 상태로 되고, 노드(220)의 전위(H 전위)가 유지되고, 트랜지스터(236)는 온 상태가 유지된다.

노드(215)가 H 전위를 가지면, 트랜지스터(234)는 오프 상태로 되고 트랜지스터(235)가 온 상태로 되고 노드(212) 및 노드(223)가 도통 상태가 되어, 노드(212)에 L 전위(V_SS)가 공급된다. 노드(212)에 L 전위가 공급되면, 인버터(222)로부터 H 전위가 출력되어 노드(218)는 H 전위를 가진다.

또한, 노드(215)가 H 전위를 가지면, 트랜지스터(237)는 온 상태로 되고, 노드(218) 및 노드(219)는 도통 상태가 되고, 노드(219)의 전위는 H 전위가 되고, 트랜지스터(233)는 온 상태로 된다.

노드(216)가 L 전위를 가지면, 트랜지스터(231)는 온 상태로 되고, 트랜지스터(232)는 오프 상태로 되고, 노드(217)는 H 전위를 가진다.

상술한 바와 같이, 본 발명의 일 실시 형태에 따른 FF 회로는 입력된 클록 신호 CLK의 절반 주파수를 갖는 신호를 출력할 수 있다. 또한, 본 실시 형태에서는 FF 회로의 출력으로서 노드(212)의 전위를 사용하지만, FF 회로의 출력으로서 다른 노드의 전위를 사용해도 좋다. 예를 들어, 노드(219) 또는 노드(220)의 전위를 출력으로서 사용함으로써, 입력된 클록 신호 CLK와 거의 동일한 듀티비 및 입력된 클록 신호 CLK의 절반인 주파수를 갖는 신호를 출력할 수 있다.

또한, 본 실시 형태에 개시하는 FF 회로는 카운터 회로 등 다른 회로에 사용하는 것이 가능하다.

도 6은 분주 회로(200)의 동작을 나타내는 타이밍 차트이다. 이 타이밍 차트는 단자부(211), 노드(212), 노드(213) 및 단자부(214)에 있어서의 전위의 시간 변화를 나타낸다. 단자부(211)에 입력된 클록 신호 CLK의 주파수는 FF 회로(201)에 의해 1/2배(주기는 2배)로 감소되어 노드(212)에 출력된다.

또한, 단자부(211)에 입력된 클록 신호 CLK의 주파수는 FF 회로(201) 및 FF 회로(202)에 의해 1/4배(주기는 4배)로 감소되어 노드(213)에 출력된다.

또한, 단자부(211)에 입력된 클록 신호 CLK의 주파수는 FF 회로(201), FF 회로(202) 및 FF 회로(203)에 의해 1/8배(주기는 8배)로 감소되어 단자부(214)에 출력된다. 이와 같이, FF 회로를 한 단 추가할 때마다, 클록 신호 CLK의 주파수는 1/2배로 감소된다.

예를 들어, 15개 단의 FF 회로를 직렬 접속한 분주 회로에 32.768 kHz의 주파수를 갖는 클록 신호 CLK를 입력함으로써, 1 Hz의 주파수를 갖는 클록 신호 CLK를 얻을 수 있다. 즉, 분주 회로(200)는 또한 일정 기간마다 신호를 생성하는 타이머 회로로서 사용될 수 있다.

본 발명의 일 실시 형태에 따른 FF 회로는 종래의 DFF 회로보다 적은 수의 트랜지스터를 포함할 수 있다. 또한, 사용하는 인버터 수도 적다. 따라서, 관통 전류에 의한 소비 전력의 증가를 억제할 수 있다. 즉, 종래 분주 회로보다 적은 수의 트랜지스터로 분주 회로를 제작할 수 있다. 따라서, 점유 면적이 작고, 소비 전력이 감소된 반도체 장치를 실현할 수 있다.

또한, OS 트랜지스터의 오프 전류는 실리콘을 포함한 트랜지스터의 오프 전류보다 현저하게 낮다. 채널 폭 1 ㎛당의 OS 트랜지스터의 오프 전류는 100 zA 이하, 바람직하게는 10 zA 이하, 더욱 바람직하게는 1 zA 이하이다.

즉, 트랜지스터(237)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(237)를 오프 상태로 했을 때 노드(219)의 전위를 안정하게 유지할 수 있다. 특히, FF 회로의 단수가 증가하면, 트랜지스터(237)를 오프 상태로 해서 노드(219)의 전위를 유지시키는 시간이 길어져 트랜지스터(237)로서 OS 트랜지스터를 사용하는 효과가 현저해진다.

마찬가지로, 트랜지스터(238)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(238)를 오프 상태로 했을 때 노드(220)의 전위를 안정하게 유지할 수 있다.

도 2의 (a)에 나타내는 FF 회로(251)는 FF 회로(201)와 동일한 회로 구성을 갖는다. FF 회로(251)에서는, 트랜지스터(237) 및 트랜지스터(238)뿐만 아니라, 트랜지스터(233) 및 트랜지스터(236)로서도 OS 트랜지스터가 사용된다. 또한, 트랜지스터(232) 및 트랜지스터(235)로서도 OS 트랜지스터를 사용해도 좋다.

트랜지스터(232) 및 트랜지스터(233)의 어느 하나 또는 모두가 OS 트랜지스터를 사용함으로써, 트랜지스터(231)를 온 상태로 해서 노드(217)가 H 전위를 가지면, 노드(217)의 전하가 노드(223)로 누출되는 것을 방지할 수 있음으로써, 효율적으로 전하의 공급을 행할 수 있다. 따라서, 소비 전력을 감소하는 것이 가능하게 된다.

또한, FF 회로의 단수가 증가하면, 노드(217)에 H 전위가 유지되는 시간도 길어진다. 이로 인해, 트랜지스터(232) 및 트랜지스터(233)의 어느 하나 또는 모두가 OS 트랜지스터를 사용함으로써, 노드(217)의 전위를 안정되게 유지할 수 있다. 특히, 트랜지스터(233)는 오프 상태로 되는 시간이 트랜지스터(232)보다도 길기 때문에, 트랜지스터(233)로서 OS 트랜지스터를 사용하는 것이 바람직하다.

또한, 트랜지스터(235) 및 트랜지스터(236)의 어느 하나 또는 모두가 OS 트랜지스터를 사용함으로써, 트랜지스터(234)를 온 상태로 해서 노드(212)가 H 전위를 가지면, 노드(212)의 전하가 노드(223)로 누출되는 것을 방지할 수 있어, 효율적으로 전하의 공급을 행할 수 있다. 따라서, 소비 전력을 감소하는 것이 가능하게 된다.

또한, 트랜지스터(235) 및 트랜지스터(236)의 어느 하나 또는 모두가 OS 트랜지스터를 사용함으로써, 노드(212)의 전위를 안정되게 유지할 수 있다. 특히, 트랜지스터(236)는 오프 상태로 되는 시간이 트랜지스터(235)보다도 길기 때문에, 트랜지스터(236)로서 OS 트랜지스터를 사용하는 것이 바람직하다.

도 2의 (b) 및 도 2(c) 각각은 인버터에 포함되는 트랜지스터로서, OS 트랜지스터를 사용한 회로도이다. 인버터에 포함되는 트랜지스터로서 OS 트랜지스터를 사용함으로써, 소비 전력을 더욱 감소하는 것이 가능하게 된다.

반도체 장치에 포함되는 트랜지스터로서 OS 트랜지스터를 사용함으로써, 반도체 장치는 동작이 안정되고 신뢰성이 높아질 수 있다. 또한, 반도체 장치의 소비 전력을 감소시킬 수 있다.

본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.

(실시 형태 2)

본 실시 형태에서는, 실시 형태 1에서 설명한 FF 회로(201)와는 다른 구성을 갖는 FF 회로(261)에 대해서 설명한다.

도 7은 FF 회로(261)의 구성을 도시하는 회로도이다. FF 회로(261)는 실시 형태 1에서 설명한 FF 회로(201)의 노드(212) 및 노드(217)에 용량 소자(252) 및 용량 소자(253)를 부가하여 수득하였다.

FF 회로(261)에서, 용량 소자(252)의 한쪽 전극은 노드(212)과 전기적으로 접속되고, 용량 소자(252)의 다른 쪽 전극은 공통 전위가 공급되는 공통 전극과 전기적으로 접속되어 있다. 또한, 용량 소자(253)의 한쪽 전극은 노드(217)과 전기적으로 접속되고, 용량 소자(253)의 다른 쪽 전극은 공통 전위가 공급되는 공통 전극과 전기적으로 접속되어 있다.

이 예에서는, 용량 소자(252) 및 용량 소자(253)의 다른 쪽 전극에 공통 전위가 공급된다. 용량 소자(252) 및 용량 소자(253)의 다른 쪽 전극에는 고정 전위가 공급되는 것이 바람직하다. 용량 소자(252) 및 용량 소자(253)의 다른 쪽의 전극에는 Ｖ_ＤＤ나 V_SS가 공급될 수 있거나, 또는 서로 다른 전위가 공급될 수 있다.

용량 소자(252) 및 용량 소자(253)를 부가함으로써, 노드(212) 및 노드(217)가 플로팅 상태일 때에도, 노드(212) 및 노드(217)의 전위는 보다 안정되게 유지하는 것이 가능하게 된다. 따라서, 반도체 장치의 신뢰성을 더 높일 수 있다.

본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.

(실시 형태 3)

본 실시 형태에서는, 상기 실시 형태에서 설명한 분주 회로(200)와 다른 구성을 갖는 분주 회로(300)에 대해서 설명한다. 도 8의 (a)는 분주 회로(300)의 구성을 도시하는 블록도이며, FF 회로(301) 내지 FF 회로(303)가 3단 직렬로 접속되어 있다.

FF 회로(301) 내지 FF 회로(303) 각각은 클록 신호 입력부 CK, 클록 바 신호 입력부 CK바, 입력부 D, 출력부 Q 및 출력부 Q바를 포함한다. FF 회로(301)에서는, 클록 신호 입력부 CK가 단자부(311)과 전기적으로 접속되어 있다.

단자부(311)에는 특정 주파수를 갖는 클록 신호 CLK가 입력된다. 단자부(311)에 입력된 클록 신호 CLK는 클록 신호 입력부 CK를 통해 FF 회로(301)에 입력된다. 단자부(311)는 인버터(341)를 통해 클록 바 신호 입력부 CK바에 접속되어 있다. 단자부(311)에 클록 신호 CLK가 입력되면, 인버터(341)로부터 클록 신호 CLK의 반전 신호인 클록 바 신호 CLKB가 출력된다. 클록 바 신호 CLKB는 클록 바 신호 입력부 CK바를 통해 FF 회로(301)에 입력된다.

FF 회로(301)의 출력부 Q는 노드(312)를 통해 FF 회로(302)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. 또한, FF 회로(301)의 출력부 Q바는 FF 회로(301)의 입력부 D 및 FF 회로(302)의 클록 바 신호 입력부 CK바과 전기적으로 접속되어 있다.

FF 회로(302)의 출력부 Q는 노드(313)를 통해 FF 회로(303)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. 또한, FF 회로(302)의 출력부 Q바는 FF 회로(302)의 입력부 D 및 FF 회로(303)의 클록 바 신호 입력부 CK바과 전기적으로 접속되어 있다. FF 회로(303)의 출력부 Q는 단자부(314)과 전기적으로 접속되어 있다. FF 회로(303)의 출력부 Q바는 FF 회로(303)의 입력부 D과 전기적으로 접속되어 있다.

도 8의 (b)는 FF 회로(301)의 구성을 도시하는 회로도다.

도 8의 (b)에 나타내는 노드(316)는 클록 신호 입력부 CK에 상당한다. 또한, 노드(315)는 클록 바 신호 입력부 CK바에 상당한다. FF 회로(301)는 도 1의 (b)에 나타낸 FF 회로(201)와는, 인버터(221)가 생략되고 외부로부터 클록 바 신호CLKB가 입력되는 점이 상이하다. 제2 단 또는 제2 단 이후의 FF 회로에는, 전단의 FF 회로의 출력부 Q바에서 출력되는 신호를 클록 바 신호 CLKB로서 사용할 수 있다.

FF 회로(301)에는 인버터(221)가 제공되어 있지 않으므로, FF 회로(201)보다 점유 면적을 작게 할 수 있다. 즉, 분주 회로(300)는 분주 회로(200)보다 점유 면적을 작게 할 수 있다. 그 밖의 회로 구성이나 동작 방법은 FF 회로(201)와 마찬가지일 수 있기 때문에, 그 설명은 생략한다.

본 실시 형태는 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.

(실시 형태 4)

본 실시 형태에서는, 본 발명의 일 실시 형태에 다른 반도체 장치의 하나인, CPU의 구조에 대해서 설명한다.

도 11은 본 실시 형태의 CPU의 구조를 나타낸다. 도 11에 도시하는 CPU는 기판(9900) 위에 ALU(9901), ALU 제어기(9902), 명령어 디코더(9903), 인터럽트 제어기(9904), 타이밍 제어기(9905), 레지스터(9906), 레지스터 제어기(9907), 버스 인터페이스(9908), 재기입 가능한 ROM(9909) 및 ROM 인터페이스(ROM I/F)(9920)를 주로 포함한다. 또한, ROM(909) 및 ROM 인터페이스(920)는 다른 칩 위에 설치해도 좋다. 물론, 도 11에 도시하는 CPU는 그 구조를 간략화해서 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다양한 구조를 가질 수 있다.

버스 인터페이스(9908)를 통해 CPU에 입력된 명령어는 명령어 디코더(9903)에 입력되어 디코드된 후, ALU 제어기(9902), 인터럽트 제어기(9904), 레지스터 제어기(9907) 및 타이밍 제어기(9905)에 입력된다.

ALU 제어기(9902), 인터럽트 제어기(9904), 레지스터 제어기(9907) 및 타이밍 제어기(9905)는 디코드된 명령어에 기초하여 각종 제어를 행한다. 구체적으로는, ALU 제어기(9902)는 ALU(9901)의 구동을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 중에, 인터럽트 제어기(9904)는 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선 순위나 마스크 상태에 기초하여 처리한다. 레지스터 제어기(9907)는 레지스터(9906)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(9906)로부터/에 데이터를 판독/기입한다.

타이밍 제어기(9905)는 상기 실시 형태에서 설명한 구성을 갖는 분주 회로를 포함하고, ALU(9901), ALU 제어기(9902), 명령어 디코더(9903), 인터럽트 제어기(9904) 및 레지스터 제어기(9907)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어기(9905)는 기준 클록 신호 CLK1을 기초로 하여 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부(분주 회로)를 구비하며, 클록 신호 CLK2를 상기 각종 회로에 입력한다.

CPU의 구조에 상기 실시 형태에서 나타낸 분주 회로를 사용함으로써, CPU의 점유 면적을 감축시키는 것이 가능하고, 소비 전력의 감소를 행할 수 있다.

본 실시 형태에서는 CPU를 예로 들어 설명했지만, 본 발명의 분주 회로는 CPU에 한정되지 않고, 마이크로프로세서, 화상 처리 회로, 디지털 신호 프로세서(DSP), 필드 프로그래머블 게이트 에레이(FPGA) 등의 LSI에도 사용 가능하다.

본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.

(실시 형태 5)

본 실시 형태에서는, 상기 실시 형태에 설명한 FF 회로에 적용 가능한 트랜지스터의 구조 및 제작 방법에 대해서 도 12의 (a) 내지 (d), 도 13의 (a) 내지 (c), 도 14의 (a) 내지 (c) 및 도 15를 참조하여 기술하기로 한다. 트랜지스터의 예로는, OS 트랜지스터 및 채널이 형성되는 반도체 층으로서 실리콘을 이용한 트랜지스터가 포함된다.

도 12의 (a)에 도시한 바와 같이, 기판(700) 위에 절연막(701)과, 단결정의 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.

기판(700)으로서 사용할 수 있는 재료에 대한 특별한 제한은 없지만, 재료는 적어도 나중에 행해질 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 것이 필요하다. 예를 들어, 기판(700)으로서는, 퓨전(fusion) 프로세스나 플로트(float) 프로세스로 형성되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 나중에 행해지는 가열 처리의 온도가 높은 경우에는, 유리 기판으로서 왜곡점이 730℃ 이상인 유리 기판을 사용하는 것이 바람직하다.

본 실시 형태에서는, 반도체막(702)이 단결정 실리콘막인 것을 예를 들어 설명하였지만, 반도체막(702)은, 예를 들어, 비정질 반도체막, 또는 단결정 반도체막, 다결정 반도체막이나 미결정 반도체막 등의 결정성 반도체막일 수 있다. 반도체 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 들 수 있다.

이하, 트랜지스터(732)의 제작 방법에 대해서 설명한다. 구체적인 단결정 반도체막(702)의 제작 방법의 일례에 대해서 간단하게 설명한다. 우선, 단결정 반도체 기판인 본드 기판에 전계에 의해 가속되는 이온들을 포함하는 이온 빔을 주입하고, 본드 기판의 표면으로부터 일정한 깊이의 영역에 결정 구조의 무질서로 인해 국소적으로 취약화된 취화층(fragile layer)이 형성된다. 취화층이 형성되는 깊이는 이온 빔의 가속 에너지 및 이온 빔의 입사각에 의해 조절될 수 있다. 그리고, 본드 기판과 절연막(701)이 형성된 기판(700)을 이들 사이에 절연막(701)이 개재시키면서 서로 접합시킨다. 본드 기판과 기판(700)을 서로 중첩시킨 후, 본드 기판과 기판(700)의 일부에, 1 N/㎠ 이상 500 N/㎠ 이하, 바람직하게는 11 N/㎠ 이상 20 N/㎠ 이하 정도의 압력을 가하여 기판들을 서로 접합시킨다. 압력을 가하면, 그 부분부터 본드 기판과 절연막(701)의 접합이 시작되고, 최종적으로는 본드 기판과 절연막(701)이 서로 밀착되어 면 전체가 접합된다. 계속해서, 가열 처리를 행함으로써 취화층에 존재하는 미소 보이드끼리 결합되게 되어, 미소 보이드의 체적이 증대한다. 따라서, 본드 기판의 일부인 단결정 반도체막이 취화층을 따라 본드 기판으로부터 분리된다. 가열 처리는 기판(700)의 왜곡점을 초과하지 않는 온도에서 행한다. 그리고, 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써, 반도체막(702)을 형성할 수 있다.

임계치 전압을 제어하기 위해서, 반도체막(702)에 붕소, 알루미늄이나 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 또는 인이나 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가해도 좋다. 임계치 전압을 제어하기 위한 불순물 원소는 소정의 형상을 갖도록 에칭하기 전의 반도체막에 첨가하거나, 소정의 형상을 갖도록 에칭한 후의 반도체막(702)에 첨가해도 좋다. 또한, 임계치 전압을 제어하기 위한 불순물 원소는 본드 기판에 첨가해도 좋다. 또는, 임계치 전압을 대략 조정하기 위해 본드 기판에 불순물 원소를 첨가할 수 있고, 임계치 전압을 미세 조정하기 위해서는, 소정의 형상을 갖도록 에칭하기 전의 반도체막에 또는 소정의 형상을 갖도록 에칭한 후의 반도체막(702)에 불순물 원소를 첨가할 수 있다.

본 실시 형태에서는, 단결정의 반도체막을 사용하는 예에 대해서 설명하고 있지만, 본 발명은 이런 구조에만 한정되지 않음에 유념한다. 예를 들어, 절연막(701) 위에 기상 성장법을 사용해서 형성된 다결정, 미결정, 비정질의 반도체막을 사용해도 좋다. 이 반도체막을 공지된 기술에 의해 결정화해도 좋다. 공지된 결정화 방법으로서는, 레이저 빔을 사용한 레이저 결정화법, 촉매 원소를 사용하는 결정화법이 있다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합해서 사용할 수도 있다. 석영과 같은 내열성이 우수한 기판을 사용하는 경우에는, 전열로를 사용한 열 결정화 방법, 적외광을 사용한 램프 가열 결정화법, 촉매 원소를 사용하는 결정화법 및 950℃ 정도의 고온 가열법 중 임의 방법을 조합할 수 있다.

이어서, 도 12의 (b)에 도시한 바와 같이, 반도체막(702) 위에 게이트 절연막(703)을 형성한다. 이어서, 게이트 절연막(703) 위에 마스크(705)를 형성하고, 도전성을 부여하는 불순물 원소를 반도체막(702)의 일부에 첨가함으로써, 불순물 영역(704)을 형성한다.

게이트 절연막(703)은 고밀도 플라즈마 처리, 열처리 등에 의해 반도체막(702)의 표면을 산화 또는 질화함으로써 형성될 수 있다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr 또는 Xe 등의 불활성 가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용해서 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 낮은 전자 온도 및 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마에 의해 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해 반도체막의 표면이 산화 또는 질화됨으로써, 1 ㎚ 내지 20 ㎚, 바람직하게는 5 ㎚ 내지 10 ㎚의 두께를 갖는 절연막이 반도체막에 접하도록 형성될 수 있다. 예를 들어, 아산화질소(N₂O)를 Ar로 1 내지 3배(유량비) 희석하고, 10 Pa 내지 30 Pa의 압력으로 3 kW 내지 5 kW의 마이크로파(2.45 GHz) 전력을 인가해서, 반도체막(702)의 표면을 산화 또는 질화시킨다. 이런 처리에 의해, 1 ㎚ 내지 10 ㎚(바람직하게는 2 ㎚ 내지 6 ㎚)의 두께를 갖는 절연막이 형성된다. 또한, 아산화질소(N₂O) 및 실란(SiH₄)을 도입하고 10 Pa 내지 30 Pa의 압력으로 3 kW 내지 5 kW의 마이크로파(2.45 GHz) 전력을 인가해서 기상 성장법에 의해 산화질화규소막을 형성함으로써, 게이트 절연막을 형성한다. 고상(solid-phase) 반응 및 기상 성장법에 의한 반응을 조합하여, 계면 준위 밀도가 낮고 절연 내압이 우수한 게이트 절연막을 형성할 수 있다.

상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응에 의해 진행한다. 따라서, 게이트 절연막(703)과 반도체막(702)의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 반도체막(702)을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 편차를 억제할 수 있다. 또한, 반도체막이 결정성을 갖는 경우, 반도체막의 표면이 고밀도 플라즈마 처리에 의한 고상 반응에 의해 산화되어 결정립계에서만 산화가 빠르게 진행하는 것을 억제하므로; 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 게이트 절연막의 일부 또는 전부가 고밀도 플라즈마 처리에 의해 형성되는 절연막을 포함하는 트랜지스터의 특성 편차를 억제할 수 있다.

게이트 절연막(703)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해 산화 규소, 질화규소, 질화산화규소, 산화질화규소, 산화 알루미늄, 질화알루미늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈, 산화마그네슘, 산화하프늄, 하프늄 실리케이트(HfSi_xO_y(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSi_xO_y(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAl_xO_y(x>0, y>0)) 등을 포함하는 막을 사용하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.

또한, 본 명세서에서, 산화질화물은 질소보다 산소의 함유량이 많은 물질을 의미하며, 질화산화물은 산소보다 질소의 함유량이 많은 물질을 의미한다.

게이트 절연막(703)의 두께는, 예를 들어, 1 ㎚ 이상 100 ㎚ 이하, 바람직하게는 10 ㎚ 이상 50 ㎚ 이하로 할 수 있다. 본 실시 형태에서는, 플라즈마 CVD법에 의해 산화 규소를 포함하는 단층의 절연막을 게이트 절연막(703)으로서 형성한다.

계속해서, 마스크(705)를 제거한 후, 도 12의 (c)에 도시한 바와 같이, 게이트 절연막(703)의 일부를 제거하고, 불순물 영역(704)과 중첩하는 영역에 에칭 등에 의해 개구(706)를 형성한다. 그 후에, 게이트 전극(707) 및 도전막(708)을 형성한다.

개구(706)를 덮도록 도전막을 형성한 후 소정의 형상으로 가공함으로써, 게이트 전극(707) 및 도전막(708)을 형성할 수 있다. 도전막(708)은 개구(706)에서 불순물 영역(704)과 접하고 있다. 도전막은 CVD법, 스퍼터링법, 증발법, 스핀 코팅법 등을 사용하여 형성될 수 있다. 도전막으로서는, 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb), 마그네슘(Mg) 등을 사용할 수 있다. 또는, 상기 금속을 주성분으로 함유하는 합금 또는 상기 금속을 함유하는 화합물을 사용해도 좋다. 또는, 도전막은 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정 규소 등의 반도체를 사용해서 형성해도 좋다.

본 실시 형태에서는 게이트 전극(707) 및 도전막(708)을 단층의 도전막을 사용하여 형성하고 있지만, 본 실시 형태는 이런 구조에만 한정되지 않음에 유념한다. 게이트 전극(707) 및 도전막(708)은 적층된 복수의 도전막으로 형성될 수 있다.

2개의 도전막의 조합으로서, 제1 도전막에 질화 탄탈륨 또는 탄탈륨을 사용할 수 있으며, 제2 도전막에 텅스텐을 사용할 수 있다. 상기 예의 이외에, 질화 텅스텐과 텅스텐, 질화 몰리브덴과 몰리브덴, 알루미늄과 탄탈륨, 알루미늄과 티타늄 등의 조합을 들 수 있다. 텅스텐 및 질화 탄탈륨은 내열성이 높기 때문에, 2층의 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또는, 2층의 도전막의 조합으로서, 예를 들어, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 니켈 실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 텅스텐 실리사이드 등을 사용할 수 있다.

3개의 도전막을 적층하는 3층 구조를 사용하는 경우에는, 몰리브덴 막, 알루미늄 막 및 몰리브덴 막의 적층 구조를 채용하면 좋다.

또는, 게이트 전극(707) 및 도전막(708)은 산화인듐, 산화인듐과 산화주석의 혼합물, 산화인듐과 산화아연의 혼합물, 산화아연, 산화아연 알루미늄, 산질화 아연 알루미늄, 또는 산화아연 갈륨 등의 투광성 산화물 도전막일 수 있다.

또는, 마스크를 사용하지 않고, 액적 토출법을 사용해서 선택적으로 게이트 전극(707) 및 도전막(708)을 형성해도 좋다. 액적 토출법이란, 소정의 조성물을 함유하는 액적을 가는 구멍(orifice)으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.

또한, 게이트 전극(707) 및 도전막(708)은, 도전막을 형성하고 그 도전막을 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma)을 사용한 건식 에칭법을 사용하고 에칭 조건(예를 들어, 코일형 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도)을 적절히 조절하여 원하는 테이퍼 형상으로 에칭함으로써 형성될 수 있다. 또한, 테이퍼 형상의 각도 등은 마스크의 형상에 의해서도 제어될 수 있다. 에칭용 가스로서는, 염소, 염화 붕소, 염화 규소 또는 사염화 탄소등의 염소계 가스; 4불화 탄소, 불화 황 또는 불화질소 등의 불소계 가스; 또는 산소를 적절히 사용할 수 있음에 유념한다.

이어서, 도 12의 (d)에 도시한 바와 같이, 게이트 전극(707) 및 도전막(708)을 마스크로 사용하여 하나의 도전성을 부여하는 불순물 원소를 반도체막(702)에 첨가함으로써, 게이트 전극(707)과 중첩하는 채널 형성 영역(710), 채널 형성 영역(710)을 사이에 끼운 한 쌍의 불순물 영역(709) 및 불순물 영역(704)의 일부에 불순물 원소를 더 첨가시켜 얻어진 불순물 영역(711)이 반도체막(702)에 형성된다.

본 실시 형태에서는, 반도체막(702)에 p형을 부여하는 불순물 원소(예를 들어, 붕소)를 첨가하는 경우를 예로 들어 설명한다.

계속해서, 도 13의 (a)에 도시한 바와 같이, 게이트 절연막(703), 게이트 전극(707) 및 도전막(708)을 덮도록 절연막(712 및 713)을 형성한다. 구체적으로는, 절연막(712 및 713)은, 산화 규소, 질화규소, 질화산화규소, 산화질화규소, 질화알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈, 산화마그네슘 등의 무기의 절연막의 단층 또는 적층을 사용하여 형성될 수 있다. 절연막(712 및 713)은 바람직하게는 유전율이 낮은(low-k) 재료로 형성되어 전극이나 배선의 중첩에 기인하는 용량을 충분히 감소시킨다. 절연막(712 및 713)으로서, 상기 재료를 함유한 다공성 절연막을 사용할 수 있음에 유의한다. 다공성의 절연막은 치밀한 절연막보다 유전율이 낮기 때문에, 전극이나 배선에 기인하는 기생 용량을 더욱 감소시킬 수 있다.

본 실시 형태에서는, 절연막(712)으로서 산화질화규소, 절연막(713)으로서 질화산화규소를 사용하는 예를 설명한다. 또한, 본 실시 형태에서는 게이트 전극(707) 및 도전막(708) 위에 절연막(712, 713)을 형성하는 예를 설명하지만, 본 발명에서는, 게이트 전극(707) 및 도전막(708) 위에 하나의 절연막만을 형성하고 있어도 좋고, 또는 3층 이상의 복수의 절연막을 적층하고 있어도 좋다.

계속해서, 도 13의 (b)에 도시한 바와 같이, 절연막(712, 713)에 CMP(화학적 기계 연마) 또는 에칭 처리를 행함으로써, 게이트 전극(707) 및 도전막(708)의 표면을 노출시킨다. 또한, 후에 형성되는 트랜지스터(731)의 특성을 향상시키기 위해, 절연막(712, 713)의 표면은 가능한 한 평탄하게 하는 것이 바람직하다.

상술된 공정에 의해, 트랜지스터(732)를 형성할 수 있다.

계속해서, 트랜지스터(731)의 형성 방법에 대해서 설명한다. 우선, 도 13의 (c)에 도시한 바와 같이, 절연막(712) 또는 절연막(713) 위에 산화물 반도체층(716)을 형성한다.

산화물 반도체층(716)은 절연막(712, 713) 위에 형성된 산화물 반도체막을 원하는 형상으로 가공함으로써 형성될 수 있다. 구체적으로는, 산화물 반도체막 위에 포토리소그래피법이나 잉크젯법 등의 공지된 기술에 의해 원하는 패턴의 레지스트 마스크를 형성한다. 건식 에칭법이나 습식 에칭법 등의 공지된 기술에 의해 산화물 반도체막의 불필요한 부분을 선택적으로 제거한다. 이러한 방식으로, 산화물 반도체층(716)을 형성하면 좋다.

산화물 반도체막은 스퍼터링법, 증착법(evaporation method), PCVD법, PLD법, ALD법, MBE법 등에 의해 형성될 수 있다. 산화물 반도체막의 두께는 2㎚ 이상 200㎚ 이하, 바람직하게는 3㎚ 이상 50㎚ 이하, 더욱 바람직하게는 3㎚ 이상 20㎚ 이하로 한다.

산화물 반도체막을 스퍼터링법에 의해 형성하는 경우, 타깃으로서 예를 들어 In과 Zn을 포함하는 금속 산화물을 사용할 수 있다. 스퍼터링 가스로서, 희가스(전형적으로, 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 사용할 수 있다. 스퍼터링 가스로서 희가스와 산소의 혼합 가스를 사용하는 경우에는, 산소 가스의 비율을 30 체적％ 이상, 바람직하게는 50 체적％ 이상, 더욱 바람직하게는 80 체적％ 이상으로 한다. 산화물 반도체막은 얇을수록, 트랜지스터의 단채널 효과가 저감된다. 단, 산화물 반도체막이 너무 얇으면, 산화물 반도체막은 계면 산란의 영향이 상당히 강해지므로, 전계 효과 이동도의 저하가 일어날 수 있다.

또한, 산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터링에 의해, 절연막(712, 713)의 표면의 진애를 제거하는 것이 바람직하다. 역스퍼터링은, 타깃측에 전압을 인가하지 않고, 아르곤 분위기에서 기판측에 RF 전원을 사용해서 전압을 인가해서 기판 근방에 플라즈마를 형성해서 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등을 사용해도 좋다. 대안적으로, 아르곤 분위기에 산소, 아산화질소 등을 첨가한 분위기에서 행해도 좋다. 또한, 대안적으로, 아르곤 분위기에 염소, 사불화탄소 등을 첨가한 분위기에서 행해도 좋다.

산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 재료를 사용하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차(variation)를 저감시키기 위한 스테빌라이저로서, 추가적으로 갈륨(Ga)을 포함하는 것이 바람직하다. 스테빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 스테빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 스테빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다.

다른 스테빌라이저로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho),에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu) 등의 란타노이드 중 하나 또는 복수의 종이 포함될 수 있다.

산화물 반도체로서, 예를 들어, 산화인듐, 산화주석, 산화아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물(IGZO로도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물을 사용할 수 있다. 또한, 상기 산화물 반도체에 SiO₂를 포함시켜도 좋다.

또한, 여기서, 예를 들어 "In-Ga-Zn계 산화물"은 In과 Ga와 Zn을 주성분으로 포함하는 산화물을 의미하고, In과 Ga와 Zn의 비율에 대한 특별한 제한은 없다. In-Ga-Zn계 산화물은 In과 Ga와 Zn 이외의 다른 금속 원소를 포함할 수도 있다.

또한, 산화물 반도체로서, InMO₃(ZnO)_m (m>0)으로 표현되는 재료를 사용해도 좋다. 또한, M은 Sn, Zn, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 산화물 반도체로서, In₃SnO₅(ZnO)_n (n>0)으로 표현되는 재료를 사용해도 좋다.

예를 들어, In: Ga: Zn=1: 1: 1 또는 In: Ga: Zn=2: 2: 1의 원자수비(atomic ratio)의 In-Ga-Zn계 산화물, 또는 그 조성의 근방의 조성을 갖는 산화물들 중 임의의 것을 사용할 수 있다. 또는, In: Sn: Zn=1: 1: 1, In: Sn: Zn=2: 1: 3 또는 In: Sn: Zn=2: 1: 5의 원자수비의 In-Sn-Zn계 산화물, 또는 그 조성의 근방의 조성을 갖는 산화물들 중 임의의 것을 사용하면 좋다.

그러나, 상기의 재료들에 한정되지 않고, 필요로 하는 반도체 특성(예컨데, 전계 효과 이동도, 임계값 및 격차)에 따라 적절한 조성의 재료를 사용하면 된다. 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 값으로 설정하는 것이 바람직하다.

예를 들어, In-Sn-Zn계 산화물을 이용하는 경우 비교적 용이하게 높은 전계 효과 이동도가 얻어질 수 있다. 그러나,In-Ga-Zn계 산화물을 이용하는 경우에도, 벌크내 결함 밀도를 저감함으로써 전계 효과 이동도를 올릴 수 있다.

또한, 예를 들어 "In, Ga, Zn의 원자수비가 In: Ga: Zn=a: b: c (a+b+c=1)를 포함하는 산화물의 조성이, In, Ga, Zn의 원자수비가 In: Ga: Zn=A: B: C (A+B+C=1)을 포함하는 산화물의 조성의 근방에 있다"라는 표현은 a, b, c가 이하의 식, (a-A)²+(b-B)²+(c-C)²≤r²를 만족하는 것을 의미하고, r는 예를 들어 0.05일 수 있다. 이는 다른 산화물에도 적용된다.

또한, 산화물 반도체로서 In-Zn계 산화물 반도체를 사용하는 경우, In/Zn의 범위가 0.5 내지 50, 바람직하게는 1 내지 20, 더욱 바람직하게는 1.5 내지 15이도록 원자수비를 설정한다. Zn의 원자수비를 바람직한 상기 범위로 하면, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수비가 In: Zn: O=X: Y: Z일 때, Z>1.5X+Y의 관계가 만족된다.

본 실시 형태에서는, In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 금속 산화물 타깃을 사용한 스퍼터링법에 의해 얻어지는, 두께 30㎚의 In-Ga-Zn계 산화물 반도체 박막을 산화물 반도체막으로서 사용한다. 상기 타깃으로서, 예를 들어 원자수비가 In: Ga: Zn=1: 1: 0.5, In: Ga: Zn=1: 1: 1 또는 In: Ga: Zn=1: 1: 2인 타깃을 사용할 수 있다. 또한, 산화물 반도체를 형성하기 위해 사용되는 금속 산화물 타깃의 상대밀도는 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 100％ 미만이다. 상대밀도가 높은 타깃을 사용함으로써, 치밀한(dense) 산화물 반도체막을 형성할 수 있다. In-Ga-Zn계 산화물은 IGZO라 칭할 수 있다.

산화물 반도체막으로서 In-Sn-Zn계 산화물의 박막을 사용하는 경우에는, In-Sn-Zn계 산화물을 스퍼터링법으로 형성하기 위한 타깃은 In: Sn: Zn이 원자수비로 1: 2: 2, 2: 1: 3, 1: 1: 1 또는 20: 45: 35 등의 조성비를 가질 수 있다.

또한, In(인듐) 및 Zn(아연)을 포함하는 타깃을 사용해서 산화물 반도체막을 형성하는 경우, 타깃의 원자수비는 In/Zn이 0.5 이상 50 이하, 바람직하게는 1 이상 20 이하, 더욱 바람직하게는 1.5 이상 15 이하이다. Zn의 비율을 상기 범위 내에 유지함으로써, 전계 효과 이동도의 향상을 실현할 수 있다.

본 실시 형태에서는, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 성막실 내의 잔류 수분을 제거하고, 수소 및 물이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용해서 산화물 반도체막을 형성한다. 스퍼터링 가스는 고순도화된 가스를 사용하는 것이 바람직하다. 예를 들어, 스퍼터링 가스로서 아르곤을 사용하는 경우에는, 순도 9N, 노점 -121도, 함유 H₂O량 0.1ppb 이하, 함유 H₂양 0.5ppb 이하가 바람직하다. 스퍼터링 가스로서 산소를 사용하는 경우에는, 순도 8N, 노점 -112도, 함유 H₂O량 1ppb 이하, 함유 H₂양 1ppb 이하가 바람직하다.

산화물 반도체막은 화학양론비에 대해 산소량을 과잉으로 포함하면 바람직하다. 산소량을 화학양론비에 비해 과잉으로 함으로써, 산화물 반도체의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.

성막 시에, 기판 온도를 100도 이상 600도 이하, 바람직하게는 200도 이상 400도 이하로 해도 좋다. 기판을 가열하는 상태에서 산화물 반도체막을 형성함으로써, 형성된 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 성막실 내의 잔류 수분을 제거하기 위해, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오(cryopump) 펌프, 이온 펌프, 또는 티타늄 서블리메이션(sublimation) 펌프를 사용하는 것이 바람직하다. 배기 수단으로서는, 터보 펌프에 콜드 트랩을 제공한 것이어도 좋다. 크라이오 펌프를 사용해서 성막실 내의 가스를 배기하면, 예를 들어 수소 원자, 물(H₂O) 등의 수소 원자를 포함하는 화합물(보다 바람직하게는, 탄소 원자를 포함하는 화합물도) 등이 제거됨으로써, 성막실에서 형성된 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.

성막 조건의 일례는 다음과 같다. 기판과 타깃 사이의 거리를 100mm, 압력 0.6Pa, DC 전원의 전력 0.5kW, 스퍼터링 가스로서 산소(산소 유량 비율 100％)를 사용한다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막 시에 발생하는 진애를 경감할 수 있고, 막 두께를 균일하게 할 수 있으므로 바람직하다.

또한, 스퍼터링 장치의 성막실의 누설 레이트를 1×10^-10Pa·m³/초 이하로 설정하면, 스퍼터링에 의해 성막되고 있는 산화물 반도체막에의, 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 흡착형의 진공 펌프를 사용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.

타깃의 순도를, 99.99％ 이상으로 설정하면, 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 수소화물 등을 저감할 수 있다. 또한, 당해 타깃을 사용하면, 산화물 반도체막에서, 리튬, 나트륨, 또는 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.

또한, 산화물 반도체막에 수소, 수산기 및 물이 가능한 한 포함되지 않도록 하기 위해서, 성막의 사전 처리로서, 스퍼터링 장치의 예비 가열실에서 절연막(712, 713)이 형성된 기판(700)을 예비 가열함으로써, 기판(700)에 흡착된 물 또는 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 예비 가열의 온도는 100도 이상 400도 이하, 바람직하게는 150도 이상 300도 이하이다. 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열 처리는 생략할 수도 있다. 이 예비 가열은, 게이트 절연막(721)의 형성 전에, 도전막(719, 720)이 형성된 기판(700)에도 마찬가지로 행해질 수 있다.

또한, 산화물 반도체층(716)을 형성하기 위한 에칭은 건식 에칭, 습식 에칭, 또는 건식 에칭 및 습식 에칭 양쪽을 사용해도 좋다. 건식 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl₂), 삼염화붕소(BCl₃), 사염화규소(SiCl₄), 또는 사염화 탄소(CCl₄) 등)이 사용되는 것이 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 4불화탄소(CF₄), 6불화황(SF₆), 3불화질소(NF₃), 또는 트리플루오로메탄(CHF₃) 등), 취화수소(HBr),산소(O₂), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스들 중 임의의 것 등을 사용할 수 있다.

건식 에칭법으로서는, 반응성 이온 에칭(RIE: Reactive Ion Etching)법을 사용할 수 있다. 또한, 플라즈마 생성을 위해, 용량 결합형 플라즈마(CCP: capacitively coupled plasma)법, 유도 결합형 플라즈마(ICP: inductively coupled plasma)법, 전자 이온가속기 공명(ECR: Electron Cyclotron Resonance) 플라즈마법, 헬리콘파 플라즈마(HWP: Helicon Wave Plasma)법, 마이크로파 여기 표면파 플라즈마(SWP: Surface Wave Plasma)법 등을 사용할 수 있다. 에칭으로서 건식 에칭법을 행하는 경우에는, 막이 원하는 형상으로 에칭될 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.

습식 에칭에 사용하는 에칭액(etchant)으로서, 인산과 아세트산과 질산을 섞은 용액, 또는 시트르산이나 옥살산 등의 유기산을 사용할 수 있다. 본 실시 형태에서는, ITO-07N (KANTO CHEMICAL CO., INC. 제조)을 사용한다.

산화물 반도체층(716)을 형성하기 위해 사용되는 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않으므로, 제조 비용을 저감할 수 있다.

또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터링을 행하고, 산화물 반도체층(716) 및 절연막(712, 713)의 표면 위에 남겨진 레지스트 잔사 등을 제거하는 것이 바람직하다.

스퍼터링 등에 의해 형성된 산화물 반도체막은 어떤 경우에는 불순물로서의 물 또는 수소(수산기를 포함함)를 다량으로 포함한다. 물 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에서 불순물로서 기능한다. 따라서, 본 발명의 일 형태에서는, 산화물 반도체막 내의 물 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해서, 산화물 반도체층(716)에 대하여 감압 분위기, 질소나 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용하여 측정했을 경우의 수분량이 20ppm(노점 환산으로 -55도) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하임) 분위기에서 가열 처리를 실시한다.

산화물 반도체층(716)에 가열 처리를 실시함으로써, 산화물 반도체층(716) 중의 물 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만의 온도에서 가열 처리를 행하면 좋다. 예를 들어, 가열 처리는 500℃에서, 대략 3분간 이상 6분간 이하 정도에서 행하면 된다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있으므로, 기판으로 유리 기판을 사용한 경우에도, 유리 기판의 왜곡점을 초과하는 온도에서도 처리를 행할 수 있다.

본 실시 형태에서는, 가열 처리 장치 중 하나인 전기로를 사용한다.

또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용해서 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.

가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입되는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도는 바람직하게는 6N(99.9999％) 이상, 보다 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도를 바람직하게는 1ppm 이하, 보다 바람직하게는 0.1ppm 이하)이다.

이상의 공정에 의해, 산화물 반도체층(716) 중의 수소의 농도를 저감하고, 산화물 반도체층(716)을 고순도화할 수 있다.

산화물 반도체층(716)을 형성한 후, 이온 주입법에 의해 산화물 반도체층에 산소를 도입해도 좋다. 또한, 산소의 도입은 플라즈마 도핑법에 의해 행해도 좋다. 구체적으로는, 고주파(RF)을 사용해서 산소를 플라즈마화하고, 산소 라디칼 및/또는 산소 이온을 산화물 반도체층(716)에 도입한다. 이때, 산화물 반도체층(716)이 형성되는 기판에 바이어스를 인가하면 바람직하다. 기판에 인가되는 바이어스를 크게 함으로써, 보다 깊이까지 산소를 도입할 수 있다.

플라즈마 도핑법에 의해 산화물 반도체층(716)에 도입되는 산소(산소 라디칼, 산소 원자, 및／또는 산소 이온)는 산소를 포함하는 가스를 사용해서 플라즈마 발생 장치로부터 공급되어도 좋고, 또는 오존 발생 장치로부터 공급되어도 좋다.

산화물 반도체층(716)에 산소를 도입한 후, 가열 처리(바람직하게는 200도 이상 600도 이하, 예를 들어 250도 이상 550도 이하)를 행해도 좋다. 예를 들어, 질소 분위기에서 450도에서 1시간의 가열 처리를 행한다. 상기 분위기는 물, 수소 등을 포함하지 않는 것이 바람직하다.

산화물 반도체층(716)에의 산소의 도입 및 가열 처리에 의해, 불순물의 배제 공정과 동시에 감소되는 산화물 반도체의 주성분 중 하나인 산소를 공급하는 것이 가능하므로, 산화물 반도체층(716)을 i형(진성)화할 수 있다.

산화물 반도체는 단결정이어도 좋고 또는 비단결정이어도 좋다. 후자의 경우, 산화물 반도체는 아몰퍼스(amorphous)이어도 좋고, 다결정이어도 좋다. 또한, 산화물 반도체는, 결정성을 갖는 부분을 포함하는 아몰퍼스 구조 또는 비-아몰퍼스 구조이어도 좋다.

아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있으므로, 산화물 반도체를 사용해서 트랜지스터를 제작할 때, 계면 산란을 저감할 수 있고, 비교적 높은 전계 효과 이동도를 비교적 용이하게 얻을 수 있다.

결정성을 갖는 산화물 반도체에서는, 벌크내 결함을 더욱 저감할 수 있고, 산화물 반도체의 표면의 평탄성을 높이면, 아몰퍼스 상태의 산화물 반도체보다 높은 전계 효과 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는, 산화물 반도체는 평균면 조도(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성되면 좋다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)을 사용하여 측정 가능하다.

산화물 반도체층(716)에, 결정성을 갖는 산화물 반도체를 사용하는 경우에는, 산화물 반도체층(716)과 접하는 절연막(713)은 산화물 반도체의 결정이 성장하기 쉽도록 충분한 평탄성을 갖는 것이 바람직하다. 또한, 절연막(713)과 산화물 반도체층(716) 사이에, 충분한 평탄성을 갖는 절연막을 설치해도 좋다.

결정성을 갖는 산화물 반도체로서는, a-b면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖는, c축 배향(alignment)을 갖는 결정을 포함하는 산화물 반도체(CAAC-OS(c-axis aligned crystalline oxide semiconductor)라고도 말함)를 사용하는 것이 바람직하다. 결정에서, c축을 따라 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열되고, a-b면에서는 a축 또는 b축의 방향이 다르다(결정은 c축을 중심으로 회전한다).

광의로, CAAC-OS는, a-b면에 수직인 방향으로부터 보아 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, c-축 방향에 수직인 방향으로부터 보아 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 비-단결정을 의미한다.

CAAC-OS는 단결정이 아니지만, 비정질(amorphous) 부분만으로 구성되어 있는 것은 아니다. CAAC-OS는 결정화된 부분(결정 부분)을 포함하더라도, 1개의 결정 부분과 다른 결정 부분 간의 경계가 명확하지 않은 것도 있다.

CAAC-OS를 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC-OS에 포함되는 결정 부분들의 c-축은 하나의 방향(예를 들어, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직인 방향)으로 정렬될 수 있다. 또는, CAAC-OS에 포함되는 개개의 결정 부분의 a-b면의 법선은 하나의 방향(예를 들어, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직인 방향)으로 정렬될 수 있다.

CAAC-OS는 그 조성 등에 따라 도체 또는 절연체가 될 수 있다. CAAC-OS는 그 조성 등에 따라 가시광을 투과시키거나 또는 투과시키지 않는다.

이러한 CAAC-OS의 예는, 막 형상으로 형성되어, 막 표면 또는 지지 기판의 면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열을 갖고, 막 단면을 관찰하면 금속 원자가 층상으로 배열되거나 또는 금속 원자 및 산소 원자(또는 질소 원자)가 층상으로 배열되어 있는 산화물을 들 수 있다.

CAAC-OS의 결정 구조의 일례에 대해 도 18의 (a)-(e), 도 19의 (a)-(c) 및 도 20의 (a)-(c)를 참조하여 상세하게 설명한다. 다르게 지적되지 않는 한, 도 18의 (a)-(e), 도 19의 (a)-(c) 및 도 20의 (a)-(c)에서, 수직 방향은 c-축 방향에 대응되고, c-축 방향과 직교하는 면이 a-b면에 대응된다. 간단히 '상반부' 및 '하반부'라는 표현을 사용하면, 이들은 a-b면 위의 상반부와 a-b면 아래의 하반부를 말한다(a-b면에 대한 상반부 및 하반부). 또한, 도 18의 (a)-(e)에서, 원으로 둘러싸인 O는 4 배위(tetracoordinate)의 O 원자를 나타내고, 이중 원에 의해 둘러싸인 O는 3 배위(tricoordinate)의 O 원자를 나타낸다.

도 18의 (a)는 1개의 6 배위의 In 원자와, In 원자에 근접한 6개의 4 배위의 산소 원자(이하 4 배위의 O라 함)를 포함하는 구조를 나타낸다. 여기서는, 1개의 금속 원자와, 여기에 대하여 근접한 산소 원자를 포함하는 구조를 소그룹이라 칭한다. 도 18의 (a)의 구조는 실제로 팔면체 구조이지만, 간단화를 위하여 평면 구조로 나타내고 있다. 또한, 도 18의 (a)의 상반부 및 하반부에는 각각 3개의 4 배위의 O 원자가 존재한다. 도 18의 (a)에 나타내는 소그룹에서, 전하는 0이다.

도 18의 (b)는 1개의 5 배위의 Ga 원자와, Ga 원자에 근접한 3개의 3 배위의 산소 원자(이하 3 배위의 O라 함), 및 Ga 원자에 근접한 2개의 4 배위의 O를 포함하는 구조를 나타낸다. 3 배위의 O 원자는 모두 a-b면에 존재한다. 도 18의 (b)의 상반부 및 하반부에는 각각 1개의 4 배위의 O 원자가 존재한다. In 원자도 5개의 리간드(ligands)를 가질 수 있으므로, 도 18의 (b)에 나타내는 구조를 가질 수 있다. 도 18의 (b)에 나타내는 소그룹에서, 전하는 0이다.

도 18의 (c)는 1개의 4 배위의 Zn 원자와, Zn 원자에 근접한 4개의 4 배위의 O 원자를 포함하는 구조를 나타낸다. 도 18의 (c)에서, 상반부에는 1개의 4 배위의 O 원자가 존재하고, 하반부에는 3개의 4 배위의 O 원자가 존재한다. 또는, 도 18의 (c)의 상반부에 3개의 4 배위의 O 원자가 존재하고, 하반부에는 1개의 4 배위의 O 원자가 존재할 수 있다. 도 18의 (c)에 나타내는 소그룹에서, 전하는 0이다.

도 18의 (d)는 1개의 6 배위의 Sn 원자와, Sn 원자에 근접한 6개의 4 배위의 O 원자를 포함하는 구조를 나타낸다. 도 18의 (d)에서, 상반부 및 하반부에는 각각 3개의 4 배위의 O 원자가 존재한다. 도 18의 (d)에 나타내는 소그룹에서, 전하는 +1이다.

도 18의 (e)는 2개의 Zn 원자를 포함하는 소그룹을 나타낸다. 도 18의 (e)에서, 상반부 및 하반부에는 각각 1개의 4 배위의 O 원자가 존재한다. 도 18의 (e)에 나타내는 소그룹에서, 전하는 -1이다.

여기서는, 복수의 소그룹이 중간 그룹을 형성하고, 복수의 중간 그룹이 대그룹(유닛 셀이라고도 함)을 형성한다.

이제, 소그룹 간의 결합 규칙에 대해서 설명한다. 도 18의 (a)에 나타내는 6 배위의 In 원자에 대한 상반부의 3개의 O 원자는 각각 하측 방향으로 3개의 근접In 원자를 갖고, 하반부의 3개의 O 원자는 각각 상측 방향으로 3개의 근접 In 원자를 갖는다. 도 18의 (b)에 나타내는 5 배위의 Ga 원자에 대한 상반부의 1개의 O 원자는 하측 방향으로 1개의 근접 Ga 원자를 갖고, 하반부의 1개의 O 원자는 상측 방향으로 1개의 근접 Ga 원자를 갖는다. 도 18의 (c)에 나타내는 4 배위의 Zn 원자에 대한 상반부의 1개의 O 원자는 하측 방향으로 1개의 근접 Zn 원자를 갖고, 하반부의 3개의 O 원자는 상측 방향으로 각각 3개의 근접 Zn 원자를 갖는다. 이와 같이, 금속 원자의 상측 방향의 4 배위의 O 원자의 수와, 4 배위의 O 원자들 각각의 하측 방향에 있는 근접 금속 원자의 수는 동등하다. 마찬가지로 금속 원자의 하측 방향의 4 배위의 O 원자의 수와, 4 배위의 O 원자들 각각의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. 4 배위의 O 원자는 4 배위이므로, O 원자의 하측 방향에 있는 근접 금속 원자의 수와, O 원자의 상측 방향에 있는 근접 금속 원자의 수의 합은 4이다. 따라서, 금속 원자의 상측 방향에 있는 4 배위의 O 원자의 수와, 다른 금속 원자의 하측 방향에 있는 4 배위의 O 원자의 수의 합이 4일 때, 금속 원자를 포함하는 2종의 소그룹은 결합될 수 있다. 그 이유를 이하에 설명한다. 예를 들어, 6 배위의 금속 원자(In 또는 Sn)가 하반부의 3개의 4 배위의 O 원자를 통해 결합되는 경우, 5 배위의 금속 원자(Ga 또는 In) 또는 4 배위의 금속 원자(Zn)에 결합되게 된다.

배위수가 4, 5 또는 6인 금속 원자는 c-축 방향에서 4 배위의 O 원자를 통해 다른 금속 원자에 결합된다. 이외에도, 층 구조의 합계 전하가 0으로 되도록 복수의 소그룹을 결합함으로써 다른 방식으로 중간 그룹이 형성될 수 있다.

도 19의 (a)는 In-Sn-Zn계 산화물의 층 구조에 포함되는 중간 그룹의 모델도를 나타낸다. 도 19의 (b)는 3개의 중간 그룹을 포함하는 대그룹을 나타낸다. 또한, 도 19의 (c)는 도 19의 (b)의 층 구조를 c-축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.

도 19의 (a)에서는, 간단화를 위하여 3 배위의 O는 생략하고, 4 배위의 O는 원으로 나타내는데, 원 안의 수는 4 배위의 O 원자의 수를 나타낸다. 예를 들어, Sn 원자에 대한 상반부 및 하반부에 각각 3개의 4 배위의 O 원자가 존재하는 상태는 원으로 된 3으로 나타내고 있다. 마찬가지로, 도 19의 (a)에서, In 원자에 대한 상반부 및 하반부에 각각 1개의 4 배위의 O 원자가 존재하는 것은 원으로 된 1로서 나타내고 있다. 또한, 도 19의 (a)는, 하반부에는 1개의 4 배위의 O 원자와 상반부에는 3개의 4 배위의 O 원자에 근접한 Zn 원자와, 상반부에는 1개의 4 배위의 O 원자와 하반부에는 3개의 4 배위의 O 원자에 근접한 Zn 원자를 나타내고 있다.

도 19의 (a)에서, In-Sn-Zn계 산화물의 층 구조에 포함되는 중간 그룹에서, 위에서부터 순차적으로, 3개의 4 배위의 O 원자가 상반부 및 하반부 각각에 근접한 Sn 원자가, 1개의 4 배위의 O 원자가 상반부 및 하반부 각각에 근접한 In 원자에 결합하고, 그 In 원자가, 상반부에 3개의 4 배위의 O 원자에 근접한 Zn 원자에 결합하고, 그 Zn 원자가, Zn 원자에 대한 하반부의 1개의 4 배위의 O 원자를 통해 상반부 및 하반부 각각에 3개의 4 배위의 O 원자에 근접한 In 원자에 결합하고, 그 In 원자가, 상반부에 1개의 4 배위의 O 원자에 근접하고 Zn 원자 2개를 포함하는 소그룹에 결합하고, 이 소그룹이, 소그룹에 대한 하반부의 1개의 4 배위의 O 원자를 통해 상반부 및 하반부 각각에 3개의 4 배위의 O 원자에 근접한 Sn 원자에 결합된다. 이 중간 그룹이 복수 결합해서, 대그룹을 형성한다.

여기서, 3 배위의 O 원자 및 4 배위의 O 원자의 경우, 결합 1개당의 전하는 각각 -0.667 및 -0.5라고 생각할 수 있다. 예를 들어, In 원자 (6 배위 또는 5 배위)의 전하, Zn 원자 (4 배위)의 전하, Sn 원자 (5 배위 또는 6 배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn 원자를 포함하는 소그룹의 전하는 +1이다. 그로 인해, Sn 원자를 포함하는 층 구조를 형성하기 위해서는, +1을 상쇄하는 -1의 전하가 필요해진다. 전하 -1을 갖는 구조로서, 도 18의 (e)에 도시한 바와 같이, 2개의 Zn 원자를 포함하는 소그룹을 들 수 있다. 예를 들어, 2개의 Zn 원자를 포함하는 하나의 소그룹에 의해, Sn 원자를 포함하는 하나의 소그룹의 전하가 상쇄될 수 있기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.

도 19의 (b)에 나타낸 대그룹이 반복되면, In-Sn-Zn계 산화물의 결정(In₂SnZn₃O₈)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계 산화물의 층 구조는 In₂SnZn₂O₇(ZnO)_m (m은 0 또는 자연수)로 하는 조성식으로 나타낼 수 있다.

또한 상술된 법칙은 이하의 산화물에도 적용된다. In-Sn-Ga-Zn계 산화물 등의 4원계 금속의 산화물; In-Ga-Zn계 산화물(IGZO로도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물 등의 3원계 금속의 산화물; In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, 또는 In-Ga계 산화물 등의 2원계 금속의 산화물; In계 산화물, Sn계 산화물, 또는 Zn계 산화물 등의 일원계 금속의 산화물 등.

예를 들어, 도 20의 (a)는 In-Ga-Zn계 산화물의 층 구조에 포함되는 중간 그룹의 모델도를 나타낸다.

도 20의 (a)에서 In-Ga-Zn계 산화물의 층 구조에 포함되는 중간 그룹에서, 위에서부터 순차적으로, 상반부 및 하반부 각각에 3개의 4 배위의 O 원자에 근접한 In 원자가, 상반부에 하나의 4 배위의 O 원자에 근접한 Zn 원자에 결합하고, 그 Zn 원자가, Zn 원자에 대한 하반부의 3개의 4 배위의 O 원자를 통해 상반부 및 하반부 각각에 하나의 4 배위의 O 원자에 근접한 Ga 원자에 결합하고, 그 Ga 원자가, Ga 원자에 대한 하반부의 1개의 4 배위의 O 원자를 통해 상반부 및 하반부 각각에 3개의 4 배위의 O 원자에 근접한 In 원자에 결합된다. 이 중간 그룹이 복수 결합해서, 대그룹을 형성한다.

도 20의 (b)는 3개의 중간 그룹을 포함하는 대그룹을 나타낸다. 또한, 도 20의 (c)는 도 20의 (b)의 층 구조를 c-축 방향으로부터 관찰한 경우의 원자 배열을 나타내고 있다.

여기서, In 원자(6 배위 또는 5 배위)의 전하, Zn 원자(4 배위)의 전하, Ga 원자(5 배위)의 전하는 각각 +3, +2, +3이기 때문에, In 원자, Zn 원자 및 Ga 원자 중 어느 하나를 포함하는 소그룹의 전하는 0이 된다. 그로 인해, 이들의 소그룹의 조합을 갖는 중간 그룹의 합계 전하는 항상 0이 된다.

In-Ga-Zn계 산화물의 층 구조를 형성하기 위해, 도 20의 (a)에 나타낸 중간 그룹뿐만 아니라, In 원자, Ga 원자, Zn 원자의 배열이 도 20의 (a)의 그것과 다른 중간 그룹도 사용하여 대그룹을 형성할 수 있다.

도 20의 (b)에 나타낸 대그룹이 반복되면, In-Ga-Zn계 산화물의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn계 산화물의 층 구조는 InGaO₃(ZnO)_n (n은 자연수)로 하는 조성식으로 나타낼 수 있다.

n=1(InGaZnO₄)의 경우에는, 예를 들어 도 21의 (a)에 나타내는 결정 구조를 얻을 수 있다. 또한, 도 21의 (a)에 나타내는 결정 구조에서, 도 18의 (b)에서 설명한 바와 같이, Ga 원자 및 In 원자는 각각 5개의 리간드를 가지므로, Ga가 In으로 치환된 구조를 얻을 수 있다.

n=2(InGaZn₂O₅)의 경우에는, 예를 들어 도 21의 (b)에 나타내는 결정 구조를 얻을 수 있다. 또한, 도 21의 (b)에 나타내는 결정 구조에서, 도 18의 (b)에서 설명한 바와 같이, Ga 원자 및 In 원자는 각각 5개의 리간드를 가지므로, Ga가 In으로 치환된 구조를 얻을 수 있다.

계속해서, 도 14의 (a)에 도시한 바와 같이, 게이트 전극(707) 및 산화물 반도체층(716)과 접하는 도전막(719)과, 도전막(708) 및 산화물 반도체층(716)과 접하는 도전막(720)을 형성한다. 도전막(719, 720)은 소스 전극 또는 드레인 전극으로서 기능한다.

구체적으로는, 도전막(719, 720)은, 게이트 전극(707) 및 도전막(708)을 덮도록 스퍼터링법이나 진공 증착법에 의해 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공하는 방식으로 형성될 수 있다.

도전막(719, 720)으로서 기능하는 도전막으로서, 이하의 재료들 중 임의의 것이 사용될 수 있다. 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 및 마그네슘으로부터 선택된 원소; 상술한 원소들 중 임의의 것을 성분으로 포함하는 합금; 상술한 원소들 중 임의의 것을 조합하여 포함하는 합금막 등. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈륨, 티타늄, 몰리브덴, 또는 텅스텐 등의 고융점(refractory) 금속막을 적층시킨 구성도 채용될 수 있다. 알루미늄 또는 구리는 내열성이나 부식성의 문제를 피하기 위해, 고융점 금속 재료와 조합해서 사용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.

또한, 도전막(719, 720)으로서 기능하는 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수도 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 티타늄막과, 알루미늄막과, 티타늄막이 이 순서대로 적층되는 3층 구조 등을 들 수 있다. Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 및 Mo는 산화막과의 밀착성이 높다. 따라서, 도전막(719, 720)에 대해, 하층에 Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 또는 Mo를 포함하는 도전막을 사용하고 상층에 Cu를 포함하는 도전막을 사용하는 층 구조를 채용하여, 산화막인 절연막과, 도전막(719, 720) 간의 밀착성을 높일 수 있다.

도전막(719, 720)으로서 기능하는 도전막으로서는, 도전성의 금속 산화물을 사용할 수 있다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐 및 산화주석 혼합물, 산화인듐 및 산화아연 혼합물, 또는 실리콘 또는 산화 실리콘을 포함하는 금속 산화물 재료를 사용할 수 있다.

도전막 형성 후에 가열 처리를 행하는 경우에는, 가열 처리에 견디기에 충분한 내열성을 도전막에 갖게 하는 것이 바람직하다.

또한, 도전막의 에칭 시에, 산화물 반도체층(716)이 가능한 한 제거되지 않도록 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체층(716)의 노출된 부분이 일부 에칭되어 홈부(오목부)가 형성되는 경우도 있다.

본 실시 형태에서는, 도전막에 티타늄막을 사용한다. 그로 인해, 암모니아와 과산화수소수를 포함하는 용액(암모니아 과산화수소 혼합물을 사용하여, 선택적으로 도전막을 습식 에칭할 수 있다. 구체적으로는, 31중량％의 과산화수소수와, 28중량％의 암모니아수와 물을 체적비 5: 2: 2로 혼합한 용액을 사용한다. 또는, 염소(Cl₂), 염화 붕소(BCl₃) 등을 포함하는 가스를 사용하여 도전막을 건식 에칭해도 좋다.

또한, 포토리소그래피 공정에서 포토마스크 및 공정의 개수를 삭감하기 위해서, 다단계의 강도를 갖도록 광이 투과한 다계조 마스크에 의해 형성된 레지스트 마스크를 사용해서 에칭 공정을 행해도 좋다. 다계조 마스크를 사용해서 형성한 레지스트 마스크는 복수의 두께를 갖고, 에칭을 행함으로써 형상을 변형할 수 있기 때문에, 레지스트 마스크는 막을 다른 패턴으로 가공하는 복수의 에칭 공정에 사용될 수 있다. 따라서, 1매의 다계조 마스크에 의해, 적어도 2종류의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크 개수를 삭감할 수 있고, 대응하는 포토리소그래피 공정의 개수도 삭감할 수 있으므로, 공정의 간략화가 가능하게 된다.

또한, 산화물 반도체층(716)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(719, 720)의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치할 수도 있다. 산화물 도전막의 재료로서는, 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전막으로서, 산화아연, 산화아연 알루미늄, 산질화 아연 알루미늄, 산화아연 갈륨 등을 사용할 수 있다.

예를 들어, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 에칭 가공과, 도전막(719, 720)을 형성하기 위한 에칭 가공을 일괄적으로 행하도록 해도 좋다.

소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 산화물 반도체층(716)과 도전막(719, 720) 사이의 저항을 낮게 할 수 있으므로, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 트랜지스터의 내압을 높일 수 있다.

계속해서, N₂O, N₂, 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하도록 해도 좋다. 이 플라즈마 처리에 의해, 노출된 산화물 반도체층의 표면에 부착된 물 등을 제거한다. 산소와 아르곤의 혼합 가스를 사용해서 플라즈마 처리를 행해도 좋다.

플라즈마 처리 후, 도 14의 (b)에 도시한 바와 같이, 도전막(719, 720)과, 산화물 반도체층(716)을 덮도록 게이트 절연막(721)을 형성한다. 그리고, 게이트 절연막(721) 위에 산화물 반도체층(716)과 중첩되도록 게이트 전극(722)을 형성한다.

게이트 절연막(721)은 게이트 절연막(703)과 마찬가지의 재료 및 적층 구조를 사용해서 형성하는 것이 가능하다. 또한, 게이트 절연막(721)은 물이나, 수소 등의 불순물을 최대한 포함하지 않는 것이 바람직하고, 게이트 절연막(721)은 단층의 절연막 또는 적층된 복수의 절연막을 사용하여 형성될 수 있다. 게이트 절연막(721)에 수소가 포함되면, 수소가 산화물 반도체층(716)에 침입하거나, 또는 수소에 의해 산화물 반도체층(716) 중의 산소가 인발되어(extracted), 산화물 반도체층(716)이 낮은 저항(n형 도전성)을 갖게 되므로, 기생 채널이 형성될 수 있다.

따라서, 가능한 한 수소를 포함하지 않는 게이트 절연막(721)을 형성하기 위해 성막 방법에 수소를 사용하지 않는 것이 중요하다. 또한, 게이트 절연막(721)은 다음의 이유로 산소 과잉 영역을 포함하는 것이 바람직하다. 게이트 절연막(721)이 산소 과잉 영역을 포함하면, 산화물 반도체층(716)으로부터 게이트 절연막(721)으로의 산소의 이동을 방지할 수 있고, 게이트 절연막(721)으로부터 산화물 반도체층(716)으로의 산소의 공급을 행할 수 있다.

게이트 절연막(721)은, 알칼리 금속, 수소 및 산소에 대한 배리어성이 높은 재료를 사용하여 형성될 수 있다. 게이트 절연막(721)은, 산소 과잉 영역을 포함하는 절연막과 배리어성이 높은 절연막을 적층함으로써 형성될 수 있다. 배리어성이 높은 절연막으로서는, 예를 들어 질화규소막, 질화산화규소막, 질화알루미늄 막, 산화알루미늄막, 산화질화 알루미늄막, 질화산화 알루미늄막 등을 사용할 수 있다. 게이트 절연막(721)이, 산소 과잉 영역을 포함하는 절연막과 배리어성이 높은 절연막을 적층함으로써 형성되는 경우, 산소 과잉 영역을 포함하는 절연막을 산화물 반도체층(716)에 접해서 형성하면 좋다.

배리어성이 높은 절연막을 사용하며, 산화물 반도체층(716) 내, 산화물 반도체층(716)과 절연막의 계면, 및 그 근방으로의 불순물의 침입을 방지할 수 있고, 산화물 반도체층(716)으로부터의 산소 탈리를 방지할 수 있다.

본 실시 형태에서는, 게이트 절연막(721)은, 스퍼터링법에 의해 형성된 200㎚ 두께의 산화 규소막 위에, 스퍼터링법에 의해 형성된 100㎚ 두께의 질화규소막을 적층시킨 구조를 갖는다. 성막 시의 기판 온도는 실온 이상 300도 이하로 하면 좋고, 본 실시 형태에서는 100도로 한다.

게이트 절연막(721)을 형성한 후에, 가열 처리를 실시해도 된다. 가열 처리는 질소 분위기, 초-건조 공기, 또는 희가스(예를 들면, 아르곤, 헬륨)의 분위기에서, 바람직하게는 200도 이상 400도 이하, 예를 들어 250도 이상 350도 이하의 온도에서 행한다. 상기 가스 내의 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시 형태에서는, 예를 들어, 질소 분위기에서 250도, 1시간의 가열 처리를 행한다. 또는, 도전막(719, 720)을 형성하기 전에, 물 또는 수소를 저감시키기 위해 산화물 반도체층에 대해 행해진 가열 처리와 마찬가지로, 고온 단시간의 RTA 처리를 행해도 좋다. 산소를 포함하는 게이트 절연막(721)이 설치된 후에 가열 처리가 실시됨으로써, 산화물 반도체층(716)에 대해 행해진 이전의 가열 처리에 의해, 산화물 반도체층(716)에 산소 결손이 발생하는 경우에도, 게이트 절연막(721)으로부터 산화물 반도체층(716)으로 산소가 공급된다.

산화물 반도체층(716)에 산소를 공급함으로써, 산화물 반도체층(716)에서, 도너가 되는 산소 결손을 저감하고, 화학양론적 조성비를 만족하는 것이 가능하다. 그 결과, 산화물 반도체층(716)을 실질적으로 i형으로 할 수 있고, 산소 결손에 의한 트랜지스터의 전기 특성의 편차를 경감할 수 있으므로, 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은 게이트 절연막(721)의 형성 후이라면 특별히 한정되지 않는다. 이 가열 처리가 수지막 형성 시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리 등의 다른 공정과 겸하게 되면, 공정수를 증가시키지 않고, 산화물 반도체층(716)을 실질적으로 i형으로 할 수 있다.

또한, 산소 분위기에서 산화물 반도체층(716)에 가열 처리를 실시함으로써, 산화물 반도체에 산소를 첨가하여, 산화물 반도체층(716)에서 도너가 되는 산소 결손을 저감시켜도 좋다. 가열 처리의 온도는, 예를 들어 100도 이상 350도 미만, 바람직하게는 150도 이상 250도 미만으로 행한다. 상기 산소 분위기 하의 가열 처리에 사용되는 산소 가스는 물, 수소 등을 포함하지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입되는 산소 가스의 순도는 바람직하게는 6N (99.9999％) 이상, 보다 바람직하게는 7N (99.99999％) 이상(즉, 산소 중의 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하)이다.

게이트 전극(722)은 게이트 절연막(721) 위로 도전막이 형성된 후 에칭됨으로써 형성될 수 있다. 게이트 전극(722)은 게이트 전극(707) 및 도전막(719, 720)과 마찬가지의 재료를 사용해서 형성되는 것이 가능하다.

게이트 전극(722)의 두께는 10㎚ 내지 400㎚, 바람직하게는 100㎚ 내지 200㎚이다. 본 실시 형태에서는, 텅스텐 타깃을 사용한 스퍼터링법에 의해 150㎚ 두께의 게이트 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공함으로써, 게이트 전극(722)을 형성한다. 또한, 레지스트 마스크를 잉크젯법에서 형성해도 좋다. 레지스트 마스크를 잉크젯법에서 형성하면, 포토마스크가 필요하지 않으므로, 제조 비용을 저감할 수 있다.

이상의 공정에 의해 트랜지스터(731)가 형성될 수 있다.

트랜지스터(731)는 싱글 게이트 구조의 트랜지스터로서 설명되지만, 필요에 따라, 전기적으로 접속된 복수의 게이트 전극이 포함되면, 채널 형성 영역을 복수 포함하는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.

또한, 산화물 반도체층(716)에 접하는 절연막(본 실시 형태에서는, 게이트 절연막(721)에 해당함)은 제13족에 속하는 원소 및 산소를 포함하는 절연 재료를 사용하여 형성될 수 있다. 많은 산화물 반도체 재료는 제13족에 속하는 원소를 포함하고, 제13족에 속하는 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋다(compatible). 따라서, 제13족에 속하는 원소를 포함하는 절연 재료가, 산화물 반도체층에 접하는 절연막에 사용되면, 산화물 반도체층과 절연막 사이의 계면의 상태를 양호하게 유지할 수 있다.

제13족에 속하는 원소를 포함하는 절연 재료는, 제13족에 속하는 하나 이상의 원소를 포함하는 절연 재료이다. 제13족에 속하는 원소를 포함하는 절연 재료로서는, 예를 들어 산화갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨은 갈륨의 함유량(원자％)보다 알루미늄의 함유량(원자％)이 많은 재료를 나타내고, 산화갈륨 알루미늄은 갈륨의 함유량(원자％)이 알루미늄의 함유량(원자％) 이상인 재료를 나타낸다.

예를 들어, 산화갈륨을 포함하는 재료를, 갈륨을 포함하는 산화물 반도체층에 접하는 절연막으로 사용하면, 산화물 반도체층과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체층과, 산화갈륨을 포함하는 절연막을 서로 접해서 설치함으로써, 산화물 반도체층과 절연막의 계면에서의 수소의 파일업(pile up)을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 같은 족의 원소를 사용하는 경우에는, 마찬가지의 효과를 얻는 것이 가능하다. 예를 들어, 산화 알루미늄을 포함하는 재료를 사용해서 절연막을 형성하는 것도 유효하다. 또한, 산화 알루미늄은 배리어성을 갖는 재료이며, 물을 투과시키기 어렵다는 특성도 가지므로, 산화 알루미늄을 포함하는 재료를 사용하는 것은, 산화물 반도체층에의 물의 침입 방지라는 점에서 바람직하다.

게이트 절연막(721)과 마찬가지로, 절연막(713)은 산소 과잉 영역(화학양론적 조성비를 초과하는 산소 비율을 포함하는 영역)을 포함하는 재료를 사용하여 형성되는 것이 바람직하다. 절연막(713)과 산화물 반도체층(716) 사이에, 산소 과잉 영역을 포함하는 절연막을 형성해도 좋다.

절연막에 산소 도핑 처리를 행함으로써, 산소 과잉 영역을 포함하는 절연막을 형성할 수도 있다. "산소 도핑"은 산소를 벌크에 첨가하는 것을 말한다. 또한, "벌크"의 용어는 산소를 박막 표면뿐만 아니라 박막 내부에도 첨가하는 것을 명확히 하기 위해 사용된다. 또한, "산소 도핑"은 플라즈마화된 산소를 벌크에 첨가하는 "산소 플라즈마 도핑"을 포함한다. 또한, 산소 도핑은 이온 주입법, 이온 도핑법 또는 플라즈마 도핑법을 사용해서 행해도 좋다.

예를 들어, 산화물 반도체층(716)에 접하는 절연막이 산화갈륨을 사용하여 형성되는 경우, 산소 분위기에서의 열처리나, 산소 도핑에 의해, 산화갈륨의 조성을 Ga₂O_X(X=3+α, 0 <α <1)로 설정할 수 있다.

산화물 반도체층(716)에 접하는 절연막이 산화 알루미늄을 사용하여 형성되는 경우, 산소 분위기에서의 열처리나, 산소 도핑에 의해, 산화 알루미늄의 조성을 Al₂O_X(X=3+α, 0 <α <1)로 설정할 수 있다.

산화물 반도체층(716)에 접하는 절연막이 산화갈륨 알루미늄(산화 알루미늄 갈륨)을 사용하여 형성되는 경우, 산소 분위기에서의 열처리나, 산소 도핑에 의해, 산화갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 Ga_XAl_{2 - X}O_{3 +α}(0 <X <2, 0 <α <1)로 설정할 수 있다.

산소 과잉 영역을 포함하는 절연막을 산화물 반도체층(716)에 접하도록 형성하고 가열 처리를 행함으로써, 절연막 내에 과잉으로 존재하는 산소가 산화물 반도체층에 공급되어, 산화물 반도체층 내 또는 산화물 반도체층과 절연막 사이의 계면의 산소 결함을 저감한다. 따라서, 산화물 반도체층은 진성의 또는 실질적으로 진성인 산화물 반도체가 될 수 있다.

산소 과잉 영역을 포함하는 절연막은, 산화물 반도체층(716)에 접하는 절연막 중 산화물 반도체층(716)의 상측에 위치하는 절연막 또는 산화물 반도체층(716)의 하측에 위치하는 절연막에 적용될 수 있다. 그러나, 절연막을, 산화물 반도체층(716)에 접하는 양쪽의 절연막에 적용하는 것이 바람직하다. 산화물 반도체층(716)에 접하고 산화물 반도체층(716)의 상측 및 하측에 위치하는 절연막으로 사용되는, 산소 과잉 영역을 각각 포함하는 절연막 사이에 산화물 반도체층(716)을 끼우는 구성에 의해, 상기 유리한 효과를 높일 수 있다.

또한, 산화물 반도체층(716)의 상측 및 하측의 절연막은 동일한 구성 원소 또는 다른 구성 원소를 포함할 수 있다. 예를 들어, 상측과 하측의 절연막은 모두, 조성이 Ga₂O_X(X=3+α, 0 <α <1)인 산화갈륨으로 형성될 수 있다. 대안적으로, 상측과 하측의 절연막 중 한쪽은 Ga₂O_X(X=3+α, 0 <α <1)로 형성될 수 있고, 다른 쪽은 조성이 Al₂O_X(X=3+α, 0 <α <1)인 산화 알루미늄으로 형성될 수 있다.

산화물 반도체층(716)에 접하는 절연막은, 각각 산소 과잉 영역을 포함하는 절연막을 적층하여 형성될 수 있다. 예를 들어, 산화물 반도체층(716)의 상측의 절연막은 다음과 같이 형성될 수 있다. 조성이 Ga₂O_X(X=3+α, 0 <α <1)인 산화갈륨을 형성하고, 그 위에 조성이 Ga_XAl_{2 - X}O_{3 +α}(0 <X <2, 0 <α <1)인 산화갈륨 알루미늄(산화 알루미늄 갈륨)을 형성한다.

이어서, 도 14의 (c)에 도시한 바와 같이, 게이트 절연막(721) 및 게이트 전극(722)을 덮도록 절연막(724)을 형성한다. 절연막(724)은 PVD법, CVD법 등을 사용해서 형성될 수 있다. 절연막(724)은 산화 규소, 산화질화규소, 질화규소, 산화하프늄, 산화갈륨, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성될 수 있다. 또한, 절연막(724)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(예를 들어, 다공성의 구조 등)를 사용하는 것이 바람직하다. 절연막(724)의 유전율을 낮게 함으로써, 배선이나 전극의 사이에 발생하는 기생 용량을 저감하고, 동작의 고속화를 도모할 수 있다. 또한, 본 실시 형태에서는, 절연막(724)이 단층 구조를 갖고 있지만, 본 발명의 일 형태는 이러한 구조에 한정되지 않는다. 절연막(724)은 2층 이상의 적층 구조를 가질 수도 있다.

이어서, 게이트 절연막(721) 및 절연막(724)에 개구(725)를 형성하여, 도전막(720)의 일부를 노출시킨다. 그 후, 절연막(724) 위에, 개구(725)를 통해 도전막(720)과 접하는 배선(726)을 형성한다.

배선(726)은 PVD법이나 CVD법에 의해 도전막을 형성한 후, 도전막을 에칭 가공함으로써 형성된다. 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소, 이들 원소 중 임의의 것을 성분으로 포함하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 및 스칸듐 중 하나 또는 이들 원소들 중 임의의 것의 조합을 포함하는 재료를 사용해도 좋다.

구체적으로는, 예를 들어 절연막(724)의 개구를 포함하는 영역에 PVD법에 의해 얇은 티타늄막(5㎚ 정도의 두께)을 형성한 후에, 개구(725)에 매립되도록 알루미늄막을 형성하는 방법을 사용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은, 티타늄막이 형성되는 표면에 형성되는 산화막(예를 들어, 자연 산화막)을 환원하여, 하부 전극 등(여기서는, 도전막(720))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록(hillock)을 방지할 수 있다. 티타늄, 질화티타늄 등의 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.

절연막(724)에 형성되는 개구(725)는 도전막(708)과 중첩하는 영역에 형성되는 것이 바람직하다. 이러한 영역에 개구(725)를 형성함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.

여기서, 도전막(708)을 사용하지 않고, 불순물 영역(704)과 도전막(720)의 접속 위치와, 도전막(720)과 배선(726)의 접속 위치를 서로 중첩시키는 경우에 대해서 설명한다. 이 경우, 불순물 영역(704) 위에 형성된 절연막(712, 713)에 개구(하부의 개구로도 칭함)를 형성하고, 하부의 개구를 덮도록 도전막(720)을 형성한다. 그 후, 게이트 절연막(721) 및 절연막(724)에서, 하부의 개구와 중첩하는 영역에 개구(상부의 개구로도 칭함)를 형성하고, 배선(726)을 형성한다. 하부의 개구와 중첩하는 영역에 상부의 개구를 형성할 때에, 에칭에 의해 하부의 개구에 형성된 도전막(720)이 단선될 수도 있다. 단선을 피하기 위해서, 하부의 개구와 상부의 개구가 서로 중첩하지 않도록 형성함으로써, 소자 면적이 증대되는 문제가 일어난다.

본 실시 형태에 도시한 바와 같이, 도전막(708)을 사용함으로써, 도전막(720)을 단선시키지 않고 상부의 개구를 형성하는 것이 가능하게 된다. 이에 의해, 하부의 개구와 상부의 개구를 서로 중첩하도록 형성하여, 개구에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.

이어서, 배선(726)을 덮도록 절연막(727)을 형성한다. 일련의 공정에 의해, FF 회로를 제작할 수 있다.

또한, 상기 제작 방법에서는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719, 720)이 산화물 반도체층(716)의 형성 후에 형성된다. 따라서, 도 14의 (b)에 도시한 바와 같이, 상기 제작 방법에 의해 얻어지는 트랜지스터(731)에서, 도전막(719, 720)이 산화물 반도체층(716) 위에 형성된다. 그러나, 트랜지스터(731)에서, 소스 전극 및 드레인 전극으로서 기능하는 도전막이, 산화물 반도체층(716) 아래, 즉, 산화물 반도체층(716)과 절연막(712, 713) 사이에 형성될 수 있다.

도 15는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이 산화물 반도체층(716)과 절연막(712) 및 절연막(713)의 사이에 설치되어 있는 경우의, 트랜지스터(731)의 단면도를 도시한다. 도 15에 도시하는 트랜지스터(731)는 절연막(713)을 형성한 후에 도전막(719) 및 도전막(720)의 형성을 행하고, 뒤이어서 산화물 반도체층(716)의 형성을 행함으로써, 얻을 수 있다.

본 실시 형태는, 상기 실시 형태들 중 어느 것과 적절히 조합해서 실시하는 것이 가능하다.

(실시 형태 6)

본 실시 형태에서는, 실시 형태 4와는 다른 구조를 가진 산화물 반도체층을 포함하는 트랜지스터에 대해서, 도 16의 (a) 내지 도 16의 (e)에 도시하는 단면도를 참조하여 설명한다. 또한, 도 16의 (a) 내지 도 16의 (e) 각각은 톱 게이트형 트랜지스터의 구조 예를 나타내고 있다. 또한, 도 16의 (a), 도 16의 (c) 및 도 16의 (e) 각각은 플래너형(코플래너형) 트랜지스터의 구조 예를 나타내고 있으며, 도 16의 (b) 및 도 16의 (d)는 스태거형 트랜지스터의 구조 예를 나타내고 있다.

도 16의 (a)에 나타내는 트랜지스터(901)는 하지막(902) 위에 형성된, 활성층으로서 기능하는 산화물 반도체층(903)과, 산화물 반도체층(903) 위에 형성된 소스 전극(904) 및 드레인 전극(905)과, 산화물 반도체층(903), 소스 전극(904) 및 드레인 전극(905) 위의 게이트 절연막(906)과, 게이트 절연막(906) 위에 있어서 산화물 반도체층(903)과 중첩하는 게이트 전극(907)과, 게이트 전극(907) 위에 있어서 산화물 반도체층(903)을 덮는 보호 절연막(910)을 포함한다.

도 16의 (a)에 나타내는 트랜지스터(901)는 게이트 전극(907)이 산화물 반도체층(903) 위에 형성되어 있는 톱 게이트형 구조를 가지며, 또한, 소스 전극(904) 및 드레인 전극(905)이 산화물 반도체층(903) 위에 형성되어 있는 톱 콘택트형 구조를 갖는다. 트랜지스터(901)에서 소스 전극(904) 및 드레인 전극(905)은, 게이트 전극(907)과 중첩되지 않는다. 즉, 소스 전극(904)과 게이트 전극(907) 사이의 거리, 및 드레인 전극(905)과 게이트 전극(907) 사이의 거리 각각은, 게이트 절연막(906)의 두께보다도 크다. 따라서, 트랜지스터(901)에 있어서, 소스 전극(904)과 게이트 전극(907) 사이, 및 드레인 전극(905)과 게이트 전극(907) 사이의 기생 용량을 작게 할 수 있으므로, 고속 동작을 실현할 수 있다.

또한, 산화물 반도체층(903)은 게이트 전극(907)이 형성된 후에 산화물 반도체층(903)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(908)을 포함한다. 또한, 산화물 반도체층(903)은, 게이트 절연막(906)을 개재해서 게이트 전극(907)과 중첩되는 채널 형성 영역(909)을 포함한다. 산화물 반도체층(903)에서는, 한 쌍의 고농도 영역(908) 사이에 채널 형성 영역(909)이 설치되어 있다. 고농도 영역(908)을 형성하기 위한 도펀트의 첨가는, 이온 주입법을 사용할 수 있다. 도펀트로서는, 예를 들어 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬, 붕소 등을 사용할 수 있다.

예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 영역(908) 중의 질소 원자의 농도는, 5×10¹⁹/㎤ 이상 1×10²²/㎤ 이하인 것이 바람직하다.

n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(908)은 산화물 반도체층(903) 중의 다른 영역보다 높은 도전성을 갖는다. 따라서, 고농도 영역(908)을 산화물 반도체층(903)에 설치함으로써, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.

또한, In-Ga-Zn계 산화물을 산화물 반도체층(903)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하로 1시간 정도 가열 처리를 실시한다. 그 결과, 고농도 영역(908) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 고농도 영역(908) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가지면, 고농도 영역(908)의 도전성을 더욱 높일 수 있고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 더욱 낮게 할 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성함으로써 소스 전극(904)과 드레인 전극(905) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(908) 중의 질소 원자의 농도를, 1×10²⁰/㎤ 이상 7at.％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.

또한, 산화물 반도체층(903)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(903)이 CAAC-OS로 구성되어 있는 경우, 비정질 산화물 반도체층보다 도전율을 높일 수 있으므로, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.

그리고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮게 함으로써, 트랜지스터(901)의 미세화를 진척시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(901)의 미세화에 의해, 당해 트랜지스터를 포함한 반도체 장치가 차지하는 면적을 축소화하여, 단위 면적당의 트랜지스터수를 증가시킬 수 있다.

도 16의 (b)에 나타내는 트랜지스터(911)는 하지막(912) 위에 형성된 소스 전극(914) 및 드레인 전극(915)과, 소스 전극(914) 및 드레인 전극(915) 위에 형성된 활성층으로서 기능하는 산화물 반도체층(913)과, 산화물 반도체층(913), 소스 전극(914) 및 드레인 전극(915) 위의 게이트 절연막(916)과, 게이트 절연막(916) 위에 있어서 산화물 반도체층(913)과 중첩하도록 설치된 게이트 전극(917)과, 게이트 전극(917) 위에 있어서 산화물 반도체층(913)을 덮는 보호 절연막(920)을 포함한다.

도 16의 (b)에 나타내는 트랜지스터(911)는 게이트 전극(917)이 산화물 반도체층(913) 위에 형성되어 있는 톱 게이트형 구조를 가지며, 또한, 소스 전극(914) 및 드레인 전극(915)이 산화물 반도체층(913) 아래에 형성되어 있는 보텀 콘택트형 구조를 갖는다. 그리고, 트랜지스터(911)에서는, 트랜지스터(901)와 마찬가지로, 소스 전극(914) 및 드레인 전극(915)은, 게이트 전극(917)과 중첩되지 않는다. 따라서, 소스 전극(914)과 게이트 전극(917) 사이, 그리고 드레인 전극(915)과 게이트 전극(917) 사이에 형성되는 기생 용량을 작게 할 수 있고, 고속 동작을 실현할 수 있다.

또한, 산화물 반도체층(913)은 게이트 전극(917)이 형성된 후에 산화물 반도체층(913)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(918)을 포함한다. 또한, 산화물 반도체층(913)은, 게이트 절연막(916)을 개재해서 게이트 전극(917)과 중첩하는 채널 형성 영역(919)을 포함한다. 산화물 반도체층(913)에서는, 한 쌍의 고농도 영역(918) 사이에 채널 형성 영역(919)이 설치되어 있다.

고농도 영역(918)은 상술한 트랜지스터(901)에 포함되는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 사용해서 형성할 수 있다. 그리고, 고농도 영역(918)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.

예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 영역(918) 중의 질소 원자의 농도는, 5×10¹⁹/㎤ 이상 1×10²²/㎤ 이하인 것이 바람직하다.

n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(918)은 산화물 반도체층(913) 중의 다른 영역보다 높은 도전성을 갖는다. 따라서, 고농도 영역(918)을 산화물 반도체층(913)에 설치함으로써, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다.

또한, In-Ga-Zn계 산화물을 산화물 반도체층(913)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하의 온도에서 가열 처리를 실시한다. 그 결과, 고농도 영역(918) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 고농도 영역(918) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가지면, 고농도 영역(918)의 도전성이 더욱 증가될 수 있고, 또한 소스 전극(914)과 드레인 전극(915) 사이의 저항을 더욱 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(914)과 드레인 전극(915) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(918) 중의 질소 원자의 농도를, 1×10²⁰/㎤ 이상 7at.％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.

또한, 산화물 반도체층(913)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(913)이 CAAC-OS로 구성되어 있는 경우, 비정질 산화물 반도체층보다 높은 도전율을 갖고, 따라서 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮게 할 수 있다.

그리고, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 저하시킴으로써, 트랜지스터(911)의 미세화를 진척시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(911)의 미세화에 의해, 당해 트랜지스터를 포함한 반도체 장치가 차지하는 면적을 축소화하고, 단위 면적당의 트랜지스터수를 증가시킬 수 있다.

도 16의 (c)에 나타내는 트랜지스터(921)는 하지막(922) 위에 형성된, 활성층으로서 기능하는 산화물 반도체층(923)과, 산화물 반도체층(923) 위에 형성된 소스 전극(924) 및 드레인 전극(925)과, 산화물 반도체층(923), 소스 전극(924) 및 드레인 전극(925) 위의 게이트 절연막(926)과, 게이트 절연막(926) 위에 있어서 산화물 반도체층(923)과 중첩하도록 설치된 게이트 전극(927)과, 게이트 전극(927) 위에 있어서 산화물 반도체층(923)을 덮는 보호 절연막(932)을 포함한다. 또한, 트랜지스터(921)는 게이트 전극(927)의 측부에 설치된, 절연물을 사용하여 형성된 측벽(930)을 포함한다.

도 16의 (c)에 나타내는 트랜지스터(921)는 게이트 전극(927)이 산화물 반도체층(923) 위에 형성되어 있는 톱 게이트형 구조를 가지며, 또한, 소스 전극(924) 및 드레인 전극(925)이 산화물 반도체층(923) 위에 형성되어 있는 톱 콘택트형 구조를 갖는다. 그리고, 트랜지스터(921)는 트랜지스터(901)와 마찬가지로, 소스 전극(924) 및 드레인 전극(925)이, 게이트 전극(927)과 중첩되지 않고 있으므로, 소스 전극(924)과 게이트 전극(927) 사이, 그리고 드레인 전극(925)과 게이트 전극(927) 사이에 형성되는 기생 용량을 작게 할 수 있고, 고속 동작을 실현할 수 있다.

또한, 산화물 반도체층(923)은 게이트 전극(927)이 형성된 후에 산화물 반도체층(923)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(928)과, 한 쌍의 저농도 영역(929)을 포함한다. 또한, 산화물 반도체층(923)은, 게이트 절연막(926)을 개재해서 게이트 전극(927)과 중첩되는 채널 형성 영역(931)을 포함한다. 산화물 반도체층(923)에서는, 한 쌍의 고농도 영역(928) 사이에 설치된 한 쌍의 저농도 영역(929) 사이에 채널 형성 영역(931)이 설치되어 있다. 그리고, 한 쌍의 저농도 영역(929)은 산화물 반도체층(923) 중의, 게이트 절연막(926)을 개재해서 측벽(930)과 중첩되는 영역에 설치되어 있다.

고농도 영역(928) 및 저농도 영역(929)은 상술한 트랜지스터(901)가 포함하는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 사용해서 형성할 수 있다. 그리고, 고농도 영역(928)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.

예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 영역(928) 중의 질소 원자의 농도는, 5×10¹⁹/㎤ 이상 1×10²²/㎤ 이하인 것이 바람직하다. 또한, 예를 들어 질소를 도펀트로서 사용한 경우, 저농도 영역(929) 중의 질소 원자의 농도는, 5×10¹⁸/㎤ 이상 5×10¹⁹/㎤ 미만인 것이 바람직하다.

n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(928)은 산화물 반도체층(923) 중의 다른 영역보다 높은 도전성을 갖는다. 따라서, 고농도 영역(928)을 산화물 반도체층(923)에 설치함으로써, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(929)을 채널 형성 영역(931)과 고농도 영역(928) 사이에 설치함으로써, 단채널 효과에 의한 임계치 전압의 마이너스 시프트를 경감할 수 있다.

또한, In-Ga-Zn계 산화물을 산화물 반도체층(923)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하의 온도에서 가열 처리를 실시한다. 그 결과, 고농도 영역(928) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 또한, 저농도 영역(929)도, 질소 농도에 따라서는, 상기 가열 처리에 의해 우르츠광형의 결정 구조를 갖는 경우도 있다. 고농도 영역(928) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가지면, 고농도 영역(928)의 도전성을 더욱 높일 수 있고, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 더욱 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(924)과 드레인 전극(925) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(928) 중의 질소 원자의 농도를, 1×10²⁰/㎤ 이상 7at.％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.

또한, 산화물 반도체층(923)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(923)이 CAAC-OS로 구성되어 있는 경우, 비정질 산화물 반도체층보다 높은 도전율을 가지므로, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다.

그리고, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 저하시킴으로써, 트랜지스터(921)의 미세화를 진척시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(921)의 미세화에 의해, 당해 트랜지스터를 포함한 반도체 장치가 차지하는 면적을 축소화하고, 단위 면적당의 트랜지스터수를 증가시킬 수 있다.

도 16의 (d)에 나타내는 트랜지스터(941)는 하지막(942) 위에 형성된 소스 전극(944) 및 드레인 전극(945)과, 소스 전극(944) 및 드레인 전극(945) 위에 형성된 활성층으로서 기능하는 산화물 반도체층(943)과, 산화물 반도체층(943), 소스 전극(944) 및 드레인 전극(945) 위의 게이트 절연막(946)과, 게이트 절연막(946) 위에 있어서 산화물 반도체층(943)과 중첩하도록 설치되는 게이트 전극(947)과, 게이트 전극(947) 위에 있어서 산화물 반도체층(943)을 덮는 보호 절연막(952)을 포함한다. 또한, 트랜지스터(941)는 게이트 전극(947)의 측면에 설치된, 절연물을 사용하여 형성된 측벽(950)을 포함한다.

도 16의 (d)에 나타내는 트랜지스터(941)는 게이트 전극(947)이 산화물 반도체층(943) 위에 형성되어 있는 톱 게이트형 구조를 가지며, 또한 소스 전극(944) 및 드레인 전극(945)이 산화물 반도체층(943) 아래에 형성되어 있는 보텀 콘택트형 구조를 갖는다. 그리고, 트랜지스터(941)에서는, 트랜지스터(901)와 마찬가지로, 소스 전극(944) 및 드레인 전극(945)이, 게이트 전극(947)과 중첩하고 있지 않으므로, 소스 전극(944)과 게이트 전극(947) 사이, 그리고 드레인 전극(945)과 게이트 전극(947) 사이에 형성되는 기생 용량을 작게 할 수 있고, 고속 동작을 실현할 수 있다.

또한, 산화물 반도체층(943)은 게이트 전극(947)이 형성된 후에 산화물 반도체층(943)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(948)과, 한 쌍의 저농도 영역(949)을 포함한다. 또한, 산화물 반도체층(943)은, 게이트 절연막(946)을 개재해서 게이트 전극(947)과 중첩되는 채널 형성 영역(951)을 포함한다. 산화물 반도체층(943)에서는, 한 쌍의 고농도 영역(948) 사이에 설치된 한 쌍의 저농도 영역(949) 사이에 채널 형성 영역(951)이 설치되어 있다. 또한, 한 쌍의 저농도 영역(949)은 산화물 반도체층(943) 중의, 게이트 절연막(946)을 개재해서 측벽(950)과 중첩되는 영역에 설치되어 있다.

고농도 영역(948) 및 저농도 영역(949)은 상술한 트랜지스터(901)가 포함한 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 사용해서 형성할 수 있다. 그리고, 고농도 영역(948)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.

예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 영역(948) 중의 질소 원자의 농도는, 5×10¹⁹/㎤ 이상 1×10²²/㎤ 이하인 것이 바람직하다. 또한, 예를 들어 질소를 도펀트로서 사용한 경우, 저농도 영역(949) 중의 질소 원자의 농도는, 5×10¹⁸/㎤ 이상 5×10¹⁹/㎤ 미만인 것이 바람직하다.

n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(948)은 산화물 반도체층(943) 중의 다른 영역보다 높은 도전성을 갖는다. 따라서, 고농도 영역(948)을 산화물 반도체층(943)에 설치함으로써, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(949)을 채널 형성 영역(951)과 고농도 영역(948) 사이에 설치함으로써, 단채널 효과에 의한 임계치 전압의 마이너스 시프트를 경감할 수 있다.

또한, In-Ga-Zn계 산화물을 산화물 반도체층(943)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하의 온도에서 가열 처리를 실시한다. 그 결과, 고농도 영역(948) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 또한, 저농도 영역(949)도, 질소 농도에 따라서는, 상기 가열 처리에 의해 우르츠광형의 결정 구조를 갖는 경우도 있다. 고농도 영역(948) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가지면, 고농도 영역(948)의 도전성을 더욱 높이고, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 더욱 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(944)과 드레인 전극(945) 사이의 저항을 효과적으로 내리기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(948) 중의 질소 원자의 농도를, 1×10²⁰/㎤ 이상 7at.％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.

또한, 산화물 반도체층(943)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(943)이 CAAC-OS로 구성되어 있는 경우, 비정질 산화물 반도체층보다 높은 도전율을 가질 수 있으므로, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다.

그리고, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 저하시킴으로써, 트랜지스터(941)의 미세화를 진척시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(941)의 미세화에 의해, 당해 트랜지스터를 포함한 반도체 장치가 차지하는 면적을 축소화하고, 단위 면적당의 트랜지스터수를 증가시킬 수 있다.

도 16의 (e)에 나타내는 트랜지스터(961)는 하지막(962) 위에 형성된, 활성층으로서 기능하는 산화물 반도체층(963)과, 산화물 반도체층(963) 위에 형성된 소스 전극(964) 및 드레인 전극(965)과, 게이트 절연막(966)을 개재해서 산화물 반도체층(963)과 중첩하는 게이트 전극(967)과, 게이트 전극(967)의 측면에 설치된, 절연물로 형성된 측벽(970)과, 게이트 전극(967) 위에 있어서 산화물 반도체층(963)을 덮는 보호 절연막(972)과, 보호 절연막(972) 위의 절연막(973)을 포함한다. 또한, 트랜지스터(961)는 보호 절연막(972) 및 절연막(973)에 설치한 콘택트 홀을 통해 소스 전극(964)과 전기적으로 접속하는 전극(974)과, 보호 절연막(972) 및 절연막(973)에 설치한 콘택트 홀을 통해 드레인 전극(965)과 전기적으로 접속하는 전극(975)을 포함한다.

절연막(973)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성할 수 있다. 또한, 폴리이미드 또는 아크릴 등의 유기 절연 재료를 사용해서 절연막(973)을 형성하는 것도 가능하다.

또한, 절연막(973)의 형성 후, CMP 처리나 에칭 처리 등에 의해, 절연막(973) 표면의 단차를 경감하기 위한 평탄화 처리를 행하는 것이 바람직하다. 절연막(973)의 표면의 단차를 경감시킴으로써, 후속 공정에서 형성되는 전극이나 배선 등의 피복성을 향상시킬 수 있고, 반도체 장치의 고집적화가 용이하게 된다. 또한, 단차 부분에 있어서의 배선 저항의 증가나, 피복성 불량에 의한 배선의 단선이 억제될 수 있으므로, 반도체 장치의 신뢰성을 향상시킬 수 있다.

트랜지스터(961)는 게이트 전극(967)이 산화물 반도체층(963) 위에 형성되어 있는 톱 게이트형 구조를 가지며, 또한 소스 전극(964) 및 드레인 전극(965)이 산화물 반도체층(963) 위에 형성되어 있는 톱 콘택트형 구조를 갖는다. 그리고, 트랜지스터(961)에서는, 트랜지스터(901)와 마찬가지로, 소스 전극(964) 및 드레인 전극(965)이, 게이트 전극(967)과 중첩하고 있지 않다. 따라서, 소스 전극(964)과 게이트 전극(967) 사이, 그리고 드레인 전극(965)과 게이트 전극(967) 사이에 형성되는 기생 용량을 작게 할 수 있다. 그 결과, 고속 동작을 실현할 수 있다.

또한, 산화물 반도체층(963)은 게이트 전극(967)이 형성된 후에 산화물 반도체층(963)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(948)과, 한 쌍의 저농도 영역(949)을 갖는다. 또한, 산화물 반도체층(963)은, 게이트 절연막(966)을 개재해서 게이트 전극(967)과 중첩하는 채널 형성 영역(971)을 포함한다. 산화물 반도체층(963)에서는, 한 쌍의 고농도 영역(968) 사이에 설치된 한 쌍의 저농도 영역(969) 사이에 채널 형성 영역(971)이 설치되어 있다. 그리고, 한 쌍의 저농도 영역(969)은 산화물 반도체층(963) 중의, 게이트 절연막(966)을 개재해서 측벽(970)과 중첩되는 영역에 설치되어 있다.

고농도 영역(968) 및 저농도 영역(969)은 상술한 트랜지스터(901)가 포함한 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 사용해서 형성할 수 있다. 그리고, 고농도 영역(968)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.

예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 영역(968) 중의 질소 원자의 농도는, 5×10¹⁹/㎤ 이상 1×10²²/㎤ 이하인 것이 바람직하다. 또한, 예를 들어 질소를 도펀트로서 사용한 경우, 저농도 영역(969) 중의 질소 원자의 농도는, 5×10¹⁸/㎤ 이상 5×10¹⁹/㎤ 미만인 것이 바람직하다.

n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(968)은 산화물 반도체층(963) 중의 다른 영역보다 높은 도전성을 갖는다. 따라서, 고농도 영역(968)을 산화물 반도체층(963)에 설치함으로써, 소스 전극(964)과 드레인 전극(965) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(969)을 채널 형성 영역(971)과 고농도 영역(968) 사이에 설치함으로써, 단채널 효과에 의한 임계치 전압의 마이너스 시프트를 경감할 수 있다.

또한, In-Ga-Zn계 산화물을 산화물 반도체층(963)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하의 온도에서 가열 처리를 실시하고, 따라서 고농도 영역(968) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 또한, 저농도 영역(969)도, 질소 농도에 따라서는, 상기 가열 처리에 의해 우르츠광형의 결정 구조를 갖는 경우도 있다. 고농도 영역(968) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가지면, 고농도 영역(968)의 도전성을 더욱 높일 수 있고, 소스 전극(964)과 드레인 전극(965) 사이의 저항을 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(964)과 드레인 전극(965) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(968) 중의 질소 원자의 농도를, 1×10²⁰/㎤ 이상 7at.％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.

또한, 산화물 반도체층(963)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(963)이 CAAC-OS로 구성되어 있는 경우, 비정질 산화물 반도체층보다 높은 도전율을 가지므로, 소스 전극(964)과 드레인 전극(965) 사이의 저항을 낮출 수 있다.

그리고, 소스 전극(964)과 드레인 전극(965) 사이의 저항을 저하시킴으로써, 트랜지스터(961)의 미세화를 진척시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(961)의 미세화에 의해, 당해 트랜지스터를 포함한 반도체 장치가 차지하는 면적을 축소화하고, 단위 면적당의 트랜지스터수를 증가시킬 수 있다.

또한, 산화물 반도체를 포함한 트랜지스터에 있어서, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 영역을 셀프 얼라이닝 프로세스를 통해 형성하는 방법의 하나로서, 산화물 반도체층의 표면을 노출시키고, 아르곤 플라즈마 처리를 행하고, 산화물 반도체층의 플라즈마에 노출된 영역의 저항률을 저하시키는 방법이 개시되어 있다(S. Jeon et al. "180㎚ Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications", IEDM Tech. Dig., pp. 504-507, 2010).

그러나, 상기 제작 방법에서는, 게이트 절연막을 형성한 후에, 소스 영역 및 드레인 영역으로서 기능해야 할 부분을 노출시키기 위해, 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거되는 때에, 게이트 절연막 아래의 산화물 반도체층도 부분적으로 오버 에칭되어, 소스 영역 및 드레인 영역으로서 기능해야 할 부분의 막 두께가 얇아져 버린다. 그 결과, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한 오버 에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.

트랜지스터의 미세화를 진척시키기 위해서는, 가공 정밀도가 높은 건식 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은, 산화물 반도체층과 게이트 절연막의 선택비가 충분히 확보될 수 없는 건식 에칭법을 채용하는 경우에, 현저하게 일어나기 쉽다.

예를 들어, 산화물 반도체층이 충분한 두께를 가지면 오버 에칭도 문제는 되지 않는다. 그러나, 채널 길이를 200㎚ 이하로 하는 경우에는, 단채널 효과를 방지하기 위해서, 채널 형성 영역이 되는 부분의 산화물 반도체층의 두께는 20㎚ 이하, 바람직하게는 10㎚ 이하일 필요가 있다. 상술한 경우와 같이 산화물 반도체층의 두께가 얇을 경우에는, 상술한 바와 같은 산화물 반도체층의 오버 에칭으로 인해, 소스 영역 또는 드레인 영역의 저항이 증가하고, 트랜지스터의 특성 불량이 일어나는데, 이것은 바람직하지 않다.

그러나, 본 발명의 일 형태와 같이, 산화물 반도체층에의 도펀트의 첨가를, 산화물 반도체층을 노출시키지 않도록 게이트 절연막을 남긴 상태에서 행함으로써, 산화물 반도체층의 오버 에칭을 방지하고, 산화물 반도체층에의 과잉의 대미지를 경감시킬 수 있다. 또한, 산화물 반도체층과 게이트 절연막의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 향상시킬 수 있다.

또한, 산화물 반도체층 아래에 위치하는 하지막이나 보호 절연막은, 알칼리 금속, 수소 및 산소에 대한 배리어성이 높은 재료를 사용하여 형성하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서, 질화규소막, 질화산화규소막, 질화알루미늄막, 산화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막 등을 사용할 수 있다. 하지막 및 보호 절연막으로서, 배리어성이 높은 절연막의 단층 또는 적층, 또는 배리어성이 높은 절연막과, 배리어성이 낮은 절연막의 적층을 사용할 수도 있다.

산화물 반도체층을 배리어성이 높은 절연막으로 덮음으로써, 외부로부터의 불순물의 침입을 방지하고, 산화물 반도체층으로부터의 산소 탈리를 방지할 수 있다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다.

본 실시 형태는, 상기 실시 형태들과 적절히 조합해서 실시하는 것이 가능하다.

(실시 형태 7)

본 발명의 일 형태에 관한 분주 회로를 사용함으로써 신뢰성이 높은 전자 기기 및 소비 전력이 저감된 전자 기기를 제공하는 것이 가능하다. 특히, 전력의 공급을 항상 받는 것이 곤란한 휴대용 전자 기기의 경우, 본 발명의 일 형태에 관한 소비 전력이 낮은 분주 회로를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어진다고 하는 장점이 얻어진다.

본 발명의 일 형태에 관한 분주 회로는, 표시 장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(전형적으로는, DVD(Digital Versatile Disc) 등의 기록 매체의 콘텐츠를 재생하고, 그 재생된 화상을 표시하는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 관한 분주 회로를 구비할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기를 포함하는 게임기, 휴대 정보 단말기, 전자 서적, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(예컨대, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 17의 (a) 및 도 17의 (b)에 나타내었다.

도 17의 (a)는 전자 서적이며, 하우징(7001), 표시부(7002) 등을 포함한다. 본 발명의 일 형태에 관한 분주 회로는, 전자 서적의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 전자 서적의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 분주 회로를 사용함으로써 전자 서적은 소비 전력을 저감할 수 있다. 또한, 가요성을 갖는 기판을 사용하면 집적 회로에 가요성을 갖게 할 수 있으므로, 플렉시블하면서 또한 가벼운 사용 편의성이 좋은 전자 서적을 제공할 수 있다.

도 17의 (b)는 표시 장치이며, 하우징(7011), 표시부(7012), 지지대(7013) 등을 포함한다. 본 발명의 일 형태에 관한 분주 회로는, 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 표시 장치의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 분주 회로를 사용함으로써 표시 장치는 소비 전력을 저감할 수 있다. 또한, 표시 장치는, 그 카테고리에 있어서, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 표시 장치 등 모든 정보 표시용 표시 장치를 포함한다.

도 17의 (c)는 표시 장치이며, 하우징(7021), 표시부(7022) 등을 포함한다. 본 발명의 일 형태에 관한 분주 회로는, 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 표시 장치의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 분주 회로를 사용함으로써 표시 장치는 소비 전력을 저감할 수 있다. 또한, 가요성을 갖는 기판을 사용함으로써, 집적 회로에 가요성을 갖게 할 수 있다. 따라서, 플렉시블이면서 또한 가벼운 사용 편의성이 좋은 표시 장치를 제공할 수 있다. 따라서, 도 17의 (c)에 도시한 바와 같이, 직물 등에 고정시켜서 표시 장치를 사용할 수 있어서, 표시 장치의 응용의 범위가 현저히 넓어진다.

도 17의 (d)는 휴대형 게임기이며, 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 포함한다. 본 발명의 일 형태에 관한 분주 회로는, 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태인 분주 회로를 사용함으로써 소비 전력이 저감된 휴대형 게임기를 제공할 수 있다. 또한, 도 17의 (d)에 나타낸 휴대형 게임기는, 2개의 표시부(7033) 및 표시부(7034)를 포함하고 있지만, 휴대형 게임기가 포함하는 표시부의 수는, 2개에 한정되지 않는다.

도 17의 (e)는 휴대 전화이며, 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 포함한다. 수광부(7046)에서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 도입할 수 있다. 본 발명의 일 형태에 관한 분주 회로는, 휴대 전화의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 전화의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 분주 회로를 사용함으로써 휴대 전화는 소비 전력을 저감할 수 있다.

도 17의 (f)는 휴대 정보 단말기이며, 하우징(7051), 표시부(7052), 조작 키(7053) 등을 포함한다. 도 17의 (f)에 나타내는 휴대 정보 단말기의 하우징(7051)에 모뎀이 내장되어 있어도 좋다. 본 발명의 일 형태에 관한 분주 회로는, 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 분주 회로를 사용함으로써 소비 전력이 저감된 휴대 정보 단말기를 제공할 수 있다.

본 실시 형태는, 상기 실시 형태들과 적절히 조합해서 실시하는 것이 가능하다.

[실시예 1]

본 실시예에서는, 채널이 형성되는 반도체층에, 결함이 없는 이상적인 산화물 반도체를 포함한 트랜지스터의 전계 효과 이동도에 대해서 설명한다.

실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유로 의해 그 본래의 이동도보다 낮아질 수 있으며, 이 현상은 산화물 반도체를 사용한 경우에만 일어나는 것은 아니다. 이동도를 저하시키는 이유 중 하나는, 반도체 내부의 결함이나 반도체와 절연막 사이의 계면에서의 결함이 있다. 레빈손(Levinson) 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.

반도체의 본래의 이동도(Hall 이동도)를 μ₀, 측정되는 전계 효과 이동도를 μ라고 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 측정되는 전계 효과 이동도를 이하의 식으로 표현할 수 있다.

여기서, E는 포텐셜 장벽의 높이, κ는 볼츠만 상수, T는 절대 온도를 나타낸다. 또한, 포텐셜 장벽이 결함에 기인한다고 가정하면, 포텐셜 장벽의 높이는 레빈손 모델에 따라서 이하의 식으로 표현할 수 있다.

여기서, e는 전기 소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, C_ox는 단위 면적당의 용량, V_g은 게이트 전압, t는 채널의 두께를 나타낸다. 또한, 반도체층의 두께가 30㎚ 이하인 경우, 채널의 두께는 반도체층의 두께와 동일한 것으로 간주해도 된다. 선형 영역에서의 드레인 전류 I_d는, 이하의 식으로 표현할 수 있다.

여기서, L은 채널 길이, W는 채널 폭을 나타내며, 여기에서는, L과 W는 각각 10 ㎛이다. 또한, V_d는 드레인 전압을 나타낸다. 상기 식의 양변을 V_g로 나누고나서, 양변의 대수를 취하면, 이하의 식을 얻을 수 있다.

수학식 4의 우변은 V_g의 함수이다. 이 식으로부터, 종축을 ln(I_d/V_g), 횡축을 1/V_g로서 실측값을 플롯해서 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해질 수 있음을 알 수 있다. 즉, 트랜지스터의 I_d-V_g 특성으로부터, 결함 밀도를 평가할 수 있다. 인듐(In), 주석(Sn), 아연(Zn)의 비율이 1: 1: 1인 산화물 반도체의 결함 밀도 N은 1×10¹²/㎠ 정도이다.

이와 같이 하여 구한 결함 밀도 등을 바탕으로, 수학식 1과 수학식 2로부터 μ₀는 120㎠/Vs가 도출된다. 결함을 포함하는 In-Sn-Zn 산화물에서 측정되는 이동도는 35㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면에서 결함이 없다고 가정하면, 산화물 반도체의 이동도 μ₀은 120㎠/Vs가 될 것으로 예상된다.

반도체 내부에 결함이 없어도, 채널과 게이트 절연막과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 반도체와 게이트 절연막과의 계면으로부터 x만큼 이격된 장소에 있어서의 전계 효과 이동도 μ₁은, 이하의 식으로 표현할 수 있다.

여기서, D는 게이트 방향의 전계를 나타내고, B, G는 상수이다. B 및 G는, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B는 4.75×10⁷cm/s이고 G는 10㎚(계면 산란의 영향이 도달하는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 5의 제2항이 증가하기고 이에 따라 전계 효과 이동도 μ₁은 저하된다.

반도체 내부에 결함이 없는 이상적인 산화물 반도체를 채널에 포함하는 트랜지스터의 전계 효과 이동도 μ₂를 계산한 결과를 도 22에 나타내었다. 또한, 계산에는, 시놉시스사제 디바이스 시뮬레이션 소프트웨어 "Sentaurus Device"를 사용하였고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율 및 두께를 각각 2.8 eV, 4.7 eV, 15 및 15㎚로 가정하였다. 이들 값은, 스퍼터링법에 의해 형성된 박막을 측정해서 얻어진 것이다.

또한, 게이트, 소스 및 드레인의 일함수를 각각 5.5 eV, 4.6 eV 및 4.6 eV로 가정하였다. 또한, 게이트 절연막의 두께는 100㎚, 그리고 그 비유전율은 4.1로 가정하였다. 채널 길이 및 채널 폭은 각각 10㎛로 가정하고, 드레인 전압 V_d는 0.1V로 가정하였다.

도 22에 나타낸 바와 같이, 이동도는, 1V를 약간 넘는 게이트 전압에서 100㎠/Vs 이상의 피크를 가지며, 게이트 전압이 더 높아지게 되면 계면 산란의 영향이 커지기 때문에 저하된다. 또한, 계면 산란을 저감하기 위해서는, 반도체층의 표면을 원자 레벨로 평탄하게 하는 것(atomic layer flatness)이 바람직하다.

이러한 이동도를 갖는 산화물 반도체를 사용해서 미세한 트랜지스터를 제작했을 경우의 특성을 계산한 결과를 도 23의 (a) 내지 도 23의 (c), 도 24의 (a) 내지 도 24의 (c), 및 도 25의 (a) 내지 도 25의 (c)에 나타내었다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 26의 (a) 및 도 26의 (b)에 나타내었다. 도 26의 (a) 및 도 26의 (b)에 나타내는 트랜지스터는 산화물 반도체층에 n+의 도전형을 갖는 반도체 영역(1103a) 및 반도체 영역(1103c)을 각각 포함한다. 반도체 영역(1103a) 및 반도체 영역(1103c)의 저항률은 2×10^-3Ωcm이다.

도 26의 (a)에 나타내는 트랜지스터는, 하지 절연층(1101)과, 하지 절연층(1101)에 매립되도록 형성되고 산화알루미늄으로 이루어지는 매립 절연물(1102) 위에 형성된다. 트랜지스터는 반도체 영역(1103a), 반도체 영역(1103c), 이들 사이에서 채널 형성 영역으로서 기능하는 진성의 반도체 영역(1103b), 및 게이트(1105)를 포함한다. 게이트(1105)의 폭은 33㎚이다.

게이트(1105)와 반도체 영역(1103b) 사이에는 게이트 절연막(1104)이 형성된다. 또한, 게이트(1105)의 양측면에는 측벽 절연물(1106a) 및 측벽 절연물(1106b)이 형성되고, 게이트(1105)의 상부에는 게이트(1105)와 다른 배선과의 단락을 방지하기 위한 절연물(1107)이 형성된다. 측벽 절연물의 폭은 5㎚로 한다. 또한, 반도체 영역(1103a) 및 반도체 영역(1103c)에 접하여 소스(1108a) 및 드레인(1108b)이 각각 설치된다. 또한, 이 트랜지스터의 채널 폭은 40㎚로 한다.

도 26의 (b)에 나타내는 트랜지스터는, 하지 절연층(1101)과 산화알루미늄으로 이루어지는 매립 절연물(1102) 위에 형성되고, 또한 반도체 영역(1103a), 반도체 영역(1103c), 이들 사이의 진성의 반도체 영역(1103b), 폭 33㎚의 게이트(1105), 게이트 절연막(1104), 측벽 절연물(1106a), 측벽 절연물(1106b), 절연물(1107), 소스(1108a) 및 드레인(1108b)을 갖는 점에서, 도 26의 (a)에 나타내는 트랜지스터와 같다.

도 26의 (a)에 나타내는 트랜지스터와 도 26의 (b)에 나타내는 트랜지스터의 상위점은, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역의 도전형이다. 도 26의 (a)에 나타내는 트랜지스터에서는, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역은, n+의 도전형을 갖는 반도체 영역(1103a)의 일부 및 n+의 도전형을 갖는 반도체 영역(1103c)의 일부인데, 도 26의 (b)에 나타내는 트랜지스터에서는, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역은, 진성의 반도체 영역(1103b)의 일부이다. 즉, 도 26의 (b)에 나타내는 반도체층에 있어서, 반도체 영역(1103a)(반도체 영역(1103c)) 및 게이트(1105)의 어느 것과도 중첩되지 않는 폭 Loff를 갖는 영역이 설치되어 있다. 이 영역을 오프셋 영역이라고 부르고, 그 폭 Loff를 오프셋 길이라고 부른다. 도면으로부터 명백한 바와 같이, 오프셋 길이는, 측벽 절연물(1106a)(측벽 절연물(1106b))의 폭과 같다.

그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어, "Sentaurus Device"를 사용하였다. 도 23의 (a) 내지 도 23의 (c)는, 도 26의 (a)에 나타나는 구조의 트랜지스터의 드레인 전류(I_d, 실선) 및 전계 효과 이동도(μ, 점선)의 게이트 전압(V_g: 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 I_d는 드레인 전압(드레인과 소스의 전위차)이 +1V라는 가정하의 계산에 의해 얻어지고, 전계 효과 이동도 μ은 드레인 전압이 +0.1V라는 가정하의 계산에 의해 얻어진다.

도 23의 (a)는 게이트 절연막의 두께를 15㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 23의 (b)는 게이트 절연막의 두께를 10㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 23의 (c)는 게이트 절연막의 두께를 5㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 I_d(오프 전류)가 현저하게 저하된다. 이에 대하여, 전계 효과 이동도 μ의 피크값 및 온 상태에서의 드레인 전류 I_d(온 전류)는 눈에 띄는 변화가 없다. 이 그래프는, 게이트 전압 1V 전후에서 드레인 전류는 10μA를 초과하는 것을 보여준다.

도 24의 (a) 내지 도 24의 (c)는, 도 26의 (b)에 나타내는 구조의 트랜지스터에서, 오프셋 길이 Loff를 5㎚로 했을 때의 드레인 전류 I_d(실선)와 전계 효과 이동도 μ(점선)의 게이트 전압 V_g 의존성을 나타낸다. 드레인 전류 I_d는 드레인 전압이 +1V라는 가정하의 계산에 의해 얻어지고, 전계 효과 이동도 μ은 드레인 전압이 +0.1V라는 가정하의 계산에 의해 얻어진다. 도 24의 (a)는 게이트 절연막의 두께를 15㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 24의 (b)는 게이트 절연막의 두께를 10㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 24의 (c)는 게이트 절연막의 두께를 5㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸다.

또한, 도 25의 (a) 내지 도 25의 (c)는, 도 26의 (b)에 나타내는 구조의 트랜지스터에서, 오프셋 길이 Loff를 15㎚로 했을 때의 드레인 전류 I_d(실선)와 전계 효과 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 I_d는 드레인 전압이 +1V라는 가정하의 계산에 의해 얻어지고, 전계 효과 이동도 μ은 드레인 전압이 +0.1V라는 가정하의 계산에 의해 얻어진다. 도 25의 (a)는 게이트 절연막의 두께를 15㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 25의 (b)는 게이트 절연막의 두께를 10㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 25의 (c)는 게이트 절연막의 두께를 5㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸다.

상기 구조 모두에 있어서, 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하하는 반면, 전계 효과 이동도 μ의 피크값 및 온 전류에는 눈에 띄는 변화가 없다.

또한, 전계 효과 이동도 μ의 피크는, 도 23의 (a) 내지 도 23의 (c)에서는 80㎠/Vs 정도이고, 도 24의 (a) 내지 도 24의 (c)에서는 60㎠/Vs 정도이고, 도 25의 (a) 내지 도 25의 (c)에서는 40㎠/Vs 정도이고, 따라서 오프셋 길이 Loff가 증가할수록 전계 효과 이동도 μ의 피크는 저하한다. 또한, 오프 전류도 마찬가지의 경향이 있다. 온 전류 또한 오프셋 길이 Loff의 증가에 따라 감소하지만, 온 전류의 감소는 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 그래프들은, 상기 구조 모두에 있어서, 게이트 전압 1V 전후에서 드레인 전류는 10μA를 초과하는 것을 보여준다.

[실시예 2]

본 실시예에서는, 채널이 형성되는 반도체층에 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체를 포함한 트랜지스터의 전기 특성에 대해서 설명한다.

채널이 형성되는 반도체층으로서 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체를 사용한 트랜지스터는, 기판을 가열하면서 산화물 반도체를 성막하거나, 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 가질 수 있다. 또한, 주성분이란 조성비로 5at.％ 이상 포함되는 원소를 말한다.

In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터의 임계치 전압을 플러스 시프트시켜, 당해 트랜지스터를 노멀리 오프화시키는 것이 가능하다.

예를 들어, 도 27의 (a) 내지 도 27의 (c) 각각은, In, Sn, Zn을 주성분으로 포함하고, 채널 길이 L이 3 ㎛, 채널 폭 W가 10㎛인 산화물 반도체막과, 두께 100㎚의 게이트 절연막을 사용한 트랜지스터의 특성을 보여주는 그래프이다. 또한, V_d는 10V로 하였다.

도 27의 (a)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성시킨 트랜지스터의 특성을 나타낸다. 트랜지스터의 전계 효과 이동도는 18.8㎠/Vsec이다. 한편, 기판을 의도적으로 가열하면서 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성하면, 전계 효과 이동도를 향상시킬 수 있다. 도 27의 (b)는 기판을 200℃에서 가열하면서 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성시킨 트랜지스터의 특성을 나타낸다. 이 경우에, 전계 효과 이동도는 32.2㎠/Vsec이다.

전계 효과 이동도는, In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 더욱 향상시킬 수 있다. 도 27의 (c)는 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리하여 형성시킨 트랜지스터의 특성을 나타낸다. 이 트랜지스터의 전계 효과 이동도는 34.5㎠/Vsec이다.

기판을 의도적으로 가열하는 것은, 스퍼터링 성막 중에 물이 산화물 반도체막 중에 도입되는 것을 저감시키는 효과를 갖는 것으로 기대된다. 또한, 성막 후에 열처리를 행하면, 산화물 반도체막으로부터 수소, 수산기 또는 물을 방출시켜 제거할 수 있게 된다. 상기와 같이, 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화 또는 탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고 추정된다. 또한, 산화물 반도체로부터 불순물을 제거해서 고순도화함으로써 결정화를 도모할 수 있다. 이렇게 고순도화된 비단결정 산화물 반도체를 사용할 경우에, 이상적으로는, 100㎠/Vsec을 초과하는 전계 효과 이동도를 실현하는 것이 기대된다.

In, Sn, Zn을 주성분으로 포함하는 산화물 반도체는 다음의 방법으로 결정화될 수 있다: 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 포함되는 수소, 수산기 또는 물을 방출시키고; 그 열처리에 의해 또는 그 후에 행해지는 열처리에 의해 산화물 반도체를 결정화시킨다. 이러한 결정화 처리 또는 재결정화 처리에 의해, 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.

성막 중에 기판을 의도적으로 가열하는 것 및／또는 성막 후에 열처리하는 것은, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 채널이 형성되는 반도체층으로서 사용한 트랜지스터는, 임계치 전압이 마이너스 시프트해버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하면서 형성된 산화물 반도체막을 사용한 경우, 이 임계치 전압의 마이너스 시프트화의 문제는 해결될 수 있다. 즉, 임계치 전압은 트랜지스터가 노멀리 오프가 되도록 시프트되고, 이러한 경향은 도 27의 (a)와 도 27의 (b)의 대비로부터도 확인할 수 있다.

또한, 임계치 전압은 In, Sn 및 Zn의 비율을 변경함으로써도 제어하는 것이 가능하고, 조성비로서 In: Sn: Zn=2: 1: 3으로 하면, 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In: Sn: Zn=2: 1: 3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.

의도적인 기판 가열 온도 또는 열 처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이다. 고온에서 성막하거나 열 처리를 행함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능하다.

또한, 성막 중에 의도적으로 기판을 가열하는 것 및／또는 성막 후에 열처리를 행하는 것은, 게이트 바이어스 스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 게이트 바이어스의 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 임계치 전압의 드리프트가 ±1.5V 미만, 바람직하게는 ±1.0V 미만이 될 수 있다.

산화물 반도체막의 성막 후에 가열 처리를 행하지 않은 시료 1과, 산화물 반도체막의 성막 후에 650℃에서 가열 처리를 행한 시료 2의 두 개의 트랜지스터에 대하여 BT 시험을 행하였다.

우선, 기판 온도를 25℃로 하고, V_d를 10V로 하고, 트랜지스터의 V_g-I_d 특성을 측정하였다. 이어서, 기판 온도를 150℃로 하고, V_d를 0.1V로 하였다. 또한, V_d는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 그 후, 게이트 절연막에 인가되는 전계 강도가 2MV/cm가 되도록 V_g에 20V를 인가하고, 이 조건을 1시간 유지하였다. 이어서, V_g을 0V로 하였다. 이어서, 기판 온도를 25℃로 하고, V_d를 10V로 하고, 트랜지스터의 V_g-I_d 특성을 측정하였다. 이것을 플러스 BT 시험이라고 부른다.

마찬가지로, 우선, 기판 온도를 25℃로 하고, V_d를 10V로 하고, 트랜지스터의 V_g-I_d 특성을 측정하였다. 이어서, 기판 온도를 150℃로 하고, V_d를 0.1V로 하였다. 그 후, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm가 되도록 V_g에 -20V를 인가하고, 이 조건을 1시간 유지하였다. 이어서, V_g을 0V로 하였다. 이어서, 기판 온도를 25℃로 하고, V_d를 10V로 하고, 트랜지스터의 V_g-I_d 특성을 측정하였다. 이것을 마이너스 BT 시험이라고 부른다.

시료 1의 플러스 BT 시험의 결과를 도 28의 (a)에, 그리고 시료 1의 마이너스 BT 시험의 결과를 도 28의 (b)에 나타내었다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 29의 (a)에, 그리고 시료 2의 마이너스 BT 시험의 결과를 도 29의 (b)에 나타내었다.

시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계치 전압의 변동량은, 각각 1.80V 및 -0.42V였다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계치 전압의 변동량은, 각각 0.79V 및 0.76V였다. 시료 1 및 시료 2 모두에서, BT 시험 전후에 있어서의 임계치 전압의 변동량이 작고, 그 신뢰성이 높은 것을 알 수 있다.

열처리는 산소 분위기 중에서 행할 수 있지만, 다르게는, 우선 질소 또는 불활성 가스 또는 감압 하에서 열처리를 행하고나서 산소를 포함하는 분위기 중에서 열처리를 행해도 좋다. 탈수화 또는 탈수소화를 행하고나서 산소를 산화물 반도체에 공급함으로써, 열처리의 효과를 보다 향상시킬 수 있다. 또한, 탈수화 또는 탈수소화 후에 산소를 공급하는 방법으로서는, 산소 이온을 전계에 의해 가속해서 산화물 반도체막에 주입하는 방법을 적용해도 좋다.

산화물 반도체 중, 또는 상기 산화물 반도체와, 당해 산화물 반도체와 접하는 막과의 계면에서는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시키면, 지속적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 격자간에 존재하는 산소이다. 과잉 산소의 농도를 1×10¹⁶/㎤ 이상 2×10²⁰/㎤ 이하로 하면, 결정 왜곡 등을 일으키지 않고 산화물 반도체 중에 과잉 산소를 포함시킬 수 있다.

또한, 산화물 반도체의 적어도 일부가 결정을 포함하도록 열처리를 행하면, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비 In: Sn: Zn=1: 1: 1의 타깃을 사용하여 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막을 X선 회절(XRD)에 의해 분석하면, 할로(halo) 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열 처리 온도는 적절히 설정될 수 있으며, 예를 들어 650℃에서 열처리를 행하면, X선 회절 분석에서 명확한 회절 피크를 관측할 수 있다.

In-Sn-Zn계 산화물의 XRD 분석을 행하였다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 사용하고, out-of-plane법으로 측정하였다.

시료 A 및 시료 B를 준비하고 이들에 대해 XRD 분석을 행하였다. 이하, 시료 A 및 시료 B의 제작 방법을 설명한다.

우선, 탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn계 산화물을 100㎚의 두께로 성막하였다.

In-Sn-Zn계 산화물은, 스퍼터링 장치를 사용하여 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타깃으로서는, In: Sn: Zn=1: 1: 1 [원자수비]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로서 사용하였다.

이어서, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리로서는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 또한 1시간의 가열 처리를 행하였다. 이와 같이 하여 제작한 시료를 시료 B로서 사용하였다.

도 30에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35 deg 근방 및 37 deg 내지 38 deg일 때 결정 유래의 피크가 관측되었다.

이와 같이, In, Sn, Zn을 주성분으로 포함하는 산화물 반도체의 성막 중에 기판을 의도적으로 가열하는 것 및／또는 성막 후에 열처리를 행하는 것에 의해 트랜지스터의 특성을 향상시킬 수 있다.

이 기판 가열 및 열처리는, 산화물 반도체에 있어서 악성의 불순물인 수소 및 수산기를 막 중에 포함시키지 않도록 하는 작용, 또는 막 중으로부터 수소 및 수산기를 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 산화물 반도체를 고순도화할 수 있고, 이에 의해서 트랜지스터의 노멀리 오프화를 도모할 수 있다. 산화물 반도체가 고순도화됨으로써 트랜지스터의 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널 폭 1㎛당 전류값을 나타낸다.

도 31에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수와의 관계를 나타낸다. 여기에서는, 간단화를 위하여, 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.

구체적으로는, 도 31에 도시한 바와 같이, 오프 전류는, 기판 온도가 125℃인 경우에는 0.1aA/㎛(1×10^-19A/㎛) 이하였고, 기판 온도가 85℃인 경우에는 10 zA/㎛(1×10^-20A/㎛) 이하였다. 오프 전류값의 대수가 온도의 역수에 비례하는 점에서, 실온(27℃)에서의 오프 전류값은 0.1 zA/㎛(1×10^-22A/㎛) 이하라고 예상된다. 따라서, 오프 전류를 125℃에서 1aA/㎛(1×10^-18A/㎛) 이하로, 85℃에서 100 zA/㎛(1×10^-19A/㎛) 이하로, 실온에서 1 zA/㎛(1×10^-21A/㎛) 이하로 할 수 있다. 상기 오프 전류값은, Si를 반도체막으로서 사용한 트랜지스터에 비하여, 매우 낮은 것인 것은 명확하다.

말할 필요도 없이, 산화물 반도체막의 성막 중에 수소 및 물이 막 중에 혼입하지 않도록 하기 위해서, 성막실 외부로부터의 누설 및 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터링 가스의 순도를 높이는 것이 바람직하다. 예를 들어, 스퍼터링 가스는 물이 막 중에 포함되지 않도록 노점이 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 바로 그것에 수소 및 물 등의 불순물이 포함되어 있지 않도록, 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 포함하는 산화물 반도체는 열처리에 의해 막 내의 물을 제거할 수 있지만, In, Ga, Zn을 주성분으로 포함하는 산화물 반도체보다 높은 온도에서, In, Sn, Zn을 주성분으로 포함하는 산화물 반도체로부터 물이 방출되기 때문에, 처음부터 물이 포함되지 않는 막을 형성해 두는 것이 바람직하다.

또한, 산화물 반도체막의 성막 후에 650℃에서 가열 처리를 행한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기적 특성 사이의 관계에 대해서 평가하였다.

측정에 사용한 트랜지스터는, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, V_d는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃였다. 여기서, 트랜지스터에 있어서, 게이트 전극이 한 쌍의 전극 중 하나와 중첩하는 부분의 폭을 Lov라고 칭하고, 산화물 반도체막과 중첩하지 않는, 한 쌍의 전극의 부분의 폭을 dW라 칭한다.

도 32에, I_d(실선) 및 전계 효과 이동도(점선)의 V_g 의존성을 나타낸다. 또한, 도 33의 (a)에 기판 온도와 임계치 전압 사이의 관계를, 그리고 도 33의 (b)에 기판 온도와 전계 효과 이동도 사이의 관계를 나타낸다.

도 33의 (a)로부터, 기판 온도가 증가할수록 임계치 전압은 낮아지는 것을 알 수 있다. 또한, -40℃ 내지 150℃의 범위에서, 임계치 전압은 1.09V 내지 -0.23V로 낮아졌다.

또한, 도 33의 (b)로부터, 기판 온도가 증가할수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 전계 효과 이동도는, -40℃ 내지 150℃의 범위에서, 36㎠/Vs 내지 32㎠/Vs로 낮아졌다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.

채널이 형성되는 반도체층에 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체를 포함하는 트랜지스터에 있어서, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하여, LSI에 요구되는 온 전류값을 만족시킬 수 있다. 예를 들어, L/W=33㎚/40㎚의 FET에서, 게이트 전압이 2.7V이고, 드레인 전압이 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에서 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이라면, Si 반도체를 사용하여 형성되는 집적 회로에 산화물 반도체를 포함하는 트랜지스터가 또한 제공되더라도, 동작 속도를 저감시키지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.

100: 분주 회로, 101: DFF 회로, 102: DFF 회로, 103: DFF 회로, 111: 단자부, 112: 노드, 113: 노드, 114: 단자부, 115: 노드, 116: 노드, 121: 인버터, 122: 인버터, 123: 인버터, 124: 아날로그 스위치, 125: 아날로그 스위치, 126: 클록드(clocked) 인버터, 127: 클록드 인버터, 131: p채널 트랜지스터, 132: n채널 트랜지스터, 133: n채널 트랜지스터, 134: p채널 트랜지스터, 135: p채널 트랜지스터, 136: n채널 트랜지스터, 200: 분주 회로, 201: FF 회로, 202: FF 회로, 203: FF 회로, 211: 단자부, 212: 노드, 213: 노드, 214: 단자부, 215: 노드, 216: 노드, 217: 노드, 218: 노드, 219: 노드, 220: 노드, 221: 인버터, 222: 인버터, 223: 노드, 231: 트랜지스터, 232: 트랜지스터, 233: 트랜지스터, 234: 트랜지스터, 235: 트랜지스터, 236: 트랜지스터, 237: 트랜지스터, 238: 트랜지스터, 251: FF 회로, 252: 용량 소자, 253: 용량 소자, 261: FF 회로, 300: 분주 회로, 301: FF 회로, 302: FF 회로, 303: FF 회로, 311: 단자부, 312: 노드, 313: 노드, 314: 단자부, 315: 노드, 316: 노드, 341: 인버터, 700: 기판, 701: 절연막, 702: 반도체막, 703: 게이트 절연막, 704: 불순물 영역, 705: 마스크, 706: 개구, 707: 게이트 전극, 708: 도전막, 709: 불순물 영역, 710: 채널 형성 영역, 711: 불순물 영역, 712: 절연막, 713: 절연막, 716: 산화물 반도체층, 719: 도전막, 720: 도전막, 721: 게이트 절연막, 722: 게이트 전극, 724: 절연막, 725: 개구, 726: 배선, 727: 절연막, 731: 트랜지스터, 732: 트랜지스터, 901: 트랜지스터, 902: 하지막, 903: 산화물 반도체층, 904: 소스 전극, 905: 드레인 전극, 906: 게이트 절연막, 907: 게이트 전극, 908: 고농도 영역, 909: 채널 형성 영역, 910: 보호 절연막, 911: 트랜지스터, 912: 하지막, 913: 산화물 반도체층, 914: 소스 전극, 915: 드레인 전극, 916: 게이트 절연막, 917: 게이트 전극, 918: 고농도 영역, 919: 채널 형성 영역, 920: 보호 절연막, 921: 트랜지스터, 922: 하지막, 923: 산화물 반도체층, 924: 소스 전극, 925: 드레인 전극, 926: 게이트 절연막, 927: 게이트 전극, 928: 고농도 영역, 929: 저농도 영역, 930: 측벽, 931: 채널 형성 영역, 932: 보호 절연막, 941: 트랜지스터, 942: 하지막, 943: 산화물 반도체층, 944: 소스 전극, 945: 드레인 전극, 946: 게이트 절연막, 947: 게이트 전극, 948: 고농도 영역, 949: 저농도 영역, 950: 측벽, 951: 채널 형성 영역, 952: 보호 절연막, 961: 트랜지스터, 962: 하지막, 963: 산화물 반도체층, 964: 소스 전극, 965: 드레인 전극, 966: 게이트 절연막, 967: 게이트 전극, 968: 고농도 영역, 969: 저농도 영역, 970: 측벽, 971: 채널 형성 영역, 972: 보호 절연막, 973: 절연막, 974: 전극, 975: 전극, 1101: 하지 절연층, 1102: 절연물, 1104: 게이트 절연막, 1105: 게이트, 1107: 절연물, 7001: 하우징, 7002: 표시부, 7011: 하우징, 7012: 표시부, 7013: 지지대, 7021: 하우징, 7022: 표시부, 7031: 하우징, 7032: 하우징, 7033: 표시부, 7034: 표시부, 7035: 마이크로폰, 7036: 스피커, 7037: 조작 키, 7038: 스타일러스, 7041: 하우징, 7042: 표시부, 7043: 음성 입력부, 7044: 음성 출력부, 7045: 조작 키, 7046: 수광부, 7051: 하우징, 7052: 표시부, 7053: 조작 키, 9900: 기판, 9901: ALU, 9906: 레지스터, 9909: 재기입 가능한 ROM, 1103a: 반도체 영역, 1103b: 반도체 영역, 1103c: 반도체 영역, 1106a: 측벽 절연물, 1106b: 측벽 절연물, 1108a: 소스, 1108b: 드레인
본 출원은 2011년 5월 26일에 일본 특허청에 출원된 일련 번호 2011-118125의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (19)

1. 분주 회로로서,
   클록 신호가 공급되는 제1 입력부와;
   제1 출력 신호를 공급하는 제1 출력부와;
   상기 제1 출력 신호의 반전 신호를 공급하는 제2 출력부와;
   상기 제2 출력부와 전기적으로 접속된 제2 입력부와;
   소스 및 드레인을 포함하는 제1 트랜지스터 - 상기 소스 및 드레인 중 한쪽은 상기 제2 입력부와 전기적으로 접속되고, 상기 제1 트랜지스터의 게이트에 상기 클록 신호의 반전 신호가 공급됨 - 와;
   상기 제1 트랜지스터의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속된 게이트를 갖는 제2 트랜지스터와;
   상기 제1 입력부와 전기적으로 접속된 게이트를 갖는 제3 트랜지스터와;
   상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된 게이트를 갖는 제4 트랜지스터를 포함하는,
   플립플롭 회로를 포함하고,
   상기 제1 트랜지스터의 채널 영역이 산화물 반도체를 포함하고,
   상기 제3 트랜지스터의 채널 영역이 산화물 반도체를 포함하는,
   분주 회로.
2. 제1항에 있어서,
   상기 제2 트랜지스터의 채널 영역이 산화물 반도체를 포함하고,
   상기 제4 트랜지스터의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.
3. 반도체 장치로서,
   제1항에 따른 분주 회로를 포함하는, 반도체 장치.
4. 분주 회로로서,
   제1 인버터 및 제2 인버터와;
   p채널 트랜지스터인 제1 트랜지스터 및 제5 트랜지스터와;
   n채널 트랜지스터인 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하고,
   상기 제1 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은 제1 전원과 전기적으로 접속되고,
   상기 제1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
   상기 제2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
   상기 제5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
   상기 제6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
   상기 제3 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 상기 제7 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제2 전원과 전기적으로 접속되고,
   상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 게이트는 상기 제8 트랜지스터의 게이트 및 상기 제1 인버터의 입력과 전기적으로 접속되고,
   상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 트랜지스터의 소스 및 드레인 중 상기 다른 한쪽 및 상기 제2 트랜지스터의 소스 및 드레인 중 상기 한쪽과 전기적으로 접속되고,
   상기 제8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제7 트랜지스터의 게이트와 전기적으로 접속되고,
   상기 제2 인버터의 입력은 상기 제5 트랜지스터의 소스 및 드레인 중 상기 다른 한쪽 및 상기 제6 트랜지스터의 소스 및 드레인 중 상기 한쪽과 전기적으로 접속되고,
   상기 제2 인버터의 출력은 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
   상기 제4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제3 트랜지스터의 게이트와 전기적으로 접속되고,
   상기 제1 인버터의 출력은 상기 제4 트랜지스터의 게이트, 상기 제5 트랜지스터의 게이트, 및 상기 제6 트랜지스터의 게이트와 전기적으로 접속되는,
   분주 회로.
5. 제4항에 있어서,
   상기 제1 전원은 상기 제2 전원보다도 높은 전위를 공급하는, 분주 회로.
6. 제4항에 있어서,
   상기 제8 트랜지스터의 소스 및 드레인 중 상기 한쪽 및 상기 제2 인버터의 입력 중 적어도 한쪽에, 용량 소자가 전기적으로 접속되어 있는, 분주 회로.
7. 제4항에 있어서,
   상기 제4 트랜지스터의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.
8. 제4항에 있어서,
   상기 제8 트랜지스터의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.
9. 제4항에 있어서,
   상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.
10. 제4항에 있어서,
    상기 제6 트랜지스터 및 상기 제7 트랜지스터 중 적어도 하나의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.
11. 반도체 장치로서,
    제4항에 따른 분주 회로를 포함하는, 반도체 장치.
12. 분주 회로로서,
    제1 인버터와;
    p채널 트랜지스터인 제1 트랜지스터 및 제5 트랜지스터와;
    n채널 트랜지스터인 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은 제1 전원과 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 상기 제7 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제2 전원과 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 게이트는 상기 제8 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 트랜지스터의 소스 및 드레인 중 상기 다른 한쪽 및 상기 제2 트랜지스터의 소스 및 드레인 중 상기 한쪽과 전기적으로 접속되고,
    상기 제8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제7 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제1 인버터의 입력은 상기 제5 트랜지스터의 소스 및 드레인 중 상기 다른 한쪽 및 상기 제6 트랜지스터의 소스 및 드레인 중 상기 한쪽과 전기적으로 접속되고,
    상기 제1 인버터의 출력은 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제3 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는 상기 제5 트랜지스터의 게이트, 및 상기 제6 트랜지스터의 게이트와 전기적으로 접속되는,
    분주 회로.
13. 제12항에 있어서,
    상기 제1 전원은 상기 제2 전원보다도 높은 전위를 공급하는, 분주 회로.
14. 제12항에 있어서,
    상기 제8 트랜지스터의 소스 및 드레인 중 상기 한쪽 및 상기 제1 인버터의 입력 중 적어도 한쪽에, 용량 소자가 전기적으로 접속되어 있는, 분주 회로.
15. 제12항에 있어서,
    상기 제4 트랜지스터의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.
16. 제12항에 있어서,
    상기 제8 트랜지스터의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.
17. 제12항에 있어서,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.
18. 제12항에 있어서,
    상기 제6 트랜지스터 및 상기 제7 트랜지스터 중 적어도 하나의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.
19. 반도체 장치로서,
    제12항에 따른 분주 회로를 포함하는, 반도체 장치.

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