KR20140034607A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 그의 제조 방법을 제공한다. 상기 반도체 패키지는 제 1 측면, 상기 제 1 측면에 대향하는 제 2 측면, 상기 제 1 측면과 수직한 제 3 측면 및 상기 제 3 측면과 대향하는 제 4 측면을 포함하는 하부 몰딩 부재; 상기 하부 몰딩 부재 내에 위치하고, 상기 하부 몰딩 부재의 상기 제 1 측면에 가까운 영역의 상면 및 상기 제 2 측면에 가까운 영역의 상면 상에 위치하는 하부 칩 패드들을 포함하되, 상면 레벨이 상기 하부 몰딩 부재의 상면 레벨과 동일한 하부 반도체 칩; 상기 하부 반도체 칩을 둘러싸되, 상기 하부 몰딩 부재를 관통하는 도전성 기둥들; 상기 하부 몰딩 부재의 상면 상에 위치하고, 상기 하부 몰딩 부재의 상기 제 3 측면에 가까운 영역의 상면 및 상기 제 4 측면에 가까운 영역의 상면 상에 위치하는 상부 칩 패드들을 포함하되, 상기 하부 반도체 칩과 직교하는 상부 반도체 칩; 및 상기 하부 몰딩 부재 및 상기 상부 반도체 칩 상에 위치하되, 상기 하부 칩 패드들과 상기 상부 칩 패드들 각각을 해당 도전성 기둥과 전기적으로 연결하는 연결 구조체를 포함한다.

Description

반도체 패키지 및 그의 제조 방법{Semiconductor Package and method for fabricating the same}
본 발명은 칩 패드들이 서로 대향하는 양 측면에 가까운 영역의 상면 상에 위치하는 반도체 칩을 포함하는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
반도체 패키지는 적어도 하나의 반도체 칩을 포함한다. 상기 반도체 칩은 서로 대향하는 양 측면에 가까운 영역의 상면 상에 칩 패드들을 포함할 수 있다. 반도체 패키지에서는 고집적화 및 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 칩 패드들이 서로 대향하는 양 측면에 가까운 상면 상에 위치하는 반도체 칩을 포함하되, 고집적화될 수 있는 반도체 패키지 및 그의 제조 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 적층된 반도체 칩의 칩 패드들과 외부 단자들 사이의 전기적 연결이 외부 환경에 의해 손상되는 것을 방지할 수 있는 반도체 패키지 및 그의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는 제 1 측면, 상기 제 1 측면에 대향하는 제 2 측면, 상기 제 1 측면과 수직한 제 3 측면 및 상기 제 3 측면과 대향하는 제 4 측면을 포함하는 하부 몰딩 부재; 상기 하부 몰딩 부재 내에 위치하고, 상기 하부 몰딩 부재의 상기 제 1 측면에 가까운 영역의 상면 및 상기 제 2 측면에 가까운 영역의 상면 상에 위치하는 하부 칩 패드들을 포함하되, 상면 레벨이 상기 하부 몰딩 부재의 상면 레벨과 동일한 하부 반도체 칩; 상기 하부 반도체 칩을 둘러싸되, 상기 하부 몰딩 부재를 관통하는 도전성 기둥들; 상기 하부 몰딩 부재의 상면 상에 위치하고, 상기 하부 몰딩 부재의 상기 제 3 측면에 가까운 영역의 상면 및 상기 제 4 측면에 가까운 영역의 상면 상에 위치하는 상부 칩 패드들을 포함하되, 상기 하부 반도체 칩과 직교하는 상부 반도체 칩; 및 상기 하부 몰딩 부재 및 상기 상부 반도체 칩 상에 위치하되, 상기 하부 칩 패드들과 상기 상부 칩 패드들 각각을 해당 도전성 기둥과 전기적으로 연결하는 연결 구조체를 포함한다.
상기 연결 구조체는 상기 하부 몰딩 부재의 상면, 상기 하부 반도체 칩의 상면, 상기 상부 반도체 칩의 측면 및 상면과 직접 접촉하는 제 1 상부 절연막, 상기 제 1 상부 절연막 상에 위치하는 제 1 재배선 패턴 및 상기 제 1 재배선 패턴 상에 위치하는 제 2 상부 절연막을 포함할 수 있다. 상기 제 1 재배선 패턴은 상기 도전성 기둥들의 상면과 직접 접촉하는 제 1 컨택 플러그들, 상기 하부 칩 패드들의 상면과 직접 접촉하는 제 2 컨택 플러그들 및 상기 상부 칩 패드들의 상면과 직접 접촉하는 제 3 컨택 플러그들을 포함할 수 있다.
상기 제 2 상부 절연막의 측면들은 상기 제 1 재배선 패턴의 최외곽 측면들보다 외측에 위치할 수 있다.
상기 제 2 상부 절연막의 측면들은 상기 제 1 상부 절연막의 측면들과 수직 정렬될 수 있다.
상기 연결 구조체는 상기 제 2 상부 절연막 상에 위치하는 제 2 재배선 패턴 및 상기 제 2 재배선 패턴 상에 위치하는 제 3 상부 절연막을 더 포함할 수 있다. 상기 제 2 재배선 패턴은 상기 제 1 재배선 패턴의 상면과 직접 접촉하는 제 4 컨택 플러그들을 포함할 수 있다.
상기 제 3 상부 절연막의 측면들은 상기 제 2 재배선 패턴의 최외곽 측면들보다 외측에 위치할 수 있다. 상기 제 3 상부 절연막의 측면들은 상기 제 2 상부 절연막의 측면들과 수직 정렬될 수 있다.
상기 하부 칩 패드들 중 일부는 상기 제 2 재배선 패턴에 의해 해당 하부 칩 패드에 공급되는 신호와 동일한 신호가 공급되는 상부 칩 패드와 전기적으로 연결될 수 있다.
상기 반도체 패키지는 상기 도전성 기둥들의 하면 상에 위치하는 외부 단자들을 더 포함할 수 있다. 상기 외부 단자들 각각은 해당 도전성 기둥의 하면과 직접 접촉할 수 있다.
상기 상부 반도체 칩의 수직 높이는 상기 하부 반도체 칩의 수직 높이보다 낮을 수 있다.
상기 하부 반도체 칩의 수직 높이는 상기 하부 몰딩 부재의 수직 높이와 동일할 수 있다.
상기 반도체 패키지는 상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 위치하는 접착층을 더 포함할 수 있다. 상기 접착층은 상기 하부 반도체 칩의 상면 및 상기 상부 반도체 칩의 하면과 직접 접촉할 수 있다.
상기 접착층은 상기 상부 반도체 칩과 상기 하부 몰딩 부재 사이로 연장될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는 상면 상에 위치하는 하부 칩 패드들을 포함하되, 상기 하부 칩 패드들은 서로 대향되는 두 측면에 가까이 위치하는 하부 반도체 칩; 상기 하부 반도체 칩의 측면들을 덮는 하부 몰딩 부재; 상기 하부 몰딩 부재를 관통하되, 상기 하부 몰딩 부재의 가장 자리를 따라 위치하는 도전성 기둥들; 상기 도전성 기둥들의 하면 상에 위치하되, 각각 해당 도전성 기둥의 하면과 직접 접촉하는 외부 단자들; 상면 상에 위치하는 상부 칩 패드들을 포함하고, 상기 하부 반도체 칩의 상면 상에 위치하되, 상기 하부 칩 패드들을 노출하는 상부 반도체 칩; 상기 하부 몰딩 부재 및 상기 상부 반도체 칩 상에 위치하되, 측면들이 상기 하부 몰딩 부재의 측면들과 수직 정렬되는 연결 구조체; 및 상기 연결 구조체의 상면 상에 위치하되, 측면들이 상기 연결 구조체의 측면들과 수직 정렬되는 상부 몰딩 부재를 포함한다. 상기 하부 칩 패드들 및 상기 상부 칩 패드들 각각은 상기 연결 구조체 및 상기 도전성 기둥들에 의해 해당 외부 단자와 전기적으로 연결된다.
상기 하부 몰딩 부재의 열팽창률은 상기 상부 몰딩 부재의 열팽창률보다 낮을 수 있다.
상기 하부 몰딩 부재는 상기 상부 몰딩 부재보다 단단할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는 서로 대향하는 양 측면에 가까운 영역의 상면 상에 위치하는 칩 패드들을 포함하는 두 개의 반도체 칩을 동시에 재배선할 수 있다. 또한, 본 발명의 기술적 사상에 따른 반도체 패키지에서는 적층된 반도체 칩들의 칩 패드들이 회로 기판 없이 해당 외부 단자과 연결될 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 반도체 패키지에서는 전체적인 높이가 감소할 수 있다. 따라서, 본 발명의 기술적 사상에 따른 반도체 패키지는 고집적화될 수 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 패키지에서는 적층된 반도체 칩들의 칩 패드들이 와이어 없이 해당 외부 단자와 연결될 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 반도체 패키지에서는 외부 환경 또는 후속 공정에 의해 반도체 칩들과 외부 단자 사이의 전기적 연결이 손상되는 것을 방지할 수 있다. 따라서, 본 발명의 기술적 사상에 따른 반도체 패키지에서는 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타낸 분리 사시도이다.
도 2a는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 2b는 도 1의 II-II'선을 따라 절단한 단면도이다.
도 2c는 도 1의 III-III'선을 따라 절단한 단면도이다.
도 3a 내지 3c는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 단면도들이다.
도 4a 내지 4c는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 단면도들이다.
도 5a 내지 5c는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 단면도들이다.
도 6a 내지 6c는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 단면도들이다.
도 7a 내지 28a, 7b 내지 28b 및 7c 내지 28c는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 29a 내지 35a, 29b 내지 35b 및 29c 내지 35c는 본 발명의 다른 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 36a, 36b, 36c, 37a, 37b 및 37c는 본 발명의 다른 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 38은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 메모리 모듈을 나타낸 구성도이다.
도 39는 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 반도체 모듈을 나타낸 구성도이다.
도 40은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 모바일 시스템을 나타낸 구성도이다.
도 41은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 모바일 장치를 나타낸 구성도이다.
도 42는 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 전자 시스템을 나타낸 구성도이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
　
(실시 예)
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 분리 사시도이다. 도 2a는 도 1의 I-I'선을 따라 절단한 단면도이다. 도 2b는 도 1의 II-II'선을 따라 절단한 단면도이다. 도 2c는 도 1의 III-III'선을 따라 절단한 단면도이다.
도 1 및 2a 내지 2c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지는 하부 반도체 칩(110), 상부 반도체 칩(130), 도전성 기둥들(conductive pillars, 320), 하부 몰딩 부재(lower molding element, 410), 연결 구조체(connecting structure, 500) 및 상부 몰딩 부재(upper molding element, 610)를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 상기 도전성 기둥들(320)의 하면 상에 위치하는 외부 단자들(720)을 더 포함할 수 있다. 상기 외부 단자들(720)은 각각 해당 도전성 기둥(320)의 하면과 직접 접촉할 수 있다. 상기 외부 단자들(720)은 솔더 볼(solder ball), 솔더 범프(solder bump), 그리드 어레이(grid array) 또는 도전성 탭(conductive tab)을 포함할 수 있다.
상기 하부 반도체 칩(110)은 메모리 소자를 포함할 수 있다. 예를 들어, 상기 하부 반도체 칩(110)은 디램 소자(Dynamic Random Access Memory device; DRAM device), 플래시 메모리 소자(Flash memory device) 또는 저항 변화 메모리 소자(Resistance changeable memory device)를 포함할 수 있다.
상기 하부 반도체 칩(110)은 상기 상부 반도체 칩(130)의 하부에 위치할 수 있다. 상기 하부 반도체 칩(110)은 상기 상부 반도체 칩(130)과 직교할 수 있다. 상기 하부 반도체 칩(110)은 상기 하부 몰딩 부재(410) 내에 위치할 수 있다. 상기 하부 반도체 칩(110)은 상기 하부 몰딩 부재(410)의 중앙 영역에 위치할 수 있다. 상기 하부 반도체 칩(110)의 상면 레벨은 상기 하부 몰딩 부재(410)의 상면 레벨과 동일할 수 있다.
상기 하부 반도체 칩(110)의 수직 높이는 상기 하부 몰딩 부재(410)의 수직 높이와 동일할 수 있다. 상기 하부 반도체 칩(110)은 상기 하부 몰딩 부재(410)를 관통할 수 있다.
상기 하부 반도체 칩(110)은 하부 칩 패드들(112a, 112b)을 포함할 수 있다. 상기 하부 칩 패드들(112a, 112b)은 상기 하부 반도체 칩(110)의 상면 상에 위치할 수 있다. 상기 하부 칩 패드들(112a, 112b)은 상기 상부 반도체 칩(130)에 의해 노출되는 상기 하부 반도체 칩(110)의 상면 상에 위치할 수 있다. 상기 하부 칩 패드들(112a, 112b)은 상기 상부 반도체 칩(130)과 수직 중첩되지 않을 수 있다.
상기 하부 칩 패드들(112a, 112b)은 제 1 하부 칩 패드들(112a) 및 제 2 하부 칩 패드들(112b)을 포함할 수 있다. 상기 제 2 하부 칩 패드들(112b)은 상기 제 1 하부 칩 패드들(112a)과 대칭될 수 있다. 상기 제 1 하부 칩 패드들(112a) 및 상기 제 2 하부 칩 패드들(112b)은 상기 하부 반도체 칩(110)의 서로 대향하는 두 측면에 가까운 영역의 상면 상에 위치할 수 있다. 예를 들어, 상기 제 1 하부 칩 패드들(112a)은 상기 하부 몰딩 부재(410)의 제 1 측면(S1)에 가까이 위치할 수 있다. 상기 제 2 하부 칩 패드들(112b)은 상기 하부 몰딩 부재(410)의 제 2 측면(S2)에 가까이 위치할 수 있다. 상기 하부 몰딩 부재(410)의 상기 제 2 측면(S2)은 상기 하부 몰딩 부재(410)의 상기 제 1 측면(S1)과 대향할 수 있다.
상기 하부 칩 패드들(112a, 112b)에는 데이터 신호, 어드레스/컨트롤 신호 및 전원전압 신호가 공급될 수 있다. 상기 하부 칩 패드들(112a, 112b) 각각에는 다른 신호가 공급될 수 있다. 예를 들어, 상기 제 1 하부 칩 패드들(112a) 중 하나에는 전원전압 신호가 공급될 수 있다. 상기 제 1 하부 칩 패드들(112a) 중 다른 하나에는 제 1 데이터 신호가 공급될 수 있다. 상기 제 2 하부 칩 패드들(112b) 중 하나에는 제 2 데이터 신호가 공급될 수 있다. 상기 제 2 하부 칩 패드들(112b) 중 다른 하나에는 어드레스/컨트롤 신호가 공급될 수 있다.
상기 하부 칩 패드들(112a, 112b)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 칩 패드들(112a, 112b)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다.
상기 상부 반도체 칩(130)은 메모리 소자를 포함할 수 있다. 예를 들어, 상기 상부 반도체 칩(130)은 디램 소자(DRAM device), 플래시 메모리 소자 또는 저항 변화 메모리 소자를 포함할 수 있다. 상기 상부 반도체 칩(130)은 상기 하부 반도체 칩(110)과 동종 칩일 수 있다.
본 발명의 실시 예에 따른 반도체 패키지에서는 상기 하부 반도체 칩(110) 및 상기 상부 반도체 칩(130)이 모두 메모리 소자를 포함하는 것으로 설명된다. 그러나, 상기 하부 반도체 칩(110) 또는 상기 상부 반도체 칩(130)은 로직 소자를 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 반도체 패키지에서 상기 하부 반도체 칩(110)은 마이크로 프로세서(Micro Processor; MP)와 같은 로직 소자를 포함할 수 있다.
상기 상부 반도체 칩(130)은 상기 하부 반도체 칩(110)의 상면 상에 위치할 수 있다. 상기 상부 반도체 칩(130)은 상기 하부 반도체 칩(110)의 상면 상에 직교로 적층될 수 있다. 상기 상부 반도체 칩(130)의 일부 영역은 상기 하부 반도체 칩(110)과 수직 중첩되지 않을 수 있다. 상기 하부 반도체 칩(110)과 수직 중첩되지 않는 상기 상부 반도체 칩(130)의 상기 일부 영역은 상기 하부 몰딩 부재(410)와 수직 중첩될 수 있다.
상기 상부 반도체 칩(130)의 수평 면적은 상기 하부 반도체 칩(110)의 수평 면적과 동일할 수 있다. 예를 들어, 상기 상부 반도체 칩(130)의 수평 길이 및 수평 폭은 상기 하부 반도체 칩(110)의 수평 길이 및 수평 폭과 동일할 수 있다. 상기 상부 반도체 칩(130)의 수직 높이는 상기 하부 반도체 칩(110)의 수직 높이보다 낮을 수 있다. 상기 상부 반도체 칩(130)의 수직 높이는 상기 하부 몰딩 부재(110)의 수직 높이보다 낮을 수 있다.
상기 상부 반도체 칩(130)은 상부 칩 패드들(132a, 132b)을 포함할 수 있다. 상기 상부 칩 패드들(132a, 132b)은 상기 상부 반도체 칩(130)의 상면 상에 위치할 수 있다. 상기 상부 칩 패드들(132a, 132b)은 상기 하부 반도체 칩(110)과 수직 중첩되지 않을 수 있다. 상기 상부 칩 패드들(132a, 132b)은 상기 하부 반도체 칩(110)과 수직 중첩되지 않는 상기 상부 반도체 칩(130)의 상기 일부 영역의 상면 상에 위치할 수 있다. 상기 상부 칩 패드들(132a, 132b)은 상기 하부 몰딩 부재(410)와 수직 중첩될 수 있다.
상기 상부 칩 패드들(132a, 132b)은 제 1 상부 칩 패드들(132a) 및 제 2 상부 칩 패드들(132b)을 포함할 수 있다. 상기 제 2 상부 칩 패드들(132b)은 상기 제 1 상부 칩 패드들(132a)과 대칭될 수 있다. 상기 제 1 상부 칩 패드들(132a) 및 상기 제 2 상부 칩 패드들(132b)은 상기 상부 반도체 칩(130)의 서로 대향하는 두 측면에 가까운 영역의 상면 상에 위치할 수 있다. 예를 들어, 상기 제 1 상부 칩 패드들(132a)은 상기 하부 몰딩 부재(410)의 제 3 측면(S3)에 가까이 위치할 수 있다. 상기 제 2 상부 칩 패드들(132b)은 상기 하부 몰딩 부재(410)의 제 4 측면(S4)에 가까이 위치할 수 있다. 상기 하부 몰딩 부재(410)의 상기 제 4 측면(S4)은 상기 하부 몰딩 부재(410)의 상기 제 3 측면(S3)과 대향할 수 있다.
상기 상부 칩 패드들(132a, 132b)에는 데이터 신호, 어드레스/컨트롤 신호 및 전원전압 신호가 공급될 수 있다. 상기 상부 칩 패드들(132a, 132b) 각각에는 다른 신호가 공급될 수 있다. 예를 들어, 상기 제 1 상부 칩 패드들(132a) 중 하나에는 전원전압 신호가 공급될 수 있다. 상기 제 1 상부 칩 패드들(132a) 중 다른 하나에는 제 3 데이터 신호가 공급될 수 있다. 상기 제 2 상부 칩 패드들(132b) 중 하나에는 제 4 데이터 신호가 공급될 수 있다. 상기 제 2 상부 칩 패드들(132b) 중 다른 하나에는 어드레스/컨트롤 신호가 공급될 수 있다.
상기 상부 칩 패드들(132a, 132b)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 상부 칩 패드들(132a, 132b)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다. 상기 상부 칩 패드들(132a, 132b)은 상기 하부 칩 패드들(112a, 112b)과 동일한 물질을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 상기 하부 반도체 칩(110)과 상기 상부 반도체 칩(130) 사이에 위치하는 접착층(210)을 더 포함할 수 있다. 상기 접착층(210)은 상기 하부 반도체 칩(110)의 상면 및 상기 상부 반도체 칩(130)의 하면과 직접 접촉할 수 있다. 상기 상부 반도체 칩(130)은 상기 접착층(210)에 의해 상기 하부 반도체 칩(110)의 상면에 부착될 수 있다.
상기 접착층(210)은 상기 상부 반도체 칩(130)의 하면 전체를 덮을 수 있다. 예를 들어, 상기 접착층(210)의 측면들은 상기 상부 반도체 칩(130)의 측면들과 수직 정렬될 수 있다. 상기 접착층(210)은 상기 상부 반도체 칩(130)의 하면과 동일한 형상일 수 있다. 상기 접착층(210)은 상기 하부 몰딩 부재(410)와 상기 상부 반도체 칩(130) 사이로 연장될 수 있다. 상기 접착층(210)은 상기 하부 반도체 칩(110)과 직교할 수 있다.
상기 접착층(210)은 에폭시 수지를 포함할 수 있다. 예를 들어, 상기 접착층(210)은 디에이에프(Die Attach Film; DAF)를 포함할 수 있다.
상기 도전성 기둥들(320)은 상기 하부 몰딩 부재(410)를 관통할 수 있다. 상기 도전성 기둥들(320)은 상기 하부 반도체 칩(110)을 둘러쌀 수 있다. 상기 도전성 기둥들(320)은 상기 하부 반도체 칩(110)과 상기 상부 반도체 칩(130)의 외측에 위치할 수 있다. 예를 들어, 상기 도전성 기둥들(320)은 상기 하부 몰딩 부재(410)의 가장 자리를 따라 위치할 수 있다.
상기 도전성 기둥들(320)의 하면 레벨은 상기 하부 몰딩 부재(410)의 하면 레벨과 동일할 수 있다. 상기 도전성 기둥들(320)의 수직 높이는 상기 하부 몰딩 부재(410)의 수직 높이와 동일할 수 있다. 상기 도전성 기둥들(320)의 상면 레벨은 상기 하부 반도체 칩(110)의 상면 레벨과 동일할 수 있다.
상기 도전성 기둥들(320)의 측면들은 상기 도전성 기둥들(320)의 상면과 수직할 수 있다. 상기 도전성 기둥들(320)의 측면들은 상기 하부 반도체 칩(110)의 측면들과 평행할 수 있다. 상기 도전성 기둥들(320)의 측면들은 평행할 수 있다. 상기 도전성 기둥들(320)의 하면에서의 수평 폭은 상기 도전성 기둥들(320)의 상면에서의 수평 폭과 동일할 수 있다. 예를 들어, 상기 도전성 기둥들(320)은 원기둥 형상(circular cylindrical shape)일 수 있다.
상기 도전성 기둥들(320)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 기둥들(320)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다.
상기 하부 몰딩 부재(410)는 상기 제 1 측면(S1), 상기 제 2 측면(S2), 상기 제 3 측면(S3) 및 상기 제 4 측면(S4)을 포함할 수 있다. 상기 제 2 측면(S2)은 상기 제 2 측면(S1)과 대향할 수 있다. 상기 제 3 측면(S3) 및 상기 제 4 측면(S4)은 상기 제 1 측면(S1)과 상기 제 2 측면(S2) 사이에 위치할 수 있다. 상기 제 3 측면(S3)은 상기 제 1 측면(S1)과 수직할 수 있다. 상기 제 4 측면(S4)은 상기 제 3 측면(S3)과 대향할 수 있다. 상기 제 4 측면(S4)은 상기 제 2 측면(S2)과 수직할 수 있다.
상기 하부 몰딩 부재(410)는 상기 하부 반도체 칩(110)의 측면들을 덮을 수 있다. 상기 하부 몰딩 부재(410)는 상기 도전성 기둥들(320)의 측면들을 덮을 수 있다. 상기 하부 몰딩 부재(410)는 상기 하부 반도체 칩(110)과 상기 도전성 기둥들(320) 사이의 공간을 채울 수 있다. 상기 하부 몰딩 부재(410)는 상기 하부 반도체 칩(110)의 측면들 및 상기 도전성 기둥들(320)의 측면들을 둘러쌀 수 있다.
상기 하부 몰딩 부재(410)의 상면 레벨은 상기 하부 반도체 칩(110)의 상면 레벨과 동일할 수 있다. 상기 하부 몰딩 부재(410)의 상면은 상기 상부 반도체 칩(130)의 하부에서 상기 접착층(210)의 하면과 직접 접촉할 수 있다. 상기 하부 몰딩 부재(410)는 상기 상부 칩 패드들(132a, 132b)과 수직 중첩될 수 있다.
상기 하부 몰딩 부재(410)는 열경화성 물질을 포함할 수 있다. 예를 들어, 상기 하부 몰딩 부재(410)는 이엠씨(Epoxy Molding Compound; EMC)를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 상기 하부 몰딩 부재(410)의 하면 상에 위치하는 하부 절연막(710)을 더 포함할 수 있다. 상기 하부 절연막(710)은 상기 하부 반도체 칩(110)과 상기 외부 단자들(720) 사이의 의도하지 않은 전기적 연결을 방지할 수 있다. 상기 도전성 기둥들(320) 각각은 상기 하부 절연막(710)에 의해 해당 외부 단자(720)와만 전기적으로 연결될 수 있다. 상기 하부 절연막(710)은 솔더 레지스트(solder resist)를 포함할 수 있다.
상기 하부 절연막(710)은 하부 비아홀들(710h)을 포함할 수 있다. 상기 하부 비아홀들(710h)은 상기 도전성 기둥들(320)의 하면을 노출할 수 있다. 상기 하부 비아홀들(710h)의 수평 폭은 상기 도전성 기둥들(320)의 하면에서의 수평 폭보다 넓을 수 있다. 상기 외부 단자들(720) 각각은 상기 하부 비아홀들(710h)을 통해 해당 도전성 기둥(320)의 하면과 직접 접촉할 수 있다.
상기 연결 구조체(500)는 상기 하부 칩 패드들(112a, 112b) 및 상기 상부 칩 패드들(132a, 132b) 각각을 해당 도전성 기둥(320)과 전기적으로 연결할 수 있다. 상기 하부 반도체 칩(110) 및 상기 상부 반도체 칩(130)은 상기 연결 구조체(500)에 의해 재배선될 수 있다. 상기 하부 칩 패드들(112a, 112b) 및 상기 상부 칩 패드들(132a, 132b)은 각각 상기 연결 구조체(500) 및 상기 도전성 기둥들(320)에 의해 해당 외부 단자(720)와 전기적으로 연결될 수 있다.
상기 연결 구조체(500)는 상기 하부 몰딩 부재(410) 및 상기 상부 반도체 칩(130) 상에 위치할 수 있다. 상기 연결 구조체(500)는 상기 하부 칩 패드들(112a, 112b)의 상면, 상기 상부 칩 패드들(132a, 132b)의 상면 및 상기 도전성 기둥들(320)의 상면을 덮을 수 있다. 상기 연결 구조체(500)는 제 1 상부 절연막(510), 제 1 재배선 패턴(522), 제 2 상부 절연막(530), 제 2 재배선 패턴(542) 및 제 3 상부 절연막(550)을 포함할 수 있다.
상기 제 1 상부 절연막(510)은 상기 상부 반도체 칩(130)과 수직 중첩되지 않는 상기 하부 반도체 칩(110)의 상면 및 상기 하부 몰딩 부재(410)의 상면과 직접 접촉할 수 있다. 상기 제 1 상부 절연막(510)은 상기 상부 반도체 칩(130)의 측면 및 상면과 직접 접촉할 수 있다. 상기 제 1 상부 절연막(510)의 측면들은 상기 하부 몰딩 부재(410)의 측면들과 수직 정렬될 수 있다.
상기 제 1 상부 절연막(510)은 제 1 상부 비아홀들(510a), 제 2 상부 비아홀들(510b) 및 제 3 상부 비아홀들(510c)을 포함할 수 있다. 상기 제 1 상부 비아홀들(510a)은 상기 하부 몰딩 부재(410)의 상면 상에 위치할 수 있다. 상기 제 1 상부 비아홀들(510a)은 상기 도전성 기둥들(320)의 상면을 노출할 수 있다. 상기 제 2 상부 비아홀들(510b)은 상기 하부 반도체 칩(110)의 상면 상에 위치할 수 있다. 상기 제 2 상부 비아홀들(510b)은 상기 하부 칩 패드들(112a, 112b)의 상면을 노출할 수 있다. 상기 제 3 비아홀들(510c)은 상기 상부 반도체 칩(130)의 상면 상에 위치할 수 있다. 상기 제 3 상부 비아홀들(510c)은 상기 상부 칩 패드들(132a, 132b)의 상면을 노출할 수 있다.
상기 제 1 비아홀들(510a)의 수평 폭은 상기 도전성 기둥들(320)의 상면에서의 수평 폭보다 작을 수 있다. 상기 제 2 비아홀들(510b)의 수평 폭은 상기 하부 칩 패드들(112a, 112b)의 수평 폭보다 클 수 있다. 상기 제 3 비아홀들(510c)의 수평 폭은 상기 상부 칩 패드들(132a, 132b)의 수평 폭보다 클 수 있다. 상기 제 2 비아홀들(510b)의 수평 폭은 상기 제 1 비아홀들(510a)의 수평 폭과 동일할 수 있다. 상기 제 3 비아홀들(510c)의 수평 폭은 상기 제 2 비아홀들(510b)의 수평 폭과 동일할 수 있다.
상기 제 1 재배선 패턴(522)은 상기 하부 칩 패드들(112a, 112b) 및 상기 상부 칩 패드들(132a, 132b)을 재배선할 수 있다. 상기 제 1 재배선 패턴(522)은 상기 하부 칩 패드들(112a, 112b) 및 상기 상부 칩 패드들(132a, 132b) 중 적어도 하나를 해당 도전성 기둥(320)과 전기적으로 연결할 수 있다. 예를 들어, 상기 하부 칩 패드들(112a, 112b) 중 일부와 상기 상부 칩 패드들(132a, 132b) 중 일부는 상기 제 1 재배선 패턴(522)에 의해 해당 도전성 기둥(320)과 전기적으로 연결될 수 있다.
상기 제 1 재배선 패턴(522)은 상기 제 1 상부 절연막(510) 상에 위치할 수 있다. 상기 제 1 재배선 패턴(522)의 최외곽 측면들은 상기 제 1 상부 절연막(510)의 측면들보다 내측에 위치할 수 있다. 상기 제 1 재배선 패턴(522)은 제 1 컨택 플러그들(522a), 제 2 컨택 플러그들(522b), 제 3 컨택 플러그들(522c) 및 제 1 배선부(522r)를 포함할 수 있다.
상기 제 1 컨택 플러그들(522a)는 상기 제 1 상부 절연막(510)의 상기 제 1 비아홀들(510a) 내에 위치할 수 있다. 상기 제 1 컨택 플러그들(522a)는 상기 도전성 기둥들(320)의 상면과 직접 접촉할 수 있다.
상기 제 2 컨택 플러그들(522b)는 상기 제 1 상부 절연막(510)의 상기 제 2 비아홀들(510b) 내에 위치할 수 있다. 상기 제 2 컨택 플러그들(522b)는 상기 하부 칩 패드들(112a, 112b)의 상면과 직접 접촉할 수 있다.
상기 제 3 컨택 플러그들(522c)는 상기 제 1 상부 절연막(510)의 상기 제 3 비아홀들(510c) 내에 위치할 수 있다. 상기 제 3 컨택 플러그들(522c)는 상기 상부 칩 패드들(132a, 132b)의 상면과 직접 접촉할 수 있다.
상기 제 1 배선부(522r)는 상기 제 2 컨택 플러그들(522b)를 통해 상기 하부 칩 패드들(112a, 112b)을 재배선할 수 있다. 상기 제 1 배선부(522r)는 상기 제 3 컨택 플러그들(522c)를 통해 상기 상부 칩 패드들(132a, 132b)을 재배선할 수 있다. 상기 제 1 배선부(522r)는 상기 제 1 컨택 플러그들(522a), 상기 제 2 컨택 플러그들(522b) 및 상기 제 3 컨택 플러그들(522c)를 선택적으로 연결할 수 있다.
상기 제 1 배선부(522r)는 상기 제 1 상부 절연막(510)의 상면 상에 위치할 수 있다. 상기 제 1 배선부(522r)는 상기 제 1 컨택 플러그들(522a)의 상면, 상기 제 2 컨택 플러그들(522b)의 상면 및 상기 제 3 컨택 플러그들(522c)의 상면과 직접 접촉할 수 있다. 상기 제 1 배선부(522r)는 상기 제 1 컨택 플러그들(522a), 상기 제 2 컨택 플러그들(522b) 및 상기 제 3 컨택 플러그들(522c)와 동일한 물질을 포함할 수 있다.
상기 제 2 상부 절연막(530)은 상기 제 1 재배선 패턴(522) 상에 위치할 수 있다. 상기 제 2 상부 절연막(530)은 상기 제 1 재배선 패턴(522)의 상면 및 측면들을 덮을 수 있다. 상기 제 2 상부 절연막(530)의 측면들은 상기 제 1 재배선 패턴(522)의 최외곽 측면들보다 외측에 위치할 수 있다. 상기 제 2 상부 절연막(530)의 측면들은 상기 제 1 상부 절연막(510)의 측면들과 수직 정렬될 수 있다.
상기 제 2 상부 절연막(530)은 제 4 상부 비아홀들(530h)을 포함할 수 있다. 상기 제 4 비아홀들(530h)은 상기 제 1 재배선 패턴(522)의 상면 상에 위치할 수 있다. 상기 제 4 비아홀들(530h)은 상기 제 1 재배선 패턴(522)의 상기 제 1 배선부(522r)의 상면을 노출할 수 있다.
상기 제 2 재배선 패턴(542)은 상기 제 1 재배선 패턴(522)에 의해 해당 도전성 기둥(320)과 전기적으로 연결되지 않은 상기 하부 칩 패드들(112a, 112b) 및 상기 상부 칩 패드들(132a, 132b)을 해당 도전성 기둥(320)과 전기적으로 연결할 수 있다.
상기 제 2 재배선 패턴(542)은 상기 하부 칩 패드들(112a, 112b) 중 일부를 해당 하부 칩 패드(112a, 112b)에 공급되는 신호와 동일한 신호가 공급되는 상기 상부 칩 패드(132a, 132b)과 전기적으로 연결할 수 있다. 상기 제 2 재배선 패턴(542)은 상기 제 1 재배선 패턴(522)을 선택적으로 연결할 수 있다. 예를 들어, 상기 하부 칩 패드들(112a, 112b) 중 전원전압 신호가 공급되는 하나는 상기 제 2 재배선 패턴(542)에 의해 상기 상부 칩 패드들(132a, 132b) 중 전원전압 신호가 공급되는 하나와 전기적으로 연결될 수 있다.
상기 제 2 재배선 패턴(542)은 상기 제 2 상부 절연막(530) 상에 위치할 수 있다. 상기 제 2 재배선 패턴(542)의 최외곽 측면들은 상기 제 2 상부 절연막(530)의 측면들보다 내측에 위치할 수 있다. 상기 제 2 재배선 패턴(542)은 제 4 컨택 플러그들(542p) 및 제 2 배선부(542r)를 포함할 수 있다.
상기 제 4 컨택 플러그들(542p)는 상기 제 2 상부 절연막(530)의 상기 제 4 비아홀들(530h) 내에 위치할 수 있다. 상기 제 4 컨택 플러그들(542p)는 상기 제 1 재배선 패턴(522)의 상기 제 1 배선부(522r)의 상면과 직접 접촉할 수 있다.
상기 제 2 배선부(542r)는 상기 제 4 컨택 플러그들(542p)를 통해 상기 제 1 재배선 패턴(522)을 선택적으로 연결할 수 있다. 상기 제 2 배선부(542r)는 상기 제 2 상부 절연막(530)의 상면 상에 위치할 수 있다. 상기 제 2 배선부(542r)은 상기 제 4 컨택 플러그들(542p)의 상면과 직접 접촉할 수 있다. 상기 제 2 배선부(542r)은 상기 제 4 컨택 플러그들(542p)와 동일한 물질을 포함할 수 있다.
상기 제 3 상부 절연막(550)은 상기 제 2 재배선 패턴(542) 상에 위치할 수 있다. 상기 제 3 상부 절연막(550)은 상기 제 2 재배선 패턴(542)의 상면 및 측면들을 덮을 수 있다. 상기 제 3 상부 절연막(550)의 측면들은 상기 제 2 재배선 패턴(542)의 최외곽 측면들보다 외측에 위치할 수 있다. 상기 제 3 상부 절연막(550)의 측면들은 상기 제 2 상부 절연막(530)의 측면들과 수직 정렬될 수 있다.
상기 연결 구조체(500)의 측면들은 상기 제 1 상부 절연막(510)의 측면들, 상기 제 2 상부 절연막(530)의 측면들 및 상기 제 3 상부 절연막(550)의 측면들로 구성될 수 있다. 상기 연결 구조체(500)의 측면들은 상기 하부 몰딩 부재(410)의 측면들과 수직 정렬될 수 있다.
여기서, 본 발명의 실시 예에 따른 반도체 패키지에서는 상기 연결 구조체(500)가 제 1 재배선 패턴(522) 및 제 2 재배선 패턴(542)을 포함하는 것으로 설명된다. 그러나, 상기 연결 구조체(500)는 적어도 한 층의 재배선 패턴(522, 542)을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 반도체 패키지에서 상기 연결 구조체(500)는 상기 제 1 상부 절연막(510), 상기 제 1 재배선 패턴(522) 및 상기 제 2 상부 절연막(530)만을 포함할 수 있다. 이 경우, 상기 제 1 재배선 패턴(522)은 상기 하부 칩 패드들(112a, 112b) 및 상기 상부 칩 패드들(132a, 132b) 모두를 해당 도전성 기둥(320)과 전기적으로 연결할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지에서는 상기 하부 칩 패드들(112a, 112b) 및 상기 상부 칩 패드들(132a, 132b)이 상기 연결 구조체(500)에 의해 재배선될 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 패키지에서는 상기 하부 반도체 칩(110) 및 상기 상부 반도체 칩(130)이 상기 연결 구조체(500)에 의해 동시에 재배선될 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 패키지에서는 상기 하부 칩 패드들(112a, 112b) 및 상기 상부 칩 패드들(132a, 132b)이 상기 도전성 기둥들(320) 및 상기 연결 구조체(500)에 의해 해당 외부 단자(720)와 전기적으로 연결될 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 패키지에서는 회로 기판 없이 상기 하부 반도체 칩(110) 및 상기 상부 반도체 칩(130)이 외부 단자들(720)과 전기적으로 연결될 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 패키지에서는 전체적인 수직 높이가 감소될 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 패키지는 고집적화 또는 소형화될 수 있다.
추가적으로, 본 발명의 실시 예에 따른 반도체 패키지에서는 상기 하부 반도체 칩(110) 및 상기 상부 반도체 칩(130)이 와이어 없이 상기 외부 단자들(720)에 전기적으로 연결될 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 패키지에서는 후속 공정에 의해 상기 하부 반도체 칩(110) 및 상기 상부 반도체 칩(130)과 상기 외부 단자들(720) 사이의 전기적 연결이 손상되는 것이 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 패키지에서는 신뢰성이 향상될 수 있다.
상기 상부 몰딩 부재(610)는 상기 연결 구조체(500) 상에 위치할 수 있다. 상기 상부 몰딩 부재(610)는 상기 연결 구조체(500)의 상면과 직접 접촉할 수 있다. 상기 상부 몰딩 부재(610)의 측면들은 상기 연결 구조체(500)의 측면들과 수직 정렬될 수 있다. 상기 상부 몰딩 부재(610)의 측면들은 상기 하부 몰딩 부재(410)의 측면들과 수직 정렬될 수 있다.
상기 상부 몰딩 부재(610)는 열경화성 물질을 포함할 수 있다. 예를 들어, 상기 상부 몰딩 부재(610)는 이엠씨(EMC)를 포함할 수 있다. 상기 상부 몰딩 부재(610)는 상기 하부 몰딩 부재(410)와 동일한 물질을 포함할 수 있다.
여기서, 본 발명의 실시 예에 따른 반도체 패키지에서는 상기 상부 반도체 칩(130) 및 상기 연결 구조체(500)가 상기 하부 몰딩 부재(410)에 의해 지지될 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 패키지에서 상기 하부 몰딩 부재(410)는 상기 상부 몰딩 부재(610)보다 단단할 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 패키지에서는 상기 하부 몰딩 부재(410)가 변형되면, 전체적인 구조가 불안정해질 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 패키지에서 상기 하부 몰딩 부재(410)의 열팽창률은 상기 상부 몰딩 부재(610)의 열팽창률보다 낮을 수 있다.
도 3a 내지 3c는 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 단면도들이다.
도 3a 내지 3c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지는 하부 반도체 칩(110), 상기 하부 반도체 칩(110) 상에 위치하는 상부 반도체 칩(130), 상기 하부 반도체 칩(110)의 측면들을 덮는 하부 몰딩 부재(410), 상기 하부 몰딩 부재(410)를 관통하는 도전성 기둥들(320), 상기 하부 몰딩 부재(410) 및 상기 상부 반도체 칩(130) 상에 위치하는 연결 구조체(500), 상기 연결 구조체(500) 상에 위치하는 상부 몰딩 부재(610) 및 상기 도전성 기둥들(320)의 하면 상에 위치하는 외부 단자들(720)을 포함할 수 있다. 상기 하부 반도체 칩(110)은 상기 상부 반도체 칩(130)에 의해 노출되는 하부 칩 패드들(112a, 112b)을 포함할 수 있다. 상기 상부 반도체 칩(130)은 상기 하부 반도체 칩(110)과 수직 중첩되지 않는 상부 칩 패드들(132a, 132b)을 포함할 수 있다. 상기 상부 반도체 칩(130)은 상기 하부 반도체 칩(110)과 직교할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 상기 하부 반도체 칩(110)과 상기 상부 반도체 칩(130) 사이에 위치하는 접착층(210) 및 상기 하부 몰딩 부재(410)의 하면 상에 위치하는 하부 절연막(710)을 더 포함할 수 있다. 상기 하부 절연막(710)은 상기 도전성 기둥들(320)의 하면 상에 위치하는 하부 비아홀들(710h)을 포함할 수 있다.
상기 연결 구조체(500)는 제 1 상부 절연막(510), 상기 제 1 상부 절연막(510) 상에 위치하는 제 1 재배선 패턴(522), 상기 제 1 재배선 패턴(522) 상에 위치하는 제 2 상부 절연막(530), 상기 제 2 상부 절연막(530) 상에 위치하는 제 2 재배선 패턴(542) 및 상기 제 2 재배선 패턴(542) 상에 위치하는 제 3 상부 절연막(550)을 포함할 수 있다.
상기 제 1 상부 절연막(510)은 상기 하부 몰딩 부재(410)의 상면 상에 위치하는 제 1 상부 비아홀들(510a), 상기 하부 반도체 칩(110)의 상면 상에 위치하는 제 2 상부 비아홀들(510b) 및 상기 상부 반도체 칩(130)의 상면 상에 위치하는 제 3 상부 비아홀들(510c)을 포함할 수 있다.
상기 제 1 재배선 패턴(522)은 상기 도전성 기둥들(320)과 직접 접촉하는 제 1 컨택 플러그들(522a), 상기 하부 칩 패드들(112a, 112b)과 직접 접촉하는 제 2 컨택 플러그들(522b), 상기 상부 칩 패드들(132a, 132b)과 직접 접촉하는 제 3 컨택 플러그들(522c) 및 제 1 배선부(522r)를 포함할 수 있다. 상기 제 2 상부 절연막(530)은 상기 제 1 배선부(522r)의 상면 상에 위치하는 제 4 상부 비아홀들(530h)을 포함할 수 있다. 상기 제 2 재배선 패턴(542)은 상기 제 1 배선부(522r)와 직접 접촉하는 제 4 컨택 플러그들(542p) 및 제 2 배선부(542r)를 포함할 수 있다.
상기 하부 반도체 칩(110)의 상면 레벨은 상기 하부 몰딩 부재(410)의 상면 레벨과 동일할 수 있다. 상기 하부 반도체 칩(110)의 수직 높이는 상기 하부 몰딩 부재(410)의 수직 높이보다 낮을 수 있다. 상기 하부 몰딩 부재(410)는 상기 하부 반도체 칩(110)의 측면들 및 하면을 덮을 수 있다. 상기 하부 반도체 칩(110)의 수직 높이는 상기 상부 반도체 칩(130)의 수직 높이와 동일할 수 있다.
도 4a 내지 4c는 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 단면도들이다.
도 4a 내지 4c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지는 서로 대향되는 측면에 가까운 영역의 상면 상에 위치하는 하부 칩 패드들(112a, 112b)을 포함하는 하부 반도체 칩(110), 상기 하부 반도체 칩(110)의 측면들을 덮는 하부 몰딩 부재(410), 서로 대향되는 측면에 가까운 영역의 상면 상에 위치하는 상부 칩 패드들(132a, 132b)을 포함하되 접착층(210)에 의해 상기 하부 반도체 칩(110)의 상면 상에 직교로 부착되는 상부 반도체 칩(130), 상기 상부 반도체 칩(130) 상에 위치하되 상기 하부 칩 패드들(112a, 112b) 및 상기 상부 칩 패드들(132a, 132b)을 재배선하는 연결 구조체(500), 상기 하부 몰딩 부재(410)를 관통하되 상기 연결 구조체(500)를 외부 단자들(720)과 전기적으로 연결하는 도전성 기둥들(320) 및 상기 연결 구조체(500) 상에 위치하는 상부 몰딩 부재(610)를 포함할 수 있다. 본 발명의 실시 예에 따른 반도체 패키지는 상기 하부 몰딩 부재(410)의 하면 상에 위치하는 하부 절연막(710)을 더 포함할 수 있다.
상기 연결 구조체(500)는 상기 하부 칩 패드들(112a, 112b) 및 상기 상부 칩 패드들(132a, 132b)을 각각 해당 도전성 기둥(320)과 연결하기 위한 제 1 및 제 2 재배선 패턴(522, 542)과 상기 제 1 재배선 패턴(522)과 상기 제 2 재배선 패턴(542)을 둘러싸는 제 1 내지 제 3 상부 절연막(510, 530, 550)을 포함할 수 있다.
상기 하부 반도체 칩(110)의 상면 레벨은 상기 하부 몰딩 부재(410)의 상면 레벨과 동일할 수 있다. 상기 하부 반도체 칩(110)의 수직 높이는 상기 상부 반도체 칩(130)의 수직 높이와 동일할 수 있다. 상기 하부 반도체 칩(110)의 하면 레벨은 상기 하부 몰딩 부재(410)의 하면 레벨과 동일할 수 있다. 상기 하부 몰딩 부재(410)의 수직 높이는 상기 상부 반도체 칩(130)의 수직 높이와 동일할 수 있다. 상기 도전성 기둥들(320)의 수직 높이는 상기 상부 반도체 칩(130)의 수직 높이와 동일할 수 있다.
도 5a 내지 5c는 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 단면도들이다.
도 5a 내지 5c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지는 하부 몰딩 부재(410), 상기 하부 몰딩 부재(410)의 중앙 영역을 관통하는 하부 반도체 칩(110), 상기 하부 몰딩 부재(410)의 가장 자리 영역을 관통하는 도전성 기둥들(320), 상기 하부 반도체 칩(110) 상에 직교로 적층된 상부 반도체 칩(130), 상기 하부 몰딩 부재(410) 및 상기 상부 반도체 칩(130)을 덮는 연결 구조체(500) 및 상기 연결 구조체(500) 상에 위치하는 상부 몰딩 부재(610)를 포함할 수 있다. 본 발명의 실시 예에 따른 반도체 패키지는 하부 몰딩 부재(410)의 하면 상에 위치하는 하부 절연막(710) 및 외부 단자들(720)을 더 포함할 수 있다.
상기 연결 구조체(500)는 상기 상부 반도체 칩(130)의 측면들과 상면 및 상기 하부 몰딩 부재(410)의 상면을 덮는 제 1 상부 절연막(510), 하부 칩 패드들(112a, 112b), 상부 칩 패드들(132a, 132b) 및 상기 도전성 기둥들(320)과 직접 접촉하는 제 1 재배선 패턴(522), 상기 제 1 재배선 패턴(522)을 덮는 제 2 상부 절연막(520), 상기 제 1 재배선 패턴(522)과 직접 접촉하는 제 2 재배선 패턴(542) 및 상기 제 2 재배선 패턴(542)을 덮는 제 3 상부 절연막(550)을 포함할 수 있다.
상기 도전성 기둥들(320)의 하면에서의 수평 폭은 상기 도전성 기둥들(320)의 상면에서의 수평 폭보다 클 수 있다. 상기 도전성 기둥들(320)의 수평 폭은 상기 하부 몰딩 부재(410)의 하면에서 상기 하부 몰딩 부재(410)의 상면으로 갈수록 작아질 수 있다. 상기 도전성 기둥들(320)의 측면들은 상기 도전성 기둥들(320)의 중심 방향으로 기울어질 수 있다. 예를 들어, 상기 도전성 기둥들(320)은 원뿔대(circular truncated cone) 형상일 수 있다. 상기 도전성 기둥들(320)의 수직 단면은 사다리꼴 형상일 수 있다.
도 6a 내지 6c는 본 발명의 실시 예에 따른 반도체 패키지를 나타난 단면도들이다.
도 6a 내지 6c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지는 하부 패키지(P1), 상기 하부 패키지(P1)의 상면 상에 위치하는 상부 패키지(P2) 및 상기 상부 패키지(P2)를 상기 하부 패키지(P1)와 전기적으로 연결하는 패키지 연결 부재들(740)을 포함할 수 있다.
상기 하부 패키지(P1)는 하부 반도체 칩(110), 상부 반도체 칩(130), 도전성 기둥들(320), 하부 몰딩 부재(410), 연결 구조체(500) 및 상부 몰딩 부재(610)를 포함할 수 있다. 상기 연결 구조체(500)는 제 1 상부 절연막(510), 제 1 재배선 패턴(522), 제 2 상부 절연막(530), 제 2 재배선 패턴(542) 및 제 3 상부 절연막(550)을 포함할 수 있다.
상기 연결 구조체(500)의 상기 제 3 상부 절연막(550)은 상기 하부 몰딩 부재(410)의 상면 상에 위치하는 제 1 패키지 비아홀들(550h)을 포함할 수 있다. 상기 상부 몰딩 부재(610)는 상기 하부 몰딩 부재(410)의 상면 상에 위치하는 제 2 패키지 비아홀들(610h)을 포함할 수 있다. 상기 제 1 패키지 비아홀들(550h) 및 상기 제 2 패키지 비아홀들(610h)은 상기 도전성 기둥들(320)의 상면 상에 위치할 수 있다.
상기 제 1 패키지 비아홀들(550h)의 측벽들은 상기 제 2 패키지 비아홀들(610h)의 측벽들과 연속될 수 있다. 예를 들어, 상기 제 3 상부 절연막(550)의 상면에서의 상기 제 1 패키지 비아홀들(550h)의 형상은 상기 상부 몰딩 부재(610)의 하면에서의 상기 제 2 패키지 비아홀들(610h)의 형상과 동일할 수 있다. 상기 제 3 상부 절연막(550)의 상면에서의 상기 제 1 패키지 비아홀들(550h)의 수평 폭은 상기 상부 몰딩 부재(610)의 하면에서의 상기 제 2 패키지 비아홀들(610h)의 수평 폭과 동일할 수 있다.
상기 상부 패키지(P2)는 하부 반도체 칩(150), 상부 반도체 칩(170), 도전성 기둥들(360), 하부 몰딩 부재(430), 연결 구조체(800) 및 상부 몰딩 부재(630)를 포함할 수 있다. 상기 연결 구조체(800)는 제 4 상부 절연막(810), 제 3 재배선 패턴(822), 제 5 상부 절연막(830), 제 4 재배선 패턴(842) 및 제 6 상부 절연막(850)을 포함할 수 있다. 상기 상부 패키지(P2)는 상기 하부 패키지(P1)와 동종 패키지일 수 있다. 예를 들어, 상기 상부 패키지(P2)의 상기 연결 구조체(800)는 상기 하부 패키지(P1)의 상기 연결 구조체(500)와 동일할 수 있다.
상기 패키지 연결 부재들(740)은 상기 상부 패키지(P2)의 상기 하부 몰딩 부재(430)의 하면 상에 위치할 수 있다. 상기 패키지 연결 부재들(740)은 상기 상부 패키지(P2)의 상기 도전성 기둥들(360)의 하면과 직접 접촉할 수 있다. 상기 패키지 연결 부재들(740)은 상기 제 1 패키지 비아홀들(550h) 및 상기 제 2 패키지 비아홀들(610h) 내에 위치할 수 있다. 상기 패키지 연결 부재들(740)은 상기 하부 패키지(P1)의 상기 제 2 재배선 패턴(542)의 상면과 직접 접촉할 수 있다. 상기 상부 패키지(P1)의 상기 도전성 기둥들(360)는 상기 패키지 연결 부재들(740)에 의해 상기 하부 패키지(P2)의 상기 연결 구조체(500)와 전기적으로 연결될 수 있다. 상기 상부 패키지(P1)의 상기 연결 구조체(800)는 상기 패키지 연결 부재들(740)에 의해 상기 하부 패키지(P2)의 상기 도전성 기둥들(320)과 전기적으로 연결될 수 있다.
예를 들어, 상기 패키지 연결 부재들(740)은 솔더 볼, 솔더 범프, 그리드 어레이 또는 도전성 탭을 포함할 수 있다. 상기 패키지 연결 부재들(740)은 상기 외부 단자들(720)과 동일한 물질을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 상기 하부 패키지(P1)의 상기 도전성 기둥들(320)의 하면 상에 위치하는 외부 단자들(710)을 더 포함할 수 있다. 상기 상부 패키지(P1)의 하부 칩 패드들(152a, 152b) 및 상부 칩 패드들(172a, 172b)은 각각 상기 하부 패키지(P1)의 상기 도전성 기둥들(320), 상기 하부 패키지(P1)의 상기 연결 구조체(500), 상기 패키지 연결 부재들(740), 상기 상부 패키지(P2)의 상기 도전성 기둥들(360) 및 상기 상부 패키지(P2)의 상기 연결 구조체(800)를 통해 해당 외부 단자(720)와 전기적으로 연결될 수 있다.
도 7a 내지 28a, 7b 내지 28b 및 7c 내지 28c는 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1, 2a 내지 2c, 7a 내지 28a, 7b 내지 28b 및 7c 내지 28c를 참조하여 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 설명한다. 먼저, 도 7a 내지 7c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 제 1 캐리어(901)를 준비하는 공정을 포함할 수 있다.
상기 제 1 캐리어(901)를 준비하는 공정은 상기 제 1 캐리어(901)의 상면 상에 제 1 캐리어 접착층(250)을 형성하는 공정을 포함할 수 있다.
도 8a 내지 8c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 1 캐리어(901)의 상면 상에 도전성 구조체(conductive structure, 300)를 배치하는 공정을 포함할 수 있다.
상기 제 1 캐리어(901)의 상면 상에 상기 도전성 구조체(300)를 배치하는 공정은 상기 제 1 캐리어 접착층(250)의 상면 상에 상기 도전성 구조체(300)를 정렬하는 공정 및 상기 제 1 캐리어 접착층(250)의 상면에 상기 도전성 구조체(300)를 부착하는 공정을 포함할 수 있다. 상기 도전성 구조체(300)는 도전성 기둥들(320) 및 기둥 연결부(340)를 포함할 수 있다.
상기 제 1 캐리어 접착층(250)의 상면 상에 상기 도전성 구조체(300)를 정렬하는 공정은 상기 제 1 캐리어 접착층(250)의 상면 상에 상기 도전성 구조체(300)의 상기 도전성 기둥들(320)의 하면이 상기 제 1 캐리어 접착층(250)의 상면과 마주보도록 상기 도전성 구조체(300)를 정렬하는 공정을 포함할 수 있다.
상기 제 1 캐리어 접착층(250)의 상면에 상기 도전성 구조체(300)를 부착하는 공정은 상기 제 1 캐리어 접착층(250)의 상면에 상기 도전성 구조체(300)의 상기 도전성 기둥들(320)의 하면을 부착하는 공정을 포함할 수 있다.
도 9a 내지 9c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 도전성 구조체(300) 사이에 하부 반도체 칩(110)을 배치하는 공정을 포함할 수 있다.
상기 도전성 구조체(300) 사이에 상기 하부 반도체 칩(110)을 배치하는 공정은 상기 하부 반도체 칩(110)을 준비하는 공정 상기 제 1 캐리어 접착층(250)의 상면 상에 상기 하부 반도체 칩(110)을 정렬하는 공정 및 상기 제 1 캐리어 접착층(250)의 상면에 상기 하부 반도체 칩(110)을 부착하는 공정을 포함할 수 있다. 상기 하부 반도체 칩(110)은 하부 칩 패드들(112a, 112b)을 포함할 수 있다. 상기 하부 칩 패드들(112a, 112b)은 상기 하부 반도체 칩(110)의 서로 대향하는 두 측면에 가까운 영역의 활성면(110A) 상에 위치할 수 있다.
상기 제 1 캐리어 접착층(250)의 상면 상에 상기 하부 반도체 칩(110)을 정렬하는 공정은 상기 제 1 캐리어 접착층(250)의 상면 상에 상기 하부 반도체 칩(110)의 상기 활성면(110A)이 상기 제 1 캐리어 접착층(250)의 상면과 마주보도록 상기 하부 반도체 칩(110)을 정렬하는 공정 및 상기 하부 반도체 칩(110)을 상기 도전성 구조체(300) 사이에 정렬하는 공정을 포함할 수 있다.
상기 제 1 캐리어 접착층(250)의 상면에 상기 하부 반도체 칩(110)을 부착하는 공정은 상기 제 1 캐리어 접착층(250)의 상면에 상기 하부 반도체 칩(110)의 상기 활성면(110A)을 부착하는 공정을 포함할 수 있다.
상기 하부 반도체 칩(110)의 수직 높이는 상기 도전성 구조체(300)의 수직 높이보다 높을 수 있다. 예를 들어, 상기 하부 반도체 칩(110)은 배면 그라인딩(back-side griding) 공정 또는 배면 에치 백(back-side etch-back) 공정을 수행하지 않은 단위 반도체 칩일 수 있다.
도 10a 내지 10c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 1 캐리어(901)의 상면 상에 하부 몰딩 부재(410)를 형성하는 공정을 포함할 수 있다.
상기 제 1 캐리어(901)의 상면 상에 상기 하부 몰딩 부재(410)를 형성하는 공정은 상기 도전성 구조체(300) 및 상기 하부 반도체 칩(110)을 상기 하부 몰딩 부재(410)로 둘러싸는 공정을 포함할 수 있다. 상기 도전성 구조체(300) 및 상기 하부 반도체 칩(110)을 상기 하부 몰딩 부재(410)로 둘러싸는 공정은 상기 도전성 구조체(300)의 측면들 및 상면을 상기 하부 몰딩 부재(410)로 덮는 공정을 포함할 수 있다. 상기 도전성 구조체(300) 및 상기 하부 반도체 칩(110)을 상기 하부 몰딩 부재(410)로 둘러싸는 공정은 상기 하부 반도체 칩(110)의 측면들 및 상면을 상기 하부 몰딩 부재(410)로 덮는 공정을 포함할 수 있따. 상기 하부 몰딩 부재(410)의 수직 높이는 상기 하부 반도체 칩(110)의 수직 높이보다 높을 수 있다.
도 11a 내지 11c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 하부 반도체 칩(110)의 상기 활성면(110A)이 상기 하부 반도체 칩(110)의 상면이 되도록 상기 하부 몰딩 부재(410)를 회전하는 공정을 포함할 수 있다.
상기 하부 몰딩 부재(410)를 회전하는 공정은 상기 하부 반도체 칩(110), 상기 하부 몰딩 부재(410) 및 상기 도전성 구조체(300)를 상하 회전하는 공정 및 상기 제 1 캐리어(901)와 상기 제 1 캐리어 접착층(250)을 제거하는 공정을 포함할 수 있다. 이에 따라 상기 하부 반도체 칩(110)의 상기 활성면(110A)은 상기 하부 몰딩 부재(410)의 외측으로 노출될 수 있다. 또한, 상기 도전성 구조체(300)의 상기 도전성 기둥들(320)의 상면이 상기 하부 몰딩 부재(410)의 외측으로 노출될 수 있다.
도 12a 내지 12c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 하부 반도체 칩(110)의 상면 상에 상부 반도체 칩(130)을 직교로 적층하는 공정을 포함할 수 있다.
상기 하부 반도체 칩(110)의 상면 상에 상기 상부 반도체 칩(130)을 적층하는 공정은 상기 상부 반도체 칩(130)을 준비하는 공정, 상기 상부 반도체 칩(130)의 하면 상에 접착층(210)을 부착하는 공정, 상기 하부 반도체 칩(110)의 상면 상에 상기 하부 반도체 칩(110)과 직교하도록 상기 상부 반도체 칩(130)을 정렬하는 공정 및 상기 접착층(210)을 이용하여 상기 상부 반도체 칩(130)을 상기 하부 반도체 칩(110)의 상면에 부착하는 공정을 포함할 수 있다. 이에 따라 상기 하부 반도체 칩(110)의 상기 하부 칩 패드들(112a, 112b)는 상기 상부 반도체 칩(130)과 수직 중첩되지 않을 수 있다.
상기 상부 반도체 칩(130)은 상부 칩 패드들(132a, 132b)을 포함할 수 있다. 상기 상부 칩 패드들(132a, 132b)은 상기 상부 반도체 칩(130)의 상면 상에 위치할 수 있다. 상기 상부 칩 패드들(132a, 132b)은 상기 상부 반도체 칩(130)의 서로 대향하는 두 측면에 가까운 영역의 상면 상에 위치할 수 있다. 상기 상부 칩 패드들(132a, 132b)은 상기 하부 반도체 칩(110)과 수직 중첩되지 않을 수 있다.
상기 상부 반도체 칩(130)의 수직 높이는 상기 하부 반도체 칩(110)의 수직 높이보다 낮을 수 있다. 예를 들어, 상기 상부 반도체 칩(130)은 배면 그라인딩 공정을 수행한 단위 반도체 칩일 수 있다.
도 13a 내지 13c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 하부 몰딩 부재(410) 및 상기 상부 반도체 칩(130) 상에 제 1 상부 절연막(510)을 형성하는 공정을 포함할 수 있다.
상기 하부 몰딩 부재(410) 및 상기 상부 반도체 칩(130) 상에 상기 제 1 상부 절연막(510)을 형성하는 공정은 상기 제 1 상부 절연막(510)으로 상기 상부 반도체 칩(130)과 수직 중첩하지 않는 상기 하부 몰딩 부재(410)의 상면 및 상기 하부 반도체 칩(110)의 상면을 덮는 공정을 포함할 수 있다. 상기 하부 몰딩 부재(410) 및 상기 상부 반도체 칩(130) 상에 상기 제 1 상부 절연막(510)을 형성하는 공정은 상기 제 1 상부 절연막(510)으로 상기 상부 반도체 칩(130)의 상면 및 측면들을 덮는 공정을 포함할 수 있다.
도 14a 내지 14c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 1 상부 절연막(510)에 제 1 비아홀들(510a), 제 2 비아홀들(510b) 및 제 3 비아홀들(510c)을 형성하는 공정을 포함할 수 있다.
상기 제 1 상부 절연막(510)에 상기 제 1 비아홀들(510a), 상기 제 2 비아홀들(510b) 및 상기 제 3 비아홀들(510c)을 형성하는 공정은 상기 도전성 기둥들(320)의 상면 상에 위치하는 상기 제 1 상부 절연막(510)에 상기 제 1 비아홀들(510a)을 형성하는 공정, 상기 하부 칩 패드들(112a, 112b)의 상면 상에 위치하는 상기 제 1 상부 절연막(510)에 상기 제 2 비아홀들(510b)을 형성하는 공정 및 상기 상부 칩 패드들(132a, 132b)의 상면 상에 위치하는 상기 제 1 상부 절연막(510)에 상기 제 3 비아홀들(510c)을 형성하는 공정을 포함할 수 있다. 상기 제 1 비아홀들(510a)을 형성하는 공정, 상기 제 2 비아홀들(510b)을 형성하는 공정 및 상기 제 3 비아홀들(510c)을 형성하는 공정은 동시에 수행될 수 있다.
도 15a 내지 15c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 1 상부 절연막(510) 상에 제 1 재배선 층(520)을 형성하는 공정을 포함할 수 있다.
상기 제 1 상부 절연막(510) 상에 상기 제 1 재배선 층(520)을 형성하는 공정은 상기 제 1 비아홀들(510a), 상기 제 2 비아홀들(510b) 및 상기 제 3 비아홀들(510c)을 상기 제 1 재배선 층(520)으로 채우는 공정을 포함할 수 있다. 상기 제 1 재배선 층(520)은 상기 제 1 비아홀들(510a)을 통해 상기 도전성 기둥들(320)의 상면과 직접 접촉할 수 있다. 상기 제 1 재배선 층(520)은 상기 제 2 비아홀들(510b)을 통해 상기 하부 칩 패드들(112a, 112b)의 상면과 직접 접촉할 수 있다. 상기 제 1 재배선 층(520)은 상기 제 3 비아홀들(510c)을 통해 상기 상부 칩 패드들(132a, 132b)의 상면과 직접 접촉할 수 있다.
도 16a 내지 16c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 1 상부 절연막(510) 상에 제 1 재배선 패턴(522)을 형성하는 공정을 포함할 수 있다.
상기 제 1 상부 절연막(510) 상에 상기 제 1 재배선 패턴(522)을 형성하는 공정은 상기 제 1 재배선 층(520)을 패터닝하는 공정을 포함할 수 있다. 상기 제 1 재배선 패턴(522)은 상기 제 1 비아홀들(510a) 내에 위치하는 제 1 컨택 플러그들(522a), 상기 제 2 비아홀들(510b) 내에 위치하는 제 2 컨택 플러그들(522b), 상기 제 3 비아홀들(510c) 내에 위치하는 제 3 컨택 플러그들(522c) 및 상기 제 1 상부 절연막(510)의 상면 상에 위치하는 제 1 배선부(522r)를 포함할 수 있다. 상기 제 1 배선부(522r)는 상기 제 1 컨택 플러그들(522a), 상기 제 2 컨택 플러그들(522b) 및 상기 제 3 컨택 플러그들(522c)를 선택적으로 연결할 수 있다.
도 17a 내지 17c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 1 재배선 패턴(522) 상에 제 2 상부 절연막(530)을 형성하는 공정을 포함할 수 있다.
상기 제 1 재배선 패턴(522) 상에 제 2 상부 절연막(530)을 형성하는 공정은 상기 제 1 재배선 패턴(522)의 상면 및 측면들을 상기 제 2 상부 절연막(530)으로 덮는 공정을 포함할 수 있다.
도 18a 내지 18c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 2 상부 절연막(530)에 제 4 비아홀들(530h)을 형성하는 공정을 포함할 수 있다.
상기 제 2 상부 절연막(530)에 상기 제 4 비아홀들(530h)을 형성하는 공정은 상기 제 1 배선부(522r)의 상면 상에 위치하는 상기 제 2 상부 절연막(530)에 상기 제 4 비아홀들(530h)을 형성하는 공정을 포함할 수 있다.
도 19a 내지 19c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 2 상부 절연막(530) 상에 제 2 재배선 층(540)을 형성하는 공정을 포함할 수 있다.
상기 제 2 상부 절연막(530) 상에 상기 제 2 재배선 층(540)을 형성하는 공정은 상기 제 4 비아홀들(530h)을 상기 제 2 재배선 층(540)으로 채우는 공정을 포함할 수 있다. 상기 제 2 재배선 층(540)은 상기 제 4 비아홀들(530h)을 통해 상기 제 1 재배선 패턴(522)의 상기 제 1 배선부(522r)의 상면과 직접 접촉할 수 있다.
도 20a 내지 20c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 2 상부 절연막(530) 상에 제 2 재배선 패턴(542)을 형성하는 공정을 포함할 수 있다.
상기 제 2 상부 절연막(530) 상에 상기 제 2 재배선 패턴(542)을 형성하는 공정은 상기 제 2 재배선 층(540)을 패터닝하는 공정을 포함할 수 있다. 상기 제 2 재배선 패턴(542)은 상기 제 4 비아홀들(530h) 내에 위치하는 제 4 컨택 플러그들(542p) 및 상기 제 2 상부 절연막(530)의 상면 상에 위치하는 제 2 배선부(542r)를 포함할 수 있다. 상기 제 2 배선부(542r)은 상기 제 4 컨택 플러그(542p)를 선택적으로 연결할 수 있다.
도 21a 내지 21c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 2 재배선 패턴(542) 상에 제 3 상부 절연막(550)을 형성하는 공정을 포함할 수 있다.
상기 제 2 재배선 패턴(542) 상에 상기 제 3 상부 절연막(550)을 형성하는 공정은 상기 제 2 재배선 패턴(542)의 상면 및 측면들을 상기 제 3 상부 절연막(550)으로 덮는 공정을 포함할 수 있다. 상기 제 1 상부 절연막(510), 상기 제 1 재배선 패턴(522), 상기 제 2 상부 절연막(530), 상기 제 2 재배선 패턴(542) 및 상기 제 3 상부 절연막(550)은 연결 구조체(500)를 구성할 수 있다.
도 22a 내지 22c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 연결 구조체(500)의 상기 제 3 상부 절연막(550) 상에 상부 몰딩 부재(610)를 형성하는 공정을 포함할 수 있다.
도 23a 내지 23c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 상부 몰딩 부재(610)의 상면 상에 제 2 캐리어(902)를 배치하는 공정을 포함할 수 있다.
상기 상부 몰딩 부재(610)의 상면 상에 상기 제 2 캐리어(902)를 배치하는 공정은 상기 제 2 캐리어(902)를 준비하는 공정, 상기 제 2 캐리어(902)의 하면에 제 2 캐리어 접착층(270)을 형성하는 공정 및 상기 제 2 캐리어 접착층(270)을 이용하여 상기 상부 몰딩 부재(610)의 상면에 상기 제 2 캐리어(902)를 부착하는 공정을 포함할 수 있다.
도 24a 내지 24b를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 도전성 구조체(300)의 상기 기둥 연결부(340)를 제거하는 공정을 포함할 수 있다.
상기 도전성 구조체(300)의 상기 기둥 연결부(340)를 제거하는 공정은 상기 하부 몰딩 부재(410)의 수직 높이를 상기 하부 반도체 칩(110)의 수직 높이와 동일하게 하는 공정을 포함할 수 있다. 상기 도전성 구조체(300)의 상기 기둥 연결부(340)를 제거하는 공정은 상기 도전성 기둥들(320)의 수직 높이를 상기 하부 반도체 칩(110)의 수직 높이와 동일하게 하는 공정을 포함할 수 있다. 상기 도전성 구조체(300)의 상기 기둥 연결부(340)를 제거하는 공정은 상기 하부 반도체 칩(110)의 하면 및 상기 하부 몰딩 부재(410)의 하면을 그라인딩 또는 에치-백하는 공정을 포함할 수 있다.
도 25a 내지 25c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 도전성 기둥들(320)의 하면, 상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면 상에 하부 절연막(710)을 형성하는 공정을 포함할 수 있다.
상기 하부 몰딩 부재(410)의 하면 상에 상기 하부 절연막(710)을 형성하는 공정은 상기 도전성 기둥들(320)의 하면, 상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면을 상기 하부 절연막(710)으로 덮는 공정을 포함할 수 있다.
도 26a 내지 26c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 하부 절연막(710)에 하부 비아홀들(710h)을 형성하는 공정을 포함할 수 있다.
상기 하부 절연막(710)에 상기 하부 비아홀들(710h)을 형성하는 공정은 상기 도전성 기둥들(320)의 하면 상에 위치하는 상기 하부 절연막(710)에 상기 하부 비아홀들(710h)을 형성하는 공정을 포함할 수 있다. 상기 하부 비아홀들(710h)의 수평 폭은 상기 도전성 기둥들(320)의 하면에서의 수평 폭보다 클 수 있다.
도 27a 내지 27c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 도전성 기둥들(320)의 하면 상에 외부 단자들(720)을 형성하는 공정을 포함할 수 있다.
상기 도전성 기둥들(320)의 하면 상에 상기 외부 단자들(720)을 형성하는 공정은 상기 하부 절연막(710)의 상기 하부 비아홀들(710h) 내에 상기 외부 단자들(720)을 형성하는 공정을 포함할 수 있다.
도 28a 내지 28c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 2 캐리어(902) 및 상기 제 2 캐리어 접착층(270)을 제거하는 공정을 포함할 수 있다.
도 1 및 2a 내지 2c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 단위 패키지를 형성하는 공정을 포함할 수 있다.
상기 단위 패키지를 형성하는 공정은 상기 하부 몰딩 부재(410), 상기 연결 구조체(500) 및 상기 상부 몰딩 부재(610)을 절단하는 공정을 포함할 수 있다. 상기 하부 몰딩 부재(410), 상기 연결 구조체(500) 및 상기 상부 몰딩 부재(610)을 절단하는 공정은 소잉(sawing) 공정을 포함할 수 있다.
도 5a 내지 5c, 29a 내지 35a, 29b 내지 35b 및 29c 내지 35c는 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 5a 내지 5c, 29a 내지 35a, 29b 내지 35b 및 29c 내지 35c를 참조하여 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 설명한다. 먼저, 도 29a 내지 29c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 제 1 캐리어(901)의 제 1 캐리어 접착층(250)의 상면 상에 하부 반도체 칩(110)을 배치하는 공정 및 상기 제 1 캐리어 접착층(250)의 상면 상에 상기 하부 반도체 칩(110)의 상면 및 측면들을 덮는 하부 몰딩 부재(410)를 형성하는 공정을 포함할 수 있다.
상기 제 1 캐리어 접착층(250)의 상면 상에 상기 하부 반도체 칩(110)을 배치하는 공정은 하부 칩 패드들(112a, 112b)을 포함하는 상기 하부 반도체 칩(110)을 준비하는 공정, 상기 제 1 캐리어 접착층(250)의 상면 상에 상기 하부 칩 패드들(112a, 112b)이 위치하는 활성면(110A)이 상기 제 1 캐리어 접착층(250)과 마주보도록 상기 하부 반도체 칩(110)을 정렬하는 공정 및 상기 제 1 캐리어 접착층(250)의 상면에 상기 하부 반도체 칩(110)의 상기 활성면(110A)을 부착하는 공정을 포함할 수 있다.
도 30a 내지 30c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 하부 반도체 칩(110)의 상기 활성면(110A) 상에 상부 반도체 칩(130)을 직교로 적층하는 공정 및 상기 하부 몰딩 부재(410)와 상기 상부 반도체 칩(130) 상에 연결 구조체(500)를 형성하는 공정을 포함할 수 있다.
상기 하부 반도체 칩(110)의 상기 활성면(110A) 상에 상기 상부 반도체 칩(130)을 직교로 적층하는 공정은 상기 하부 반도체 칩(110) 및 상기 하부 몰딩 부재(410)를 상하 회전하는 공정, 상기 제 1 캐리어(901) 및 상기 제 1 캐리어 접착층(250)을 제거하는 공정, 상면 상에 상부 칩 패드들(132a, 132b)을 포함하는 상기 상부 반도체 칩(130)을 준비하는 공정, 상기 상부 반도체 칩(130)의 하면 상에 접착층(210)을 형성하는 공정, 상기 접착층(210)이 상기 하부 반도체 칩(110)의 활성면(110A)과 마주보도록 상기 상부 반도체 칩(130)을 정렬하는 공정, 상기 하부 반도체 칩(110)과 직교하도록 상기 상부 반도체 칩(130)을 정렬하는 공정 및 상기 접착층(210)을 이용하여 상기 하부 반도체 칩(110)의 활성면(110A)에 상기 상부 반도체 칩(130)을 부착하는 공정을 포함할 수 있다.
상기 연결 구조체(500)를 형성하는 공정은 상기 하부 몰딩 부재(410) 및 상기 상부 반도체 칩(130) 상에 제 1 상부 절연막(510)을 형성하는 공정, 상기 제 1 상부 절연막(510) 상에 제 1 재배선 패턴(522)을 형성하는 공정, 상기 제 1 재배선 패턴(522) 상에 제 2 상부 절연막(530)을 형성하는 공정, 상기 제 2 상부 절연막(530) 상에 제 2 재배선 패턴(542)을 형성하는 공정 및 상기 제 2 재배선 패턴(542) 상에 제 3 상부 절연막(550)을 형성하는 공정을 포함할 수 있다.
상기 하부 몰딩 부재(410) 및 상기 상부 반도체 칩(130) 상에 상기 제 1 상부 절연막(510)을 형성하는 공정은 제 1 비아홀들(510a), 제 2 비아홀들(510b) 및 제 3 비아홀들(510c)을 포함하는 상기 제 1 상부 절연막(510)을 형성하는 공정을 포함할 수 있다. 상기 제 1 비아홀들(510a)은 상기 상부 반도체 칩(130)과 수직 중첩하지 않는 상기 하부 몰딩 부재(410)의 상면 상에 위치할 수 있다. 상기 제 1 비아홀들(510a)은 후속 공정을 통해 형성되는 도전성 기둥들(320)의 상면 상에 위치할 수 있다. 상기 제 2 비아홀들(510b)은 상기 하부 칩 패드들(112a, 112b)의 상면 상에 위치할 수 있다. 상기 제 3 비아홀들(510c)은 상기 상부 칩 패드들(132a, 132b)의 상면 상에 위치할 수 있다.
상기 제 1 상부 절연막(510) 상에 상기 제 1 재배선 패턴(522)을 형성하는 공정은 제 1 컨택 플러그들(522a), 제 2 컨택 플러그들(522b) 및 제 3 컨택 플러그들(522c)를 포함하는 상기 제 1 재배선 패턴(522)을 형성하는 공정을 포함할 수 있다. 상기 제 1 컨택 플러그들(522a)는 상기 제 1 비아홀들(510a) 내에 위치할 수 있다. 상기 제 2 컨택 플러그들(522b)는 상기 제 2 비아홀들(510b) 내에 위치할 수 있다. 상기 제 3 컨택 플러그들(522c)는 상기 제 3 비아홀들(510c) 내에 위치할 수 있다.
도 31a 내지 31c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 연결 구조체(500) 상에 상부 몰딩 부재(610)를 형성하는 공정, 상기 상부 몰딩 부재(610) 상에 제 2 캐리어 접착층(270) 및 제 2 캐리어(902)를 형성하는 공정 및 상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면을 식각하는 공정을 포함할 수 있다.
상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면을 식각하는 공정은 상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면을 그라인딩 또는 에치백하는 공정을 포함할 수 있다. 상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면을 식각하는 공정은 상기 하부 몰딩 부재(410)의 수직 높이를 상기 하부 반도체 칩(110)의 수직 높이와 동일하게 하는 공정을 포함할 수 있다.
도 32a 내지 32c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 하부 몰딩 부재(410)에 기둥 비아홀들(410h)을 형성하는 공정을 포함할 수 있다.
상기 하부 몰딩 부재(410)에 상기 기둥 비아홀들(410h)을 형성하는 공정은 상기 제 1 컨택 플러그들(522a)의 하면을 노출하는 공정을 포함할 수 있다. 상기 기둥 비아홀들(410h)의 상기 하부 몰딩 부재(410)의 상면에서의 수평 폭은 상기 제 1 비아홀들(510a)의 수평 폭보다 클 수 있다.
상기 제 1 컨택 플러그들(522a)의 하면을 노출하는 공정은 상기 제 1 컨택 플러그들(522a)의 하부에 위치하는 상기 하부 몰딩 부재(410)를 식각하는 공정을 포함할 수 있다. 상기 제 1 컨택 플러그들(522a)의 하부에 위치하는 상기 하부 몰딩 부재(410)를 식각하는 공정은 레이저 드릴링(laser driliing) 공정을 포함할 수 있다. 상기 기둥 비아홀들(410h)의 상기 하부 몰딩 부재(410)의 하면에서의 수평 폭은 상기 기둥 비아홀들(410h)의 상기 하부 몰딩 부재(410)의 상면에서의 수평 폭보다 클 수 있다.
도 33a 내지 33c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면 상에 도전층(conductive layer, 380)을 형성하는 공정을 포함할 수 있다.
상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면 상에 도전층(380)을 형성하는 공정은 상기 기둥 비아홀들(410h)을 상기 도전층(380)으로 채우는 공정을 포함할 수 있다. 상기 도전층(380)은 상기 기둥 비아홀들(410h)을 통해 상기 제 1 컨택 플러그들(522a)의 하면과 직접 접촉할 수 있다.
도 34a 내지 34c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 기둥 비아홀들(410h) 내에 도전성 기둥들(320)을 형성하는 공정을 포함할 수 있다.
상기 기둥 비아홀들(410h) 내에 도전성 기둥들(320)을 형성하는 공정은 상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면 상에 위치하는 상기 도전층(380)을 제거하는 공정을 포함할 수 있다. 상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면 상에 위치하는 상기 도전층(380)을 제거하는 공정은 상기 도전층(380)의 하면을 상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면이 노출되도록 평탄화하는 공정을 포함할 수 있다. 상기 도전층(380)의 하면을 평탄화하는 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 포함할 수 있다.
도 35a 내지 35c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 도전성 기둥들(320)의 하면, 상기 하부 몰딩 부재(410)의 하면 및 상기 하부 반도체 칩(110)의 하면 상에 하부 절연막(710)을 형성하는 공정, 상기 하부 절연막(710)에 상기 도전성 기둥들(320)의 하면을 노출하는 하부 비아홀들(710h)을 형성하는 공정 및 상기 하부 비아홀들(710h) 내에 상기 도전성 기둥들(320)의 하면과 직접 접촉하는 외부 단자들(720)을 형성하는 공정을 포함할 수 있다.
도 5a 내지 5c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 2 캐리어(902) 및 상기 제 2 캐리어 접착층(270)을 제거하는 공정 및 쏘잉 공정을 통해 단위 패키지를 형성하는 공정을 포함할 수 있다.
도 6a 내지 6c, 36a 내지 36c 및 37a 내지 37c는 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 6a 내지 6c, 36a 내지 36c 및 37a 내지 37c를 참조하여 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 설명한다. 먼저, 도 36a 내지 36c를 참조하면, 하부 패키지(P1)에 제 1 패키지 비아홀들(550h) 및 제 2 패키지 비아홀들(610h)을 형성하는 공정을 포함할 수 있다.
상기 하부 패키지(P1)에 상기 제 1 패키지 비아홀들(550h) 및 상기 제 2 패키지 비아홀들(610h)을 형성하는 공정은 하부 반도체 칩(110), 상부 반도체 칩(130), 도전성 기둥들(320), 하부 몰딩 부재(410), 연결 구조체(500), 상부 몰딩 부재(610) 및 외부 단자들(720)을 포함하는 상기 하부 패키지(P1)를 준비하는 공정, 상기 하부 패키지(P1)의 상기 상부 몰딩 부재(610)에 상기 제 2 패키지 비아홀들(610h)을 형성하는 공정 및 상기 연결 구조체(500)의 제 3 상부 절연막(550)에 상기 제 1 패키지 비아홀들(550h)을 형성하는 공정을 포함할 수 있다. 상기 제 1 패키지 비아홀들(550h) 및 상기 제 2 패키지 비아홀들(610h)은 상기 도전성 기둥들(320)의 상면 상에 위치할 수 있다. 상기 제 1 패키지 비아홀들(550h) 및 상기 제 2 패키지 비아홀들(610h)은 상기 연결 구조체(500)의 제 2 재배선 패턴(542)의 상면을 노출할 수 있다.
상기 상부 몰딩 부재(610)에 상기 제 2 패키지 비아홀들(610h)을 형성하는 공정은 상기 도전성 기둥들(320)의 상면 상에 위치하는 상기 상부 몰딩 부재(610)를 식각하는 공정을 포함할 수 있다. 상기 제 3 상부 절연막(550)에 상기 제 1 패키지 비아홀들(550h)을 형성하는 공정은 상기 도전성 기둥들(320)의 상면 상에 위치하는 상기 제 3 상부 절연막(550)을 식각하는 공정을 포함할 수 있다.
상기 도전성 기둥들(320)의 상면 상에 위치하는 상기 상부 몰딩 부재(610)를 식각하는 공정 및 상기 도전성 기둥들(320)의 상면 상에 위치하는 상기 제 3 상부 절연막(550)을 식각하는 공정은 연속적으로 수행될 수 있다. 상기 도전성 기둥들(320)의 상면 상에 위치하는 상기 상부 몰딩 부재(610)를 식각하는 공정 및 상기 도전성 기둥들(320)의 상면 상에 위치하는 상기 제 3 상부 절연막(550)을 식각하는 공정은 레이저 드릴링 공정을 포함할 수 있다. 상기 제 1 패키지 비아홀들(550h)의 측벽들은 상기 제 2 패키지 비아홀들(610h)의 측벽들과 연속될 수 있다.
도 37a 내지 37c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 하부 패키지(P1)의 상면 상에 상부 패키지(P2)를 정렬하는 공정을 포함할 수 있다.
상기 하부 패키지(P1)의 상면 상에 상기 상부 패키지(P2)를 정렬하는 공정은 하부 반도체 칩(150), 상부 반도체 칩(170), 도전성 기둥들(360), 하부 몰딩 부재(430), 연결 구조체(800), 상부 몰딩 부재(630) 및 패키지 연결 부재들(740)을 포함하는 상기 상부 패키지(P2)를 준비하는 공정 및 상기 상부 패키지(P2)의 상기 패키지 연결 부재들(740)이 상기 하부 패키지(P2)의 상기 제 2 패키지 비아홀들(610h)의 상면 상에 위치하도록 상기 상부 패키지(P2)를 정렬하는 공정을 포함할 수 있다.
상기 상부 패키지(P2)를 준비하는 공정은 단위 패키지를 형성하기 전, 상기 도전성 기둥들(360)의 하면 상에 상기 패키지 연결 부재들(740)을 형성하는 공정을 포함할 수 있다.
도 6a 내지 6c를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법은 상기 하부 패키지(P1)의 상기 제 1 패키지 비아홀들(550h) 및 상기 제 2 패키지 비아홀들(610h)을 통해 상기 패키지 연결 부재들(740)을 상기 하부 패키지(P1)의 상기 연결 구조체(500)의 상기 제 2 재배선 패턴(542)과 전기적으로 연결하는 공정을 포함할 수 있다.
상기 패키지 연결 부재들(740)을 상기 하부 패키지(P1)의 상기 연결 구조체(500)의 상기 제 2 재배선 패턴(542)과 전기적으로 연결하는 공정은 상기 하부 패키지(P1)의 상기 제 1 패키지 비아홀들(550h) 및 상기 제 2 패키지 비아홀들(610h)을 상기 패키지 연결 부재들(740)로 채우는 공정을 포함할 수 있다.
상기 제 1 패키지 비아홀들(550h) 및 상기 제 2 패키지 비아홀들(610h)을 상기 패키지 연결 부재들(740)로 채우는 공정은 상기 패키지 연결 부재들(740)의 일부가 상기 제 2 패키지 비아홀들(610h) 내에 삽입되도록 상기 하부 패키지(P1)와 상기 상부 패키지(P2) 사이의 간격을 조절하는 단계 및 상기 패키지 연결 부재들(740)을 리플로우(reflow)시키는 공정을 포함할 수 있다.
도 38은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 메모리 모듈을 나타낸 구성도이다.
도 38을 참조하면, 본 발명의 기술적 사상에 따른 메모리 모듈(1100)은 모듈 기판(1110), 반도체 패키지들(1120) 및 모듈 접촉 단자들(1130)을 포함할 수 있다. 상기 반도체 패키지들(1120)은 본 발명의 기술적 사상의 다양한 실시 예에 따른 반도체 패키지들일 수 있다. 따라서, 상기 메모리 모듈(1100)은 고집적화 또는 소형화될 수 있다. 상기 모듈 기판(1110)은 시스템 보드(system board)일 수 있다. 상기 반도체 패키지들(1120)은 상기 모듈 기판(1110) 상에 나란히 배치될 수 있다. 상기 반도체 패키지들(1120)은 상기 모듈 기판(1110)의 양면에 배칠될 수 있다. 상기 모듈 접촉 단자들(1130)은 상기 모듈 기판(1110)의 일측 모서리(edge)에 나란히 형성될 수 있다. 상기 모듈 접촉 단자들(1130)은 상기 반도체 패키지들(1120)과 전기적으로 연결될 수 있다.
도 39는 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 반도체 모듈을 나타낸 구성도이다.
도 39를 참조하면, 상기 반도체 모듈(2000)은 모듈 기판(2100), 메모리들(2200), 마이크로프로세서(2300) 및 입출력 단자들(2400)을 포함할 수 있다. 상기 메모리들(2200) 및 상기 마이크로프로세서(2300)은 상기 모듈 기판(2100) 상에 실장될 수 있다. 상기 메모리들(2200)은 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 따라서, 상기 반도체 모듈(2000)은 고집적화 또는 소형화될 수 있다. 상기 반도체 모듈(2000)은 메모리 카드 또는 카드 패키지를 포함할 수 있다.
도 40은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 모바일 시스템을 나타낸 구성도이다.
도 40을 참조하면, 상기 모바일 시스템(3000)는 디스플레이 유닛(Display unit, 3100), 바디(Body, 3200) 및 외부 기기(external apparatus, 3300)를 포함할 수 있다. 상기 바디(3200)는 인쇄회로기판(Printed Circuit Board; PCB)을 포함하는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 바디(3200)는 마이크로 프로세서 유닛(Micro Processor Unit; 3210), 파워 유닛(Power Unit; 3220), 기능 유닛(Function Unit; 3230) 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 3240)을 포함할 수 있다. 상기 마이크로 프로세서 유닛(3210), 상기 파워 유닛(3220), 상기 기능 유닛(3230) 및 상기 디스플레이 컨트롤러 유닛(3240)은 상기 바디(3200)상에 실장 또는 장착될 수 있다. 상기 마이크로 프로세서 유닛(3210)은 상기 파워 유닛(3230)으로부터 전압을 공급받아 상기 기능 유닛(3230) 및 상기 디스플레이 컨트롤 유닛(3240)을 제어할 수 있다. 상기 파워 유닛(3220)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(3210), 상기 기능 유닛(3230) 및 상기 디스플레이 컨트롤러 유닛(3240) 등으로 공급할 수 있다. 상기 기능 유닛(3230)은 상기 모바일 시스템(3000)의 다양한 기능을 수행할 수 있다. 예를 들어, 상기 기능 유닛(3230)은 다이얼링 또는 외부 유닛(External Unit; 3300)과의 교신으로 상기 디스플레이 유닛(3100)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(3210) 및 상기 기능 유닛(3230)은 다양한 신호를 처리하기 위하여 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 따라서 상기 모바일 시스템(3000)는 고집적화 또는 소형화될 수 있다. 상기 디스플레이 유닛(3100)은 상기 바디(1110)의 일측 표면 상에 위치할 수 있다. 상기 디스플레이 유닛(3100)은 상기 바디(3200)와 연결될 수 있다. 상기 디스플레이 유닛(3100)은 상기 바디(3200)의 상기 디스플레이 컨트롤러 유닛(3240)에 의해 프로세싱된 이미지를 구현할 수 있다. 상기 모바일 시스템(3000)는 용량 확장을 위해 메모리 카드 등과 연결될 수 있다. 이 경우, 상기 기능 유닛(3230)은 메모리 카드 컨트롤러를 포함할 수 있다. 상기 기능 유닛(3230)은 유선 또는 무선의 통신 유닛(Communication Unit; 3400)을 통해 외부 유닛(3300)과 신호를 주고 받을 수 있다. 또한, 상기 모바일 시스템(3000)는 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 포함할 수 있다. 이 경우, 상기 기능 유닛(3230)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 41은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 모바일 장치를 나타낸 구성도이다.
도 41을 참조하면, 상기 모바일 장치(4000)는 모바일 무선 폰일 수 있다. 상기 모바일 장치(4000)는 태블릿 PC로 이해될 수 있다. 상기 모바일 장치(4000)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 이에 따라, 상기 모바일 장치(4000)는 고집적화된 반도체 패키지를 포함할 수 있다. 따라서, 상기 모바일 장치(4000)는 고용량화 또는 소형화될 수 있다.
도 42는 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 전자 시스템을 나타낸 구성도이다.
도 42를 참조하면, 상기 전자 시스템(5000)은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함할 수 있다. 상기 전자 시스템(5200)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(5200)은 메모리 시스템(5100), 마이크로프로세서(5200), 램(5300) 및 버스(5500)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(5400)를 포함할 수 있다. 상기 마이크로프로세서(5200)는 상기 전자 시스템(5000)을 프로그램 및 컨트롤할 수 있다. 상기 램(5300)은 상기 마이크로프로세서(5200)의 동작 메모리로 사용될 수 있다. 예를 들어, 상기 마이크로프로세서(5200) 또는 상기 램(5300)은 본 발명의 실시예들에 의한 반도체 패키지를 포함할 수 있다. 따라서, 상기 전자 시스템(5000)은 고집적화, 고용량화 또는 소형화될 수 있다. 상기 마이크로프로세서(5200), 상기 램(5300) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(5400)는 상기 전자 시스템(5000)으로 데이터를 입력하거나 또는 상기 전자 시스템(5000)으로부터 출력하는데 사용될 수 있다. 상기 메모리 시스템(5100)은 상기 마이크로프로세서(5200) 동작용 코드들, 상기 마이크로프로세서(5200)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(5100)은 컨트롤러 및 메모리를 포함할 수 있다.
110 : 하부 반도체 칩 130 : 상부 반도체 칩
320 : 도전성 기둥들 410 : 하부 몰딩 부재
500 : 연결 구조체 510 : 제 1 상부 절연막
522 : 제 1 재배선 패턴 530 : 제 2 상부 절연막
542 : 제 2 재배선 패턴 550 : 제 3 상부 절연막
610 : 상부 몰딩 부재 720 : 외부 단자들

Claims (10)

  1. 제 1 측면, 상기 제 1 측면에 대향하는 제 2 측면, 상기 제 1 측면과 수직한 제 3 측면 및 상기 제 3 측면과 대향하는 제 4 측면을 포함하는 하부 몰딩 부재;
    상기 하부 몰딩 부재 내에 위치하고, 상기 하부 몰딩 부재의 상기 제 1 측면에 가까운 영역의 상면 및 상기 제 2 측면에 가까운 영역의 상면 상에 위치하는 하부 칩 패드들을 포함하되, 상면 레벨이 상기 하부 몰딩 부재의 상면 레벨과 동일한 하부 반도체 칩;
    상기 하부 반도체 칩을 둘러싸되, 상기 하부 몰딩 부재를 관통하는 도전성 기둥들;
    상기 하부 몰딩 부재의 상면 상에 위치하고, 상기 하부 몰딩 부재의 상기 제 3 측면에 가까운 영역의 상면 및 상기 제 4 측면에 가까운 영역의 상면 상에 위치하는 상부 칩 패드들을 포함하되, 상기 하부 반도체 칩과 직교하는 상부 반도체 칩; 및
    상기 하부 몰딩 부재 및 상기 상부 반도체 칩 상에 위치하되, 상기 하부 칩 패드들과 상기 상부 칩 패드들 각각을 해당 도전성 기둥과 전기적으로 연결하는 연결 구조체를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 연결 구조체는 상기 하부 몰딩 부재의 상면, 상기 하부 반도체 칩의 상면, 상기 상부 반도체 칩의 측면 및 상면과 직접 접촉하는 제 1 상부 절연막, 상기 제 1 상부 절연막 상에 위치하는 제 1 재배선 패턴 및 상기 제 1 재배선 패턴 상에 위치하는 제 2 상부 절연막을 포함하되, 상기 제 1 재배선 패턴은 상기 도전성 기둥들의 상면과 직접 접촉하는 제 1 컨택 플러그들, 상기 하부 칩 패드들의 상면과 직접 접촉하는 제 2 컨택 플러그들 및 상기 상부 칩 패드들의 상면과 직접 접촉하는 제 3 컨택 플러그들을 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 상부 절연막의 측면들은 상기 제 1 재배선 패턴의 최외곽 측면들보다 외측에 위치하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 2 상부 절연막의 측면들은 상기 제 1 상부 절연막의 측면들과 수직 정렬되는 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 연결 구조체는 상기 제 2 상부 절연막 상에 위치하는 제 2 재배선 패턴 및 상기 제 2 재배선 패턴 상에 위치하는 제 3 상부 절연막을 더 포함하되, 상기 제 2 재배선 패턴은 상기 제 1 재배선 패턴의 상면과 직접 접촉하는 제 4 컨택 플러그들을 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 3 상부 절연막의 측면들은 상기 제 2 재배선 패턴의 최외곽 측면들보다 외측에 위치하되, 상기 제 3 상부 절연막의 측면들은 상기 제 2 상부 절연막의 측면들과 수직 정렬되는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 하부 칩 패드들 중 일부는 상기 제 2 재배선 패턴에 의해 해당 하부 칩 패드에 공급되는 신호와 동일한 신호가 공급되는 상부 칩 패드와 전기적으로 연결하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 도전성 기둥들의 하면 상에 위치하는 외부 단자들을 더 포함하되, 상기 외부 단자들 각각은 해당 도전성 기둥의 하면과 직접 접촉하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 상부 반도체 칩의 수직 높이는 상기 하부 반도체 칩의 수직 높이보다 낮은 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 하부 반도체 칩의 수직 높이는 상기 하부 몰딩 부재의 수직 높이와 동일한 반도체 패키지.
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