KR20140026375A - Esd 보호 시스템 및 x-레이 플랫 패널 디텍터 - Google Patents
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- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 221
- 239000010409 thin film Substances 0.000 claims abstract description 215
- 238000000034 method Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 26
- 238000006243 chemical reaction Methods 0.000 claims description 21
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- 229910052750 molybdenum Inorganic materials 0.000 claims description 9
- 239000012811 non-conductive material Substances 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 230000000903 blocking effect Effects 0.000 claims 5
- 230000000694 effects Effects 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000002699 waste material Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000003471 anti-radiation Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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- Toxicology (AREA)
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- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
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- Solid State Image Pick-Up Elements (AREA)
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Abstract
ESD 보호 시스템 및 X-레이 플랫 패널 디텍터가 개시된다. ESD 보호 시스템은 ESD 리키지 버스 및 단자들 중 하나가 ESD 리키지 버스에 연결된 ESD 보호 회로를 포함한다. ESD 보호 회로는 백-투-백 방식(back-to-back manner)으로 연결된 적어도 한 쌍의 비정질 실리콘 박막 트랜지스터를 포함하고, 제1 차광 층은 한 쌍의 비정질 실리콘 박막 트랜지스터의 채널 상부에 제공된다. ESD 보호 시스템이 X-ray 플랫 패널 디텍터에 적용되는 경우, X-레이 프랫 패널 디텍터의 사용 과정에서 광전류가 발생되지 않고, 스캔 라인의 전압에 대한 광전류의 효과가 감소되며, 이로써 전자 이미지의 변동, 노이즈 및 구동력 손실이 감소된다. 나아가, 제1 차광 층이 음의 고정 포텐셜에 연결되는 경우, ESD 보호 회로 내에서의 누설전류가 감소되면서도 ESD 보호 회로가 작은 문턱전압을 갖는 것이 보장될 수 있고, 이로써 X-레이 플랫 패널 디텍터 내에서의 구동력 낭비가 방지된다.
Description
본 발명은 ESD 보호 시스템에 관한 것으로서, 특히 X-레이 플랫 패널 디텍터를 보호하기 위한 ESD 보호 시스템에 관한 것이다. 더 나아가, 본 발명은, ESD 보호 시스템을 갖춘 X-레이 플랫 패널 디텍터에 관한 것이다.
이 출원은 2012.06.29 자로 중국 특허청에 제출된 중국 특허출원 제201210225073.1호(제목: "ESD protection system and X-ray flat panel detector" 에 대한 우선권을 주장하며, 중국 특허출원 제201210225073.1호의 모든 내용은 이 출원에 합체된다.
현재, 대내시장 및 대외시장에는 두 가지 타입의 X-레이 플랫 패널 디텍터가 존재하는데, 하나는 간접 에너지 변환 타입(indirect energy conversion type)이고, 다른 하나는 직접 에너지 변환 타입(direct energy conversion type)에 해당한다. 높은 변환 효율, 넓은 동작 범위, 높은 공간 해상도, 및 강화된 환경 적응성과 같은 장점들로 인해, X-레이 플랫 패널 디텍터 시장에서는 간접 에너지 변환 타입의 X-레이 플랫 패널 디텍터가 가장 대중적인 검출기에 해당한다.
도 1에 도시된 바와 같이, 간접 에너지 변환 타입의 X-선 평판 검출기(본 발명에서는 이를 줄여서 X-선 평판 검출기로 칭하기로 함)는, 기판 상에 형성된 다중 스캔 라인(게이트 라인으로 칭할 수도 있음)(2) 및 다중 데이터 라인(3)을 포함하며, 여기서 스캔 라인(2)과 데이터 라인(3)은 교차하는 방식으로 배열됨으로써 다중 픽셀 영역을 형성하고, 각각의 픽셀 영역 내에는 픽셀 유닛(4)이 제공되며; 그리고 점멸 층(flicker layer) 또는 형광 층(phosphor layer)(미도시)이 기판 상에 형성되어 픽셀 영역을 커버한다. 각각의 픽셀 유닛(4)은 포토다이오드(5) 및 포토다이오드(5)에 연결된 단자를 갖는 스위치(6)를 포함한다. 포토다이오드(5)는 가시광선을 전하로 변환시키도록 조정된다. 포토다이오드(5)는 통상적으로 비정질 실리콘으로 이루어지는데, 이는 비정질 실리콘 및 그 합금(비정질 실리콘이 게르마늄으로 도핑된 것과 같은)이 가시광선의 파장 내에서 완벽한 광전 전환 기능(photo-electric conversion function)을 갖기 때문이고, 또한 높은 에너지를 갖는 방사선에 대한 항방사선 성능(anti-radiation performance)을 갖기 때문이며, 또한 큰 스케일로 만들어질 수 있기 때문이다. 픽셀 스위치(6)는 픽셀 유닛(4)이 스위치 온 또는 오프 되도록 컨트롤 하기 위해 조정되는 것으로서, 비정질 실리콘 박막 트랜지스터 또는 다이오드일 수 있다. 픽셀 유닛(4)의 각 열(row) 내에 있는 픽셀 스위치(6)는 동일한 데이터 라인(3)에 연결된다. 픽셀 유닛(4)의 각 행(column) 내에 있는 픽셀 스위치(6)는 동일한 해당 스캔 라인(2)에 연결된다. 데이터 라인(3)은 데이터 처리 유닛(판독 유닛으로 불리우기도 함)(7)에 연결되고, 스캔 라인(2)은 주소 제어 유닛(게이트 구동 유닛으로 불리우기도 함)(8)에 연결된다.
상기 X-레이 플랫 패널 디텍터의 작동 원리는 다음과 같다. X-레이는 점멸 층 또는 형광 층을 통과한 후 가시광선을 생성하고, 가시광선은 픽셀 유닛(4)의 포토다이오드(5)에 의해 전하로 변환되며, 전하는 포토다이오드(5)에 저장되는데, 주소 제어 유닛(8)은 픽셀 스위치(6)가 라인별로 스위치 온 되도록 픽셀 배열(1) 내에서 스캔 라인(2) 상에 라인별 전압을 적용하고, 포토다이오드(5) 내에 저장된 전하는 데이터 라인(3)을 통해 데이터 처리 유닛(7)을 향해 출력되며, 데이터 처리 유닛(7)은 취해진 전기 신호 상에서 증폭 및 아날로그로부터 디지털로의 변환과 같은 처리를 더 수행함으로써 이미지 정보를 최종적으로 얻어낸다.
X-레이 플랫 패널 디텍터에 있어서 포토다이오드 및 TFT(즉, 픽셀 스위치) 내에 있는 박막은 매우 다수이고 넓은 면적을 차지하기 때문에, X-레이 플랫 패널 디텍터에 대한 디자인, 제조, 조립 및 테스트 공정이 진행되는 과정에서 정전기 방전(ESD: electro-static discharge)이 일어나기 쉽다. 거의 대부분의 마이크로 전자 회로들은 이러한 ESD에 매우 민감하고, 이에 따라 생산성 향상 및 제조 비용 절감을 위해 X-레이 플랫 패널 디텍터에 대해서는 정전기 프로텍션(electro-static protection)이 반드시 제공되어야 한다.
현존하는 X-레이 플랫 패널 디텍터에 대한 ESD 프로텍션 시스템은 쇼팅 버스(shorting bus) 및 메탈-인슐레이터-메탈 다이오드(MIM)를 포함한다. 그러나, 이러한 ESD 프로텍션 시스템은, X-레이 플랫 패널 디텍터에 대한 테스트 및 유지관리 요구 사항에 맞지 않는 등 많은 문제점을 가지고 있다.
상기 문제점들을 해결하기 위해, 도 1에 도시된 바와 같이, X-레이 플랫 패널 디텍터에 대한 ESD 프로텍션을 제공하기 위한 ESD 보호 시스템이 2006. 05.04. 에 공개된 US 공개특허 No. US2006/0092591A1("on-substrate ESD protection for array based image sensors")에 개시되어 있다. 도 2에 도시된 바와 같이, ESD 보호 시스템은 기판(미도시) 상에 ESD 리키지 버스(ESD leakage bus)(10) 및 ESD 보호 회로(11)를 포함하는데, 여기서 ESD 리키지 버스는 접지될 수 있다. ESD 보호 회로(11)는 ESD 리키지 버스(10)에 연결되는 제1 배선 단자(12) 및 X-레이 플랫 패널 디텍터의 스캔 라인(2)에 연결되는 제2 배선 단자(13)를 구비한다.
도 3은 도 2의 ESD 보호 시스템에 대한 등가회로를 나타내는 개략도이다. 도 3에 도시된 바와 같이, ESD 보호 회로(11)는 한 쌍의 비정질 실리콘 박막 트랜지스터, 즉 백-투-백(back-to-back) 방식으로 연결되는 제1 비정질 실리콘 박막 트랜지스터(15) 및 제2 비정질 실리콘 박막 트랜지스터(16)를 포함한다. X-레이 플랫 패널 디텍터의 스캔 라인(2) 상에서 ESD가 발생될 때, ESD 보호 회로의 제1 배선 단자(12)와 제2 배선 단자(13) 사이의 전압이 박막 트랜지스터의 문턱전압(threshold voltage)보다 두배로 크다면, ESD 보호 시스템 내에 있는 제1 비정질 실리콘 박막(15) 및 제2 비정질 실리콘 박막(16)은 ESD가 단시간 내에 스캔 라인(2)으로부터 ESD 리키지 버스(10)로 흐르는 것을 보장할 수 있도록 자동으로 전환되고, 이로써 검출기의 일부가 ESD 전압에 의해 완전히 망가지는 것을 방지하거나 TFT 문턱 전압 이동(threshold voltage drift)의 발생 또는 다른 데미지를 방지한다.
도 4는 상기 ESD 보호 회로 내에 있는 제1 비정질 실리콘 박막 트랜지스터에 대한 단면도이다. 도 4에 도시된 바와 같이, 제1 비정질 실리콘 박막 트랜지스터(15)가 기판(17)의 상부에 형성되고, 이러한 트랜지스터(15)는 게이트(18)를 포함하며, 활성 층(active layer)(19)은 게이트의 상부에 위치한다. 또한 소스(20)와 드레인(21)은 활성 층(19)의 상부에 위치하는데, 여기서 활성 층(19)은 비정질 실리콘 층(19a) 및 a-Si 층(19a)의 상부에 위치하는 N+ 비정질 실리콘 층(19b)을 포함한다. 도 3에 도시된 바와 같이, ESD 보호 회로(11) 내에서, 제2 비정질 실리콘 박막 트랜지스터(16)는 제1 비정질 실리콘 박막 트랜지스터(15)와 동일한 구조를 갖는다.
도 3 및 도 4에 도시된 바와 같이, X-레이 플랫 패널 디텍터의 통상적인 사용에 있어서, X-레이는 픽셀 유닛 상부의 점멸 층이나 형광 층을 조사하고, 이로써 점멸 층이나 형광 층에 의해 가시광선으로 변환된다는 사실을 X-레이 플랫 패널 디텍터의 작동 원리로부터 알 수 있다. X-레이 플랫 패널 디텍터의 픽셀 유닛과 ESD 보호 회로가 동일한 기판 상에 형성되기 때문에, 가시광선은 픽셀 유닛을 조사하면서 ESD 보호 회로도 조사하게 된다. 이는, ESD 보호 회로 내에 있는 제1 비정질 실리콘 박막 트랜지스터(15) 및 제2 비정질 실리콘 박막 트랜지스터(16)도 가시광선(22)에 노출될것임을 의미한다. 그러나, 제1 비정질 실리콘 박막 트랜지스터(15) 및 제2 비정질 실리콘 박막 트랜지스터(16)가 가시광선을 전하로 변환시킬 수 있는 비정질 실리콘을 포함하기 때문에, X-레이 플랫 패널 디텍터의 작동 과정에서 ESD 보호 회로 내에는 큰 광전류가 발생하게 된다.
ESD 보호 회로가 X-레이 플랫 패널 디텍터의 스캔 라인에 연결되기 때문에, 광전류는 스캔 라인 상의 실제 전압 값이 이상적인 전압 값으로부터 벗어나도록 스캔 라인 상의 전압에 영향을 미치게 된다. 이는, 최종적으로 얻어지는 전자 이미지의 변동(이미지에 수평 및 수직 줄무늬가 발생될 것임) 및 증가된 소음의 결과로 이어지게 된다. 스캔 라인 상의 전압이 요구조건을 충족시키도록 하기 위해, 스캔 라인 상의 전압은 X-레이 플랫 패널 디텍터에 대한 외부 회로에 의해 수정되거나 보상될 수 있는데, 이는 구동력 소모에 대한 낭비를 초래하게 된다.
더욱이, 픽셀 유닛의 픽셀 스위치가 비정질 실리콘 박막 트랜지스터에 해당하는 경우, ESD 보호 회로의 비정질 실리콘 박막 트랜지스터 및 픽셀 유닛의 비정질 실리콘 박막 트랜지스터는 동일한 제조 단계에서 형성되고, 이로써 두 박막 트랜지스터는 동일한 문턱전압을 갖게 된다. 픽셀 유닛의 박막 트랜지스터에 대한 구동력 소모를 줄이고 ESD 보호 회로의 박막 트랜지스터가 상대적으로 낮은 ESD 전압 아래에서도 스위치 온이 될 수 있음을 보장하기 위해서, ESD 보호 회로의 박막 트랜지스터 및 픽셀 유닛의 박막 트랜지스터는 통상적으로 1V 내지 3V의 문턱전압을 갖는다. 그러나, X-레이 플랫 패널 디텍터가 정상적으로 구동될 때, 스캔 라인 상에 적용되는 전압은 통상적으로 -10V 내지 +25V 이다. ESD 보호 회로는 X-레이 플랫 패널 디텍터의 스캔 라인에 연결되어 있으므로, ESD 보호 회로의 박막 트랜지스터 상에 적용되는 전압 또한 -10V 내지 +25V. 그렇다면, 많은 양의 누설 전류가 ESD 보호 회로 내에 발생될 것이며, 스캔 라인 상에 적용되는 전압이 양의 전압이든 음의 전압이든 무관하게, 이는 스캔 라인 상의 많은 양의 누설 전류를 야기하고 구동력 소모의 큰 낭비를 야기하게 된다. 따라서, 상기 ESD 보호 시스템을 갖춘 X-레이 플랫 패널 디텍터에 있어서, X-레이 플랫 패널 디텍터에서의 구동력 소모에 대한 낭비를 피하면서도 ESD 보호 회로가 작은 문턱전압을 갖는다는 것은 달성될 수 없게 된다.
본 발명이 해결하고자 하는 과제는, X-레이 플랫 패널 디텍터에 적용되었을 때, X-레이 플랫 패널 디텍터에 대한 ESD 보호를 제공할 수 있을 뿐만 아니라, 스캔 라인의 전압에 대한 광전류 효과를 감소시키고 전자 이미지 변동, 소음 및 구동력 소모에 대한 손실을 감소시키기 위해 X-레이 플랫 패널 디텍터의 사용 과정에서 광전류를 회피할 수 있는 ESD 보호 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, ESD 보호 회로가 ESD 보호 회로 내에서의 누설 전류를 감소시키면서도 작은 문턱전압을 갖는 것을 보장하고, 그리하여 X-레이 플랫 패널 디텍터에 있어서 구동력 소모의 낭비를 방지하기 위해 상기 ESD 보호 시스템을 갖춘 X-레이 플랫 패널 디텍터를 제공하는 것이다.
상술한 과제를 해결하기 위해 다음을 포함하는 본 발명에 따른 ESD 보호 시스템이 제공된다:
기판 상에 형성되는 ESD 리키지 버스; 및
기판 상에 형성되며 제1 배선 단자 및 제2 배선 단자를 구비하는 ESD 보호 회로(여기서, 상기 제1 배선 단자는 ESD 리키지 버스에 연결되고, ESD 보호 회로는 적어도 한 쌍의 비정질 실리콘 박막 트랜지스터를 포함하며, 한 쌍의 비정질 실리콘 박막 트랜지스터는 백-투-백(back-to-back) 방식으로 연결된 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터를 포함하고, 또한 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제1 차광 층(shading layer)이 제공됨).
선택적으로, 상기 ESD 보호 회로는 직렬, 병렬, 또는 직렬-병렬로 연결된 여러 쌍의 비정질 실리콘 박막 트랜지스터를 포함할 수 있다.
선택적으로, 상기 제1 차광 층의 면적은 제1 비정질 실리콘 박막 트랜지스터의 채널이 갖는 면적 및 제2 비정질 실리콘 박막 트랜지스터의 채널이 갖는 면적과 같거나 더 클 수 있다.
선택적으로, 상기 ESD 리키지 버스는 접지되거나 제1 고정 포텐셜(fixed potential)에 연결될 수 있다.
선택적으로, 상기 제1 차광 층은 전도성 재료로 이루어질 수 있으며, 제2 고정 포텐셜에 연결될 수 있다.
선택적으로, 상기 전도성 재료는 Mo, W 및 Al 중 적어도 하나를 포함할 수 있다.
선택적으로, 상기 제2 고정 포텐셜은 음의 고정 포텐셜 또는 제로 포텐셜에 해당할 수 있다.
선택적으로, 상기 제2 고정 포텐셜은 외부 전력 공급 장치에 의해 제공될 수 있다.
선택적으로, 상기 ESD 보호 회로는 제1 비정질 실리콘 박막 트랜지스터의 채널과 제2 비정질 실리콘 박막 트랜지스터의 채널 상부에 제공되며 제1 차광 층과 접촉하는 제1 도전 층을 더 포함할 수 있다(여기서, 상기 제1 도전 층은 제1 차광 층의 상부 또는 하부에 제공되고 적어도 제1 차광 층의 일부와 겹쳐지며, 제1 차광 층은 전도성 재료로 이루어지고, 제1 도전 층은 제2 고정 포텐셜에 연결됨).
선택적으로, 상기 전도성 재료는 Mo, W 및 Al 중 적어도 하나를 포함할 수 있다.
선택적으로, 상기 제2 고정 포텐셜은 음의 고정 포텐셜 또는 제로 포텐셜일 수 있다.
선택적으로, 상기 제2 고정 포텐셜은 외부 전력 공급 장치에 의해 제공될 수 있다.
선택적으로, 상기 ESD 보호 회로는 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널 상부에 제공되며 제1 차광 층과 접촉하는 제1 도전 층을 포함할 수 있다(여기서, 상기 제1 도전 층은 제1 차광 층의 상부 또는 하부에 제공되고, 적어도 제1 차광 층의 일부와 겹쳐지며, 제1 차광 층은 비전도성 재료로 이루어지고, 제1 도전 층은 제2 고정 포텐셜에 연결됨).
선택적으로, 상기 제2 고정 포텐셜은 음의 고정 포텐셜 또는 제로 포텐셜일 수 있다.
선택적으로, 상기 제2 고정 포텐셜은 외부 전력 공급장치에 의해 제공될 수 있다.
본 발명에 따라 다음을 포함하는 X-레이 플랫 패널 디텍터가 더 제공된다:
기판 상에 형성된 복수의 스캔 라인 및 복수의 데이터 라인(여기서, 다수의 스캔 라인 및 다수의 데이터 라인은 복수의 픽셀 영역을 형성하도록 교차하는 방식으로 배열되고, 픽셀 유닛은 감광 유닛을 포함하며, 픽셀 스위치는 복수의 픽셀 영역 각각에 제공됨); 및
전술한 ESD 보호 시스템(여기서, ESD 보호 시스템 내에 있는 ESD 보호 회로는 하나 이상이고, 복수의 스캔 라인 중 적어도 하나는 ESD 보호 회로 중 하나의 제2 배선 단자에 연결됨).
선택적으로, 감광 유닛은 포토다이오드일 수 있으며, 픽셀 스위치는 비정질 실리콘 박막 트랜지스터이고, 포토다이오드는 하부 전극(lower electrode), 하부 전극 상에 제공되는 광전 전환 층(photoelectric conversion layer) 및 광전 전환 층 상에 제공되는 상부 전극(upper electrode)를 포함할 수 있으며, 포토다이오드의 하부 전극은 픽셀 스위치에 연결될 수 있고, 포토다이오드의 상부 전극은 외부적으로 바이어스 된 제2 도전 층에 연결될 수 있으며, 픽셀 스위치는 감광 유닛의 하부 전극에 연결된 소스, 데이터 라인에 연결된 드레인 및 스캔 라인 중 하나에 연결된 게이트를 포함한다.
선택적으로, 제2 차광 층은 픽셀 스위치의 채널 상부에 제공될 수 있다.
선택적으로, 제2 차광 층은 적어도 제2 도전 층의 일부와 겹쳐질 수 있고, 또한 제2 도전 층과 접촉될 수 있으며, 제2 차광 층은 제2 도전 층의 상부 또는 하부에 제공될 수 있다.
선택적으로, ESD 보호 시스템 내에 있는 ESD 보호 회로의 개수는 두 개 또는 그 이상일 수 있고, ESD 보호 회로 중 하나의 제1 배선 단자는 ESD 리키지 버스에 연결될 수 있으며, ESD 보호 회로 중 하나의 제2 배선 단자는 복수의 스캔 라인들 중 하나에 연결될 수 있다(여기서, 또 다른 ESD 보호 회로의 제1 배선 단자는 ESD 리키지 버스에 연결될 수 있고, 또한 제2 배선 단자는 접지될 수 있음).
본 발명에 따라 다음을 포함하는 또 다른 X-레이 플랫 패널 디텍터가 더 제공된다:
기판 상에 형성되는 복수의 스캔 라인 및 기판 상에 형성되는 복수의 데이터 라인(여기서, 복수의 스캔 라인 및 다수의 데이터 라인은 복수의 픽셀 영역을 형성하도록 교차하는 방식으로 배열되고, 픽셀 유닛은 감광 유닛을 포함하며, 픽셀 스위치는 복수의 픽셀 영역 각각에 제공되고, 감광 유닛은 포토다이오드에 해당하며, 픽셀 스위치는 비정질 실리콘 박막 트랜지스터에 해당하고, 포토다이오드는 하부 전극, 하부 전극 상에 제공되는 광전 전환 층 및 광전 전환 층 상에 제공되는 상부 전극을 포함하며, 포토다이오드의 하부 전극은 픽셀 스위치에 연결되고, 포토다이오드의 상부 전극은 외부적으로 바이어스 된 제2 도전 층에 연결되며, 픽셀 스위치는 감광 유닛의 하부 전극에 연결되는 소스, 데이터 라인 중 하나에 연결되는 드레인 및 스캔 라인 중 하나에 연결되는 게이트를 포함하는 것임); 및
상술한 ESD 보호 시스템(여기서, ESD 보호 회로의 개수는 하나 또는 그 이상이고, 복수의 스캔 라인 중 적어도 하나는 ESD 보호 회로 중 하나의 제2 배선 단자에 연결되며, 제2 고정 포텐셜은 음의 고정 포텐셜에 해당하고, 외부적으로 바이어스 된 제2 도전 층 또는 ESD 리키지 버스는 제2 고정 포텐셜을 제공하기 위해 제1 도전 층에 연결됨).
이에 따라, 본 발명에 따라 다음을 포함하는 또 다른 X-레이 플랫 패널 디텍터가 더 제공된다:
기판 상에 형성되는 복수의 스캔 라인 및 복수의 데이터 라인(여기서, 복수의 스캔 라인 및 복수의 데이터 라인은 복수의 픽셀 영역을 형성하도록 교차하는 방식으로 배열되고, 픽셀 유닛은 감광 유닛을 포함하며, 픽셀 스위치는 복수의 픽셀 영역 각각에 제공되고, 감광 유닛은 포토다이오드에 해당하며, 픽셀 스위치는 비정질 실리콘 박막 트랜지스터에 해당하고, 포토다이오드는 하부 전극, 하부 전극 상에 제공되는 광전 전환 층 및 광전 전환 층 상에 제공되는 상부 전극을 포함하며, 포토다이오드의 하부 전극은 픽셀 스위치에 연결되고, 포토다이오드의 상부 전극은 외부적으로 바이어스 된 제2 도전 층에 연결되며, 픽셀 스위치는 감광 유닛의 하부 전극에 연결되는 소스, 데이터 라인 중 하나에 연결되는 드레인 및 스캔 라인 중 하나에 연결되는 게이트를 포함하는 것임); 및
상술한 ESD 보호 시스템(여기서, ESD 보호 회로의 개수는 하나 또는 그 이상이고, 복수의 스캔 라인 중 적어도 하나는 ESD 보호 회로 중 하나의 제2 배선 단자에 연결되며, 제2 고정 포텐셜은 음의 고정 포텐셜에 해당하고, ESD 리키지 버스가 제2 고정 포텐셜을 제공하기 위해 ESD 보호 회로의 제1 차광 층에 연결됨).
선행기술과 비교할 때, 본 발명은 이하의 장점들을 갖는다.
본 발명에 따른 ESD 보호 시스템은 ESD 리키지 버스 및 ESD 보호 회로를 포함하며, ESD 보호 회로는 ESD 리키지 버스 및 제1 배선 단자에 연결되는 제1 배선 단자를 구비하고, ESD 보호 회로는 적어도 한 쌍의 비정질 실리콘 박막 트랜지스터를 포함하며, 한 쌍의 비정질 실리콘 박막 트랜지스터는 백-투-백(back-to-back) 방식으로 연결된 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터를 포함하고, 제1 차광 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널 상부에 제공된다. 이러한 ESD 보호 시스템은, X-레이 플랫 패널 디텍터에 적용되었을 때, X-레이 플랫 패널 디텍터에 대한 ESD 보호를 제공할 수 있을 뿐만 아니라, X-레이 플랫 패널 디텍터의 사용 과정에서 광전류가 발생되는 것을 방지할 수도 있다. 이에 따라, 스캔 라인 상의 전압에 대해 광전류가 미치는 영향은 감소되고, 또한 전자 이미지의 변동, 노이즈 및 구동력의 낭비가 감소된다.
더욱이, ESD 보호 시스템 내에 있는 제1 차광 층이 고정 포텐셜에 연결되었을 때, ESD 보호 회로에서의 누설 전류가 억제되면서도 ESD 보호 회로가 상대적으로 작은 문턱 전압을 갖는 것을 보장할 수 있고, 이로써 X-레이 플랫 패널 디텍터에서 구동력이 크게 낭비되는 것을 방지할 수 있다.
게다가, 차광 층을 제외한 ESD 보호 시스템의 모든 부품들은 X-레이 플랫 패널 디텍터에 대한 현존하는 제조공정 과정에서 형성되는 것이며, 이로써 새로운 공정이 거의 추가되지 않는다.
본 발명의 일 측면에 따르면, X-레이 플랫 패널 디텍터에 적용되었을 때, X-레이 플랫 패널 디텍터에 대한 ESD 보호를 제공할 수 있을 뿐만 아니라, 스캔 라인의 전압에 대한 광전류 효과를 감소시키고 전자 이미지 변동, 소음 및 구동력 소모에 대한 손실을 감소시키기 위해 X-레이 플랫 패널 디텍터의 사용 과정에서 광전류를 회피할 수 있는 ESD 보호 시스템을 얻을 수 있다.
본 발명의 다른 측면에 따르면, ESD 보호 회로가 ESD 보호 회로 내에서의 누설 전류를 감소시키면서도 작은 문턱전압을 갖는 것을 보장하고, 그리하여 X-레이 플랫 패널 디텍터에 있어서 구동력 소모의 낭비를 방지하기 위해 상기 ESD 보호 시스템을 갖춘 X-레이 플랫 패널 디텍터를 얻을 수 있다.
도 1은 현존하는 X-레이 플랫 패널 디텍터에 대한 등가 회로를 나타내는 개략적인 도면이다;
도 2는 ESD 보호 시스템을 갖춘 X-레이 플랫 패널 디텍터에 대한 등가 회로를 나타내는 개략적인 도면이다(여기서, ESD 보호 시스템은 ESD 리키지 버스 및 ESD 보호 회로를 포함하고, ESD 보호 회로는 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터를 포함하는 것임);
도 3은 도 2에 도시된 ESD 보호 시스템에 대한 등가 회로를 나타내는 개략적인 도면이다;
도 4는 도 2에 도시된 ESD 보호 시스템의 제1 비정질 실리콘 박막 트랜지스터에 대한 단면도이다;
도 5는 본 발명에 따른 ESD 보호 시스템에 관한 일 실시예에 있어서, ESD 보호 시스템에 대한 등가 회로를 나타내는 개략적인 도면이다;
도 6은 도 5에 도시된 ESD 보호 시스템의 제1 비정질 실리콘 박막 트랜지스터에 관한 일 실시예에 있어서, 제1 비정질 실리콘 박막 트랜지스터에 대한 단면도이다;
도 7은 본 발명에 따른 ESD 보호 시스템을 갖춘 X-레이 플랫 패널 디텍터에 관한 일 실시예에 있어서, X-레이 플랫 패널 디텍터에 대한 등가 회로를 나타내는 개략적인 도면이다;
도 8은 스캔 라인 및 ESD 리키지 버스 사이에 연결된 도 7에 도시된 ESD 보호 회로를 나타내는 확대도이다.
도 9는 본 발명에 따른 X-레이 플랫 패널 디텍터에 관한 일 실시예에 있어서, 픽셀 유닛을 나타내는 단면도이다;
도 10은 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터가 ESD 리키지 버스 및 스캔 라인 사이에 연결된 배치를 나타내는 구조도이다;
도 11은 도 10에 도시된 배치에 관한 제1 구조도이다(여기서, 제1 차광 층 및 제1 도전 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공됨);
도 12는 도 10에 도시된 배치에 관한 제2 구조도이다(여기서, 제1 차광 층 및 제1 도전 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공됨);
도 13은 도 10에 도시된 배치에 관한 제3 구조도이다(여기서, 제1 차광 층 및 제1 도전 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공됨);
도 14는 음의 고정 포텐셜에 연결된 제1 차광 층이 ESD 보호 회로 상에 제공되고, 제로 포텐셜에 연결된 제1 차광 층이 각각 ESD 보호 회로 상에 제공되는 경우에 있어서, 입력 전압 Vbias 과 ESD 보호 회로의 누설전류 Iesd 사이의 관계를 나타내는 그래프이다;
도 15는 본 발명에 따른 ESD 보호 시스템의 제1 차광 층에 대해 음의 고정 포텐셜을 제공하기 위한 등가회로를 나타내는 개략적인 도면이다; 그리고
도 16은 본 발명에 따른 ESD 보호 시스템의 제1 차광 층에 대해 음의 고정 포텐셜을 제공하기 위한 또 다른 등가회로를 나타내는 개략적인 도면이다.
도 2는 ESD 보호 시스템을 갖춘 X-레이 플랫 패널 디텍터에 대한 등가 회로를 나타내는 개략적인 도면이다(여기서, ESD 보호 시스템은 ESD 리키지 버스 및 ESD 보호 회로를 포함하고, ESD 보호 회로는 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터를 포함하는 것임);
도 3은 도 2에 도시된 ESD 보호 시스템에 대한 등가 회로를 나타내는 개략적인 도면이다;
도 4는 도 2에 도시된 ESD 보호 시스템의 제1 비정질 실리콘 박막 트랜지스터에 대한 단면도이다;
도 5는 본 발명에 따른 ESD 보호 시스템에 관한 일 실시예에 있어서, ESD 보호 시스템에 대한 등가 회로를 나타내는 개략적인 도면이다;
도 6은 도 5에 도시된 ESD 보호 시스템의 제1 비정질 실리콘 박막 트랜지스터에 관한 일 실시예에 있어서, 제1 비정질 실리콘 박막 트랜지스터에 대한 단면도이다;
도 7은 본 발명에 따른 ESD 보호 시스템을 갖춘 X-레이 플랫 패널 디텍터에 관한 일 실시예에 있어서, X-레이 플랫 패널 디텍터에 대한 등가 회로를 나타내는 개략적인 도면이다;
도 8은 스캔 라인 및 ESD 리키지 버스 사이에 연결된 도 7에 도시된 ESD 보호 회로를 나타내는 확대도이다.
도 9는 본 발명에 따른 X-레이 플랫 패널 디텍터에 관한 일 실시예에 있어서, 픽셀 유닛을 나타내는 단면도이다;
도 10은 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터가 ESD 리키지 버스 및 스캔 라인 사이에 연결된 배치를 나타내는 구조도이다;
도 11은 도 10에 도시된 배치에 관한 제1 구조도이다(여기서, 제1 차광 층 및 제1 도전 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공됨);
도 12는 도 10에 도시된 배치에 관한 제2 구조도이다(여기서, 제1 차광 층 및 제1 도전 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공됨);
도 13은 도 10에 도시된 배치에 관한 제3 구조도이다(여기서, 제1 차광 층 및 제1 도전 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공됨);
도 14는 음의 고정 포텐셜에 연결된 제1 차광 층이 ESD 보호 회로 상에 제공되고, 제로 포텐셜에 연결된 제1 차광 층이 각각 ESD 보호 회로 상에 제공되는 경우에 있어서, 입력 전압 Vbias 과 ESD 보호 회로의 누설전류 Iesd 사이의 관계를 나타내는 그래프이다;
도 15는 본 발명에 따른 ESD 보호 시스템의 제1 차광 층에 대해 음의 고정 포텐셜을 제공하기 위한 등가회로를 나타내는 개략적인 도면이다; 그리고
도 16은 본 발명에 따른 ESD 보호 시스템의 제1 차광 층에 대해 음의 고정 포텐셜을 제공하기 위한 또 다른 등가회로를 나타내는 개략적인 도면이다.
본 발명이 해결하고자 하는 과제는, X-레이 플랫 패널 디텍터에 적용되었을 때 X-레이 플랫 패널 디텍터에 대한 ESD 보호를 제공할 수 있을 뿐만 아니라 X-레이 플랫 패널 디텍터의 사용 과정에서 광전류가 발생되는 것을 방지할 수 있는 것으로서 스캔 라인의 전압에 대해 광전류가 미치는 영향을 감소시킴으로써 전자 이미지 변화, 노이즈 및 구동력의 손실을 줄이는 ESD 보호 시스템을 제공하는 것이다.
이러한 과제를 해결하기 위해, 본 발명에 따른 ESD 보호 시스템은 ESD 리키지 버스 및 ESD 보호 회로를 포함하는데, ESD 보호 회로는 제1 배선 단자 및 제2 배선 단자를 구비하고 적어도 한 쌍의 비정질 실리콘 박막 트랜지스터(a-Si TFTs)를 포함한다. 여기서, ESD 보호 회로는 백-투-백(back-to-back) 방식으로 연결된 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터를 포함하고, ESD 보호 회로이 제1 배선 단자는 ESD 리키지 버스에 연결되며, ESD 리키지 버스는 접지되거나 제1 고정 포텐셜에 연결된다. ESD 보호 시스템이 X-레이 플랫 패널 디텍터에 적용되는 경우, 적어도 하나의 스캔 라인은 ESD 보호 회로의 제2 배선 단자에 연결된다. ESD 리키지 버스는 접지되거나 제1 고정 포텐셜에 연결되고, 이로써 스캔 라인 상에 ESD가 발생되었을 때, 이러한 스캔 라인에 연결되는 ESD 보호 회로 내의 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터는 ESD가 신속하게 ESD 리키지 버스로 흘러 빠져나가도록 온(on) 된다.
X-레이 플랫 패널 디텍터의 사용 과정에서 ESD 보호 회로 내에 광전류가 발생되지 않음을 보장하기 위해, 본 발명자들은 낮은 광 투과율을 갖는 재료로 이루어진 제1 차광 층을 제공하는 것에 대해 제안하는데, 상기 제1 차광 층은 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터의 채널에 빛이 조사되는 것을 방지하기 위해 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공되며, 이로써 광전류를 방지한다.
제1 차광 층이 전기적으로 플로팅(foating)되는 경우, 채용된 공정 및 환경 조건의 다양성을 갖는 ESD 보호 시스템 및 X-레이 플랫 패널 디텍터에 대해 제어되지 않는 일부 효과들이 도입될 것이어서, ESD 보호 시스템 및 X-레이 플랫 패널 디텍터의 전기적 특성이 영향을 받을 수 있다. 예를 들어, 전기적으로 플로팅된 제1 차광 층은 RC지연 특성(RC delay property) 및 용량결합 특성(capacitive coupling property)과 같은 회로의 특성에 영향을 미칠 수 있고; 더욱이, 전기적으로 플로팅된 제1 차광 층은 회로의 안정되지 않은 포텐셜을 야기할 수 있는데, 이는 제1 차광 층 하부에 있는 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터가 정상적으로 스위치 온(on) 또는 오프(off)되지 못하는 결과를 야기할 수 있어, ESD 보호 시스템이 정상적으로 작동하지 못할 수 있다. 이러한 관점에서, 본 발명자들은 상기 결점들이 발생되는 것을 방지하기 위해 제1 차광 층을 고정 포텐셜에 연결하는 것을 제안한다.
본 발명이 해결하고자 하는 또 다른 과제는, ESD 보호 회로가 ESD 보호 회로의 누설 전류를 감소시키면서도 작은 문턱전압을 갖는 것을 보장하기 위해 상기 ESD 시스템을 구비하는 X-레이 플랫 패널 디텍터를 제공함으로써 X-레이 플랫 패널 디텍터에 있어서의 많은 양의 구동력 손실을 방지하는 것이다.
이러한 과제를 해결하기 위해, 본 발명자들은 ESD 보호 시스템에 있어서 제1 차광 층을 음의 고정 포텐셜에 연결시킬 것을 제안한다. 이렇게 함으로써, ESD 보호 회로의 작은 문턱전압이 보장되며, X-레이 플랫 패널 디텍터가 정상적으로 작동하는 경우, ESD 보호 회로에 있어서의 누설 전류가 감소되고 X-레이 플랫 패널 디텍터에 있어서의 구동력 손실이 감소되도록, 전기장이 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터의 채널 안쪽에서 TFT에 인가될 수 있다.
제1 차광 층이 ESD 보호 회로에 대한 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터의 채널 상부에 제공되고, 제1 차광 층이 음의 고정 포텐셜에 연결되는 경우, 상기 두 과제들은 해결될 수 있다고 볼 수 있다.
이하에서는, 본 발명의 실시예에 관한 도면과 함께 본 발명의 일 실시예를 이용하여 본 발명의 실시예의 기술적 해결책을 명확하고 완전하게 설명하기로 한다. 물론, 기술된 실시예들은 본 발명의 실시예 중 일부일 뿐, 전부에 해당하는 것은 아니다. 이러한 실시예들을 기초로 하여 당업자가 발명적인 노력 없이 얻어내는 모든 다른 실시예들은 본 발명의 보호범위에 속하는 것이다.
도 5는 본 발명에 따른 ESD 보호 시스템의 일 실시예에 있어서, ESD 보호 시스템에 대한 등가 회로의 개략적인 도면이다. 도 5에 도시된 바와 같이, ESD 보호 시스템은 기판(미도시) 상에 형성된 ESD 리키지 버스(120); 및 기판 상에 형성된 ESD 보호 회로(130)를 포함하는데, 여기서 ESD 보호 회로(130)는 ESD 리키지 버스(120)에 연결되는 제1 배선 단자(131) 및 ESD 보호를 제공 받는 회로에 연결되는 제2 배선 단자(132)를 구비하며, ESD 보호 회로(130)의 개수는 하나 또는 그 이상인데, 이러한 개수는 ESD 보호를 제공 받는 회로에 대한 최적의 ESD 보호를 제공하기 위해 ESD 보호 시스템의 응용에 따라 결정될 수 있는 것이다.
ESD 보호 회로(130)는 적어도 한 쌍의 비정질 실리콘 박막 트랜지스터(a-Si TFTs)를 포함한다. 특히, 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)를 포함하는 한 쌍의 비정질 실리콘 박막 트랜지스터는 백-투-백(back-to-back) 방식으로 연결된다. 소위 백-투-백(back-to-back) 방식이란, 제1 비정질 실리콘 박막 트랜지스터(140)의 게이트(141) 및 소스(142)가 제2 비정질 실리콘 박막 트랜지스터(150)의 드레인(153)에 연결되고, 제1 비정질 실리콘 박막 트랜지스터(140)의 드레인(143)은 제2 비정질 실리콘 박막 트랜지스터(150)의 게이트(151) 및 소스(152)에 연결된 것이다. 제1 비정질 실리콘 박막 트랜지스터(140)의 게이트(141) 및 소스(142)와 제2 비정질 실리콘 박막 트랜지스터(150)의 드레인(153) 중에서 연결 단자는 ESD 보호 회로(130)의 제1 배선 단자(131)로서의 역할을 하고, 제1 비정질 실리콘 박막 트랜지스터(140)의 드레인(143)과 제2 비정질 실리콘 박막 트랜지스터(150)의 게이트(151) 및 소스(152)는 ESD 보호 회로(130)의 제2 배선 단자(132)로서의 역할을 한다. 그리하여, 제1 비정질 실리콘 박막 트랜지스터(140)의 게이트(141) 및 소스(142)와 제2 비정질 실리콘 박막 트랜지스터(150)의 드레인(153)은 ESD 리키지 버스(120)에 연결되고, 제1 비정질 실리콘 박막 트랜지스터(140)의 드레인(143)과 제2 비정질 실리콘 박막 트랜지스터(150)의 게이트(151) 및 소스(152)는 ESD 보호를 제공 받는 회로에 연결된다.
본 발명의 바람직한 실시예에 있어서, ESD 보호 회로(130)는 상호 간에 직렬, 병렬 또는 직-병렬로 연결될 수 있는 여러(둘 또는 그 이상) 쌍의 비정질 실리콘 박막 트랜지스터(제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150) 포함)를 포함한다. 여러 쌍의 비정질 실리콘 박막 트랜지스터가 직렬로 연결되는 경우, ESD 보호 시스템은 더 높은 ESD 전압을 견뎌낼 수도 있으며; 또한 여러 쌍의 비정질 실리콘 박막 트랜지스터가 병렬로 연결되는 경우 ESD 보호에 관한 ESD 리키지 통로의 개수는 증가된다.
이러한 실시예에 있어서, ESD 보호 회로(130)는 직렬로 연결된 두 쌍의 비정질 실리콘 박막 트랜지스터를 구비한다. ESD 보호 회로(130)의 제1 배선 단자(131) 및 제2 배선 단자(132)를 가로지르는 전압이 TFT의 문턱전압의 두 배 보다 작은 경우, ESD 보호 회로(130)의 높은 저항으로 인해 단지 적은 양의 전류만이 TFT를 통해 흐르게 되는 것이다. 반면, ESD 보호 회로(130)의 제1 배선 단자(131) 및 제2 배선 단자(132)를 가로지르는 전압이 TFT의 문턱전압의 두 배 보다 큰 경우, ESD 보호 회로(130)의 낮은 저항으로 인해 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)는 스위치 온(on)이 된다. 이 경우, 단 시간 내에 많은 양의 전류가 ESD 리키지 버스(120) 내로 유입될 것이며, ESD 리키지 버스(120)가 접지되거나 제1 고정 포텐셜에 연결될 수 있기 때문에 전류가 빠져나갈 수 있다.
가시광선이 ESD 보호 회로(130)에 대한 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널에 조사되어 ESD 보호 회로(130) 내에서 광전류의 발생이 야기되는 것을 방지하기 위해, 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 상부에 제1 차광 층(146)이 제공될 수 있다. 제1 차광 층(146)은 금속, 비유기 박막 또는 유기 박막(불투명 세라믹 또는 금속 산화물을 포함)과 같이 낮은 광투과율을 갖는 금속으로 이루어지고, 또한 제1 차광 층(146)은 전도성 재료 또는 비전도성 재료로 이루어질 수 있다. 가시광선이 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널에 조사될 수 없음을 보장하기 위해, 제1 차광 층(146)의 면적은 제1 비정질 실리콘 박막 트랜지스터(140)의 채널이 갖는 면적 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널이 갖는 면적보다 같거나 크다.
제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 상부에 제공되는 제1 차광 층(146)이 전기적으로 플로팅 되는 경우, ESD 보호 시스템 및 ESD 보호를 제공 받는 회로에 제어되지 않는 일부 효과들이 도입될 수 있어, ESD 보호 시스템과 ESD 보호를 받는 회로의 전기적 특성들이 영향을 받을 수 있다. 예를 들어, 전기적으로 플로팅 된 제1 차광 층(146)은 RC지연 특성(RC delay property) 및 용량결합 특성(capacitive coupling property)과 같은 회로의 특성에 영향을 미칠 수 있다. 더욱이, 전기적으로 플로팅된 제1 차광 층(146)은 회로의 안정되지 않은 포텐셜을 야기할 수 있는데, 이는 제1 차광 층(146) 하부의 비정질 실리콘 박막 트랜지스터의 채널이 정상적으로 스위치 온(on) 또는 오프(off)되지 못하는 결과를 야기할 것이어서, ESD 시스템이 정상적으로 작동하지 못할 수 있게 된다. 이러한 관점에서, 상기 결점의 발생을 방지하기 위해, 제1 차광 층(146)을 제2 고정 포텐셜(16)에 연결할 것을 제안한다.
특히, 제1 차광 층(146)을 제2 고정 포텐셜(160)에 연결하는 것은 아래의 경우를 포함한다:
- 제1 차광 층(146)이 전도성 재료로 이루어진 경우라면, 제1 차광 층(146)을 제2 고정 포텐셜(16)에 직접 연결하거나 또는 제1 차광 층(146)을 제2 고정 포텐셜(160)에 연결된 다른 전도성 구조체에 연결시킴; 및
- 제1 차광 층(146)이 비전도성 재료로 이루어진 경우라면, 제1 차광 층(146)을 제2 고정 포텐셜(160)에 연결된 다른 전도성 구조체에 연결시킴.
도 6은 도 5에 도시된 ESD 보호 시스템의 제1 비정질 실리콘 박막 트랜지스터에 관한 일 실시예에 있어서, 제1 비정질 실리콘 박막 트랜지스터에 대한 단면도이다. 도 6에 도시된 바와 같이, 제1 비정질 실리콘 박막 트랜지스터(140)는 기판(110) 상에 형성되며, 게이트(141), 게이트(141)의 상부에 제공되는 활성 층(active layer)(144), 및 활성 층(144)의 상부에 제공되는 소스(142) 및 드레인(143)을 포함한다. 게이트(141)는 Ti, Al 또는 Mo 과 같은 금속 재료로 이루어질 수 있다. 활성 층(144)은 a-Si 층(144a) 및 a-Si 층(144a) 상에 제공되는 N+ a-Si 층(144b)을 포함한다. 소스(142) 및 드레인(143)은 Al 또는 Mo 과 같은 금속 재료로 이루어질 수 있다. 절연 층(145)은 SiNx 또는 SiOx 등으로 이루어지며, 제1 비정질 실리콘 박막 트랜지스터(140)의 상부에 제공된다. 제1 차광 층(146)은 절연 층(145)의 상부에 형성되며, 제1 비정질 실리콘 박막 트랜지스터(140)의 채널 상부에 제공된다. 제1 차광 층(146)이 제1 비정질 실리콘 박막 트랜지스터(140)의 채널에 가시광선이 조사되는 것을 방지할 수 있도록, 제1 차광 층(146)의 면적은 제1 비정질 실리콘 박막 트랜지스터(140)의 채널이 갖는 면적과 같거나 더 커야 한다. 도 5에 도시된 바와 같이, ESD 보호 회로(130) 내에 있는 제2 비정질 실리콘 박막 트랜지스터(150)는 도 6에 도시된 제1 비정질 실리콘 박막 트랜지스터(140)와 같으므로, 여기서는 구체적인 설명을 생략하기로 한다.
도 5 및 도 6에 도시된 바와 같이, 일 실시예에 있어서, 제1 비정질 실리콘 박막 트랜지스터(140)의 채널 및 제2 비정질 실리콘 박막 트랜지스터(150)제1 차광 층(146)의 채널 상부에 제공되는 제1 차광 층(146)은 전도성 재료로 이루어지며, 또한 제2 고정 포텐셜(160)에 직접 연결된다. 일 실시예에 있어서, 전도성 재료는 적어도 Mo, W 및 Al 중 적어도 하나를 포함하고, 또한 다른 금속도 포함할 수 있다. 제2 고정 포텐셜(160)은 제로 포텐셜, 양의 고정 포텐셜 또는 음의 고정 포텐셜에 해당할 수 있고; 또한 제2 고정 포텐셜(160)은 외부 전력 공급장치에 의해 제공될 수 있으며, 또한 ESD 보호를 제공 받는 회로 내에서 고정 포텐셜을 갖는 구조체에 의해 제공될 수도 있다.
도 5 및 도 6에 도시된 바와 같이, 일 실시예에 있어서, ESD 보호 회로(130)는 제1 비정질 실리콘 박막 트랜지스터(140)의 채널 및 제2 비정질 실리콘 박막 트랜지스터(150)의 상부에 제공되는 제1 도전 층(147)을 더 포함한다. 제1 도전 층(147)은 제1 차광 층(146)의 상부 또는 하부에 제공될 수 있고 (제1 도전 층(147)이 제1 차광 층(146)의 하부에 제공된 것으로 도시되어 있음), 제1 차광 층(146)과 접촉하며, 이로써 제1 도전 층(147)은 제1 차광 층(146)의 일부와 적어도 겹쳐진다. 즉, 제1 도전 층(147)은 제1 차광 층(146)의 상부 또는 하부에 제공될 수 있다. 이에 더하여, 제1 도전 층(147)은 제1 차광 층(146)의 상부 우측이나 하부 우측에 제공되거나, 상부 좌측이나 하부 좌측에 제공될 수도 있다. 제1 차광 층(146)은 전도성 재료로 이루어지고, 제1 도전 층(147)은 제2 고정 포텐셜(160)에 연결된다. 일 실시예에 있어서, 전도성 재료는 Mo, W 및 Al 중 적어더ㅗ 하나를 포함하며, 또한 다른 재료들도 포함할 수 있다. 제2 고정 포텐셜(160)은 제로 포텐셜, 양의 고정 포텐셜 또는 음의 고정 포텐셜에 해당할 수 있다. 제2 고정 포텐셜(160)은 외부 전력 공급장치에 의해 제공될 수 있고, ESD 보호를 받는 회로 내에 있는 고정 포텐셜을 갖춘 구조체에 의해 제공될 수도 있다. 일 실시예에 있어서, 도전 층(147)은 인듐 주석 산화물(ITO)로 이루어질 수 있다. 다른 실시예에 있어서, 제1 도전 층(147)은 그 밖의 적절한 전도성 재료로 이루어질 수 있다. 제1 도전 층(147)은 별도의 제조 공정을 이용하여 형성될 수도 있고, 또한 ESD 보호를 받는 회로 내에 있는 상응하는 층과 동일한 제조 공정을 이용하여 형성될 수도 있음을 주목해야 한다. 이렇게 하여, ESD 보호 시스템의 제조 비용이 절감될 수 있고, 또한 제작 기간이 단축될 수 있다.
도 5 및 도 6에 도시된 바와 같이, 일 실시예에 있어서, ESD 보호 회로(130)는 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 상부에 제공되는 제1 도전 층(147)을 더 포함한다. 제1 도전 층(147)은 제1 차광 층(146)의 상부 또는 하부에 제공될 수 있고(제1 도전 층(147)이 제1 차광 층(146)의 하부에 제공되는 경우가 도시되어 있음), 또한 제1 차광 층(146)에 접촉한다. 이에 따라, 제1 도전 층(147)은 적어도 제1 차광 층(146)의 일부와 겹쳐진다. 즉, 제1 도전 층(147)은 제1 차광 층(146)의 상부 또는 하부에 제공될 수 있고, 또한 제1 도정 층(147)은 제1 차광 층(146)의 상부 우측이나 하부 우측 또는 상부 좌측이나 하부 촤측에 제공될 수 있다. 제1 차광 층(146)은 비전도성 재료로 이루어지며, 제1 도전 층(147)은 제2 고정 포텐셜(160)에 연결된다. 제2 고정 포텐셜(160)은 제로 포텐셜, 양의 고정 포텐셜 또는 음의 고정 포텐셜에 해당할 수 있다. 제2 고정 포텐셜(160)은 외부 전력 공급장치에 의해 제공될 수 있고, 또한 ESD 보호가 제공되는 회로 내에서 고정 포텐셜을 갖춘 상응하는 구조체에 의해 제공될 수도 있다. 일 실시예에 있어서, 도전 층(147)은 ITO로 이루어질 수 있다. 다른 실시예에 있어서, 제1 도전 층(147)은 그 밖의 적합한 전도성 재료로 이루어질 수 있다. 제1 도전 층(147)이 별도의 제조 공정을 이용하여 형성될 수도 있고, 또한 ESD 보호가 제공되는 회로 내의 상응하는 층과 동일한 제조 공정을 이용하여 형성될 수도 있음을 주목해야 한다. 이렇게 하여, ESD 보호 시스템의 제조 비용이 절감되고, 제작 기간이 단축될 수 있다.
제1 차광 층(146)이 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 상부에 제공된 이후로는, ESD 보호 시스템이 가시광선에 노출되었을 때 ESD 보호 회로(130) 내에 광전류가 발생되지 않게 된다. 본 발명에 따른 ESD 보호 시스템은 통상적으로 ESD 보호가 제공되는 회로의 외곽 영역에 제공되는데, ESD 보호 시스템의 위치는 ESD 보호가 제공되는 회로의 구체적인 구조에 따라 결정될 필요성이 있으며, 회로의 정상적인 작동에 영향을 미치지 않게 된다.
도 7은 본 발명에 따른 ESD 보호 시스템을 갖춘 X-레이 플랫 패널 디텍터에 관한 일 실시예에 있어서, X-레이 플랫 패널 디텍터에 대한 등가 회로를 나타내는 개략적인 도면이다. 도 8은 스캔 라인 및 ESD 리키지 버스 사이에 연결된 도 7에 도시된 ESD 보호 회로를 나타내는 확대도이다. 도 7 및 도 8에 도시된 바와 같이, X-레이 플랫 패널 디텍터는 기판(110) 상에 형성된 다수(둘 또는 그 이상)의 스캔 라인(또는 게이트 라인)(220) 및 다수(둘 또는 그 이상)의 데이터 라인(210)을 포함하는데, 여기서 다수의 스캔 라인(220) 및 다수의 데이터 라인(210)은 다수의 픽셀 영역을 형성하도록 교차하는 방식으로 배열되며, 픽셀 유닛(200)은 각각의 픽셀 영역 내에 제공된다. 동일한 열(row)에 있는 픽셀 유닛(200)들은 데이터 라인(210)에 의해 연결되고, 동일한 행(column)에 있는 픽셀 유닛(200)들은 스캔 라인(220)에 연결되며, 또한 각각의 픽셀 유닛(200)에 대한 하나의 단자는 데이터 라인(210)들 중 하나에 연결된다. 픽셀 유닛(200)은 감광 유닛(230) 및 픽셀 스위치(240)를 포함한다. 감광 유닛(230)에 대한 하나의 단자는, 바이어스 시그널을 수신하기 위해, 외부적으로 바이어스 된 제2 도전 층(250)에 연결되고; 또한 감광 유닛의 다른 단자는 픽셀 스위치(240)에 연결된다. 기판(110)은 일반적인 반도체 기판일 수 있으며, 유리 기판일 수도 있다. 오로지 두 개의 픽셀 유닛(200), 하나의 데이터 라인(210) 및 두 개의 스캔 라인(220)이 도 7에 나타난다. 다만, 당업자는 X-레이 플랫 패널 디텍터가 교차하는 방식으로 배열되는 N 개의 데이터 라인(210) 및 N 개의 스캔 라인(220)으로 이루어지는 픽셀 영역 내에 각각 제공되는 N×N 픽셀 유닛(200)을 포함할 수 있다는 것을 알 수 있을 것을 이해할 수 있을 것이다(여기서, N은 0보다 큰 진정수(integral number)에 해당함). 제2 도전 층(250)은 투명 전도성 재료로 이루어질 필요성이 있다. 일 실시예에 있어서, 투명 전도성 재료는 ITO일 수 있다.
도 9는 본 발명에 따른 X-레이 플랫 패널 디텍터에 관한 일 실시예에 있어서, 픽셀 유닛을 나타내는 단면도이다. 이러한 실시예에 있어서, 감광 유닛(230)은 포토다이오드이고, 픽셀 유닛(240)은 비정질 실리콘 박막 트랜지스터(a-Si TFT)이다. 픽셀 스위치(240)는 기판(110) 상에 형성되는 게이트(241), 게이트(241) 상부에 제공되는 활성 층(244), 그리고 활성 층(244) 상부에 제공되는 소스(242) 및 드레인(243)을 포함한다. 게이트(241)는 Ti, Al 또는 Mo 등과 같은 금속 재료로 이루어지며, 활성 층(244)은 a-Si 층(244a) 및 a-Si 층(244a)의 상부에 제공되는 N+ a-Si 층(244b)을 포함하고, 소스(242) 및 드레인(243)은 Al 또는 Mo 등과 같은 금속 재료로 이루어질 수 있다. 픽셀 스위치(240)의 소스(242)는 감광 유닛(230)이 위치하는 영역으로 연장되며, 감광 유닛(230)의 하부 전극으로서 기능한다. PIN-타입 광전 전환 층(231)은 감광 유닛(230)의 영역 상에 위치하는 소스(242) 상에 형성된다. PIN-타입 광전 전환 층(231)은 순서대로 아래쪽에서 위쪽으로 순서대로 위치한 P+ a-Si 층, I a-Si 층 및 N+ a-Si 층을 포함한다. 상부 전극(232) 제2 도전 층(250)에 대해 항상 음의 고정 포텐셜을 인가하기 위해 PIN-타입 감광 전환 층(231) 상에 형성되고, 외부적으로 바이어스 된 제2 도전 층(250)에 연결됨으로써 은 X-레이 플랫 패널 디텍터가 작동할 때 감광 유닛(230)을 이네이블(enable) 시킨다.
사실상, 감광 유닛(230)은 포토다이오드에 국한되지 않으며, 다른 형태의 감광 유닛일 수도 있고; 또한 픽셀 스위치(240)는 비정질 실리콘 박막 트랜지스터에 국한되지 않으며, 다른 형태의 스위치 요소일 수도 있다.
도 7 및 도 8에 도시된 바와 가팅, X-레이 플랫 패널 디텍터는 상기 실시예들 중 어느 하나에서 언급된 ESD 보호 시스템을 더 포함한다. ESD 보호 시스템은 ESD 리키지 버스(120) 및 ESD 보호 회로(130)를 포함한다. ESD 보호 시스템이 X-레이 플랫 패널 디텍터에 적용되는 경우, ESD 보호 회로(130)의 개수는 하나 또는 그 이상일 수 있다. ESD 보호 회로(130)는 ESD 리키지 버스(120)에 연결되는 제1 배선 단자(131) 및 스캔 라인(220)에 연결되는 제2 배선 단자(132)를 구비한다. X-레이 플랫 패널 디텍터는 통상적으로 두 개 또는 그 이상의 스캔 라인(220)을 포함한다. 바람직하게, X-레이 플랫 패널 디텍터 내에 있는 각각의 스캔 라인(22)은 ESD 보호 회로(130)에 연결된다. 즉, X-레이 플랫 패널 디텍터에 있어서, ESD 보호 회로(130)의 개수는 스캔 라인(220)과 동일하다.
도 10은 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터가 ESD 리키지 버스 및 스캔 라인 사이에 연결된 배치를 나타내는 구조도이다. 도 8 및 도 10에 도시된 바와 같이, ESD 보호 회로(130)는 적어도 한 쌍의 비정질 실리콘 박막 트랜지스터를 포함한다. 한 쌍의 비정질 실리콘 박막 트랜지스터는 백-투-백 방식으로 연결된 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)를 포함한다. 특히, 제1 비정질 실리콘 박막 트랜지스터(140)의 게이트(141)와 소스(142), 그리고 제2 비정질 실리콘 박막 트랜지스터(150)의 드레인(153)은 ESD 리키지 버스(120)에 연결되고, 제1 비정질 실리콘 박막 트랜지스터(140)의 드레인(143) 및 제2 비정질 실리콘의 게이트(151)와 소스(152)는 스캔 라인(22)에 연결된다. 제1 비정질 실리콘 박막 트랜지스터(140)의 소스(142)와 드레인(143), 제2 비정질 실리콘 박막 트랜지스터(150)의 소스(152)와 드레인(153), 및 ESD 리키지 버스(120)는 제1 비정질 실리콘 박막 트랜지스터(140)의 소스(142)와 제2 비정질 실리콘 박막 트랜지스터(150)의 드레인(153)과 ESD 리키지 버스(120) 사이의 연결을 달성하기 위해 금속으로 된 동일한 층으로 이루어질 수 있다(동일한 음영으로 나타냄). 스캔 라인(220), 제1 비정질 실리콘 박막 트랜지스터(140)의 게이트(141) 및 제2 비정질 실리콘 박막 트랜지스터(150)의 게이트(151)는 금속으로 된 동일한 층으로 이루어질 수 있다(동일한 음영으로 나타냄).
이러한 실시예에 있어서, ESD 보호 회로(130)는 직렬로 연결된 두 쌍의 비정질 실리콘 박막 트랜지스터를 구비한다. X-레이 플랫 패널 디텍터에 있어서, 스캔 라인(220) 상에 ESD가 발생함으로써 ESD 보호 회로(130)의 제1 배선 단자(131)와 제2 배선 단자(132) 사이의 전류가 TFT의 문턱전압의 두 배보다 커지는 상황에 이르는 경우, ESD 보호 회로(130) 내에 있는 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)는 ESD가 스캔 라인(220)으로부터 ESD 리키지 버스(120) 쪽으로 신속히 흘러갈 수 있도록 자동으로 스위치 온(on) 된다. 이렇게 함으로써, 검출기의 일부는 ESD 전압에 의해 완전히 망가지거나 TFT 전압 드리프트를 발생시키거나 다른 데미지를 일으키는 것이 방지된다.
도 11은 도 10에 도시된 배치에 관한 제1 구조도이다(여기서, 제1 차광 층 및 제1 도전 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공됨). 도 12는 도 10에 도시된 배치에 관한 제2 구조도이다(여기서, 제1 차광 층 및 제1 도전 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공됨). 도 13은 도 10에 도시된 배치에 관한 제3 구조도이다(여기서, 제1 차광 층 및 제1 도전 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공됨). 도 10, 도 11, 도 12 및 도 13에 도시된 바와 같이, X-레이 플랫 패널 디텍터의 사용 과정에서, ESD 보호 회로(130)의 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널에 가시광선이 조사되어 ESD 보호 회로(130) 내에 광전류가 발생되는 것을 방지하기 위해, ESD 보호 시스템 내에 제1 차광 층(146)이 제공될 수 있으며, 또한 제1 차광 층(146)은 제1 비정질 실리콘 박막 트랜지스터(140)의 채널 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 상부에 제공된다. 일 실시예에 있어서는, ESD 보호 회로(130) 내에서, 제1 비정질 실리콘 박막 트랜지스터(140)의 채널 상부에 제공되는 제1 차광 층(146)은 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 상부에 제공되는 제1 차광 층(146)과 독립적이다(도 11 및 도 12에 도시된 바와 같음). 또 다른 실시예에 있어서는, ESD 보호 회로(130) 내에서, 제1 비정질 실리콘 박막 트랜지스터(140)의 채널 상부에 제공되는 제1 차광 층(146)은 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 상부에 제공되는 차광 층(146)에 전체적으로 연결된다(도 13에 도시된 바와 같음). ESD 보호 회로(130)가 여러 쌍(도면에서는 예시로서 두 쌍인 경우를 도시하고 있음)의 비정질 실리콘 박막 트랜지스터(제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)를 포함하는 것임)를 포함하는 경우, 여러 쌍의 비정질 실리콘 박막 트랜지스터의 상부에 제공되는 제1 차광 층들(146)은 전체적으로 연결된다(도 13에 도시된 바와 같음). 다른 실시예에 있어서는, 제1 차광 층(146)의 제조 공정을 간소화하기 위해, ESD 보호 시스템 내에 있는 ESD 보호 회로(130)의 모든 제1 차광 층(146)이 전체적으로 연결(미도시)될 수 있다.
제1 차광 층(146)이 ESD 보호 회로(130) 내에 있는 제1 비정질 실리콘 박막 트랜지스터(140)의 채널 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 상부에 제공된 이후에는, X-레이 플랫 패널 디텍터의 사용 과정에서 ESD 보호 회로(130) 내에서 아무런 광전류가 발생되지 않게 되고, X-레이 플랫 패널 디텍터의 스캔 라인 전압이 영향 받지 않게 되며, 이에 따라 전자 이미지의 변동, 노이즈 및 구동력 손실이 감소된다.
도 7 및 도 8에 도시된 바와 같이, 제1 비정질 실리콘 박막 트랜지스터(140)의 채널 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 상부에 제공되는 차광 층(146)이 전기적으로 플로팅 된 경우, 일부 제어되지 않는 효과들이 ESD 보호 시스템 및 X-레이 플랫 패널 디텍터에 도입되어, ESD 보호 시스템 및 X-레이 플랫 패널 디텍터에 대한 전기적 특성들이 영향을 받을 수 있다. 이러한 관점에서, 제1 차광 층(146)은, 상기 결점들이 발생되는 것을 방지하기 위해, 제2 고정 포텐셜(160)에 연결될 수 있다.
상술한 바와 같이, 그리고, 도 5, 도 7 및 도 8에 도시된 바와 같이, 제1 차광층(146)을 제2 고정 포텐셜(160)에 연결하는 것은 다음의 경우를 포함한다:
- 제1 차광 층(146)이 전도성 재료 이루어진 경우라면, 제1 차광 층(146)을 제2 고정 포텐셜(160)에 직접 연결시키거나, 또는 제1 차광 층(146)을 제2 고정 포텐셜(160)에 연결된 다른 전도성 구조체에 연결시킴; 및
- 제1 차광 층(146)이 비전도성 재료로 이루어진 경우라면, 제1 차광 층(146)을 제2 포텐셜(160)에 연결된 다른 전도성 구조체에 연결시킴.
이렇게 하여, ESD 보호 회로(130) 내에 제1 차광 층(146)에 접촉하는 제1 도전 층(147)이 제공되는 경우에 있어서, 제1 차광 층(146)이 전도성 재료로 이루어져도 제1 도전 층(147)은 제2 고정 포텐셜(160)에 연결되고; 또는 제1 차광 층(146)이 비전도성 재료로 이루어져도 제1 도전 층(147)은 제2 고정 포텐셜(160)에 연결된다. ESD 보호 회로(130) 내에 어떠한 제1 도전 층(147)도 제공되지 않는 경우에 있어서, 제1 차광 층(146)이 전도성 재료로 이루어진다면, 제1 차광 층(146)은 제2 고정 포텐셜(160)에 직접 연결된다.
도 8, 도 11, 도 12 및 도 13에 도시된 바와 같이, ESD 보호 회로(130) 내에 제1 도전 층(147)이 제공된다면, 동일한 스캔 라인(220) 상에 연결된 ESD 보호 회로(130)의 제1 차광 층(146) 전부는 제1 도전 층(147)에 의해 연결될 수 있고, 이들은 제2 고정 포텐셜(160)로 연결된다. 이러한 구조의 회로에 있어서, 하나의 ESD 보호 회로(130)의 제1 도전 층(147)은 또 다른 ESD 보호 회로(130)의 제1 도전 층(147)과 분리된다(도 11에 도시된 바와 같음). 일 실시예에 있어서, 도 12 및 도 13에 도시된 바와 같이, ESD 보호 회로(130)의 제1 도전 층(147) 전부는 도전 층에 의해 한번에 제조될 수 있으며, 그런 다음 도전 층은 제2 고정 포텐셜(160)에 연결된다. 즉, ESD 보호 회로(130)의 제1 도전 층(147) 전부는 전체적으로 연결된다. 일 실시예에 있어서, 도 13을 참조하면, ESD 보호 회로(130) 내에서, 제1 비정질 실리콘 박막 트랜지스터(140)의 채널 상부에 제공되는 제1 차광 층(146)은 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 상부에 제공되는 제1 차광 층(146)에 전체적으로 연결될 수 있고; 또한 ESD 보호 회로(130)의 제1 도전 층(147)은 또 다른 ESD 보호 회로(130)의 제1 도전 층(147)에 전체적으로 연결된다. 이러한 방식으로, ESD 보호 시스템 내에 있는 다수의 ESD 보호 회로의 제1 차광 층(146) 및 제1 도전 층(146)은 동일한 재질의 층으로 이루어질 수 있고, 이로써 ESD 시스템의 제조 공정이 간소화 된다.
제2 고정 포텐셜(160)은 제로 포텐셜, 양의 고정 포텐셜 또는 음의 고정 포텐셜일 수 있다. 제2 고정 포텐셜(160)은 외부 전력 공급장치에 의하거나, 또는 X-레이 플랫 패널 디텍터 내에 이미 존재하며 고정 포텐셜을 구비하는 상응하는 층에 의하는 경우와 같이 여러가지 방법으로 제공될 수 있다.
도 7에 도시된 바와 같이, X-레이 플랫 패널 디텍터 내에 있는 픽셀 스위치(240)가 비정질 실리콘 박막 트랜지스터에 해당하는 경우, ESD 보호 회로(130) 내에 있는 비정질 실리콘 박막 트랜지스터(제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)를 포함하는 것임) 및 비정질 실리콘 박막 트랜지스터의 픽셀 스위치(240)는 동일한 제조 단계에 따라 형성되고, 이로써 두가지 타입의 TFTs는 동일한 문턱전압을 갖는다. ESD 보호 회로(130) 내에 있는 제1 비정질 실리콘 박막 트랜지스터(140) 및 제2 비정질 실리콘 박막 트랜지스터(150)가 상대적으로 낮은 ESD 전압 하에서 확실히 스위치 온(on) 되어 전하를 흘려줄 수 있도록 하기 위해, ESD 보호 회로(130) 내에 있는 비정질 실리콘 박막 트랜지스터 및 비정질 실리콘 박막 트랜지스터의 픽셀 스위치(240)는 통상적으로 1V 내지 3V의 문턱전압을 갖는다. 그러나, X-레이 플랫 패널 디텍터가 정상적으로 작동하는 경우, 스캔 라인(220) 상에 인가되는 전압은 통상적으로 -10V 내지 +25V 범위를 나타낸다. 스캔 라인에 ESD 보호 회로(130)를 연결시키는 것으로 인해, ESD 보호 회로(130)의 TFT 상에 인가되는 전압 또한 -10V 내지 +25V 범위를 나타낸다. 이로써, 매우 많은 양의 누설 전류가 ESD 보호 회로(130) 내에 발생되고, 스캔 라인(220) 상에 인가되는 전압이 양의 전압인지 음의 전압인지와 무관하게, 이는 스캔 라인(220)에 있어서의 많은 양의 누설 전류를 유발하며, 많은 양의 구동력 손실을 야기한다.
이러한 과제를 해결하기 위해, 제1 차광 층(146)이 연결된 제2 고정 포텐셜(160)은 음의 고정 포텐셜에 해당할 수 있다. 이렇게 하여, X-레이 플랫 패널 디텍터가 정상적으로 작동할 때, 제1 비정질 실리콘 박막 트랜지스터(140)의 채널 및 제2 비정질 실리콘 박막 트랜지스터(150)의 채널 안쪽에서 전기장이 TFT에 인가될 수 있고, 이로써 TFT 내의 누설전류가 감소되며, X-레이 플랫 패널 디텍터 내에서의 구동력 손실이 감소된다.
도 14는 음의 고정 포텐셜에 연결된 제1 차광 층이 ESD 보호 회로 상에 제공되고, 제로 포텐셜에 연결된 제1 차광 층이 각각 ESD 보호 회로 상에 제공되는 경우에 있어서, 입력 전압 Vbias 와 ESD 보호 회로의 누설전류 Iesd 사이의 관계를 나타내는 그래프이다. 도 14에 도시된 바와 같이, 제로 포텐셜에 연결된 제1 차광 층이 ESD 보호 회로 상에 제공되는 경우, ESD 보호 회로의 입력 전압 Vbias과 누설전류 Iesd 사이의 관계에 대한 그래프는 S 1 으로 나타낸다. ESD 보호 회로의 입력 전압 Vbias이 V일 때, 누설전류 Iesd는 I1에 해당한다. 음의 고정 포텐셜에 연결된 제1 차광 층이 ESD 보호 회로 상에 제공되는 경우, ESD 보호 회로의 입력 전압 Vbias 및 누설전류 Iesd 사이의 관계식에 대한 그래프는 S2로 나타낸다. 입력 전압 Vbias이 V일 때, ESD 보호 회로의 누설전류 Iesd는 I2에 해당한다. 비교를 통해 I1>> I2 임을 알 수 있다. 그리하여, 제1 차광 층이 음의 고정 포텐셜에 연결된 경우 ESD 보호 회로의 누설전류 Iesd 는 한자릿수 감소될 수 있으며, 이로써 구동력 손실이 감소된다.
도 15는 본 발명에 따른 ESD 보호 시스템의 제1 차광 층에 대해 음의 고정 포텐셜을 제공하기 위한 등가회로를 나타내는 개략적인 도면이다. 도 7 및 도 15에 도시된 바와 같이, ESD 보호 회로(130)의 제1 배선 단자(131)는 ESD 리키지 버스(120)에 연결되고, ESD 보호 회로(130)의 제2 배선 단자(132)는 스캔 라인(220)에 연결되며, 제1 차광 층은 외부 전압 소스(170)에 연결되고, 그리고 외부 전압 소스(170)의 양극 단자는 접지된다. 즉, 음의 고정 포텐셜은 제1 차광 층(146)을 위해 제공될 수 있다. X-레이 플랫 패널 디텍터의 스캔 라인(220)에 대한 구동 전압이 변할 때, ESD 보호 회로(130) 내의 누설전류가 최소화 될 수 있도록 음의 고정 포텐셜을 또 다른 고정 값에 맞추기 위해 외부 전압 소스(170)의 진폭이 조절될 수 있다. 제1 차광 층(146)을 외부 전압 소스(170)에 연결하는 것은 아래의 경우를 포함한다:
- 제1 차광 층(146)이 전도성 재료로 이루어진 경우라면, 제1 차광 층(146)을 외부 전압 소스(170)에 직접 연결하거나, 또는 제1 차광 층(146)을 외부 전압 소스(170)에 연결된 제1 도전 층(147)과 접촉시킴; 및
- 제1 차광 층(146)이 비전도성 재료로 이루어진 경우라면, 제1 차광 층(146)을 외부 전압 소스(170)에 연결된 제1 도전 층(147)과 접촉시킴.
상술한 바와 같이, 그리고 도 6 및 도 9에 도시된 바와 같이, X-레이 플랫 패널 디텍터 내에 있는 픽셀 유닛(200)이 포토다이오드(230) 및 비정질 실리콘 박막 트랜지스터(240)를 포함하는 경우에 있어서, 음의 고정 포텐셜은 X-레이 플랫 패널 디텍터가 구동될 때 감광 유닛(230)을 이네이블(enable) 하도록 항상 제2 도전 층(250)에 인가된다. 이로써, ESD 보호 회로의 상부에 제공되는 제1 차광 층(146)은 음의 고정 포텐셜을 제공하기 위해 제2 도전 층(250)에 연결될 수 있다. 제1 차광 층(146)을 제2 도전 층(250)에 연결시키는 것은 아래의 경우를 포함한다:
- 제1 차광 층(146)을 제2 도전 층(250)에 연결된 제1 도전 층(147)에 접촉시킴.
또한, 제1 도전 층(147)이 투명 전도성 재료(ITO와 같은)로 이루어지는 경우, 제1 도전 층(147) 및 제2 도전 층(250)은 동일한 제조 단계에 따라 형성될 수 있으며, 전체적으로 연결된다.
도 16은 본 발명에 따른 ESD 보호 시스템의 제1 차광 층에 대해 음의 고정 포텐셜을 제공하기 위한 또 다른 등가회로를 나타내는 개략적인 도면이다. 도 9 및 도 16에 도시된 바와 같이, 픽셀 유닛(200)은 포토다이오드(230) 및 비정질 실리콘 박막 트랜지스터(240)를 포함하며, 스캔 라인(220)은 픽셀 유닛(200) 내에 있는 픽셀 스위치(240)를 스위치 오프(off)시킬 수 있도록 대부분의 시간 동안 항상 -10V 또는 심지어 -20V과 같이 최저 레벨에 있게 되고, 하나의 스캔 라인(220) 만이 특정 순간에 높은 레벨에 있게 된다. X-레이 플랩-패널 라디에이터(X-ray flap-panel radiator)는 통상적으로 수천 개의 스캔 라인(220)을 포함한다. 하나의 스캔 라인(220)이 높은 레벨을 적용 받는 경우, 다른 스캔 라인(220)들은 낮은 레벨에 있게 된다. 높은 레벨을 갖는 스캔 라인(220)에 연결된 ESD 보호 회로(130)이 가동되고, 생산된 전류는 ESD 리키지 버스(120)의 레벨이 스캔 라인(220)의 낮은 레벨과 거의 동등해지도록 낮은 레벨을 갖는 수천 개의 스캔 라인(220)에 연결된 ESD 보호 회로(130)에 배분된다. 이로써, ESD 보호 회로(130)의 상부에 제공된 제1 차광 층(146)은 음의 고정 포텐셜을 제공하기 위해 ESD 리키지 버스(120)에 연결될 수 있다. 제1 차광 층(146)을 ESD 리키지 버스(120)에 연결시키는 것은 다음의 경우를 포함한다:
- 제1 차광 층(146)이 전도성 재료로 이루어진 경우라면, 제1 차광 층(146)을 ESD 리키지 버스(120)에 직접 연결시키거나, 또는 제1 차광 층(146)을 ESD 리키지 버스(120)에 연결된 제1 도전 층(147)과 접촉시킴;
- 제1 차광 층(146)이 비전도성 재료로 이루어진 경우라면, 제1 차광 층(146)을 ESD 리키지 버스(120)과 연결된 제1 도전 층(147)과 접촉시킴.
외부 전압 소스에 의해 음의 고정 포텐셜을 제공하는 상기 방식에 비해, 이러한 방식은 회로의 구조를 상당히 간소화 할 수 있다.
다시 도 16을 참조하면, 상술한 X-레이 플랫 패널 디텍터에 대한 모든 실시예를 기초로 할 때, ESD 보호 시스템은 ESD 보호 시스템이 견뎌낼 수 있는 ESD 전압을 증가시키기 위해 적어도 2 이상의 본 발명에 따른 ESD 보호 회로를 포함한다. 도 16에는 예시로서 네 개의 ESD 보호 회로가 도시되어 있다. 이러한 실시예에 있어서, 하나의 ESD 보호 회로(130)(도 16에서 네 번째 ESD 보호 회로(130))의 제1 배선 단자(131)는 ESD 리키지 버스(120)에 연결되고, 제2 배선 단자(132)는 접지된다. 이러한 실시예에 있어서, 또 다른 ESD 보호 회로(130)(도 16에서 또 다른 세 개의 ESD 보호 회로(130) 중 어느 하나)의 제1 배선 단자(131)는 ESD 리키지 버스(120)에 연결되고, 제2 배선 단자(132)는 스캔 라인(220)에 연결된다. 즉, X-레이 플랫 패널 디텍터에 있어서 각각의 스캔 라인(220)은 ESD 보호 회로(130)에 연결되고, ESD 보호 회로(130)의 개수는 스캔 라인(220)의 개수보다 하나 더 많다.
다시 도 9를 참조하면, X-레이 플랫 패널 디텍터가 정상적으로 작동하는 경우, 비정질 실리콘 박막 트랜지스터의 픽셀 스위치(240) 내의 광전류를 감소시키기 위해, 가시광선이 픽셀 스위치(240)의 채널에 조사되는 것을 방지하도록 픽셀 스위치(240)의 채널 상부에 제2 차광 층(148)이 제공될 수 있다. 제2 차광 층(148)은 금속, 무기 박막 또는 유기 박막(차광성의 세라믹 또는 금속 산화물을 포함) 등과 같이 낮은 광 투과율을 갖는 재료로 이루어진다. 제2 차광 층(148)은 전도성 재료 또는 비전도성 재료로 이루어질 수 있다. 가시광선이 픽셀 스위치(240)의 채널에 조사되는 것을 완전하게 방지하기 위해서, 제2 차광 층(148)의 면적은 픽셀 스위치(240)의 채널이 갖는 면적보다 커야 한다. 제2 차광 층(148)이 전기적으로 플로팅 된 경우, 제어되지 않는 수 많은 효과들이 X-레이 플랫 패널 디텍터에 도입될 수 있다. 따라서, 제2 차광 층(148)은 제2 차광 층(148)에 대해 음의 고정 포텐셜을 제공하기 위한 제2 도전 층(250)과 접촉할 수 있다. 이러한 관점에서 볼 때, 제2 차광 층(148)은 적어도 제2 도전 층(250)의 일부와 겹쳐지고, 또한 제2 차광 층(148)은 제2 도전 층(250)의 상부 또는 하부에 제공될 수 있다(도 9에는, 제2 차광 층(148)이 제2 도전 층(250)의 하부에 제공되는 경우가 도시되어 있음).
본 발명에 따르면, ESD 보호 시스템 및 X-레이 플랫 패널 디텍터의 픽셀 유닛은 동일한 기판 상에서 제조될 수 있다. 더욱이, 차광 층을 제외한 ESD 보호 시스템의 모든 부품들은 X-레이 플랫 패널 디텍터에 대한 현존하는 제조 공정 과정에서 형성되며, 따라서 새로운 제조 공정이 거의 추가되지 않는다. 아울러, ESD 시스템이 X-레이 플랫 패널 디텍터에 적용되는 경우, ESD 보호 시스템은 X-레이 플랫 패널 디텍터의 주변 영역에, 구체적으로는 픽셀 유닛 영역을 제외한 X-레이 플랫 패널 디텍터의 영역에 제공되어야 한다.
종래의 기술과 종합적으로 비교해 볼 때, 본 발명은 다음의 장점들을 갖는다.
본 발명에 따른 ESD 보호 시스템은 ESD 리키지 버스 및 ESD 보호 회로를 구비하고, ESD 보호 회로는 ESD 리키지 버스에 연결되는 제1 배선 단자 및 제2 배선 단자를 구비하며, ESD 보호 회로는 백-투-백 방식으로 연결된 제1 비정질 실리콘 박막 트랜지스터와 제2 비정질 실리콘 박막 트랜지스터를 포함하는 적어도 한 쌍의 비정질 실리콘 박막 트랜지스터(a-Si TFTs)를 포함하고, 제1 차광 층은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제공된다. 이러한 ESD 보호 시스템이 X-레이 플랫 패널 디텍터에 적용되는 경우, X-레이 플랫 패널 디텍터에 대해 ESD 보호가 제공될 수 있고, X-레이 플랫 패널 디텍터의 사용 과정에서 광전류가 발생되는 것을 방지할 수 있다. 따라서, 스캔 라인 상의 전압에 미치는 광전류의 영향이 감소되고, 전자 이미지 변동, 노이즈 및 구동력 손실이 감소된다.
나아가, ESD 보호 시스템 내에 있는 제1 차광 층이 고정 포텐셜에 연결된 경우, ESD 보호 회로 내에서의 누설전류가 억제되면서도 분명히 ESD 보호 회로는 상대적으로 작은 문턱전압을 갖게 되며, 이로써 X-레이 플랫 패널 디텍터에 있어서 구동력의 큰 낭비를 방지할 수 있다.
아울러, 차광 층을 제외한 ESD 보호 시스템의 모든 부품들은 X-레이 플랫 패널 디텍터에 대한 현존하는 제조 공정 과정에서 형성되며, 따라서 새로운 제조 공정은 거의 추가되지 않는다.
상기 실시예에 대한 설명을 통해, 본 발명은 더욱 이해될 수 있을 것이며, 당업자가 재현하여 이용할 수 있을 것이다. 분명, 본 발명의 본질 및 범위를 벗어나지 않고 당업자는 여기서 기술된 원칙에 기초하여 상기 실시예에 대한 다양한 변형 및 수정을 할 수 있을 것이다. 따라서, 본 발명은 여기서 기술된 상기 실시예에 한정되어 해석되어서는 아니 되며, 본 발명의 보호 범위는 첨부된 청구범위에 의해 결정되어야 할 것이다.
Claims (26)
- 기판 상에 형성된 ESD 리키지 버스; 및
기판 상에 형성되며 제1 배선 단자 및 제2 배선 단자를 구비하는 ESD 보호 회로를 포함하며,
상기 제1 배선 단자는 ESD 리키지 버스에 연결되고, ESD 보호 회로는 적어도 한 쌍의 비정질 실리콘 박막 트랜지스터를 포함하며, 한 쌍의 비정질 실리콘 박막 트랜지스터는 백-투-백(back-to-back) 방식으로 연결된 제1 비정질 실리콘 박막 트랜지스터 및 제2 비정질 실리콘 박막 트랜지스터를 포함하고, 또한 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널의 상부에 제1 차광 층이 제공되는 ESD 보호 시스템. - 제1항에 있어서,
상기 ESD 보호 회로는,
직렬, 병렬 또는 직렬-병렬로 연결된 여러 쌍의 비정질 실리콘 박막 트랜지스터를 포함하는 것을 특징으로 하는 ESD 보호 시스템. - 제1항에 있어서,
상기 제1 차광 층의 면적은,
제1 비정질 실리콘 박막 트랜지스터의 채널이 갖는 면적 및 제2 비정질 실리콘 박막 트랜지스터의 채널이 갖는 면적과 같거나 더 큰 것을 특징으로 하는 ESD 보호 시스템. - 제1항에 있어서,
상기 리키지 버스는 접지되거나 제1 고정 포텐셜에 연결되는 것을 특징으로 하는 ESD 보호 시스템. - 제1항에 있어서,
상기 제1 차광 층은,
전도성 재료로 이루어지며 제2 고정 포텐셜에 연결되는 것을 특징으로 하는 ESD 보호 시스템. - 제5항에 있어서,
상기 전도성 재료는,
Mo, W 및 Al 중 적어도 하나를 포함하는 것을 특징으로 하는 ESD 보호 시스템. - 제5항에 있어서,
상기 제2 고정 포텐셜은,
음의 고정 포텐셜 또는 제로 포텐셜인 것을 특징으로 하는 ESD 보호 시스템. - 제5항에 있어서,
상기 제2 고정 포텐셜은,
외부 전력 공급장치에 의해 제공되는 것을 특징으로 하는 ESD 보호 시스템. - 제1항에 있어서,
상기 ESD 보호 시스템은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널 상에 제공되며 제1 차광 층과 접촉하는 제1 도전 층을 더 포함하며,
상기 제1 도전 층은 제1 차광 층의 상부 또는 하부에 제공되고, 적어도 제1 차광 층의 일부와 겹쳐지며, 제1 차광 층은 전도성 재료로 이루어지고, 제1 도전 층은 제2 고정 포텐셜에 연결되는 것을 특징으로 하는 ESD 보호 시스템. - 제9항에 있어서,
상기 전도성 재료는,
Mo, W 및 Al 중 적어도 하나를 포함하는 것을 특징으로 하는 ESD 보호 시스템. - 제9항에 있어서,
상기 제2 고정 포텐셜은,
음의 고정 포텐셜 또는 제로 포텐셜인 것을 특징으로 하는 ESD 보호 시스템. - 제9항에 있어서,
상기 제2 고정 포텐셜은,
외부 전력 공급장치로부터 제공되는 것을 특징으로 하는 ESD 보호 시스템. - 제1항에 있어서,
상기 ESD 보호 시스템은 제1 비정질 실리콘 박막 트랜지스터의 채널 및 제2 비정질 실리콘 박막 트랜지스터의 채널 상부에 제공되며 제1 차광 층과 접촉하는 제1 도전 층을 더 포함하며,
상기 제1 도전 층은 제1 차광 층의 상부 또는 하부에 제공되고, 적어도 제1 차광 층의 일부와 겹쳐지며, 제1 차광 층은 비전도성 재료로 이루어지고, 제1 도전 층은 제2 고정 포텐셜에 연결되는 것을 특징으로 하는 ESD 보호 시스템. - 제13항에 있어서,
상기 제2 고정 포텐셜은,
음의 고정 포텐셜 또는 제로 포텐셜인 것을 특징으로 하는 ESD 보호 시스템. - 제13항에 있어서,
상기 제2 고정 포텐셜은,
외부 전력 공급장치에 의해 제공되는 것을 특징으로 하는 ESD 보호 시스템. - 기판 상에 형성된 복수의 스캔 라인 및 복수의 데이터 라인(단, 다수의 스캔 라인 및 다수의 데이터 라인은 복수의 픽셀 영역을 형성하도록 교차하는 방식으로 배열되고, 픽셀 유닛은 감광 유닛을 포함하며, 픽셀 스위치는 복수의 픽셀 영역 각각에 제공됨); 및
제1항에 따른 ESD 보호 시스템(단, ESD 보호 시스템 내에 있는 ESD 보호 회로는 하나 이상이고, 복수의 스캔 라인 중 적어도 하나는 ESD 보호 회로 중 하나의 제2 배선 단자에 연결됨)을 포함하는 X-레이 플랫 패널 디텍터. - 제16항에 있어서,
상기 감광 유닛은 포토다이오드이고, 상기 픽셀 스위치는 비정질 실리콘 박막 트랜지스터이며, 상기 포토다이오드는 하부 전극, 하부 전극 상에 제공되는 광전 전환 층 및 광전 전환 층 상에 제공되는 상부 전극을 포함하고, 포토다이오드의 하부 전극은 픽셀 스위치에 연결되고, 포토다이오드의 상부 전극은 외부적으로 바이어스 된 제2 도전 층에 연결되며, 픽셀 스위치는 감광 유닛의 하부 전극에 연결된 소스를 포함하고, 드레인은 데이터 라인에 연결되며, 게이트는 스캔 라인 중 하나에 연결되는 것을 특징으로 하는 X-레이 플랫 패널 디텍터. - 제16항에 있어서,
상기 제2 차광 층은,
픽셀 스위치의 채널 상부에 제공되는 것을 특징으로 하는 X-레이 플랫 패널 디텍터. - 제18항에 있어서,
상기 제2 차광 층은 적어도 제2 도전 층의 일부와 겹쳐지고, 또한 제2 도전 층과 접촉되며, 제2 차광 층은 제2 도전 층의 상부 또는 하부에 제공되는 것을 특징으로 하는 X-레이 플랫 패널 디텍터. - 제16항에 있어서,
상기 ESD 보호 시스템 내에 있는 ESD 보호 회로의 개수는 두 개 이상이고, ESD 보호 회로 중 하나의 제1 배선 단자는 ESD 리키지 버스에 연결되며, ESD 보호 회로 중 하나의 제2 배선 단자는 복수의 스캔 라인들 중 하나에 연결되고, 또 다른 ESD 보호 회로의 제1 배선 단자는 ESD 리키지 버스에 연결되고, 상기 또 다른 ESD 보호 회로의 제2 배선 단자는 접지되는 것을 특징으로 하는 X-레이 플랫 패널 디텍터. - 기판 상에 형성되는 복수의 스캔 라인 및 복수의 데이터 라인(단, 복수의 스캔 라인 및 복수의 데이터 라인은 복수의 픽셀 영역을 형성하도록 교차하는 방식으로 배열되고, 픽셀 유닛은 감광 유닛을 포함하며, 픽셀 스위치는 복수의 픽셀 영역 각각에 제공되고, 감광 유닛은 포토다이오드에 해당하며, 픽셀 스위치는 비정질 실리콘 박막 트랜지스터에 해당하고, 포토다이오드는 하부 전극, 하부 전극 상에 제공되는 광전 전환 층 및 광전 전환 층 상에 제공되는 상부 전극을 포함하며, 포토다이오드의 하부 전극은 픽셀 스위치에 연결되고, 포토다이오드의 상부 전극은 외부적으로 바이어스 된 제2 도전 층에 연결되며, 픽셀 스위치는 감광 유닛의 하부 전극에 연결되는 소스, 데이터 라인 중 하나에 연결되는 드레인 및 스캔 라인 중 하나에 연결되는 게이트를 포함하는 것임); 및
제9항에 따른 ESD 보호 시스템(여기서, ESD 보호 회로의 개수는 하나 또는 그 이상이고, 복수의 스캔 라인 중 적어도 하나는 ESD 보호 회로 중 하나의 제2 배선 단자에 연결되며, 제2 고정 포텐셜은 음의 고정 포텐셜에 해당하고, 외부적으로 바이어스 된 제2 도전 층 또는 ESD 리키지 버스는 제2 고정 포텐셜을 제공하기 위해 제1 도전 층에 연결됨)을 포함하는 X-레이 플랫 패널 디텍터. - 제21항에 있어서,
상기 ESD 보호 시스템 내에 있는 ESD 보호 회로의 개수는 두 개 이상이고, ESD 보호 회로 중 하나의 제1 배선 단자는 ESD 리키지 버스에 연결되며, ESD 보호 회로 중 하나의 제2 배선 단자는 복수의 스캔 라인 중 하나에 연결되고, 또 다른 ESD 보호 회로의 제1 배선 단자는 ESD 리키지 버스에 연결되며, 상기 또 다른 ESD 보호 회로의 제2 배선 단자는 접지되고, ESD 리키지 버스는 제2 고정 포텐셜을 제공하기 위해 ESD 보호 회로의 제1 도전 층에 연결되는 것을 특징으로 하는 X-레이 플랫 패널 디텍터. - 기판 상에 형성된 복수의 스캔 라인 및 복수의 데이터 라인(단, 복수의 스캔 라인 및 복수의 데이터 라인은 복수의 픽셀 영역을 형성하도록 교차하는 방식으로 배열되고, 픽셀 유닛은 감광 유닛을 포함하며, 픽셀 스위치는 복수의 픽셀 영역 각각에 제공되고, 감광 유닛은 포토다이오드이며, 픽셀 스위치는 비정질 실리콘 박막 트랜지스터이고, 포토다이오드는 하부 전극, 하부 전극 상에 지공되는 광전 전환 층 및 광전 전환 층 상에 제공되는 상부 전극을 포함하며, 포토다이오드의 하부 전극은 픽셀 스위치에 연결되고, 포토다이오드의 상부 전극은 외부적으로 바이어스 된 제2 도전 층에 연결되며, 픽셀 스위치는 감광 유닛의 하부 전극에 연결된 소스, 데이터 라인 중 하나에 연결된 드레인 및 스캔 라인 중 하나에 연결된 게이트를 포함함); 및
제13항에 따른 ESD 보호 시스템(단, ESD 보호 회로의 개수는 하나 이상이고, 복수의 스캔 라인 중 적어도 하나는 ESD 보호 회로 중 하나의 제2 배선 단자에 연결되며, 제2 고정 포텐셜은 음의 고정 포텐셜이고, 제2 고정 포텐셜을 제공하기 위해 외부적으로 바이어스 된 제2 도전 층 또는 ESD 리키지 버스가 ESD 보호 회로의 제1 도전 층에 연결됨)을 포함하는 X-레이 플랫 패널 디텍터. - 제23항에 있어서,
상기 ESD 보호 시스템 내에 있는 ESD 보호 회로의 개수는 두 개 이상이고, ESD 보호 회로 중 하나의 제1 배선 단자는 ESD 리키지 버스에 연결되며, ESD 보호 회로 중 하나의 제2 배선 단자는 복수의 스캔 라인 중 하나에 연결되고, 또 다른 ,ESD 보호 회로의 제1 배선 단자는 ESD 리키지 버스에 연결되며, 상기 또 다른 ESD 보호 회로의 제2 배선 단자는 접지되고, ESD 리키지 버스는 제2 고정 포텐셜을 제공하기 위해 ESD 보호 회로의 제1 도전 층에 연결되는 것을 특징으로 하는 X-레이 플랫 패널 디텍터. - 기판 상에 형성된 복수의 스캔 라인 및 복수의 데이터 라인(단, 복수의 스캔 라인 및 복수의 데이터 라인은 복수의 픽셀 영역을 형성하도록 교차하는 방식으로 배열되고, 픽셀 유닛은 감광 유닛을 포함하며, 픽셀 스위치는 복수의 픽셀 영역 각각에 제공되고, 감광 유닛은 포토다이오드이며, 픽셀 스위치는 비정질 실리콘 박막 트랜지스터이고, 포토다이오드는 하부 전극, 하부 전극 상에 제공되는 광전 전환 층 및 광전 전환 층 상에 제공되는 상부 전극을 포함하며, 포토다이오드의 하부 전극은 픽셀 스위치에 연결되고, 포토다이오드의 상부 전극은 외부적으로 바이어스 된 제2 도전 층에 연결되며, 픽셀 스위치는 감광 유닛의 하부 전극에 연결되는 소스, 데이터 라인 중 하나에 연결되는 드레인 및 스캔 라인 중 하나에 연결되는 게이트를 포함함); 및
제5항에 따른 ESD 보호 시스템(단, ESD 보호 회로의 개수는 하나 이상이고, 복수의 스캔 라인 중 적어도 하나는 ESD 보호 회로 중 하나의 제2 배선 단자에 연결되며, 제2 고정 포텐셜은 음의 고정 포텐셜이고, ESD 리키지 버스는 제2 고정 포텐셜을 제공하기 위해 ESD 보호 회로의 제1 차과 층에 연결됨)을 포함하는 것을 특징으로 하는 X-레이 플랫 패널 디텍터. - 제25항에 있어서,
상기 ESD 보호 시스템 내에 있는 ESD 보호 회로의 개수는 두 개 이상이고, ESD 보호 회로 중 하나의 제1 배선 단자는 ESD 리키지 버스에 연결되며, ESD 보호 회로 중 하나의 제2 배선 단자는 복수의 스캔 라인 중 하나에 연결되고, 또 다른 ESD 보호회로의 제1 배선 단자는 ESD 리키지 버스에 연결되며, 상기 또 다른 ESD 보호 회로의 제2 배선 단자는 접지되는 것을 특징으로 하는 X-레이 플랫 패널 디텍터.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210225073.1 | 2012-06-29 | ||
| CN201210225073.1A CN103296012B (zh) | 2012-06-29 | 2012-06-29 | Esd保护系统及x射线平板探测器 |
| PCT/CN2012/086618 WO2014000394A1 (zh) | 2012-06-29 | 2012-12-14 | Esd保护系统及x射线平板探测器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140026375A true KR20140026375A (ko) | 2014-03-05 |
| KR101468511B1 KR101468511B1 (ko) | 2014-12-03 |
Family
ID=49096642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137023591A KR101468511B1 (ko) | 2012-06-29 | 2012-12-14 | Esd 보호 시스템 및 x-레이 플랫 패널 디텍터 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP2869338B1 (ko) |
| KR (1) | KR101468511B1 (ko) |
| CN (1) | CN103296012B (ko) |
| WO (1) | WO2014000394A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160070257A (ko) * | 2014-12-09 | 2016-06-20 | 엘지디스플레이 주식회사 | 정전기 차폐 구조를 갖는 유기발광 다이오드 표시장치 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6271841B2 (ja) * | 2013-02-13 | 2018-01-31 | ラピスセミコンダクタ株式会社 | 半導体装置、半導体装置の製造方法および半導体装置を搭載したシステム |
| KR102340936B1 (ko) * | 2014-04-29 | 2021-12-20 | 엘지디스플레이 주식회사 | 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치 |
| EP3089144B1 (en) | 2015-04-29 | 2018-04-11 | LG Display Co., Ltd. | Shift register using oxide transistor and display device using the same |
| KR102316561B1 (ko) | 2015-07-31 | 2021-10-25 | 엘지디스플레이 주식회사 | 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치 |
| CN205450520U (zh) | 2016-04-06 | 2016-08-10 | 京东方科技集团股份有限公司 | 阵列基板和显示装置 |
| US10147718B2 (en) * | 2016-11-04 | 2018-12-04 | Dpix, Llc | Electrostatic discharge (ESD) protection for the metal oxide medical device products |
| CN109659303A (zh) | 2017-10-10 | 2019-04-19 | 群创光电股份有限公司 | 面板装置 |
| KR102517726B1 (ko) * | 2017-12-05 | 2023-04-03 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 |
| CN110660816B (zh) * | 2018-06-29 | 2022-06-10 | 京东方科技集团股份有限公司 | 一种平板探测器 |
| CN110634843B (zh) * | 2019-08-27 | 2021-08-24 | 武汉华星光电半导体显示技术有限公司 | 薄膜晶体管及其制作方法、显示面板 |
| CN111180523A (zh) * | 2019-12-31 | 2020-05-19 | 成都中电熊猫显示科技有限公司 | 薄膜晶体管、阵列基板以及液晶显示面板 |
| CN113811998B (zh) * | 2020-04-17 | 2024-02-20 | 京东方科技集团股份有限公司 | 平板探测器基板及其制作方法、平板探测器 |
| CN111816691B (zh) | 2020-08-28 | 2020-12-15 | 京东方科技集团股份有限公司 | 显示基板及其制作方法、显示装置 |
| CN112951860B (zh) * | 2020-12-28 | 2023-08-11 | 上海奕瑞光电子科技股份有限公司 | 平板探测器的制备方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323490B1 (en) * | 1998-03-20 | 2001-11-27 | Kabushiki Kaisha Toshiba | X-ray semiconductor detector |
| US7532264B2 (en) | 2004-10-28 | 2009-05-12 | Dpix Llc | On-substrate ESD protection for array based image sensors |
| US7532265B2 (en) * | 2005-06-08 | 2009-05-12 | Wintek Corporation | Integrated circuit with the cell test function for the electrostatic discharge protection |
| JP2009087960A (ja) * | 2007-09-27 | 2009-04-23 | Fujifilm Corp | センサパネル及び画像検出装置 |
| JP5407638B2 (ja) * | 2009-07-28 | 2014-02-05 | セイコーエプソン株式会社 | アクティブマトリクス基板、電気光学装置、及び電子機器 |
| JP5504866B2 (ja) * | 2009-12-10 | 2014-05-28 | セイコーエプソン株式会社 | 電気泳動表示装置、電子機器および電気光学装置の製造方法 |
| CN102244082B (zh) * | 2010-05-13 | 2014-12-17 | 上海天马微电子有限公司 | 阵列基板制造方法 |
| KR101686676B1 (ko) * | 2010-11-26 | 2016-12-15 | 엘지디스플레이 주식회사 | 엑스레이 검출기의 어레이 기판 및 그 제조방법 |
| KR20120057421A (ko) * | 2010-11-26 | 2012-06-05 | 엘지디스플레이 주식회사 | 박막트랜지스터, 이를 구비한 엑스레이 검출기 및 액정표시장치 |
-
2012
- 2012-06-29 CN CN201210225073.1A patent/CN103296012B/zh active Active
- 2012-12-14 WO PCT/CN2012/086618 patent/WO2014000394A1/zh active Application Filing
- 2012-12-14 EP EP12869590.5A patent/EP2869338B1/en active Active
- 2012-12-14 KR KR1020137023591A patent/KR101468511B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2014000394A1 (zh) | 2014-01-03 |
| EP2869338A4 (en) | 2016-01-27 |
| CN103296012A (zh) | 2013-09-11 |
| EP2869338B1 (en) | 2019-09-25 |
| CN103296012B (zh) | 2016-02-10 |
| EP2869338A1 (en) | 2015-05-06 |
| KR101468511B1 (ko) | 2014-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20171116 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20181120 Year of fee payment: 5 |