WO2014000394A1 - Esd保护系统及x射线平板探测器 - Google Patents

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WO2014000394A1
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esd protection
esd
amorphous silicon
thin film
light shielding
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PCT/CN2012/086618
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黄忠守
夏军
肖文文
金利波
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上海天马微电子有限公司
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    • H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon

Definitions

  • the present invention relates to an ESD protection system, and more particularly to an ESD protection system that provides protection for an X-ray flat panel detector.
  • the present invention also relates to an X-ray flat panel detector having the ESD protection system.
  • the X-ray Flat Panel Detector circulating in the domestic and international markets is divided into two types in principle: one is an indirect energy conversion type, and the other is a direct energy conversion type. Because the indirect energy conversion type X-ray flat panel detector has the advantages of high conversion efficiency, wide dynamic range, high spatial resolution and strong environmental adaptability, it is the mainstream of the current X-ray flat panel detector market. As shown in FIG.
  • an indirect energy conversion type X-ray flat panel detector (this invention refers to such a detector uniform tube as an X-ray flat panel detector) includes: a plurality of scanning lines formed on a substrate (not shown) ( The scan line, which may also be referred to as a gate line, 2 and a plurality of data lines 3, the scan lines 2 and the data lines 3 are alternately arranged to form a plurality of pixel regions, and the pixel regions are provided in the pixel regions.
  • a scintillator layer or a phosphor layer (not shown) formed on the substrate and overlying the pixel region.
  • Each pixel unit 4 includes a photodiode 5, a pixel switch 6 connected at one end to the photodiode 5, and the photodiode 5 is used to convert visible light into electric charge due to amorphous silicon and
  • the alloy (such as amorphous silicon doped with antimony) has superior photoelectric conversion function in the visible light band, has good radiation resistance to high energy radiation, and is relatively easy to manufacture in a large area, so the photodiode 5 is usually composed of Amorphous silicon is formed.
  • the pixel switch 6 is used to control the opening or closing of the pixel unit 4, which may be an amorphous silicon thin-film-transistor (a-Si TFT) or a diode.
  • a-Si TFT amorphous silicon thin-film-transistor
  • the pixel switch 6 of each row of the pixel unit 4 is connected to the same data line 3, and the pixel switch 6 of each column of the pixel unit 4 is connected to the corresponding same scanning line 2, and the data line 3 and the data processing unit (also referred to as readout) Unit 7 connection, scan line 2 and address control unit (also known as gate drive unit) 8 connection.
  • data processing unit also referred to as readout
  • scan line 2 and address control unit also known as gate drive unit
  • the working principle of the above X-ray flat panel detector is: X-ray generates visible light through the scintillator layer or the phosphor layer, and visible light is converted by the photodiode 5 in the pixel unit 4 to generate electric charge, and the electric charge is stored in the photodiode 5, and the address control unit 8 pairs of scanning lines 2 in the pixel array 1 apply voltages row by row, the pixel switches 6 are turned on line by line, and the electric charge stored in the photodiodes 5 is output to the data processing unit 7 via the data lines 3, and the data processing unit 7 obtains The electrical signal is subjected to further amplification, analog/digital conversion, etc., to finally obtain image information.
  • ESD Electrostatic discharge
  • Almost all microelectronic circuits are very sensitive to ESD. Therefore, in order to improve the yield of X-ray flat panel detectors and reduce the production cost, it is necessary to provide static protection.
  • the ESD protection system of the existing X-ray flat panel detector includes a shorting bus and a metal-insulator-metal diode, but these ESD protection systems exist and are flush with X-rays. Board detectors are incompatible with testing and maintenance requirements.
  • U.S. Patent No. US 2006/0092591 A1 entitled “ on-substrate ESD protection for array based image sensors,” discloses an X-ray as shown in FIG.
  • the flat panel detector provides an ESD protection system for ESD protection.
  • the ESD protection system includes an ESD leakage bus bar 10 formed on a substrate (not shown) and an ESD protection circuit 11 formed on the substrate, and the ESD leakage The busbar 10 can be grounded.
  • the ESD protection circuit 11 has a first terminal 12 and a second terminal 13, wherein the first terminal 12 is connected to the ESD leakage bus 10, and the second terminal 13 and the scanning line of the X-ray flat panel detector 2 is connected.
  • FIG. 3 is an equivalent circuit diagram of the ESD protection system shown in Fig. 2.
  • the ESD protection circuit 11 is a first pair connected in a back-to-back manner.
  • An amorphous silicon thin film transistor (TFT) 15 and a second amorphous silicon thin film transistor (TFT) 16 are formed.
  • TFT amorphous silicon thin film transistor
  • TFT amorphous silicon thin film transistor
  • TFT second amorphous silicon thin film transistor
  • FIG. 4 is a cross-sectional view of the first amorphous silicon thin film transistor in the ESD protection circuit, as shown in Figure 4.
  • the first amorphous silicon thin film transistor 15 is formed on the substrate 17.
  • the transistor 15 includes a gate electrode 18, an active layer 19 over the gate electrode 18, and a source electrode 20 and a drain electrode 21 overlying the active layer 19.
  • the active layer 19 is composed of an amorphous silicon layer 19a and an N + amorphous silicon layer 19b located above the amorphous silicon layer 19a.
  • the structure of the second amorphous silicon thin film transistor 16 in the ESD protection circuit 11 is shown in conjunction with FIG.
  • the first amorphous silicon thin film transistor 15 The same as the first amorphous silicon thin film transistor 15. As shown in FIG. 3 and FIG. 4, it is known from the working principle of the X-ray flat panel detector that during normal use, the X-rays are radiated to the scintillator layer or the phosphor layer covering the pixel unit, and are scintillator layers. Or the phosphor layer is converted into visible light. Since the X-ray flat panel detector pixel unit and the ESD protection circuit are formed on the same substrate, the visible light illuminates the pixel unit and also illuminates the ESD protection circuit.
  • first amorphous silicon thin film transistor 15 and the second amorphous silicon thin film transistor 16 in the ESD protection circuit are also exposed to the visible light 22, and the first amorphous silicon thin film transistor 15 and the second amorphous silicon thin film transistor 16 are exposed.
  • the channel is made of amorphous silicon that converts visible light into electric charge, so the ESD protection circuit generates a large photo-generated current during the operation of the X-ray flat panel detector. Since the ESD protection circuit is connected to the scan line in the X-ray flat panel detector, the photo-generated current affects the voltage on the scan line, and the actual voltage value of the scan line deviates from the ideal voltage value, so that the finally obtained electronic image is generated.
  • the scanning circuit voltage can be corrected or compensated by the peripheral circuit of the X-ray flat panel detector, but this will cause waste of driving power consumption.
  • the amorphous silicon thin film transistor in the ESD protection circuit and the amorphous silicon thin film transistor in the pixel unit are formed in the same fabrication step, so the two thin film transistors
  • the threshold voltage is the same.
  • the threshold of the thin film transistor and the thin film transistor in the pixel unit in the ESD protection circuit The voltage is usually 1V ⁇ 3V.
  • the voltage applied to the scan line is usually -10V ⁇ +25V.
  • the voltage applied to the thin film transistor of the ESD protection circuit is also -10V ⁇ +. 25V.
  • the voltage applied to the thin film transistor of the ESD protection circuit is also -10V ⁇ +. 25V.
  • One problem to be solved by the present invention is to provide an ESD protection system which, when applied to an X-ray flat panel detector, can provide ESD protection not only for the X-ray flat panel detector but also the influence of the scanning line voltage, thereby reducing Electronic image fluctuations, noise and waste of drive power consumption.
  • Another problem to be solved by the present invention is to provide an X-ray flat panel detector having the ESD protection system capable of suppressing leakage current in an ESD protection circuit while ensuring that the ESD protection circuit has a small threshold voltage. , thereby preventing the X-ray flat panel detector from wasting a large driving power consumption.
  • an ESD protection system including:
  • An ESD protection circuit formed on the substrate and having first and second terminals, the first terminal being connected to the ESD leakage bus, the ESD protection circuit comprising at least a pair of amorphous silicon thin film transistors, A pair of amorphous silicon thin film transistors including first and second connected in a back-to-back manner A second amorphous silicon thin film transistor, wherein the first and second amorphous silicon thin film transistors are covered with a first light shielding layer directly above the channel.
  • the ESD protection circuit comprises a plurality of the pair of amorphous silicon thin film transistors connected in series, in parallel or in series and in parallel.
  • the area of the first light shielding layer is greater than or equal to the area of the first and second amorphous silicon thin film transistor channels.
  • the ESD leakage bus is grounded or connected to a first fixed potential.
  • the material of the first light shielding layer is a conductive material, and the first light shielding layer is connected to a second fixed potential.
  • the conductive material includes at least one of Mo, W, and A1.
  • the second fixed potential is a fixed negative potential or a zero potential.
  • the second fixed potential is provided by an external power source.
  • the ESD protection circuit further includes a first conductive layer disposed above the first and second amorphous silicon thin film transistor channels and in contact with the first light shielding layer, the first conductive layer is disposed Above or below the first light shielding layer, and the first conductive layer partially overlaps the first light shielding layer, the material of the first light shielding layer is a conductive material, and the first conductive layer is The second fixed potential is connected.
  • the conductive material includes at least one of Mo, W, and A1.
  • the second fixed potential is a fixed negative potential or a zero potential.
  • the second fixed potential is provided by an external power source.
  • the ESD protection circuit further includes a first conductive layer disposed above the first and second amorphous silicon thin film transistor channels and in contact with the first light shielding layer, the first conductive layer is disposed Above or below the first light shielding layer, and the first conductive layer partially overlaps the first light shielding layer, the material of the first light shielding layer is a non-conductive material, the first conductive layer Connected to the second fixed potential.
  • the second fixed potential is a fixed negative potential or a zero potential.
  • the second fixed potential is provided by an external power source.
  • an X-ray flat panel detector comprising:
  • the scan lines and the data lines are alternately arranged to form a plurality of pixel regions, wherein the pixel regions are provided with pixel units, and the pixel units comprise photosensitive cells and Pixel switch
  • the number of the ESD protection circuits in the ESD protection system is one or more, and at least one scanning line is connected to the second terminal of one of the ESD protection circuits.
  • the photosensitive unit is a photodiode
  • the pixel switch is an amorphous silicon thin film transistor
  • the photodiode includes a lower electrode, a photoelectric conversion layer disposed on the lower electrode, and a photoelectric conversion layer disposed on the photoelectric conversion layer a lower electrode
  • a lower electrode of the photodiode is connected to the pixel switch
  • an upper electrode is connected to a second conductive layer externally biased
  • the pixel switch includes a source connected to a lower electrode of the photosensitive unit, and The drain of the data line connection and the gate connected to the scan line.
  • a second light shielding layer is disposed directly above the channel of the pixel switch.
  • the second light shielding layer partially overlaps the second conductive layer, and the second light shielding layer is in contact with the second conductive layer, and the second light shielding layer is disposed on the first Above or below the two conductive layers.
  • the number of the ESD protection circuits in the ESD protection system is two or more, wherein a first terminal of the ESD protection circuit is connected to the ESD leakage bus, and the second terminal and a scan are A wire connection, wherein a first terminal of one of the ESD protection circuits is connected to the ESD leakage bus and a second terminal is grounded.
  • the present invention also provides a second X-ray flat panel detector, comprising:
  • the scan lines and the data lines are alternately arranged to form a plurality of pixel regions, wherein the pixel regions are provided with pixel units, and the pixel units comprise photosensitive cells and a pixel switch, the photosensitive unit is a photodiode, the pixel switch is an amorphous silicon thin film transistor, and the photodiode includes a lower electrode, a photoelectric conversion layer disposed on the lower electrode, and is disposed on the photoelectric conversion layer The upper electrode, the lower electrode of the photodiode is connected to the pixel switch, the upper electrode is connected to the second conductive layer of the external bias, and the pixel switch comprises a source connected to the lower electrode of the photosensitive unit, and data a drain connected to the line and a gate connected to the scan line;
  • the present invention also provides a third X-ray flat panel detector, comprising:
  • the scan lines and the data lines are alternately arranged to form a plurality of pixel regions, wherein the pixel regions are provided with pixel units, and the pixel unit packages are a photosensitive cell and a pixel switch, the photosensitive cell is a photodiode, the pixel switch is an amorphous silicon thin film transistor, the photodiode includes a lower electrode, a photoelectric conversion layer disposed on the lower electrode, and is disposed in the photodiode An upper electrode on the photoelectric conversion layer, a lower electrode of the photodiode being connected to the pixel switch, an upper electrode being connected to an externally biased second conductive layer, the pixel switch including a source connected to the lower electrode of the photosensitive unit a drain, a drain connected to the data line, and a gate connected to the scan line;
  • the ESD protection system as described above, wherein the number of the ESD protection circuits in the ESD protection system is one or more, at least one scan line is connected to a second terminal of the ESD protection circuit, and the second fixed potential To fix the negative potential, the ESD leakage bus is connected to the first light shielding layer of the ESD protection circuit to provide the second fixed potential.
  • the present invention has the following advantages:
  • the ESD protection system comprises an ESD leakage bus and an ESD protection circuit, the ESD protection circuit has first and second terminals, the first terminal is connected to the ESD leakage bus, and the ESD protection circuit comprises at least a pair of amorphous silicon films.
  • the transistor, the pair of amorphous silicon thin film transistors includes first and second amorphous silicon thin film transistors connected in a back-to-back manner, and the first and second amorphous silicon thin film transistors are covered with a first light shielding layer directly above the channel.
  • the ESD protection system When the ESD protection system is applied to an X-ray flat panel detector, it can not only provide ESD protection for the X-ray flat panel detector, but also generate no photo-generated current during the use of the X-ray flat panel detector, reducing the photo-generated current to the scanning line. The effect of voltage, thereby reducing the waste of electronic image fluctuations, noise, and drive power.
  • the ESD protection circuit when the first light shielding layer in the ESD protection system is connected to a fixed negative potential, the ESD protection circuit can have a small threshold voltage while suppressing the ESD protection circuit.
  • the leakage current prevents the X-ray flat panel detector from wasting a large driving power consumption.
  • other structures in the ESD protection system are formed in the existing X-ray flat panel detector process, and therefore, almost no new process is added.
  • FIG. 1 is an equivalent circuit diagram of a conventional pixel array of an X-ray flat panel detector
  • FIG. 2 is an equivalent circuit diagram of an existing X-ray flat panel detector having an ESD protection system, the ESD protection system including The ESD leakage bus and the ESD protection circuit, the ESD protection circuit includes a first amorphous silicon thin film transistor and a second amorphous silicon thin film transistor
  • FIG. 3 is an equivalent circuit diagram of the ESD protection system of FIG. 2
  • 2 is a cross-sectional view of a first amorphous silicon thin film transistor of the ESD protection circuit of FIG. 2;
  • FIG. 1 is an equivalent circuit diagram of a conventional pixel array of an X-ray flat panel detector
  • FIG. 2 is an equivalent circuit diagram of an existing X-ray flat panel detector having an ESD protection system, the ESD protection system including The ESD leakage bus and the ESD protection circuit, the ESD protection circuit includes a first amorphous silicon thin film transistor and a second amorphous silicon thin film transistor
  • FIG. 5 is an equivalent circuit diagram of an ESD protection system of an embodiment of the ESD protection system of the present invention
  • FIG. 6 is an ESD protection of FIG. A cross-sectional view of a first amorphous silicon thin film transistor in one embodiment of a first amorphous silicon thin film transistor of the system
  • FIG. 7 is an X-ray flat panel detector of an embodiment of the X-ray flat panel detector of the present invention having an ESD protection system
  • Figure 8 is an enlarged view of the ESD protection circuit of Figure 7 connected between the scan line and the ESD leakage bus;
  • Figure 9 is a cross-sectional view of a pixel unit in one embodiment of the X-ray flat panel detector of the present invention
  • Figure 10 is a first and second amorphous silicon thin film transistor connected to an ESD leakage bus and a scan line
  • FIG. 11 is a layout structure diagram 1 after the first light shielding layer and the first conductive layer are disposed above the first and second amorphous silicon thin film transistor channels shown in FIG. 10
  • FIG. 12 is FIG.
  • FIG. 13 is a first and second amorphous silicon thin film transistor shown in FIG. 10 after the first light shielding layer and the first conductive layer are disposed above the first and second amorphous silicon thin film transistor channels.
  • FIG. 11 is a layout structure diagram 1 after the first light shielding layer and the first conductive layer are disposed above the first and second amorphous silicon thin film transistor channels shown in FIG. 10
  • FIG. 12 is FIG.
  • FIG. 13 is a first and second amorphous silicon thin film transistor shown in FIG. 10 after the
  • FIG. 14 is a first light shielding layer connected to a fixed negative potential on the ESD protection circuit, and zero potential is disposed on the ESD protection circuit, after the first light shielding layer and the first conductive layer are disposed above the trench;
  • FIG. a relationship diagram between the input voltage Vbias and the drain current I esd of the ESD protection circuit when the first light shielding layer is connected;
  • 15 is a schematic diagram of an equivalent circuit for providing a fixed negative potential to a first light shielding layer of an ESD protection system according to the present invention
  • Figure 16 is a diagram showing an equivalent circuit for providing a fixed negative potential to the first light shielding layer of the ESD protection circuit of the present invention.
  • One problem to be solved by the present invention is to provide an ESD protection system that can provide ESD protection not only for X-ray flat panel detectors but also for scanning line voltages when applied to X-ray flat panel detectors. , thereby reducing the waste of electronic image fluctuations, noise and driving power consumption.
  • the ESD protection system of the present invention includes an ESD leakage bus and ESD.
  • a protection circuit the ESD protection circuit having first and second terminals and comprising at least a pair of amorphous silicon thin-film transistors (a-Si TFTs), the pair of amorphous silicon thin film transistors The first and second amorphous silicon thin film transistors connected in a back-to-back manner, the first terminal of the ESD protection circuit is connected to the ESD leakage bus, and the ESD leakage bus is grounded or connected to the first fixed potential.
  • a-Si TFTs amorphous silicon thin-film transistors
  • the ESD leakage bus is grounded or connected to the first fixed potential.
  • the ESD leakage bus is grounded or connected to the first fixed potential, when ESD is generated on the scanning line, the first and second amorphous silicon thin film transistors in the ESD protection circuit connected to the scanning line can be turned on, so that the ESD is fast. Flows to the ESD leaking bus and is taken away.
  • the inventors propose to provide a layer of light transmittance of 4 ⁇ directly above the channel of the first and second amorphous silicon thin film transistors.
  • the first light shielding layer is made of a material, and the first light shielding layer prevents light from being irradiated to the channels of the first and second amorphous silicon thin film transistors, thereby avoiding generation of photogenerated current.
  • the first light-shielding layer is electrically floating, it will have many uncontrollable effects on the ESD protection system and the X-ray flat panel detector as the use process and environmental conditions change, thus affecting Electrical performance of ESD protection systems and X-ray flat panel detectors.
  • a floating first light-shielding layer may affect the RC delay performance, capacitive coupling performance, etc. of the circuit; in addition, the floating first light-shielding layer may cause its potential to be unstable, which may result under the first light-shielding layer.
  • the first and second amorphous silicon thin film transistor channels are not normally turned on or off, making the ESD protection system inoperable.
  • Another problem to be solved by the present invention is to provide an X-ray flat panel detector having the ESD protection system capable of suppressing leakage current in an ESD protection circuit while ensuring that the ESD protection circuit has a small threshold voltage. , thereby preventing the X-ray flat panel detector from wasting a large driving power consumption.
  • the inventors propose to connect the first light shielding layer in the ESD protection system to a fixed negative potential, so that when the ESD protection circuit is ensured to have a small threshold voltage, when the normal driving X-ray plate is detected
  • an electric field can be applied to the current of the thin film transistor from the back surface of the first and second amorphous silicon thin film transistors, thereby reducing the leakage current in the ESD protection circuit, thereby reducing the driving work of the X-ray flat panel detector. Waste of consumption.
  • the ESD protection system includes: an ESD leakage bus bar 120 formed on a substrate (not shown); The ESD protection circuit 130 on the substrate, the ESD protection circuit 130 has a first terminal 131 and a second terminal 132. The first terminal 131 is connected to the ESD leakage bus 120, and the second terminal 132 is required to be ESD protected. Circuit connection, ESD protection circuit 130 The number can be one or more, and the number of ESD protection circuits 130 can be set according to the application of the ESD protection system to provide optimal ESD protection for circuits requiring ESD protection.
  • the ESD protection circuit 130 includes at least one pair of amorphous silicon thin film transistors, and the pair of amorphous silicon thin-film-transistors (a-Si TFTs) includes first amorphous silicon connected in a back-to-back manner.
  • the back-to-back connection of the thin film transistor 140 and the second amorphous silicon thin film transistor 150 means that the gate 141 and the source 142 of the first amorphous silicon thin film transistor 140 are connected to the drain 153 of the second amorphous silicon thin film transistor 150.
  • the drain 143 of the first amorphous silicon thin film transistor 140 is connected to the gate 151 and the source 152 of the second amorphous silicon thin film transistor 150.
  • a connection end between the gate 141 and the source 142 of the first amorphous silicon thin film transistor 140 and the drain 153 of the second amorphous silicon thin film transistor 150 serves as a first terminal 131 of the ESD protection circuit 130, and the first amorphous silicon thin film transistor 140
  • the connection end of the drain 143 and the gate 151 and the source 152 of the second amorphous silicon thin film transistor 150 serves as the second terminal 132 of the ESD protection circuit 130.
  • the gate 141 and the source 142 of the first amorphous silicon thin film transistor 140 and the drain 153 of the second amorphous silicon thin film transistor 150 are connected to the ESD leakage bus 120, and the drain 143 and the second of the first amorphous silicon thin film transistor 140
  • the gate 151 and the source 152 of the amorphous silicon thin film transistor 150 are connected to a circuit to be ESD protected.
  • the ESD protection circuit 130 includes a plurality of (two or more) of the pair of amorphous silicon thin film transistors (including the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor).
  • a plurality of the pair of amorphous silicon thin film transistors may be connected in series, in parallel, or in series and parallel.
  • the ESD protection system can be subjected to a larger ESD voltage; when a plurality of pairs of amorphous silicon thin film transistors are connected in parallel, the ESD leakage path of the ESD protection system can be increased.
  • the ESD protection circuit 130 has two pairs of amorphous silicon thin film transistors, and two pairs of amorphous silicon thin film transistors are connected in series.
  • the ESD protection circuit 130 When the voltage between the first terminal 131 and the second terminal 132 of the ESD protection circuit 130 is less than twice the threshold voltage of the thin film transistor, since the ESD protection circuit 130 has a large resistance, only the thin film transistor A small amount of current flows through. In contrast, when the voltage between the first terminal 131 and the second terminal 132 of the ESD protection circuit 130 is greater than twice the threshold voltage of the thin film transistor, since the ESD protection circuit 130 has a small resistance, the first amorphous silicon thin film transistor The 140 and the second amorphous silicon thin film transistor 150 are turned on, and a large amount of current can flow into the ESD leakage bus 120 in a short time, and the ESD leakage bus 120 can be grounded or connected to the first fixed potential, so that the current can be conducted. go.
  • the ESD protection circuit 130 In order to prevent visible light from illuminating the channel of the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150 in the ESD protection circuit 130, the ESD protection circuit 130 generates a photo-generated current, and the first amorphous silicon thin film transistor 140 And a layer of the first light shielding layer 146 is directly over the channel of the second amorphous silicon thin film transistor 150.
  • the first light shielding layer 146 is made of a material having a low light transmittance of 4 ⁇ , such as a metal, an inorganic thin film, an organic thin film (including an opaque ceramic, a metal oxide), and the material of the first light shielding layer 146 may be conductive.
  • the material can also be a non-conductive material.
  • the area of the first light shielding layer 146 is greater than or equal to the first amorphous silicon thin film transistor 140 and the second non- The channel area of the crystalline silicon thin film transistor 150. It is considered that if the first light shielding layer 146 directly above the channel of the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150 is electrically floating, it will provide an ESD protection system and require ESD protection.
  • the floating first light shielding layer 146 may affect the RC delay performance, capacitive coupling performance, etc. of the circuit; in addition, the floating first light shielding layer 146 may As a result, the potential is unstable, which may cause the thin film transistor channel under the first light shielding layer 146 to be abnormally turned on or off, so that the ESD protection system cannot work normally. Therefore, in order to avoid the occurrence of the above defects, the first light shielding layer 146 is connected to the second fixed potential 160.
  • the first light-shielding layer 146 is connected to the second fixed potential 160.
  • the material of the first light-shielding layer 146 is a conductive material
  • the first light-shielding layer 146 is directly connected to the second fixed potential 160, or the first light-shielding layer 146 is Other conductive structures are connected, and the other conductive structures are connected to the second fixed potential 160;
  • the material of the first light shielding layer 146 is a non-conductive material, the first light shielding layer 146 is connected with other conductive structures, and the other conductive structures are Connected to the second fixed potential 160.
  • FIG. 6 is a cross-sectional view of a first amorphous silicon thin film transistor in one embodiment of a first amorphous silicon thin film transistor of the ESD protection system shown in FIG. 5.
  • a first amorphous silicon thin film transistor 140 is formed on a substrate. 110, comprising: a gate 141, an active layer 144 over the gate 141, and a source 142 and a drain 143 overlying the active layer 144.
  • the gate electrode 141 may be formed of a metal material such as Ti, Al, or Mo.
  • the active layer 144 is composed of an amorphous silicon layer 144a and an N + amorphous silicon layer 144b located above the amorphous silicon layer 144a.
  • the source electrode 142 and the drain electrode 143 are formed. It can be formed using a metal material such as Al or Mo.
  • An insulating layer 145 such as SiN x , SiO x or the like is formed over the first amorphous silicon thin film transistor 140.
  • the first light shielding layer 146 is formed over the insulating layer 145, and the first light shielding layer 146 is over the channel of the first amorphous silicon thin film transistor 140, so that the first light shielding layer 146 can completely block visible light in the first non- Outside the channel of the crystalline silicon thin film transistor 140, the area of the first light shielding layer 146 is greater than or equal to The channel area of the first amorphous silicon thin film transistor 140.
  • the structure of the second amorphous silicon thin film transistor 150 in the ESD protection circuit 130 is the same as that of the first amorphous silicon thin film transistor 140 in FIG. 6 and will not be described herein.
  • the first light-shielding layer 146 directly above the channel of the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150 is made of a conductive material, and A light shielding layer 146 is directly connected to the second fixed potential 160.
  • the electrically conductive material includes at least one of Mo, W, and A1.
  • the electrically conductive material may also include other metals.
  • the second fixed potential 160 may be a zero potential, a fixed positive potential or a fixed negative potential, and the second fixed potential 160 may be provided by an external power source or by a corresponding structure having a fixed potential in a circuit requiring ESD protection.
  • the ESD protection circuit 130 further includes a first conductive layer 147 disposed above the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150.
  • the first conductive layer 147 may be disposed above or below the first light shielding layer 146 (the first conductive layer 147 is disposed under the first light shielding layer 146 ), and the first conductive layer 147 is in contact with the first light shielding layer 146 . Therefore, the first conductive layer 147 is at least partially overlapped with the first light shielding layer 146.
  • the first conductive layer 147 may be disposed directly above or directly below the first light shielding layer 146, and the first conductive layer 147 may also be disposed at the first A light shielding layer 146 is upper left or lower or upper right lower.
  • the first light shielding layer 146 is made of a conductive material, and the first conductive layer 147 is connected to the second fixed potential 160.
  • the conductive material includes at least one of Mo, W, and A1.
  • the conductive material may also include other metals.
  • the second fixed potential 160 may be a zero potential, a fixed positive potential or a fixed negative potential, and the second fixed potential 160 may be provided by an external power source or a circuit requiring ESD protection. A corresponding structure with a fixed potential is provided.
  • the material of the first conductive layer 147 may be ITO (Indium Tin Oxide).
  • the first conductive layer 147 may be made of other suitable conductive materials. It should be noted that the first conductive layer 147 can be formed by a separate manufacturing process or can be formed in synchronization with a corresponding layer in the circuit requiring ESD protection, thereby saving the manufacturing cost of the ESD protection system and reducing the ESD. The production cycle of the protection system.
  • the ESD protection circuit 130 further includes a first conductive layer 147 disposed above the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150.
  • the first conductive layer 147 may be disposed above or below the first light shielding layer 146 (the first conductive layer 147 is disposed under the first light shielding layer 146 ), and the first conductive layer 147 is in contact with the first light shielding layer 146 . Therefore, the first conductive layer 147 is at least partially overlapped with the first light shielding layer 146.
  • the first conductive layer 147 may be disposed directly above or directly below the first light shielding layer 146, and the first conductive layer 147 may also be disposed at the first A light shielding layer 146 is upper left or lower or upper right lower.
  • the first light shielding layer 146 is made of a non-conductive material, and the first conductive layer 147 is connected to the second fixed potential 160.
  • the second fixed potential 160 can be a zero potential, a fixed positive potential, or a fixed negative potential, and the second fixed potential 160 can be provided by an external power source or by a corresponding structure having a fixed potential in a circuit that requires ESD protection.
  • the material of the first conductive layer 147 may be ITO (Indium Tin Oxide).
  • the first conductive layer 147 may be made of other suitable conductive materials. It should be noted that the first conductive layer 147 can be formed by a separate fabrication process or can be formed in synchronization with a corresponding layer in the circuit requiring ESD protection, thereby saving the manufacturing cost of the ESD protection system and reducing the ESD. The production cycle of the protection system. After the first light-shielding layer 146 is disposed directly above the channel of the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150 of the ESD protection circuit 130, when the ESD protection system is exposed to visible light, the ESD protection circuit 130 does not Will generate photocurrent.
  • the ESD protection system in the present invention is usually disposed in the peripheral area of the circuit to be protected by ESD, and the position of the ESD protection system needs to be set according to the specific structure of the circuit for pre-ESD protection. The position of the ESD protection system should not affect the pre-ESD. The protected circuit works properly.
  • FIG. 7 is an equivalent circuit diagram of an X-ray flat panel detector in an embodiment of an X-ray flat panel detector having an ESD protection system according to the present invention
  • FIG. 8 is an ESD protection circuit connected between the scan line and the ESD leaking bus line in FIG. Enlarged view, as shown in FIGS. 7 and 8,
  • the X-ray flat panel detector includes a plurality of (two or more) scan lines or gate lines 220 and a plurality of (two or more) formed on the substrate 110.
  • the scan line 220 and the data line 210 are alternately arranged to form a plurality of pixel regions, and the pixel unit 200 is disposed in the pixel region.
  • the pixel units 200 of the same row are connected by the data line 210, and the pixel units 200 of the same row are connected by the scan line 220, and one end of each pixel unit 200 is connected to one data line 210, and the other end is connected to one scan line 220.
  • the pixel unit 200 includes a photosensitive unit 230 and a pixel switch 240. One end of the photosensitive unit 230 is connected to the externally biased second conductive layer 250 to receive a bias signal, and the other end is connected to the pixel switch 240.
  • the substrate 110 may be a common semiconductor substrate or a glass substrate. Only two pixel units 200, one data line 210, and two scan lines 220 are shown.
  • the X-ray flat panel detector may include one pixel unit 200, and the pixel unit 200 is disposed in a pixel area formed by N data lines 210 and N scan lines 220. Inside, where N is an integer greater than zero.
  • the second conductive layer 250 is made of a transparent conductive material.
  • the transparent conductive material may be ITO.
  • 9 is a cross-sectional view of a pixel unit in an embodiment of the X-ray flat panel detector of the present invention. As shown in FIG. 9, in this embodiment, the photosensitive unit 230 is a photodiode, and the pixel switch 240 is an amorphous silicon film. Transistor (a-Si TFT).
  • the pixel switch 240 includes a gate 241 formed on the substrate 110, an active layer 244 over the gate 241, and a source 242 and a drain 243 overlying the active layer 244.
  • the gate electrode 241 can be formed of a metal material such as Ti, Al, or Mo.
  • the active layer 244 is composed of an amorphous silicon layer 244a and an N + amorphous silicon layer 244b located above the amorphous silicon layer 244a.
  • the source electrode 242 and the drain electrode 243 are formed. It can be formed using a metal material such as Al or Mo.
  • the source 242 of the pixel switch 240 extends to the area where the photosensitive unit 230 is located and serves as the lower electrode of the photosensitive unit 230.
  • a PIN type photoelectric conversion layer 231 is formed on the source 242 located in the area of the photosensitive cell 230.
  • the PIN type photoelectric conversion layer 231 includes, in order from bottom to top, a P + amorphous silicon layer, an I amorphous silicon layer, and an N + amorphous silicon layer.
  • the PIN type photoelectric conversion layer 231 is formed with an upper electrode 232, and the upper electrode 232 is connected to the externally biased second conductive layer 250. When the X-ray flat panel detector is driven, a second conductive layer 250 is always applied. A negative potential is applied to turn on the photosensitive unit 230.
  • the photosensitive unit 230 is not limited to a photodiode, and may be other forms of photosensitive cells; the pixel switch 240 is not limited to an amorphous silicon thin film transistor, and may be other types of switching elements.
  • the X-ray flat panel detector further includes the ESD protection system mentioned in all of the above embodiments.
  • the ESD protection system includes an ESD leakage bus 120 and an ESD protection circuit 130.
  • the number of ESD protection circuits 130 is one or more.
  • the ESD protection circuit 130 has a first terminal 131 and a second terminal 132.
  • the first terminal 131 is connected to the ESD leakage bus 120, and the second terminal 132 is connected to a sweep.
  • the line 220 is connected.
  • the X-ray flat panel detector typically includes two or more scan lines 220.
  • each of the X-ray flat panel detectors 220 is connected to an ESD protection circuit 130.
  • the number of protection circuits 130 is equal to the number of scan lines 220.
  • the ESD protection circuit 130 includes at least a pair of amorphous silicon thin film transistors.
  • the amorphous silicon thin-film-transistor includes a first amorphous silicon thin film transistor 140 and a second amorphous silicon thin film transistor 150 connected in a back-to-back manner, specifically
  • the gate 141 and the source 142 of the first amorphous silicon thin film transistor 140 and the drain 153 of the second amorphous silicon thin film transistor 150 are connected to the ESD leakage bus 120, the drain 143 of the first amorphous silicon thin film transistor 140 and the second non-
  • the gate 151 and the source 152 of the crystalline silicon thin film transistor 150 are connected to the scanning line 220.
  • the source 142 and the drain 143 of the first amorphous silicon thin film transistor 140, the source 152 and the drain 153 of the second amorphous silicon thin film transistor 150, and the ESD leakage bus 120 may be made of the same layer of metal (in the same hatching).
  • the first amorphous silicon thin film transistor 140 source 142 and the second amorphous silicon thin film transistor 150 drain 153 are connected to the ESD leakage bus 120; the scan line 220 and the gate of the first amorphous silicon thin film transistor 140 are formed.
  • the gate 151 of the 141 and the second amorphous silicon thin film transistor 150 can be made of the same layer of metal (indicated by the same shading).
  • the ESD protection circuit 130 has two pairs of amorphous silicon thin film transistors, and two pairs of amorphous silicon thin film transistors are connected in series. ESD is generated on the scan line 220 in the X-ray flat panel detector and causes the ESD protection circuit 130 to be between the first terminal 131 and the second terminal 132 When the voltage exceeds twice the threshold voltage of the thin film transistor, the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150 in the ESD protection circuit 130 are automatically turned on, so that the ESD quickly flows from the scan line 220 to the ESD leakage bus. In 120, localized ESD voltage breakdown of the X-ray flat panel detector or TFT threshold voltage drift or other damage is avoided.
  • FIG. 11 is a layout configuration diagram 1 after the first light shielding layer and the first conductive layer are disposed above the first and second amorphous silicon thin film transistor channels shown in FIG. 10, and
  • FIG. 12 is the first and the first shown in FIG. 2 is a layout structure after the first light-shielding layer and the first conductive layer are disposed above the channel of the amorphous silicon thin film transistor.
  • FIG. 13 is the first of the first and second amorphous silicon thin film transistor channels shown in FIG.
  • the layout structure after the light shielding layer and the first conductive layer is shown in FIG. 10, FIG. 11, FIG. 12 and FIG. 13, in order to avoid the visible light may be irradiated to the ESD protection circuit 130 during use of the X-ray flat panel detector.
  • the ESD protection circuit 130 Above the channel of the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150, the ESD protection circuit 130 generates a photo-generated current, and a first light shielding layer 146 may be disposed in the ESD protection system, the first light shielding The layer 146 is over the channel of the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150.
  • the first light shielding layer 146 directly above the channel of the first amorphous silicon thin film transistor 140 in the ESD protection circuit 130 and the first light shielding layer 146 directly above the channel of the second amorphous silicon thin film transistor 150 are divided into Separated (as shown in Figures 11 and 12).
  • the first light shielding layer 146 directly above the channel of the first amorphous silicon thin film transistor 140 in the ESD protection circuit 130 and the first light shielding layer 146 directly above the channel of the second amorphous silicon thin film transistor 150 are Connected as a whole (as shown in FIG. 13), when the ESD protection circuit 130 includes a plurality of pairs (for example, two pairs in the figure) amorphous silicon thin film transistors (including the first amorphous silicon thin film transistor 140 and the second non- When the crystalline silicon thin film transistor 150) is over a plurality of pairs of amorphous silicon thin film transistors
  • the first light shielding layer 146 is connected in one piece (as shown in FIG. 13).
  • the first light shielding layer 146 of all the ESD protection circuits 130 in the ESD protection system may be integrated into a whole (not shown) to collapse the fabrication process of the first light shielding layer 146.
  • the ESD protection circuit 130 is not used during the use of the X-ray flat panel detector.
  • the photo-generated current is generated, which does not affect the scan line voltage of the X-ray flat panel detector, thereby reducing the waste of electronic image fluctuations, noise, and driving power consumption. As shown in FIG. 7 and FIG.
  • the first light shielding layer 146 above the channel of the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150 is electrically floating, it will give The ESD protection system and the X-ray flat panel detector have many uncontrollable effects that affect the electrical performance of the ESD protection system and the X-ray flat panel detector, and the first light shielding layer 146 can be connected to the second fixed potential 160.
  • the first light shielding layer 146 is connected to the second fixed potential 160.
  • the material of the first light shielding layer 146 is a conductive material
  • the first light shielding layer 146 Directly connected to the second fixed potential 160, or the first light shielding layer 146 is connected to other conductive structures, and the other conductive structures are connected to the second fixed potential 160;
  • the material of the first light shielding layer 146 is a non-conductive material
  • the first light shielding layer 146 is connected to other conductive structures, which in turn are connected to the second fixed potential 160.
  • the first light shielding layer 146 may be made of a conductive material, and the first conductive layer 147 is connected to the second fixed potential 160; Alternatively, the first light shielding layer 146 may be made of a non-conductive material, and the first conductive layer 147 is connected to the second fixed potential 160.
  • ESD protects electricity
  • the first conductive layer 147 is not disposed in the path 130, and the first light shielding layer 146 is made of a conductive material, the first light shielding layer 146 is directly connected to the second fixed potential 160.
  • the ESD protection circuit 130 when the first conductive layer 147 is disposed in the ESD protection circuit 130, the ESD protection circuit 130 connected to the same scan line 220 can be used by the first conductive layer 147. All of the first light shielding layers 146 are connected and connected to the second fixed potential 160. In this circuit structure, the first conductive layer 147 of one ESD protection circuit 130 and the other ESD protection circuit 130 A conductive layer 147 is spaced apart (as shown in Figure 11). In one embodiment, as shown in FIGS. 12 and 13, a conductive layer may be formed to simultaneously form a first conductive layer 147 forming all of the ESD protection circuits 130, and then the conductive layer is connected to a second fixed potential 160. on.
  • the first conductive layers 147 of all the ESD protection circuits 130 are connected in one piece.
  • the first light shielding layer 146 directly above the channel of the first amorphous silicon thin film transistor 140 in the ESD protection circuit 130 and the second amorphous silicon thin film transistor 150 may be directly above the channel.
  • the first light shielding layer 146 is integrated into one body.
  • the first conductive layer 147 of one ESD protection circuit 130 is integrated with the first conductive layer 147 of the other ESD protection circuit 130, so that multiple ESD protection systems are included.
  • the first light shielding layer 146 and the first conductive layer 147 of the ESD protection circuit can be formed synchronously by using the same layer of material, and the manufacturing process of the ESD protection system is completed.
  • the second fixed potential 160 can be a zero potential, a fixed positive potential or a fixed negative potential.
  • the second fixed potential 160 is provided in a variety of ways, such as by an external voltage source, or by a corresponding layer already present in the X-ray plate detector and having a fixed potential.
  • the amorphous silicon thin film transistor (including the first amorphous silicon thin film crystal) in the ESD protection circuit 130
  • the tube 140 and the second amorphous silicon thin film transistor 150) are formed in the same fabrication step as the amorphous silicon thin film transistor pixel switch 240, so that the threshold voltages of the two thin film transistors are the same.
  • the amorphous silicon film in the ESD protection circuit 130 The threshold voltage of the transistor and amorphous silicon thin film transistor pixel switch 240 is usually 1V ⁇ 3V.
  • the voltage applied to the scanning line 220 is usually -10 V to +25 V. Since the ESD protection circuit 130 is connected to the scanning line 220, the film applied to the ESD protection circuit 130 at this time is applied. The voltage across the transistor is also -10V to +25V.
  • the second fixed potential 160 connected to the first light shielding layer 146 can be set to a fixed negative potential.
  • an electric field effect can be applied to the current of the thin film transistor from the back surface of the first amorphous silicon thin film transistor 140 and the second amorphous silicon thin film transistor 150, thereby reducing the thin film transistor.
  • the generation of leakage current can further reduce the waste of the power consumption of the X-ray flat panel detector.
  • ESD protection circuit 14 is an ESD protection circuit input voltage when a first light shielding layer connected to a fixed negative potential is provided on an ESD protection circuit, and a first light shielding layer connected to a zero potential is disposed on an ESD protection circuit! ⁇ The relationship between the leakage current I esd and the leakage current I esd . As shown in Figure 14, when the ESD protection circuit is provided with a first light-shielding layer connected to a zero potential, the ESD protection circuit inputs the voltage!
  • the relationship between the leakage current I esd is S, and when the input voltage V bias is V, the leakage current of the ESD protection circuit is Ij; ESD protection circuit input voltage when the first light shielding layer connected to the fixed negative potential is set on the ESD protection circuit! ⁇
  • the relationship between the leakage current I esd is S 2 , when the input voltage! ⁇ When V,
  • the leakage current of the ESD protection circuit is 1 2 .
  • ⁇ » ⁇ Therefore, when the first light shielding layer is connected to a fixed negative potential, the leakage current I esd of the ESD protection circuit can be reduced by at least one order of magnitude, thereby reducing the waste of driving power consumption.
  • 15 is a schematic diagram of an equivalent circuit for providing a fixed negative potential for a first light-shielding layer of an ESD protection system.
  • the first terminal 131 and the ESD leakage bus 120 of the ESD protection circuit 130 are shown in conjunction with FIGS. 7 and 15.
  • the second terminal 132 of the ESD protection circuit 130 is connected to the scan line 220.
  • the first light shielding layer 146 is connected to the external voltage source 170, and the anode of the external voltage source 170 is grounded, so that the first light shielding layer 146 can be provided.
  • the fixed negative potential is described.
  • the size of the external voltage source 170 can be adjusted, and the fixed negative potential can be set to another fixed value to minimize the leakage current in the ESD protection circuit 130.
  • the first light shielding layer 146 is connected to the external voltage source 170. When the material of the first light shielding layer 146 is a conductive material, the first light shielding layer 146 is directly connected to the external voltage source 170, or the first light shielding layer 146 is first.
  • the first conductive layer 147 is in contact with the external voltage source 170.
  • the material of the first light shielding layer 146 is a non-conductive material, the first light shielding layer 146 is in contact with the first conductive layer 147, and the first conductive layer 147 is in contact with the first conductive layer 147. It is also connected to an external voltage source 170.
  • the first light shielding layer 146 and the second conductive layer disposed above the ESD protection circuit can be Layer 250 is connected to provide the fixed negative potential.
  • the connection of the first light shielding layer 146 to the second conductive layer 250 means that the first light shielding layer 146 is in contact with the first conductive layer 147, and the first conductive layer 147 is in turn connected to the second conductive layer 250.
  • the first conductive layer 147 is also made of a transparent conductive material such as ITO, the first conductive layer 147 may be formed in the same fabrication step as the second conductive layer 250, and the two are integrated.
  • the pixel unit 200 includes a photodiode 230 and an amorphous silicon thin film transistor 240.
  • the scan line 220 is always at the same time. At the lowest potential of -10V or even -20V, only one scan line 220 is at a high potential at a certain moment.
  • the X-ray flat panel detector usually includes thousands of scanning lines 220.
  • the first light shielding layer 146 is coupled to the ESD leakage bus 120 to provide the fixed negative potential.
  • the first light shielding layer 146 is connected to the ESD leakage bus bar 120.
  • the first light shielding layer 146 When the material of the first light shielding layer 146 is a conductive material, the first light shielding layer 146 is directly connected to the ESD leakage bus bar 120, or the first light shielding layer 146 is first.
  • the first conductive layer 147 is in contact with the ESD leakage bus bar 120.
  • the material of the first light shielding layer 146 is a non-conductive material, the first light shielding layer 146 is in contact with the first conductive layer 147, and the first conductive layer 147 is in contact with the first conductive layer 147. It is also connected to the ESD leaking bus bar 120.
  • This fixed negative potential is provided in comparison with the previous method of utilizing an external voltage source to provide the fixed negative potential The way can greatly reduce the circuit structure. Continuing to refer to refer to FIG.
  • the ESD protection system includes at least two ESD protection circuits described in the present invention. Taking 4 ESD protection circuits as an example, the first terminal 131 of one ESD protection circuit 130 (the fourth ESD protection circuit 130 in the figure) is grounded to the ESD leakage bus connection 120 and the second terminal 132, one of which is ESD. The first terminal 131 of the protection circuit 130 (any one of the first three ESD protection circuits in the figure) is connected to the ESD leakage bus 120, and the second terminal 132 is connected to the scanning line 220. In other words, when each of the scanning lines 220 in the X-ray flat panel detector is connected to an ESD protection circuit 130, the number of ESD protection circuits 130 in the X-ray flat panel detector is one more than the number of the scanning lines 220.
  • a second light shielding layer 148 may be disposed directly above the channel of the pixel switch 240.
  • the second light shielding layer 148 is made of a material having a low light transmittance of 4 ⁇ , such as a metal, an inorganic thin film, an organic thin film (including an opaque ceramic, a metal oxide), and the material of the second light shielding layer 148 may be conductive.
  • the material can also be a non-conductive material.
  • the area of the second light shielding layer 148 is greater than or equal to the channel area of the pixel switch 240. Considering that if the second light shielding layer 148 is electrically floating, it may bring a lot of uncontrollable effects to the X-ray flat panel detector, and the second light shielding layer 148 may be in contact with the second conductive layer 250.
  • the second light shielding layer 148 provides a fixed negative potential. Therefore, the second light shielding layer 148 partially overlaps the second conductive layer 250, and the second light shielding layer 148 may be disposed above or below the second conductive layer 250.
  • the square (the second light shielding layer 148 is disposed under the second conductive layer 250).
  • the pixel unit of the ESD protection system and the X-ray flat panel detector in the present invention can be fabricated on the same substrate; in addition, except for the light shielding layer in the ESD protection system, other structures are in the existing X-ray flat panel detector. Formed in the process, therefore, almost no new process is added.
  • the ESD protection system when the ESD protection system is applied to the X-ray flat panel detector, the ESD protection system should be placed in the peripheral area of the X-ray flat panel detector. More specifically, the ESD protection system should be placed in the non-pixel unit of the X-ray flat panel detector. region.
  • the present invention has the following advantages over the prior art:
  • the ESD protection system comprises an ESD leakage bus and an ESD protection circuit, the ESD protection circuit has first and second terminals, the first terminal is connected to the ESD leakage bus, and the ESD protection circuit comprises at least a pair of amorphous silicon films.
  • the transistor, the pair of amorphous silicon thin film transistors includes first and second amorphous silicon thin film transistors connected in a back-to-back manner, and the first and second amorphous silicon thin film transistors are covered with a first light shielding layer directly above the channel.
  • the ESD protection system When the ESD protection system is applied to an X-ray flat panel detector, it can not only provide ESD protection for the X-ray flat panel detector, but also generate no photo-generated current during the use of the X-ray flat panel detector, reducing the photo-generated current to the scanning line. The effect of voltage, thereby reducing the waste of electronic image fluctuations, noise and drive power.
  • the ESD protection circuit can ensure a small threshold voltage while suppressing leakage current in the ESD protection circuit, thereby enabling Preventing the X-ray flat panel detector from wasting a large driving power consumption.
  • other structures in the ESD protection system are formed in the existing X-ray flat panel detector process, and therefore, almost no new process is added.

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Abstract

一种 ESD保护系统及 X射线平板探测器，所述 ESD保护系统包括 ESD 泄露母线及一端与 ESD泄露母线连接的 ESD保护电路，ESD保护电路至少包括一对以背靠背方式连接在一起的非晶硅薄膜晶体管，一对非晶硅薄膜晶体管的沟道正上方覆盖有第一遮光层。将该 ESD保护系统应用于 X射线平板探测器时，在 X射线平板探测器的使用过程中不会产生光生电流，减少了光生电流对扫描线电压造成的影响，从而减少电子图像波动、噪声及驱动功耗的浪费；另外，将所述第一遮光层连接到固定负电位时，能在保证 ESD保护电路具有较小阈值电压的同时，又能抑制 ESD保护电路中的漏电流，进而能防止 X射线平板探测器存在较大驱动功耗的浪费。

Description

ESD保护系统及 X射线平板探测器
本申请要求于 2012 年 6 月 29 日提交中国专利局、 申请号 201210225073.1、 发明名称为" ESD保护系统及 X射线平板探测器"的中国专 利申请的优先权， 其全部内容通过引用结合在本申请中。
技术领域
本发明涉及一种 ESD保护系统， 特别是涉及一种可为 X射线平板探测器提 供保护的 ESD保护系统， 另外， 本发明还涉及一种具有所述 ESD保护系统的 X 射线平板探测器。
背景技术
目前，国内外市场上流通的 X射线平板探测器（ X-ray Flat Panel Detector ) 从原理上分为两种类型：一种是间接能量转换型，另一种是直接能量转换型。 由于间接能量转换型 X射线平板探测器具有转换效率高、 动态范围广、 空间 分辨率高、 环境适应性强等优点， 所以它是目前 X射线平板探测器市场的主 流。 如图 1所示， 间接能量转换型 X射线平板探测器（本发明将这种探测器 均筒称为 X射线平板探测器 ) 包括： 形成在基板 (未图示）上的多条扫描线 ( scan line, 还可称为栅极线（ gate line ) ) 2及多条数据线（ data line ) 3 , 扫 描线 2与数据线 3交错排列形成多个像素区域，像素区域内设有像素单元 4; 形成在基板上并覆盖在像素区域上方的闪烁体层或荧光体层（未图示 )。每个 像素单元 4包括一个光电二极管 （photodiode ) 5、 一个一端与光电二极管 5 连接的像素开关 6, 光电二极管 5用于将可见光转化为电荷， 由于非晶硅及 其合金（如掺杂有锗的非晶硅）在可见光波段内具有优越的光电转换功能、 对高能量的辐射具有较好的耐辐射性能及比较容易进行大面积制造， 故光电 二极管 5通常由非晶硅制作形成。 像素开关 6用于控制像素单元 4的开启或 关闭 ,它可以是非晶石圭薄膜晶体管 ( amorphous silicon thin- film-transistor , a-Si TFT )或二极管 （ diode )。 每行像素单元 4的像素开关 6与同一条数据线 3 连接， 每列像素单元 4的像素开关 6与相应的同一条扫描线 2连接， 数据线 3与数据处理单元（也可称其为 readout unit ) 7连接， 扫描线 2与地址控制 单元（也可称其为 gate drive unit ) 8连接。 上述 X射线平板探测器的工作原理是： X射线经过闪烁体层或荧光体层 产生可见光， 可见光经像素单元 4中的光电二极管 5转换并产生电荷， 电荷 存储在光电二极管 5中， 地址控制单元 8对像素阵列 1中的扫描线 2逐行施 加电压， 使像素开关 6逐行打开， 存储在光电二极管 5中的电荷经由数据线 3输出到数据处理单元 7,数据处理单元 7会对获得的电信号作进一步的放大、 模 /数转换等处理， 最终获得图像信息。 由于 X射线平板探测器中光电二极管及薄膜晶体管（即像素开关 )所含 的薄膜层数较多且面积较大， 在 X射线平板探测器设计、 制造、 装配和测试 的整个过程中都容易发生静电放电 （ESD, electro-static discharge )。 而几乎 所有的微电子电路都会对 ESD非常敏感， 因此， 为了提高 X射线平板探测 器的良率及降低生产成本， 需为其提供静电保护。 现有 X射线平板探测器的 ESD保护系统包括短路环（ shorting bus )、 MIM 二极管（ metal-insulator-metal diode ), 但这些 ESD保护系统存在与 X射线平 板探测器的测试、 维修要求不兼容等诸多问题。 为解决上述问题，于 2006年 5月 4日公开、公开号为 US2006/0092591A1 及名称为" on-substrate ESD protection for array based image sensors，，的美国专 利公开了一种为图 1所示 X射线平板探测器提供 ESD保护的 ESD保护系统。 如图 2所示， 所述 ESD保护系统包括形成在基板（未图示）上的 ESD泄漏 母线 10及形成在基板上的 ESD保护电路 11 , ESD泄漏母线 10可接地。 ESD 保护电路 11具有第一接线端 12及第二接线端 13 , 其中， 第一接线端 12与 ESD泄漏母线 10连接，第二接线端 13与 X射线平板探测器的扫描线 2连接。 图 3是图 2中所述 ESD保护系统的等效电路示意图， 如图 3所示， ESD 保护电路 11是由一对以背靠背 （back-to-back ) 方式连接在一起的第一非晶 硅薄膜晶体管 （TFT ) 15、 第二非晶硅薄膜晶体管 （TFT ) 16构成。 当 X射 线平板探测器的扫描线 2上有 ESD产生时， 且当 ESD保护电路第一接线端 12与第二接线端 13之间的电压超过一倍薄膜晶体管的阈值电压时， 该 ESD 保护系统中的第一非晶硅薄膜晶体管 15及第二非晶硅薄膜晶体管 16会自动 开启， 保证 ESD在短时间内能从扫描线 2流至 ESD泄露母线 10, 从而避免 探测器的局部被 ESD电压击穿或产生 TFT阈值电压漂移或者其它损伤。 图 4是所述 ESD保护电路中第一非晶硅薄膜晶体管的剖视图， 如图 4 所示， 第一非晶硅薄膜晶体管 15形成在基板 17上， 该晶体管 15包括栅极 18、 位于栅极 18上方的有源层 19及覆盖在有源层 19上方的源极 20与漏极 21 , 有源层 19由非晶硅层 19a及位于非晶硅层 19a上方的 N+非晶硅层 19b 构成。 结合图 3所示， ESD保护电路 11中第二非晶硅薄膜晶体管 16的结构 与第一非晶硅薄膜晶体管 15相同。 结合图 3及图 4所示， 由 X射线平板探测器的工作原理可知， 在其正常 使用过程中 X射线会辐射至覆盖在像素单元上方的闪烁体层或荧光体层，并 被闪烁体层或荧光体层转化为可见光， 由于 X射线平板探测器像素单元与 ESD保护电路形成在同一基板上， 可见光在照射像素单元的同时， 也会照射 ESD保护电路。 这意味着 ESD保护电路中第一非晶硅薄膜晶体管 15及第二 非晶硅薄膜晶体管 16也会暴露在可见光 22下，而第一非晶硅薄膜晶体管 15 及第二非晶硅薄膜晶体管 16 的沟道（channel )是由可将可见光转化为电荷 的非晶硅制成， 故在 X射线平板探测器的工作过程中 ESD保护电路会产生 较大的光生电流。 由于 ESD保护电路与 X射线平板探测器中的扫描线连接， 故所述光生 电流会影响扫描线上的电压，使扫描线的实际电压值与理想电压值存在偏差， 致使最终获得的电子图像产生波动（图像画面出现横竖条纹），且会造成噪声 增大。 为了使扫描线上的电压值符合要求， 可利用 X射线平板探测器的外围 电路对扫描线电压进行纠正或补偿， 但这又会造成驱动功耗的浪费。
另外， 当像素单元中的像素开关为非晶硅薄膜晶体管时， ESD保护电路 中的非晶硅薄膜晶体管与像素单元中的非晶硅薄膜晶体管是在同一制作步骤 中形成， 故两种薄膜晶体管的阈值电压相同。 为了减少像素单元中薄膜晶体 管的驱动功耗， 且为保证在较低的 ESD电压下 ESD保护电路中的薄膜晶体 管就能开启，故 ESD保护电路中的薄膜晶体管及像素单元中的薄膜晶体管的 阈值电压通常都为 1V~3V。 但是， 在正常驱动 X射线平板探测器工作时， 施 加在扫描线上的电压通常为 -10V~+25V,由于 ESD保护电路与 X射线平板探 测器中的扫描线连接，故此时施加在 ESD保护电路的薄膜晶体管上的电压也 为 -10V~+25V。 此时， 无论施加在扫描线上的电压是正电压或是负电压， 都 会造成 ESD保护电路中存在较大的泄露电流，导致扫描线上也存在较大的泄 露电流， 造成极大的驱动功耗浪费。 因此， 在具有上述 ESD保护系统的 X 射线平板探测器中， 无法实现在保证 ESD保护电路具有较小阈值电压的同 时， 又能防止 X射线平板探测器存在较大驱动功耗的浪费。
发明内容
本发明要解决的一个问题是提供一种 ESD保护系统，将该保护系统应用 于 X射线平板探测器时， 不仅可以为 X射线平板探测器提供 ESD保护， 而 扫描线电压造成的影响， 从而减少电子图像波动、 噪声及驱动功耗的浪费。 本发明要解决的另一个问题是提供一种具有所述 ESD保护系统的 X射 线平板探测器， 它能在保证 ESD保护电路具有较小阈值电压的同时， 又能抑 制 ESD保护电路中的漏电流， 进而防止 X射线平板探测器存在较大驱动功 耗的浪费。
为解决上述问题， 本发明提供了一种 ESD保护系统， 包括：
形成在基板上的 ESD泄露母线；
形成在所述基板上并具有第一及第二接线端的 ESD保护电路，所述第一 接线端与所述 ESD泄露母线连接， 所述 ESD保护电路至少包括一对非晶硅 薄膜晶体管， 所述一对非晶硅薄膜晶体管包括以背靠背方式连接的第一及第 二非晶硅薄膜晶体管， 所述第一及第二非晶硅薄膜晶体管的沟道正上方覆盖 有第一遮光层。
可选地， 所述 ESD保护电路包括多个以串联、并联或串联并联相结合方 式连接的所述一对非晶硅薄膜晶体管。
可选地， 所述第一遮光层的面积大于或等于所述第一及第二非晶硅薄膜 晶体管沟道的面积。
可选地， 所述 ESD泄露母线接地或与第一固定电位连接。
可选地， 所述第一遮光层的材料为导电材料， 所述第一遮光层与第二固 定电位连接。
可选地， 所述导电材料至少包括 Mo、 W、 A1中的一种。
可选地， 所述第二固定电位为固定负电位或零电位。
可选地， 所述第二固定电位由外部电源提供。
可选地，所述 ESD保护电路还包括设置在所述第一及第二非晶硅薄膜晶 体管沟道上方并与所述第一遮光层接触的第一导电层， 所述第一导电层设置 在所述第一遮光层的上方或下方， 且所述第一导电层至少与所述第一遮光层 部分交叠， 所述第一遮光层的材料为导电材料， 所述第一导电层与第二固定 电位连接。
可选地， 所述导电材料至少包括 Mo、 W、 A1中的一种。
可选地， 所述第二固定电位为固定负电位或零电位。
可选地， 所述第二固定电位由外部电源提供。
可选地，所述 ESD保护电路还包括设置在所述第一及第二非晶硅薄膜晶 体管沟道上方并与所述第一遮光层接触的第一导电层， 所述第一导电层设置 在所述第一遮光层的上方或下方， 且所述第一导电层至少与所述第一遮光层 部分交叠， 所述第一遮光层的材料为非导电材料， 所述第一导电层与第二固 定电位连接。
可选地， 所述第二固定电位为固定负电位或零电位。
可选地， 所述第二固定电位由外部电源提供。
相应的， 本发明还提供了一种 X射线平板探测器， 包括：
形成在基板上的多条扫描线及多条数据线， 所述扫描线与所述数据线交 错排列形成多个像素区域， 所述像素区域内设有像素单元， 所述像素单元包 括光敏单元与像素开关；
如上所述的 ESD保护系统， 所述 ESD保护系统中所述 ESD保护电路的 数量为一个或以上，至少有一条扫描线与一个所述 ESD保护电路的第二接线 端连接。
可选地， 所述光敏单元为光电二极管， 所述像素开关为非晶硅薄膜晶体 管， 所述光电二极管包括下电极、 设置在所述下电极上的光电转换层及设置 在所述光电转换层上的上电极， 所述光电二极管的下电极与所述像素开关连 接、 上电极与外接偏压的第二导电层连接， 所述像素开关包括与所述光敏单 元下电极连接的源极、 与数据线连接的漏极及与扫描线连接的栅极。
可选地， 所述像素开关的沟道正上方设置有第二遮光层。
可选地， 所述第二遮光层至少与所述第二导电层部分交叠， 且所述第二 述遮光层与所述第二导电层接触， 所述第二遮光层设置在所述第二导电层的 上方或下方。 可选地，所述 ESD保护系统中所述 ESD保护电路的数量为两个或以上， 其中一个所述 ESD保护电路的第一接线端与所述 ESD泄露母线连接、 第二 接线端与一条扫描线连接，其中一个所述 ESD保护电路的第一接线端与所述 ESD泄露母线连接、 第二接线端接地。 相应的， 本发明还提供第二种 X射线平板探测器， 包括：
形成在基板上的多条扫描线及多条数据线， 所述扫描线与所述数据线交 错排列形成多个像素区域， 所述像素区域内设有像素单元， 所述像素单元包 括光敏单元与像素开关， 所述光敏单元为光电二极管， 所述像素开关为非晶 硅薄膜晶体管， 所述光电二极管包括下电极、 设置在所述下电极上的光电转 换层及设置在所述光电转换层上的上电极， 所述光电二极管的下电极与所述 像素开关连接、 上电极与外接偏压的第二导电层连接， 所述像素开关包括与 所述光敏单元下电极连接的源极、 与数据线连接的漏极及与扫描线连接的栅 极；
如上述的 ESD保护系统， 所述 ESD保护系统中所述 ESD保护电路的数 量为一个或以上，至少有一条扫描线与一个所述 ESD保护电路的第二接线端 连接， 所述第二固定电位为固定负电位， 所述外接偏压的第二导电层与所述 ESD保护电路的第一导电层连接以提供所述第二固定电位， 或者所述 ESD 泄露母线与所述 ESD保护电路的第一导电层连接以提供所述第二固定电位。 相应的， 本发明还提供第三种 X射线平板探测器， 包括：
形成在基板上的多条扫描线及多条数据线， 所述扫描线与所述数据线交 错排列形成多个像素区域， 所述像素区域内设有像素单元， 所述像素单元包 括光敏单元与像素开关， 所述光敏单元为光电二极管， 所述像素开关为非晶 硅薄膜晶体管， 所述光电二极管包括下电极、 设置在所述下电极上的光电转 换层及设置在所述光电转换层上的上电极， 所述光电二极管的下电极与所述 像素开关连接、 上电极与外接偏压的第二导电层连接， 所述像素开关包括与 所述光敏单元下电极连接的源极、 与数据线连接的漏极及与扫描线连接的栅 极；
如上述的 ESD保护系统， 所述 ESD保护系统中所述 ESD保护电路的数 量为一个或以上，至少有一条扫描线与一个所述 ESD保护电路的第二接线端 连接， 所述第二固定电位为固定负电位， 所述 ESD泄露母线与所述 ESD保 护电路的第一遮光层连接以提供所述第二固定电位。 与现有技术相比， 本发明具有以下优点：
本发明所提供的 ESD保护系统包括 ESD泄露母线及 ESD保护电路, ESD 保护电路具有第一及第二接线端， 第一接线端与 ESD 泄露母线连接， ESD 保护电路至少包括一对非晶硅薄膜晶体管， 所述一对非晶硅薄膜晶体管包括 以背靠背方式连接的第一及第二非晶硅薄膜晶体管， 第一及第二非晶硅薄膜 晶体管的沟道正上方覆盖有第一遮光层。 将该 ESD保护系统应用于 X射线 平板探测器时， 不仅可以为 X射线平板探测器提供 ESD保护， 而且在 X射 线平板探测器的使用过程中不会产生光生电流， 减少了光生电流对扫描线电 压造成的影响， 从而减少电子图像波动、 噪声、 驱动功耗的浪费。
另夕卜，将所述 ESD保护系统中的第一遮光层连接到固定负电位时， 能在 保证 ESD保护电路具有较小阈值电压的同时， 又能抑制 ESD保护电路中的 漏电流， 进而能防止 X射线平板探测器存在较大驱动功耗的浪费。 另外， 所述 ESD保护系统中除了遮光层之外， 其它结构都是在现有 X 射线平板探测器制程中形成的， 因此， 几乎没有增加新的制程。
附图说明 图 1是现有一种 X射线平板探测器像素阵列的等效电路示意图； 图 2是现有一种具有 ESD保护系统的 X射线平板探测器的等效电路示 意图， 所述 ESD保护系统包括 ESD泄露母线及 ESD保护电路， 所述 ESD 保护电路包括第一非晶硅薄膜晶体管及第二非晶硅薄膜晶体管； 图 3是图 2中所述 ESD保护系统的等效电路示意图； 图 4是图 2中所述 ESD保护电路的第一非晶硅薄膜晶体管的剖视图； 图 5是本发明 ESD保护系统的一个实施方式中 ESD保护系统的等效电 路示意图； 图 6是图 5所示 ESD保护系统的第一非晶硅薄膜晶体管的一个实施例中 第一非晶硅薄膜晶体管的剖视图； 图 7是本发明具有 ESD保护系统的 X射线平板探测器的一个实施例中 X 射线平板探测器的等效电路示意图； 图 8是图 7中 ESD保护电路连接在扫描线与 ESD泄漏母线之间的放大 图；
图 9是本发明 X射线平板探测器的一个实施例中像素单元的剖视图； 图 10是第一及第二非晶硅薄膜晶体管连接在 ESD泄露母线与扫描线之 间的布局结构图； 图 11是在图 10所示第一及第二非晶硅薄膜晶体管沟道上方设置第一遮 光层及第一导电层之后的布局结构图一； 图 12是在图 10所示第一及第二非晶硅薄膜晶体管沟道上方设置第一遮 光层及第一导电层之后的布局结构图二； 图 13是在图 10所示第一及第二非晶硅薄膜晶体管沟道上方设置第一遮 光层及第一导电层之后的布局结构图三； 图 14是在 ESD保护电路上设置与固定负电位连接的第一遮光层、 以及 在 ESD保护电路上设置与零电位连接的第一遮光层时 ESD保护电路输入电 压 Vbias与漏电流 Iesd之间的关系曲线图；
图 15是本发明一种为 ESD保护系统的第一遮光层提供固定负电位的等 效电路示意图；
图 16是本发明另一种为 ESD保护电路的第一遮光层提供固定负电位的 等效电路示意图。
具体实施方式 本发明要解决的一个问题是提供一种 ESD保护系统，将该保护系统应用 于 X射线平板探测器时， 不仅可以为 X射线平板探测器提供 ESD保护， 而 扫描线电压造成的影响， 从而减少电子图像波动、 噪声及驱动功耗的浪费。
为解决这个问题， 本发明所述 ESD保护系统包括 ESD泄露母线及 ESD 保护电路，所述 ESD保护电路具有第一及第二接线端且至少包括一对非晶硅 薄膜晶体管 ( amorphous silicon thin-film- transistor , a-Si TFT ), 所述一对非晶 硅薄膜晶体管包括以背靠背（back-to-back )方式连接的第一、 第二非晶硅薄 膜晶体管， ESD保护电路的第一接线端与 ESD泄露母线连接， ESD泄露母 线接地或与第一固定电位连接。 将所述 ESD保护系统应用于 X射线平板探 测器时， 至少有一条扫描线与 ESD保护电路的第二接线端连接。 由于 ESD 泄露母线接地或与第一固定电位连接， 当扫描线上有 ESD产生时， 可使与此 扫描线连接的 ESD保护电路中的第一及第二非晶硅薄膜晶体管打开，使 ESD 快速流至 ESD泄露母线， 并被导走。
为了在 X射线平板探测器的使用过程中 ESD保护电路不会产生光生电 流， 发明人提出， 在第一及第二非晶硅薄膜晶体管的沟道正上方设置一层由 透光率 4艮低的材料制成的第一遮光层， 所述第一遮光层能防止光照射到第一 及第二非晶硅薄膜晶体管的沟道， 避免了光生电流的产生。
考虑到如果所述第一遮光层是浮置（electrically floating ) 的话， 随着使 用工艺和环境条件的变化， 它会给 ESD保护系统及 X射线平板探测器带来 许多不可控制的影响， 以致影响 ESD保护系统及 X射线平板探测器的电学 性能。 例如， 浮置的第一遮光层可能会影响电路的 RC延迟性能、 电容耦合 性能等等； 另外， 浮置的第一遮光层可能会导致其电位不稳定， 这会导致位 于第一遮光层下方的第一及第二非晶硅薄膜晶体管沟道无法正常的导通或截 止， 使 ESD保护系统无法正常工作。 因此， 为了避免上述缺陷的发生， 发明 人提出， 将所述第一遮光层连接到一个固定电位上。 本发明要解决的另一个问题是提供一种具有所述 ESD保护系统的 X射 线平板探测器， 它能在保证 ESD保护电路具有较小阈值电压的同时， 又能抑 制 ESD保护电路中的漏电流， 进而防止 X射线平板探测器存在较大驱动功 耗的浪费。
为解决这个问题，发明人提出，将所述 ESD保护系统中的第一遮光层连 接到一个固定负电位，这样，在保证 ESD保护电路具有较小阈值电压的同时， 当正常驱动 X射线平板探测器工作时，可以从第一及第二非晶硅薄膜晶体管 的沟道背面对薄膜晶体管的电流施加电场的影响，减少了 ESD保护电路中的 漏电流， 进而减少了 X射线平板探测器驱动功耗的浪费。
由此可见，当在 ESD保护电路的第一非晶硅薄膜晶体管及第二非晶硅薄 膜晶体管沟道正上方覆盖一层第一遮光层， 且将第一遮光层连接到一个固定 负电位时， 可同时解决上述两个问题。 下面结合附图， 通过具体实施例， 对本发明的技术方案进行清楚、 完整 的描述， 显然， 所描述的实施例仅仅是本发明的可实施方式的一部分， 而不 是其全部。 根据这些实施例， 本领域的普通技术人员在无需创造性劳动的前 提下可获得的所有其它实施方式， 都属于本发明的保护范围。
图 5是本发明 ESD保护系统的一个实施方式中 ESD保护系统的等效电 路示意图，如图 5所示， ESD保护系统包括： 形成在基板（未图示）上的 ESD 泄露母线 120; 形成在所述基板上的 ESD保护电路 130, ESD保护电路 130 具有第一接线端 131及第二接线端 132,第一接线端 131与 ESD泄露母线 120 连接， 第二接线端 132与需进行 ESD保护的电路连接， ESD保护电路 130 的数量可为一个或以上， 可根据 ESD保护系统的应用场合设置 ESD保护电 路 130的数量， 以为需进行 ESD保护的电路提供最佳的 ESD保护。
ESD保护电路 130至少包括一对非晶硅薄膜晶体管， 所述一对非晶硅薄 月莫晶体管 ( amorphous silicon thin-film-transistor, a-Si TFT ) 包括以背靠背方 式连接的第一非晶硅薄膜晶体管 140及第二非晶硅薄膜晶体管 150, 所谓背 靠背方式连接是指第一非晶硅薄膜晶体管 140的栅极 141及源极 142与第二 非晶硅薄膜晶体管 150的漏极 153连接， 第一非晶硅薄膜晶体管 140的漏极 143与第二非晶硅薄膜晶体管 150的栅极 151及源极 152连接。 第一非晶硅 薄膜晶体管 140栅极 141及源极 142与第二非晶硅薄膜晶体管 150漏极 153 的连接端作为 ESD保护电路 130的第一接线端 131 , 第一非晶硅薄膜晶体管 140漏极 143与第二非晶硅薄膜晶体管 150栅极 151及源极 152的连接端作 为 ESD保护电路 130的第二接线端 132。 因此， 第一非晶硅薄膜晶体管 140 栅极 141及源极 142以及第二非晶硅薄膜晶体管 150漏极 153与 ESD泄漏母 线 120连接， 第一非晶硅薄膜晶体管 140漏极 143以及第二非晶硅薄膜晶体 管 150栅极 151及源极 152与需进行 ESD保护的电路连接。 在本发明的优选实施例中， ESD保护电路 130中包括多个（两个或以上） 所述一对非晶硅薄膜晶体管 （包括第一非晶硅薄膜晶体管 140及第二非晶硅 薄膜晶体管 150 ), 多个所述一对非晶硅薄膜晶体管之间可以串联、 并联或串 并联相结合的方式连接。 当多对非晶硅薄膜晶体管相互串联时， 可使 ESD保 护系统承受更大的 ESD电压； 当多对非晶硅薄膜晶体管相互并联时， 可增加 ESD保护系统的 ESD泄露路径。 本实施例中， ESD保护电路 130具有两对非晶硅薄膜晶体管， 且两对非 晶硅薄膜晶体管之间以串联方式连接。 当 ESD保护电路 130第一接线端 131 与第二接线端 132 之间的电压小于两倍薄膜晶体管的阈值电压 （threshold voltage )时， 由于 ESD保护电路 130具有较大的电阻， 故薄膜晶体管中只有 微量的电流流过。相反， 当 ESD保护电路 130第一接线端 131与第二接线端 132之间的电压大于两倍薄膜晶体管的阈值电压时， 由于 ESD保护电路 130 具有较小的电阻， 第一非晶硅薄膜晶体管 140及第二非晶硅薄膜晶体管 150 被打开， 在短时间内大量的电流可流至 ESD泄露母线 120中， 而 ESD泄露 母线 120可接地或与第一固定电位连接， 这样， 电流可被导走。
为避免可见光会照射到 ESD保护电路 130中第一非晶硅薄膜晶体管 140 及第二非晶硅薄膜晶体管 150的沟道上方，导致 ESD保护电路 130产生光生 电流， 第一非晶硅薄膜晶体管 140及第二非晶硅薄膜晶体管 150的沟道正上 方覆盖有一层第一遮光层 146。 第一遮光层 146是由透光率 4艮低的材料， 如 金属、 无机薄膜、 有机薄膜（包括不透光的陶瓷、 金属氧化物）制成， 且第 一遮光层 146的材料可以是导电材料， 也可以是非导电材料。 为了确保可见 光完全不能进入第一非晶硅薄膜晶体管 140及第二非晶硅薄膜晶体管 150的 沟道上方， 第一遮光层 146的面积大于或等于第一非晶硅薄膜晶体管 140及 第二非晶硅薄膜晶体管 150的沟道面积。 考虑到如果第一非晶硅薄膜晶体管 140及第二非晶硅薄膜晶体管 150沟 道正上方的第一遮光层 146是浮置（electrically floating ) 的话， 它会给 ESD 保护系统及需进行 ESD保护的电路带来许多不可控制的影响，以致影响 ESD 保护系统及需进行 ESD保护的电路的电学性能： 例如， 浮置的第一遮光层 146可能会影响电路的 RC延迟性能、 电容耦合性能等等； 另外， 浮置的第 一遮光层 146可能会导致其电位不稳定， 这会导致位于第一遮光层 146下方 的薄膜晶体管沟道无法正常的导通或截止， 使 ESD保护系统无法正常工作。 因此，为了避免上述缺陷的发生，将第一遮光层 146连接到第二固定电位 160 上。
第一遮光层 146连接到第二固定电位 160是指： 当第一遮光层 146的材 料为导电材料时， 第一遮光层 146直接与第二固定电位 160连接， 或者， 第 一遮光层 146与其它导电结构连接，所述其它导电结构又与第二固定电位 160 连接； 当第一遮光层 146的材料为非导电材料时， 第一遮光层 146与其它导 电结构连接， 所述其它导电结构又与第二固定电位 160连接。 图 6是图 5所示 ESD保护系统的第一非晶硅薄膜晶体管的一个实施例中 第一非晶硅薄膜晶体管的剖视图， 如图 6所示， 第一非晶硅薄膜晶体管 140 形成在基板 110, 其包括： 栅极 141、位于栅极 141上方的有源层 144以及覆 盖在有源层 144上方的源极 142与漏极 143。 栅极 141可利用 Ti、 Al、 Mo 等金属材料形成， 有源层 144由非晶硅层 144a及位于非晶硅层 144a上方的 N+非晶硅层 144b构成，源极 142及漏极 143可利用 Al、Mo等金属材料形成。 第一非晶硅薄膜晶体管 140的上方形成有绝缘层 145 , 如 SiNx、 SiOx等。 第 一遮光层 146形成在绝缘层 145上方， 且第一遮光层 146覆盖在第一非晶硅 薄膜晶体管 140的沟道正上方， 为了使第一遮光层 146能将可见光完全阻挡 在第一非晶硅薄膜晶体管 140的沟道外， 第一遮光层 146的面积大于或等于 第一非晶硅薄膜晶体管 140的沟道面积。 需说明的是， 结合图 5所示， ESD 保护电路 130中第二非晶硅薄膜晶体管 150的结构与图 6中第一非晶硅薄膜 晶体管 140的结构相同， 在此不赘述。
结合图 5及图 6所示， 在一个实施例中， 第一非晶硅薄膜晶体管 140及 第二非晶硅薄膜晶体管 150沟道正上方的第一遮光层 146由导电材料制成， 且第一遮光层 146直接与第二固定电位 160连接。 在一个实施例中， 所述导 电材料至少包括 Mo、 W、 A1中的一种， 当然， 所述导电材料也可包括其它 金属。 第二固定电位 160可为零电位、 固定正电位或固定负电位， 且第二固 定电位 160可由外部电源提供，也可由需进行 ESD保护的电路中具有固定电 位的相应结构提供。
结合图 5及图 6所示， 在一个实施例中， ESD保护电路 130还包括设置 在第一非晶硅薄膜晶体管 140及第二非晶硅薄膜晶体管 150沟道上方的第一 导电层 147, 第一导电层 147可设置在第一遮光层 146的上方或下方 （图中 第一导电层 147设置在第一遮光层 146的下方）,且第一导电层 147与第一遮 光层 146接触， 因此， 第一导电层 147至少与第一遮光层 146部分交叠， 换 言之， 第一导电层 147可设置在第一遮光层 146的正上方或正下方， 第一导 电层 147还可设置在第一遮光层 146的左上下方或右上下方。第一遮光层 146 由导电材料制成， 且第一导电层 147与第二固定电位 160连接。 在一个实施 例中， 所述导电材料至少包括 Mo、 W、 A1中的一种， 当然， 所述导电材料 也可包括其它金属。 第二固定电位 160可为零电位、 固定正电位或固定负电 位，且第二固定电位 160可由外部电源提供，也可由需进行 ESD保护的电路 中具有固定电位的相应结构提供。 在一个实施例中， 第一导电层 147的材料 可为 ITO ( Indium Tin Oxide, 铟锡氧化物）， 当然， 在其它实施例中， 第一 导电层 147可利用其它合适的导电材料制成。 需说明的是， 第一导电层 147 可利用单独的制作工艺形成，也可与需进行 ESD保护的电路中的相应层同步 形成， 这样， 不仅可以节省 ESD保护系统的制作成本， 还可减少 ESD保护 系统的制作周期。
结合图 5及图 6所示， 在一个实施例中， ESD保护电路 130还包括设置 在第一非晶硅薄膜晶体管 140及第二非晶硅薄膜晶体管 150沟道上方的第一 导电层 147, 第一导电层 147可设置在第一遮光层 146的上方或下方 （图中 第一导电层 147设置在第一遮光层 146的下方）,且第一导电层 147与第一遮 光层 146接触， 因此， 第一导电层 147至少与第一遮光层 146部分交叠， 换 言之， 第一导电层 147可设置在第一遮光层 146的正上方或正下方， 第一导 电层 147还可设置在第一遮光层 146的左上下方或右上下方。第一遮光层 146 由非导电材料制成， 且第一导电层 147与第二固定电位 160连接。 第二固定 电位 160可为零电位、 固定正电位或固定负电位， 且第二固定电位 160可由 外部电源提供，也可由需进行 ESD保护的电路中具有固定电位的相应结构提 供。 在一个实施例中， 第一导电层 147的材料可为 ITO ( Indium Tin Oxide, 铟锡氧化物）， 当然， 在其它实施例中， 第一导电层 147可利用其它合适的导 电材料制成。 需说明的是， 第一导电层 147可利用单独的制作工艺形成， 也 可与需进行 ESD保护的电路中的相应层同步形成，这样，不仅可以节省 ESD 保护系统的制作成本， 还可减少 ESD保护系统的制作周期。 ESD保护电路 130的第一非晶硅薄膜晶体管 140及第二非晶硅薄膜晶体 管 150沟道正上方设置了第一遮光层 146之后，当 ESD保护系统暴露在可见 光下时， ESD保护电路 130不会产生光生电流。 本发明中的 ESD保护系统 通常设置在需进行 ESD保护的电路的外围区域， 需根据预进行 ESD保护的 电路的具体结构来设置 ESD保护系统的位置， ESD保护系统的位置不应影 响预进行 ESD保护的电路的正常工作。
图 7是本发明具有 ESD保护系统的 X射线平板探测器的一个实施例中 X 射线平板探测器的等效电路示意图，图 8是图 7中 ESD保护电路连接在扫描 线与 ESD泄漏母线之间的放大图， 如图 7及图 8所示， X射线平板探测器包 括形成在基板 110上的多条（两条或以上 )扫描线 （ scan line 或 gate line ) 220及多条（两条或以上）数据线（data line ) 210 , 扫描线 220与数据线 210 交错排列形成多个像素区域， 所述像素区域内设有像素单元 200。 同一行的 像素单元 200通过数据线 210连接， 同一列的像素单元 200通过扫描线 220 连接， 且每个像素单元 200的一端与一条数据线 210连接， 另一端与一条扫 描线 220连接。 像素单元 200包括光敏单元 230及像素开关 240 , 光敏单元 230的一端与外接偏压的第二导电层 250连接以接受偏压信号， 另一端与像 素开关 240连接。 基板 110可以是常见的半导体衬底， 也可以是玻璃基板。 图中仅显示两个像素单元 200、 一条数据线 210及两条扫描线 220。 然而， 本 领域技术人员应该知晓的是， X射线平板探测器中可包括 ΝχΝ个像素单元 200 , Ν Ν个像素单元 200设置在由 N条数据线 210及 N条扫描线 220排列 形成的像素区域内， 其中 N为任意大于 0的整数。 第二导电层 250需利用透 明导电材料制成， 在一个实施例中， 所述透明导电材料可为 ITO。 图 9是本发明 X射线平板探测器的一个实施例中像素单元的剖视图，如 图 9所示， 在本实施例中， 光敏单元 230为光电二极管 （ photodiode ), 像素 开关 240为非晶硅薄膜晶体管（ a-Si TFT )。像素开关 240包括形成在基板 110 上的栅极 241、 位于栅极 241上方的有源层 244及覆盖在有源层 244上方的 源极 242与漏极 243。 栅极 241可利用 Ti、 Al、 Mo等金属材料形成， 有源层 244由非晶硅层 244a及位于非晶硅层 244a上方的 N+非晶硅层 244b构成，源 极 242及漏极 243可利用 Al、 Mo等金属材料形成。像素开关 240的源极 242 延伸至光敏单元 230所在的区域， 并作为光敏单元 230的下电极。 在位于光 敏单元 230区域的源极 242上形成 PIN型光电转换层 231。 PIN型光电转换 层 231由下至上依次包括 P+非晶硅层、 I非晶硅层及 N+非晶硅层。 PIN型光 电转换层 231上形成有上电极 232,上电极 232与外接偏压的第二导电层 250 连接， 在驱动 X射线平板探测器工作时， 总是会给第二导电层 250施加一个 固定负电位， 以开启光敏单元 230。
当然， 光敏单元 230并不局限于光电二极管， 它也可为其它形式的光敏 单元； 像素开关 240也不局限于非晶硅薄膜晶体管， 它也可为其它形式的开 关元件。
如图 7及图 8所示， X射线平板探测器还包括上述所有实施例所提到的 ESD保护系统， ESD保护系统包括 ESD泄露母线 120及 ESD保护电路 130。 将所述 ESD保护系统应用于 X射线平板探测器中时， ESD保护电路 130的 数量为一个或以上。 ESD保护电路 130具有第一接线端 131 及第二接线端 132, 第一接线端 131与 ESD泄露母线 120连接， 第二接线端 132与一条扫 描线 220连接。 X射线平板探测器中通常会包含两条或以上的扫描线 220, 优选地， X射线平板探测器中每一条扫描线 220均与一个 ESD保护电路 130 连接， 换言之， X射线平板探测器中 ESD保护电路 130的数量与扫描线 220 的数量相等。
图 10是第一及第二非晶硅薄膜晶体管连接在 ESD泄露母线与扫描线之 间的布局结构图， 结合图 8及图 10所示， ESD保护电路 130至少包括一对 非晶硅薄膜晶体管， 所述一对非晶硅薄膜晶体管 （ amorphous silicon thin-film-transistor, a-Si TFT )包括以背靠背方式连接的第一非晶硅薄膜晶体 管 140及第二非晶硅薄膜晶体管 150, 具体地， 第一非晶硅薄膜晶体管 140 栅极 141及源极 142以及第二非晶硅薄膜晶体管 150漏极 153与 ESD泄漏母 线 120连接， 第一非晶硅薄膜晶体管 140漏极 143以及第二非晶硅薄膜晶体 管 150栅极 151及源极 152与扫描线 220连接。 第一非晶硅薄膜晶体管 140 的源极 142与漏极 143、 第二非晶硅薄膜晶体管 150的源极 152与漏极 153 以及 ESD泄露母线 120可利用同一层金属（用相同阴影表示）制成， 以实现 第一非晶硅薄膜晶体管 140源极 142以及第二非晶硅薄膜晶体管 150漏极 153 与 ESD泄漏母线 120的连接； 扫描线 220、 第一非晶硅薄膜晶体管 140的栅 极 141以及第二非晶硅薄膜晶体管 150的栅极 151可利用同一层金属（用相 同阴影表示）制成。 本实施例中， ESD保护电路 130具有两对非晶硅薄膜晶体管， 两对非晶 硅薄膜晶体管之间以串联方式连接。 当 X射线平板探测器中的扫描线 220上 产生 ESD且导致 ESD保护电路 130第一接线端 131与第二接线端 132之间 的电压超过两倍薄膜晶体管阈值电压时， ESD保护电路 130中的第一非晶硅 薄膜晶体管 140及第二非晶硅薄膜晶体管 150会自动打开，使 ESD快速由扫 描线 220流至 ESD泄露母线 120中，避免了 X射线平板探测器的局部被 ESD 电压击穿或产生 TFT阈值电压漂移或者其它损伤。 图 11是在图 10所示第一及第二非晶硅薄膜晶体管沟道上方设置第一遮 光层及第一导电层之后的布局结构图一， 图 12是在图 10所示第一及第二非 晶硅薄膜晶体管沟道上方设置第一遮光层及第一导电层之后的布局结构图 二， 图 13是在图 10所示第一及第二非晶硅薄膜晶体管沟道上方设置第一遮 光层及第一导电层之后的布局结构图三， 结合图 10、 图 11、 图 12及图 13 所示， 为避免在 X射线平板探测器的使用过程中， 可见光会照射到 ESD保 护电路 130的第一非晶硅薄膜晶体管 140及第二非晶硅薄膜晶体管 150的沟 道上方， 导致 ESD保护电路 130产生光生电流， 可在 ESD保护系统中设置 一层第一遮光层 146, 第一遮光层 146覆盖在第一非晶硅薄膜晶体管 140及 第二非晶硅薄膜晶体管 150的沟道正上方。 在一个实施例中， ESD保护电路 130中第一非晶硅薄膜晶体管 140沟道正上方的第一遮光层 146与第二非晶 硅薄膜晶体管 150沟道正上方的第一遮光层 146是分隔开的 （如图 11及图 12所示）。 在另一个实施例中， ESD保护电路 130中第一非晶硅薄膜晶体管 140沟道正上方的第一遮光层 146与第二非晶硅薄膜晶体管 150沟道正上方 的第一遮光层 146是连成一个整体的（如图 13所示）， 当 ESD保护电路 130 中包括多对（图中以两对为例）非晶硅薄膜晶体管 （包括第一非晶硅薄膜晶 体管 140及第二非晶硅薄膜晶体管 150 ) 时， 多对非晶硅薄膜晶体管上方的 第一遮光层 146是连成一个整体的 （如图 13所示）。 在其它实施例中， ESD 保护系统中所有 ESD保护电路 130的第一遮光层 146可连成一个整体（未图 示）， 以筒化第一遮光层 146的制作工艺。
ESD保护电路 130的第一非晶硅薄膜晶体管 140及第二非晶硅薄膜晶体 管 150沟道上方设置了第一遮光层 146之后，在 X射线平板探测器的使用过 程中， ESD保护电路 130不会产生光生电流， 进而不会对 X射线平板探测器 的扫描线电压造成影响， 从而减少电子图像波动、 噪声及驱动功耗的浪费。 如图 7及图 8所示， 考虑到如果第一非晶硅薄膜晶体管 140及第二非晶 硅薄膜晶体管 150沟道上方的第一遮光层 146是浮置（electrically floating ) 的话， 它会给 ESD保护系统及 X射线平板探测器带来许多不可控制的影响， 以致影响 ESD保护系统及 X射线平板探测器的电学性能， 可将第一遮光层 146连接到第二固定电位 160。
依照前面所述， 结合图 5、 图 7及图 8所示， 第一遮光层 146连接到第 二固定电位 160是指： 当第一遮光层 146的材料为导电材料时， 第一遮光层 146直接与第二固定电位 160连接， 或者， 第一遮光层 146与其它导电结构 连接， 所述其它导电结构又与第二固定电位 160连接； 当第一遮光层 146的 材料为非导电材料时， 第一遮光层 146与其它导电结构连接， 所述其它导电 结构又与第二固定电位 160连接。 因此， 当 ESD保护电路 130中设置有与第 一遮光层 146接触的第一导电层 147时，第一遮光层 146可由导电材料制成， 将第一导电层 147与第二固定电位 160连接； 或者， 第一遮光层 146可由非 导电材料制成，将第一导电层 147与第二固定电位 160连接。 当 ESD保护电 路 130中没有设置第一导电层 147,且第一遮光层 146可由导电材料制成时， 第一遮光层 146直接与第二固定电位 160连接。
结合图 8、 图 11、 图 12及图 13所示， ESD保护电路 130中设置有第一 导电层 147时， 可利用第一导电层 147将连接在同一条扫描线 220上的 ESD 保护电路 130的所有第一遮光层 146连接起来， 并引出连接到所述第二固定 电位 160上， 在这种电路结构中， 一个 ESD保护电路 130的第一导电层 147 与另一个 ESD保护电路 130的第一导电层 147是分隔开的 （如图 11所示）。 在一个实施例中， 如图 12及图 13所示， 可形成一层导电层以同时制作形成 所有 ESD保护电路 130的第一导电层 147, 然后将所述导电层连接到第二固 定电位 160上。换言之， 所有 ESD保护电路 130的第一导电层 147连成一个 整体。 在一个实施例中， 如图 13所示， 可将 ESD保护电路 130中第一非晶 硅薄膜晶体管 140 沟道正上方的第一遮光层 146 与第二非晶硅薄膜晶体管 150沟道正上方的第一遮光层 146连成一个整体， 同时， 一个 ESD保护电路 130的第一导电层 147与另一个 ESD保护电路 130的第一导电层 147连成一 个整体， 这样， ESD保护系统中多个 ESD保护电路的第一遮光层 146及第 一导电层 147可利用同一层材料同步形成，筒化了 ESD保护系统的制作工艺。 第二固定电位 160可为零电位、 固定正电位或固定负电位。 提供所述第 二固定电位 160的方式有多种， 例如可由外部电压源提供， 也可由 X射线平 板探测器中已经存在并具有固定电位的相应层提供。
如图 7所示， 当 X射线平板探测器中的像素开关 240为非晶硅薄膜晶体 管时， ESD保护电路 130中的非晶硅薄膜晶体管（包括第一非晶硅薄膜晶体 管 140及第二非晶硅薄膜晶体管 150 ) 与非晶硅薄膜晶体管像素开关 240是 在同一制作步骤中形成， 故两种薄膜晶体管的阈值电压相同。 为了保证在较 低的 ESD电压下 ESD保护电路 130中的第一非晶硅薄膜晶体管 140及第二 非晶硅薄膜晶体管 150就能开启并释放电荷，故 ESD保护电路 130中的非晶 硅薄膜晶体管及非晶硅薄膜晶体管像素开关 240 的阈值电压通常都为 1V~3V。 但是， 在正常驱动 X射线平板探测器工作时， 施加在扫描线 220上 的电压通常为 -10V~+25V, 由于 ESD保护电路 130与扫描线 220连接， 故此 时施加在 ESD保护电路 130的薄膜晶体管上的电压也为 -10V~+25V。 此时， 无论施加在扫描线 220上的电压是正电压或是负电压，都会造成 ESD保护电 路 130中存在较大的泄露电流， 导致扫描线 220上也存在较大的泄露电流， 造成极大的驱动功耗浪费。 为解决这个问题， 可使与第一遮光层 146连接的第二固定电位 160为固 定负电位。 这样， 当正常驱动 X射线平板探测器工作时， 可以从第一非晶硅 薄膜晶体管 140及第二非晶硅薄膜晶体管 150的沟道背面对薄膜晶体管的电 流施加电场的影响， 减少了薄膜晶体管漏电流的产生， 进而可减少 X射线平 板探测器驱动功耗的浪费。 图 14是在 ESD保护电路上设置与固定负电位连接的第一遮光层、 以及 在 ESD保护电路上设置与零电位连接的第一遮光层时 ESD保护电路输入电 压 ！^与漏电流 Iesd之间的关系曲线图。如图 14所示， ESD保护电路上设置 有与零电位连接的第一遮光层时， ESD保护电路输入电压 ！^与漏电流 Iesd 之间的关系曲线为 S , 当输入电压 Vbias为 V时， ESD保护电路的漏电流为 Ij; ESD保护电路上设置与固定负电位连接的第一遮光层时， ESD保护电路 输入电压 ！^与漏电流 Iesd之间的关系曲线为 S2, 当输入电压 ！^为 V时，
ESD保护电路的漏电流为 12。 比较可知， Ι »^ 因此， 当第一遮光层与固定 负电位连接时， 可以使 ESD保护电路的漏电流 Iesd至少减少一个数量级， 进 而减少了驱动功耗的浪费。 图 15是本发明一种为 ESD保护系统的第一遮光层提供固定负电位的等 效电路示意图， 结合图 7及图 15所示， ESD保护电路 130的第一接线端 131 与 ESD泄露母线 120连接， ESD保护电路 130的第二接线端 132与扫描线 220连接， 第一遮光层 146与外部电压源 170连接， 且将外部电压源 170的 正极接地， 即可为第一遮光层 146提供所述固定负电位。 当 X射线平板探测 器的扫描线 220驱动电压发生变化时， 可调节外部电压源 170的大小， 将所 述固定负电位设置在另一个固定值，以使 ESD保护电路 130中漏电流达到最 小。 第一遮光层 146与外部电压源 170连接是指： 当第一遮光层 146的材料 为导电材料时， 第一遮光层 146直接与外部电压源 170连接， 或者， 第一遮 光层 146与第一导电层 147接触，第一导电层 147又与外部电压源 170连接； 当第一遮光层 146的材料为非导电材料时，第一遮光层 146与第一导电层 147 接触， 第一导电层 147又与外部电压源 170连接。
如前所述， 结合图 6及图 9所示， 当 X射线平板探测器中的像素单元 200包括光电二极管 230及非晶硅薄膜晶体管 240时， 在驱动 X射线平板探 测器工作时， 总是会给第二导电层 250施加一个固定负电位， 以开启光敏单 元 230。 因此， 可将设置在 ESD保护电路上方的第一遮光层 146与第二导电 层 250连接， 以提供所述固定负电位。 第一遮光层 146与第二导电层 250连 接是指： 第一遮光层 146与第一导电层 147接触， 第一导电层 147又与第二 导电层 250连接。 当第一导电层 147也由透明导电材料（如 ITO )制成时， 第一导电层 147可与第二导电层 250在同一制作步骤中形成， 且两者连成一 个整体。
图 16是本发明另一种为 ESD保护电路的第一遮光层提供固定负电位的 等效电路示意图。 结合图 9及图 16所示， 像素单元 200包括光电二极管 230 及非晶硅薄膜晶体管 240, 在绝大多数时间里， 为了把像素单元 200中的像 素开关 240彻底关闭， 扫描线 220总是处在 -10V甚至 -20V的最低电位， 在 某一瞬间只有一条扫描线 220处在高电位。 X射线平板探测器中通常包含数 千条扫描线 220, 当一条扫描线 220被施加高电平时， 其它扫描线 220处于 低电平， 与高电平扫描线 220连接的 ESD保护电路 130打开，产生的电流被 分配至与数千条低电平扫描线 220连接的 ESD保护电路 130中， 使得 ESD 泄露母线 120的电位几乎等于扫描线 220的低电平， 因此， 可将 ESD保护电 路 130上方的第一遮光层 146与 ESD泄露母线 120连接，以提供所述固定负 电位。 第一遮光层 146与 ESD泄露母线 120连接是指： 当第一遮光层 146 的材料为导电材料时，第一遮光层 146直接与 ESD泄露母线 120连接，或者， 第一遮光层 146与第一导电层 147接触，第一导电层 147又与 ESD泄露母线 120连接； 当第一遮光层 146的材料为非导电材料时， 第一遮光层 146与第 一导电层 147接触， 第一导电层 147又与 ESD泄露母线 120连接。 与前面一 种利用外部电压源以提供所述固定负电位的方式相比， 这种固定负电位提供 方式可大大筒化电路结构。 继续参图 16所示， 在前面 X射线平板探测器所有实施例的基础上， 为 增加 ESD保护系统的 ESD ^受电压， ESD保护系统至少包括两个本发明中 所述的 ESD保护电路， 图中以 4个 ESD保护电路为例， 其中一个 ESD保护 电路 130 (图中第四个 ESD保护电路 130 )的第一接线端 131与 ESD泄露母 线连接 120、 第二接线端 132接地， 其中一个 ESD保护电路 130 (图中前三 个 ESD保护电路中的任意一个） 的第一接线端 131与 ESD泄露母线 120连 接、 第二接线端 132与扫描线 220连接。 换言之， 当 X射线平板探测器中每 一条扫描线 220均与一个 ESD保护电路 130连接时， X射线平板探测器中 ESD保护电路 130的数量比扫描线 220的数量多一个。
在驱动 X射线平板探测器工作时， 为减少非晶硅薄膜晶体管像素开关 240中光生电流的产生， 继续参图 9所示， 可在像素开关 240的沟道正上方 设置第二遮光层 148, 以防止可见光照射到像素开关 240的沟道上方。 第二 遮光层 148是由透光率 4艮低的材料， 如金属、 无机薄膜、 有机薄膜（包括不 透光的陶瓷、金属氧化物 )制成， 且第二遮光层 148的材料可以是导电材料， 也可以是非导电材料。 为了确保可见光完全不能进入的像素开关 240沟道上 方， 第二遮光层 148的面积大于或等于像素开关 240的沟道面积。 考虑到如 果第二遮光层 148是浮置（ electrically floating ) 的话， 它会给 X射线平板探 测器带来许多不可控制的影响 ,可将第二遮光层 148与第二导电层 250接触 , 以为第二遮光层 148提供固定负电位。 因此， 第二遮光层 148至少与第二导 电层 250部分交叠， 且第二遮光层 148可设置在第二导电层 250的上方或下 方 （图中第二遮光层 148设置在第二导电层 250下方）。
本发明中所述 ESD保护系统及 X射线平板探测器的像素单元可制作在 同一基板上； 另外， 所述 ESD保护系统中除了遮光层之外， 其它结构都是在 现有 X射线平板探测器制程中形成的， 因此，几乎没有增加新的制程。另外， 将 ESD保护系统应用于 X射线平板探测器中时， ESD保护系统应设置在 X 射线平板探测器的外围区域， 更具体的， ESD保护系统应设置在 X射线平板 探测器的非像素单元区域。
综上所述， 与现有技术相比， 本发明具有以下优点：
本发明所提供的 ESD保护系统包括 ESD泄露母线及 ESD保护电路, ESD 保护电路具有第一及第二接线端， 第一接线端与 ESD 泄露母线连接， ESD 保护电路至少包括一对非晶硅薄膜晶体管， 所述一对非晶硅薄膜晶体管包括 以背靠背方式连接的第一及第二非晶硅薄膜晶体管， 第一及第二非晶硅薄膜 晶体管的沟道正上方覆盖有第一遮光层。 将该 ESD保护系统应用于 X射线 平板探测器时， 不仅可以为 X射线平板探测器提供 ESD保护， 而且在 X射 线平板探测器的使用过程中不会产生光生电流， 减少了光生电流对扫描线电 压造成的影响， 从而减少电子图像波动、 噪声及驱动功耗的浪费。
另夕卜，将所述 ESD保护系统中的第一遮光层连接到固定负电位时， 能在 保证 ESD保护电路具有较小阈值电压的同时， 又能抑制 ESD保护电路中的 漏电流， 进而能防止 X射线平板探测器存在较大驱动功耗的浪费。 另外， 所述 ESD保护系统中除了遮光层之外， 其它结构都是在现有 X 射线平板探测器制程中形成的， 因此， 几乎没有增加新的制程。 上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明， 并能够再现和使用本发明。 本领域的专业技术人员根据本文中所述的原理可 以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是 显而易见的。 因此， 本发明不应被理解为限制于本文所示的上述实施例， 其 保护范围应由所附的权利要求书来界定。

Claims

权 利 要 求
1.一种 ESD保护系统， 其特征在于， 包括：
形成在基板上的 ESD泄露母线；
形成在所述基板上并具有第一及第二接线端的 ESD保护电路，所述第一 接线端与所述 ESD泄露母线连接， 所述 ESD保护电路至少包括一对非晶硅 薄膜晶体管， 所述一对非晶硅薄膜晶体管包括以背靠背方式连接的第一及第 二非晶硅薄膜晶体管， 所述第一及第二非晶硅薄膜晶体管的沟道正上方覆盖 有第一遮光层。
2.根据权利要求 1所述的 ESD保护系统， 其特征在于， 所述 ESD保护 电路包括多个以串联、 并联或串联并联相结合方式连接的所述一对非晶硅薄 膜晶体管。
3.根据权利要求 1所述的 ESD保护系统， 其特征在于， 所述第一遮光层 的面积大于或等于所述第一及第二非晶硅薄膜晶体管沟道的面积。
4.根据权利要求 1所述的 ESD保护系统， 其特征在于， 所述 ESD泄露 母线接地或与第一固定电位连接。
5.根据权利要求 1所述的 ESD保护系统， 其特征在于， 所述第一遮光层 的材料为导电材料， 所述第一遮光层与第二固定电位连接。
6.根据权利要求 5所述的 ESD保护系统， 其特征在于， 所述导电材料至 少包括 Mo、 W、 A1中的一种。
7.根据权利要求 5所述的 ESD保护系统， 其特征在于， 所述第二固定电 位为固定负电位或零电位。
8.根据权利要求 5所述的 ESD保护系统， 其特征在于， 所述第二固定电 位由外部电源提供。
9.根据权利要求 1所述的 ESD保护系统， 其特征在于， 所述 ESD保护 电路还包括设置在所述第一及第二非晶硅薄膜晶体管沟道上方并与所述第一 遮光层接触的第一导电层， 所述第一导电层设置在所述第一遮光层的上方或 下方， 且所述第一导电层至少与所述第一遮光层部分交叠， 所述第一遮光层 的材料为导电材料， 所述第一导电层与第二固定电位连接。
10.根据权利要求 9所述的 ESD保护系统， 其特征在于， 所述导电材料 至少包括 Mo、 W、 A1中的一种。
11.根据权利要求 9所述的 ESD保护系统， 其特征在于， 所述第二固定 电位为固定负电位或零电位。
12.根据权利要求 9所述的 ESD保护系统， 其特征在于， 所述第二固定 电位由外部电源提供。
13.根据权利要求 1所述的 ESD保护系统， 其特征在于， 所述 ESD保护 电路还包括设置在所述第一及第二非晶硅薄膜晶体管沟道上方并与所述第一 遮光层接触的第一导电层， 所述第一导电层设置在所述第一遮光层的上方或 下方， 且所述第一导电层至少与所述第一遮光层部分交叠， 所述第一遮光层 的材料为非导电材料， 所述第一导电层与第二固定电位连接。
14.根据权利要求 13所述的 ESD保护系统， 其特征在于， 所述第二固定 电位为固定负电位或零电位。
15.根据权利要求 13所述的 ESD保护系统， 其特征在于， 所述第二固定 电位由外部电源提供。
16.—种 X射线平板探测器， 其特征在于， 包括： 形成在基板上的多条扫描线及多条数据线， 所述扫描线与所述数据线交 错排列形成多个像素区域， 所述像素区域内设有像素单元， 所述像素单元包 括光敏单元与像素开关；
如权利要求 1所述的 ESD保护系统， 所述 ESD保护系统中所述 ESD保 护电路的数量为一个或以上，至少有一条扫描线与一个所述 ESD保护电路的 第二接线端连接。
17.根据权利要求 16所述的 X射线平板探测器， 其特征在于， 所述光敏 单元为光电二极管， 所述像素开关为非晶硅薄膜晶体管， 所述光电二极管包 括下电极、 设置在所述下电极上的光电转换层及设置在所述光电转换层上的 上电极， 所述光电二极管的下电极与所述像素开关连接、 上电极与外接偏压 的第二导电层连接， 所述像素开关包括与所述光敏单元下电极连接的源极、 与数据线连接的漏极及与扫描线连接的栅极。
18.根据权利要求 16所述的 X射线平板探测器， 其特征在于， 所述像素 开关的沟道正上方设置有第二遮光层。
19.根据权利要求 18所述的 X射线平板探测器， 其特征在于， 所述第二 遮光层至少与所述第二导电层部分交叠， 且所述第二述遮光层与所述第二导 电层接触， 所述第二遮光层设置在所述第二导电层的上方或下方。
20.根据权利要求 16所述的 X射线平板探测器， 其特征在于， 所述 ESD 保护系统中所述 ESD保护电路的数量为两个或以上， 其中一个所述 ESD保 护电路的第一接线端与所述 ESD泄露母线连接、第二接线端与一条扫描线连 接， 其中一个所述 ESD保护电路的第一接线端与所述 ESD泄露母线连接、 第二接线端接地。
21.—种 X射线平板探测器， 其特征在于， 包括：
形成在基板上的多条扫描线及多条数据线， 所述扫描线与所述数据线交 错排列形成多个像素区域， 所述像素区域内设有像素单元， 所述像素单元包 括光敏单元与像素开关， 所述光敏单元为光电二极管， 所述像素开关为非晶 硅薄膜晶体管， 所述光电二极管包括下电极、 设置在所述下电极上的光电转 换层及设置在所述光电转换层上的上电极， 所述光电二极管的下电极与所述 像素开关连接、 上电极与外接偏压的第二导电层连接， 所述像素开关包括与 所述光敏单元下电极连接的源极、 与数据线连接的漏极及与扫描线连接的栅 极；
如权利要求 9所述的 ESD保护系统， 所述 ESD保护系统中所述 ESD保 护电路的数量为一个或以上，至少有一条扫描线与一个所述 ESD保护电路的 第二接线端连接， 所述第二固定电位为固定负电位， 所述外接偏压的第二导 电层与所述 ESD保护电路的第一导电层连接以提供所述第二固定电位，或者 所述 ESD泄露母线与所述 ESD保护电路的第一导电层连接以提供所述第二 固定电位。
22.根据权利要求 21所述的 X射线平板探测器， 其特征在于， 所述 ESD 保护系统中所述 ESD保护电路的数量为两个或以上， 其中一个所述 ESD保 护电路的第一接线端与所述 ESD泄露母线连接、第二接线端与一条扫描线连 接， 其中一个所述 ESD保护电路的第一接线端与所述 ESD泄露母线连接、 第二接线端接地， 所述 ESD泄露母线与所述 ESD保护电路的第一导电层连 接以提供所述第二固定电位。
23.—种 X射线平板探测器， 其特征在于， 包括： 形成在基板上的多条扫描线及多条数据线， 所述扫描线与所述数据线交 错排列形成多个像素区域， 所述像素区域内设有像素单元， 所述像素单元包 括光敏单元与像素开关， 所述光敏单元为光电二极管， 所述像素开关为非晶 硅薄膜晶体管， 所述光电二极管包括下电极、 设置在所述下电极上的光电转 换层及设置在所述光电转换层上的上电极， 所述光电二极管的下电极与所述 像素开关连接、 上电极与外接偏压的第二导电层连接， 所述像素开关包括与 所述光敏单元下电极连接的源极、 与数据线连接的漏极及与扫描线连接的栅 极；
如权利要求 13所述的 ESD保护系统， 所述 ESD保护系统中所述 ESD 保护电路的数量为一个或以上，至少有一条扫描线与一个所述 ESD保护电路 的第二接线端连接， 所述第二固定电位为固定负电位， 所述外接偏压的第二 导电层与所述 ESD保护电路的第一导电层连接以提供所述第二固定电位，或 者所述 ESD泄露母线与所述 ESD保护电路的第一导电层连接以提供所述第 二固定电位。
24.根据权利要求 23所述的 X射线平板探测器， 其特征在于， 所述 ESD 保护系统中所述 ESD保护电路的数量为两个或以上， 其中一个所述 ESD保 护电路的第一接线端与所述 ESD泄露母线连接、第二接线端与一条扫描线连 接， 其中一个所述 ESD保护电路的第一接线端与所述 ESD泄露母线连接、 第二接线端接地， 所述 ESD泄露母线与所述 ESD保护电路的第一导电层连 接以提供所述第二固定电位。
25.—种 X射线平板探测器， 其特征在于， 包括：
形成在基板上的多条扫描线及多条数据线， 所述扫描线与所述数据线交 错排列形成多个像素区域， 所述像素区域内设有像素单元， 所述像素单元包 括光敏单元与像素开关， 所述光敏单元为光电二极管， 所述像素开关为非晶 硅薄膜晶体管， 所述光电二极管包括下电极、 设置在所述下电极上的光电转 换层及设置在所述光电转换层上的上电极， 所述光电二极管的下电极与所述 像素开关连接、 上电极与外接偏压的第二导电层连接， 所述像素开关包括与 所述光敏单元下电极连接的源极、 与数据线连接的漏极及与扫描线连接的栅 极；
如权利要求 5所述的 ESD保护系统， 所述 ESD保护系统中所述 ESD保 护电路的数量为一个或以上，至少有一条扫描线与一个所述 ESD保护电路的 第二接线端连接， 所述第二固定电位为固定负电位， 所述 ESD泄露母线与所 述 ESD保护电路的第一遮光层连接以提供所述第二固定电位。
26.根据权利要求 25所述的 X射线平板探测器， 其特征在于， 所述 ESD 保护系统中所述 ESD保护电路的数量为两个或以上， 其中一个所述 ESD保 护电路的第一接线端与所述 ESD泄露母线连接、第二接线端与一条扫描线连 接， 其中一个所述 ESD保护电路的第一接线端与所述 ESD泄露母线连接、 第二接线端接地。
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