KR20120057421A - 박막트랜지스터, 이를 구비한 엑스레이 검출기 및 액정표시장치 - Google Patents

박막트랜지스터, 이를 구비한 엑스레이 검출기 및 액정표시장치 Download PDF

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KR20120057421A
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Abstract

실시예에 따르면, 박막트랜지스터는, 적어도 하나 이상의 게이트 전극부들을 포함하는 게이트 전극; 게이트 전극부들 사이에 배치된 소스 전극; 및 게이트 전극부들 상에 배치된 적어도 하나 이상의 드레인 전극부들을 포함하는 드레인 전극을 포함한다.

Description

박막트랜지스터, 이를 구비한 엑스레이 검출기 및 액정표시장치{THIN FILM TRANSISTOR, X-RAY DETECTER AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}
실시예는 박막트랜지스터, 이를 구비한 엑스레이 검출기 및 액정표시장치에 관한 것이다.
일반적으로 박막트랜지스터는 어떤 정보의 공급 및 차단을 스위칭하기 위해 널리 사용된다.
예컨대, 박막트랜지스터는 액정표시장치, 유기전계 발광장치 및 전기영동표시장치와 같은 표시장치에서 각 셀을 선택하기 위한 스위칭 소자로서 사용될 수 있고, 엑스레이 검출기에서 각 셀의 포토 다이오드에서 검출된 신호를 리드아웃시키기 위한 스위칭 소자로서 사용될 수 있다.
도 1은 종래의 박막트랜지스터를 도시한다.
도 1a에 도시한 바와 같이, 종래의 박막트랜지스터는 게이트 전극 상에 소스 전극과 드레인 전극이 부분적으로 오버랩되고 서로 이격되어 형성된다.
게이트 전극과 소스 전극 사이에는 절연 물질을 매개로 기생 캐패시턴스(Cgs)가 형성된다. 기생 캐패시턴스는 게이트 전극과 소스 전극 사이의 오버랩 면적에 비례하여 커지게 된다.
소스 전극과 드레인 전극은 세정 공정, 코팅 공정, 노광 공정, 현상 공정, 베이킹 공정 및 식각 공정을 통해 형성될 수 있다.
노광 공정을 위해 먼저 마스크 얼라인이 수행된다. 마스크 얼라인이 잘못된 경우 즉 마스크 미스얼라인이 발생된 경우 예컨대, 가로 방향 또는 세로 방향으로 시프트된 경우, 이후의 일련의 공정들을 통해 형성된 소스 전극과 드레인 전극은 상기 게이트 전극 상에 오버랩되는 면적이 달라지게 된다.
예를 들어, 왼쪽에서 오른쪽으로 마스크가 시프트된 경우, 일련의 공정들에 의해 형성된 소스 전극과 게이트 전극과의 오버랩 면적은 점점 더 커지게 된다. 따라서, 기생 캐패시턴스(Cgs) 또한 점점 더 커지게 된다.
오른쪽에서 왼쪽으로 마스크가 시프트된 경우, 일련의 공정들에 의해 형성된 소스 전극과 게이트 전극과의 오버랩 면적은 점점 더 작아직 된다. 따라서, 기생 캐패시턴스(Cgs) 또한 점점 더 작아지게 된다.
도 2에 도시한 바와 같이, 도 1a의 소스 전극과 게이트 전극 사이의 오버랩 면적을 나타내는 X 면적을 기준으로 할 때, 기생 캐패시턴스의 변동량을 보면 마스크가 왼쪽에서 오른쪽으로 시프트되는 경우 기생 캐패시턴스(Cgs)가 커지게 되고(도 1b), 마스크가 오른쪽에서 왼쪽으로 시프트되는 경우 기생 캐패시턴스(Cgs)가 작아지게 된다(도 1c).
이와 같이, 마스크 얼라인 불량에 의해 기생 캐패시턴스(Cgs)가 변동되게 된다. 이러한 기생 캐패시턴스(Cgs)의 변동으로 인해 정확한 정보 전달이나 정확한 정보 검출이 용이하지 않아, 표시 불량이나 검출 불량과 같은 문제가 발생될 수 있다.
예를 들어, 표시 장치에 구비된 박막트랜지스터에서 미리 설계된 기생 캐패시턴스를 고려하여 5V의 정보를 전달하고자 하는 경우, 마스크의 시프트로 인해 기생 캐패시턴스가 커지는 경우 5V보다 낮은 전압을 갖는 정보가 전달될 수 있다.
예를 들어, 엑스레이 검출기에서 미리 설계된 기생 캐패시턴스를 고려하여 5V의 정보를 검출하고자 하는 경우, 마스크의 시프트로 인해 기생 캐패시턴스가 커지는 경우 5V보다 낮은 전압을 갖는 정보가 검출될 수 있다.
실시예는 품질이 우수한 박막트랜지스터를 제공한다.
실시예는 미스얼라인시에도 기생 캐패시턴스가 변동되지 않는 박막트랜지스터를 제공한다.
실시예는 정보를 정확히 전달 및 검출할 수 있는 박막트랜지스터를 제공한다.
실시예는 검출용 이미지의 손실을 방지하는 박막트랜지스터를 구비한 엑스레이 검출기를 제공한다.
실시예는 데이터 전압의 지연을 방지하는 박막트랜지스터를 구비한 액정표시장치를 제공한다.
실시예에 따르면, 박막트랜지스터는, 적어도 하나 이상의 게이트 전극부들을 포함하는 게이트 전극; 상기 게이트 전극부들 사이에 배치된 소스 전극; 및 상기 게이트 전극부들 상에 배치된 적어도 하나 이상의 드레인 전극부들을 포함하는 드레인 전극을 포함한다.
실시예에 따르면, 엑스레이 검출기는, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차하는 게이트 라인과 리드아웃 라인; 상기 화소 영역에 배치된 포토다이오드; 및 상기 게이트 라인, 상기 리드아웃 라인 및 상기 포토다이오드에 전기적으로 연결된 박막트랜지스터를 포함하고, 상기 박막트랜지스터는, 적어도 하나 이상의 게이트 전극부들을 포함하는 게이트 전극; 상기 게이트 전극부들 사이에 배치된 소스 전극; 및 상기 게이트 전극부들 상에 배치된 적어도 하나 이상의 드레인 전극부들을 포함하는 드레인 전극을 포함한다.
실시예에 따르면, 액정표시장치는, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차하는 게이트 라인과 데이터 라인; 상기 화소 영역에 배치된 화소 전극; 및 상기 게이트 라인, 상기 데이터 라인 및 상기 화소 전극에 전기적으로 연결된 박막트랜지스터를 포함하고, 상기 박막트랜지스터는, 적어도 하나 이상의 게이트 전극부들을 포함하는 게이트 전극; 상기 게이트 전극부들 사이에 배치된 소스 전극; 및 상기 게이트 전극부들 상에 배치된 적어도 하나 이상의 드레인 전극부들을 포함하는 드레인 전극을 포함한다.
실시예에 따른 박막트랜지스터는 품질이 우수하다.
실시예에 따른 박막트랜지스터는 미스얼라인시에도 기생 캐패시턴스가 변동되지 않게 된다.
실시예에 따른 박막트랜지스터는 정보를 정확히 전달 및 검출할 수 있다.
실시예에 따른 엑스레이 검출기는 검출용 이미지의 손실을 방지할 수 있다.
실시예에 따른 액정표시장치는 데이터 전압의 지연을 방지할 수 있다.
도 1은 종래의 박막트랜지스터를 도시한다.
도 2는 도 1의 박막트랜지스터에서 마스크의 시프트에 따른 기생 캐패시턴스의 변동을 도시한 그래프이다.
도 3은 실시예에 따른 박막트랜지스터를 도시한 평면도이다.
도 4는 도 3의 박막트랜지스터를 A-A'라인 및 B-B'라인을 따라 절단한 단면도이다.
도 5는 도 3의 박막트랜지스터에 형성된 기생 캐패시턴스를 등가적으로 도시한 회로도이다.
도 6a 내지 도 6c는 횡 방향으로의 마스크의 시프트에 따른 기생 캐패시턴스의 변동을 도시한 도면이다.
도 7a 내지 도 7c는 종 방향으로의 마스크의 시프트에 따른 기생 캐패시턴스의 변동을 도시한 도면이다.
도 8은 종래와 본발명의 마스크 시프트에 따른 기생 캐패시턴스의 변동을 도시한 도면이다.
도 9는 실시예에 따른 엑스레이 검출기를 도시한 평면도이다.
도 10은 도 9의 엑스레이 검출기를 C-C'라인을 따라 절단한 단면도이다.
도 11은 실시에에 따른 액정표시장치를 도시한 평면도이다.
도 12는 도 11의 액정표시장치를 D-D'라인을 따라 절단한 단면도이다.
이하 첨부된 도면들을 참고하여 실시예를 상세히 설명한다.
도 3은 실시예에 따른 박막트랜지스터를 도시한 평면도이고, 도 4는 도 3의 박막트랜지스터를 A-A'라인 및 B-B'라인을 따라 절단한 단면도이다.
도 3을 참고하면, 실시예에 따른 박막트랜지스터(50)에서, 게이트 전극(11)은 제1 및 제2 게이트 전극부들(11a, 11b)과 상기 제1 및 제2 게이트 전극부들(11a, 11b)을 연결하는 게이트 연결부(11c)를 포함할 수 있다.
상기 제1 및 제2 게이트 전극부들(11a, 11b)은 서로 간에 평행하게 배치되고, 상기 제1 및 제2 게이트 전극부들(11a, 11b)의 끝단들이 상기 게이트 연결부(11c)에 연결될 수 있다. 예컨대, 상기 제1 및 제2 게이트 전극부들(11a, 11b)은 횡 방향으로 평행하게 배치될 수 있다.
따라서, 상기 게이트 전극(11)은 상기 제1 및 제2 게이트 전극부들(11a, 11b)과 상기 게이트 연결부(11c)에 의해 'U'자 형상을 가질 수 있다.
상기 제1 및 제2 게이트 전극부들(11a, 11b)은 상기 게이트 연결부(11c)를 중심으로 서로 대칭된 동일한 형상을 가질 수 있다.
상기 제1 및 제2 게이트 전극부들(11a, 11b) 사이에 소스 전극(21)이 배치될 수 있다. 상기 소스 전극(21)은 상기 제1 및 제2 게이트 전극부들(11a, 11b)과 평행하게 배치될 수 있다. 예컨대, 상기 소스 전극(21)은 횡 방향으로 평행하게 배치될 수 있다.
상기 소스 전극(21)은 상기 제1 게이트 전극부(11a)에 접하는 제1 측 영역(21a)과 상기 제2 게이트 전극부(11b)에 접하는 제2 측 영역(21b)을 포함할 수 있다. 상기 제1 측 영역(21a)은 적어도 상기 제1 게이트 전극부(11a)와 오버랩하고, 상기 제2 측 영역(21b)은 적어도 상기 제2 게이트 전극부(11b)와 오버랩할 수 있다.
바람직하게는 상기 제1 측 영역(21a)과 상기 제1 게이트 전극부(11a) 사이의 오버랩 영역은 상기 제2 측 영역(21b)과 상기 제2 게이트 전극부(11b) 사이의 오버랩 영역과 동일한 면적을 가질 수 있다.
상기 제1 게이트 전극부(11a)와 상기 제1 측 영역(21a)에 의해 제1 기생 캐패시턴스(Cgs1)가 형성되고, 상기 제2 게이트 전극부(11b)와 상기 제2 측 영역(21b)에 의해 제2 기생 캐패시턴스(Cgs2)가 형성될 수 있다.
도 5에 도시한 바와 같이, 제1 기생 캐패시턴스(Cgs1)와 제2 기생 개패시턴스(Cgs2)는 병렬로 연결될 수 있다. 즉, 상기 소스 전극(21)의 제1 측 영역(21a)과 상기 제1 게이트 전극부(11a) 사이에 제1 기생 캐패시턴스(Cgs1)이 형성되고, 상기 소스 전극(21)의 제2 측 영역(21b)과 상기 제2 게이트 전극부(11b) 사이에 제2 기생 캐패시턴스(Cgs2)가 형성될 수 있다. 상기 제1 측 영역(21a)과 상기 제2 측 영역(21b)은 소스 전극(21)의 일부 영역이고, 상기 제1 게이트 전극(11a)와 상기 제2 게이트 전극(11b) 은 게이트 전극(11)의 일부 영역이므로, 소스 전극(21)과 게이트 전극(11) 사이에 제1 및 제2 기생 캐패시턴스(Cgs1, Cgs2)가 병렬로 연결되는 구조를 가지게 된다.
이러한 경우, 총 캐패시턴스(Ctot)는 제1 기생 캐패시턴스(Cgs1)와 제2 기생 캐패시턴스(Cgs2)의 합이 될 수 있다.
바람직하게는 상기 제1 및 제2 기생 캐패시턴스(Cgs1, Cgs2)가 변동되더라도 상기 총 캐패시턴스(Ctot)은 일정하게 유지될 수 있다. 즉, 상기 제1 기생 캐패시턴스(Cgs1)이 커지는 만큼, 상기 제2 기생 캐패시턴스(Cgs2)가 작아지는 경우, 상기 총 캐패시턴스(Ctot)은 일정하게 유지될 수 있다.
상기 소스 전극(21)의 끝단 영역은 상기 게이트 연결부(11c)에 오버랩할 수도 있고 그렇지 않을 수도 있다.
상기 드레인 전극(23)은 제1 및 제2 드레인 전극부들(23a, 23b)과 상기 제1 및 제2 드레인 전극부들(23a, 23b)을 연결하는 드레인 연결부(23c)를 포함할 수 있다.
상기 제1 및 제2 드레인 전극부들(23a, 23b)은 상기 소스 전극(21) 또는 상기 제1 및 제2 게이트 전극부들(11a, 11b)과 횡 방향으로 평행하게 배치될 수 있다.
상기 제1 드레인 전극부(23a)는 상기 소스 전극(21)의 제1 측 영역(21a)으로부터 이격되어 상기 제1 게이트 전극부(11a) 상에 형성되고, 상기 제2 드레인 전극부(23b)는 상기 소스 전극(21)의 제2 측 영역(21b)으로부터 이격되어 상기 제2 게이트 전극부(11b) 상에 형성될 수 있다.
상기 제1 및 제2 드레인 전극부들(23a, 23b)의 끝단들이 상기 드레인 연결부(23c)에 연결될 수 있다.
상기 드레인 전극(23)은 상기 제1 및 제2 드레인 전극부들(23a, 23b)과 상기 드레인 연결부(23c)에 의해 'U'자 형상을 가질 수 있다. 상기 드레인 전극(23)의 'U'자 형상은 적어도 상기 게이트 전극(11)의 'U'자 형상에 오버랩될 수 있다.
상기 제1 및 제2 드레인 전극부들(23a, 23b)과 상기 드레인 연결부(23c)는 모두 상기 게이트 전극(11)에 오버랩될 수 있다.
상기 제1 및 제2 게이트 전극부들(11a, 11b), 상기 소스 전극(21) 및 상기 제1 및 제2 드레인 전극부들(23a, 23b)은 동일 방향을 따라 평행하게 배치될 수 있다.
도 6a 내지 도 6c는 횡 방향으로의 마스크의 시프트에 따른 기생 캐패시턴스의 변동을 도시한 도면이다.
도 6a에 도시한 바와 같이, 소스 전극(21)을 형성하기 위한 마스크가 정확히 정렬되는 경우, 소스 전극(21)의 제1 및 제2 측 영역들과 게이트 전극(11)의 제1 및 제2 게이트 전극부들(11a, 11b)에 의해 형성된 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 동일한 값을 가질 수 있다.
마스크가 오른쪽 방향에서 왼쪽 방향으로 시프트되거나(도 6b) 왼쪽 방향에서 오른쪽 방향으로 시프트되는 경우(도 6c)에도 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 동일한 값을 가질 수 있다.
이는 마스크가 횡 방향으로 시프트되는 경우에는 왼쪽 방향에서 오른쪽 방향으로 시프트되든지 오른쪽 방향에서 왼쪽 방향으로 시프트되든지에 관계없이 L 영역과 M 영역이 동일한 면적을 가지기 때문이다. L 영역은 제1 게이트 전극부(11a)와 제1 측 영역의 오버랩 면적을 의미하고, M 영역은 제2 게이트 전극부(11b)와 제2 측 영역의 오버랩 면적을 의미한다.
도 6a에 도시한 바와 같이, 소스 전극(21)을 형성하기 위한 마스크가 정확히 정렬되는 경우, 소스 전극(21)의 제1 및 제2 측 영역들과 게이트 전극(11)의 제1 및 제2 게이트 전극부들(11a, 11b)에 의해 형성된 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 동일한 값을 가질 수 있다.
하지만, 마스크가 하부 방향에서 상부 방향을 시프트되거나(도 7b) 상부 방향에서 하부 방향으로 시프트되는 경우(도 7c)에, 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 상이한 값들을 가질 수 있다.
예컨대, 도 7b에 도시한 바와 같이, 마스크가 하부 방향에서 상부 방향으로 시프트되는 경우, P 영역이 O 영역보다 커지게 되므로, 제2 기생 캐패시턴스(Cgs2)가 제1 기생 캐패시턴스(Cgs1)보다 커지게 된다.
그럼에도 불구하고, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)의 합은 도 7a의 총 기생 캐패시턴스(Ctot)와 동일하다. 즉, 상기 제2 기생 캐패시턴스(Cgs2)가 커지는 만큼 상기 제1 기생 캐패시턴스(Cgs1)은 작아지므로, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)의 합은 도 7a의 총 기생 캐패시턴스(Ctot)와 동일하게 된다.
예컨대, 도 7c에 도시한 바와 같이, 마스크가 상부 방향에서 하부 방향으로 시프트되는 경우, O 영역이 P 영역보다 커지게 되므로, 제1 기생 캐패시턴스(Cgs1)이 제2 기생 캐패시턴스(Cgs2)보다 커지게 된다.
그럼에도 불구하고, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)의 합은 도 7a의 총 기생 캐패시턴스(Ctot)와 동일하다. 즉, 상기 제1 기생 캐패시턴스(Cgs1)가 커지는 만큼 상기 제2 기생 캐패시턴스(Cgs2)는 작아지므로, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)의 합은 도 7a의 총 기생 캐패시턴스(Ctot)와 동일하게 된다.
도 8은 종래와 본발명의 마스크 시프트에 따른 기생 캐패시턴스의 변동을 도시한 도면이다.
도 8에 도시한 바와 같이, 종래의 박막트랜지스터(도 1)는 마스크의 시프트에 따라 기생 캐패시턴스가 커지든지 작아지든지 한다.
이에 반해 실시예의 박막트랜지스터(도 3)는 마스크의 시프트에 관계없이 총 기생 캐패시턴스, 즉 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)의 합이 거의 일정하게 유지된다.
따라서, 실시예의 박막트랜지스터는 마스크의 시프트에 관계없이 기생 캐패시턴스의 값이 일정하게 유지되므로, 이러한 기생 캐패시턴스을 고려하여 정보를 정확히 전달하거나 검출할 수 있다.
도 4를 참고하면, 기판(10) 상에 제1 금속막이 형성되고 마스크 공정이 수행되어 게이트 전극(11)이 형성된다. 상기 게이트 전극(11)은 서로 평행하게 배치된 제1 및 제2 게이트 전극부들(11a, 11b)과 상기 제1 및 제2 게이트 전극부들(11a, 11b)이 연결된 게이트 연결부(11c)를 포함한다.
상기 게이트 전극(11) 상에 게이트 절연막(13)이 형성된다. 상기 게이트 절연막(13)은 SiNx나 SiOx와 같은 무기 물질로 형성될 수 있다.
상기 게이트 절연막(13) 상에 비정질 실리콘막과 도핑된 비정질 실리콘막을 순차적으로 형성한 다음, 마스크 공정을 진행하여 상기 게이트 전극(11) 상에 활성층(15)과 오믹 콘택층(17)을 포함하는 반도체층(19)을 형성할 수 있다.
상기 기판(10) 상에 제2 금속막이 형성되고 마스크 공정이 수행되어 소스 전극(21)과 드레인 전극(23)이 형성된다.
상기 소스 전극(21)은 상기 제1 게이트 전극부(11a)에 접하는 제1 측 영역(21a)과 상기 제2 게이트 전극부(11b)에 접하는 제2 측 영역(21b)을 포함할 수 있다.
상기 제1 측 영역(21a)은 상기 제1 게이트 전극부(11a)의 일부 영역에 오버랩되고, 상기 제2 측 영역(21b)은 상기 제2 게이트 전극부(11b)의 일부 영역에 오버랩될 수 있다.
상기 제1 게이트 전극부(11a)와 상기 제1 측 영역(21a)에 의해 제1 기생 캐패시턴스(Cgs1)가 형성되고, 상기 제2 게이트 전극부(11b)와 상기 제2 측 영역(21b)에 의해 제2 기생 캐패시턴스(Cgs2)가 형성될 수 있다.
상기 제1 게이트 전극부(11a)와 상기 제1 측 영역(21a) 사이의 두께와 상기 제2 게이트 전극부(11a)와 상기 제2 측 영역(21b) 사이에 게재된 매질의 유전율이 동일한 경우, 상기 제1 기생 캐패시턴스(Cgs1)와 상기 제2 기생 캐패시턴스(Cgs2) 사이의 차이는 상기 제1 게이트 전극부(11a)와 상기 제1 측 영역(21a) 사이의 오버랩 면적(제1 오버랩 면적)과 상기 제2 게이트 전극부(11b)와 상기 제2 측 영역(21b) 사이의 오버랩 면적(제2 오버랩 면적) 사이의 차이에 의해서만 결정될 수 있다.
상기 제1 오버랩 면적과 상기 제2 오버랩 면적이 동일한 경우, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 동일한 값을 가질 수 있다. 상기 제1 오버랩 면적과 상기 제2 오버랩 면적이 동일하지 않은 경우, 상기 제1 및 제2 기생 캐패시턴스들(Cgs1, Cgs2)은 서로 상이한 값을 가질 수 있다.
하지만, 제1 오버랩 면적이 커지는 만큼 제2 오버랩 면적은 작아지거나 또는 제2 오버랩 면적이 커지는 만큼 제1 오버랩 면적이 작아지므로, 상기 제1 및 제2 기생캐패시턴스들(Cgs1, Cgs2)의 합, 즉 총 기생 캐패시턴스(Ctot)는 상기 제1 및 제2 오버랩 면적들이 동일한 경우의 총 기생 캐패시턴스(Ctot)와 동일하게 된다.
따라서, 실시예에 따른 박막트랜지스터는 마스크가 시프트되더라도 마스크가 시프트되지 않을 때의 기생 캐패시턴스와 동일한 기생 캐패시턴스를 얻을 수 있다. 그러므로, 실시예에 따른 박막트랜지스터는 정보를 정확하게 전달하거나 검출할 수 있다.
이상의 실시예에서는 하나의 소스 전극과 2개의 드레인 전극부들을 설명하고 있지만, 이에 대해서는 한정하지 않는다. 즉, 2개 이상의 소스 전극부들과 소스 전극부들보다 하나 더 많은 드레인 전극부들을 갖는 박막트랜지터가 사용될 수도 있다. 이러한 경우, 게이트 전극부들은 상기 드레인 전극부들만큼 구비될 수 있다.
도 9는 실시예에 따른 엑스레이 검출기를 도시한 평면도이고, 도 10은 도 9의 엑스레이 검출기를 C-C'라인을 따라 절단한 단면도이다.
도 9를 참고하면, 실시예에 따른 엑스레이 검출기(100)는 교차 배열되어 화소 영역을 정의하는 게이트 라인(102)과 리드아웃 라인(124)과, 상기 화소 영역에 배치되어 있는 포토다이오드와, 상기 게이트 라인(102)과 리드아웃 라인(124)의 교차 영역에 배치되어 있는 박막트랜지스터(50)와, 상기 게이트 라인(102)과 교차하면서 상기 리드아웃 라인(124)과 평행하게 배치되어 있는 전원 라인(126)을 포함한다.
상기 포토다이오드는 제1 전극(110), 광도전층 및 제2 전극(114)을 포함한다. 상기 광도전층은 엑스레이의 조사 선량에 비례하는 전하를 생성할 수 있다. 상기 포토다이오드는 상기 생성된 전하에 상응하는 전기적인 신호를 생성할 수 있다. 따라서, 상기 박막트랜지스터(50)의 제어에 의해 상기 전기적인 신호가 리드아웃 라인(124)을 통해 검출될 수 잇다.
상기 박막트랜지스터(50)는 소스 전극과 드레인 전극을 형성하기 위한 마스크가 좌우 방향 또는 상하 방향으로 시프트하더라도 기생 캐패시턴스가 일정하게 유지될 수 있다. 따라서, 상기 박막트랜지스터(50)에 의해 정보의 추가적인 손실을 방지함으로써, 정보를 정확히 검출하도록 한다.
상기 박막트랜지스터(50)의 게이트 전극은 상기 게이트 라인(102)으로부터 연장 형성될 수 있다. 상기 박막트랜지스터(50)의 소스 전극은 제2 콘택홀(120)을 통해 상기 리드아웃 라인(124)과 전기적으로 연결될 수 있다. 상기 박막트랜지스터(50)의 드레인 전극은 제1 콘택홀(106)을 통해 상기 포토다이오드의 제1 전극(110)에 전기적으로 연결될 수 있다.
상기 전원 라인(126)은 상기 포토다이오드, 구체적으로 상기 제2 전극(114)에 오버랩되도록 배치될 수 있다. 상기 전원 라인(126)은 상기 리드아웃 라인(124)과 평행하게 배치되는 한편, 상기 포토다이오드를 가로질러 배치될 수 있다. 상기 전원 라인(126)은 상기 포토다이오드의 일부 영역에서 상기 제2 전극(114)에 전기적으로 연결될 수 있다.
도 10을 참고하면, 기판(10) 상에 제1 금속막이 증착되고, 마스크 공정이 진행되어 게이트 라인과 게이트 전극(11)이 형성될 수 있다.
상기 기판(10)의 전 영역 상에 게이트 절연막(13)이 형성되고, 이어서 비정실 실리콘막과 도핑된 비정질 실리콘막이 순차적으로 형성된 다음, 마스크 공정이 수행되어 상기 게이트 전극(11)에 대응하는 상기 게이트 절연막(13) 상에 활성층(15)과 오믹 콘택층(17)을 포함하는 반도체층(19)이 형성될 수 있다.
상기 게이트 절연막(13)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다.
상기 기판(10) 상에 제2 금속막이 형성되고, 마스크 공정이 수행되어, 소스 전극(21)과 드레인 전극이 형성될 수 있다. 상기 드레인 전극은 제1 및 제2 드레인 전극부들(23a, 23b)과 상기 제1 및 제2 드레인 전극부들(23a, 23b)을 전기적으로 연결하는 드레인 연결부(23c)를 포함할 수 있다.
상기 기판(10)의 전 영역 상에 제1 층간절연막(104)이 형성되고, 상기 드레인 전극이 노출되도록 상기 제1 층간절연막(104)이 관통되어 형성된 제1 콘택홀(106)이 형성될 수 있다.
상기 제1 층간절연막(104)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다.
상기 기판(10) 상에 제3 금속막이 형성되고, 마스크 공정이 수행되어 상기 화소 영역 상에 제1 전극(110)이 형성될 수 있다. 상기 제1 전극(110)은 상기 제1 콘택홀(106)을 통해 상기 드레인 전극과 전기적으로 연결될 수 있다.
상기 기판(10) 상에 광도전 물질이 형성된 다음, 마스크 공정이 수행되어 상기 제1 전극(110)에 접하는 광도전층(112)이 형성될 수 있다. 상기 광도전층(112)은 상기 제1 전극(110)과 동일한 면적을 갖거나 적은 면적을 가질 수 있다.
상기 기판(10) 상에 투명 도전막이 형성된 다음, 마스크 공정이 수행되어 상기 광도전층(112)에 접하는 제2 전극(114)이 형성될 수 있다. 상기 제2 전극(114)은 상기 광도전층(112)과 동일한 면적을 갖거나 적은 면적을 가질 수 있다. 상기 투명 도전막은 ITO, IZO, ITZO 등을 포함할 수 있다.
상기 제1 전극(110), 상기 광도전층(112) 및 상기 제2 전극(114)에 의해 포토다이오드(116)가 형성될 수 있다.
상기 기판(10)의 전 영역 상에 제2 층간절연막(118)이 형성되고, 마스크 공정이 수행되어 제2 및 제3 콘택홀들(120, 122)이 형성될 수 있다. 상기 제2 콘택홀(120)은 상기 소스 전극(21)이 노출되도록 상기 제2 층간절연막(118)이 관통되어 형성될 수 있다. 상기 제3 콘택홀(122)은 상기 제2 전극(114)이 노출되도록 상기 제2 층간절연막(118)이 관통되어 형성될 수 있다.
상기 제2 층간절연막(118)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다.
한편, 상기 제2 전극(114)의 전 역역 상에 제2 층간절연막(118)이 제거되어, 상기 제2 전극(114)의 전 영역이 노출될 수도 있다. 이러한 경우, 상기 제3 콘택홀(122) 또한 상기 제2 전극(114) 상에 형성되므로, 상기 제3 콘택홀(122) 주변의 일정 영역의 제2 층간절연막(118)은 남게 된다. 따라서, 상기 제2 전극(114)의 전 영역은 오픈되고, 상기 제3 콘택홀(122)에 의해서 상기 제2 전극(114)은 오픈될 수 있다. 이러한 경우, 상기 제2 전극(114) 상의 제2 층간절연막(118)은 그 위에 나중에 전원 라인(126)이 형성되도록 상기 제2 전극(114)을 세로 방향으로 가로지르도록 형성될 수 있다.
상기 기판(10) 상에 제4 금속막이 형성되고, 마스크 공정이 수행되어 리드아웃 라인(124)과 전원 라인(126)이 형성될 수 있다.
상기 리드아웃 라인(124)은 상기 제2 콘택홀(120)을 통해 상기 소스 전극(21)에 전기적으로 연결되고, 상기 전원 라인(126)은 상기 제3 콘택홀(122)을 통해 상기 제2 전극(114)에 전기적으로 연결될 수 있다.
상기 기판(10)의 전 영역 상에 보호막(128)이 형성될 수 있다. 상기 보호막(128)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다.
따라서, 실시예의 엑스레이 검출기(100)는 전원 라인(126)에 전원이 공급된 후, 엑스레이가 조사되면 포토다이오드(116)의 광도전층(112)에서 엑스레이의 조사 선량에 비례하는 전하들이 생성되고, 이러한 전하들은 전기적인 신호로 변환되어 도시되지 않은 캐패시터에 저장될 수 있다. 상기 박막트랜지스터(50)의 스위칭에 의해 상기 전기적인 신호는 리드아웃 라인(124)을 통해 검출될 수 있다.
도 11은 실시에에 따른 액정표시장치를 도시한 평면도이고, 도 12는 도 11의 액정표시장치를 D-D'라인을 따라 절단한 단면도이다.
도 11을 참고하면, 실시예에 따른 액정표시장치(200)는 게이트 라인(202)과 데이터 라인(204)이 교차되어 화소 영역이 정의된다. 상기 화소 영역에는 박막트랜지스터(50)와 화소 전극(210)이 배치될 수 있다.
상기 박막트랜지스터(50)가 상기 게이트 라인(202), 상기 데이터 라인(204) 및 화소 전극(210)에 전기적으로 연결될 수 있다.
상기 게이트 라인(202)으로 공급된 게이트 신호에 의해 상기 박막트랜지스터(50)가 스위칭되고, 상기 데이터 라인(204)으로 공급된 데이터 전압이 상기 박막트랜지스터(50)를 경유하여 상기 화소 전극(210)으로 인가될 수 있다.
상기 화소 전극(210)의 일부 영역은 전 단의 게이트 라인(202)과 오버랩되어, 데이터 전압을 1 프레임동안 저장할 수 있는 스토리지 캐패시터가 형성될 수 있다.
도 12를 참고하면, 기판(10) 상에 제1 금속막이 형성되고, 마스크 공정이 수행되어 게이트 라인과 게이트 전극(11)이 형성될 수 있다. 도시하지는 않았지만, 게이트 라인의 끝단에 게이트 패드 전극이 형성될 수 있다.
상기 게이트 전극(11)은 상기 게이트 라인으로부터 연장 형성될 수 있다.
상기 기판(10)의 전 영역 상에 게이트 절연막(13)이 형성되고, 이어서 비정질 실리콘막과 도핑된 비정질 실리콘막이 순차적으로 형성되고, 마스크 공정이 수행되어 활성층(15)과 오믹 콘택층(17)을 포함하는 반도체층(19)이 형성될 수 있다.
상기 게이트 절연막(13)은 무기 절연 물질이나 유기 절연 물질일 수 있다.
상기 기판(10) 상에 제2 금속막이 형성되고, 마스크 공정이 수행되어 데이터 라인, 소스 전극(21) 및 드레인 전극이 형성될 수 있다. 상기 드레인 전극은 제1 및 제2 드레인 전극부들(23a, 23b)와 상기 제1 및 제2 드레인 전극부들(23a, 23b)에 전기적으로 연결된 드레인 연결부(23c)를 포함할 수 있다.
도시하지는 않았지만, 상기 데이터 라인의 끝단에 데이터 패드 전극이 형성될 수 있다.
상기 소스 전극(21)은 상기 데이터 라인으로부터 연장 형성될 수 있다.
상기 기판(10) 상에 보호막(206)이 형성되고, 상기 드레인 전극이 노출되도록 상기 보호막(206)이 관통하여 형성된 드레인 콘택홀(208)이 형성될 수 있다. 도시하지는 않았지만, 상기 게이트 패드 전극이 노출된 게이트 콘택홀과 데이터 패드 전극이 노출된 데이터 콘택홀이 형성될 수 있다.
상기 보호막(206)은 무기 절연 물질이나 유기 절연 물질일 수 있다.
상기 기판(10) 상에 투명 도전막이 형성되고, 마스크 공정이 수행되어 화소 전극(210)이 형성될 수 있다. 상기 투명 도전막은 ITO, IZO, ITZO일 수 있다.
상기 화소 전극(210)은 상기 드레인 콘택홀(208)을 통해 상기 드레인 전극에 전기적으로 연결될 수 있다.
도시하지는 않았지만, 상기 게이트 콘택홀을 통해 상기 게이트 패드 전극과 전기적으로 연결된 게이트 콘택 전극과 상기 데이터 콘택홀을 통해 상기 데이터 패드 전극과 전기적으로 연결된 데이터 콘택 전극이 형성될 수 있다.
이상과 같이, 실시예에 따른 박막트랜지스터(50)는 공정 중에 마스크가 시프트되더라도 기생 캐패시터가 일정하게 유지되게 되므로, 박막트랜지스터(50)의 품질이 우수하고 박막트랜지스터의 제조 불량이 발생되지 않게 된다.
아울러, 이러한 박막트랜지스터(50)가 엑스레이 검출기(100)나 액정표시장치(200), 유기전계발광 표시장치 또는 전기영동 표시장치와 같은 표시장치에 적용되는 경우, 정보의 정확한 검출 또는 전달이 가능할 수 있다.
10: 기판 11: 게이트 전극
11a, 11b; 게이트 전극부 11c: 게이트 연결부
13: 게이트 절연막 15: 활성층
17: 오믹 콘택층 19: 반도체층
21: 소스 전극 21a: 제1 측 영역
21b: 제2 측 영역 23: 드레인 전극
23a, 23b: 드레인 전극부 23c: 드레인 연결부
50: 박막트랜지스터 100: 엑스레이 검출기
102: 게이트 라인 104: 제1 층간 절연막
106: 제1 콘택홀 110: 제1 전극
112: 광 도전체층 114: 제2 전극
116: 포토 다이오드 118: 제2 층간 절연막
120: 제2 콘택홀 122: 제3 콘택홀
124: 리드아웃 라인 126: 전원 라인
128: 보호막 200: 액정표시장치
202: 게이트 라인 204: 데이터 라인
206: 보호막 208: 드레인 콘택홀
210: 화소 전극

Claims (12)

  1. 적어도 하나 이상의 게이트 전극부들을 포함하는 게이트 전극;
    상기 게이트 전극부들 사이에 배치된 소스 전극; 및
    상기 게이트 전극부들 상에 배치된 적어도 하나 이상의 드레인 전극부들을 포함하는 드레인 전극
    을 포함하는 박막트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극은,
    상기 게이트 전극부들을 전기적으로 연결하는 게이트 연결부를 더 포함하는 박막트랜지스터.
  3. 제1항에 있어서,
    상기 드레인 전극은,
    상기 드레인 전극부들을 전기적으로 연결하는 드레인 연결부를 더 포함하는 박막트랜지스터.
  4. 제1항에 있어서,
    상기 소스 전극은,
    상기 게이트 전극부들 중 제1 게이트 전극부에 접하는 제1 측 영역; 및
    상기 게이트 전극부들 중 제2 게이트 전극부에 접하는 제2 측 영역을 포함하는 박막트랜지스터.
  5. 제4항에 있어서,
    제1 기생 캐패시턴스를 형성하기 위해 상기 제1 측 영역은 상기 제1 게이트 전극부에 오버랩하고,
    제2 기생 캐패시턴스를 형성하기 위해 상기 제2 측 영역은 상기 제2 게이트 전극부에 오버랩하는 박막트랜지스터.
  6. 제5항에 있어서,
    상기 제1 및 제2 기생 캐패시턴스들은 직렬 연결되는 박막트랜지스터.
  7. 제4항에 있어서,
    상기 제1 및 제2 게이트 전극부들은 상기 게이트 연결부를 중심으로 서로 대칭된 동일한 형상을 갖는 박막트랜지스터.
  8. 제1항에 있어서,
    상기 게이트 전극부들과 상기 소스 전극은 서로 평행하게 배치되는 박막트랜지스터.
  9. 제1항에 있어서,
    상기 드레인 전극은,
    상기 드레인 전극부들을 전기적으로 연결하는 드레인 연결부를 더 포함하는 박막트랜지스터.
  10. 제9항에 있어서,
    상기 드레인 전극부들은 상기 게이트 전극부들 상에 각각 오버랩되는 박막트랜지스터.
  11. 기판;
    상기 기판 상에 화소 영역을 정의하기 위해 교차하는 게이트 라인과 리드아웃 라인;
    상기 화소 영역에 배치된 포토다이오드; 및
    상기 게이트 라인, 상기 리드아웃 라인 및 상기 포토다이오드에 전기적으로 연결된 박막트랜지스터를 포함하고,
    상기 박막트랜지스터는,
    적어도 하나 이상의 게이트 전극부들을 포함하는 게이트 전극;
    상기 게이트 전극부들 사이에 배치된 소스 전극; 및
    상기 게이트 전극부들 상에 배치된 적어도 하나 이상의 드레인 전극부들을 포함하는 드레인 전극
    을 포함하는 엑스레이 검출기.
  12. 기판;
    상기 기판 상에 화소 영역을 정의하기 위해 교차하는 게이트 라인과 데이터 라인;
    상기 화소 영역에 배치된 화소 전극; 및
    상기 게이트 라인, 상기 데이터 라인 및 상기 화소 전극에 전기적으로 연결된 박막트랜지스터를 포함하고,
    상기 박막트랜지스터는,
    적어도 하나 이상의 게이트 전극부들을 포함하는 게이트 전극;
    상기 게이트 전극부들 사이에 배치된 소스 전극; 및
    상기 게이트 전극부들 상에 배치된 적어도 하나 이상의 드레인 전극부들을 포함하는 드레인 전극
    을 포함하는 액정표시장치.
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