KR20140024304A - 멀티비트 메모리 셀의 조건부 프로그래밍 - Google Patents

멀티비트 메모리 셀의 조건부 프로그래밍 Download PDF

Info

Publication number
KR20140024304A
KR20140024304A KR1020137026294A KR20137026294A KR20140024304A KR 20140024304 A KR20140024304 A KR 20140024304A KR 1020137026294 A KR1020137026294 A KR 1020137026294A KR 20137026294 A KR20137026294 A KR 20137026294A KR 20140024304 A KR20140024304 A KR 20140024304A
Authority
KR
South Korea
Prior art keywords
memory cell
resistance state
programming
programming pulse
data
Prior art date
Application number
KR1020137026294A
Other languages
English (en)
Inventor
시잉 코스타
이보 니안
로이 쉐얼라인
쯔-이 리우
챈드러시커 레디 고를라
Original Assignee
쌘디스크 3디 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쌘디스크 3디 엘엘씨 filed Critical 쌘디스크 3디 엘엘씨
Publication of KR20140024304A publication Critical patent/KR20140024304A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5664—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using organic memory material storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0076—Write operation performed depending on read result
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

멀티레벨 금속 산화물 메모리 셀들을 프로그래밍하기 위한 개선된 방법들이 개선된 성능을 제공하기 위하여 인가된 전압 및 전류의 균형을 잡는다. 메모리 셀들을 더 낮은 저항상태로 천이시키는 설정 프로그래밍은, 프로그래밍에서 달성될 목표 저항상태에 대한 적합한 프로그래밍 전압 및 전류 제한을 결정하고, 이후 결정된 설정 전기적 특성들을 갖는 펄스를 인가함으로써 달성된다. 메모리 셀들을 더 높은 저항상태로 천이시키는 재설정 프로그래밍은, 프로그래밍에서 달성될 상태에 대한 적합한 프로그래밍 전압 및 선택적인 전류 제한을 결정하고, 이후 결정된 전기적 특성들을 갖는 펄스를 인가함으로써 달성된다. 적합한 설정 또는 재설정 프로그래밍 전압 및 전류값들을 결정하는데 이용되는 알고리즘은 메모리 소자에 스트레스를 주지 않으면서 유효한 프로그래밍을 제공한다. 프로그래밍 펄스들에 대한 전기적 특성들이 표 검색 알고리즘을 이용한 데이터 표에 저장될 수 있다.

Description

멀티비트 메모리 셀의 조건부 프로그래밍{CONDITIONAL PROGRAMMING OF MULTIBIT MEMORY CELLS}
본 출원은 2011년 3월 18일에 출원된 미합중국 출원 13/051,885의 우선권 이익을 주장하며, 그것은 전체로서 본 출원에 개재된다. 본 발명은 메모리 어레이들(memory arrays)을 포함하는 반도체 집적회로에 관한 것으로, 특히 멀티레벨(Multi-level) 메모리 셀들을 프로그램하는 방법에 관한 것이다.
스토리지 클래스 메모리(storage class memory: SCM) 장치의 개발은 컴퓨터 및 반도체 산업에서 스토리지(저속, 저가, 및 비휘발성)와 메모리(고속, 고가, 및 휘발성) 사이의 경계를 모호하게 만들었다. 금속 산화물 멀티레벨 셀(Metal oxide multi-level cell: MLC) 메모리는 비휘발성, 짧은 억세스 시간, 비트당 저비용, 및 고체 상태 요건들과 같은 모든 SCM 특성들을 달성하는데 가장 기대되는 후보들 중 하나이다. SCM 셀은 측정항 F2, 또는 "형상크기의 제곱"을 근거로 하여 종종 비교된다. F2 측정치가 작아질수록 단위면적당 SCM셀은 더 많아진다. 3차원(3D) 수직 메모리 어레이 구조에서, 금속 산화물 저항 소자로 이루어진 저항 메모리(resistance random access memories: RRAM)는 8층의 적층으로 0.5F2를 얻을 수도 있다. 8층의 적층은 기술 노드(technology node)가 규모축소되면서 엄격한 집적도 과제를 안게 될 것이다.
그러나, 4개 레벨의 멀티레벨 셀(MLC) 동작은 메모리 셀 층들의 절반의 갯수로 동일한 F2 측정치를 얻는데 도움을 준다. 잘 알려진 요인으로서, 금속 산화물 메모리 셀들은 항복 영역에서 동작 되어지고 있다. MLC 메모리에 대한 고체-상태 스토리지 소자 응용에서의 최소한의 내구성 요건들은 기술 노드(technology node)가 규모축소되면서 단일레벨 셀(SLC) 메모리에 대한 것보다 훨씬 더 작다.
다양한 실시예들은 개선된 성능을 제공하기 위하여 인가된 전압 및 전류의 균형을 잡는 멀티레벨 금속 산화물 메모리 셀들을 프로그램하는 개선된 방법을 포함한다. 방법들의 실시예는, 메모리 장치에 기입될 데이터를 수신하는 연산과, 상기 수신된 데이터의 일부가 기입될 메모리 셀을 선택하는 연산과, 상기 선택된 메모리 셀의 현재 저항상태를 결정하는 연산과, 상기 선택된 메모리 셀에 기입될 데이터를 표시하기 위한 목표 저항상태를 결정하는 연산과, 상기 선택된 메모리 셀로의 데이터의 기입이 상기 현재 저항상태 및 상기 목표 저항상태에 근거하여 상기 선택된 메모리 셀의 증가하거나 감소하는 저항을 포함할 것인지를 결정하는 연산과, 상기 목표 저항상태에 근거하여 상기 선택된 메모리 셀의 저항상태를 상기 목표 저항상태로 변화시킬 프로그래밍 펄스에 대한 전기적 특성들 및 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가하거나 감소하는 저항을 포함할 것인지를 결정하는 연산, 및 상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 연산을 포함할 수 있다. 프로그래밍 펄스에 대한 상기 결정된 전기적 특성들은 상기 프로그래밍 펄스에 대한 전압 및 전류 제한을 포함할 수 있다. 상기 결정된 전기적 특성들은, 상기 목표 저항상태에 근거한 프로그래밍 펄스에 대한 지속기간 및 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가하거나 감소하는 저항을 포함할 것인지를 더 포함할 수 있으며, 그러한 경우에 상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계는 상기 결정된 지속기간 동안 그러한 프로그래밍 펄스를 인가하는 단계를 포함할 수도 있다. 프로그래밍 펄스들에 대한 상기 전기적 특성들을 결정하는 단계는 상기 목표 저항상태 및 상기 프로그래밍이 상기 메모리 셀의 저항을 증가시키거나(재설정,reset) 또는 감소시키는 것(설정,set)을 포함할 것인지를 이용한 연산을 표에서 찾아 수행될 수 있다. 일 실시예에서, 메모리 셀의 결과적인 저항은 하나의 프로그래밍 펄스 이후에 점검될 수 있고, 만약 그 결과적인 저항이 목표 저항에 관하여 문턱 제한의 허용오차 대역(tolerance band) 이내에 있지 않다면 제2의 프로그래밍 펄스가 인가될 수도 있다. 또다른 실시예에서, 메모리 셀들의 프로그래밍은 각 프로그래밍 단계 동안 결정된 전기적 특성들(전압들, 전류 제한들 및 지속기간들)을 갖는 프로그래밍 펄스를 포함한 각 단계를 통하여, 그 단계들에서 달성될 수도 있다.
더욱이 실시예들은, 복수의 워드라인과 복수의 비트라인 사이에 멀티레벨 셀 저항 메모리 셀들을 갖는 어레이, 메모리 콘트롤러 회로, 상기 메모리 콘트롤러 회로에 연결되며 상기 메모리 콘트롤러 회로로부터의 제어신호에 응답하여 비트라인을 선택하도록 배치된 비트라인 콘트롤러, 상기 메모리 콘트롤러 회로와 연결되며 상기 메모리 콘트롤러 회로로부터의 제어신호에 응답하여 워드라인을 선택하도록 배치된 워드라인 콘트롤러, 상기 메모리 콘트롤러 회로와 연결되며 상기 메모리 콘트롤러 회로로부터의 제어신호에 응답하여 선택된 메모리 셀들에 데이터를 기입을 위한 전압을 갖는 프로그래밍 펄스를 생성하도록 배치된 프로그래밍 펄스 생성기, 상기 메모리 콘트롤러 회로와 연결되며 상기 메모리 콘트롤러 회로로부터의 제어신호에 응답하여 프로그래밍 펄스 동안 선택된 메모리 셀을 통하여 흐르는 전류를 제한하도록 배치된 전류 제한 회로, 및 상기 메모리 콘트롤러 회로, 상기 비트라인 콘트롤러 및 상기 워드라인 콘트롤러와 연결되며 선택된 메모리 셀의 저항상태를 결정하도록 배치된 저항상태 결정회로를 포함하는 메모리 장치들을 내포한다. 그러한 메모리 장치들에서, 메모리 콘트롤러 회로는 비트라인 및 워드라인 디코더들 및 펄스 생성회로를 제어하기 위하여 배치되며, 그 결과 상기 장치는, 상기 메모리 장치에 기입될 데이터를 수신하는 단계, 상기 수신된 데이터의 일부가 기입될 메모리 셀을 선택하기 위하여 상기 비트라인 및 워드라인 콘트롤러들을 활성화시키는 단계, 상기 저항상태 결정회로로부터 상기 선택된 메모리 셀의 현재 저항상태를 얻는 단계, 상기 선택된 메모리 셀에 기입될 데이터를 표시하기 위한 하나의 목표 저항상태를 결정하는 단계, 상기 선택된 메모리 셀로의 데이터의 기입이 상기 현재 저항상태 및 상기 목표 저항상태에 근거하여 상기 선택된 메모리 셀의 증가 또는 감소 저항을 포함할 것인지를 결정하는 단계, 상기 선택된 메모리 셀의 저항상태를 상기 목표 저항상태에 근거하여 상기 목표 저항상태로 변화시킬 하나의 프로그램 펄스에 대한 전기적 특성들(즉, 전압, 전류 제한들, 및 선택적인 펄스 지속기간) 및 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가 또는 감소 저항을 포함할 것인지를 결정하는 단계, 및 상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하기 위하여 상기 펄스 생성회로 및 상기 전류 제한회로를 활성화시키는 단계를 포함하는 데이터 기입 동작들을 수행한다.
일 실시예에서, 메모리 장치들은, 복수의 상호 관련된 저항상태들을 갖는 형태로 복수의 데이터 비트들을 저장하기 위한 스토리지 수단, 상기 메모리 장치에 기입될 데이터를 수신하기 위한 수단, 상기 수신된 데이터의 일부가 기입될 하나의 스토리지 수단을 선택하기 위한 수단, 상기 선택된 스토리지 수단의 현재 저항상태를 얻기 위한 수단, 상기 선택된 스토리지 수단에 기입될 데이터를 표시하기 위하여 목표 저항상태를 결정하기 위한 수단, 상기 선택된 스토리지 수단으로의 데이터의 기입이 상기 현재 저항상태 및 목표 저항상태에 근거하여 상기 선택된 스토리지 수단의 증가 또는 감소 저항을 포함할 것인지를 결정하기 위한 수단, 상기 선택된 스토리지 수단의 상기 저항상태를 상기 목표 저항상태에 근거하여 상기 목표 저항상태로 변화시킬 프로그래밍 펄스에 대한 전기적 특성들 및 상기 선택된 스토리지 수단으로의 데이터의 기입이 상기 스토리지 수단의 증가 또는 감소 저항을 포함할 것인지를 결정하기 위한 수단, 및 상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 스토리지 수단에 인가하기 위한 수단을 갖는 어레이를 포함할 수 있다.
상기 실시예에서 메모리 장치들, 메모리 셀들 및 스토리지 수단은, 산화 하프늄(HfOX), 산화 니켈(NiO), 산화 티타늄(TiO) 또는 다른 금속 산화물로 이루어질 수 있는 쌍극성 금속 산화물 저항 소자들을 포함하며 데이터 1비트 이상을 저장하기 위하여 4개, 6개 또는 그 이상의 프로그래밍 레벨들(즉, 저항상태들)을 가질 수 있는 멀티레벨 셀 저항 메모리 셀들일 수 있다. 그러한 메모리 장치들에서, 상기 프로그래밍 펄스 전기적 특성들은, 상기 목표 저항상태 및 상기 프로그래밍이 상기 메모리 셀의 저항을 증가시키거나(재설정) 또는 감소시키는 것(설정)을 포함할 것인지를 이용한 연산을 표에서 찾아 프로그래밍 펄스들에 대한 전기적 특성들을 결정할 수 있도록, 표에서와 같이 메모리에 저장될 수 있다. 메모리 콘트롤러 회로는 하나의 셀에 기입될 데이터가 그 셀에 이미 표시된 경우에(즉, 현재 저항상태가 목표 저항상태의 허용오차 제한 이내에 있다면) 더 배치될 수 있으며, 이때 프로그래밍 펄스는 인가되지 않는다. 메모리 콘트롤러 회로는 하나의 프로그래밍 펄스로 인하여 선택된 메모리 셀의 저항을 결정하도록 하며 그 후 그 결과적인 저항이 목표 저항상태의 허용오차 문턱 제한 이내에 있지 않다면 다른 프로그래밍 펄스를 인가하도록 더 배치될 수 있다. 메모리 콘트롤러 회로는 궁극적으로 목표 저항상태에 이르는 일련의 프로그래밍 펄스들을 결정하고 인가하도록 더 배치될 수 있다.
본 명세서의 일부를 구성하며 여기에 개재된 첨부도면들은, 본 발명의 예시된 실시예들을 상기의 일반적인 설명 및 이하의 상세한 설명과 함께 도시하며 본 발명의 특징들을 설명하는 역할을 한다.
도 1은 다양한 실시예들로 이용하기 적합한 단일의 금속 산화물 저항 메모리 셀의 회로소자도이다.
도 2는 집적회로내에서 구현될 수 있는 단일의 금속 산화물 메모리 셀의 횡단면도이다.
도 3은 다양한 실시예들로 이용하기 적합한 금속 산화물 멀티레벨 셀 메모리 어레이의 일부를 잘라낸 사시도이다.
도 4a 및 도 4b는 다양한 실시예들을 구현하는데 이용될 수 있는 약간의 회로소자들을 도시한 금속 산화물 메모리 어레이의 일부에 대한 회로블록도이다.
도 5는 금속 산화물 멀티레벨 메모리 셀에서 메모리 소자 저항상태들의 모집단을 도시한 그래프이다.
도 6은 금속 산화물 멀티레벨 메모리 셀에서 메모리 소자 저항의 누적 분포 함수를 도시한 그래프이다.
도 7은 주어진 독출 전압(read voltage)에서, 4개의 레벨의 멀티레벨 셀 메모리 소자에서의 독출 전류(read current) 차이를 도시하는 그래프이다.
도 8은 일 실시예에 따른 설정 프로그래밍 전압 및 전류를 결정하는 것을 도시한 그래프이다.
도 9는 일 실시예에 따른 재설정 프로그래밍 전압 및 전류를 결정하는 것을 도시한 그래프이다.
도 10a 및 도 10b는 메모리에서 다양한 실시예들을 구현하는데 적합한 데이터 구조를 도시한 데이터 표이다.
도 11은 쌍극성(bipolar) 금속 산화물 멀티레벨 셀 메모리를 프로그래밍하기 위한 일 실시예의 방법에 대한 처리 흐름도이다.
도 12는 쌍극성 금속 산화물 멀티레벨 셀 메모리를 프로그래밍하기 위한 다른 실시예의 방법에 대한 처리 흐름도이다.
도 13은 쌍극성 금속 산화물 멀티레벨 셀 메모리를 프로그래밍하기 위한 또다른 실시예의 방법에 대한 처리 흐름도이다.
다양한 실시예들이 첨부한 도면을 참조하여 상세히 서술될 것이다. 가능한 어느곳에서나, 동일한 참조 번호가 도면 전체에 걸쳐 동일 또는 유사한 부분을 인용하는데 이용될 것이다. 개개의 예들 및 구현들로 이루어진 참고 문헌은 예시 목적들을 지지하며 본 발명 또는 청구항들의 범위를 한정하지 않는다. 도면은 크기에 영향받지 않으며, 공지 구조들 및 장치들은 다양한 실시예들의 설명을 용이하게 하기 위하여 간단한 형태로 도시된다.
여기서 "모범적인(exemplary)"라는 단어는 "예, 예증, 또는 예시로서 역할을 하는"라는 의미로 사용된다. "모범적인"으로서 여기에 설명된 어떠한 구현도 반드시 다른 구현들을 넘어서 바람직하거나 또는 이점이 있는 것으로서 해석될 필요는 없다. 여기서 "워드라인(word line)" 및 "비트라인(bit line)"이라는 용어는 메모리 셀 어레이 내부 및 사이에서 전기적 연결들을 언급하는데 사용된다.
다양한 실시예들에서, 금속 산화 저항 메모리 셀들은, 그 결과적인 저항이 그 셀의 상태(즉, 내부에 저장된 데이터)를 결정하는데 측정가능한 상태에서, 하나의 레벨의 저항을 다른 레벨로 변화되도록 메모리 셀들에 전압들 및 전류들을 선택적으로 인가함으로써 프로그램된다. 여기서 이용된 바와 같이, 더 높은 저항상태로부터 더 낮은 저항상태로의 천이는 여기서 설정(SET) 천이(transition)로 언급되며 다양한 실시예들에 따라 설정 전류, 설정 또는 프로그래밍 전압, 또는 설정 또는 프로그래밍 펄스에 의해 영향을 받는다. 여기서 이용된 바와 같이, 더 낮은 저항상태로부터 더 높은 저항상태로의 역천이(reverse transition)는 여기서 재설정(RESET) 천이로 언급되며 다양한 실시예들에 따라 재설정 전류, 재설정 전압, 또는 재설정 펄스에 의해 영향을 받는다.
다양한 실시예들은 개선된 성능을 제공하기 위하여 인가된 전압 및 전류의 균형을 잡는 멀티레벨 금속 산화물 랜덤 억세스 메모리(RRAM)의 메모리 셀들을 프로그램하기 위한 개선된 방법을 제공한다. 다양한 실시예들에서, 메모리 셀을 더 낮은 저항상태로 천이시키는 설정 프로그래밍은, 프로그래밍을 달성하기 위하여 그 상태에 대한 적합한 프로그래밍 전압 및 전류 제한을 결정하고 나서 선택된 메모리 셀 또는 셀들에 그 결정된 설정 프로그래밍 전압 및 전류를 갖는 펄스를 인가함으로써 완수된다. 유사하게, 메모리 셀을 더 높은 저항상태로 천이시키는 재설정 프로그래밍은, 프로그래밍을 달성하기 위하여 그 상태에 대한 적합한 프로그래밍 전압 및 전류(선택적으로) 제한을 결정하고 나서 선택된 메모리 셀 또는 셀들에 그 결정된 재설정 프로그래밍 전압 및 전류를 갖는 펄스를 인가함으로써 완수된다. 적합한 설정 또는 재설정 프로그래밍 전압값 및 전류값을 결정하는데 이용된 알고리즘은 효과적인 프로그래밍을 위해 메모리 소자에 스트레스(stress)를 주지 않고 제공한다. 특히, 설정 프로그래밍 방법은, 증가하는 전류 제한을 갖지만 각각의 이어지는 프로그래밍 레벨에서 감소하는 전압을 갖는(즉, 감소하는 저항상태) 펄스를 인가하며, 반면에 재설정 프로그래밍 방법은, 감소하는 전류를 갖지만 각각의 이어지는 프로그래밍 레벨에서 증가하는 전압을 갖는(즉, 증가하는 저항상태) 펄스를 인가한다. HfO2와 같은 쌍극성 금속 산화물 저항 소자 특징을 갖는 실시예들에서, 설정 및 재설정 전압들은 반대 극성으로 이루어지며(예컨대, 설정 전압이 음성이면 재설정 전압은 양성) 멀티레벨 셀들에 직접적으로 기입되게 할 수 있다. 멀티레벨 셀들에 직접적인 기입이라는 것은, 메모리 셀들이 그들을 원하는 상태로 프로그램하기 이전에 최초 클리어(clear) 또는 재설정할 필요없이 직접적으로 그들의 다양한 메모리 상태들(즉, 개개의 비트 패턴들에 상호관련된 저항상태들) 중 어느 것으로 프로그램될 수 있다는 것을 의미한다. 그러한 금속 산화물 직접 기입 MLC 기술은 신속한 프로그래밍이 가능한, 저 비용, 고밀도 스토리지 메모리 어레이들을 제공한다.
금속 산화물 RRAM 메모리들의 여러 구조들 및 배치들이 제안되어져 왔다. 다음의 설명들은 도 1 내지 도 4를 참조하여 다양한 실시예들에 적합한 용도를 갖는 쌍극성 금속 산화물 멀티레벨 셀(MLC) 메모리들의 구조 및 배치에 대한 개요를 제공한다. 더욱 상세하게는, 금속 산화물 저항 메모리들에 대한 대안적인 배치들이 예컨대, 미합중국 특허등록번호 7,463,536, 7,706,169, 및 7,745,312와 미합중국 특허공개번호 2008/0007989 및 2010/0157652에 개시되며, 그 모든 것은 본 출원의 양수인에게 양도되며 그리고 금속 산화물 RRAM 메모리 셀 제조, 배치, 프로그래밍 및 독출 회로 및 연산을 개시하는 부분들에 대한 참고 문헌으로서 개재되어 있다. 몇몇의 실시예들 또한 미합중국 특허공개번호 2010/0259960에 개시된 바와 같이, 작은 서브어레이(sub-array)에서 스티어링 소자(steering element) 없는 메모리 셀들을 갖는 대안적인 어레이 구성들을 이용할 수도 있으며, 그것은 그러한 메모리 어레이 및 셀 구조들을 개시한 부분들에 대한 참고 문헌으로서 개재된다.
도 1을 참조하면, 저항 메모리들은 워드라인(104) 및 비트라인(106) 사이에 연결된 변화가능한 저항 소자(102)(예컨대, 메모리 소자의 스토리지 소자 또는 셀 그 자체(100))를 포함한 회로 소자로서 형성될 수 있다. 저항 재료(102)의 저항 레벨을 인식가능한 저항상태로 변화시킴으로써 정보가 메모리 소자(100)에 저장될 수 있다. 인식가능한 저항상태는 소정의 데이터 비트 패턴들(예컨대, 4개 레벨의 MLC 소자에서 00, 01, 10, 및 11)에 상호관련된 소정의 문턱 제한들(즉, 저항의 범위) 이내에서 감소하는 소자를 통하여 측정가능한 저항이다. 그러한 정보는, 이하에서 더욱 충분히 서술되는 바와 같은 독출 감지회로에 의해 측정된 결과적인 전류 또는 전압 강하와 함께 메모리 셀을 통과하여 전압을 인가하는 회로를 워드라인(104) 및 비트라인(106) 사이에 갖춤으로써 저항 재료(102)를 통하여 저항을 감지하여 결정될 수 있다. 전형적으로, 저항 메모리 소자(100)는 다이오드(108)와 같은 스티어링 소자(steering element)를 포함하며, 소자가 어드레스(address)되지 않을 때 소자를 통하여 다른 한편으로 흐를 수 있는 누설 전류를 최소화하는 역할을 한다. 트랜지스터와 같은 다른 스티어링 소자들, 또는 작은 서브 어레이에서 스티어링 소자 없는 메모리 셀조차도 사용될 수 있다.
저항 소자(102)는 안티퓨즈 유전체(antifuse dielectric), 퓨즈(fuse), 다이오드 및 연속적으로 배열된 안티퓨즈 유전체, 다결정 실리콘 메모리 효과 재료, 금속 산화물 또는 스위치가능한(switchable) 복합 금속 산화물 재료, 탄소 나노튜브 재료, 그래핀 스위치가능한(graphene switchable) 저항 재료, 상변이(phase change) 재료, 도전성 브리지 소자, 전해질 스위칭 재료, 스위치가능한 폴리머(switchable poly mer) 재료, 또는 탄소 저항 스위칭 재료, 비정질(amorphous), 다결정질 또는 마이크로결정질 탄소 또는 그래파이트(graphite) 재료와 같은 것을 포함한 다양한 가변성 저항 재료들로 제조될 수 있다. 바람직한 실시예에서, 저항 소자(102)는 쌍극성(즉, 가역성 저항) 특성들을 보이는 금속 산화물로 제조되며, 예컨대 산화 하프늄(HfOX), 산화 니켈(NiO) 및 산화 티타늄(예컨대 TiO2)을 포함한다. 다른 것을 참조하면, 저항-스위칭 바이너리 금속 산화물(resistivity-switching binary metal oxide) 또는 질소 화합물로는, NixOy, NbxOy, TixOy, HfxOy, AlxOy, MgxOy, CoxOy, CrxOy, VxOy, ZnxOy, ZrxOy, BxNy, AlxNy 를 포함한다. 실예들은 화학량적인 화합물들(stoichiometric compounds) NiO, Nb2O5, TiO2, HfO2, Al2O3, MgOX, CoO, CrO2, VO, ZnO, ZrO, BN 및 AlN 이지만, 비화학량적인 화합물들(nonstoichiometric compounds)도 참조될 수 있다.
쌍극성 가변성 저항 금속 산화물들(예컨대 HfOX)은 편리한 특성을 나타내는데, 저항 레벨이, 제1 극성(예컨대 음의 전압)으로 전기적인 펄스들을 인가함으로써 감소될 수 있고(설정), 그 반대 극성(예컨대 양의 전압)으로 전기적인 펄스들을 인가함으로써 증가될 수 있다(재설정). 이러한 쌍극성 특성은 메모리 소자의 프로그래밍을 간단하게 하는데, 그 이유는 프로그래밍 펄스가, 소자를 완전하게 재설정할 필요없이 원하는 프로그래밍 상태를 달성하고 목표 저항상태를 만들기 위해 일련의 저항상태들에 걸쳐 일정한 순서로 배열하기 위하여, 저항을 단계적으로 증가시키거나 감소시켜 인가될 수 있기 때문이다.
그러한 저항 스위칭 메모리 셀들은 도 2에 도시된 바와 같은 필러(pillar) 구조를 형성하는 반도체 제조 기술을 이용하여 메모리 어레이들에 전형적으로 형성된다. 예컨대, 전형적인 금속 산화물 저항 메모리 소자(100)는 일련의 층들(102 내지 208)에서 워드라인(104) 및 비트라인(106) 사이에 형성될 수 있다. 예컨대, 이러한 재료는 전기적으로 도전가능한 연결층을 포함할 수 있는데, 그것은 Si, Ge 또는 SiGe P-I-N 또는 P-N 다이오드와 같은 다이오드(108)에 전위를 전도하는 역할을 하는 질화 티타늄(TiN)층(208)으로부터 만들어진다. 제2 전기적 도전층(206)(예컨대 TiN)은 산화 티타늄(TiO2)과 같은 것으로, 다이오드(108)와 버퍼층(204)을 연결할 수 있다. 금속 산화물 저항(즉, 저항 스위칭) 소자(102)는 버퍼층(204)에 연결되며 비트라인(106)과 전기적으로 연결하는 전기적 도전층(202)(예컨대 TiN)에 연결될 수 있다. 다양한 실시예들에서, 워드라인(104) 및 비트라인(106) 사이에 메모리 소자(100)에 인가되는 전압 및 전류는, 금속 산화물 저항 소자(102)가 정보 저장을 가능케하는 방식으로 하나의 저항상태로부터 다른 저항상태로 천이되도록 만든다.
도 3은 메모리 셀 소자들(100)이 제1 층에서 일련의 평행한 워드라인들(104)사이의 어레이와 제2 층에서 직교하여 평행한 비트라인들(106)의 어레이에서 얼마나 밀도있게 채워질 수 있는지를 도시한다. 도 3은 그러한 어레이에서 형상크기가 어떻게 메모리 셀 소자(100) 각각의 크기인지를 도시한다.
도 3에 도시된 바와 같은 메모리 셀의 어레이들은 메모리 칩(400)을 형성하기 위하여 드라이버(driver) 및 디코더(decorder) 회로들에 연결될 수 있다. 메모리 칩(400)은, 셀들에 데이터를 기입하는데 필요한 것으로서 메모리 셀 소자들(100)의 저항을 설정하거나 재설정하도록 배치된 메모리 셀 프로그래밍 시스템(401)을 포함할 수 있다. 그러한 메모리 셀 프로그래밍 시스템(401)에서 예시적인 드라이버 및 디코더 회로 소자들의 블록도가 도 4에서 도시된다. 이 도면에서 도시되는 바와 같이, 복수의 워드라인(104) 및 비트라인(106) 사이에 연결된 메모리 셀(100)의 어레이들은 전형적으로 메모리 콘트롤러 회로(402)에 의해 제어될 수 있는 각각의 워드라인 디코더(406) 및 비트라인 디코더(408)에 연결된다. 이들 디코더 회로들은 전형적으로 개개의 워드 및 비트라인들이 저항 또는 전류 측정회로에 의해 감지되어 선택되도록 하는 복수의 스위치들을 포함한다. 그래서, 메모리 셀(100)을 독출(read)하기 위하여, 워드라인 및 비트라인 디코더들(406,408)은 그 특정 셀에 연결된 워드 및 비트라인들을 선택하도록 메모리 콘트롤러 회로(402)로부터의 제어신호에 응답하여 동작되며, 그 회로를 전압, 저항 또는 전류를 측정하는 회로(613)(도4B에 도시된)에 연결한다.
금속 산화물 저항 메모리 셀들(100)에 데이터를 기입하기 위하여, 실시예들에 따라 전기적인 펄스들이 각각의 셀에 인가된다. 개개의 메모리 셀들(100)에서 그러한 펄스들의 생성과 인가가 가능케하기 위하여, 메모리 셀 프로그래밍 시스템(401)은, 메모리 콘트롤러 회로(402)로부터의 제어신호들에 응답하여 메모리 셀 프로그래밍을 달성하기 위하여 그 적합한 대역(즉, 지속기간, duration) 및 전압 진폭/크기를 갖는 전압 펄스들을 출력하도록 배치되는 전압 제어회로(404)를 포함할 수 있다. 전압 제어회로(404)는, 독출 연산을 위한 적합한 전압(Vread)을 공급하는 전압원, 재설정 연산을 위한 적합한 전압(Vreset)을 공급하는 전압원, 설정 연산을 위한 적합한 전압(Vset)을 공급하는 전압원과 같은 전압원들에에 연결될 수 있다. 대안으로, 전압 제어회로(404)는 단일(또는 그 이상)의 전압원에 연결될 수 있으며, 선택가능한 미리 설정된 전위들에서의 전압 펄스들을 출력할 수 있도록 배치된 회로군(circuitry)(예컨대 스위치 어레이에 의해 선택가능한 저항들의 뱅크)을 포함할 수 있다. 전압 제어회로(404)는 수행될 메모리 기입 연산의 형태를 확인하기 위하여 메모리 콘트롤러 회로(402)로부터의 제어신호들을 수신하도록 배치될 수 있다. 전압 제어회로(404)는 생성될 독출 또는 프로그래밍 펄스의 적합한 전압 및 지속기간(duration)을 결정하기 위해, 회로군(예컨대 비트라인 디코더(408) 또는 비트라인 펄스 인가 회로들(412a-412d))에 생성된 펄스를 인가하도록 더 배치될 수 있다. 예컨대, 메모리 셀 설정 동작을 수행하는 일부로서, 전압 제어회로(404)는 선택된 메모리 셀들이 더 낮은 저항상태로 천이하도록 하기 위해 선택된 지속시간과 함께 전압(-Vset)을 갖는 펄스를 출력할 수 있고, 적합한 비트라인 펄스 인가 회로(412a-412d)에 연결되어 펄스를 출력할 수 있다. 비트라인 펄스 인가 회로(412a-412d)는 단순한 스위치 또는 트랜지스터(예컨대 단일 장치 드라이버)일 수 있으며, 메모리 독출 또는 프로그래밍(즉, 설정 또는 재설정) 연산의 지속기간에 대해, 비트라인 디코더(408)로부터의 제어신호들에 응답하여, 대응하는 비트라인이 전압 제어회로(404)에 연결되도록 배치될 수 있다.
전압 제어회로(404)는 또한, 전류 제한회로(414)를 포함하며 그 결과 전압 제어회로(404)에 의한 메모리 설정 또는 재설정 펄스 출력이 다양한 실시예에서 결정된 전류 제한들과 함께 인가된다. 이러한 실시예에서, 전압 제어회로(404)내의 전류 제한회로(414)는 비트라인에 인가된 전체 전류를 제한한다. 대안으로, 전류 제한회로(414)는 프로그램된 메모리 소자를 통하여 회로의 워드라인 일부에 구현될 수 있다. 예컨대, 전류 제한회로(414)는 워드라인 디코더(406) 또는 관련 회로의 일부로서 구현될 수 있다. 따라서, 전압 제어 회로(404)가 비트라인에 연결되어 전압 펄스를 출력하는 동안, 워드라인 디코더(406)에 연결된 전류 제한회로는 선택된 메모리 셀을 통하여 나오는 전체 전류를 제한할 수 있다. 당업자에게 알려진 소정의 다양한 전류 제한 회로가 전류 제한회로(414)로 사용될 수 있으며, 그것은 전압 제어회로(404), 워드라인 디코더(406), 비트라인 디코더(408), 또는 메모리 칩(400)의 다른 회로 구성요소내에 포함될 수 있다. 메모리 제어회로(402)는 하나 또는 그 이상의 제어 입력 리드(lead)들(도시되지 않은)을 통하여 외부 프로세서로부터 수신된 입력/출력(I/O) 신호들에 응답하여 메모리 칩(400)의 연산들에 영향을 주기 위하여 전압 제어회로(404), 비트라인 디코더(408), 및 워드라인 디코더(406)를 제어하도록 배치될 수 있다. 상술한 바와 같이, 메모리 제어회로(402)는, 전압 제어회로(404)가 연산에 적합한 전압을 인가하는 것 뿐만아니라 독출, 설정 또는 재설정과 같은 주어진 연산 동안 억세스되는 비트 및 워드라인 디코더들 모두를 제어할 수 있다.
이하에서 더욱 충분히 기술되는 바와 같이, 다양한 실시예들은, 멀티레벨 메모리내 메모리 셀 유닛들의 설정 및 재설정 프로그래밍을 유효하게 구현하기 위하여 전압들 및 전류 제한들의 인가를 제한하는 것을 포함한다. 다양한 실시예들을 구현하기 위하여, 메모리 콘트롤러 회로(402)는 이하 기술된 실시예의 방법들의 연산들을 수행하기 위한 실행 명령들(소프트웨어, 펌웨어 또는 소프트웨어와 펌웨어의 조합으로 구현될 수 있는)로 구성될 수 있다. 부가적으로, 메모리 콘트롤러 회로(402)는 실시예에 따라서 특정한 설정 또는 재설정 연산들을 수행하기 위해 적합한 전압, 전류 및 펄스폭 특성들이 저장된 메모리(410)를 포함할 수 있다. 이하에 논의되는 바와 같이, 그러한 전압, 전류 및 펄스폭 특성들은 메모리 콘트롤러 회로(402)에 의해 수행되는 알고리즘을 표를 통하여 찾아서 억세스될 수 있는 데이터 표에 저장될 수 있다.
다양한 실시예의 방법들을 구현하기 위해 이용하는 메모리 셀 프로그래밍 시스템(600)의 대안적인 실시예가 도 4b에 도시된다. 이 도면은 설정, 재설정, 및 독출모드 펄스들을 생성하기 위한 분리된 회로블록들을 포함하는 메모리 셀 프로그래밍 시스템(600)을 보인다. 도 4b에 도시된 실시예에서, 제설정 프로그래밍 펄스들은 선택된 비트라인을 각각의 SELN 버스라인에 연결함으로써 역방향 바이어스(즉, 음의 전압) 모드로 수행된다. 본 실시예에서, 재설정 드라이버(615)는 SELN 버스로의 경로를 나타내는 SELN 버스(617)에 연결된다. 본질적으로, 이것은 선택된 어레이 블록에 대한 SELN 버스 세그먼트(segment)에 궁극적으로 연결되는 경로를 나타낸다. 기입될 데이터 정보는 I/O 로직(logic)(601)으로 수신되며, 버스(602)를 통하여 기입 래치 블록(604)으로 전달되고, 버스(607)를 통하여 제어 로직(608)으로 전달되며, 이 때 그것은 제어라인들(612)을 경유하여 재설정 드라이버(615)를 제어한다. 다른 실시예들에서, 설정 연산은 역방향 바이어스 모드에서 수행될 수 있으며, 재설정 연산들은 순방향 바이어스 모드에서 수행될 수 있고, 그러한 경우에 도 4b에서 설정 드라이버 및 재설정 드라이버 위치는 바뀐다.
도 4b에 도시된 실시예에서, 설정 데이터 기입 연산은, 선택된 비트라인들이 각각의 SELB 버스라인에 연결되면서 순방향 바이어스(즉, 양의 전압)로 수행된다. 설정 및 독출모드들 모두는 순방향 바이어스 모드를 이용할 수 있고, 설정 드라이버(614) 및 독출 감지증폭기(read sense amplifier)(613) 모두는 SELB 버스로의 경로를 나타내는 SELB 버스(616)에 연결될 수 있다. 선택된 메모리 셀의 저항상태(resistance state)는 독출 감지증폭기(613)에 의해 결정될 수 있으며, 그것은 주어진 전압이 셀에 인가될 때 셀을 통하여 저항을 결정할 수 있는 전류 또는 전압 강하를 결정한다. 독출 감지증폭기(613)에 의해 결정된 데이터는 버스(603)에 의해 I/O 로직(601)으로 전달되면서 버스(609)에 의해 독출 래치(605)로 전달될 수 있다. 여러 버스들(606,610, 및 611)은 다양한 실시예들에 따라 결정된 제한으로 프로그래밍 전류를 제한할 수 있는 프로그래밍 제어 루프(loop)를 제공할 수 있다. 버스들은 또한 예컨대 다음의 프로그래밍 연산 동안 유지되어져야 하는 소정의 이전 프로그램 상태(예컨대 LSB 데이터 비트 또는 현재 저항상태)를 결정하는데 기입 용량 이전에 독출을 제공한다. 몇몇의 실시예들에서 설정 드라이버(614) 및 재설정 드라이버(615)는 도 4a에서의 전압 제어회로(404)에 포함될 수 있으며, 버스들(616 및 617)은 펄스라인 인가회로(412a-412d)에 연결된다.
더욱 상세하게는, 독출 및 프로그래밍 저항 메모리 셀들에 관련된 메모리 셀 프로그래밍 시스템의 회로 소자들에 관하여 미합중국 특허등록번호 7,463,536호에 개시되며, 그것은 그러한 회로 소자들의 개시들에 대한 참조로 여기에 개시된다.
몇몇 실시예에서 도 4a의 회로들에 대한 이전의 설명은, 비트라인 펄스 인가회로들(412a-412d)을 경유하여 비트라인들에 전압 제어회로(404)를 연결한 것을 참조하며, 단지 예시 목적일 뿐이다. 대안적인 배치에서, 전압 펄스들은 전압 제어회로(404)에 의해 동일한 방식으로 워드라인에 인가될 수 있다. 전술된 도 4a 및 도 4b에 도시된 특정 회로 소자들이 다양한 실시예들 중 바로 두 개의 실시예들이었다는 것을 이해해야 하며, 당업자는 그 실시예들이 여러 다른 회로 및 구성요소 형태로 실시될 수 있다는 것을 이해해야 한다.
금속 산화물 저항 메모리 셀들이 저 비용이며 밀집된 셀 어레이에서 제조될 수 있는 한편, 어레이의 메모리 밀도가, 각각의 셀이 얻을 수 있는 메모리 상태들의 개수가 증가함으로써 중요하게 증가될 수 있다. 초기에, 저항 메모리 어레이 셀은 두 개의 상태 즉, 낮은 저항상태 및 높은 저항상태를 가졌다. 그러나 다양한 실시예들은 메모리 셀이 여러 저항상태들로 프로그램될 수 있게 하였으며 그로 인해 메모리 셀(100) 각각에 코드(code)될 수 있는 비트의 수도 증가하고 있다. 예컨대, 다양한 실시예들이 4개의 상이한 상태를 갖는 저항상태들로 프로그램되는 메모리 셀을 참조하여 여기서 기술되며, 그에 의해 2 비트의 정보(즉, 00; 01; 10; 및 11)를 저장할 수 있다. 이것은 4개의 검출가능한 저항상태들을 가지도록 저항 소자(102)를 배치하여 설정 및 재설정 프로그래밍 방법을 이용함으로써 달성된다.
적절하게 가변가능한 저항 스위칭 소자를 갖는 멀티레벨 메모리 셀은 그 상태가 메모리 셀내에 저항 또는 전류 센서에 의해 정확하게 감지되도록 하여 저항의 충분히 상이한 레벨들로 복수의 상이한 저항상태들을 달성할 수 있다. 예컨대, 도 5는 도 2를 참조하여 전술한 바와 같은 HfO2 층을 사용한 가변성 저항 스위칭 소자의 저항값들에 대한 확률 함수를 도시하며 4개의 다른 저항 레벨들(A,B,C,D)로 프로그램되는 것을 보인다. 도 5에서 도시되는 바와 같이, 다양한 실시예들의 설정 및 재설정 방법들을 적용하는 단계가 HfO2 메모리 셀의 대부분이 인식가능한 저항상태들로 배열될 수 있도록 하는 것을 도시한다. 도 6은 4개의 다른 저항 레벨들(A,B,C,D)로 프로그램되는 HfO2 층의 누적 분포 함수를 도시한다. 도 6에서 도시되는 바와 같이, 그러한 메모리 셀의 개개의 저항상태들 이내의 모집단 분포와 저항상태들 사이의 저항성 차이는 충분한 마진(margin)을 제공하여 개개의 메모리 상태로 프로그램된 메모리 셀이 정확하게 인식될 수 있도록 하는 높은 확률을 갖게 한다. 평균 또는 목표 저항상태들 사이에 이러한 마진은 프로그래밍 연산으로 얻어진 저항상태에서의 가변성을 수용할 수 있다. 만일 메모리 셀의 저항이 주어진 저항상태에 대해 최소 저항 문턱 및 최대 저항 문턱 사이에서 감소하는다면, 메모리 셀은 그러한 저항상태로 존재하는 것으로 인식될 수 있다. 따라서, 본 실시예의 방법들은 프로그래밍 펄스 특성들(즉, 전압, 전류 및 지속기간)을 결정하며, 그것은 목표 저항상태(즉, 원하는 저항)에 대해 최대 및 최소 문턱 제한 이내에서 감소하는 저항을 나타내는 메모리 셀의 결과로 예상된다.
멀티레벨 금속 산화물 저항 메모리의 메모리 상태는 독출 전압(Vread)을 인가하여 메모리 셀을 통하여 결과적인 전류(독출 전류 또는 Icell)를 측정함으로써 독출될 수 있다. 도 7에 도시된 바와 같이, 다양한 저항상태들(도 6 참조) 사이에 저항의 중요한 차이로 인하여, 각각의 저항상태에 대하여 감지될 수 있는 독출 전류에서의 차이는 메모리 상태의 정확한 결정을 가능케 할 정도로 충분히 크다. 그 전류의 이러한 차이는 필요하다면 독출 연산에서 셀에 인가된 독출 전압(Vread)을 증가시킴으로써 증가될 수 있다.
멀티레벨 금속 산화물 저항 메모리의 메모리 상태의 정확한 독출은 독출 전류(또는 계산된 저항)를 미리 정의된 상태와 비교하는 것 보다는 일련의 문턱 비교들에 근거하여 독출 상태를 결정함으로써 향상될 수도 있다. 예컨대, 독출 연산은, 독출 전류가 제1 문턱값(I1)보다 더 큰지를 최초로 결정하는 단계를 포함할 수 있다. 만일 독출 전류가 제1 문턱값(I1)보다 작다면, 이때 메모리 셀은 제1 메모리 상태(도 7의 상태 D)에 있다는 것으로 결정될 수 있다. 만일 독출 전류가 제1 문턱값보다 크다면, 독출 연산은, 독출 전류가 제2 문턱값(I2)보다 더 큰지를 결정할 수 있다. 만일 독출 전류가 제2 문턱값(I2)보다 작다면, 이때 메모리 셀은 제2 메모리 상태(도 7의 상태 C)에 있다는 것으로 결정될 수 있다. 만일 독출 전류가 제2 문턱값보다 크다면, 독출 연산은, 독출 전류가 제3 문턱값(I3)보다 더 큰지를 결정할 수 있다. 만일 독출 전류가 제3 문턱값(I3)보다 작다면, 이때 메모리 셀은 제3 메모리 상태(도 7의 상태 B)에 있다는 것으로 결정될 수 있다. 만일 독출 전류가 제3 문턱값보다 크다면, 이때 메모리 셀은 제4 메모리 상태(도 7의 상태 A)에 있다는 것으로 결정될 수 있다. 연속하는 문턱 전류값들에 대한 독출 상태의 이러한 연속된 비교는, 메모리 셀의 거대한 모집단이 그 이내에서 메모리 셀 저항이 감소하는 최대 또는 최소 저항 문턱들을 유효하게 확인함으로써 나타나는 저항상태에서의 부득이한 분포를 제공할 수 있다.
저항 랜덤 억세스 메모리 장치내에서 다양한 저항상태들로 금속 산화물 소자들의 프로그래밍은 어려울 수 있으며 그러한 장치들을 상업적으로 실시하기 위해서 기술적인 도전들이 주어진다. 그러한 어려움들은 부분적으로 저항과 전류 사이의 역 관계 때문이며, 저항 소자들이 새로운 저항상태들로 천이되는 방식이기 때문이다. 금속 산화물을 더 낮은 저항상태로 천이시키기 위하여 설정 프로그래밍 전압 펄스가 인가될 때, 그 인가된 전류는 오옴의 법칙(I=V/R)으로 인해 저항이 감소됨에 따라 극적으로 증가할 수 있다. 메모리 저항 소자내에서 소비되는 전력이 주울의 법칙(P=I2R)하에서 전류와 밀접하게 관련되기 때문에, 소자가 더 낮은 저항으로 천이되면서 발생하는 메모리 소자를 통한 전류에서 신속한 증가가 메모리 소자에 의해 소비된 전력을 중요하게 증가시키는 결과가 나타날 수 있다. 이것은 메모리 소자의 열 스트레스(heating stress)를 야기할 수 있다. 몇몇 소자들에서, 런어웨이 히팅(runaway heating)이 장치의 저항을 더욱 감소시킬 수 있으며, 메모리 소자의 프로그래밍의 런어웨이를 이끌 수 있는 전류 및 열이 더욱 증가할 수 있다. 만일 제어되지 않는다면, 그러한 런어웨이 히팅은 메모리의 수명을 감소시킬 수 있고 장치를 파괴할 수도 있다.
이들 어려움을 극복하기 위하여, 다양한 실시예들에서 균형된 연산으로 설정 연산(즉, 메모리 셀을 더 낮은 저항상태로 천이시킬 때)에서 이용된 프로그래밍 펄스 동안 전압 및 전류 모두를 동시에 제어한다. 설정 프로그래밍 연산에서, 실시예의 방법들은 원하는 저항상태를 달성하는데 필요한 전압을 선택하지만, 원하는 프로그래밍 상태에 의존하는 미리설정된 총량으로 메모리 소자를 통과하는 전류를 제한한다. 저항이 증가되는 곳에서의 재설정 프로그래밍 연산에서는, 동일한 접근법이 원하는 저항상태를 달성하는데 필요한 전압을 선택하는 본 실시예의 방법들에 이용되며 증가하는 저항을 보충하기 위하여 메모리 소자를 통과하는 전류를 조정할 수 있다. 이러한 균형잡힌 접근에서 동작 전압 및 전류 제한들은 서로 대략적으로 균형을 맞추도록 설정된다. 결과적으로 동작 전력은 메모리 셀의 저항이 감소되거나 또는 증가됨에 따라 상수에 가깝게 유지될 수 있다. 더 나아가서 프로그래밍 펄스 폭을 변화시킴으로써 균형된 접근이 수행될 수 있다. 몇몇 실시예들에서, 미리 정의된 전류 제한과 함께 미리 정의된 전압을 갖는 펄스들이 제어되는 방식으로 저항의 원하는 프로그래밍 상태로 접근하도록 일련의 펄스들로 인가될 수 있다. 예컨대, 이러한 실시예에서 설정 연산이 메모리 소자들의 저항상태를 증가적으로 변화시키도록 배열되어 증가하는 전압 및 감소하는 전류를 갖는 일련의 펄스들로 이루어질 수 있다. 다른 실시예들에서, 특정 저항상태로의 메모리 소자의 프로그래밍은 소자의 결과적인 저항을 감지하는 단계와 만일 원하는 저항 레벨이 달성되지 못한다면 프로그래밍 펄스를 재인가(re-applying)하는 단계를 더 포함할 수 있다.
다양한 실시예들이 그러한 재료들의 저항 레벨들을 변화시키는데 있어 필요로 하는 물리적 메커니즘(physical mechanism)에 대한 이해 뿐만 아니라 전압 및 전류에 응답하여 금속 산화물 재료들이 어떻게 작용하는지에 대한 이해에 근거된다. 어떤 금속 산화물 재료들의 경우에, 저항상태가 금속 산화물 마이크로 구조들내에서 산소 원자들의 위치에 의존한다고 생각한다. 따라서, 저항의 하나의 레벨에서 다른 레벨로의 천이는 금속 산화물의 결정구조내 산소 원자들의 확산이 원인일 수 있다. 일반적으로 확산은 구동 전위(즉, 전압), 시간 및 농도 구배에 비례한다. 산소 원자들의 확산율은 재료의 온도에 의해서도 영향을 받을 수 있다. 이러한 이해에 근거하여, 인가된 전압, 펄스 지속기간 및 최대 전류의 적합한 조합들이, 결과적인 저항상태가 높은 확률로 반복적으로 달성될 수 있다는 신뢰성을 갖는 알고리즘(algorithm)을 통하여 결정될 수 있다.
다양한 실시예들은, 설정 및 재설정 프로그래밍 펄스들에 적용하기 위하여 적합한 전압 및 전류 제한들을 결정하기 위한 알고리즘을 수행한다. 그러한 알고리즘들은 설계, 실험 또는 설계 및 실험의 조합들을 통하여 결정된 값들로 집단화될 수 있는 표로부터 값들을 찾을 수 있다. 그러한 알고리즘들은 특정 프로그램 메모리 소자가 원하는 저항상태를 달성할 것이라는 높은 가능성으로 결과되는 전압 및 전류 제한들을 결정한다. 도 8은 설정 연산을 위한 펄스 전기적 특성들을 결정하기 위하여 추상적인 알고리즘을 그래프 형태로 도시한다. 도 9는 동일하게, 재설정 연산을 위한 펄스 전기적 특성들을 결정하기 위하여 전압 설정을 위한 알고리즘을 추상적인 형태로 도시한다. 도 8 및 도 9에서 도시된 바와 같이, 알고리즘이 프로그래밍 연산을 위하여 원하는 저항을 선택함으로써 적합한 전압 및 전류 파라미터(parameter)들을 결정할 수 있다. 이들 도면들은 많은 수의 상이한 프로그래밍 상태들이 대응하는 수의 저항상태를 선택함으로써 금속 산화물 저항 메모리 소자에서 수행될 수 있다는 것을 예시한다. 도 8 및 도 9에서 도시된 알고리즘은 어떻게 프로그래밍 펄스 파라미터들이 원하는 저항상태에 근거하여 결정될 수 있는지를 보여준다. 전압 및 전류 제한 라인들의 크기 및 기울기들은 금속 산화물층들의 치수들과 같은 다른 특성들 뿐만 아니라 메모리 소자에서 이용된 금속 산화물의 특정 형태에 의존할 것이다. 상술한 바와 같이, 알고리즘에서 이용된 전압 및 전류 라인들의 기울기들 및 크기들이 의도된 메모리 칩의 배치에서 메모리 셀의 테스팅 뿐만 아니라 금속 산화물의 형태와 저항 소자의 크기에 근거하여 결정될 수 있다.
메모리 칩이 미리 정의된 수의 레벨들 또는 저항상태들(또는 메모리 셀당 저장된 비트 수)에 전형적으로 제한될 것이기 때문에, 전압 및 전류 제한들을 결정하기 위한 알고리즘은 메모리 콘트롤러 회로 또는 프로세서에 의한 것과 같이 알고리즘을 표에서 찾아 억세스될 데이터 표로 수행될 수 있다. 그러한 프로그래밍 전압 및 전류 파라미터 결정 알고리즘에 대한 일례의 데이터 구조가 도 10a 및 도 10b에서 도시된다.
도 10a를 참조하면, 다양한 실시예들이, 단순한 데이터 구조를 가지며 데이터 표에 저장된 미리 정의된 프로그래밍 전압 및 전류 레벨들로 수행될 수 있으며, 메모리 콘트롤러가 입력으로서 원하는 메모리 상태를 이용하여 표 검색을 수행함으로써 간단히 적합한 전압 및 전류값들을 신속하게 확인하도록 한다. 예컨대, 도 10a는 A,B,C,D로 확인된 상이한 레벨들로, 4개의 레벨을 갖는 멀티레벨 셀 배열에 적합한 데이터 표를 도시한다. 도시된 바와 같이, 전압 및 전류 설정들은, 메모리 상태가 설정 또는 재설정 연산을 이용하여 프로그램된 것인지에 의존한다. 예컨대, 만일 프로세서가, 메모리 셀이 A 상태로 기입(예컨대 값 11을 메모리 셀에 기입하는 것)될 것으로 결정한다면, 이러한 프로그래밍은 셀이 이미 더 높은 저항상태에 있기 때문에 설정 연산을 필요로 할 것이다. 표를 참조하면, 프로세서가, 설정 프로그래밍 펄스는 전류 제한 Iset3과 함께 전압값 Vset3를 가져야 한다는 것을 결정한다. 프로그래밍 연산에 사용된 특정 전압 및 전류는 금속 산화물 재료와 그 배치에 의존한다. 예컨대, 스티어링 소자의 전압강하를 무시하면서, 가장 낮은 저항상태로 메모리 셀을 배치하기 위해 적합한 프로그래밍 전압은 -2.0 볼트, 전류 제한은 100 마이크로 암페어일 수 있다. 그 적합한 프로그래밍 전압은 부가적으로 스티어링 소자 전압강하를 고려할 수 있다. 도 10a에서 도시된 바와 같이, 이러한 상태를 달성하기 위한 재설정 연산이 없기 때문에 가장 낮은 저항상태에 대한 재설정 전압 또는 재설정 전류가 필요 없다.
도 10a에 도시된 바와 같이, 설정 전압에 대한 특정된 값의 크기가 메모리 셀이 상대적으로 높은 저항상태로부터 상대적으로 낮은 저항상태로 변화될 때 감소하는다. 동일하게, 설정 연산에 이용된 전류 제한은 상대적으로 높은 저항상태에서 4개의 프로그래밍 전류로부터 상대적으로 낮은 저항상태에서 프로그래밍할 때 증가한다. 상술한 바와 같이, 설정 및 재설정 펄스 전압들은 반대 극성으로 이루어지며, 따라서 도 10a 및 도 10b는 전압의 절대값의 상대적인 크기들을 보여준다.
도 10a에 도시된 바와 같이, 재설정 전압 및 전류 제한들의 값들은, 메모리 셀이 더 높은 저항상태로 변화함에 따라 증가하는 재설정 펄스 전압 및 감소하는 전류로, 설정 연산의 반대인 패턴에 따를 수 있다. 예컨대, 스티어링 소자의 전압강하를 무시하면서, 메모리 셀을 가장 높은 저항상태로 배치하기 위해 적합한 프로그래밍 전압은 5.0 볼트, 전류 제한은 5 마이크로 암페어일 수 있다.
특정한 저항 프로그래밍 상태를 달성하기 위하여 전압 및 전류를 제어하는 것에 덧붙여, 몇몇 실시예들은 원하는 메모리 상태에 의존하여 인가된 펄스 폭을 변화시킬 수도 있다. 펄스 폭을 제어함으로써, 메모리 프로그래밍 연산은 프로그래밍 펄스 동안 메모리 셀 재료내에서 일어나는 원자 확산의 총량 뿐만 아니라 메모리 셀에 부착된 전력의 총량을 제어할 수 있다. 예컨대, 메모리 셀의 저항이 증가함에 따라, 금속 산화물내의 산소 원자들의 확산율이 주어진 인가 전위에 대해 감소할 수 있는데, 산소 이온 모집단 구배(gradient)에서의 변화로 인하여 전위가 원하는 저항상태를 달성하기 위해 인가되는 지속기간을 증가시킬 필요가 있기 때문이다.
부가적으로, 프로그래밍 펄스 전압 및 펄스 폭은 원하는 저항상태들을 달성하기 위하여 함께 조정될 수 있고, 그에 의해 메모리 셀에 인가되어져야 하는 총 전압을 감소시킬 수 있다. 인가된 전압의 크기를 감소시키기 위하여 펄스 폭을 증가시키는 것은 메모리 셀의 수명을 연장하거나 각각의 메모리 셀 사이에서 필요한 절연의 총량을 감소시킴으로써 셀 밀도를 증가시킬 수 있다. 도 10b는 펄스 폭 파라미터를 포함하는 프로그래밍 알고리즘 검색(lookup) 표에 대한 일례의 데이터 구조를 도시한다.
상술한 바와 같이, 설정 또는 재설정 프로그래밍 펄스에서 인가된 전압을 제한하기 위한 선택은 변화한 전압 및 전류 설정들을 갖는 하나 이상의 펄스 또는 일련의 펄스들을 인가하는 것을 포함한다. 그러한 파라미터들은, 펄스들의 개수 및/또는 일련의 펄스들 각각에 대한 전압, 전류 및 펄스 폭을 특정하는 부가적인 데이터 분야들을 가지며 도 10a 및 도 10b에서 도시된 것과 동일한 구조를 갖는 검색 데이터 표로 목록화될 수 있다.
전압 및 전류 제한들을 갖는 데이터 표를 수행하는 일 실시예에서, 다양한 방법들은 프로그램될 저항상태 또는 메모리 상태를 결정하고 나서 그 상태를 달성하기 위한 프로그래밍 펄스들에서 인가될 대응하는 전압 및 전류 제한들을 표 검색 알고리즘으로 확인하는 것을 포함한다. 표 검색 알고리즘을 수행하기 전에, 프로그래밍 방법은 프로그래밍 연산이 설정 연산 또는 재설정 연산이 될 것인지를 먼저 결정해야 한다.
상술한 바와 같이, 설정 연산은 메모리 셀들의 저항의 감소되는 것이며, 반면에 재설정 연산은 메모리 셀 저항이 증가되는 것이다. 이들 두 연산들 중 어느 것이 특정한 프로그래밍 단계에서 인가될 것인지를 결정하기 위하여, 메모리(또는 메모리를 제어하는 콘트롤러)는 메모리 셀의 전류 상태를 먼저 결정할 수 있다. 몇몇 이행들에 있어서, 전류 메모리 상태가 로컬 캐쉬 메모리(local cache memory)와 같은 또다른 메모리에 저장될 수 있다. 예컨대, 저항 메모리에 데이터를 기입하기 전에, 메모리에 저장된 데이터가 임의의 셀의 전류 메모리 상태를 결정할 수 있는 로컬 버퍼(local buffer)에 일시적으로 복사될 수 있다. 다른 이행들에 있어서, 메모리 셀에 대한 현재 저항상태가, 데이터가 셀에 기입되기 전에 독출 연산(또는 유사한 연산)에서 메모리 셀을 독출함으로써 결정될 수 있다. 이때, 다음 메모리 셀이 더 크거나 더 작은 저항을 갖는지에 따라서, 그 적합한 설정 또는 재설정 연산이 선택된다. 이것은 도 7에서 수직 화살표에 의해 보여지며, 만일 원하는 프로그래밍 연산이 도시된 바와 같은 현재 메모리 셀에 상태 D에서 상태 C를 기입하는 것과 같이 셀을 더 낮은 저항상태로 변화시키는 것을 포함한다면, 설정 연산이 수행되는 것이다. 동일하게, 만일 원하는 프로그래밍 연산이 도시된 바와 같은 현재 메모리 셀에 상태 C에서 상태 D를 기입하는 것과 같이 셀을 더 높은 저항상태로 변화시키는 것을 포함한다면, 재설정 연산이 수행되는 것이다.
다양한 실시예들을 요약하기 위하여, 메모리 기입 연산은, 메모리 셀에 기입될 정보(예컨대 2 비트의 데이터)를 수신하는 단계, 기입될 데이터에 대응하는 메모리 상태를 결정하는 단계(즉, 메모리 상태로 데이터를 도표화(mapping)), 메모리 셀의 전류 상태를 결정하는 단계(예컨대 메모리 셀을 독출함으로써), 설정 및 재설정 연산이 현재의 메모리 상태로부터 원하는 메모리 상태로 이동할 필요가 있는지를 결정하는 단계, 프로그램될 메모리 셀을 펄스 생성기에 전기적으로 연결하여 원하는 천이를 달성하기 위하여 프로그래밍 펄스(또는 펄스들)에 인가되어야 하는 적합한 전압 및 전류 제한들을 결정하는 단계, 및 결정된 전압 및 전류 제한들을 갖는 프로그래밍 펄스(들)을 인가하는 단계를 포함한다. 상술한 바와 같이, 부가적인 단계가 프로그래밍 펄스들이 메모리 셀을 원하는 저항 레벨로 실제적으로 변화시켰는지를 결정하기 위하여 결과적인 저항상태를 측정하는 단계, 및 만일 메모리 셀이 적절히 프로그램되지 않았다는 것이 결정된다면 동일한 프로그래밍 펄스를 재인가하는 단계를 포함할 수 있다. 4개의 레벨을 갖는 멀티레벨 저항 메모리 셀들에 적합하게 이용되는 세개의 실시예의 방법들이 도 11 내지 도 13에 도시된 처리 흐름도를 참조하여 이하에서 더욱 상세히 기술된다.
금속 산화물 멀티레벨 셀 메모리에 데이터를 기입하기 위한 제1 실시예의 방법(1100)이 도 11에 도시된다. 메모리 셀에 데이터를 기입하는 단계는 단계(1102)에서 메모리에 기입될 데이터를 수신하는 단계, 및 단계(1104)에서 데이터를 저장하기 위한 셀들을 선택하는 단계로 시작할 수 있다. 이들 연산들은 1 비트 이상의 정보가 멀티레벨 셀 메모리내 개개의 메모리 셀들에 저장하기 위해 확인되는 것을 제외하고는 종래의 방식으로 진행할 수 있다. 예컨대, 만일 메모리 셀이 4개의 상이한 메모리 상태들로 배치된다면, 단계(1104)는 2 비트의 데이터를 저장하기 위해 셀들을 선택하는 단계를 포함할 수 있고, 8개 레벨의 멀티레벨 셀 메모리에서, 3 비트의 데이터를 저장하기 위해 특정 셀을 선택하는 단계를 포함할 수 있다. 단계(1106)에서, 단계(1104)의 데이터 저장을 위한 셀들 선택의 일부로서 수행될 수 있으며, 저장될 데이터에 대응하는 메모리 상태가 결정된다. 이 파라미터는 메모리가 설계될 때 결정되므로, 이것은 어드레싱 회로(addressing circuit)와 같은 하드웨어에서 이루어질 수 있다
단계(1108)에서, 메모리 콘트롤러 회로(또는 프로세서)는 선택된 셀의 현재 저항 또는 메모리 상태를 결정할 수 있다. 몇몇 이행들에서, 이 정보는 캐쉬 메모리와 같은 또다른 메모리에 저장될 데이터를 억세싱함으로써 결정될 수 있다. 메모리 셀의 전류 상태가 달리 알려져 있지 않을 때, 단계(1108)는 선택된 셀에서 독출 연산을 수행하거나 또는 그렇지 않다면 셀의 현재 저항상태를 측정하는 단계를 포함할 수 있다. 결정 단계(1110)에서, 메모리 콘트롤러 회로(또는 프로세서)는 설정 및 재설정 연산이 수행될 것인지를 결정하기 위하여 셀의 현재 저항 또는 메모리 상태와 원하는 저항 또는 메모리 상태를 비교할 수 있다. 상술한 바와 같이, 만일 원하는 저항이 현재 저항보다 더 크다면(즉, Rw 〉Rc) 이때 재설정 연산이 수행되어질 것이며, 만약 그렇지 않다면(즉, Rw〈 Rc) 이때 설정 연산이 수행되어질 것이다. 이 결정 단계(1110)는 메모리 셀이 현재 이미 원하는 상태(즉, Rw《 Rc)에 있는지를 결정할 수도 있으며, 그러한 경우에 메모리 셀에 데이터를 기입할 필요가 없으며 데이터 기입 연산이 생략될 수 있다.
만일 재설정 연산이 수행될 것이라고 결정된다면(즉, Rw 〉Rc), 메모리 제어회로(또는 프로세서)는 단계(1112)에서 메모리 셀을 원하는 저항 상태로 재설정하기 위한 전압 및 전류를 결정하기 위해 표 검색을 수행할 수 있다. 재설정 연산이 셀을 더 높은 저항상태로 변화시키는 단계를 포함하기 때문에, 셀을 손상시키는 런어웨이 전류 상황에 대해서는 관심이 거의 없다. 그러므로, 단계(1112)에서의 이러한 표 검색 연산은 프로그래밍 펄스 전압을 간단하게 결정할 수 있고 전류 제한을 가하지 않는다. 단계(1114)에서, 결정된 전압 및 전류를 갖는 프로그래밍 펄스는 선택된 셀에 인가된다.
만일 설정 연산이 수행될 것이라고 결정된다면(즉, Rw〈 Rc), 메모리 제어회로(또는 프로세서)는 단계(1116)에서 메모리 셀을 원하는 저항 상태로 설정하기 위한 전압 및 전류를 결정하기 위해 표 검색을 수행할 수 있다. 단계(1118)에서, 원하는 전압 및 전류 제한을 갖는 프로그래밍 펄스는 선택된 셀에 인가된다.
일단 선택된 셀이 단계(1114) 또는 단계(1118)에서 프로그램되고 있거나, 또는 이미 원하는 메모리 단계(즉, Rw
Figure pct00001
Rc)에 있다고 결정되면, 메모리 콘트롤러 회로(또는 프로세서)는 결정 단계(1120)에서 데이터가 기입될 더이상의 셀들이 있는지를 결정할 수 있다. 만일 그렇다면(즉, 결정 단계(1120) = "예"), 그 연산은 상술한 바와 같은 단계가 계속되면서 데이터를 기입하기 위한 다음 셀을 선택하기 위하여 단계(1104)로 되돌아갈 수 있다. 일단 모든 셀들이 데이터로 기입되어 있다면(즉, 결정 단계(1120) = "아니오"), 데이터 기입 연산은 종료될 수 있다. 몇몇 실시예들에서, 메모리 시스템은 메모리 장치내 데이터 페이지(page)들에 삭제 연산(erase operation)을 적용한다. 예컨대, 삭제 연산은 데이터 프로그래밍 이전에 모든 셀들을 상태 A 또는 D로 프로그램할 수 있다. 삭제 연산에서 상술된 단계(1108)는 선택적이며, 그 이유는 원하는 메모리 상태가 가능한 상태들의 최대이기 때문이다. 이러한 경우에, 결정 단계(1110)는 원하는 삭제 상태로부터 추론할 수 있다. 이러한 실시예들에서, 도 11 및 도 12에서의 프로그래밍 방법은, 단계(1108)가 선택적이며 단계(1110)가 삭제 상태와 비교되기 때문에 단순화될 수 있다.
금속 산화물 멀티레벨 셀 메모리에 데이터를 기입하기 위한 제2 실시예의 방법(1200)이 도 12에 도시되며, 원하는 저항상태가 달성되었다는 것을 확인하기 위하여 프로그램된 메모리 셀을 감지하는 단계를 포함한다. 도 11을 참조하여 상술한 바와 같이, 메모리 셀로의 데이터의 기입 단계는 단계(1102)에서 메모리에 기입될 데이터의 수신과 단계(1104)에서 데이터를 저장하기 위한 특정 셀의 선택으로 종래의 방식에서 시작할 수 있다. 단계(1106)에서, 저장될 데이터에 상응하는 저항 또는 메모리 상태가 결정된다. (1108)에서, 셀에서 독출 연산을 수행함으로써, 선택된 셀의 현재 저항 또는 메모리 상태가 결정된다. 결정 단계(1110)에서, 메모리 콘트롤러 회로(또는 프로세서)는 설정 또는 재설정 연산을 수행할 것인지를 결정하기 위해 원하는 저항 또는 메모리 상태를 메모리 셀의 현재 저항 또는 메모리 상태와 비교할 수 있다.
만일 재설정 연산이 수행될 것이라고 결정되면(즉, Rw 〉Rc), 메모리 제어회로(또는 프로세서)는 단계(1112)에서 메모리 셀을 원하는 저항상태로 재설정하기 위한 전압 및 전류를 결정하도록 표 검색을 수행할 수 있다. 단계(1114)에서, 결정된 전압 및 전류를 갖는 프로그래밍 펄스가 선택된 셀에 인가된다. 단계(1202)에서, 프로그램된 메모리 셀은 프로그래밍 펄스로부터 야기된 그 현재 저항상태를 결정하기 위하여 감지될 수 있다. 그 처리 흐름은 결정 단계(1110)로 되돌아갈 수 있으며, 여기서 감지된 저항상태(Rc)는 셀이 적절하게 프로그램되어져 있는지를 결정하기 위해 원하는 저항상태(Rw)와 비교될 수 있다. 만일 프로그래밍 이후에 감지된 저항상태(Rc)가 원하는 저항상태(Rw)와 거의 같다면(예컨대 감지된 저항이 목표 저항상태에 대한 원하는 저항 문턱 제한들 이내에서 감소하는다면), 이때 메모리 셀의 프로그래밍은 완료되며 그 처리는 결정 단계(1120)로 진행할 수 있다. 다른 한편으로, 만일 감지된 저항상태(Rc)가 원하는 저항상태(Rw)와 거의 같지 않다면, 그 셀은 적절히 프로그램되지 않았다는 것을 암시하며, 단계(1112)에서 적합한 프로그래밍 전압을 결정하는 단계, 단계(1114)에서 그 결정된 전압으로 펄스를 인가하는 단계, 및 단계(1202)에서 그 결과적인 저항상태를 감지하는 단계가 반복될 것이다. 프로그래밍하고 그 결과적인 저항을 테스트하는 단계는 그 상태가 원하는 저항상태(즉, Rw
Figure pct00002
Rc)로 얻어질 때까지 계속될 것이다.
만일 설정 연산이 수행되어질 것이라고 결정된다면(즉, Rw〈 Rc), 메모리 셀 회로(또는 프로세서)는 단계(1116)에서 메모리 셀을 원하는 저항 상태로 설정하기 위한 전압 및 전류를 결정하기 위해 표 검색을 수행할 수 있다. 단계(1118)에서, 원하는 전압 및 전류 제한을 갖는 프로그래밍 펄스는 선택된 셀에 인가된다. 단계(1204)에서, 프로그램된 메모리 셀은 프로그래밍 펄스로부터 야기된 그 현재 저항상태를 결정하기 위하여 감지될 수 있다. 그 처리 흐름은 결정 단계(1110)로 되돌아갈 수 있으며, 여기서 감지된 저항상태(Rc)는 셀이 적절하게 프로그램되어져 있는지를 결정하기 위해 원하는 저항상태(Rw)와 비교될 수 있다. 만일 프로그래밍 이후에 감지된 저항상태(Rc)가 원하는 저항상태(Rw)와 거의 같다면(즉, Rw
Figure pct00003
Rc), 이때 메모리 셀의 프로그래밍은 완료되며 그 처리는 결정 단계(1120)로 진행할 수 있다. 다른 한편으로, 만일 감지된 저항상태(Rc)가 원하는 저항상태(Rw)와 거의 같지 않다면, 그 셀은 적절히 프로그램되지 않았다는 것을 암시하며, 단계(1116)에서 적합한 프로그래밍 전압을 결정하는 단계, 단계(1118)에서 그 결정된 전압으로 펄스를 인가하는 단계, 및 단계(1204)에서 그 결과적인 저항상태를 감지하는 단계가 반복될 것이다. 프로그래밍하고 그 결과적인 저항을 테스트하는 단계는 그 상태가 원하는 저항상태(즉, Rw
Figure pct00004
Rc)로 얻어질 때까지 계속될 것이다.
일단 선택된 셀이 적절하게 프로그램되고 있거나, 또는 이미 원하는 메모리 단계(즉, Rw
Figure pct00005
Rc)에 있다고 결정되면, 메모리 콘트롤러 회로(또는 프로세서)는 결정 단계(1120)에서 데이터가 기입될 더이상의 셀들이 있는지를 결정할 수 있다. 만일 그렇다면(즉, 결정 단계(1120) = "예"), 그 연산은 상술한 바와 같은 단계가 계속되면서 데이터를 기입하기 위한 다음 셀을 선택하기 위하여 단계(1104)로 되돌아갈 수 있다. 일단 모든 셀들이 데이터로 기입되어 있다면(즉, 결정 단계(1120) = "아니오"), 데이터 기입 연산은 종료될 수 있다.
실시예의 방법(1200)은, 결정 단계(1110)로 되돌아 가는 단계는 프로그래밍 연산이 메모리 셀의 저항을 목표값으로 조정하기 위하여 필요에 따라 설정 또는 재설정 중 하나를 적용하도록 하기 때문에, 상황들에 대해 감지하고 정정할 수 있으며 여기서 프로그램 펄스는 오버슈트(overshoot)(즉, 저항이 원하는 것보다 훨씬 크게 증가하거나 감소하는 것)로 인해 야기되는 것에 유의해야 한다.
여러 프로그래밍 펄스들을 포함하는 금속 산화물 멀티레벨 셀 메모리에 데이터를 기입하기 위한 제3 실시예의 방법(1300)이 도 13에 도시되며, 도 11을 참조하여 상술한 바와 같이, 메모리 셀로의 데이터의 기입은 단계(1102)에서 메모리에 기입될 데이터의 수신과 단계(1104)에서 데이터를 저장하기 위한 특정 셀의 선택으로 종래의 방식에서 시작할 수 있다. 단계(1106)에서, 저장될 데이터에 상응하는 저항 또는 메모리 상태가 결정된다. 단계(1108)에서, 셀에서 독출 연산을 수행함으로써, 선택된 셀의 현재 저항 또는 메모리 상태가 결정된다.
단계(1302)에서, 메모리 콘트롤러 회로 또는 프로세서는, 다수의 프로그래밍 단계들 또는 현재 저항상태 및 원하는 저항상태 사이에서의 상태들을 결정할 수 있다. 이행될 수 있는 다수의 프로그램 단계들의 이러한 결정은 도 10a 및 도 10b를 참조하여 상술한 것과 동일한 표 검색 알고리즘을 이용하여 달성될 수 있다. 예컨대, 메모리는 일련의 두 개 이상의 펄스들에서 하나의 저항상태로부터 다음으로 이동시키기 위하여 배치될 수 있다. 또다른 예로서, 메모리는 원하는 메모리 상태가 얻어질 때까지 하나의 저항상태에서 다음으로 증가적으로 메모리 셀을 변화시키도록 배치될 수 있다. 따라서, 만일 선택된 메모리가 현재 상태 D에 있고 목표 메모리 상태가 상태 A에 있다면, 메모리 제어회로는 단계(1302)에서 결정되며, 3개의 프로그래밍 펄스들이 필요할 것이고 즉, 상태 D에서 상태 A로 변화되고 이어서 상태 C에서 상태 B로 변화되어 결국 상태 B에서 상태 A로 변화된다. 단계(1302)의 일부에 따라, 이들 변화들(즉, 설정 또는 재설정)의 방향이 결정될 수 있다. 결정 단계(1304)에서, 메모리 콘트롤러 회로(또는 프로세서)는 설정 또는 재설정 연산 중 하나를 선택하거나, 또는 만일 메모리 셀이 이미 원하는 저항상태에 있다면 메모리 셀 기입 연산을 생략한다.
만일 재설정 연산이 수행될 것이라고 결정되면, 단계(1306)에서 메모리 셀을 다음 저항상태로 재설정하기 위한 전압 및 전류를 결정하도록 표 검색을 수행할 수 있다. 상술한 바와 같이, 이러한 다음 저항상태는 하나 이상의 프로그래밍 단계가 이행될 때 궁극적으로 원하는 상태에 있지 않을 수 있다. 단계(1308)에서, 결정된 전압 및 전류를 갖는 프로그래밍 펄스가 선택된 셀에 인가된다. 결정 단계(1310)에서, 프로그램된 메모리 셀은 단계(1310)에서 결정된 다수의 상태들에 근거하여 또다른 프로그래밍 단계가 이행될지를 결정할 수 있다. 만일 또다른 프로그래밍 단계가 이행될 것이라면(즉, 결정 단계(1310) = "예"), 그 처리는 다음 프로그래밍 단계에 대한 전압 및 전류, 이어서 결정된 전압 단계(1308)를 갖는 재설정 펄스의 인가를 확인하기 위하여 검색 연산을 수행하도록 단계(1306)로 되돌아갈 수 있다. 일단 프로그래밍 단계들 모두가 달성되었다면(즉, 결정 단계(1310) = "아니오"), 그 처리는 기입될 더이상의 셀들이 있는지를 결정하기 위해 결정 단계(1120)로 되돌아갈 수 있다.
만일 설정 연산이 수행될 것이라고 결정되면, 단계(1312)에서 메모리 제어회로(또는 프로세서)는 메모리 셀을 다음 저항상태로 재설정하기 위한 전압 및 전류를 결정하도록 표 검색을 수행할 수 있다. 이러한 다음 저항상태는 하나 이상의 프로그래밍 단계가 이행될 때 궁극적으로 목표 상태에 있지 않을 수 있다. 단계(1314)에서, 결정된 전압 및 전류를 갖는 프로그래밍 펄스가 선택된 셀에 인가된다. 결정 단계(1316)에서, 프로그램된 메모리 셀은 단계(1302)에서 결정된 다수의 상태들에 근거하여 또다른 프로그래밍 단계가 이행될지를 결정할 수 있다. 만일 또다른 프로그래밍 단계가 이행될 것이라면(즉, 결정 단계(1316) = "예"), 그 처리는 다음 프로그래밍 단계에 대한 전압 및 전류, 이어서 결정된 전압 단계(1314)를 갖는 재설정 펄스의 인가를 확인하기 위하여 검색 연산을 수행하도록 단계(1312)로 되돌아갈 수 있다. 일단 프로그래밍 단계들 모두가 달성되었다면(즉, 결정 단계(1316) = "아니오"), 그 처리는 기입될 더이상의 셀들이 있는지를 결정하기 위해 결정 단계(1120)로 되돌아갈 수 있다.
일단 선택된 셀이 적절하게 프로그램되고 있거나, 또는 이미 원하는 메모리 단계(즉, Rw
Figure pct00006
Rc)에 있다고 결정되면, 메모리 콘트롤러 회로(또는 프로세서)는 결정 단계(1120)에서 데이터가 기입될 더이상의 셀들이 있는지를 결정할 수 있다. 만일 그렇다면(즉, 결정 단계(1120) = "예"), 그 연산은 상술한 바와 같은 단계가 계속되면서 데이터를 기입하기 위한 다음 셀을 선택하기 위하여 단계(1104)로 되돌아갈 수 있다. 일단 모든 셀들이 데이터로 기입되어 있다면(즉, 결정 단계(1120) = "아니오"), 데이터 기입 연산은 종료될 수 있다.
여기서 참조된, 워드라인들 및 비트라인들은 그러한 메모리 어레이내에 저장된 데이터를 억세싱하는 개개의 방법들에서 본 발명의 범위를 제한하도록 의도되지 않는다. 다시 말하면, 비트라인들 및 워드라인들 모두는 선택적으로 "구동된" 또는 "감지된"일 수 있다. 또한, 바람직한 메모리 구조를 비트라는 용어로 의도되거나 암시되지 않으며, 메모리 어레이가 갖는 워드라인 및 비트라인은 용이하게 바뀔 수 있다.
여기서 참조된, 특정 메모리 셀, 비트라인 또는 워드라인을 선택하는 것은 예시 목적이며 어떤 메모리 셀을 동시에 프로그램하기 위한 실시예들로 제한하도록 의도되지 않는다. 반면에, 다양한 실시예들은 메모리 셀을 모두 0으로 또는 다른 값으로 재설정하는 것과 같이 데이터 블록들에 동시에 기입하기 위해, 또는 블록 또는 메모리셀들에 단일 데이터 상태를 동시에 기입하기 위해 이행될 수도 있다. 그러한 블록 기입은 프로그래밍을 위한 메모리 셀들을 갖는 블록을 선택하고, 모든 선택된 셀들에 대해 목표 저항상태를 달성할 수 있도록 프로그래밍 펄스에 대한 전기적 특성들을 결정하고, 이후 프로그래밍 펄스 또는 펄스들을 동시에 또는 순차적으로 모든 선택된 셀에 인가함으로써 달성될 수 있다. 그러한 블록 프로그래밍은, 그러한 변화를 갖는 증가하는 저항이 선택된 프로그래밍 펄스 또는 펄스들을 통하여 런어웨이 전류들을 방지할 수 있기 때문에, 데이터 기입 연산이 재설정을 포함할 때 특히 유용할 수 있다.
전술한 바와 같이, 도면에서 보인 워드라인들 및 비트라인들의 방향성은 단지 설명의 편의를 위한 것이다. 특정 방향이 의도되거나 암시되지 않는다. 또한, 도면에서 도시된 바와 같이 워드라인들 및 비트라인들은 보통 직교하지만, 워드라인들 및 비트라인들의 그러한 방향은 필수적인 것은 아니고 비-직교 기하구조로 이행될 수 있다.
당업자가 이해할 수 있는 바와 같이, 멀티레벨 셀에서 상이한 저항 레벨들에 대한 비트 값들의 할당은 임의적이며, 상술한 실시예들에서 언급된 것보다 상이한 저항 대 비트의 도표화를 이용하여 다양한 방법이 이행될 수 있다. 게다가, 프로그래밍 펄스들의 극성은 임의적이며, 프로그래밍 펄스들을 인가하기 위한 방법들 및 회로들이 청구범위로부터 벗어남이 없이 변경될 수 있다.
다양한 실시예들의 방법들 및 단계들은 회로 소자들의 형태로 하드웨어에서 그리고 프로세서에서 실행되는 소프트웨어에서(예컨대, 메모리 칩 또는 메모리 드라이버 구성요소내의 프로세서 회로), 또는 하드웨어 및 소프트웨어의 조합에서 이행될 수 있다. 예컨대, 회로 소자들에 연결된 프로그램된 프로세서의 조합은 실시예의 방법을 실행할 수 있도록 배치될 수 있다.
도 11 내지 도 13에 도시된 처리 흐름도 및 상기의 방법 설명들은 단지 예시적 실예로서 제공되며 다양한 실시예들의 단계들이 반드시 주어진 순서대로 이행되어야 한다는 것을 의미하거나 필요로 하지 않는다. 당업자에 의해 이해될 수 있는 바와 같이 전술한 실시예들에서의 단계들의 순서는 임의의 순서로 이행될 수 있다. "이후에(thereafter)", "이때(then)", "다음의(next)" 등과 같은 단어들은 단계들의 순서를 제한하지 않는다
이들 단어는 방법들의 설명을 통하여 독자들을 안내하는데 단순히 사용된다. 더욱이, 예컨대, "하나의(a)", "하나의(an)", 또는 "상기(the)"와 같은 관사들을 이용하여 청구항에서 인용하는 단수형태의 부재(element)는 그 부재를 단수로 제한하는 것으로 추론되지 않는다.
여기서 개시된 실시예들과 관련되어 기술된 여러 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들은 전기적 하드웨어, 컴퓨터 소프트웨어, 또는 그 둘의 조합으로 이행될 수 있다. 이러한 하드웨어 및 소프트웨어의 호환성을 명확하게 예시하기 위하여, 여러 예시된 구성요소들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능성 관점에서 일반적으로 상술되어졌다. 그러한 기능성은 하드웨어 또는 소프트웨어가 시스템 전체에 걸쳐 부과되는 특정 응용 및 설계 강제에 의존하는 것처럼 이행되어진다. 숙련공들은 각각의 특정 응용에 대해 다양한 방법으로 설명된 기능성을 이행할 수 있지만, 그러한 이행 결정은 본 발명의 범위를 벗어나는 것으로서 해석되어지지 않는다.
개시된 견해의 상술은 당업자가 본 발명을 제조하거나 사용할 수 있도록 제공된다. 이들 견해에서 다양한 변형들은 당업자에게 용이하게 명백할 것이며, 그리고 여기서 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 견해에 적용될 수 있다. 따라서, 본 발명은 여기서 보이는 그러한 견해에 제한되지 않지만, 여기서 개시된 원리들 및 새로운 특징들과 일치하는 가장 넓은 범위와 일치될 것이다.
메모리 소자(100)
저항 소자(102)
워드라인(104)
비트라인(106)
다이오드(108)
전기적 도전층(202)
버퍼층(204)
제2 전기적 도전층(206)
질화 티타늄층(208)

Claims (42)

  1. 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법에 있어서,
    상기 메모리 장치에 기입될 데이터를 수신하는 단계;
    상기 수신된 데이터의 적어도 일부가 기입될 메모리 셀을 선택하는 단계;
    상기 선택된 메모리 셀의 현재 저항상태를 결정하는 단계;
    상기 선택된 메모리 셀에 기입될 데이터를 표시하기 위하여 목표 저항상태를 결정하는 단계;
    상기 선택된 메모리 셀로의 데이터의 기입이 상기 현재 저항상태 및 상기 목표 저항상태에 근거하여 상기 선택된 메모리 셀의 증가하거나 감소하는 저항을 포함할 것인지를 결정하는 단계;
    상기 목표 저항상태에 근거하여 상기 선택된 메모리 셀의 저항상태를 상기 목표 저항상태로 변화시킬 프로그래밍 펄스에 대한 전기적 특성들 및 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가하거나 감소하는 저항을 포함할 것인지를 결정하는 단계; 및
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계를 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  2. 제 1 항에 있어서,
    프로그래밍 펄스에 대한 전기적 특성들을 결정하는 단계는 상기 프로그램 펄스에 대한 전압 및 전류 제한을 결정하는 단계를 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  3. 제 1 항에 있어서,
    프로그래밍 펄스에 대한 전기적 특성들을 결정하는 단계는, 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 감소하는 저항을 포함할 것인지가 결정될 때 상기 프로그래밍 펄스에 대한 전압 및 전류 제한을 결정하는 단계, 및
    상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가하는 저항을 포함할 것인지가 결정될 때 상기 프로그래밍 펄스에 대한 전압을 결정하는 단계를 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  4. 제 1 항에 있어서,
    상기 목표 저항상태에 근거하여 프로그래밍 펄스에 대한 지속기간 및 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가하거나 또는 감소하는 저항을 포함할 것인지를 결정하는 단계를 더 포함하며,
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계가 상기 결정된 지속기간 동안 상기 프로그래밍 펄스를 인가하는 단계를 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  5. 제 1 항에 있어서,
    프로그래밍 펄스에 대한 전기적 특성들을 결정하는 단계는,
    상기 목표 저항상태, 및 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가하거나 감소하는 저항을 포함할 것인지를 입력들로 이용하여 표 검색 연산을 수행하는 단계와
    상기 전기적 특성들을 하나의 출력으로 얻는 단계를 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  6. 제 1 항에 있어서,
    상기 현재 저항상태가 상기 목표 저항상태의 문턱 제한 이내에 있는 지를 결정하는 단계를 더 포함하며,
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계는, 상기 현재 저항상태가 상기 목표 저항상태의 문턱 제한 이내에 있지 않을 때 상기 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계와 상기 현재 저항상태가 상기 목표 저항상태의 문턱 제한 이내에 있을 때 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하지 않는 단계를 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  7. 제 1 항에 있어서,
    상기 프로그래밍 펄스의 인가 이후에 상기 선택된 메모리 셀의 결과적인 저항상태를 결정하는 단계;
    상기 결과적인 저항상태가 상기 목표 상태의 문턱 제한 이내에 있는 지를 결정하는 단계; 및
    상기 결과적인 저항상태가 상기 목표 상태의 문턱 제한 이내에 있지 않을 때 상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 재인가하는 단계를 더 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  8. 제 1 항에 있어서,
    상기 프로그래밍 펄스의 인가 이후에 상기 선택된 메모리 셀의 결과적인 저항상태를 결정하는 단계;
    상기 결과적인 저항상태가 상기 목표 상태의 문턱 제한 이내에 있는 지를 결정하는 단계;
    상기 결정된 결과적인 저항상태 및 상기 목표 저항상태에 근거하여 상기 선택된 메모리 셀의 상기 저항상태를 상기 목표 저항상태로 변화시킬 제2의 프로그래밍 펄스에 대한 전기적 특성들을 결정하는 단계; 및
    제2 프로그래밍 펄스에 대한 전기적 특성들을 갖는 제2 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계를 더 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  9. 제 1 항에 있어서,
    상기 선택된 메모리 셀의 저항상태를 상기 목표 저항상태로 변화시킬 프로그래밍 펄스에 대한 전기적 특성들을 결정하는 단계는,
    프로그래밍 펄스들의 개수와,
    상기 프로그래밍 펄스들이 직렬로 인가되는 경우 상기 선택된 메모리 셀의 상기 저항 상태를 상기 목표 저항상태로 변화시킬 상기 프로그래밍 펄스의 개수의 각각에 대하여 대응되는 전기적인 특성들을 결정하는 단계를 포함하고, 및
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계는 상기 대응하는 전기적 특성들을 각각 갖는 다수의 프로그래밍 펄스들을 상기 선택된 메모리 셀에 인가하는 단계를 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  10. 제 1 항에 있어서,
    상기 선택된 메모리 셀은, 비정질, 다결정 또는 마이크로결정 탄소 또는 그래파이트 재료와 같은, 안티퓨즈 유전체, 퓨즈, 다이오드 및 연속적으로 배열된 안티퓨즈 유전체, 다결정 실리콘 메모리 효과 재료, 금속 산화물 또는 스위치가능한 복합 금속 산화물 재료, 탄소 나노튜브 재료, 그래핀 스위치가능한 저항 재료, 상변이 재료, 도전성 브리지 소자, 전해질 스위칭 재료, 스위치가능한 폴리머 재료, 또는 탄소 저항 스위칭 재료로 구성된 그룹에서 선택된 가변성 저항 재료를 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  11. 제 1 항에 있어서,
    상기 선택된 메모리 셀은 NixOy, NbxOy, TixOy, HfxOy, AlxOy, MgxOy, CoxOy, CrxOy, VxOy, ZnxOy, ZrxOy, BxNy, AlxNy 로 구성된 그룹에서 선택된 저항-스위칭 화합물을 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  12. 제 1 항에 있어서,
    상기 선택된 메모리 셀은 산화 하프늄(HfOx), 산화 니켈(NiO), 및 산화 티타늄(TiOx)으로 구성된 그룹에서 선택된 쌍극성 금속 산화물을 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
  13. 메모리 장치로서,
    메모리 셀들이 멀티레벨 셀 저항 메모리 셀들이고,
    복수의 워드라인들 및 복수의 비트라인들 사이에 위치한 메모리 셀들의 어레이; 및
    선택된 메모리 셀들에 데이터를 기입하도록 배치된 메모리 셀 프로그램 시스템을 포함하며,
    메모리 컨트롤러 회로는,
    상기 메모리 장치에 기입될 데이터를 수신하는 단계;
    상기 수신된 데이터의 적어도 일부가 기입될 메모리 셀을 선택하는 단계;
    상기 선택된 메모리 셀의 현재 저항상태를 얻는 단계;
    상기 선택된 메모리 셀에 기입될 데이터를 표시하기 위한 목표 저항상태를 결정하는 단계;
    상기 선택된 메모리 셀로의 데이터의 기입이 상기 현재 저항상태 및 상기 목표 저항상태에 근거하여 상기 선택된 메모리 셀의 증가하거나 감소하는 저항을 포함할 것인지를 결정하는 단계;
    상기 목표 저항상태에 근거하여 상기 선택된 메모리 셀의 상기 저항상태를 상기 목표 저항상태로 변화시킬 프로그래밍 펄스에 대한 전기적 특성들 및 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가하거나 감소하는 저항을 포함할 것인지를 결정하는 단계; 및
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계를 포함하는 연산들을 수행하도록 배치되는, 메모리 장치.
  14. 제 13 항에 있어서,
    상기 메모리 셀들은, 비정질, 다결정 또는 마이크로결정 탄소 또는 그래파이트 재료와 같은, 안티퓨즈 유전체, 퓨즈, 다이오드 및 연속적으로 배열된 안티퓨즈 유전체, 다결정 실리콘 메모리 효과 재료, 금속 산화물 또는 스위치가능한 복합 금속 산화물 재료, 탄소 나노튜브 재료, 그래핀 스위치가능한 저항 재료, 상변이 재료, 도전성 브리지 소자, 전해질 스위칭 재료, 스위치가능한 폴리머 재료, 또는 탄소 저항 스위칭 재료로 구성된 그룹에서 선택된 가변성 저항 재료를 포함하는, 메모리 장치.
  15. 제 13 항에 있어서,
    상기 메모리 셀들은 NixOy, NbxOy, TixOy, HfxOy, AlxOy, MgxOy, CoxOy, CrxOy, VxOy, ZnxOy, ZrxOy, BxNy, AlxNy 로 구성된 그룹에서 선택된 저항-스위칭 화합물을 포함하는, 메모리 장치.
  16. 제 13 항에 있어서,
    상기 메모리 셀들은 쌍극성 금속 산화물 저항 스토리지 소자 및 스티어링 소자로 이루어지며, 상기 쌍극성 금속 산화 저항 스토리지 소자는 산화 하프늄(HfOx), 산화 니켈(NiO), 및 산화 티타늄(TiOx)으로 구성된 그룹에서 선택된 금속 산화물을 포함하는, 메모리 장치.
  17. 제 13 항에 있어서,
    상기 멀티레벨 셀 저항 메모리 셀들 및 상기 메모리 셀 프로그래밍 시스템은, 상기 메모리 셀들이 4개의 상이한 저항상태들에서 4 비트의 데이터를 저장하기 위한 프로그래밍 펄스들로 프로그램되도록 배치되는, 메모리 장치.
  18. 제 13 항에 있어서,
    상기 멀티레벨 셀 저항 메모리 셀들 및 상기 메모리 셀 프로그래밍 시스템은, 상기 메모리 셀들이 6개의 상이한 저항상태들에서 6 비트의 데이터를 저장하기 위한 프로그래밍 펄스들로 프로그램되도록 배치되는, 메모리 장치.
  19. 제 13 항에 있어서,
    상기 메모리 셀 프로그래밍 시스템은, 상기 프로그래밍 펄스 동안 전압 및 전류 제한을 결정하는 단계를 포함하는 상기 프로그래밍 펄스에 대한 전기적 특성들을 결정하도록 배치되는, 메모리 장치.
  20. 제 13 항에 있어서,
    상기 메모리 셀 프로그래밍 시스템은, 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 감소하는 저항을 포함할 것인지가 결정될 때 상기 프로그래밍 펄스 동안 전압 및 전류 제한을 결정하는 단계, 및 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가한 저항을 포함할 것인지가 결정될 때 상기 프로그래밍 펄스 동안 전압을 결정하는 단계를 포함하는 프로그래밍 펄스에 대한 전기적 특성들을 결정하도록 배치되는, 메모리 장치.
  21. 제 13 항에 있어서,
    상기 메모리 셀 프로그래밍 시스템은, 상기 목표 저항상태에 근거한 프로그래밍 펄스에 대한 지속기간 및 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가하거나 감소하는 저항을 포함할 것인지를 결정하는 단계를 더 포함하여 연산들을 수행하도록 배치되며,
    상기 메모리 셀 프로그래밍 시스템은, 상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계가 상기 결정된 지속기간 동안 그러한 프로그래밍 펄스를 인가하는 단계를 포함하도록 배치되는, 메모리 장치.
  22. 제 13 항에 있어서,
    상기 메모리 셀 프로그래밍 시스템은, 상기 목표 저항상태 및 상기 선택된 메모리 셀로의 데이터의 기입이 상기 선택된 메모리 셀의 증가하거나 감소하는 저항을 포함할 것인지를 입력들로서 이용하며 상기 전기적 특성들을 하나의 출력으로서 얻는 연산을 표에서 찾아 수행하기 위하여 상기 메모리 셀에 연결된 메모리를 억세싱하는 단계를 포함하는 프로그래밍 펄스에 대한 전기적 특성들을 결정하도록 배치되는, 메모리 장치.
  23. 제 13 항에 있어서,
    상기 메모리 셀 프로그래밍 시스템은, 상기 현재 저항상태가 상기 목표 저항상태의 문턱 제한 이내에 있는지를 결정하는 단계를 더 포함하여 연산들을 수행하도록 배치되며,
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계는, 상기 현재 저항상태가 상기 목표 저항상태의 문턱 제한 이내에 있지 않을 때 상기 선택된 메모리 셀에 그러한 프로그래밍 펄스를 인가하며 상기 현재 저항상태가 상기 목표 저항상태의 문턱 제한 이내에 있을 때 상기 선택된 메모리 셀에 프로그래밍 펄스를 인가하지 않는 단계를 포함하도록, 상기 메모리 셀 프로그래밍 시스템이 배치되는, 메모리 장치.
  24. 제 13 항에 있어서,
    상기 메모리 셀 프로그래밍 시스템은,
    상기 프로그래밍 펄스의 인가 이후에 상기 선택된 메모리 셀의 결과적인 저항상태를 결정하는 단계;
    상기 결과적인 저항상태가 상기 목표 상태의 문턱 제한 이내에 있는지를 결정하는 단계; 및
    상기 결과적인 저항상태가 상기 목표 상태의 문턱 제한 이내에 있지 않을 때 상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 재인가하는 단계를 더 포함하여 연산들을 수행하도록 배치되는, 메모리 장치.
  25. 제 13 항에 있어서,
    상기 메모리 셀 프로그래밍 시스템은,
    상기 프로그래밍 펄스의 인가 이후에 상기 선택된 메모리 셀의 결과적인 저항상태를 결정하는 단계;
    상기 결과적인 저항상태가 상기 목표 상태의 문턱 제한 이내에 있는지를 결정하는 단계;
    상기 결정된 결과적인 저항상태 및 상기 목표 저항상태에 근거하여 상기 선택된 메모리 셀의 저항상태를 상기 목표 저항상태로 변화시킬 제2의 프로그래밍 펄스에 대한 전기적 특성들을 결정하는 단계; 및
    상기 제2의 프로그래밍 펄스에 대한 결정된 전기적 특성들을 갖는 제2의 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계를 더 포함하여 연산들을 수행하도록 배치되는, 메모리 장치.
  26. 제 13 항에 있어서,
    상기 메모리 셀 프로그래밍 시스템은,
    상기 선택된 메모리 셀의 저항상태를 상기 목표 저항상태로 변화시킬 프로그래밍 펄스에 대한 전기적 특성들을 결정하는 단계가 상기 선택된 메모리 셀의 저항상태를 상기 목표 저항상태로 변화시키기 위해 연속하여 다수의 프로그래밍 펄스들이 인가될 때 상기 다수의 프로그래밍 펄스들과 프로그래밍 펄스의 수 각각에 대해 대응하는 전기적 특성들을 결정하는 단계를 포함하고,
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계는 상기 대응하는 전기적 특성들을 갖는 다수의 프로그래밍 펄스들 각각을 상기 선택된 메모리 셀에 인가하는 단계를 포함하도록 배치되는, 메모리 장치.
  27. 제 13 항에 있어서,
    상기 메모리 셀 프로그래밍 시스템은,
    메모리 콘트롤러 회로;
    상기 메모리 콘트롤러 회로에 연결되며 상기 메모리 콘트롤러 회로로부터의 제어신호에 응답하여 비트라인을 선택하도록 배치된 비트라인 콘트롤러;
    상기 메모리 콘트롤러 회로와 연결되며 상기 메모리 콘트롤러 회로로부터의 제어신호에 응답하여 워드라인을 선택하도록 배치된 워드라인 콘트롤러;
    상기 메모리 콘트롤러 회로와 연결되며 상기 메모리 콘트롤러 회로로부터의 제어신호에 응답하여 선택된 메모리 셀들에 데이터를 기입을 위한 전압을 갖는 프로그래밍 펄스를 생성하도록 배치된 프로그래밍 펄스 생성기;
    상기 메모리 콘트롤러 회로와 연결되며 상기 메모리 콘트롤러 회로로부터의 제어신호에 응답하여 프로그래밍 펄스 동안 선택된 메모리 셀을 통하여 흐르는 전류를 제한하도록 배치된 전류 제한 회로; 및
    상기 메모리 콘트롤러 회로, 상기 비트라인 콘트롤러 및 상기 워드라인 콘트롤러와 연결되며 선택된 메모리 셀의 저항상태를 결정하도록 배치된 저항상태 결정회로를 포함하며,
    상기 수신된 데이터의 적어도 일부가 기입될 메모리 셀을 선택하는 단계가 상기 수신된 데이터의 적어도 일부가 기입될 상기 메모리 셀을 선택하도록 상기 비트라인 및 워드라인 콘트롤러들을 활성화시키는 단계를 포함하고;
    상기 선택된 메모리 셀의 현재 저항상태를 얻는 단계가 상기 저항상태 결정회로로부터 상기 선택된 메모리 셀의 현재 저항상태를 얻는 단계를 포함하고;
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하는 단계가 상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 메모리 셀에 인가하도록 상기 펄스 생성회로 및 상기 전류 제한 회로를 활성화시키는 단계를 포함하는, 메모리 장치.
  28. 메모리 장치에 있어서,
    복수의 상호 관련된 저항상태들을 갖는 형태로 복수의 데이터 비트들을 저장하기 위한 스토리지 수단의 어레이;
    상기 메모리 장치에 기입될 데이터를 수신하기 위한 수단;
    상기 수신된 데이터의 일부가 기입될 하나의 스토리지 수단을 선택하기 위한 수단;
    상기 선택된 스토리지 수단의 현재 저항상태를 얻기 위한 수단;
    상기 선택된 스토리지 수단에 기입될 데이터를 표시하기 위하여 목표 저항상태를 결정하기 위한 수단;
    상기 선택된 스토리지 수단으로의 데이터의 기입이 상기 현재 저항상태 및 목표 저항상태에 근거하여 상기 선택된 스토리지 수단의 증가하거나 또는 감소하는 저항을 포함할 것인지를 결정하기 위한 수단;
    상기 선택된 스토리지 수단의 상기 저항상태를 상기 목표 저항상태에 근거하여 상기 목표 저항상태로 변화시킬 프로그래밍 펄스에 대한 전기적 특성들 및 상기 선택된 스토리지 수단으로의 데이터의 기입이 상기 스토리지 수단의 증가 또는 감소 저항을 포함할 것인지를 결정하기 위한 수단; 및
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 스토리지 수단에 인가하기 위한 수단을 포함하는, 메모리 장치.
  29. 제 28 항에 있어서,
    상기 스토리지 수단을 갖는 어레이는,
    비정질, 다결정 또는 마이크로결정 탄소 또는 그래파이트 재료와 같은, 안티퓨즈 유전체, 퓨즈, 다이오드 및 연속적으로 배열된 안티퓨즈 유전체, 다결정 실리콘 메모리 효과 재료, 금속 산화물 또는 스위치가능한 복합 금속 산화물 재료, 탄소 나노튜브 재료, 그래핀 스위치가능한 저항 재료, 상변이 재료, 도전성 브리지 소자, 전해질 스위칭 재료, 스위치가능한 폴리머 재료, 또는 탄소 저항 스위칭 재료로 구성된 그룹에서 선택된 가변성 저항 재료로 이루어진 멀티레벨 셀 저항 메모리 셀들을 포함하는, 메모리 장치.
  30. 제 28 항에 있어서,
    상기 스토리지 수단을 갖는 어레이는,
    NixOy, NbxOy, TixOy, HfxOy, AlxOy, MgxOy, CoxOy, CrxOy, VxOy, ZnxOy, ZrxOy, BxNy, AlxNy 로 구성된 그룹에서 선택된 저항-스위칭 화합물로 이루어진 멀티레벨 셀 저항 메모리 셀들을 포함하는, 메모리 장치.
  31. 제 28 항에 있어서,
    상기 스토리지 수단을 갖는 어레이는,
    쌍극성 금속 산화물 저항 스토리지 소자 및 스티어링 소자로 이루어진 멀티레벨 셀 저항 메모리 셀들을 포함하며,
    상기 쌍극성 금속 산화 저항 스토리지 소자는 산화 하프늄(HfOx), 산화 니켈(NiO), 및 산화 티타늄(TiOx)으로 구성된 그룹에서 선택된 금속 산화물을 포함하는, 메모리 장치.
  32. 제 28 항에 있어서,
    상기 스토리지 수단은 4개의 상이한 저항상태들에서 4 비트의 데이터를 저장하기 위한 수단을 포함하는, 메모리 장치.
  33. 제 28 항에 있어서,
    상기 스토리지 수단은 6개의 상이한 저항상태들에서 6 비트의 데이터를 저장하기 위한 수단을 포함하는, 메모리 장치.
  34. 제 33 항에 있어서,
    프로그램 펄스에 대한 전기적 특성들을 결정하기 위한 수단은 상기 프로그래밍 펄스에 대한 전압 및 전류 제한을 결정하기 위한 수단을 포함하는, 메모리 장치.
  35. 제 28 항에 있어서,
    프로그램 펄스에 대한 전기적 특성들을 결정하기 위한 수단은,
    상기 선택된 스토리지 수단으로의 데이터의 기입이 상기 선택된 스토리지 수단의 감소하는 저항을 포함할 것인지가 결정될 때 상기 프로그래밍 펄스 동안 전압 및 전류 제한을 결정하고, 상기 선택된 스토리지 수단으로의 데이터의 기입이 상기 선택된 스토리지 수단의 증가한 저항을 포함할 것인지가 결정될 때 상기 프로그래밍 펄스 동안 전압을 결정하기 위한 수단을 포함하는, 메모리 장치.
  36. 제 28 항에 있어서,
    상기 목표 저항상태에 근거하여 프로그래밍 펄스에 대한 지속기간 및 상기 선택된 스토리지 수단으로의 데이터의 기입이 상기 선택된 스토리지 수단의 증가하거나 또는 감소하는 저항을 포함할 것인지를 결정하기 위한 수단을 더 포함하며,
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 스토리지 수단에 인가하기 위한 수단이 상기 결정된 지속기간 동안 그러한 프로그래밍 펄스를 인가하기 위한 수단을 포함하는, 메모리 장치.
  37. 제 28 항에 있어서,
    목표 저항상태 각각에 대한 프로그래밍 펄스들의 전기적 특성들이 있는 데이터 표를 저장하기 위한 수단을 더 포함하며,
    프로그래밍 펄스에 대한 전기적 특성들을 결정하기 위한 수단이, 상기 목표 저항상태 및 상기 선택된 스토리지 수단으로의 데이터의 기입이 상기 선택된 스토리지 수단의 증가하거나 감소하는 저항을 포함할 것인지를 입력들로서 이용하며 상기 전기적 특성들을 하나의 출력으로서 얻는 연산을 표에서 찾아 수행하기 위한 수단을 포함하는, 메모리 장치.
  38. 제 28 항에 있어서,
    상기 현재 저항상태가 상기 목표 저항상태의 문턱 제한 이내에 있는지를 결정하기 위한 수단을 더 포함하며,
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 스토리지 수단에 인가하기 위한 수단이 상기 현재 저항상태가 상기 목표 저항상태의 문턱 제한 이내에 있지 않을 때 상기 선택된 스토리지 수단에 그러한 프로그래밍 펄스를 인가하며 상기 현재 저항상태가 상기 목표 저항상태의 문턱 제한 이내에 있을 때 상기 선택된 스토리지 수단에 프로그래밍 펄스를 인가하지 않는 수단을 포함하는, 메모리 장치.
  39. 제 28 항에 있어서,
    상기 프로그래밍 펄스의 인가 이후에 상기 선택된 스토리지 수단의 결과적인 저항상태를 결정하기 위한 수단;
    상기 결과적인 저항상태가 상기 목표 상태의 문턱 제한 이내에 있는지를 결정하기 위한 수단; 및
    상기 결과적인 저항상태가 상기 목표 상태의 문턱 제한 이내에 있지 않을 때 상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 스토리지 수단에 재인가하기 위한 수단을 더 포함하는, 메모리 장치.
  40. 제 28 항에 있어서,
    상기 프로그래밍 펄스의 인가 이후에 상기 선택된 스토리지 수단의 결과적인 저항상태를 결정하기 위한 수단;
    상기 결과적인 저항상태가 상기 목표 상태의 문턱 제한 이내에 있는지를 결정하기 위한 수단;
    상기 결정된 결과적인 저항상태 및 상기 목표 저항상태에 근거하여 상기 선택된 스토리지 수단의 저항상태를 상기 목표 저항상태로 변화시킬 제2의 프로그래밍 펄스에 대한 전기적 특성들을 결정하기 위한 수단; 및
    상기 제2의 프로그래밍 펄스에 대한 결정된 전기적 특성들을 갖는 제2의 프로그래밍 펄스를 상기 선택된 스토리지 수단에 인가하기 위한 수단을 더 포함하는, 메모리 장치.
  41. 제 28 항에 있어서,
    상기 선택된 스토리지 수단의 저항상태를 상기 목표 저항상태로 변화시킬 프로그래밍 펄스에 대한 전기적 특성들을 결정하기 위한 수단이 상기 선택된 스토리지 수단의 저항상태를 상기 목표 저항상태로 변화시키기 위해 연속하여 다수의 프로그래밍 펄스들이 인가될 때 상기 다수의 프로그래밍 펄스들과 프로그래밍 펄스의 수 각각에 대해 대응하는 전기적 특성들을 결정하기 위한 수단을 포함하고,
    상기 결정된 전기적 특성들을 갖는 프로그래밍 펄스를 상기 선택된 스토리지 수단에 인가하기 위한 수단은 상기 대응하는 전기적 특성들을 갖는 다수의 프로그래밍 펄스들 각각을 상기 선택된 스토리지 수단에 인가하기 위한 수단을 포함하는, 메모리 장치.
  42. 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법에 있어서,
    상기 메모리 장치에 기입될 데이터를 수신하는 단계;
    상기 수신된 데이터의 적어도 일부가 기입될 메모리 셀을 선택하는 단계;
    상기 선택된 메모리 셀에 상기 데이터를 기입하는 단계가 상기 메모리 셀의 저항을 증가시키거나(재설정) 또는 감소시키는(설정) 단계를 포함할 것인지를 결정하는 단계;
    상기 선택된 메모리 셀에 상기 데이터를 기입하는 단계가 상기 메모리 셀의 저항을 증가시키는(설정) 단계를 포함할 것인지가 결정될 때 상기 결정되어 설정된 전기적 특성들을 갖는 펄스를 인가하여 상기 선택된 메모리 셀에 상기 데이터를 기입하는데 있어 그것이 달성되도록 상기 저항상태에 대한 적합한 프로그래밍 전압 및 전류 제한을 결정하는 단계; 및
    상기 선택된 메모리 셀에 상기 데이터를 기입하는 단계가 상기 메모리 셀의 저항을 감소시키는(재설정) 단계를 포함할 것인지가 결정될 때 상기 결정되어 설정된 전기적 특성들을 갖는 펄스를 인가하여 상기 선택된 메모리 셀에 상기 데이터를 기입이 달성되도록 상기 저항상태에 대한 적합한 프로그래밍 전압을 결정하는 단계를 포함하는, 멀티레벨 셀 저항 메모리 장치에 데이터를 기입하는 방법.
KR1020137026294A 2011-03-18 2012-03-16 멀티비트 메모리 셀의 조건부 프로그래밍 KR20140024304A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/051,885 2011-03-18
US13/051,885 US8934292B2 (en) 2011-03-18 2011-03-18 Balanced method for programming multi-layer cell memories
PCT/US2012/029416 WO2012129083A1 (en) 2011-03-18 2012-03-16 Conditional programming of multibit memory cells

Publications (1)

Publication Number Publication Date
KR20140024304A true KR20140024304A (ko) 2014-02-28

Family

ID=45926929

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137026294A KR20140024304A (ko) 2011-03-18 2012-03-16 멀티비트 메모리 셀의 조건부 프로그래밍

Country Status (4)

Country Link
US (1) US8934292B2 (ko)
KR (1) KR20140024304A (ko)
CN (1) CN103548085B (ko)
WO (1) WO2012129083A1 (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102568582A (zh) * 2010-12-24 2012-07-11 三星电子株式会社 可变电阻器件、包括可变电阻器件的半导体器件及操作方法
EP2684192B1 (en) 2011-03-11 2019-05-08 Ovonyx Memory Technology, LLC Programming a phase change memory cell in voltage mode and current mode
KR101278103B1 (ko) * 2011-09-26 2013-06-24 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9183929B2 (en) * 2012-08-29 2015-11-10 Micron Technology, Inc. Systems, methods and devices for programming a multilevel resistive memory cell
US9230685B2 (en) 2012-10-23 2016-01-05 Micron Technology, Inc. Memory programming methods and memory systems
US8947944B2 (en) * 2013-03-15 2015-02-03 Sandisk 3D Llc Program cycle skip evaluation before write operations in non-volatile memory
US8947972B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US9178143B2 (en) * 2013-07-29 2015-11-03 Industrial Technology Research Institute Resistive memory structure
US8995169B1 (en) 2013-09-12 2015-03-31 Sandisk 3D Llc Method of operating FET low current 3D Re-RAM
US9711225B2 (en) 2013-10-16 2017-07-18 Sandisk Technologies Llc Regrouping and skipping cycles in non-volatile memory
US20150117087A1 (en) * 2013-10-31 2015-04-30 Honeywell International Inc. Self-terminating write for a memory cell
US9123414B2 (en) * 2013-11-22 2015-09-01 Micron Technology, Inc. Memory systems and memory programming methods
US9336875B2 (en) 2013-12-16 2016-05-10 Micron Technology, Inc. Memory systems and memory programming methods
US9269432B2 (en) 2014-01-09 2016-02-23 Micron Technology, Inc. Memory systems and memory programming methods
KR102140785B1 (ko) 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
KR102131324B1 (ko) 2014-07-08 2020-07-07 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
US9224951B1 (en) * 2014-07-21 2015-12-29 Intermolecular, Inc. Current-limiting electrodes
CN104240757B (zh) * 2014-09-01 2018-10-02 清华大学 一种阻变存储器存储单元的多值操作方法
KR102298604B1 (ko) 2014-11-28 2021-09-06 삼성전자주식회사 저항성 메모리 장치의 제어 방법
US9564215B2 (en) 2015-02-11 2017-02-07 Sandisk Technologies Llc Independent sense amplifier addressing and quota sharing in non-volatile memory
KR102298607B1 (ko) 2015-02-17 2021-09-06 삼성전자주식회사 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법
JP6402072B2 (ja) * 2015-06-24 2018-10-10 ルネサスエレクトロニクス株式会社 半導体不揮発性記憶装置及びその動作プログラム
US9514796B1 (en) * 2015-06-26 2016-12-06 Intel Corporation Magnetic storage cell memory with back hop-prevention
US9613693B1 (en) * 2015-10-29 2017-04-04 Adesto Technologies Corporation Methods for setting a resistance of programmable resistance memory cells and devices including the same
CN108806756A (zh) * 2016-04-14 2018-11-13 成都三维艾匹科技有限公司 含有多条哑位线的多位元三维一次编程存储器
CN110036444B (zh) 2016-09-21 2023-06-30 合肥睿科微电子有限公司 自适应存储器单元写入条件
KR102636091B1 (ko) * 2016-10-14 2024-02-14 에스케이하이닉스 주식회사 저항성 메모리 장치, 이를 위한 선택적 쓰기 장치 및 동작 방법
JP2018195365A (ja) * 2017-05-19 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 メモリ装置およびメモリ装置の制御方法
CN108511024A (zh) * 2018-04-11 2018-09-07 珠海创飞芯科技有限公司 一种反熔丝编程方法、系统及反熔丝器件
CN109582364B (zh) * 2018-10-29 2020-07-28 华中科技大学 基于忆阻器的精简指令集处理器
US11295810B2 (en) * 2019-06-07 2022-04-05 Nantero, Inc. Combinational resistive change elements
US11017856B1 (en) 2020-02-18 2021-05-25 Applied Materials, Inc. Soft reset for multi-level programming of memory cells in non-Von Neumann architectures
US11127458B1 (en) * 2020-04-28 2021-09-21 Applied Materials, Inc. Non-uniform state spacing in multi-state memory element for low-power operation
US11183258B1 (en) * 2020-12-07 2021-11-23 Semiconductor Components Industries, Llc Circuit and method for programming a one-time programmable memory
US11568952B2 (en) * 2021-06-02 2023-01-31 Micron Technology, Inc. Adjustable programming pulses for a multi-level cell
US11735276B2 (en) * 2021-06-28 2023-08-22 Micron Technology, Inc. Programming techniques for polarity-based memory cells
US11948638B2 (en) * 2022-02-15 2024-04-02 Micron Technology, Inc. Techniques for parallel memory cell access
US11915752B2 (en) * 2022-03-31 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory with enhanced redundancy writing

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4646266A (en) 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
JP2691280B2 (ja) 1988-05-12 1997-12-17 三菱電機株式会社 半導体記憶装置
US5751012A (en) 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
WO1997027592A1 (en) 1996-01-24 1997-07-31 Cypress Semiconductor Corporation Interdigitated memory array
US5835396A (en) 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
NO972803D0 (no) 1997-06-17 1997-06-17 Opticom As Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6631085B2 (en) 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6618295B2 (en) 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
JP4633958B2 (ja) 2001-05-07 2011-02-16 ルネサスエレクトロニクス株式会社 不揮発性半導体メモリ
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US7504051B2 (en) 2003-09-08 2009-03-17 Nantero, Inc. Applicator liquid for use in electronic manufacturing processes
US7391642B2 (en) 2005-01-25 2008-06-24 Intel Corporation Multilevel programming of phase change memory cells
US8000127B2 (en) 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US7800934B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Programming methods to increase window for reverse write 3D cell
US7834338B2 (en) 2005-11-23 2010-11-16 Sandisk 3D Llc Memory cell comprising nickel-cobalt oxide switching element
KR100764738B1 (ko) * 2006-04-06 2007-10-09 삼성전자주식회사 향상된 신뢰성을 갖는 상변화 메모리 장치, 그것의 쓰기방법, 그리고 그것을 포함한 시스템
US7411854B2 (en) * 2006-04-18 2008-08-12 Infineon Technologies Ag System and method for controlling constant power dissipation
US7463536B2 (en) 2006-07-31 2008-12-09 Sandisk 3D Llc Memory array incorporating two data busses for memory array block selection
KR100801082B1 (ko) 2006-11-29 2008-02-05 삼성전자주식회사 멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티레벨 가변 저항 메모리 장치
KR101469831B1 (ko) * 2007-04-30 2014-12-09 삼성전자주식회사 향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및그것의 읽기 방법
US20080315206A1 (en) 2007-06-19 2008-12-25 Herner S Brad Highly Scalable Thin Film Transistor
KR100909770B1 (ko) * 2007-08-10 2009-07-29 주식회사 하이닉스반도체 상 변화 메모리 장치의 구동 방법
JP5253784B2 (ja) 2007-10-17 2013-07-31 株式会社東芝 不揮発性半導体記憶装置
US7706169B2 (en) 2007-12-27 2010-04-27 Sandisk 3D Llc Large capacity one-time programmable memory cell using metal oxides
US7745312B2 (en) 2008-01-15 2010-06-29 Sandisk 3D, Llc Selective germanium deposition for pillar devices
US7961507B2 (en) * 2008-03-11 2011-06-14 Micron Technology, Inc. Non-volatile memory with resistive access component
US7826248B2 (en) 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
US7944728B2 (en) 2008-12-19 2011-05-17 Sandisk 3D Llc Programming a memory cell with a diode in series by applying reverse bias
US7978507B2 (en) * 2008-06-27 2011-07-12 Sandisk 3D, Llc Pulse reset for non-volatile storage
US7983065B2 (en) 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
US7940554B2 (en) 2009-04-24 2011-05-10 Sandisk 3D Llc Reduced complexity array line drivers for 3D matrix arrays
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements

Also Published As

Publication number Publication date
US8934292B2 (en) 2015-01-13
CN103548085B (zh) 2017-03-29
WO2012129083A1 (en) 2012-09-27
US20120236624A1 (en) 2012-09-20
WO2012129083A9 (en) 2012-12-27
CN103548085A (zh) 2014-01-29

Similar Documents

Publication Publication Date Title
KR20140024304A (ko) 멀티비트 메모리 셀의 조건부 프로그래밍
KR101460954B1 (ko) 저항성 메모리의 안정화
US9710747B2 (en) Neuromophic system and configuration method thereof
US6940744B2 (en) Adaptive programming technique for a re-writable conductive memory device
US7558099B2 (en) Method of controlling the resistance in a variable resistive element and non-volatile semiconductor memory device
JP5060191B2 (ja) 抵抗変化メモリ装置のデータ書き込み方法
US8947905B2 (en) Nonvolatile memory devices and methods of driving the same
KR101367659B1 (ko) 읽기 에러를 줄일 수 있는 멀티 레벨 상 변화 메모리 장치및 그것의 읽기 방법
TWI490856B (zh) 電阻性記憶體感測方法及裝置
CN110036444B (zh) 自适应存储器单元写入条件
US7916524B2 (en) Program method with locally optimized write parameters
KR101158991B1 (ko) 저항 변화 메모리 장치
JP2012531004A (ja) 可逆抵抗切替素子の書き込み
KR102251814B1 (ko) 메모리 장치, 그것의 동작 및 제어 방법
US9312002B2 (en) Methods for programming ReRAM devices
TWI543160B (zh) 電阻可變記憶體感測
CN103366816A (zh) 非易失性半导体存储器器件
KR20100097407A (ko) 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 프로그램 방법
US10943649B2 (en) Apparatus and method for controlling gradual conductance change in synaptic element

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid