KR20130130834A - 웨이퍼 레벨 싱귤레이션 방법 및 시스템 - Google Patents

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클라우스 스추이그래프
세샤드리 라마스와미
마이클 알. 라이스
모흐센 에스. 살렉
클래스 에이치. 비예르크만
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Abstract

복수의 반도체 다이들을 싱귤레이팅하는 방법이 반송체 기판을 제공하는 단계 및 반도체 기판을 상기 반송체 기판으로 결합시키는 단계를 포함한다. 반도체 기판은 복수의 디바이스들을 포함한다. 그러한 방법은 또한 반도체 기판 상에 마스크 층을 형성하는 단계, 상기 마스크 층의 미리 결정된 부분을 광에 노출시키는 단계, 및 미리 결정된 마스크 패턴을 상기 반도체 기판 상에 형성하기 위해서 상기 마스크 층의 미리 결정된 부분을 프로세싱하는 단계를 포함한다. 그러한 방법은 복수의 반도체 다이들을 형성하는 단계로서, 상기 복수의 반도체 다이들의 각각이 상기 미리 결정된 마스크 패턴과 연관되고 그리고 복수의 디바이스들 중 하나 또는 둘 이상을 포함하는 형성 단계, 및 상기 복수의 반도체 다이들을 상기 반송체 기판으로부터 분리시키는 단계를 더 포함한다.

Description

웨이퍼 레벨 싱귤레이션 방법 및 시스템{METHOD AND SYSTEM FOR WAFER LEVEL SINGULATION}
본원은 2011년 2월 18일자로 출원되고 명칭이 "METHOD AND SYSTEM FOR WAFER LEVEL SINGULATION"인 미국 가특허출원 제 61/444,618 호를 기초로 우선권을 주장하고, 상기 출원의 개시 내용은 모든 목적들을 위해서 그 전체가 참조로서 본원에 포함된다.
반도체 산업은 반도체 집적 회로 다이를 싱귤레이팅하기 위해서 개발된 기술들을 가지고 있다. 이어서, 다이가 제품들에서의 이용을 위해서 패키징된다. 통상적인 프로세스에서, 웨이퍼가 접착제 테입 상으로 장착되고 이어서 절단도구(saw)를 이용하여, 예를 들어, 활성(active) 다이 영역들 사이의 스크라이브(scribe) 라인들 또는 스트리트들(streets)을 따라서 컷팅된다. 이어서, 테입에 부착된 싱귤레이팅된 다이가 추가적인 패키징 단계들에서 이용될 수 있다.
다이 싱귤레이션 기술들에서 이루어진 발전에도 불구하고, 당업계에서 개선된 웨이퍼 레벨 싱귤레이션 방법들이 요구되고 있다.
본원 발명은 일반적으로 반도체 프로세싱 기술들에 관한 것이다. 보다 특히, 본원 발명은 웨이퍼 레벨 싱귤레이션을 실시하기 위한 방법 및 장치를 포함한다. 단지 예로서, 본원 발명은 레이저 싱귤레이션 및 싱귤레이트된 반도체 다이들을 반송체(carrier) 웨이퍼로부터 디본딩(debonding)하는 방법에 적용되었다. 그러한 방법 및 장치는 웨이퍼 레벨 패키징을 포함하는 다양한 반도체 프로세싱 적용예들에 적용될 수 있다.
본원 발명의 실시예에 따라서, 복수의 반도체 다이들을 싱귤레이팅하는 방법이 제공된다. 그러한 방법은 반송체 기판을 제공하는 단계 및 반도체 기판을 상기 반송체 기판으로 결합(join)시키는 단계를 포함한다. 반도체 기판은 복수의 디바이스들을 포함한다. 그러한 방법은 또한 반도체 기판 상에 마스크 층을 형성하는 단계, 상기 마스크 층의 미리 결정된 부분을 광에 노출시키는 단계, 및 미리 결정된 마스크 패턴을 상기 반도체 기판 상에 형성하기 위해서 상기 마스크 층의 미리 결정된 부분을 프로세싱하는 단계를 포함한다. 그러한 방법은 복수의 반도체 다이들을 형성하는 단계로서, 상기 복수의 반도체 다이들의 각각이 상기 미리 결정된 마스크 패턴과 연관되고 그리고 복수의 디바이스들 중 하나 또는 둘 이상을 포함하는 형성 단계, 및 상기 복수의 반도체 다이들을 상기 반송체 기판으로부터 분리시키는 단계를 더 포함한다.
본원 발명의 다른 실시예에 따라서, 반도체 다이들의 싱귤레이션을 위한 시스템이 제공된다. 시스템은 복수의 디바이스들을 포함하는 반도체 기판 상에 마스크 층을 형성하도록 동작할 수 있는 코팅 유닛, 상기 반도체 기판을 반송체 기판에 결합시키도록 동작할 수 있는 본딩 유닛, 및 마스크 층의 미리 결정된 부분을 레이저 광에 노출시키도록 동작할 수 있는 레이저 프로세싱 유닛을 포함한다. 시스템은 또한 미리 결정된 마스크 패턴을 상기 반도체 기판 상에 형성하도록 동작할 수 있는 현상(development) 프로세싱 유닛 및 상기 복수의 반도체 다이들을 형성하도록 동작할 수 있는 싱귤레이션 유닛을 포함한다. 복수의 반도체 다이들의 각각이 미리 결정된 마스크 패턴과 연관되고 그리고 복수의 디바이스들 중 하나 또는 둘 이상을 포함한다. 시스템은 복수의 반도체 다이들을 반송체 기판으로부터 분리시키도록 동작할 수 있는 다이 분리 유닛을 더 포함한다.
본원 발명의 특별한 실시예에 따라서, 복수의 반도체 다이들을 싱귤레이팅하는 대안적인 방법이 제공된다. 그러한 방법은 반도체 기판의 디바이스 표면에 커플링된 불활성 필름을 형성하는 단계, 둘레 영역에서 상기 불활성 필름의 부분을 제거하는 단계, 및 상기 반도체 기판의 디바이스 표면의 둘레 영역에 커플링된 접착 재료를 형성하는 단계를 포함한다. 그러한 방법은 또한 상기 반도체 기판을 반송체 기판에 결합시키는 단계 및 복수의 반도체 다이들을 형성하는 단계를 포함한다. 복수의 반도체 다이들을 형성하기 위한 프로세스가 마스킹 프로세스를 포함할 수 있고 또는 무마스크(maskless) 프로세스를 이용하여 실시될 수 있고, 그 프로세스들 양자 모두 또는 어느 하나가 레이저 싱귤레이션 프로세스를 이용할 수 있다. 그러한 방법은 복수의 반도체 다이들을 반송파 기판으로부터 분리하는 단계를 더 포함한다.
본원 발명을 이용하여 통상적인 기술들보다 뛰어난 수많은 장점들이 달성된다. 예를 들어, 본원 발명에 따른 실시예에서, 웨이퍼 레벨 싱귤레이션을 위한 방법들 및 시스템들이 제공되어, 패키징 비용들을 감소시킨다. 일부 실시예들에서, 디바이스들이 웨이퍼 레벨에서 테스트될 수 있고, 테스팅을 통과한 디바이스들 만이 프로세싱 중에 제거될(removed) 수 있다. 실시예에 따라서, 이러한 장점들 중 하나 또는 둘 이상이 존재할 수 있을 것이다. 이러한 장점들 및 다른 장점들이 본원 명세서 전반에서 그리고 보다 특히 이하에서 기술되어 있다. 본원 발명의 여러 가지 부가적인 목적들, 특징들, 및 장점들이 이하의 구체적인 설명 및 첨부 도면들을 참조하여 보다 완전하게 이해될 수 있다.
도 1a-1d는 본원 발명의 실시예에 따른 제 1 프로세스 흐름을 도시한 단순화된 개략도들이다.
도 2a-2f는 본원 발명의 실시예에 따른 제 2 프로세스 흐름을 도시한 단순화된 개략도들이다.
도 3은 본원 발명의 실시예에 따른 싱귤레이션 중의 반도체 기판의 평면도이다.
도 4는 본원 발명의 실시예에 따른 복수의 반도체 다이들의 싱귤레이팅 방법을 도시한 단순화된 흐름도이다.
도 5는 본원 발명의 실시예에 따른 복수의 반도체 다이들의 싱귤레이팅 방법을 도시한 단순화된 개략도이다.
도 6은 본원 발명의 실시예에 따른 복수의 반도체 다이들의 싱귤레이팅 방법을 도시한 단순화된 흐름도이다.
본원 발명에 따라서, 반도체 프로세싱 기술들이 제공된다. 보다 특히, 본원 발명은 웨이퍼 레벨 싱귤레이션을 실시하기 위한 방법 및 장치를 포함한다. 단지 예로서, 본원 발명은 레이저 싱귤레이팅 단계 및 싱귤레이팅된 반도체 다이들을 반송체 웨이퍼로부터 디본딩하는 단계로 이루어진 방법에 적용되었다. 그러한 방법 및 장치는 웨이퍼 레벨 패키징을 포함하는 다양한 반도체 프로세싱 적용예들에 대해서 적용될 수 있다.
본원 발명의 실시예에 따라서, 웨이퍼 본딩 및 디본딩 기술들이 이용된다. 이하에서 설명하는 바와 같이, 반송체 웨이퍼라고도 지칭되는 반송체 기판이 제공된다. 일부 구현예들에서, 실리콘 반송체 기판이 이용되나, 기계적인 강성도(rigidity) 및 적절한 온도에서 프로세싱될 수 있는 능력을 특징으로 하는 다른 적절한 기판들이 이용될 수 있다. 디바이스 웨이퍼라고도 지칭되는 반도체 기판이 반송체 기판에 결합된다.
일부 웨이퍼 본딩 프로세스들에서, 본딩 프로세스의 일부로서, 접착제가 반송체 기판 및/또는 반도체 기판의 하나 또는 둘 이상 표면들로 도포된다. 열 처리 프로세스들이 또한 실시될 수 있다. 그에 따라, 웨이퍼 본딩 프로세스 중에 일시적인 본드가 형성된다. 반도체 기판의 두께를 감소시키기 위해서, 화학적 기계적 폴리싱(CMP) 프로세스 또는 다른 적절한 프로세스를 이용하여 기판 박판화 단계(thinning)가 실시될 수 있다. 박판화 이후에, 전형적으로 반도체 기판이 테입에 부착되고 그리고 반송체 기판이 웨이퍼 디본딩 프로세스에 의해서, 예를 들어, 기판 전단(shearing), 또는 본드 영역에서의 쐐기 삽입 등에 의해서 제거된다. 일단 테입에 부착되면, 패키징 중에 반도체 기판이 다이싱될(diced) 수 있고 이어서 다이들이 배치(placement)를 위해서 픽킹될(picked) 수 있다.
본원 발명자들은 테입의 이용이 몇 가지 바람직하지 못한 프로세싱 한계들을 나타낸다는 것을 발견하였다. 예로서, 테입의 이용에 의해서 반도체 기판 상에서 일부 고온 프로세싱 단계들을 실시할 수 없게 된다.
도 1a-1d는 본원 발명의 실시예에 따른 제 1 프로세스 흐름을 도시한 단순화된 개략도들이다. 도 1a를 참조하면, 불활성 필름(110)이 반도체 기판(120)의 디바이스 표면 상에 형성된다. 불활성 필름(110)은 또한 몰드 재료로서 지칭될 수 있다. 도 1a를 참조하면, 반도체 기판의 표면뿐만 아니라 반도체 기판 상에 제조된 디바이스들(125a, 125b, 및 125c)을 보호하기 위해서, 저온 프로세싱(예를 들어, 300 ℃ 미만, 275 ℃ 미만, 또는 250℃ 미만, 등)과 양립할(compatible) 수 있는 필름을 불활성 필름(110)이 제공한다. 디바이스들(125a, 125b, 및 125c)은, 프로세서들, 및 메모리 등을 제조하는데 유용한 집적 회로들을 포함하는 매우 다양한 반도체 디바이스들이 될 수 있다. "불활성"이라는 용어의 사용은, 필름이 반도체 기판 상에 형성되는 디바이스들에 대해서 실질적으로 반응적이 아니라는 것을 나타낸다. 이하에서 보다 완전하게 설명되는 바와 같이, 본원 발명의 실시예들은 반도체 기판으로부터 제거하기가 용이한 불활성 필름들을 이용한다.
스핀 온(spin on) 필름들, 포토레지스트들, 습식 화학물질을 이용하여 스트립될 수 있는(strippable using wet chemistry) 산화물 필름들, Applied Producer 시스템을 이용한 플라즈마-강화 화학 기상 증착(PECVD)에 의해서 증착될 수 있는 Advanced Patterning Film(APF)과 같은 용매 용해성(solvent soluble) 필름들을 포함하는, 많은 수의 불활성 필름들이 본원 발명의 범위에 포함된다. 이러한 APF 필름들(예를 들어, APF, APFe, 또는 APFx, 등)은 임계적인(critical) 패터닝 단계들에 적합한, 스트립될 수 있는(즉, 플라즈마 애싱가능한(ashable)) 비정질 탄소 하드 마크스를 이용한다. 재료들의 조합들을 이용하여 본원에서 설명된 여러 가지 재료들로 이루어진 복수의 층들을 가지는 복합 불활성 구조물을 형성할 수 있다. 예로서, 접착제 층은, 전술한 바와 같이, 복수층 복합 구조물이 될 수 있는 불활성 필름(110)의 상단부에 또는 불활성 필름(110)의 아래에 도포될 수 있다. 당업자는 많은 변경들, 수정들 및 대안들을 인지할 수 있을 것이다.
불활성 필름(110)의 저온 프로세싱과의 양립성으로 인해서, 본원에서 설명되는 실시예는 활성 디바이스들을 포함하는 매우 다양한 반도체 기판들과 함께 적절하게 이용될 수 있게 되는데, 이는, 예를 들어, 반도체 기판 상에 존재하는 땜납 범프들(solder bumps)이 250 ℃를 초과하는 온도에서 리플로우(reflow)되는 경향이 있기 때문이다. 당업자는 많은 변경들, 수정들 및 대안들을 인지할 수 있을 것이다. 반도체 기판 상에 존재하는 디바이스들에 따라서, 저온 프로세싱의 규정이 특별한 디바이스 구조물들 및 피쳐들(features)에 따라서 달라질 수 있다.
도 1b를 참조하면, 엣지 제거 프로세스를 실시하여 불활성 필름(110)의 둘레 부분을 제거함으로써, 불활성 필름(110)을 실질적으로 가지지 않는 반송체 기판의 둘레 영역들(111)을 제공한다. 예로서, 엣지 비드(bead) 제거(EBR) 아암(arm)을 포함하는 프로세싱 유닛이 프로세싱 유닛의 중심에 제공될 수 있다. 이러한 예에서, EBR 아암이 EBR 아암의 근위 단부에 위치된 피봇 주위로 회전되어, EBR 아암의 원위 단부를 스핀 척에 장착된 반도체 기판의 엣지 위의 위치로 배치한다. EBR 유체가 EBR 아암의 원위 단부에 위치된 노즐을 통해서 분배되어, 불활성 필름(110)의 둘레 부분을 제거한다. 불활성 필름(110)의 둘레 부분을 제거하기 위한 다른 적합한 기술들이 본원 발명의 범위 내에 포함된다.
도 1c를 참조하면, 접착제 재료(113)가 반도체 기판으로 도포되어, 도시된 실시예에서 불활성 필름(110)을 덮는다. 이어서, 접착제 재료를 평탄화하여, 도 1d에 도시된 바와 같이, 반송체 기판의 둘레 부분들에서 환형 링(114)을 형성한다. 평탄화에 더하여, 불활성 필름(110) 및 환형 링(114) 모두의 박판화가 이러한 프로세싱 단계들 중에 달성될 수 있다. 이하에서 설명하는 바와 같이, 반도체 기판이 박판화와 같은 추가적인 프로세싱을 위해서 반송체 기판에 본딩될 수 있다. 비록 도 1d에서 평면형 구조물이 도시되어 있지만, 그러한 본원 발명이 그러한 평면형 구조물을 요구하는 것은 아니다. 일부 실시예들에서, 디바이스 표면을 향해서(도 1d에서 하향) 연장하는 공동들이 불활성 필름 및/또는 접착제 필름 내에 형성될 수 있다.
일부 실시예들에서, 불활성 필름 및/또는 접착제 필름이 반도체 기판이 아니라 반송체 기판에 도포된다. 당업자는 많은 변경들, 수정들 및 대안들을 인지할 수 있을 것이다.
일부 실시예들에서, 접착제 재료의 환형 링을 이용하는 대신에, 반도체 기판의 다른 미리 결정된 부분들을 접착제 재료로 코팅한다. 일반적으로 원형인 웨이퍼 형상 및 일반적으로 직사각형인 다이 형상으로 인해서, 부분적인 다이 또는 더미(dummy) 다이를, 예를 들어, 웨이퍼의 엣지 상에서, 전형적으로 가지게 된다. 불활성 재료가 이러한 부분적인 다이 또는 더미 다이의 위치들에서 제거될 수 있고 그리고 접착제 재료가 이러한 위치들에 도포되어 반도체 기판의 표면에 걸쳐 분포된 접착제 위치들의 패치워크(patchwork)를 제공할 수 있다. 예로서, 용매의 도트들(dots)이 도포될 수 있고 이어서 접착제의 도트들이 후속될 수 있다. 그 대신에, 웨이퍼 본딩 이전의 전기적 테스팅을 통합하는 프로세싱의 경우에, 결함을 가지는 다이들(즉, 비-수득(yielding) 다이들)을 식별할 수 있고 그리고 접착제가 이러한 다이에 도포될 수 있다. 이러한 예를 이용하여 계속 설명하면, 비-수득 다이에 대한 접착제의 도포는 이러한 다이가 추후의 프로세싱 스테이지에서 픽킹되는 것을 방지할 수 있어, 픽킹 프로세스를 단순화시키고 그리고 하류 인텔리전스(downstream intelligence)를 제공한다. 이러한 기술들의 조합들이 또한 이용될 수 있다. 당업자는 많은 변경들, 수정들 및 대안들을 인지할 수 있을 것이다.
도 2a-2f는 본원 발명의 실시예에 따른 제 2 프로세스 흐름을 도시한 단순화된 개략도들이다. 제 2 프로세싱 흐름은 본원 발명의 실시예들에 의해서 제공되는 웨이퍼 본딩, 레이저 싱귤레이션, 및 다이 제거 프로세스를 포함한다. 도 2a를 참조하면, 불활성 층(110) 및 환형 링(114)을 포함하는 반도체 기판(120)이 본딩 표면(105)을 가지는 반송체 기판(100) 근처에 위치된다. 실시예에서, 반송체 기판은 실리콘 기판을 포함한다. 다른 실시예들에서, 반송체 기판은, 일부 광학적 정렬 프로세스들 동안에 유용한, 가시적인 스펙트럼에서의 투명성을 제공하기 위한 유리 재료를 포함한다.
도 2b에 도시된 바와 같이, 웨이퍼 본딩 프로세스를 실시하여 반도체 기판을 반송체 기판에 결합시킨다. 웨이퍼 본딩 프로세스는 몇 가지 웨이퍼 본딩 기술들 중 하나를 이용할 수 있다. 이러한 기술들은 양극(anodic), 공정(eutectic), 융합, 공유(covalent), 유리 플릿(glass frit), 및/또는 다른 본딩 기술들과 같은 저온 본딩 방법들을 포함한다. 대안적인 실시예들에서, 2개의 기판들을 본딩하는 것이 다양한 기술들을 이용하여 실시된다. 특정 실시예에서, 본딩이 상온 공유 결합(bonding) 프로세스를 이용하여 이루어진다. 본딩 표면들의 각각은, 예를 들어, 플라즈마 활성화에 의해서 또는 습식 프로세싱에 의해서, 세정 및 활성화된다. 활성화된 표면들이 서로 접촉되어 점착(sticking) 작용을 유발한다. 일부 본딩 프로세스들에서, 기계적인 힘이 각각의 기판 구조물로 제공되어 본딩 표면들을 함께 가압한다(press). 일부 실시예들에서, 하나 또는 둘 이상의 기판들의 본딩 표면들이 CMP 프로세스에 의해서 폴리싱되어, 공유 결합 프로세스들에 도움이 되는 극히 매끄러운 표면을 제공한다. 물론, 당업자는 많은 변경들, 수정들 및 대안들을 인지할 수 있을 것이다. 일부 실시예들에서, 가스배출(outgassing)이 본딩된 구조물 내에서 기포를 형성하는 것을 방지하기 위해서, 환형 링(114)을 통해서 환기(vent) 홀들이 (예를 들어, 방사상 방향으로) 제공된다.
도 2c를 참조하면, 반도체 기판의 후방측부(backside)(124)는 그러한 기판의 두께를 감소시키기 위한 하나 또는 둘 이상의 프로세싱 단계들을 이용하여 박판화된다. 그러한 프로세싱 단계들은 CMP, 연마, 에치 백(etch back), 및 이들의 임의 조합, 등을 포함할 수 있을 것이다. 일부 구현예들에서, 에칭 정지 층이 반도체 기판으로 통합되어 박판화 프로세스의 종료를 돕는다. 플라즈마 애싱 및/또는 다른 세정 프로세스들이 박판화 프로세스의 일부로서 실시될 수 있다. 도 2c에 도시된 바와 같이, 박판화 후에, 구조물이 반송체 기판(100), 상기 구조물의 중심 부분들에서의 불활성 층(110), 환형 접착제 층(114), 및 디바이스들(125a/b/c)을 가지는 박판화된 반도체 기판(120)을 포함한다. 본원 명세서 전반에서 설명된 도시된 층들에 더하여, 부가적인 보호용 층들이 통합될 수 있다.
본원 발명의 실시예들은 레이저 싱귤레이션 프로세스를 이용한다. 도 2d에 도시된 바와 같이, 마스크 층(130)이 반도체 기판의 표면 상에, 예를 들어 디바이스 표면에 대향하는 표면 상에 형성된다. 마스크 층(130)은, 땜납 볼들 또는 내부에 형성된 다른 구조물들을 가질 수 있는, 반도체 기판의 표면을 보호하도록 동작할 수 있는 하나 또는 둘 이상의 층들을 포함하는 복수의 층들 또는 단일 층이 될 수 있다. 도시된 실시예에서, 레이저 마스크가 실리콘 표면 상에 직접적으로 형성되나, 이는 본원 발명에 의해서 요구되는 것이 아니고 그리고 다른 실시예들이 2-단계(step) 마스크 층, 예를 들어, 폴리이미드/산화물 조합을 이용한다. 비록 반도체 기판의 박판화가 싱귤레이션 이전에 실시되는 것으로 설명되어 있지만, 다른 실시예들은 싱귤레이션 후의 박판화를 실시하거나 또는 싱귤레이션 전과 후의 박판화가 조합된 것을 실시한다.
폴리이미드 재료들, 감광성 폴리머들, 비-감광성 폴리머들, 포토레지스트, 또는 이들의 조합, 등을 포함하는, 여러 가지 적합한 마스킹 재료들이 본원 발명의 실시예들에 따라서 이용된다.
후방측부 정렬(즉, 반도체 기판의 디바이스 표면 상의 정렬 마크들이 박판화된 기판을 통해서 보여진다)을 이용하여 에치 마스크를 디바이스들(125a/b/c)과 정렬시킨다. 도 2e의 영역들(130a, 130b, 130c, 130d, 및 130e) 사이의 공간들에 의해서 설명되는 바와 같은 마스크 층의 미리 결정된 부분을 제거하기 위해서 레이저 삭마(ablation)를 이용한다. 비록 도 2e에 횡단면이 도시되어 있지만, 도면의 지면 내로 연장하는 2-차원적인 패턴이 전형적인 적용예들에서 형성될 것임을 당업자가 이해할 것이다. 마스크 층의 레이저 삭마는 미리 결정된 패턴을 가지는 에치 마스크의 형성을 초래한다. 도시된 실시예에서, 마스크 층, 예를 들어, 폴리이미드 및/또는 얇은 보호 층이, 이하에서 설명하는 바와 같이, 후속 에칭 프로세스 중에 하드 마스크로서 이용된다. 비록 마스크 층(130)에 대해서 단일 층이 도시되어 있지만, 이는 본원 발명에 의해서 요구되는 것이 아니고, 그리고 폴리이미드, 산화물, 레지스트, 또는 이들의 조합들을 포함하는 복수의 층 적층체들이 이용될 수 있다. 따라서, 하나 또는 둘 이상의 재료들이 레이저 삭마 중의 마스킹을 위해서 제공될 수 있을 것이고, 그리고 다른 재료들이 에칭 중의 마스킹을 위해서 제공될 수 있다.
비록 일부 실시예들에서 레이저 삭마가 이용되지만, 다른 실시예들은 레이저 삭마와 협력하는 또는 레이저 삭마를 대체하는 리소그래피 프로세스를 이용한다. 일 실시예에서, 마스크 층이 이용되지 않으며, 데카르트(Cratesian) 좌표 시스템을 기초로 할 수 있는 레이저 삭마 프로세스를 이용하여 디바이스 싱귤레이션을 실시한다. 또 다른 실시예에서, 다이아몬드 절단과 같은 기계적인 분리 프로세스를 이용하여 디바이스 싱귤레이션을 실시한다. 당업자에게 자명한 바와 같이, 이러한 기술들의 조합들이 이용될 수 있다. 따라서, 마스크를 이용하지 않는 레이저 삭마, 마스크/레이저 삭마/에칭 프로세스의 레이저 패터닝, 또는 기계적인 스크라이빙/절단을 포함하는 복수의 기술들이 본원 발명의 범위 내에 포함된다.
이어서, 도 2e에 도시된 바와 같이, 에칭 프로세스를 이용하여, 레이저 삭마에 의해서 제거되는 마스크 층의 부분들 하부의 반도체 기판의 부분들을 제거한다(즉, 스크라이브 에치 프로세스). 에칭 프로세스는 건식 에칭, 반응성 이온 에칭, 또는 습식 에칭, 등을 포함하는 다양한 재료 제거 프로세싱을 포함할 수 있다. 에칭 프로세스는 반도체 다이들의 싱귤레이션을 초래한다. 레이저 싱귤레이션 프로세스에 의해서 제공되는 하나의 장점은 매우 작은 스크라이브 스트리트이다. 디바이스 표면 상에 존재하는 구조물들(예를 들어, 인터커넥트 층과 같은 메탈라이제이션)에 따라서, 구조물들의 일부를 삭마하기 위한 부가적인 레이저 삭마 프로세스로 에치가 보충될 수 있다. 그에 따라, 에치 프로세스가 복수의 에칭 단계들, 레이저 삭마, 또는 이들의 조합들, 등을 포함하는 복수-단계 프로세스가 될 수 있다. 다이들의 측부들에 대한 보호를 제공하기 위해서, 예를 들어, 저온 산화물 필름 형성 프로세스를 이용하여, 라이너가 트렌치들로 도포될 수 있다. 이어서, 특별한 적용예에 적합한 경우에, 금속 스퍼터링 및/또는 도금이 적절히 실시될 수 있다.
불활성 필름이 접착제 재료에 대비하여 반도체의 디바이스 표면에 대한 낮은 접착력을 가지기 때문에, 싱귤레이션 후에, 다이들이, 예를 들어, 반도체 기판의 후방측부와 접촉되는 진공-보조형 픽 및 배치 도구를 이용하여 도 2f에 도시된 바와 같이 용이하게 제거될 수 있다. 도 2e에 도시된 바와 같이, 접착제 재료가 단지 디바이스들 구조물들이 없는 둘레 영역들에서 반도체 기판과 접촉하기 때문에, 접착제 재료는 싱귤레이트된 다이들을 반송체 기판에 부착시키지 않는다. 일부 실시예들에서, 디바이스 구조물들과 불활성 재료 사이의 표면 상호작용(예를 들어, 반데르발스 힘)이 충분한 접착력을 제공하여, 다이들의 제거에 앞서서 다이들을 그들의 위치들에서 유지할 것이다. 다른 실시예들에서, 연성(soft) 접착 촉진제가 도 1a에 도시된 불활성 층(110)의 증착에 앞서서 반도체 기판 상에 증착된다. 또 다른 실시예들에서, 저온 열적 프로세스를 이용하여, 불활성 층과 연관된 임의의 잔류 접착을 감소시키고 그리고 다이 제거 프로세스를 보조한다.
싱귤레이션 후에, 개별적인 다이들이 픽 도구로, 예를 들어, 진공 픽 도구로 픽킹될 수 있고, 그리고 적절한 세정 기술을 이용하여 (예를 들어, 산소 플라즈마로) 잔류물이 디바이스 웨이퍼의 전방 측부로부터 세정될 수 있다. 픽킹 및 세정 후에, 다이가 다른 반송체 상에 배치될 수 있고, 테입 상에 배치될 수 있고, 다른 픽 도구/테입 등 상으로 뒤집힐(flipped) 수 있고, 또는 기타 등등이 이루어질 수 있다. 그에 따라, 본원 발명의 실시예들은 통상적인 기술들을 이용하여 성취할 수 있는 것 보다 상당히 큰 탄력성(flexibility)을 제공한다.
O-링 고정물(fixture), 또는 특별한 다이들에 적합한 비-원형 형상들을 가지는 슈들(shoes), 등을 포함하는 다양한 픽킹 도구들이 이용될 수 있다. 특이형(pixilated) e-척(chuck)이, 싱귤레이트된 다이가 픽킹 후에 상부에 배치될 수 있는 반송체로서 이용될 수 있고, 그에 따라 웨이퍼-레벨 세정 프로세스들을 도울 수 있다. 추가적으로, 몇 가지 타입들의 반송체들, 트레이들, 또는 트레이들의 행(row), 등 중 하나를 이용하여 개별적인 다이를 수용할 수 있다. 개별적인 다이의 표면 힘들이 박판화된 웨이퍼에 대비하여 감소되기 때문에, 전형적으로 다이들의 구부러짐(curling)이 문제가 되지 않으며, 그에 따라 픽킹 프로세스 후의 다이들의 배치에 있어서 높은 레벨의 탄력성을 허용한다. 일부 실시예들에서, 픽킹 스테이션이 다이 본딩 도구와 통합된다. 다른 대안으로서, 세정 프로세스들이, 픽킹 및 배치 후에, 복수의 다이 상에서 동시에 실시될 수 있다.
일부 실시예들에서, 다이들 상에 존재하는 특별한 디바이스들에 따라서, 불활성 필름의 도포에 앞서서 보호 층이 도포될 수 있다. 예로서, 만약 디바이스들이 은-주석 땜납 볼을 지지하는 알루미늄 층을 가지는 구리 패드들을 이용한다면, 이러한 구조물들은 픽킹-후(post-picking) 플라즈마 애싱 세정 프로세스에서 손상될 수 있다. 이러한 구조물들을 보호하기 위해서, 도 1a에 도시된 불활성 층(110)의 형성에 앞서서, 보호 필름이 형성될 수 있다. 불활성 필름이 세정된 후에, 보호 층에 적합한 적절한 세정 프로세스들을 이용하여 보호 층이 제거될 수 있다. 예시적인 보호 층에는 폴리머들, 스펀(spun) 온 재료들, 다른 필름들, 또는 이들의 조합, 등과 같은 재료가 포함된다. 따라서, 비록 도 1a에 도시된 실시예에서 불활성 필름(110)의 단일 층이 반도체 기판 상에 형성되나, 본원 발명은 이러한 단일 층으로 제한되지 않고, 특별한 적용예에 적절한 경우에, 복수-층 구조물들이 이용될 수 있다. 땜납 볼들 또는 다른 구조물들이 기판의 표면으로부터 연장하는 일부 실시예들에서, 땜납 볼들 또는 다른 구조물들의 하나 또는 둘 이상의 측부들이 순응(compliance) 층에 의해서 둘러싸일 수 있도록, 순응 층이 형성될 수 있다.
불활성 재료가 보다 큰 접착력으로 특성화되는 일부 실시예들에서, 열적 프로세스가 유리 반송체 기판과 함께 이용될 수 있고, 여기에서, (예를 들어, 램프로부터의) 가시적인 스펙트럼의 광이 미리 결정된 패턴의 반송체 웨이퍼를 통해서 발광되어(shine) 불활성 재료를 국부적으로 가열하고 그에 따라 다이 제거를 돕는다. 따라서, 일부 실시예들은 반도체 기판의 전체를 덮는 접착제 층을 이용할 수 있고 그리고 불활성 필름을 이용하지 않을 수 있다. 다른 실시예들에서, 이러한 개념을 수정하여, 다른 파장들의 공급원들과 매칭된 그러한 다른 파장들에 대해서 실질적으로 투명한 기판들을 이용한다(예를 들어, 실리콘 기판 및 적외선 광). 이러한 실시예들에서, 접착제 재료를 엔지니어링하여 적절한 파장을 흡수하는 한편, 디바이스 피쳐들은 이러한 적절한 파장을 흡수하지 않는다. 따라서, 접착제 재료를 열적으로 처리하여 접착력을 감소시킬 수 있는 한편, 땜납 볼들은 리플로우되지 않는다. 당업자는 많은 변경들, 수정들 및 대안들을 인지할 수 있을 것이다.
도 3은 본원 발명의 실시예에 따른 싱귤레이션 중의 반도체 기판(120)의 평면도이다. 도 3에 도시된 바와 같이, 위치들(310, 312, 및 314)에 배치되었던 몇 개의 다이들이 싱귤레이트되고 제거되었으며, 몇몇 다이들(320-330)은 여전히 반도체 기판(120)에 부착되어 있다.
도 4는 본원 발명의 실시예에 따른 복수의 반도체 다이들의 싱귤레이팅 방법을 도시한 단순화된 흐름도이다. 방법(400)은 반송체 기판을 제공하는 단계(410) 및 반도체 기판을 반송체 기판에 결합시키는 단계(412)를 포함한다. 반도체 기판은 복수의 디바이스들을 포함한다. 실시예에서, 반송체 기판이 실리콘 기판을 포함하나, 유리 기판들을 포함하는 다른 기판들이 이용될 수 있다. 전술한 바와 같이, 반도체 기판을 반송체 기판에 결합시키는 단계는, 일부 실시예들에서, 반도체 기판 상에 필름을, 예를 들어, 반도체 기판 상의 디바이스들과 실질적으로 반응하지 않는 불활성 필름(예를 들어, 비정질 탄소 필름)을 형성하는 단계를 포함한다. 실시예에서, 상기 필름의 엣지 부분이 제거되고 그리고 상기 반도체 기판에 커플링된 접착제 층이 형성된다. 예로서, 접착제 층이 필름을 둘러싸는 환형 층으로서 형성될 수 있다. 2개 기판들을 함께 본딩하기 위해서, 반송체 기판, 필름 및 접착제 층이 접촉된다. 필름은 단일 재료의 단일 층이 될 수 있고 또는 접착 촉진제들, 및 보호 층들, 등을 포함하는 복수의 재료들을 포함하는 복합 구조물이 될 수 있다.
실시예에서, 감광성 재료를 조합된 접착제/불활성 재료로서 이용한다. 예로서, 광에 노출될 때 접착성을 가지게 되는 재료가 도포될 수 있고 그리고 재료의 둘레 또는 다른 부분들이 노출될 수 있고, 그에 따라 재료 내에 접착제 링 또는 패턴을 생성할 수 있다. 노출되지 않은 재료는 낮은 접착성으로 특성화될 것이고, 그에 따라 본원에서 개시된 불활성 재료와 연관된 기능을 제공할 것이다. 대안적인 실시예에서, 노출이 재료의 접착성의 감소를 유도하는 상보적인 재료가 이용되고, 그리고 노출 부족이 접착성과 연관된다. 당업자는 많은 변경들, 수정들 및 대안들을 인지할 수 있을 것이다. 환형 구조물에 더하여, 하나 또는 둘 이상의 다이, 예를 들어 사용할 수 없는 것으로 스크리닝된(screened) 그리고 결정된 다이와 연관되어 접착제 재료가 제공되는 결과를 초래하도록, 이러한 감광성 재료들이 데카르트 좌표 시스템을 이용하여 노출될 수 있을 것이다.
대안적인 실시예에서, 반도체 기판을 반송체 기판에 결합시키는 단계는 반도체 기판 상에 불활성 필름을 형성하는 단계, 및 복수의 디바이스들 중 하나 또는 둘 이상과 연관된 미리 결정된 패턴과 연관된 불활성 필름의 부분을 제거하는 단계를 포함한다. 예로서, 만약 다이들의 일부 테스팅이 실시된다면 그리고 특별한 다이가 완전히 기능적이지(not fully functional) 않다는 것이 결정된다면, 접착제가 비-기능적 다이 근처에 도포되어, 그러한 다이가 추후의 프로세싱 중에 분리되는 것을 방지할 수 있다.
방법은 또한 반도체 기판 상에 마스크 층을 형성하는 단계(414), 상기 마스크 층의 미리 결정된 부분을 광에 노출시키는 단계(416), 및 상기 반도체 기판 상에 미리 결정된 마스크 패턴을 형성하기 위해서 상기 마스크 층의 미리 결정된 부분을 프로세싱하는 단계(418)를 포함한다. 예로서, 미리 결정된 마스크 패턴을 형성하는 단계는 상기 마스크 층의 미리 결정된 부분을 현상하는 단계 및 상기 반도체 기판의 표면을 노출시키기 위해서 상기 마스크 층의 미리 결정된 부분을 에칭하는 단계를 포함한다. 도 2e에 도시된 바와 같이, 마스크 층의 개방된 구역들 아래의 반도체 기판의 부분들을, 필름/접착제 층 또는 반송체 기판에 도달하도록, 그 반도체 기판의 전체를 통해서 에칭할 수 있다.
방법은 복수의 반도체 다이들을 형성하는 단계(420) 및 상기 복수의 반도체 다이들을 상기 반송체 기판으로부터 분리시키는 단계(422)를 더 포함한다. 복수의 반도체 다이들의 각각이 미리 결정된 마스크 패턴과 연관되고 그리고 복수의 디바이스들 중 하나 또는 둘 이상을 포함한다. 일부 실시예들에서, 복수의 반도체 다이들이 다이 분리 후에 여러 프로세스들 중 하나를 이용하여 세정될 수 있다. 반송체 기판으로부터 다이를 픽킹하는 단계가 한번에 하나씩 또는 복수의 다이를 동시에(한벌의(gang) 분리) 픽킹할 수 있는 장치를 이용하여 실시될 수 있다. 복수의 다이가 동시에 픽킹되는 일부 실시예들에서, 사용불가능한 것으로 결정된 다이를 픽킹하지 않도록 또는 다른 이유들로 다이를 픽킹하지 않도록, 여러 픽킹 요소들에 대한 진공이 독립적으로 제어될 수 있다. 예로서, 다이 분리 도구가 미리 결정된 다이를 픽킹하도록 그리고 나머지 다이를 반송체 기판에 부착 유지시키도록 프로그래밍될 수 있다.
도 4에 도시된 특정 단계들이 본원 발명의 실시예에 따라 복수의 반도체 다이들을 싱귤레이팅하는 특별한 방법을 제공한다는 것을 이해하여야 할 것이다. 다른 단계들의 시퀀스들이 또한 대안적인 실시예들에 따라서 실시될 수 있을 것이다. 예를 들어, 본원 발명의 대안적인 실시예들은 전술한 단계들을 다른 순서로 실시할 수 있을 것이다. 또한, 도 4에 도시된 개별적인 단계들은, 그러한 개별적인 단계들에서 적절한 경우에 다양한 시퀀스들로 실시될 수 있는 복수의 하위(sub)-단계들을 포함할 수 있을 것이다. 또한, 특별한 적용예들에 따라서, 부가적인 단계들이 부가되거나 제거될 수 있을 것이다. 당업자는 많은 변경들, 수정들 및 대안들을 인지할 수 있을 것이다.
도 5는 본원 발명의 실시예들에 다른 복수의 반도체 다이들의 싱귤레이팅을 위한 시스템의 단순화된 개략도이다. 시스템(500)은 제어 디바이스들, 예를 들어, 입/출력 인터페이스(510), 프로세서(512)(데이터 프로세서라고도 지칭된다), 및 메모리와 같은 컴퓨터 판독가능 매체(514)를 포함한다. 프로세서(512) 및 메모리(514)가 I/O 인터페이스와 상호작용하여, 본원에서 개시된 여러 유닛들의 사용자 제어를 제공한다. 프로세서(512)는 CISC(Complex Instruction Set Computing), RISC(Reduced Instruction Set Computing), VLIW(Very Long Instruction Word), 또는 하이브리드 아키텍처(hybrid architecture)와 같은 임의 타입의 아키텍처의 중앙 프로세싱 유닛을 나타내나, 다른 적절한 프로세서가 이용될 수도 있을 것이다. 프로세서(512)는 지시어들을 실행하고 그리고 전체 컴퓨터의 동작을 제어하는 컴퓨터의 해당 부분을 포함한다. 비록 도 5에 도시하지는 않았지만, 전형적으로, 프로세서(512)는 제어 유닛을 포함하고, 그러한 제어 유닛은 메모리 내에서 데이터 및 프로그램 저장(storage)을 조직화하고(organize) 데이터 및 다른 정보를 컴퓨터의 여러 부분들 사이에서 전달한다. 프로세서(512)는 I/O 인터페이스(510) 및/또는 네트워크(미도시)로부터 입력 데이터를 수신하고 그리고 코드 및 데이터를 컴퓨터 판독가능 매체(514)에서 판독 및 저장하고 그리고 데이터를 I/O 인터페이스(510)로 제공한다. 비록 도 5에 단일 프로세서가 도시되어 있지만, 개시된 실시예는 복수의 프로세서들을 가질 수 있는 컴퓨터들에도 그리고 여러 방식들로 여러 기능들의 일부 또는 모두를 실시하는 복수의 버스들(busses)을 가질 수 있는 컴퓨터들에도 동일하게 적용된다.
컴퓨터 판독가능 매체(514)는 데이터 저장을 위한 하나 또는 둘 이상의 메커니즘들을 나타낸다. 예를 들어, 컴퓨터 판독가능 매체(514)가 리드-온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광학적 저장 매체, 플래시 메모리 디바이스들, 및/또는 다른 기계-판독가능 매체를 포함할 수 있을 것이다. 다른 실시예들에서, 임의의 적절한 타입의 저장 디바이스가 이용될 수 있을 것이다. 비록 단지 하나의 컴퓨터 판독가능 매체(514)가 도시되어 있지만, 복수의 컴퓨터 판독가능 매체 및 복수의 타입들의 저장 디바이스들이 존재할 수 있을 것이다. 또한, 비록 컴퓨터 판독가능 매체(514)가 프로세서(512)에 연결된 것으로 도시되어 있지만, 컴퓨터 판독가능 매체(514)가 다른 컴퓨터들에 걸쳐서, 예를 들어 서버에 분포될 수 있을 것이다.
컴퓨터 판독가능 매체(514)는 제어기(도 5에 도시되지 않음) 및 데이터 아이템들(items)을 포함한다. 제어기는 본원 명세서 전반을 통해서 보다 완전하게 설명되는 방법을 실시하기 위해서 프로세서(512)에서 실행될 수 있는 지시어들을 포함한다. 다른 실시예에서, 일부 또는 모든 기능들이 프로세서-기반의 시스템 대신에 하드웨어를 통해서 실행된다. 하나의 실시예에서, 제어기가 웹 브라우저이나, 다른 실시예들에서 제어기가 데이터베이스 시스템, 파일 시스템, 전자 메일 시스템, 매체 관리자(media magager), 이미지 관리자일 수 있고, 또는 데이터 아이템들에 접근할 수 있는 임의의 다른 기능들을 포함할 수 있을 것이다. 물론, 컴퓨터 판독가능 매체(514)는 또한, 본원 발명의 이해에 필수적이지 않은, 부가적인 소프트웨어 및 데이터(미도시)를 포함할 수 있을 것이다.
시스템은 복수의 디바이스들을 포함하는 반도체 기판 상에 마스크 층을 형성하도록 동작할 수 있는 코팅 유닛(520) 및 상기 반도체 기판을 반송체 기판에 결합시키도록 동작할 수 있는 본딩 유닛(530)을 더 포함한다. 코팅 유닛은 본원에서 개시된 여러 코팅 층들을 형성하기 위해서 이용될 수 있다. 프로세싱 및 현상 유닛(540)은, 마스크 층의 미리 결정된 부분을 레이저 광에 노출시키도록 동작할 수 있는 레이저 프로세싱 유닛(542), 상기 반도체 기판 상에 미리 결정된 마스크 패턴을 형성하도록 동작할 수 있는 현상 프로세싱 유닛(544), 및 복수의 반도체 다이들을 형성하도록 동작할 수 있는 싱귤레이션 유닛(546)을 포함하는, 하나 또는 둘 이상의 하위-유닛들을 포함한다. 상기 싱귤레이션 유닛(546)은 현상 유닛 및 에칭 유닛을 포함할 수 있다. 비록 도 5에 도시된 실시예에서 이러한 하위-유닛들이 프로세싱 및 현상 유닛(540)에 조합된 것으로 도시되어 있지만, 이는 본원 발명에서 요구되는 것이 아니고, 이러한 하위-유닛들이 단독형(stand alone) 유닛들일 수 있을 것이다. 레이저 프로세싱 유닛(542)이 레이저 공급원을 포함할 수 있고 또는, 예를 들어, 광 섬유 케이블을 통해서 외부 레이저 공급원에 광학적으로 커플링될 수 있다.
일부 실시예들에 따라서, 다이 분리 유닛(550) 및 세정 유닛(560)이 시스템(500) 내에 포함된다. 다이 분리 유닛(550)은 복수의 반도체 다이들을 반송체 기판으로부터 분리시키도록 동작할 수 있다.
도 6은 본원 발명의 다른 실시예에 따른 복수의 반도체 다이들을 싱귤레이팅하는 방법을 도시한 단순화된 흐름도이다. 도 6을 참조하면, 방법은 복수의 디바이스들이 상부에 형성된 반도체 기판을 제공하는 단계 및 상기 반도체 기판의 디바이스 표면에 커플링된 불활성 재료를 형성하는 단계(610)를 포함한다. 불활성 재료가 상기 반도체 기판 상에 형성된 접착제 층과 접촉되어 형성될 수 있을 것이다. 일부 실시예들에서, 불활성 필름이 전체 반도체 기판을 덮는 반면, 다른 실시예들에서, 반도체 기판의 부분들에 불활성 필름이 존재하지 않는다. 전술한 바와 같이, 불활성 재료가, 저온 프로세싱과 양립될 수 있고 상기 반도체 기판 상에 형성된 디바이스들에 대해서 실질적으로 반응하지 않는 필름을 제공하는 다양한 재료들이 될 수 있다. 단지 예로서, 복수층 복합 구조물이 될 수 있는 불활성 필름이 PECVD에 의해서 APF 증착될 수 있으나, 불활성 필름들이 이러한 예로 제한되지 않는다.
상기 방법은 또한 불활성 필름의 둘레 부분을 제거하는 단계(612)를 포함하고, 그러한 제거 단계는, 일부 실시예들에서, 반도체 기판의 둘레 부분을 노출시킨다. 일부 실시예들에서, 불활성 필름이 둘레 영역 내에서 완전하게 제거되는 반면, 다른 실시예들에서, 불활성 필름의 일부가 상기 둘레 영역 내에서 반도체에 커플링되어 유지된다. 당업자는 많은 변경들, 수정들 및 대안들을 인지할 수 있을 것이다. 전술한 바와 같이, EBR 프로세스를 이용하여 불활성 필름의 둘레 부분을 제거할 수 있다.
상기 방법은 반도체 기판의 디바이스 표면에 커플링된 접착제 재료를 형성하는 단계(614)를 더 포함한다. 접착제 재료는 둘레 영역 내에서 노출된 반도체 기판에 대해서 직접적으로 도포될 수 있고, 또는 접착 촉진 층, 등에 도포될 수 있다. 일부 실시예들에서, 접착제 재료의 상부 표면이 불활성 재료의 상부 표면과 동일 평면적이 되어, 후속 웨이퍼 본딩 프로세스들을 위한 고품질의 웨이퍼 본딩 표면을 제공한다.
기판 또는 웨이퍼 본딩 프로세스를 이용하여 상기 반도체 기판을 반송체 기판에 결합시킬 수 있다(616). 도 2a/2b에 도시된 바와 같이, 불활성 재료/접착제 재료가 반송체 기판의 본딩 표면에 본딩되어, 혼합(compound) 반도체 구조물을 형성할 수 있다. 일부 실시예들에서, 반도체 기판의 부분(기판의 후방측부)이, 디바이스 동작에 대해서 적절한 경우에, 반도체 기판의 두께를 감소시키기 위한 CMP와 같은 웨이퍼 박판화 프로세스에 의해서 제거된다. 마스크-기반의 싱귤레이션 프로세스를 이용하는 일부 실시예들에서, 예를 들어, 마스크 층의 미리 결정된 부분을 광에 노출시킴으로써, (예를 들어, 디바이스 표면에 대향하는 반도체 기판의 표면 상에서) 마스크 층이 형성되고 프로세스되어 반도체 기판 상에 미리 결정된 마스크 패턴을 형성한다. 이러한 마스크-기반의 싱귤레이션 실시예들에서, 상기 방법은, 상기 반도체 기판 상에 미리 결정된 마스크 패턴을 형성하기 위해서 마스크 층의 미리 결정된 부분을 프로세싱하는 단계를 포함한다. 예로서, 미리 결정된 마스크 패턴을 형성하는 단계가 마스크 층의 미리 결정된 부분을 현상하는 단계 및 상기 마스크 층의 미리 결정된 부분을 에칭하여 상기 반도체 기판의 표면을 노출시키는 단계를 포함할 수 있다. 도 2e에 도시된 바와 같이, 마스크 층의 개방 구역들 아래의 반도체 기판의 부분들을, 필름/접착제 층 또는 반송체 기판에 도달하도록, 그 반도체 기판의 전체를 통해서 에칭할 수 있다.
도 6을 참조하면, 상기 방법은 복수의 반도체 다이들을 형성하는 단계(618) 및 상기 복수의 반도체 다이들을 상기 반송체 기판으로부터 분리시키는 단계(620)를 추가적으로 포함한다. 몇몇 실시예들에 따라, 레이져 싱귤레이션 방법은 다이들을 상기 설명된 바와 같이 싱귤레이팅 하는데 사용된다. 복수의 반도체 다이들의 각각이 복수의 디바이스들 중 하나 또는 둘 이상을 전형적으로 포함한다. 일부 실시예들에서, 복수의 반도체 다이들이 다이 분리 후에 여러 프로세스들 중 하나를 이용하여 세정될 수 있다. 반송체 기판으로부터 다이를 픽킹하는 단계가 한번에 하나씩 또는 복수의 다이를 동시에(한벌의 분리) 픽킹할 수 있는 장치를 이용하여 실시될 수 있다. 복수의 다이가 동시에 픽킹되는 일부 실시예들에서, 사용불가능한 것으로 결정된 다이를 픽킹하지 않도록 또는 다른 이유들로 다이를 픽킹하지 않도록, 여러 픽킹 요소들에 대한 진공이 독립적으로 제어될 수 있다. 예로서, 다이 분리 도구가 미리 결정된 다이를 픽킹하도록 그리고 나머지 다이를 반송체 기판에 부착 유지시키도록 프로그래밍될 수 있다.
도 6에 도시된 특정 단계들이 본원 발명에 따라 복수의 반도체 다이들을 싱귤레이팅하는 특별한 방법을 제공한다는 것을 이해하여야 할 것이다. 다른 단계들의 시퀀스들이 또한 대안적인 실시예들에 따라서 실시될 수 있을 것이다. 예를 들어, 본원 발명의 대안적인 실시예들은 전술한 단계들을 다른 순서로 실시할 수 있을 것이다. 또한, 도 6에 도시된 개별적인 단계들은, 그러한 개별적인 단계들에서 적절한 경우에 다양한 시퀀스들로 실시될 수 있는 복수의 하위(sub)-단계들을 포함할 수 있을 것이다. 또한, 특별한 적용예들에 따라서, 부가적인 단계들이 부가되거나 제거될 수 있을 것이다. 당업자는 많은 변경들, 수정들 및 대안들을 인지할 수 있을 것이다.
본원에서 개시된 예들 및 실시예들이 단지 설명적인 목적들을 위한 것이고, 그러한 예들 및 실시예들을 고려한 여러 가지 수정들 및 변화들이 당업자에게 제시될 것이고 본원의 사상 및 범위 그리고 첨부된 청구항들 내에 포함될 것임을 이해할 수 있을 것이다.

Claims (20)

  1. 복수의 반도체 다이들을 싱귤레이팅하는 방법으로서:
    반송체 기판을 제공하는 단계;
    반도체 기판을 상기 반송체 기판으로 결합시키는 단계 - 상기 반도체 기판은 복수의 디바이스들을 포함함 -;
    상기 반도체 기판 상에 마스크 층을 형성하는 단계;
    상기 마스크 층의 미리 결정된 부분을 광에 노출시키는 단계;
    미리 결정된 마스크 패턴을 상기 반도체 기판 상에 형성하기 위해서 상기 마스크 층의 미리 결정된 부분을 프로세싱하는 단계;
    복수의 반도체 다이들을 형성하는 단계 - 상기 복수의 반도체 다이들의 각각은 상기 미리 결정된 마스크 패턴과 연관되고 상기 복수의 디바이스들 중 하나 또는 둘 이상을 포함함 -; 및
    상기 복수의 반도체 다이들을 상기 반송체 기판으로부터 분리시키는 단계를 포함하는, 복수의 반도체 다이들을 싱귤레이팅하는 방법.
  2. 제 1 항에 있어서,
    상기 반송체 기판이 실리콘 기판을 포함하는, 복수의 반도체 다이들을 싱귤레이팅하는 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판을 상기 반송체 기판으로 결합시키는 단계가:
    상기 반도체 기판 상에 필름을 형성하는 단계;
    상기 필름의 엣지 부분을 제거하는 단계;
    상기 반도체 기판에 커플링된 접착제 층을 형성하는 단계; 및
    상기 반송체 기판, 상기 필름, 및 상기 접착제 층 사이에 접촉을 형성하는 단계를 포함하는, 복수의 반도체 다이들을 싱귤레이팅하는 방법.
  4. 제 3 항에 있어서,
    상기 접착제 층이 상기 필름을 둘러싸는 환형 층을 포함하는, 복수의 반도체 다이들을 싱귤레이팅하는 방법.
  5. 제 3 항에 있어서,
    상기 필름이 불활성 재료를 포함하는, 복수의 반도체 다이들을 싱귤레이팅하는 방법.
  6. 제 5 항에 있어서,
    상기 불활성 재료가 비정질 탄소 재료를 포함하는, 복수의 반도체 다이들을 싱귤레이팅하는 방법.
  7. 제 1 항에 있어서,
    상기 반도체 기판을 상기 반송체 기판으로 결합시키는 단계가:
    반도체 기판 상에 불활성 필름을 형성하는 단계;
    상기 복수의 디바이스들 중 하나 또는 둘 이상과 연관된 미리 결정된 패턴과 연관된 상기 불활성 필름의 부분을 제거하는 단계;
    상기 미리 결정된 패턴과 연관된 상기 반도체 기판의 부분들로 접착제 재료를 도포하는 단계; 및
    상기 반송체 기판, 상기 불활성 필름, 및 상기 접착제 재료 사이에 접촉을 형성하는 단계를 포함하는, 복수의 반도체 다이들을 싱귤레이팅하는 방법.
  8. 제 1 항에 있어서,
    상기 미리 결정된 마스크 패턴을 형성하는 단계가:
    상기 마스크 층의 미리 결정된 부분 상으로 충돌하도록 레이저 비임을 지향시키는 단계; 및
    상기 반도체 기판의 표면을 노출시키기 위해서 상기 마스크 층의 미리 결정된 부분을 에칭하는 단계를 포함하는, 복수의 반도체 다이들을 싱귤레이팅하는 방법.
  9. 제 8 항에 있어서,
    상기 복수의 반도체 다이들을 형성하는 단계가 상기 반도체 기판의 적어도 일부를 에칭하여 복수의 반도체 다이들을 형성하는 단계를 포함하는, 복수의 반도체 다이들을 싱귤레이팅하는 방법.
  10. 제 1 항에 있어서,
    상기 복수의 반도체 다이들을 세정하는 단계를 더 포함하는, 복수의 반도체 다이들을 싱귤레이팅하는 방법.
  11. 반도체 다이들의 싱귤레이션을 위한 시스템으로서:
    복수의 디바이스들을 포함하는 반도체 기판 상에 마스크 층을 형성하도록 동작할 수 있는 코팅 유닛;
    상기 반도체 기판을 반송체 기판에 결합시키도록 동작할 수 있는 본딩 유닛;
    상기 마스크 층의 미리 결정된 부분을 레이저 광에 노출시키도록 동작할 수 있는 레이저 프로세싱 유닛;
    미리 결정된 마스크 패턴을 상기 반도체 기판 상에 형성하도록 동작할 수 있는 현상 프로세싱 유닛;
    상기 복수의 반도체 다이들을 형성하도록 동작할 수 있는 싱귤레이션 유닛으로서, 상기 복수의 반도체 다이들의 각각이 미리 결정된 마스크 패턴과 연관되고 그리고 복수의 디바이스들 중 하나 또는 둘 이상을 포함하는, 싱귤레이션 유닛; 및
    상기 복수의 반도체 다이들을 반송체 기판으로부터 분리시키도록 동작할 수 있는 다이 분리 유닛을 포함하는, 반도체 다이들의 싱귤레이션을 위한 시스템.
  12. 제 11 항에 있어서,
    상기 반송체 기판이 실리콘 기판을 포함하는, 반도체 다이들의 싱귤레이션을 위한 시스템.
  13. 제 11 항에 있어서,
    상기 반도체 기판이:
    상기 반도체 기판 상에 배치된 연속적인 필름; 및
    상기 반도체 기판에 커플링되고 상기 연속적인 필름을 둘러싸는 환형 접착제 층을 포함하는, 반도체 다이들의 싱귤레이션을 위한 시스템.
  14. 제 13 항에 있어서,
    상기 필름이 불활성 재료를 포함하는, 반도체 다이들의 싱귤레이션을 위한 시스템.
  15. 제 14 항에 있어서,
    상기 불활성 재료가 비정질 탄소 재료를 포함하는, 반도체 다이들의 싱귤레이션을 위한 시스템.
  16. 제 11 항에 있어서,
    상기 반도체 기판이:
    상기 반도체 기판의 제 1 부분들 상에 배치된 불활성 필름으로서, 상기 제 1 부분들이 상기 복수의 디바이스들 중의 하나 또는 둘 이상과 연관되는, 불활성 필름; 및
    상기 제 1 부분들과 상이한 상기 반도체 기판의 제 2 부분들 상에 배치된 접착제 재료를 포함하는, 반도체 다이들의 싱귤레이션을 위한 시스템.
  17. 제 11 항에 있어서,
    상기 싱귤레이션 유닛이 현상 유닛 및 에칭 유닛을 포함하는, 반도체 다이들의 싱귤레이션을 위한 시스템.
  18. 제 11 항에 있어서,
    상기 레이저 프로세싱 유닛이 레이저 공급원을 포함하는, 반도체 다이들의 싱귤레이션을 위한 시스템.
  19. 제 11 항에 있어서,
    세정 유닛을 더 포함하는, 반도체 다이들의 싱귤레이션을 위한 시스템.
  20. 제 11 항에 있어서,
    상기 레이저 프로세싱 유닛, 상기 현상 프로세싱 유닛, 및 상기 싱귤레이션 유닛이 단일 유닛인, 반도체 다이들의 싱귤레이션을 위한 시스템.
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