KR20130108170A - 반도체 장치 - Google Patents

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KR20130108170A
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Abstract

(과제) 반도체 장치의 허용 손실 특성에 맞추어 임의의 과전류 보호 특성을 설정할 수 있어 효율을 떨어뜨리지 않고 안전한 반도체 장치를 제공한다.
(해결 수단) 제어 신호로 제어되는 제 1 트랜지스터와, 제 1 트랜지스터의 전류에 따른 전류와 기준 전류를 가산한 전류에 기초하는 센스 전압을 발생시키는 센스 전압 발생 회로와, 기준 전류 회로의 전류를 미러링해서 기준 전압을 발생시키는 기준 전압 회로와, 센스 전압 발생 회로에서 발생하는 전압과 기준 전압을 비교하는 앰프와, 앰프의 출력 단자에 게이트가 접속되어 제 1 트랜지스터를 오프로 할 수 있는 제 2 트랜지스터로 구성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 과열 과전류 보호 기능을 가진 반도체 장치에 관한 것이다.
종래의 반도체 장치에 관해서 설명한다. 도 4 는, 종래의 반도체 장치를 나타내는 회로도이다.
종래의 반도체 장치는, 과전류 검출부 (304) 와, 써멀·셧·다운 검출부 (이하, TSD 검출부) (309) 와, NMOS 트랜지스터 (301, 302, 306, 307) 와, 저항 (303, 305, 308) 과, 그라운드 단자 (100) 와, 외부 단자 (321, 322) 로 구성되어 있다. 과전류 검출부 (304) 와, 저항 (303) 과, NMOS 트랜지스터 (306) 로 과전류 보호 회로 (331) 가 구성되어 있다. NMOS 트랜지스터 (307) 와, TSD 검출부 (309) 로 과열 보호 회로 (332) 가 구성되어 있다.
NMOS 트랜지스터 (301) 는, 외부 단자 (322) 로부터의 신호에 응답하여 온/오프로 제어된다. 과전류 보호 회로 (331) 는 NMOS 트랜지스터 (301) 를 과전류로부터 보호하는 것이고, 마찬가지로 과열 보호 회로 (332) 는 NMOS 트랜지스터 (301) 를 과열로부터 보호하는 것이다. 과전류 보호 회로 (331) 는, 과전류 검출부 (304) 를 갖는다. 과전류 검출부 (304) 는, NMOS 트랜지스터 (301) 의 드레인 전류 ID 를, 예를 들어 NMOS 트랜지스터 (302) 에 흐른 전류를 참조함으로써 검출한다. 그리고, 과전류 검출부 (304) 는, 전류 ID 가 과전류 제한값에 이르렀을 때, NMOS 트랜지스터 (306) 를 온으로 하고, 외부 단자 (322) 를 강제적으로 접지시킴으로써 NMOS 트랜지스터 (301) 를 오프로 한다. 이렇게 해서, NMOS 트랜지스터 (301) 를 과전류에 의한 파괴로부터 보호한다. 과열 보호 회로 (332) 는, TSD 검출부 (309) 를 갖고, 이 TSD 검출부 (309) 는, 반도체 장치의 온도가 초기 설정 온도에 이르렀을 때, NMOS 트랜지스터 (307) 를 온으로 함으로써 외부 단자 (322) 를 강제적으로 접지시킨다. 이렇게 해서, NMOS 트랜지스터 (301) 를 과열에 의한 파괴로부터 보호한다.
과전류 보호 회로 (331) 는 과전류 검출부 (304) 에 의해, NMOS 트랜지스터 (301) 의 드레인 전류 ID 를 검출하고, 이 전류 ID 가 과전류 검출값에 이르렀을 때, 과열 보호 회로 (332) 의 응답 시간이 짧아지도록 제어하여, NMOS 트랜지스터 (301) 에 부가되는 에너지를 억제한다. 이렇게 해서, 외관상 허용 전력이 큰 영역에 있어서 안전 동작 영역의 범위가 넓어져, 넓은 안전 동작 영역 내에서 과전류 및 과열로부터 보호하는 것이 가능해진다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2002-280886호
그러나, 종래의 기술에서는, 반도체 장치의 안전 동작 영역은 실제의 반도체 장치의 허용 손실 특성에 따른 것이 아니고, 안전 동작 영역에서도 보호 회로가 작용하기 때문에 사용할 수 없다는 조건이 있었다.
본 발명은, 상기 과제를 감안하여 이루어지고, 반도체 장치의 허용 손실 특성에 맞추어 임의의 과전류 보호 특성을 설정할 수 있도록 한다.
종래의 과제를 해결하기 위해서, 본 발명의 반도체 장치는 이하와 같은 구성으로 하였다.
제어 신호로 제어되는 제 1 트랜지스터를 구비한 반도체 장치로서, 기준 전류 회로와, 제 1 트랜지스터의 전류에 따른 전류와 기준 전류를 가산한 전류에 기초하는 센스 전압을 발생시키는 센스 전압 발생 회로와, 기준 전류 회로의 전류를 미러링해서 전압을 발생시키는 기준 전압 회로와, 센스 전압 발생 회로에서 발생하는 전압과 기준 전압 회로에서 발생하는 전압을 비교하는 앰프와, 앰프의 출력 단자에 게이트가 접속되어 제 1 트랜지스터를 오프로 할 수 있는 제 2 트랜지스터로 구성한다.
본 발명의 과열 과전류 보호 기능을 구비한 반도체 장치는, 반도체 장치의 허용 손실 특성에 맞추어 임의의 과전류 보호 특성을 설정할 수 있으므로, 효율을 떨어뜨리지 않고 안전한 반도체 장치를 제공할 수 있다.
도 1 은, 제 1 실시형태의 반도체 장치를 나타내는 회로도이다.
도 2 는, 제 2 실시형태의 반도체 장치를 나타내는 회로도이다.
도 3 은, 제 1 및 제 2 실시형태의 동작을 설명하는 도면이다.
도 4 는, 종래의 반도체 장치를 나타내는 회로도이다.
이하, 본 발명의 실시형태에 관해서 도면을 참조해서 설명한다.
＜제 1 실시형태＞
도 1 은, 제 1 실시형태의 반도체 장치의 회로도이다.
제 1 실시형태의 반도체 장치는, 앰프 (113, 130) 와, PMOS 트랜지스터 (115, 116, 121, 122, 123, 124, 125) 와, 부하 전류원 (126) 과, PN 접합 소자 (111, 112, 128) 와, 저항 (114, 127, 129) 과, 전원 단자 (101) 와, 제어 단자 (102) 와, 그라운드 단자 (100) 로 구성되어 있다. 기준 전류 회로 (110) 는, PMOS 트랜지스터 (115, 116) 와, 앰프 (113) 와, PN 접합 소자 (111, 112) 와 저항 (114) 으로 구성되어 있다. 센스 전압 발생 회로 (141) 는, PMOS 트랜지스터 (122, 123) 와, 저항 (127) 으로 구성되어 있다. 기준 전압 회로 (142) 는, PMOS 트랜지스터 (124) 와, PN 접합 소자 (128) 와 저항 (129) 으로 구성되어 있다.
다음으로, 제 1 실시형태의 반도체 장치의 접속에 관해서 설명한다. 앰프 (113) 는, 반전 입력 단자는 PMOS 트랜지스터 (115) 의 드레인과 PN 접합 소자 (111) 의 애노드의 접속점에 접속되고, 비반전 입력 단자는 PMOS 트랜지스터 (116) 의 드레인과 저항 (114) 의 일방의 단자의 접속점에 접속되고, 출력 단자는 PMOS 트랜지스터 (115) 의 게이트와 PMOS 트랜지스터 (116) 의 게이트와 PMOS 트랜지스터 (123) 의 게이트와 PMOS 트랜지스터 (124) 의 게이트에 접속된다. PN 접합 소자 (112) 는, 애노드는 저항 (114) 의 다른 일방의 단자에 접속되고, 캐소드는 그라운드 단자 (100) 에 접속된다. PN 접합 소자 (111) 의 캐소드는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (115) 의 소스는 전원 단자 (101) 에 접속되고, PMOS 트랜지스터 (116) 의 소스는 전원 단자 (101) 에 접속된다. PMOS 트랜지스터 (121) 는, 게이트는 제어 단자 (102) 와 PMOS 트랜지스터 (122) 의 게이트와 PMOS 트랜지스터 (125) 의 드레인에 접속되고, 드레인은 부하 전류원 (126) 의 일방의 단자에 접속되고, 소스는 전원 단자 (101) 에 접속된다. 부하 전류원 (126) 의 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (122) 는, 드레인은 저항 (127) 의 일방의 단자와 PMOS 트랜지스터 (123) 의 드레인과 앰프 (130) 의 반전 입력 단자에 접속되고, 소스는 전원 단자 (101) 에 접속된다. 저항 (127) 의 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (123) 의 소스는 전원 단자 (101) 에 접속된다. PMOS 트랜지스터 (124) 는, 드레인은 앰프 (130) 의 비반전 입력 단자와 저항 (129) 의 일방의 단자와 PN 접합 소자 (128) 의 애노드에 접속되고, 소스는 전원 단자 (101) 에 접속된다. 저항 (129) 의 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. PN 접합 소자 (128) 의 캐소드는 그라운드 단자 (100) 에 접속된다. 앰프 (130) 의 출력 단자는 PMOS 트랜지스터 (125) 의 게이트에 접속된다. PMOS 트랜지스터 (125) 의 소스는 전원 단자 (101) 에 접속된다.
다음으로, 제 1 실시형태의 반도체 장치의 동작에 관해서 설명한다.
제어 단자 (102) 로부터 Lo 의 신호가 입력되면, PMOS 트랜지스터 (121) 는 전류를 흐르게 해서 부하 전류원 (126) 을 구동한다. 예를 들어, 반도체 장치가 볼티지 레귤레이터이면, 제어 단자 (102) 에는 차동 증폭기의 출력 단자가 접속되고, 부하 전류원 (126) 은 그 전압으로 구동되는 부하 회로이다.
PMOS 트랜지스터 (122) 는, PMOS 트랜지스터 (121) 보다 사이즈가 작고, 게이트가 제어 단자 (102) 에 접속되어 있다. 따라서, PMOS 트랜지스터 (122) 는, PMOS 트랜지스터 (121) 에 흐르는 전류에 따른 센스 전류를 흐르게 한다. PMOS 트랜지스터 (123) 는, 기준 전류 회로 (110) 의 전류를 미러링해서 오프셋 전류를 흐르게 한다. 저항 (127) 은, 센스 전류와 오프셋 전류가 흘러, 그 전류에 따른 전압을 발생시킨다. PMOS 트랜지스터 (124) 는, 기준 전류 회로 (110) 의 전류를 미러링해서 정전류를 흐르게 한다. 그 정전류는, 병렬로 접속된 저항 (129) 과 PN 접합 소자 (128) 에 흘러 기준 전압을 발생시킨다.
예를 들어, 부하 전류원 (126) 의 양단이 그라운드 단자 (100) 에 단락되는 등으로 인해, PMOS 트랜지스터 (121) 에 대전류가 흐르면, PMOS 트랜지스터 (122) 의 센스 전류도 증가하고, 저항 (127) 에 발생하는 전압이 상승한다. 이 전압이 기준 전압을 상회하면, 앰프 (130) 는 Lo 의 신호를 출력 단자로서 PMOS 트랜지스터 (125) 를 온으로 하고, PMOS 트랜지스터 (121) 의 게이트를 강제적으로 전원 단자 (101) 에 단락시킴으로써 PMOS 트랜지스터 (121) 를 오프로 한다. 이렇게 해서 과전류 보호를 가할 수 있다.
기준 전압은, PN 접합 소자 (128) 가 없다고 하면 온도에 대해서 플랫한 특성을 가진다. 기준 전압 회로 (142) 는, PN 접합 소자 (128) 와 저항 (129) 을 병렬로 접속하고, 저항 (129) 의 저항값을 조정함으로써 임의의 온도 이상에서는 온도에 대해서 부 (負) 의 기울기를 가지게 할 수 있다. 기준 전압이 온도에 대해서 부의 기울기를 가지면, 온도의 상승에 수반하여 기준 전압이 낮아지기 때문에 과전류 보호를 가하는 전류값을 낮출 수 있다. 따라서, 도 3 에 나타내는 바와 같이, 반도체 장치의 허용 손실 특성에 맞추어, 온도가 상승하여 온도 T1 을 초과했을 때 과전류 보호의 전류값을 낮추도록 조정할 수 있다.
또, 과전류 보호가 가해지는 전류값이 온도에 대해서 플랫한 온도 영역인 전류값은, PMOS 트랜지스터 (123) 의 사이즈의 조정에 의해 오프셋 전류의 크기를 조정함으로써, 저항 (127) 의 양단에 발생하는 전압에 임의의 오프셋 전압을 갖게 할 수 있기 때문에, 임의로 제어하는 것이 가능하다.
또한, 저항 (127) 과 저항 (129) 의 저항값, PMOS 트랜지스터 (122, 123, 124) 의 사이즈를 추가로 조절함으로써도 온도 상승에 수반한 과전류 보호의 전류값을 조절할 수 있다. 또, PN 접합 소자는 다이오드나 바이폴러 트랜지스터의 포화 결선, 약반전 동작하는 MOS 트랜지스터를 이용할 수 있어 특정 형태에 한정되지 않는다.
이상 설명한 바와 같이, 제 1 실시형태의 반도체 장치는, 반도체 장치의 허용 손실 특성에 맞춘, 과전류 보호 특성을 설정할 수 있다. 따라서, 효율을 떨어뜨리지 않고 안전한 반도체 장치를 제공할 수 있다.
＜제 2 실시형태＞
도 2 는, 제 2 실시형태의 반도체 장치의 회로도이다. 도 1 의 회로와의 차이는, 기준 전류 회로 (110) 의 구성을 변경한 점이다. 제 2 실시형태의 반도체 장치는, PMOS 트랜지스터 (215, 216) 와, NMOS 트랜지스터 (213, 214) 와, PN 접합 소자 (211, 212) 와, 저항 (217) 으로 기준 전류 회로 (210) 를 구성하고 있다. 그 이외에는 제 1 실시형태와 동일하다.
제 2 실시형태의 반도체 장치의 접속에 관해서 설명한다. PMOS 트랜지스터 (215) 는, 게이트는 PMOS 트랜지스터 (216) 의 게이트 및 드레인에 접속되고, 드레인은 NMOS 트랜지스터 (213) 의 게이트 및 드레인과 NMOS 트랜지스터 (214) 의 게이트에 접속되고, 소스는 전원 단자 (101) 에 접속된다. PMOS 트랜지스터 (216) 의 소스는 전원 단자 (101) 에 접속된다. PN 접합 소자 (211) 는, 애노드는 NMOS 트랜지스터 (213) 의 소스에 접속되고, 캐소드는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (214) 는, 드레인은 PMOS 트랜지스터 (216) 의 드레인과 PMOS 트랜지스터 (123) 의 게이트와 PMOS 트랜지스터 (124) 의 게이트에 접속되고, 소스는 저항 (217) 의 일방의 단자에 접속된다. PN 접합 소자 (212) 는, 애노드는 저항 (217) 의 다른 일방의 단자에 접속되고, 캐소드는 그라운드 단자 (100) 에 접속된다. 그 이외의 접속은 제 1 실시형태와 동일하다.
다음으로, 제 2 실시형태의 반도체 장치의 동작에 관해서 설명한다. PMOS 트랜지스터 (121) 는 제어 단자 (102) 로부터의 신호에 의해 동작이 제어되고, PMOS 트랜지스터 (121) 로부터의 전류에 의해서 부하 전류원 (126) 을 구동시킨다. PMOS 트랜지스터 (122) 는 PMOS 트랜지스터 (121) 보다 사이즈가 작고, 게이트가 제어 단자 (102) 에 접속되어 있기 때문에, PMOS 트랜지스터 (121) 에 흐르는 전류와 동일한 동작의 전류를 센스해서 센스 전류를 흐르게 할 수 있다. PMOS 트랜지스터 (123) 는 기준 전류 회로 (210) 로부터 전류를 미러링해서 오프셋 전류를 흐르게 한다. 센스 전류와 오프셋 전류는 저항 (127) 에 흘러 전압이 발생한다. PMOS 트랜지스터 (124) 는 기준 전류 회로 (210) 로부터 전류를 미러링해서 정전류를 흐르게 한다. 정전류는 저항 (129) 과 PN 접합 소자 (128) 에 흘러 기준 전압을 발생시킨다.
예를 들어, 부하 전류원 (126) 의 양단이 그라운드 단자 (100) 에 단락되는 등으로 인해, PMOS 트랜지스터 (121) 에 대전류가 흐르면, PMOS 트랜지스터 (122) 의 센스 전류도 증가하고, 저항 (127) 에 발생하는 전압이 상승한다. 이 전압이 기준 전압을 상회하면, 앰프 (130) 는 Lo 의 신호를 출력 단자로서 PMOS 트랜지스터 (125) 를 온으로 하고, PMOS 트랜지스터 (121) 의 게이트를 강제적으로 전원 단자 (101) 에 단락시킴으로써 PMOS 트랜지스터 (121) 를 오프로 한다. 이렇게 해서 과전류 보호를 가할 수 있다. 기준 전압은 PN 접합 소자 (128) 가 없다고 하면 온도에 대해서 플랫한 특성을 가진다. 그리고, 저항 (129) 에 PN 접합 소자 (128) 를 병렬로 접속하고, 저항 (129) 의 저항값을 조정함으로써 임의의 온도 이상에서는 온도에 대해서 부의 기울기를 가지게 할 수 있다. 기준 전압이 온도에 대해서 부의 기울기를 가지면, 온도의 상승에 수반하여 기준 전압이 낮아지기 때문에 과전류 보호를 가하는 전류값을 낮출 수 있다. 이렇게 해서, 도 3 에 나타내는 바와 같이 반도체 장치의 허용 손실 특성에 맞도록, 온도가 상승해서 온도 T1 를 초과했을 때에 전류값을 낮출 수 있다.
또, 과전류 보호가 가해지는 전류값이 온도에 대해서 플랫한 온도 영역인 전류값은, PMOS 트랜지스터 (123) 의 사이즈 조정에 의해 오프셋 전류의 크기를 조정함으로써, 저항 (127) 의 양단에 발생하는 전압에 임의의 오프셋 전압을 갖게 할 수 있기 때문에, 임의로 제어하는 것이 가능하다.
또한, 저항 (127) 과 저항 (129) 의 저항값, PMOS 트랜지스터 (122, 123, 124) 의 사이즈를 추가로 조절함으로써도 온도 상승에 수반한 과전류 보호의 전류값을 조절할 수 있다. 또, PN 접합 소자는 다이오드나 바이폴러 트랜지스터의 포화 결선, 약반전 동작하는 MOS 트랜지스터를 이용할 수 있어 특정 형태에 한정되지 않는다.
이상에 의해, 제 2 실시형태의 반도체 장치는, 반도체 장치의 허용 손실 특성에 맞도록 온도가 상승했을 때 과전류 보호의 전류값을 낮출 수 있고, 임의의 안전 동작 영역을 설정할 수 있는 반도체 장치를 동작시킬 수 있다.
100 … 그라운드 단자
101 … 전원 단자
102 … 제어 단자
110, 210 … 기준 전류 회로
111, 112, 128, 211, 212 … PN 접합 소자
113, 130 … 앰프
126 … 부하 전류원
141 … 센스 전압 발생 회로
142 … 기준 전압 회로
304 … 과전류 검출부
309 … TSD 검출부

Claims (4)

  1. 제어 신호로 제어되는 제 1 트랜지스터를 구비한 반도체 장치로서,
    기준 전류를 발생시키는 기준 전류 회로와,
    상기 제 1 트랜지스터의 전류에 따른 전류와 상기 기준 전류를 가산한 전류에 기초하는 센스 전압을 발생시키는 센스 전압 발생 회로와,
    상기 기준 전류에 기초하여 기준 전압을 발생시키는 기준 전압 회로와,
    상기 센스 전압과 상기 기준 전압을 비교하는 앰프와,
    상기 앰프의 출력 단자에 게이트가 접속되고, 상기 센스 전압이 상기 기준 전압을 상회하면 상기 제 1 트랜지스터를 오프로 하는 제 2 트랜지스터를 구비한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 센스 전압 발생 회로는,
    상기 제 1 트랜지스터에 흐르는 전류를 센스하는 제 ３ 트랜지스터와,
    상기 기준 전류를 미러링하는 제 ４ 트랜지스터와,
    상기 제 ３ 트랜지스터에 흐르는 전류와 상기 제 ４ 트랜지스터에 흐르는 전류가 흐르는 제 1 저항을 구비한 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 기준 전압 회로는,
    상기 기준 전류를 미러링하는 제 ５ 트랜지스터와,
    상기 제 ５ 트랜지스터에 흐르는 전류가 흐르는, 병렬로 접속된 제 1 PN 접합 소자와 제 2 저항을 구비한 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 기준 전류 회로는,
    복수의 PN 접합 소자를 가지고, 상기 복수의 PN 접합 소자의 순방향 전압의 차이에 기초하는 전류를 발생시키는 것을 특징으로 하는 반도체 장치.
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