KR20130106770A - 반도체 디바이스의 제조 방법 - Google Patents

반도체 디바이스의 제조 방법 Download PDF

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히데키 시모이
게이스케 아라키
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하마마츠 포토닉스 가부시키가이샤
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Abstract

냉각 기구(61)를 가지는 반도체 디바이스(10)를 제조하기 위한 제조 방법으로서, 실리콘으로 형성된 판상의 가공 대상물(1)에 레이저광(L)을 집광시키는 것에 의해, 가공 대상물(1)의 내부에 개질 영역(7)을 개질 영역 형성 예정 라인(5)을 따라서 연장하도록 형성하는 개질 영역 형성 공정과, 개질 영역 형성 공정 후, 가공 대상물(1)에 이방성 에칭 처리를 시행하는 것에 의해, 개질 영역(7)을 따라서 에칭을 선택적으로 진전시켜, 냉각 매체(61)를 유통시키기 위한 유로를 냉각 기구(61)로서 가공 대상물(1)의 내부에 형성하는 에칭 처리 공정과, 가공 대상물(1)의 일주면측에 기능 소자(15)를 형성하는 기능 소자 형성 공정을 포함하여 이루어진다.

Description

반도체 디바이스의 제조 방법 {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 디바이스의 제조 방법에 관한 것이며, 특히, 냉각 기구를 가지는 반도체 디바이스를 제조하기 위한 제조 방법에 관한 것이다.
종래, 예를 들면 특허 문헌 1에 기재되어 있는 바와 같이, 냉각 기구를 가지는 반도체 디바이스를 제조하기 위한 제조 방법으로서, 반도체 칩 등의 기능 소자를 기판 상에 탑재하고, 해당 기판을 열전도 수지로 씰링하고, 그리고 그 위에 냉각핀을 마련하는 것이 알려져 있다. 이 특허 문헌 1에 기재된 제조 방법에서는, 냉각핀의 홈 깊이가, 기능 소자의 발열량에 따라 조정되어 있다.
[특허 문헌 1] 일본특허공개 2001－15675호 공보
여기서, 상기 종래 기술에서는, 기능 소자 보다도 대형의 냉각핀 등의 간접 냉각 수단을 마련할 필요가 있기 때문에, 대형화하기 쉽고, 또한 냉각 효율이 낮아져 버리는 우려가 있다. 이와 같은 우려는, 고출력의 반도체 디바이스를 제조하는 경우, 현저하게 된다.
이에, 본 발명은, 냉각 효율의 향상 및 소형화가 가능한 반도체 디바이스를 제조할 수 있는 반도체 디바이스의 제조 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일측면에 관한 반도체 디바이스의 제조 방법은, 냉각 기구를 가지는 반도체 디바이스를 제조하기 위한 제조 방법으로서, 실리콘으로 형성된 판상(板狀)의 가공 대상물에 레이저광을 집광시키는 것에 의해, 가공 대상물의 내부에 개질 영역을 개질 영역 형성 예정 라인을 따라서 연장하도록 형성하는 개질 영역 형성 공정과, 개질 영역 형성 공정 후, 가공 대상물에 이방성 에칭 처리를 시행하는 것에 의해, 개질 영역을 따라서 에칭을 선택적으로 진전시켜, 냉각 매체를 유통시키기 위한 유로를 냉각 기구로서 가공 대상물의 내부에 형성하는 에칭 처리 공정과, 가공 대상물의 일주면(一主面)측에 기능 소자를 형성하는 기능 소자 형성 공정을 포함한다.
이 반도체 디바이스의 제조 방법에서는, 냉각 매체를 유통시키기 위한 유로를 가공 대상물의 내부에 일체적으로 형성할 수 있어, 따라서, 냉각 수단을 별도로 마련하지 않고 직접 냉각이 가능한 반도체 디바이스가 얻어지게 된다. 즉, 냉각 효율의 향상 및 소형화가 가능한 반도체 디바이스를 제조할 수 있다.
또, 본 발명의 일측면에 관한 반도체 디바이스의 제조 방법은, 냉각 기구를 가지는 반도체 디바이스를 제조하기 위한 제조 방법으로서, 실리콘으로 형성된 판상의 가공 대상물에 레이저광을 집광시키는 것에 의해, 가공 대상물의 내부에 개질 영역을 개질 영역 형성 예정 라인을 따라서 연장하도록 형성하는 개질 영역 형성 공정과, 개질 영역 형성 공정 후, 가공 대상물에 이방성 에칭 처리를 시행하는 것에 의해, 개질 영역을 따라서 에칭을 선택적으로 진전시켜, 냉각 매체를 충전시키기 위한 공간을 가공 대상물의 내부에 형성하는 에칭 처리 공정과, 공간에 냉각 매체를 충전하여 냉각 기구를 가공 대상물의 내부에 형성하는 공정과, 가공 대상물의 일주면측에 기능 소자를 형성하는 기능 소자 형성 공정을 포함한다.
이 반도체 디바이스의 제조 방법에서는, 냉각 매체를 충전시키기 위한 공간을 가공 대상물의 내부에 일체적으로 형성하고, 해당 공간에 냉각 매체를 충전하여 냉각 기구를 가공 대상물의 내부에 형성할 수 있다. 따라서, 냉각 수단을 별도로 마련하지 않고 직접 냉각이 가능한 반도체 디바이스가 얻어지게 된다. 즉, 냉각 효율의 향상 및 소형화가 가능한 반도체 디바이스를 제조할 수 있다.
또, 개질 영역 형성 공정에서는, 가공 대상물에서 일주면의 반대측의 타주면(他主面)으로 노출하는 다른 개질 영역을, 개질 영역의 연장 도중에 연속하도록 가공 대상물의 두께 방향을 따라서 형성하고, 에칭 처리 공정에서는, 다른 개질 영역을 따라서 에칭을 선택적으로 진전시키는 것에 의해, 에칭제를 다른 개질 영역으로부터 개질 영역으로 진입시켜도 괜찮다. 이 경우, 개질 영역을 따라서 에칭을 진전시켜 유로를 형성할 때, 이와 같은 개질 영역의 에칭의 진전을 다른 개질 영역에 의해서 원하는 제어를 할 수 있다.
이 때, 다른 개질 영역을 따라서 에칭을 진전시키는 것에 의해 형성된 구멍을 폐색하는 공정을 더 포함하는 경우가 있다. 또, 기능 소자 형성 공정은, 에칭 처리 공정 후에 실행되는 경우가 있다.
본 발명에 의하면, 냉각 효율의 향상 및 소형화가 가능한 반도체 디바이스를 제조하는 것이 가능해진다.
도 1은 개질 영역의 형성에 이용되는 레이저 가공 장치의 개략 구성도이다.
도 2는 개질 영역의 형성의 대상이 되는 가공 대상물의 평면도이다.
도 3은 도 2의 가공 대상물의 III－III선을 따른 단면도이다.
도 4는 레이저 가공 후의 가공 대상물의 평면도이다.
도 5는 도 4의 가공 대상물의 V－V선을 따른 단면도이다.
도 6은 도 4의 가공 대상물의 VI－VI선을 따른 단면도이다.
도 7은 제1 실시 형태에 관한 반도체 디바이스의 제조 방법을 나타내는 플로우 차트이다.
도 8의 (a)는 제1 실시 형태에 관한 반도체 디바이스의 제조 방법의 플로우를 설명하기 위한 가공 대상물을 나타내는 평면도, (b)는 도 8의 (a)의 VIIIb－VIIIb선을 따른 가공 대상물의 단면도이다.
도 9의 (a)는 도 8의 (b)에 연속하여 나타내는 가공 대상물의 단면도, (b)는 도 9의 (a)에 연속하여 나타내는 가공 대상물의 단면도, (c)는 도 9의 (b)에 연속하여 나타내는 가공 대상물의 단면도이다.
도 10의 (a)는 도 9의 (c)에 연속하여 나타내는 가공 대상물의 평면도, (b)는 도 10의 (a)의 Xb－Xb선을 따른 가공 대상물의 단면도이다.
도 11의 (a)는 도 10의 (b)에 연속하여 나타내는 가공 대상물의 단면도, (b)는 도 11의 (a)에 연속하여 나타내는 가공 대상물의 단면도, (c)는 도 11의 (b)에 연속하여 나타내는 가공 대상물의 단면도, (d)는 도 11의 (c)에 연속하여 나타내는 가공 대상물의 단면도이다.
도 12의 (a)는 도 11의 (d)에 연속하여 나타내는 가공 대상물의 단면도, (b)는 도 12의 (a)에 연속하여 나타내는 가공 대상물의 단면도, (c)는 도 12의 (b)에 연속하여 나타내는 가공 대상물의 단면도, (d)는 도 12의 (c)에 연속하여 나타내는 가공 대상물의 단면도이다.
도 13의 (a)는 도 12의 (d)에 연속하여 나타내는 가공 대상물의 단면도, (b)는 도 13의 (a)에 연속하여 나타내는 가공 대상물의 단면도, (c)는 도 13의 (b)에 연속하여 나타내는 가공 대상물의 단면도, (d)는 도 13의 (c)에 연속하여 나타내는 가공 대상물의 단면도이다.
도 14의 (a)는 제2 실시 형태에 관한 반도체 디바이스의 제조 방법의 플로우를 설명하기 위한 가공 대상물을 나타내는 평면도, (b)는 도 14의 (a)의 XIVb－XIVb선을 따른 가공 대상물의 단면도이다.
도 15는 도 14의 (b)에 연속하여 나타내는 가공 대상물의 확대 단면도이다.
도 16의 (a)는 제3 실시 형태에 관한 반도체 디바이스의 제조 방법의 플로우를 설명하기 위한 가공 대상물을 나타내는 평면도, (b)는 도 16의 (a)의 XVIb－XVIb선을 따른 가공 대상물의 단면도이다.
이하, 바람직한 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 또한, 이하의 설명에서 동일 또는 상당 요소에는 동일 부호를 부여하고, 중복하는 설명을 생략한다.
본 실시 형태에 관한 반도체 디바이스의 제조 방법에서는, 가공 대상물의 내부에 레이저 광을 집광시켜 개질 영역을 형성한다. 이에, 우선, 개질 영역의 형성에 대해서, 도 1 ~ 도 6을 참조하여 이하에 설명한다.
도 1에 나타내는 바와 같이, 레이저 가공 장치(100)는, 레이저 광(L)을 펄스 발진(發振)하는 레이저 광원(101)과, 레이저 광(L)의 광축(광로)의 방향을 90°바꾸도록 배치된 다이크로익 미러(103)와, 레이저 광(L)을 집광(集光)하기 위한 집광용 렌즈(105)를 구비하고 있다. 또, 레이저 가공 장치(100)는, 집광용 렌즈(105)에서 집광된 레이저 광(L)이 조사되는 가공 대상물(1)을 지지하기 위한 지지대(107)와, 지지대(107)를 이동시키기 위한 스테이지(111)와, 레이저 광(L)의 출력이나 펄스폭 등을 조절하기 위해서 레이저 광원(101)을 제어하는 레이저 광원 제어부(102)와, 스테이지(111)의 이동을 제어하는 스테이지 제어부(115)를 구비하고 있다.
이 레이저 가공 장치(100)에서는, 레이저 광원(101)으로부터 출사된 레이저 광(L)은, 다이크로익 미러(103)에 의해서 그 광축의 방향이 90°바뀌어, 지지대(107) 상에 재치(載置)된 판상(板狀)의 가공 대상물(1)의 내부에 집광용 렌즈(105)에 의해서 집광된다. 이것과 아울러, 스테이지(111)가 이동시켜지고, 가공 대상물(1)이 레이저 광(L)에 대해서 개질 영역 형성 예정 라인(5)을 따라서 상대 이동시켜진다. 이것에 의해, 개질 영역 형성 예정 라인(5)을 따른 개질 영역이 가공 대상물(1)에 형성되게 된다.
가공 대상물(1)로서는, 반도체 재료나 압전(壓電) 재료 등이 이용되며, 도 2에 나타내는 바와 같이, 가공 대상물(1)에는, 개질 영역 형성 예정 라인(5)이 설정되어 있다. 여기서의 개질 영역 형성 예정 라인(5)은, 직선상(狀)으로 신장된 가상선이다. 가공 대상물(1)의 내부에 개질 영역을 형성하는 경우, 도 3에 나타내는 바와 같이, 가공 대상물(1)의 내부에 집광점(集光点, P)을 맞춘 상태에서, 레이저 광(L)을 개질 영역 형성 예정 라인(5)을 따라서(즉, 도 2의 화살표(A) 방향으로) 상대적으로 이동시킨다. 이것에 의해, 도 4 ~ 도 6에 나타내는 바와 같이, 개질 영역(7)이 개질 영역 형성 예정 라인(5)을 따라서 가공 대상물(1)의 내부에 형성되고, 이 개질 영역(7)이, 후술할 에칭(식각(蝕刻))에 의한 제거 영역(8)이 된다.
또한, 집광점(P)은, 레이저 광(L)이 집광하는 개소이다. 또, 개질 영역 형성 예정 라인(5)은, 직선상(狀)에 한정하지 않고 곡선상(狀)이라도 괜찮고, 3차원상(狀)이라도 괜찮으며, 좌표 지정된 것이라도 괜찮다. 또, 개질 영역(7)은, 연속적으로 형성되는 경우도 있고, 단속적으로 형성되는 경우도 있다. 또, 개질 영역(7)은 열상(列狀)이라도 점상(点狀)이라도 좋고, 요점은, 개질 영역(7)은 적어도 가공 대상물(1)의 내부에 형성되어 있으면 괜찮다. 또, 개질 영역(7)을 기점(起点)으로 균열이 형성되는 경우가 있으며, 균열 및 개질 영역(7)은, 가공 대상물(1)의 외표면(표면, 이면, 혹은 외주면)으로 노출하고 있어도 괜찮다.
덧붙여서 말하면, 여기에서는, 레이저 광(L)이, 가공 대상물(1)을 투과함과 아울러 가공 대상물(1)의 내부의 집광점 근방에서 특히 흡수되고, 이것에 의해, 가공 대상물(1)에 개질 영역(7)이 형성된다(즉, 내부 흡수형 레이저 가공). 일반적으로, 표면(3)으로부터 용융되고 제거되어 구멍이나 홈 등의 제거부가 형성되는(표면 흡수형 레이저 가공) 경우, 가공 영역은 표면(3)측으로부터 서서히 이면측으로 진행한다.
그런데, 본 실시 형태에 관한 개질 영역(7)은, 밀도, 굴절률, 기계적 강도나 그 외의 물리적 특성이 주위와는 다른 상태로 된 영역을 말한다. 개질 영역(7)으로서는, 예를 들면, 용융 처리 영역, 크랙 영역, 절연 파괴 영역, 굴절률 변화 영역등이 있으며, 이들이 혼재한 영역도 있다. 게다가, 개질 영역(7)으로서는, 가공 대상물(1)의 재료에서 밀도가 비(非)개질 영역의 밀도와 비교하여 변화한 영역이나, 격자 결함이 형성된 영역이 있다(이들을 종합하여 고밀도 전이 영역이라고도 한다).
또, 용융 처리 영역이나 굴절률 변화 영역, 개질 영역(7)의 밀도가 비개질 영역의 밀도와 비교하여 변화한 영역, 격자 결함이 형성된 영역은, 그들 영역의 내부나 개질 영역(7)과 비개질 영역과의 계면(界面)에 균열(갈라짐, 마이크로 크랙)을 더 내포하고 있는 경우가 있다. 내포되는 균열은 개질 영역(7)의 전면(全面)에 걸치는 경우나 일부분만이나 복수 부분에 형성되는 경우가 있다. 가공 대상물(1)로서는, 실리콘을 포함하는, 또는 실리콘으로 이루어진 것을 들 수 있다.
여기서, 본 실시 형태에서는, 가공 대상물(1)에 개질 영역(7)을 형성한 후, 이 가공 대상물(1)에 에칭 처리를 시행하는 것에 의해, 개질 영역(7)을 따라서(즉, 개질 영역(7), 개질 영역(7)에 포함되는 균열, 또는 개질 영역(7)으로부터의 연장한 균열을 따라서) 에칭을 선택적으로 진전시켜, 가공 대상물(1)에서의 개질 영역(7)을 따른 부분을 제거한다. 또한, 이 균열은, 크랙, 미소(微小) 크랙, 갈라짐 등이라고도 칭해진다(이하, 단지「균열」이라고 한다).
본 실시 형태의 에칭 처리에서는, 예를 들면, 모세관 현상 등을 이용하여, 가공 대상물(1)의 개질 영역(7)에 포함되는 균열 또는 해당 개질 영역(7)으로부 연장한 균열에 에칭제를 침윤(浸潤)시켜, 균열면을 따라서 에칭을 진전시킨다. 이것에 의해, 가공 대상물(1)에서는, 균열을 따라서 선택적 또한 빠른 에칭 레이트로 에칭을 진전시켜 제거한다. 이것과 아울러, 개질 영역(7) 자체의 에칭 레이트가 빠르다고 하는 특징을 이용하여, 개질 영역(7)을 따라서 선택적으로 에칭을 진전시켜 제거한다.
에칭 처리로서는, 예를 들면 에칭제에 가공 대상물(1)을 침지(浸漬)하는 경우(디핑 방식：Dipping)와, 가공 대상물(1)을 회전시키면서 에칭제를 도포하는 경우(스핀 에칭 방식：SpinEtching)가 있다.
에칭제로서는, 예를 들면, KOH(수산화 칼륨), TMAH(수산화 테트라 메틸 암모늄 수용액), EDP(에틸렌디아민 피로카테콜(ethylenediamine pyrocatechol)), NaOH(수산화 나트륨), CsOH(수산화 세슘), NH4OH(수산화 암모늄), 히드라진(hydrazine) 등을 들 수 있다. 또, 에칭제로서는, 액체상(狀) 뿐만 아니라, 겔상(젤리상, 반고형상)을 이용할 수 있다. 여기서의 에칭제는, 상온 ~ 100℃ 전후의 온도에서 이용되며, 요구되는 에칭 레이트 등에 따라 적절한 온도로 설정된다. 예를 들면, 실리콘으로 형성된 가공 대상물(1)을 KOH로 에칭 처리하는 경우에는, 바람직한 것으로서, 약 60℃가 된다.
또, 본 실시 형태에서는, 에칭 처리로서, 특정 방향의 에칭 속도가 빠른(혹은 느린) 에칭인 이방성 에칭 처리를 행하고 있다. 이 이방성 에칭 처리의 경우에는, 비교적 얇은 가공 대상물 뿐만 아니라 두꺼운 것(예를 들면, 두께 800㎛ ~ 100㎛)에도 적용할 수 있다. 또, 이 경우, 개질 영역(7)을 형성하는 면이 면방위와 다를 때에도, 이 개질 영역(7)을 따라서 에칭을 진행시킬 수 있다. 즉, 여기서의 이방성 에칭 처리에서는, 결정방위에 따른 면방위의 에칭에 더하여, 결정방위에 의존하지 않은 에칭도 가능하다.
다음에, 제1 실시 형태에 관한 반도체 디바이스의 제조 방법에 대해서 상세하게 설명한다. 도 7은, 본 실시 형태를 나타내는 플로우 차트이며, 도 8 ~ 13은, 본 실시 형태를 설명하기 위한 플로우 도면이다.
본 실시 형태는, 예를 들면 CPU(Central Processing Unit)나 하이 파워 트랜지스터(high power transistor) 등의 반도체 디바이스(실리콘 디바이스)를 제조하는 것이며, 여기에서는, 도 13에 나타내는 바와 같이, 가공 대상물(1)에 기능 소자(15)가 탑재되어 이루어지는 CMOS(Complementary Metal Oxide Semiconductor) 센서를 제조한다. 또, 특히 본 실시 형태에서는, 도 10에 나타내는 바와 같이, 가공 대상물(1) 내에 3차원 미세 가공을 시행하는 것에 의해, 냉각 매체가 유통되는 미세 구멍인 마이크로 유로(유로, 24)를 냉각 기구로서 가공 대상물(1) 내에 형성한다. 여기서의 마이크로 유로(24)는, 가공 대상물(1) 내부에서의 두께 방향 중앙 위치에, 표면(3)에서 볼 때 일방향을 따라서 접혀 겹쳐지도록 구불구불하게 해당 일방향의 직교 방향으로 진행하는 파상(波狀)으로 연장하고 있다.
가공 대상물(1)은, 조사하는 레이저광(L)의 파장(예를 들면 1064nm)에 대해서 투명한 실리콘 기판이다. 여기서의 가공 대상물(1)은, P형 실리콘 기판이 되며, (100)면이 되는 표면(일주면(一主面), 3) 및 이면(21, 타주면(他主面))을 가지고 있다. 이 가공 대상물(1)에는, 개질 영역 형성 예정 라인이 3차원적인 좌표 지정 에 의해 프로그램으로 설정되어 있다.
개질 영역 형성 예정 라인은, 형성하는 마이크로 유로(24)에 대응하여 연장하도록 설정되어 있다. 즉, 개질 영역 형성 예정 라인은, 표면(3)에서 볼 때 일방향을 따라서 접혀 겹쳐지도록 구불구불하게 해당 일방향의 직교 방향으로 진행하는 파상으로 설정되어 있다. 기능 소자(15)는, 예를 들면, 결정 성장에 의해 형성된 반도체 동작층, 포토 다이오드 등의 수광 소자, 레이저 다이오드 등의 발광 소자, 혹은 회로로서 형성된 회로 소자 등이다.
본 실시 형태에서 가공 대상물(1)을 가공하는 경우, 우선, 가공 대상물(1)에 레이저광(L)을 집광시키는 것에 의해, 가공 대상물(1)의 내부에 개질 영역(7)을 형성한다(도 7의 S1). 구체적으로는, 가공 대상물(1)의 표면(3)측을 상부로 하여 재치대(載置台)에 재치하여 유지한다. 그리고, 가공 대상물(1)의 내부에서의 두께 방향 중앙부에 레이저광(L)의 집광점(이하, 단지「집광점」이라고 함)을 맞추어, 해당 집광점을 개질 영역 형성 예정 라인을 따라서 이동하면서, 레이저광(L)을 표면(3)측으로부터 조사한다. 이것에 의해, 도 8에 나타내는 바와 같이, 형성하는 마이크로 유로(24, 도 10 참조)를 따라서 연속적인 개질 영역(7a, 즉, 표면(3)에서 볼 때 접혀 겹쳐지도록 구불구불한 파상인 개질 영역(7))을, 가공 대상물(1)의 내부에만 형성한다.
이것에 아울러, 집광점을 개질 영역 형성 예정 라인의 일단에, 해당 집광점을 두께 방향으로 이면(21)까지 이동하면서, 레이저광(L)을 표면(3)측으로부터 조사한다. 또, 집광점을 개질 영역 형성 예정 라인의 타단에, 해당 집광점을 두께 방향으로 이면(21)까지 이동하면서, 레이저광(L)을 표면(3)측으로부터 조사한다. 이것에 의해, 마이크로 유로(24)의 유출입부(24x, 도 9 참조)를 구성하는 것으로서, 이면(21)으로 노출하고 또한 개질 영역(7a)의 일단 및 타단의 각각에 연속하는 개질 영역(7b, 7b)을, 두께 방향을 따라서 각각 형성한다.
또한, 여기에서는, 펄스 레이저광을 레이저광(L)으로서 스포트(spot) 조사하기 때문에, 형성되는 개질 영역(7)은 개질 스포트로 구성되어 있다. 또, 개질 영역(7)에는, 해당 개질 영역(7)으로부터 발생한 균열이 내포되어 형성되어 있다(이하의 개질 영역(7)에 대해서 동일함).
다음에, 가공 대상물(1)에 대해, 예를 들면 85℃의 KOH를 에칭제로서 이용하여 이방성 에칭 처리를 시행한다(도 7의 S2). 이것에 의해, 도 9의 (a)에 나타내는 바와 같이, 가공 대상물(1)에서 이면(21)으로부터 개질 영역(7b)으로 에칭제가 진입하고 침윤되어, 개질 영역(7b)을 따라서 에칭이 진전되어 가공 대상물(1)이 제거되며, 그 결과, 유출입부(24x)가 형성된다. 그리고, 도 9의 (b), (c)에 나타내는 바와 같이, 개질 영역(7b)으로부터 개질 영역(7a)으로 에칭제가 진입되고 침윤되어, 개질 영역(7a)을 따라서 에칭이 진전되어 가공 대상물(1)이 제거되며, 그 결과, 도 10에 나타내는 바와 같이, 마이크로 유로(24)의 형성이 완료된다.
다음에, 가공 대상물(1)의 표면(3)측에 기능 소자(15)를 형성한다(도 7의 S3). 구체적으로는, 우선, 도 11의 (a), (b)에 나타내는 바와 같이, 가공 대상물(1)을 세정하고 건조한 후, 열산화 처리를 시행하여 표면(3) 상에 이산화 실리콘막(31, SiO2)을 성장시키고, 이 이산화 실리콘막(31) 상에 감광성(感光性) 수지막인 포토 레지스트(photoresist, 32)를 도포한다. 이어서, 도 11의 (c)에 나타내는 바와 같이, 포토 리소그래피(photolithography) 처리에 의해 포토 레지스트(32)를 패터닝한 후, 이 포토 레지스트(32)를 마스크로 하여 이산화 실리콘막(31)을 에칭에 의해 제거하여, 가공 대상물(1)의 표면(3)의 소정 부분을 노출시킨다.
이어서, 도 11의 (d)에 나타내는 바와 같이, 포토 레지스트(32)를 제거하고 세정한 후, 이산화 실리콘막(31)을 마스크로 하여 인(P) 이온(33)을 표면(3)에 주입하고, 소정 분포를 가지는 N형 영역(34)을 가공 대상물(1)의 표면(3)측에 형성한다. 이어서, 도 12의 (a)에 나타내는 바와 같이, 이산화 실리콘막(31)을 용해 제거하여 세정하고, 표면(3)에 패드막(35, SiO2), 실리콘 질화막(36, Si3N4) 및 포토 레지스트(37)를 이 순서로 형성한다. 그리고, 포토 리소그래피 처리에 의해 포토 레지스트(37)를 패터닝한 후, 이 포토 레지스트(37)를 마스크로 하여 패드막(35) 및 실리콘 질화막(36)을 에칭에 의해 제거하여, 가공 대상물(1)의 표면(3)의 소정 부분을 노출시킨다.
이어서, 도 12의 (b)에 나타내는 바와 같이, 포토 레지스트(37)를 박리하고 세정한 후, 실리콘 질화막(36)을 마스크로 하여, 가공 대상물(1)의 표면(3)측에 필드(field)막(38, SiO2)을 부분적으로 형성한다. 그리고, 도 12의 (c)에 나타내는 바와 같이, 패드막(35) 및 실리콘 질화막(36)을 제거하고 세정한 후, 열산화법에 의해서 게이트막(39, SiO2)을 성장시킨다. 이어서, 도 12의 (d)에 나타내는 바와 같이, 다결정 실리콘막(40)을 표면(3) 상에 퇴적시켜, 포토 리소그래피 처리에 의해 다결정 실리콘막(40)을 패터닝 하여, 게이트 전극(41)을 형성한 후, 이 게이트 전극(41)을 마스크로 하여 게이트막(39)을 에칭에 의해 제거한다.
이어서, 도 13의 (a)에 나타내는 바와 같이, P채널 트랜지스터측(도면에서 볼 때 좌측)을 레지스트막(42)으로 덮고, N채널 트랜지스터측(도면에서 볼 때 우측)에 비소(43)를 주입하여, 가공 대상물(1)의 표면(3)에 소스 영역(44) 및 드레인 영역(45)을 형성한다. 한편, 도 13의 (b)에 나타내는 바와 같이, N채널 트랜지스터측을 레지스트막(46)으로 덮고, P채널 트랜지스터측에 붕소(47)를 주입하여, 가공 대상물(1)의 표면(3)에 소스 영역(48) 및 드레인 영역(49)을 형성한다.
그리고, 도 13의 (c)에 나타내는 바와 같이, 층간 절연막(50, SiO2)을 표면(3) 상에 퇴적시킴과 아울러, 포토 리소그래피 처리에 의해 층간 절연막(50)을 패터닝 하여, 전극 인출구(51)를 형성한다. 마지막으로, 도 13의 (d)에 나타내는 바와 같이, 알루미늄막을 표면(3) 상에 퇴적시킴과 아울러, 포토 리소그래피 처리에 의해 알루미늄막을 패터닝 하여, 도통부(導通部, 53)를 형성한다. 이것에 의해, P채널 트랜지스터(54) 및 N채널 트랜지스터(55)를 표면(3)측에 기능 소자(15)로서 구비한 CMOS 센서가, 반도체 디바이스(10)로서 형성되게 된다. 그 후, 반도체 디바이스(10)는, 예를 들면, 회로 기판 상에 솔더 볼(solder ball)을 통하여 전기적으로 접속된다.
이상, 본 실시 형태에서는, 실리콘 기판인 가공 대상물(1)의 내부에 표면(3) 및 이면(21)으로 노출하지 않은 연속적인 개질 영역(7)을 형성하고, 이 개질 영역(7)을 이방성 에칭으로 제거하는 것에 의해서, 반도체 디바이스(10)의 내부에서 냉각 매체를 흐르게 할 수 있는 마이크로 유로(24)를 형성하고 있다. 따라서, 마이크로 유로(24)를 가공 대상물(1)의 내부에 일체적으로 형성할 수 있어, 냉각 수단을 별도로 마련하지 않고 직접 냉각이 가능한 반도체 디바이스가 얻어지게 된다. 즉, 본 실시 형태에 의하면, 냉각 효율의 향상 및 소형화가 가능한 반도체 디바이스(10)를 제조할 수 있다.
또한, 에칭제에 첨가물을 첨가함으로써 특정의 결정 방위의 에칭 레이트가 변화하는 경우가 있기 때문에, 원하는 에칭 레이트로 이방성 에칭 처리를 행하도록, 가공 대상물(1)의 결정 방위를 따른 첨가물을 에칭제에 첨가해도 괜찮다.
다음에, 제2 실시 형태에 대해서 설명한다. 또한, 본 실시 형태의 설명에 대해서는, 상기 제1 실시 형태와 다른 점에 대해서 주로 설명한다.
도 14는 본 실시 형태를 설명하기 위한 가공 대상물을 나타내는 도면이고, 도 15는 본 실시 형태의 이방성 에칭 처리를 설명하기 위한 가공 대상물의 확대 단면도이다. 본 실시 형태가 상기 제1 실시 형태와 다른 점은, 표면(3)에서 볼 때 파상(波狀)으로 연장하는 마이크로 유로(24, 도 10 참조)를 대신하여, 표면(3)에서 볼 때 직사각형 나선상으로 연장하는 마이크로 유로를 냉각 기구로서 가공 대상물(1) 내에 형성하는 점이다.
구체적으로는, 우선, 가공 대상물(1)의 내부에 레이저광(L)을 집광시키는 것에 의해, 도 14에 나타내는 바와 같이, 표면(3)에서 볼 때 가공 대상물(1)의 중심으로부터 직사각형 나선상으로 연장하는 개질 영역(67a)을, 가공 대상물(1)의 내부에만 형성한다. 이것과 아울러, 마이크로 유로의 유출입부를 구성하는 것으로서, 이면(21)으로 노출하고 또한 개질 영역(67a)의 일단에 연속하는 개질 영역(67b)과, 이면(21)으로 노출하고 또한 개질 영역(67a)의 타단에 연속하는 개질 영역(67b)을, 두께 방향을 따라서 각각 형성한다.
이것에 더하여, 본 실시 형태에서는, 가공 대상물(1)의 내부에 레이저광(L)을 집광시키는 것에 의해, 후단(後段)의 이방성 에칭 처리에서 에칭제를 개질 영역(67a)으로 안내하는 것으로서, 가공 대상물(1)에 개질 영역(67c)을 복수 형성한다. 개질 영역(67c)은, 이면(21)으로 노출하고 또한 개질 영역(67a)의 연장 도중에 연속하도록, 가공 대상물(1)의 두께 방향을 따라서 연장하고 있다. 환언하면, 개질 영역(67c)은, 가공 대상물(1)의 내부에서 표면(3)을 따른 방향으로 연속적으로 형성되는 개질 영역(67a)의 도중(일단과 타단과의 사이)의 소정 위치로부터, 두께 방향을 따라서 이면(21)에 이를 때까지 연속적으로 연장하고 있다.
다음에, 가공 대상물(1)에 대해, 이방성 에칭 처리를 시행한다. 이것에 의해, 가공 대상물(1)에서 이면(21)으로부터 개질 영역(67b)으로 에칭제가 진입되고 침윤되어, 개질 영역(67b)을 따라서 에칭이 진전된다. 그리고, 이 개질 영역(67b)으로부터 개질 영역(67a)으로 에칭제가 진입되고 침윤되어, 개질 영역(67a)을 따라서 에칭이 진전된다. 이것과 아울러, 본 실시 형태에서는, 도 14, 15에 나타내는 바와 같이, 이면(21)으로부터 개질 영역(67c)으로 에칭제가 진입되고 침윤되어, 개질 영역(67c)을 따라서 에칭이 진전되고, 그리고, 이 개질 영역(67c)으로부터도 개질 영역(67a)으로 에칭제가 진입되고 침윤되어, 개질 영역(67a)을 따라서 에칭이 진전된다.
이상, 본 실시 형태에서도, 냉각 효율의 향상 및 소형화가 가능한 반도체 디바이스(10)를 제조하는 상기 작용 효과를 나타낸다.
또, 본 실시 형태에서는, 상술한 바와 같이, 이면(21)으로 노출하고 또한 개질 영역(67a)의 연장 도중에 연속하도록 개질 영역(67c)을 가공 대상물(1)에 형성하고 있고, 이 개질 영역(67c)을 따라서 에칭을 선택적으로 진전시키는 것에 의해, 해당 개질 영역(67c)으로부터 개질 영역(67a)으로 에칭제를 진입시키고 있다. 이것에 의해, 개질 영역(67a)을 따라서 에칭하여 마이크로 유로를 형성할 때, 이와 같은 개질 영역(67a)의 에칭의 진전(에칭 레이트)을 개질 영역(67c)에 의해서 원하는 제어를 할 수 있다.
또한, 가공 대상물(1)에서 개질 영역(67a)의 직사각형 나선의 모서리부는, 표면(3)에서 볼 때 모따기(chamfering) 되도록 (111)면을 가지는 경우가 있다. 이 경우, 후단의 이방성 에칭 처리에서는, (111)면에서 에치 스톱(etch stop)하기 때문에, 마이크로 유로의 직사각형 나선의 모서리부가 모따기되어 매끄럽게 되어, 마이크로 유로에서의 냉각 매체의 유통성을 향상시킬 수 있다.
덧붙여서 말하면, 본 실시 형태에서는, 개질 영역(67c)을 따라서 에칭이 진전됨으로써 형성되는 구멍(64y, 도 14, 15 참조)을, 이방성 에칭 처리 후에 매설하는 경우가 있다. 이 경우, 제조된 반도체 디바이스(10)에서, 구멍(64y)에 기인한 제품상 등의 악영향을 억제하는 것이 가능해진다(이하, 동일함).
다음에, 제3 실시 형태에 대해서 설명한다. 또한, 본 실시 형태의 설명에서는, 상기 제2 실시 형태와 다른 점에 대해서 주로 설명한다.
도 16은 본 실시 형태를 설명하기 위한 가공 대상물을 나타내는 도면이다. 본 실시 형태에서는, 가공 대상물(1)에 개질 영역(7)을 형성한 후(도 14 참조), 가공 대상물(1)에 대해서 이방성 에칭 처리를 시행하여, 이 개질 영역(7)을 따라서 에칭을 진전시킨다. 이것에 의해, 도 16에 나타내는 바와 같이, 가공 대상물(1) 내에, 표면(3)에서 볼 때 직사각형 나선상으로 신장하는 공간(62)을 형성한다. 또한, 공간(62)에는, 상기 실시 형태와 마찬가지로, 유출입부(62a, 62b)가 형성되어 있다. 이어서, 예를 들면 무전해(無電解) 도금에 의해, 공간(62)에 냉각 매체(61)를 충전한다. 이것에 의해, 가공 대상물(1)의 내부에 냉각 기구(61)를 형성한다. 그리고, 상기 실시 형태와 마찬가지로, 가공 대상물(1)의 표면(3)측에 기능 소자(15)를 형성한다.
냉각 매체(61)로서는, 열전도성이 높은 재료가 이용된다. 예를 들면 냉각 매체(61)로서는, Cu, Al 등이 이용되는 경우나, 그 외의 금속 재료가 이용되는 경우가 있다. 냉각 기구(61)는, 외부로부터 냉각 매체(61)를 냉각시키는 것에 의해, 반도체 디바이스를 냉각한다.
이상, 본 실시 형태에서도, 냉각 효율의 향상 및 소형화가 가능한 반도체 디바이스를 제조하는 상기 작용 효과를 나타낸다. 또한, 본 실시 형태에서는, 공간(62)을 형성한 후로서 냉각 매체(61)를 충전 전에, 기능 소자(15)를 형성해도 좋다.
이상, 바람직한 실시 형태에 대해서 설명했지만, 본 발명은, 상기 실시 형태에 한정되는 것은 아니고, 각 청구항에 기재한 요지를 변경하지 않는 범위에서 변형하고, 또는 다른 것에 적용한 것이라도 괜찮다.
예를 들면, 개질 영역(7)을 형성할 때의 레이저광 입사면은, 가공 대상물(1)의 표면(3)에 한정되는 것은 아니고, 가공 대상물(1)의 이면(21)이라도 괜찮다. 또, 상기 제2 실시 형태에서는, 에칭제를 개질 영역(67a)으로 안내하기 위한 개질 영역(67c)을 가공 대상물(1)에 복수 형성했지만, 이 개질 영역(67c)과 동일한 개질 영역을 상기 제1 실시 형태에서 적절히 형성해도 좋다. 이 경우, 에칭제를 개질 영역(7a)으로 바람직하게 안내할 수 있어, 개질 영역(7a)을 따른 에칭의 진전을 원하는대로 제어할 수 있게 된다.
또, 상기 실시 형태에서는, 개질 영역(7)을 형성하고, 이방성 에칭 처리를 시행한 후에 기능 소자(15)를 형성하고 있지만, 기능 소자(15)를 형성하고, 개질 영역(7)을 형성한 후에 이방성 에칭 처리를 시행해도 괜찮고, 개질 영역(7)을 형성하고, 기능 소자(15)를 형성한 후에 이방성 에칭 처리를 시행해도 괜찮다. 이러한 경우, 기능 소자(15)의 형성 후에 해당 기능 소자(15)가 보호막 등으로 보호된다. 또한, 형성하는 유로의 형상은, 여러 가지의 형상의 유로라도 좋으며, 요점은, 가공 대상물(1)의 내부에 형성되어 있으면 좋다.
[산업상의 이용 가능성]
본 발명에 의하면, 냉각 효율의 향상 및 소형화가 가능한 반도체 디바이스를 제조하는 것이 가능해진다.
1 … 가공 대상물 3 … 표면(일주면)
5 … 개질 영역 형성 예정 라인
7, 7a, 7b, 67a ~ 67c … 개질 영역
10 … 반도체 디바이스 15 … 기능 소자
21 … 이면(타주면) 24 … 마이크로 유로(유로)
61 … 냉각 매체 62 … 공간
64y … 구멍 L … 레이저광

Claims (5)

  1. 냉각 기구를 가지는 반도체 디바이스를 제조하기 위한 제조 방법으로서,
    실리콘으로 형성된 판상(板狀)의 가공 대상물에 레이저광을 집광시키는 것에 의해, 상기 가공 대상물의 내부에 개질 영역을 개질 영역 형성 예정 라인을 따라서 연장하도록 형성하는 개질 영역 형성 공정과,
    상기 개질 영역 형성 공정 후, 상기 가공 대상물에 이방성 에칭 처리를 시행하는 것에 의해, 상기 개질 영역을 따라서 에칭을 선택적으로 진전시켜, 냉각 매체를 유통시키기 위한 유로를 상기 냉각 기구로서 상기 가공 대상물의 내부에 형성하는 에칭 처리 공정과,
    상기 가공 대상물의 일주면(一主面)측에 기능 소자를 형성하는 기능 소자 형성 공정을 포함하는 반도체 디바이스의 제조 방법.
  2. 냉각 기구를 가지는 반도체 디바이스를 제조하기 위한 제조 방법으로서,
    실리콘으로 형성된 판상의 가공 대상물에 레이저광을 집광시키는 것에 의해, 상기 가공 대상물의 내부에 개질 영역을 개질 영역 형성 예정 라인을 따라서 연장하도록 형성하는 개질 영역 형성 공정과,
    상기 개질 영역 형성 공정 후, 상기 가공 대상물에 이방성 에칭 처리를 시행하는 것에 의해, 상기 개질 영역을 따라서 에칭을 선택적으로 진전시켜, 냉각 매체를 충전시키기 위한 공간을 상기 가공 대상물의 내부에 형성하는 에칭 처리 공정과,
    상기 공간에 냉각 매체를 충전하여 상기 냉각 기구를 상기 가공 대상물의 내부에 형성하는 공정과,
    상기 가공 대상물의 일주면측에 기능 소자를 형성하는 기능 소자 형성 공정을 포함하는 반도체 디바이스의 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 개질 영역 형성 공정에서는, 상기 가공 대상물에서 상기 일주면의 반대측의 타주면(他主面)으로 노출하는 다른 개질 영역을, 상기 개질 영역의 연장 도중에 연속하도록 상기 가공 대상물의 두께 방향을 따라서 형성하고,
    상기 에칭 처리 공정에서는, 상기 다른 개질 영역을 따라서 에칭을 선택적으로 진전시키는 것에 의해, 에칭제를 상기 다른 개질 영역으로부터 상기 개질 영역으로 진입시키는 반도체 디바이스의 제조 방법.
  4. 청구항 3에 있어서,
    상기 다른 개질 영역을 따라서 에칭을 진전시키는 것에 의해 형성된 구멍을 폐색(閉塞)하는 공정을 더 포함하는 반도체 디바이스의 제조 방법.
  5. 청구항 1 내지 청구항 4 중 어느 하나의 항에 있어서,
    상기 기능 소자 형성 공정은, 상기 에칭 처리 공정 후에 실행되는 반도체 디바이스의 제조 방법.
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