KR20130097719A - 반도체 장치 - Google Patents
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Abstract
메모리 셀 어레이에 포함된 복수의 메모리 셀들은 복수의 행들마다 복수의 블록들로 분할된다. 공통 비트선이 상기 블록들의 선택 트랜지스터들을 통해 상기 분할 비트선들로 전기적으로 접속된다. 상기 메모리 셀들 중 하나는 제 1 트랜지스터, 제 2 트랜지스터, 및 용량소자를 포함한다. 상기 제 1 트랜지스터는 제 1 채널 형성 영역을 포함한다. 상기 제 2 트랜지스터는 제 2 채널 형성 영역을 포함한다. 상기 제 1 채널 형성 영역은 상기 제 2 채널 형성 영역의 반도체 재료와 다른 반도체 재료를 포함한다.
Description
본 발명은 반도체 소자들을 포함하는 반도체 장치들 및 상기 반도체 장치들을 제작하는 방법들에 관한 것이다.
반도체 소자들을 포함하는 기억 장치들은 전력이 공급되지 않을 때 기억된 데이터를 잃어버리는 휘발성 기억 장치들 및 전력이 공급되지 않을 때에도 기억된 데이터를 유지하는 비휘발성 기억 장치들로 크게 두 개의 카테고리로 분류된다.
휘발성 기억 장치의 대표적인 예는 DRAM(dynamic random access memory)이다. DRAM은 기억 소자에 포함된 트랜지스터가 선택되고 전하가 용량소자에 축적되는 방식으로 데이터를 기억한다.
DRAM으로부터 데이터가 판독될 때, 용량소자의 전하는 원리에 따라 손실되고; 따라서, 데이터가 판독될 때마다 다른 기록 동작이 필요하다. 또한, 기억 소자에 포함된 트랜지스터가 오프 상태에서 소스와 드레인 간에 누설 전류(오프-상태 전류) 등을 갖고 상기 트랜지스터가 선택되지 않아도 전하가 유입 또는 유출되어, 데이터 유지 기간이 짧다. 이러한 이유로, 다른 기록 동작(리프레시 동작)이 미리 결정된 간격에 필요하고, 소비 전력을 충분히 저감하는 것이 어렵다. 또한, 전력이 공급되지 않을 때 기억된 데이터가 손실되기 때문에, 데이터를 장시간 동안 유지하기 위해 자성 재료 또는 광학 재료를 이용하는 다른 기억 장치가 필요하다.
휘발성 기억 장치의 다른 예는 SRAM(static random access memory)이다. SRAM은 플립-플랍과 같은 회로를 사용함으로써 기억된 데이터를 유지하고 따라서 리프레시 동작이 필요하지 않고, 이 점이 DRAM보다 유리하다. 그러나, 플립-플랍과 같은 회로가 사용되기 때문에 저장 용량당 비용이 높다. 또한, DRAM에서와 같이, SRAM에 기억된 데이터는 전력이 공급되지 않을 때 손실된다.
비휘발성 기억 장치의 대표적인 예는 플래시 메모리이다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고 상기 플로팅 게이트에 전하를 보유함으로써 데이터를 기억한다. 따라서, 플래시 메모리는 데이터 유지 기간이 매우 길고(반-영구적) 휘발성 기억 장치에 필요한 리프레시 동작이 필요하지 않다는 점에서 유리하다(예를 들어, 특허문헌 1 참조).
그러나, 기록 동작들에서 생성되는 터널링 전류로 인해 상기 기억 소자에 포함된 게이트 절연층이 열화되기 때문에 다수의 기록 동작들 후에 기억 소자가 기능하지 않는 문제가 있다. 이 문제를 회피하기 위해, 예를 들어, 기억 소자들 사이에서 기록 동작들의 수가 균일화되는 방법이 채용된다. 그러나, 이 방법을 실현하기 위해 복잡한 주변 회로가 필요하다. 또한, 이러한 방법이 채용되어도, 수명의 기본적인 문제는 해결할 수 없다. 즉, 데이터가 빈번하게 재기록되는 용도에는 플래시 메모리가 적절하지 않다.
또한, 전하를 플로팅 게이트로 주입하거나 상기 전하를 제거하기 위해 고전압이 필요하고, 고전압을 생성하기 위한 회로가 필요하다. 또한, 전하를 주입 또는 제거하는데 비교적 긴 시간이 걸리고, 데이터 기록 또는 소거 속도를 증가시키기 쉽지 않다.
상기 문제들의 관점에서, 전력이 공급되지 않는 경우에도 기억된 데이터가 유지될 수 있고, 기록 횟수에 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것이 개시된 발명의 일 양태의 목적이다.
개시된 발명에서, 반도체 장치는 고순도화된 산화물 반도체를 사용하여 형성된다. 고순도화된 산화물 반도체를 사용하여 형성된 트랜지스터는 누설 전류가 매우 낮기 때문에 장시간 동안 데이터를 유지할 수 있다.
구체적으로, 예를 들어, 이하에 기술된 구조들이 채용될 수 있다.
본 발명의 일 실시형태는 공통 비트선, 상기 공통 비트선에 전기적으로 접속된 복수의 분할 비트선들, 소스선, 워드선, 신호선, 선택선, 게이트 전극이 상기 선택선에 전기적으로 접속된 선택 트랜지스터, 및 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 반도체 장치이다. 상기 메모리 셀 어레이에 포함된 상기 복수의 메모리 셀들은 복수의 행들마다 복수의 블록들로 분할된다. 상기 공통 비트선은 상기 블록들의 상기 선택 트랜지스터들을 통해 상기 분할 비트선들로 전기적으로 접속된다. 상기 메모리 셀들 중 하나는 제 1 트랜지스터, 제 2 트랜지스터, 및 용량소자를 포함한다. 상기 제 1 트랜지스터는 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함한다. 상기 제 2 트랜지스터는 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 제 2 채널 형성 영역을 포함한다. 상기 제 1 채널 형성 영역은 상기 제 2 채널 형성 영역의 반도체 재료와 다른 반도체 재료를 포함한다. 상기 소스선은 상기 제 1 소스 전극에 전기적으로 접속된다. 상기 분할 비트선은 상기 제 1 드레인 전극 및 상기 제 2 소스 전극에 전기적으로 접속된다. 상기 워드선은 상기 용량소자의 한 전극에 전기적으로 접속된다. 상기 신호선은 상기 제 2 게이트 전극에 전기적으로 접속된다. 상기 제 1 게이트 전극, 상기 제 2 드레인 전극, 및 상기 용량소자의 다른 전극은 서로 전기적으로 접속되고 전하가 저장되는 노드를 형성한다.
본 발명의 다른 실시형태는 공통 비트선, 상기 공통 비트선에 전기적으로 접속된 복수의 분할 비트선들, 소스선, 워드선, 제 1 신호선, 제 2 신호선, 선택선, 게이트 전극이 상기 선택선에 전기적으로 접속된 선택 트랜지스터, 및 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 반도체 장치이다. 상기 메모리 셀 어레이에 포함된 상기 복수의 메모리 셀들은 복수의 행들마다 복수의 블록들로 분할된다. 상기 공통 비트선은 상기 블록들의 상기 선택 트랜지스터들을 통해 상기 분할 비트선들에 전기적으로 접속된다. 상기 메모리 셀들 중 하나는 제 1 트랜지스터, 제 2 트랜지스터, 및 용량소자를 포함한다. 상기 제 1 트랜지스터는 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함한다. 상기 제 2 트랜지스터는 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함한다. 상기 제 1 채널 형성 영역은 상기 제 2 채널 형성 영역의 반도체 재료와 다른 반도체 재료를 포함한다. 상기 소스선은 상기 제 1 소스 전극에 전기적으로 접속된다. 상기 분할 비트선은 상기 제 1 드레인 전극에 전기적으로 접속된다. 상기 워드선은 상기 용량소자의 한 전극에 전기적으로 접속된다. 상기 제 1 신호선은 상기 제 2 게이트 전극에 전기적으로 접속된다. 상기 제 2 신호선은 상기 제 2 소스 전극에 전기적으로 접속된다. 상기 제 1 게이트 전극, 상기 제 2 드레인 전극, 및 상기 용량소자의 다른 전극은 서로 전기적으로 접속되고 전하가 저장되는 노드를 형성한다.
상기 반도체 장치에서, 상기 제 2 트랜지스터의 상기 제 2 채널 형성 영역은 산화물 반도체를 포함하는 것이 바람직하다. 또한, 상기 반도체 장치에서, 상기 제 1 트랜지스터의 상기 제 1 채널 형성 영역은 단결정 실리콘을 포함하는 것이 바람직하다. 또한, 상기 반도체 장치에서, 상기 선택 트랜지스터의 채널 형성 영역은 단결정 실리콘을 포함하는 것이 바람직하다.
상기에서 상기 트랜지스터가 산화물 반도체 재료를 사용하여 형성되지만, 개시된 발명은 이로 제한되지 않는다는 것을 주의한다. 상기 산화물 반도체 재료와 동등한 오프-전류 특성을 실현할 수 있는 재료, 예를 들어, 탄화 실리콘과 같은 와이드-갭 재료(구체적으로, 예를 들어, 에너지 갭(Eg)이 3eV보다 큰 반도체 재료)가 사용될 수 있다.
본 명세서 등에서, "위" 또는 "아래"와 같은 용어는 구성요소가 다른 구성요소의 "바로 위" 또는 "바로 아래"에 위치된 것을 의미할 필요는 없다는 것을 주의한다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은 상기 게이트 절연층과 상기 게이트 전극 사이에 다른 구성요소가 위치되는 것을 배제하지 않는다. 또한, "위" 및 "아래"와 같은 용어들은 설명의 편의를 위해서만 사용된다.
또한, 본 명세서 등에서, "전극" 및 "배선"과 같은 용어들은 구성요소들의 기능들을 제한하지 않는다. 예를 들어, "전극"은 "배선"의 일부로서 사용될 수 있고, "배선"은 "전극"의 일부로서 사용될 수 있다. "전극" 및 "배선"과 같은 용어들은 또한 예를 들어, 복수의 "전극들" 및 "배선들"의 조합을 의미할 수 있다.
"소스 전극", "드레인 전극", 및 "게이트 전극"이 각각 단순히 "소스", "드레인", 및 "게이트"로 참조될 수 있다는 것을 주의한다. "소스" 및 "드레인"의 기능은 예를 들어, 반대 극성의 트랜지스터가 사용되거나 회로 동작에서 전류 흐름 방향이 변경될 때 상호교환될 수 있다. 따라서, 본 명세서에서, 상기 용어들 "소스" 및 "드레인"은 상호교환할 수 있다.
산화물 반도체를 포함하는 트랜지스터의 상기 오프-상태 전류가 매우 낮기 때문에, 상기 트랜지스터의 사용으로 기억된 데이터가 매우 장시간 동안 유지될 수 있다. 즉, 리프레시 동작이 필요하지 않거나 상기 리프레시 동작의 빈도가 매우 감소되고, 이는 소비 전력의 충분한 감소로 이어진다. 또한, 기억된 데이터는 전력이 공급되지 않을 때에도 장시간 동안 유지될 수 있다.
또한, 개시된 발명에 따른 반도체 장치는 데이터를 기록하기 위해 고전압이 필요하지 않고 소자들의 열화 문제가 없다. 예를 들어, 종래의 비-휘발성 메모리와 달리, 플로팅 게이트로 및 플로팅 게이트로부터 전자들을 주입 및 추출할 필요가 없고; 따라서, 게이트 절연층의 열화 문제가 발생하지 않는다. 즉, 개시된 발명에 따른 상기 반도체 장치는 종래 비-휘발성 메모리의 문제인, 기록 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 상기 트랜지스터의 온 및 오프에 따라 데이터가 기록되어 고속 동작이 용이하게 실현될 수 있다. 부가적으로, 데이터 소거 동작이 필요하지 않은 장점도 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터가 상당히 고속으로 동작할 수 있기 때문에, 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 조합에서 상당히 고속으로 동작(예를 들어, 데이터 판독)을 수행할 수 있다. 또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 고속 동작이 필요한 다양한 회로들(예를 들어, 논리 회로 또는 구동 회로)을 양호하게 실현할 수 있다.
산화물 반도체 이외의 재료를 포함하는 상기 트랜지스터(광의로, 상당히 고속으로 동작할 수 있는 트랜지스터) 및 산화물 반도체를 포함하는 상기 트랜지스터(광의로, 오프-상태 전류가 상당히 낮은 트랜지스터) 둘 다를 구비함으로써 새로운 특징을 갖는 반도체 장치가 실현될 수 있다.
또한, 개시된 발명의 일 양태에서, 메모리 셀 어레이의 각 블록의 선택 트랜지스터들을 통해 비트선이 분할되어, 반도체 장치의 소비 전력이 감소될 수 있다. 또한, 상기 반도체 장치의 데이터 판독 성능이 향상될 수 있다.
도 1a1 및 도 1a2는 반도체 장치의 회로도.
도 2는 반도체 장치의 회로도.
도 3은 타이밍도.
도 4는 반도체 장치의 회로도.
도 5a 및 도 5b는 반도체 장치의 단면도 및 평면도.
도 6a 및 도 6b는 반도체 장치의 단면도 및 평면도.
도 7a 내지 도 7e는 반도체 장치의 제작 공정을 도시하는 단면도.
도 8a 내지 도 8c는 상기 반도체 장치의 제작 공정을 도시하는 단면도.
도 9a 내지 도 9d는 상기 반도체 장치의 제작 공정을 도시하는 단면도.
도 10a 내지 도 10c는 상기 반도체 장치의 제작 공정을 도시하는 단면도.
도 11a 내지 도 11h는 반도체 장치의 제작을 위해 사용된 반도체 기판을 제작하는 공정을 도시하는 단면도.
도 12a 내지 도 12f는 반도체 장치를 포함하는 전자기기들을 도시하는 도면.
도 13은 반도체 장치의 회로도.
도 2는 반도체 장치의 회로도.
도 3은 타이밍도.
도 4는 반도체 장치의 회로도.
도 5a 및 도 5b는 반도체 장치의 단면도 및 평면도.
도 6a 및 도 6b는 반도체 장치의 단면도 및 평면도.
도 7a 내지 도 7e는 반도체 장치의 제작 공정을 도시하는 단면도.
도 8a 내지 도 8c는 상기 반도체 장치의 제작 공정을 도시하는 단면도.
도 9a 내지 도 9d는 상기 반도체 장치의 제작 공정을 도시하는 단면도.
도 10a 내지 도 10c는 상기 반도체 장치의 제작 공정을 도시하는 단면도.
도 11a 내지 도 11h는 반도체 장치의 제작을 위해 사용된 반도체 기판을 제작하는 공정을 도시하는 단면도.
도 12a 내지 도 12f는 반도체 장치를 포함하는 전자기기들을 도시하는 도면.
도 13은 반도체 장치의 회로도.
본 발명의 실시형태들의 예들은 도면들을 참조하여 이하에 기술될 것이다. 본 발명은 이하의 설명으로 제한되지 않는다는 것을 주의한다. 본 발명의 모드들 및 상세들이 본 발명의 정신 및 범위를 벗어나지 않고 다양한 방법으로 변경될 수 있다는 것이 당업자들에게 용이하게 이해될 것이다. 따라서 본 발명은 상기 실시형태들의 이하의 설명으로 제한되는 것으로 해석되지 않아야 한다.
도면 등에 예시된 각 구성요소의 위치, 크기, 범위, 등은 용이한 이해를 위해 일부 경우들에서 정확하게 표현되지 않는다는 것을 주의한다. 본 발명은 따라서 도면 등에 개시된 위치, 크기, 범위, 등으로 제한되는 것은 아니다.
본 명세서 등에서, "제 1", "제 2", 및 "제 3"과 같은 서수들은 구성요소들 간의 혼란을 피하기 위해 사용되고 수적으로 제한하지 않는다는 것을 주의한다.
(실시형태 1)
본 실시형태에서, 개시된 발명의 일 실시형태의 반도체 장치들의 회로 구성들 및 동작이 도 1a1 및 도 1a2, 도 2, 도 3, 및 도 4를 참조하여 설명된다. 일부 회로도들에서, 상기 트랜지스터가 산화물 반도체를 포함하는 것을 나타내기 위해 "OS"가 트랜지스터에 부기된다.
<기본 회로>
먼저, 상기 회로의 기본 회로 구성 및 동작이 도 1a1 및 도 1a2를 참조하여 설명된다. 도 1a1에 도시된 상기 반도체 장치에서, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극이 서로 전기적으로 접속되고 제 2 배선(2nd Line)과 상기 트랜지스터(160)의 드레인 전극이 서로 전기적으로 접속된다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극(또는 드레인 전극)이 서로 전기적으로 접속되고, 제 4 배선(4th Line)과 상기 트랜지스터(162)의 게이트 전극이 서로 전기적으로 접속된다. 또한, 상기 트랜지스터(160)의 게이트 전극 및 상기 트랜지스터(162)의 상기 드레인 전극(또는 상기 소스 전극)이 용량소자(164)의 한 전극에 전기적으로 접속되고, 제 5 배선(5th Line)과 상기 용량소자(164)의 다른 전극이 서로 전기적으로 접속된다.
여기서, 산화물 반도체를 포함하는 트랜지스터가 예를 들어, 상기 트랜지스터(162)로 사용된다. 산화물 반도체를 포함하는 트랜지스터의 상기 오프-상태 전류는 매우 낮다. 따라서, 상기 트랜지스터(162)가 턴오프될 때, 상기 트랜지스터(160)의 상기 게이트 전극의 전위가 매우 장시간 동안 유지될 수 있다. 상기 용량소자(164)의 제공은 상기 트랜지스터(160)의 상기 게이트 전극에 주어진 전하의 유지 및 기억된 데이터의 판독을 용이하게 한다.
상기 트랜지스터(160)에 대한 특별한 제한은 없다는 것을 주의한다. 데이터 판독 속도를 향상시키기 위해, 예를 들어, 단결정 실리콘을 사용하여 형성된 트랜지스터와 같이, 높은 스위칭 속도를 갖는 트랜지스터를 사용하는 것이 바람직하다.
도 1a1에 예시된 상기 반도체 장치는 상기 트랜지스터(160)의 상기 게이트 전극의 전위가 유지될 수 있는 특징을 이용하여 이하에 설명된 바와 같이, 데이터를 기록, 유지 및 판독할 수 있다.
먼저, 데이터 기록 및 데이터 유지가 설명된다. 먼저, 상기 제 4 배선의 전위가 상기 트랜지스터(162)가 턴온되는 전위로 설정되어, 상기 트랜지스터(162)가 턴온된다. 따라서, 상기 제 3 배선의 전위가 상기 트랜지스터(160)의 상기 게이트 전극 및 상기 용량소자(164)에 인가된다. 즉, 미리 결정된 전하가 상기 트랜지스터(160)의 상기 게이트 전극에 주어진다(기록). 여기서, 상이한 두 전위들을 공급하기 위한 전하들 중 하나(이하, 저전위를 공급하기 위한 전하를 전하 QL이라고 하고 고전위를 공급하기 위한 전하를 전하 QH라고 함)가 상기 트랜지스터(160)의 상기 게이트 전극에 주어진다. 셋 이상의 다른 전위들을 공급하기 위한 전하들이 기억 용량을 향상시키기 위해 인가될 수 있다는 것을 주의한다. 그 후, 상기 제 4 배선의 상기 전위는 상기 트랜지스터(162)가 턴오프되는 전위로 설정되어, 상기 트랜지스터(162)가 턴오프된다. 따라서, 상기 트랜지스터(160)의 상기 게이트 전극에 주어진 상기 전하가 기억된다(유지).
상기 트랜지스터(162)의 상기 오프-상태 전류가 매우 낮기 때문에, 상기 트랜지스터(160)의 상기 게이트 전극의 상기 전하가 장시간 동안 기억된다.
다음, 데이터 판독이 설명된다. 상기 제 1 배선에 미리 결정된 전위(정전위)를 인가하면서 상기 제 5 배선에 적절한 전위(판독 전위)가 인가될 때, 상기 제 2 배선의 전위는 상기 트랜지스터(160)의 상기 게이트 전극에 기억된 전하량에 따라 변한다. 이는 일반적으로 상기 트랜지스터(160)가 n-채널 트랜지스터일 때, 상기 트랜지스터(160)의 상기 게이트 전극에 전하 QH가 주어질 때의 겉보기 임계 전압 Vth_H가 상기 트랜지스터(160)의 상기 게이트 전극에 전하 QL이 주어질 때의 겉보기 임계 전압 Vth _L보다 낮기 때문이다. 여기서, 상기 겉보기 임계 전압은 상기 트랜지스터(160)를 턴온하는데 필요한 상기 제 5 배선의 전위이다. 따라서, 상기 제 5 배선의 전위는 Vth _H와 Vth _L의 중간인 전위 V0로 설정되어, 상기 트랜지스터(160)의 상기 게이트 전극에 주어진 전하가 결정될 수 있다. 예를 들어, 기록 시 상기 전하 QH가 주어진 경우, 상기 제 5 배선의 전위는 V0(>Vth _H)로 설정되고, 상기 트랜지스터(160)는 턴온된다. 기록 시 상기 전하 QL이 주어진 경우, 상기 제 5 배선의 전위가 V0(<Vth _L)로 설정되는 경우에도 상기 트랜지스터(160)는 오프 상태로 유지된다. 따라서, 상이한 전위가 상기 제 2 배선에 인가되고, 상기 제 2 배선의 전위가 측정될 때 기억된 데이터가 판독될 수 있다.
메모리 셀들이 어레이로 배열된 경우, 원하는 메모리 셀의 데이터만이 판독될 필요가 있다는 것을 주의한다. 이러한 방식으로 미리 결정된 메모리 셀의 데이터를 판독하고 다른 메모리 셀들의 데이터를 판독하지 않기 위해, 상기 트랜지스터들(160)이 병렬 접속된 경우, 판독 타겟이 아닌 메모리 셀들의 제 5 배선들에 상기 게이트 전극들의 상태와 상관없이 상기 트랜지스터들(160)이 턴오프되는 전위, 즉, Vth_H보다 낮은 전위가 공급된다. 상기 트랜지스터들(160)이 직렬 접속된 경우, 상기 제 5 배선들에 상기 게이트 전극들의 상태와 상관없이 상기 트랜지스터들(160)이 턴온되는 전위, 즉, Vth _L보다 높은 전위가 공급된다.
다음, 데이터 재기록이 설명된다. 데이터 재기록은 상기 데이터 기록 및 상기 데이터 유지와 유사한 방법으로 수행된다. 즉, 상기 제 4 배선의 전위가 상기 트랜지스터(162)가 턴온되는 전위로 설정되어, 상기 트랜지스터(162)가 턴온된다. 따라서, 상기 제 3 배선의 전위(새로운 데이터와 관련된 전위)가 상기 트랜지스터(160)의 상기 게이트 전극 및 상기 용량소자(164)에 인가된다. 그 후, 상기 제 4 배선의 전위는 상기 트랜지스터(162)가 턴오프되는 전위로 설정되어, 상기 트랜지스터(162)가 턴오프된다. 따라서, 상기 새로운 데이터에 관련된 전하가 상기 트랜지스터(160)의 상기 게이트 전극에 주어진다.
개시된 발명에 따른 상기 반도체 장치에서, 상기된 바와 같이 데이터는 다른 데이터 기록에 의해 바로 재기록될 수 있다. 따라서, 플래시 메모리 등에 필요한 고전압을 이용한 플로팅 게이트로부터의 전하의 추출이 필요하지 않아, 소거 동작으로 인한 동작 속도의 저하가 억제될 수 있다. 즉, 상기 반도체 장치는 고속으로 동작할 수 있다.
상기 트랜지스터(162)의 상기 드레인 전극(또는 상기 소스 전극)이 상기 트랜지스터(160)의 상기 게이트 전극에 전기적으로 접속되어, 비-휘발성 기억 소자로서 사용되는 플로팅-게이트 트랜지스터의 플로팅 게이트와 유사한 기능을 가진다는 것을 주의한다. 따라서, 도면에서 상기 트랜지스터(162)의 상기 드레인 전극(또는 상기 소스 전극)이 상기 트랜지스터(160)의 상기 게이트 전극에 전기적으로 접속된 부분을 일부 경우들에서 플로팅 게이트부(FG)라고 한다. 상기 트랜지스터(162)가 오프일 때, 상기 플로팅 게이트부(FG)는 절연체에 임베딩되는 것으로 간주될 수 있고 상기 플로팅 게이트부(FG)에 전하가 유지된다. 산화물 반도체를 포함하는 상기 트랜지스터(162)의 오프-상태 전류량은 실리콘 반도체를 포함하는 트랜지스터의 오프-상태 전류량의 10만분의 1 이하이고; 따라서, 상기 트랜지스터(162)의 누설 전류로 인한 상기 플로팅 게이트부(FG)에 축적된 상기 전하의 손실은 무시할 수 있다. 즉, 산화물 반도체를 포함하는 상기 트랜지스터(162)로 전력의 공급이 없어도 데이터를 유지할 수 있는 비-휘발성 기억 장치가 실현될 수 있다.
예를 들어, 상기 트랜지스터(162)의 오프-상태 전류가 실온(25℃)에서 10zA (1zA(젭토암페어)는 1×10-21A) 이하이고 상기 용량소자(164)의 용량 값이 약 10fF일 때, 데이터가 104초 이상 유지될 수 있다. 상기 유지 시간은 트랜지스터 특성 및 상기 용량 값에 따른다는 것은 말할 필요도 없다는 것을 주의한다.
또한, 그 경우, 종래 플로팅 게이트 트랜지스터에서 지적된 게이트 절연막(터널 절연막)의 열화 문제가 존재하지 않는다. 즉, 종래 문제인 플로팅 게이트로의 전자들의 주입으로 인한 상기 게이트 절연막의 열화가 해결될 수 있다. 이는 원리적으로 데이터 기록 횟수에 제한이 없다는 것을 의미한다. 또한, 종래 플로팅 게이트 트랜지스터에서 데이터 기록 및 소거를 위해 필요했던 고전압이 불필요하다.
도 1a1에 도시된 상기 반도체 장치의 트랜지스터들과 같은 구성요소들은 도 1a2에 도시된 바와 같은 저항 및 용량소자를 포함하는 것으로 간주될 수 있다. 즉, 도 1a2에서, 상기 트랜지스터(160) 및 상기 용량소자(164)는 각각 저항 및 용량소자를 포함하는 것으로 간주된다. R1 및 C1은 각각 상기 용량소자(164)의 저항값 및 용량값을 나타낸다. 상기 저항값 R1은 상기 용량소자(164)에 포함된 절연층의 저항값에 대응한다. R2 및 C2는 각각 상기 트랜지스터(160)의 저항값 및 용량값을 나타낸다. 상기 저항값 R2는 상기 트랜지스터(160)가 온일 때 게이트 절연층의 저항값에 대응한다. 상기 용량값 C2는 소위 게이트 용량값(상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 간에 형성된 용량값 및 상기 게이트 전극과 채널 형성 영역 간에 형성된 용량값)에 대응한다.
전하 유지 기간(또한 데이터 유지 기간이라고 함)은 상기 트랜지스터(162)의 게이트 누설이 상당히 작고 R1≥ROS 및 R2≥ROS가 만족되고, 상기 트랜지스터(162)가 오프일 때 상기 소스 전극과 상기 드레인 전극 간의 저항값(또한 실효 저항이라고 함)은 ROS인 조건 하에서 상기 트랜지스터(162)의 오프-상태 전류에 의해 주로 결정된다.
반대로, 상기 조건들이 만족되지 않을 때, 상기 트랜지스터(162)의 오프-상태 전류가 충분히 낮아도 유지 기간을 충분히 확보하는 것이 어렵다. 이는 상기 트랜지스터(162)의 오프-상태 전류 이외의 누설 전류(예를 들어, 상기 소스 전극과 상기 게이트 전극 사이에 생성된 누설 전류)가 높기 때문이다. 따라서, 본 실시형태에 개시된 상기 반도체 장치는 상기 관계를 만족하는 것이 바람직하다고 말할 수 있다.
C1≥C2가 만족되는 것이 바람직하다. 이는 C1이 클 때, 상기 제 5 배선에 의해 상기 플로팅 게이트부(FG)의 전위를 제어할 때 상기 제 5 배선의 전위가 상기 플로팅 게이트부(FG)에 효율적으로 인가될 수 있고, 상기 제 5 배선에 인가된 전위들(예를 들어, 상기 판독 전위 및 비-판독 전위) 간의 차이가 감소될 수 있기 때문이다.
상기 관계가 만족될 때, 더 양호한 반도체 장치가 실현될 수 있다. R1 및 R2가 상기 트랜지스터(160)의 상기 게이트 절연층 및 상기 용량소자(164)의 상기 절연층에 의해 제어된다는 것을 주의한다. 동일한 관계가 C1 및 C2에 적용된다. 따라서, 상기 게이트 절연층의 재료, 두께, 등이 적절하게 설정되어 상기 관계가 만족되는 것이 바람직하다.
본 실시형태에 개시된 상기 반도체 장치에서, 상기 플로팅 게이트부(FG)는 플래시 메모리 등의 플로팅 게이트 트랜지스터의 플로팅 게이트와 유사한 기능을 갖지만, 본 실시형태의 상기 플로팅 게이트부(FG)는 플래시 메모리 등의 플로팅 게이트와 본질적으로 다른 특징을 갖는다. 플래시 메모리의 경우, 제어 게이트에 인가된 전압이 높기 때문에, 인접한 셀의 플로팅 게이트에 영향을 주는 전위를 방지하기 위해 셀들 간에 적절한 거리를 유지하는 것이 필요하다. 이는 상기 반도체 장치의 고 집적화를 방해하는 요인 중 하나이다. 상기 요인은 고 전계의 인가에 의해 생성된 터널링 전류와 같이 플래시 메모리의 근본적인 원리에 의한 것이다.
반대로, 본 실시형태의 상기 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작되고 터널링 전류에 의한 전하 주입 원리를 사용하지 않는다. 즉, 플래시 메모리와 달리, 전하 주입을 위한 고 전계가 필요하지 않다. 따라서, 인접한 셀의 제어 게이트로부터 고 전계의 영향을 고려할 필요가 없고, 이는 고 집적화를 용이하게 한다.
또한, 본 실시형태의 상기 반도체 장치는 고 전계가 필요하지 않고 큰 주변 회로(예를 들어, 승압 회로(승압 DC-DC 컨버터))가 필요하지 않아 플래시 메모리보다 유리하다. 예를 들어, 본 실시형태의 상기 메모리 셀에 인가된 최대 전압(상기 메모리셀의 단자들에 동시에 인가된 최대 전위와 최소 전위 간의 차이)은 5V 이하, 하나의 메모리 셀에 2단계(1비트)의 데이터가 기록되는 경우 3V 이하가 바람직하다.
상기 용량소자(164)에 포함된 상기 절연층의 비유전율(εr1)이 상기 트랜지스터(160)에 포함된 상기 절연층의 비유전율(εr2)과 다른 경우, 2·S2≥S1 (바람직하게 S2≥S1)이 만족되면서, C1≥C2를 만족하는 것이 쉽다(여기서, S1은 상기 용량소자(164)에 포함된 상기 절연층의 면적이고 S2는 상기 트랜지스터(160)의 게이트 용량을 형성하는 상기 절연층의 면적). 즉, 상기 용량소자(164)에 포함된 상기 절연층의 면적을 작게하면서 C1≥C2를 만족하는 것이 쉽다. 구체적으로, 예를 들어, 산화 하프늄과 같은 high-k 재료를 사용하여 형성된 막 또는 산화 하프늄과 같은 high-k 재료를 사용하여 형성된 막과 산화물 반도체를 사용하여 형성된 막의 적층이 상기 용량소자(164)에 포함된 상기 절연층에 사용되어, εr1이 10 이상, 바람직하게 15 이상으로 설정되고, 상기 게이트 용량을 형성하는 상기 절연층에 산화 실리콘이 사용되어 εr2가 3 내지 4로 설정될 수 있다.
이러한 구성들의 조합이 개시된 발명에 따른 상기 반도체 장치의 고 집적화를 가능하게 한다.
집적도의 향상에 부가하여, 상기 반도체 장치의 기억 용량을 증가시키기 위해 다치화(value multiplexing) 기술이 채용될 수 있다는 것을 주의한다. 예를 들어, 3레벨 이상의 데이터가 하나의 메모리셀에 기록되어, 상기 기억 용량이 2레벨 데이터가 기록된 경우와 비교하여 증가될 수 있다. 상기 다치화 기술은 예를 들어, 저전위를 인가하기 위한 전하 QL 및 고전위를 인가하기 위한 전하 QH에 부가하여, 상기 제 1 트랜지스터의 상기 게이트 전극에 상이한 전위를 인가하기 위해 전하 Q를 주는 것으로 실현될 수 있다. 그 경우, F2가 충분히 작지 않은 회로 구성이 채용될 때에도 충분한 기억 용량이 보장될 수 있다.
전자들이 다수 캐리어인 n-채널 트랜지스터가 상기 설명에서 사용되었지만, 정공들이 다수 캐리어인 p-채널 트랜지스터가 상기 n-채널 트랜지스터 대신 사용될 수 있는 것을 말할 필요도 없다는 것을 주의한다.
<응용예 1>
다음에, 도 1a1 및 도 1a2에 도시된 상기 회로가 적용되는 더 구체적인 회로 구성 및 상기 회로의 동작이 도 2, 도 3, 및 도 4를 참조하여 설명된다.
도 2는 복수의 행들마다 블록들로 분할된 복수의 메모리 셀들을 포함하는 반도체 장치의 회로도의 예이다. 본 발명의 일 실시형태의 상기 반도체 장치에서, 메모리셀(1100)은 매 k행마다(k는 2 이상의 정수) m개의 블록들(제 1 블록 내지 제 m 블록, 여기서, m은 2 이상의 정수)로 분할되고 세로 k×m(열)×가로 n(행)(n은 2 이상의 정수)의 매트릭스로 배열된 메모리셀 어레이들; k×m개의 신호선들(S); k×m개의 워드선들(WL); n개의 공통 비트선들(BL); 상기 메모리셀들에서 공통으로 사용된 공통 소스선(SL); m개의 선택선들(G); m×n개의 선택 트랜지스터들(180); 및 m×n개의 분할 비트선들(LBL)을 포함한다. 상기 공통 비트선들(BL)은 상기 블록들의 상기 선택 트랜지스터들(180)을 통해 상기 분할 비트선들(LBL)에 전기적으로 접속되고, 상기 선택선들(G)은 상기 선택 트랜지스터들(180)의 게이트 전극들에 전기적으로 접속된다는 것을 주의한다. 도 2에서, 각 블록에 동일한 종류의 복수의 배선들이 포함되는 경우, 상기 배선들은 참조 번호들로 표시된다. 또한, 다른 블록들의 상기 동일한 종류들의 배선들은 괄호 안의 참조 번호들로 표시된다.
여기서, 도 1a1에 도시된 구성이 상기 메모리셀(1100)에 적용된다. 상기 메모리셀들(1100) 각각은 제 1 트랜지스터, 제 2 트랜지스터, 및 용량소자를 포함한다. 상기 메모리셀들(1100) 각각에서, 상기 제 1 트랜지스터의 게이트 전극, 상기 제 2 트랜지스터의 드레인 전극(또는 소스 전극), 및 상기 용량소자의 한 전극은 서로 전기적으로 접속되고, 상기 공통 소스선(SL) 및 상기 제 1 트랜지스터의 소스 전극이 서로 전기적으로 접속된다. 또한, 상기 분할 비트선(LBL), 상기 제 1 트랜지스터의 드레인 전극, 및 상기 제 2 트랜지스터의 상기 소스 전극(또는 상기 드레인 전극)은 서로 전기적으로 접속된다. 상기 워드선(WL) 및 상기 용량소자의 다른 전극은 서로 전기적으로 접속된다. 상기 신호선(S) 및 상기 제 2 트랜지스터의 게이트 전극은 서로 전기적으로 접속된다. 즉, 상기 공통 소스선(SL)은 도 1a1에 도시된 구성의 상기 제 1 배선(1st Line)에 대응하고; 상기 분할 비트선(LBL)은 상기 제 2 배선(2nd Line) 및 상기 제 3 배선(3rd Line)에 대응하고; 상기 신호선(S)은 상기 제 4 배선(4th Line)에 대응하고; 상기 워드선(WL)은 상기 제 5 배선(5th Line)에 대응한다.
상기 제 2 트랜지스터의 상기 소스 전극(또는 상기 드레인 전극)이 상기 분할 비트선(LBL)에 접속될 필요는 없다는 것을 주의한다. 예를 들어, 도 13에 도시된 바와 같이, n개의 제 2 신호선들(SS)이 형성되어 상기 제 2 트랜지스터의 상기 소스 전극(또는 상기 드레인 전극)이 상기 열에서 상기 제 2 신호선(SS)에 전기적으로 접속된다.
도 2에 도시된 상기 메모리셀 어레이의 각각의 블록에서, 한 열에 배열된 k개의 메모리셀들(1100)이 상기 분할 비트선들(LBL) 중 하나에 접속된다. 또한, 한 행에 배열된 n개의 메모리셀들(1100)은 상기 워드선들(WL) 중 하나 및 상기 신호선들(S) 중 하나에 접속된다. 하나의 선택선(G)이 각 블록에 제공되고, 한 행에 배열된 n개의 선택 트랜지스터들(180)이 상기 하나의 선택선(G)에 접속된다. 여기서, 상기 분할 비트선(LBL)은 각 블록의 상기 선택 트랜지스터(180)를 통해 상기 공통 비트선(BL)에 접속된다. 즉, 한 열에 배열된 m개의 분할 비트선들(LBL)이 상기 선택 트랜지스터들(180)을 통해 상기 공통 비트선들(BL) 중 하나에 접속된다. 또한, 상기 공통 소스선(SL)은 모든 상기 메모리셀들에서 공통으로 사용되지만, 하나의 공통 소스선(SL)이 각 열 및 복수의 각 열들에 제공될 수 있다.
여기서, 상기 메모리셀 어레이의 한 블록에 포함된 상기 메모리셀들의 행들의 수는 상기 메모리셀 어레이에 포함된 상기 메모리셀들의 수 및 상기 블록들의 수에 따라 적절히 결정될 수 있다. 예를 들어, 행들의 수는 8 내지 64인 것이 바람직하다.
상기 공통 비트선(BL), 상기 공통 소스선(SL), 상기 신호선(S), 상기 워드선(WL), 및 선택선(G)은 상기 메모리셀 어레이 주변에 제공된 구동 회로들에 전기적으로 접속된다. 상기 구동 회로들은 배선들의 종류에 따라 독립적으로 제공될 수 있거나, 복수 종류의 배선들이 하나의 구동 회로에 전기적으로 접속될 수 있다.
다음에, 기록 동작 및 판독 동작이 설명된다. 도 3은 도 2에 도시된 상기 반도체 장치의 기록 동작 및 판독 동작의 타이밍도의 예이다.
제 1 블록 및 제 1 행의 상기 메모리셀(1100)에 데이터가 기록되는 경우와 상기 제 1 블록 및 상기 제 1 행의 상기 메모리셀(1100)로부터 데이터가 판독되는 경우가 설명된다. 이하의 설명에서, 상기 제 1 블록, 상기 제 1 행, 및 제 1 열의 상기 메모리셀(1100)(이하 또한 메모리셀(1,1,1)이라고 함)에 기록될 데이터는 "1"이고, 상기 제 1 블록, 상기 제 1 행, 및 제 2 열의 상기 메모리셀(1100)(이하 또한 메모리셀(1,1,2)이라고 함) 내지 상기 제 1 블록, 상기 제 1 행, 및 제 n 열의 상기 메모리셀(1100)(이하 또한 메모리셀(1,1,n)이라고 함)에 기록될 데이터는 "0"이라는 것을 주의한다.
먼저, 상기 기록이 설명된다. 전위 V3가 상기 선택선(G(1))에 인가되어 상기 제 1 블록의 상기 선택 트랜지스터들(180)이 턴온되고, 상기 공통 비트선들(BL1 내지 BLn)과 상기 분할 비트선들(LBL1(1) 내지 LBLn(1)) 간의 전기적 연속성이 확립된다. 전위 0V가 상기 선택선들(G(2) 내지 G(m))에 인가되어 상기 제 2 내지 제 m 블록들의 상기 선택 트랜지스터들(180)이 턴오프되고, 상기 공통 비트선들(BL1 내지 BLn)과 상기 분할 비트선들(LBL1(1) 내지 LBLn(1)) 이외의 상기 분할 비트선들(LBL) 간의 전기적 연속성이 확립되지 않는다.
이때, 상기 제 1 블록에서, 상기 전위 V3가 상기 제 1 행의 상기 신호선(S1(1))에 인가되어 상기 제 1 행의 상기 제 2 트랜지스터들이 턴온된다. 또한, 전위 V4(V4≤0V)가 상기 제 2 내지 제 k 행들의 상기 신호선들(S2(1) 내지 Sk(1))에 인가되어 상기 제 2 내지 제 k 행들의 상기 제 2 트랜지스터들이 턴오프된다.
그 다음, 상기 제 1 블록에서, 상기 전위 0V가 상기 제 1 행의 상기 워드선(WL1(1))에 인가되고, 전위 V5(V5≤0V)가 상기 제 2 내지 제 k 행들의 상기 워드선들(WL2(1) 내지 WLk(1))에 인가된다. 상기 제 2 내지 제 k 행들의 상기 워드선들(WL2(1) 내지 WLk(1))이 전위 V5일 때, 상기 제 2 내지 제 k 행들에서, 데이터 "0" 또는 데이터 "1"이 유지되는 상기 메모리셀들의 상기 제 1 트랜지스터들이 턴오프된다. 따라서, 상기 제 1 블록의 상기 제 2 내지 제 k 행들에서, 상기 공통 소스선(SL) 및 상기 공통 비트선들(BL1 내지 BLn)의 전위들이 서로 다르더라도 전류가 흐르지 않는다.
그 다음, 전위 V2가 상기 제 1 열의 상기 공통 비트선(BL1)에 인가되고, 상기 전위 0V가 상기 제 2 내지 제 n 열들의 상기 공통 비트선들(BL2 내지 BLn)에 인가된다. 동시에, 상기 전위 V2가 상기 공통 소스선(SL)에도 인가된다.
그 결과, 상기 전위 V2가 상기 메모리셀(1,1,1)의 플로팅 게이트부(FG)에 인가되고, 상기 전위 0V가 상기 메모리셀들((1,1,2) 내지 (1,1,n))의 플로팅 게이트부(FG)에 인가된다. 그 후, 상기 제 1 행의 상기 신호선(S1(1))의 전위는 0V로 설정되어 상기 제 1 행의 상기 제 2 트랜지스터들이 턴오프된다. 따라서, 상기 기록이 완료된다.
여기서, 상기 전위 V3은 상기 제 2 트랜지스터의 임계 전압을 상기 전위 V2에 부가함으로써 획득된 전위보다 크다는 것을 주의한다. 따라서, 데이터 기록시 상기 메모리셀(1,1,1)의 상기 플로팅 게이트부(FG)에 상기 전위 V2가 인가된다. 또한, 상기 전위 V2는 상기 제 1 트랜지스터의 임계 전압보다 높다. 따라서, 데이터 판독시의 상기 워드선(WL1(1))의 전위는 0V인 것이 바람직하다. 데이터 기록 후에, 상기 제 1 블록 및 상기 제 1 행의 상기 신호선(S1(1))의 전위가 0V이어서, 상기 제 1 행의 상기 제 2 트랜지스터들은 상기 공통 비트선(BL1)의 전위가 변경되기 전에 턴오프된다.
데이터 기록시 상기 동작 전압들은 예를 들어, V2 = 2V, V3 = 4V, V4 = -2V, 및 V5 = -4V일 수 있다는 것을 주의한다.
여기서, 선택된 블록인 상기 제 1 블록에서, 선택되지 않은 행들의 상기 워드선들(WL2(1) 내지 WLk(1))에 음의 전위(상기 전위 V5)를 인가할 필요가 있지만, 선택되지 않은 블록들인 상기 제 2 내지 제 m 블록들에서, 상기 공통 비트선들(BL)과 상기 분할 비트선들(LBL) 간의 전기적 연속성은 확립되지 않는다. 따라서, 상기 제 2 내지 제 m 블록들의 상기 분할 비트선들(LBL)을 통해 상기 비트선들(BL)과 상기 소스선들(SL) 사이에 전기적 연속성이 확립되지 않는다. 따라서, 선택되지 않은 블록들인 상기 제 2 내지 제 m 블록들에서, 상기 메모리셀들의 데이터가 유지될 수 있으면 상기 제 1 트랜지스터들이 온 또는 오프인지는 문제가 되지 않는다. 결과적으로, 선택되지 않은 블록들인 상기 제 2 내지 제 m 블록들에서, 상기 워드선들(WL)과 상기 신호선들(S)의 전위가 상기 데이터 유지 상태의 전위(예를 들어, 0V)로 유지될 수 있다. 이러한 방식으로, 상기 기록 동작에서, 선택되지 않은 블록들의 상기 워드선들(WL) 및 상기 신호선들(S)의 전위들을 변경할 필요가 없고; 따라서, 선택되지 않은 블록들의 상기 워드선들(WL) 및 상기 신호선들(S)로/로부터 전기를 저장 및 방출하기 위해 소비되는 전력이 감소될 수 있다.
즉, 각 블록의 상기 공통 비트선들(BL)이 상기 선택 트랜지스터들(180)을 통해 상기 분할 비트선들(LBL)로 분할되는 구조로 데이터 기록시 상기 반도체 장치의 소비 전력이 감소될 수 있다.
여기서, 상기 기록 동작시 상기 제 1 블록의 상기 제 2 내지 제 k 행들의 상기 신호선들(S2(1) 내지 Sk(1)) 및 상기 워드선들(WL2(1) 내지 WLk(1))에 인가된 전위가 설명된다. 상기 공통 비트선들(BL)과 상기 소스선들(SL) 사이에 정상 전류(steady-state current)가 흐르지 않도록 상기 제 2 내지 제 k 행들의 상기 워드선들(WL2(1) 내지 WLk(1))에 상기 전위 V5(V5≤0V)가 인가된다. 상기 전위 V5가 상기 제 2 내지 제 k 행들의 상기 워드선들(WL2(1) 내지 WLk(1))에 인가될 때, 상기 제 2 내지 제 k 행들에서, 데이터 "0" 또는 데이터 "1"이 유지되는 상기 메모리 셀들의 상기 제 1 트랜지스터들이 턴오프된다. 따라서, 상기 제 1 블록의 상기 제 2 내지 제 k 행들에서, 상기 공통 소스선들(SL) 및 상기 공통 비트선들(BL1 내지 BLn)의 전위가 서로 다르더라도 전류가 흐르지 않는다.
상기 제 2 내지 제 k 행들의 상기 메모리셀들의 데이터가 유지되도록 상기 제 1 블록의 상기 제 2 내지 제 k 행들의 상기 신호선들(S2(1) 내지 Sk(1))에 상기 전위 V4(V4≤0V)가 인가된다. 상기 제 2 내지 제 k 행들의 상기 워드선들(WL2(1) 내지 WLk(1))에 상기 전위 V5(V5≤0V)가 인가될 때, 상기 제 2 내지 제 k 행들의 상기 메모리셀들의 상기 플로팅 게이트부들(FG)이 음 전위를 가질 수 있다. 그러한 경우에도, 상기 제 2 내지 제 k 행들의 상기 신호선들(S2(1) 내지 Sk(1))에 상기 전위 V4(V4≤0V)가 인가될 때, 상기 제 2 내지 제 k 행들의 상기 제 2 트랜지스터들은 턴오프될 수 있다.
또한, 데이터 기록시 상기 공통 소스선들(SL)에 인가된 전위가 설명된다. 상기 전위 V2(데이터 "1"에 대응)가 상기 공통 비트선(BL)에 인가되는 경우, 상기 공통 비트선(BL) 및 상기 공통 소스선(SL)의 전위가 같은 레벨이기 때문에 정상 전류가 흐르지 않는다. 상기 공통 비트선(BL)에 0V(데이터 "0"에 대응)가 인가되는 경우, 데이터가 기록되는 상기 메모리셀의 상기 플로팅 게이트부(FG)에 0V가인가되기 때문에 상기 제 1 트랜지스터가 턴오프된다. 따라서, 상기 공통 비트선(BL)과 상기 소스선(SL) 간에 전류가 흐르지 않는다. 모든 기록된 데이터가 "0"인 경우, 상기 전위 0V가 상기 공통 소스선(SL)에 인가될 수 있다는 것을 주의한다. 상기된 바와 같이, 기록 동작에서 상기 공통 비트선(BL)으로 흐르는 전류가 감소되어, 소비 전력이 감소될 수 있다.
그 후, 판독이 설명된다. 여기서, 도 4에 도시된 판독 회로는 상기 공통 비트선들(BL1 내지 BLn)에 전기적으로 접속된다.
먼저, 상기 전위 V1이 상기 선택선(G(1))에 인가되어 상기 제 1 블록의 상기 선택 트랜지스터들(180)이 턴온되고, 상기 공통 비트선들(BL1 내지 BLn) 및 상기 분할 비트선들(LBL1(1) 내지 LBLn(1)) 사이에 전기적 연속성이 확립된다. 상기 전위 0V가 상기 선택선들(G(2) 내지 G(m))에 인가되어 상기 제 2 내지 제 m 블록들의 상기 선택 트랜지스터들(180)이 턴오프되고, 상기 분할 비트선들(LBL1(1) 내지 LBLn(1)) 이외의 상기 분할 비트선들(LBL)과 상기 공통 비트선들(BL1 내지 BLn) 사이에 전기적 연속성이 확립되지 않는다.
이때, 상기 제 1 블록에서, 상기 전위 0V가 상기 제 1 행의 상기 워드선(WL1(1))에 인가되고, 상기 제 2 내지 제 k 행들의 상기 워드선들(WL2(1) 내지 WLk(1))에 상기 전위 V5(V5≤0V)가 인가된다. 상기 워드선(WL1(1))이 전위 0V일 때, 상기 제 1 행에서, 데이터 "0"이 유지되는 상기 메모리셀들의 상기 제 1 트랜지스터들이 턴오프되고, 데이터 "1"이 유지되는 상기 메모리셀들의 상기 제 1 트랜지스터들이 턴온된다. 상기 워드선들(WL2(1) 내지 WLk(1))이 전위 V5일 때, 제 2 내지 제 k 행들에서, 데이터 "0" 또는 데이터 "1"이 유지된 상기 메모리셀들의 상기 제 1 트랜지스터들이 턴오프된다.
상기 제 1 블록에서, 상기 제 1 행의 상기 신호선(S1(1))에 상기 전위 0V가 인가되고 상기 제 2 내지 제 k 행들의 상기 신호선들(S2(1) 내지 Sk(1))에 상기 전위 V4(V4≤0V)가 인가되어 상기 제 1 블록의 모든 제 2 트랜지스터들이 턴오프된다.
여기서, 상기 제 1 블록 및 상기 제 1 행의 상기 플로팅 게이트부(FG)의 전위가 0V 또는 V2이고, 따라서, 상기 신호선(S1(1))의 전위가 0V로 설정될 때, 상기 제 1 블록 및 상기 제 1 행의 모든 제 2 트랜지스터들이 턴오프된다. 반대로, 상기 제 1 블록 및 상기 제 2 내지 제 k 행들의 상기 플로팅 게이트부들(FG)은 상기 전위 V5(V5≤0V)가 상기 워드선들(WL2(1) 내지 WLk(1))에 인가될 때 음 전위를 갖는다. 그 경우에도, 상기 제 2 내지 제 k 행들의 상기 신호선들(S2(1) 내지 Sk(1))에 상기 전위 V4(V4≤0V)가 인가될 때, 상기 제 1 블록 및 상기 제 2 내지 제 k 행들의 상기 제 2 트랜지스터들은 턴오프될 수 있다. 따라서, 상기 제 1 블록의 모든 제 2 트랜지스터들이 턴오프될 수 있다.
그 결과, 상기 메모리셀(1,1,1)의 상기 제 1 트랜지스터가 온이기 때문에 상기 공통 비트선(BL1) 및 상기 공통 소스선(SL) 간의 저항값이 낮고, 상기 메모리셀들((1,1,2) 내지 (1,1,n))의 상기 제 1 트랜지스터들이 오프이기 때문에 상기 공통 비트선들(BL2 내지 BLn) 및 상기 공통 소스선(SL) 간의 저항값이 오프된다. 상기 공통 비트선들(BL1 내지 BLn)에 전기적으로 접속된 판독 회로는 상기 공통 비트선과 상기 공통 소스선 사이의 저항값의 레벨로부터 데이터를 판독할 수 있다.
다음에, 도 4에 도시된 상기 회로가 판독 회로로 사용될 때 출력 전위들이 설명된다. 도 4에 도시된 상기 판독 회로에서, 상기 공통 비트선(BL)은 판독 인에이블 신호(RE 신호)에 의해 제어된 스위치를 통해 클록드 인버터(clocked inverter) 및 전위 V1이 인가된 배선에 다이오드-접속된 트랜지스터에 접속된다. 또한, 저전위(예를 들어, 0V)가 상기 공통 소스선(SL)에 인가된다. 상기 공통 비트선(BL1)과 상기 공통 소스선(SL) 간의 저항이 낮기 때문에, 저전위가 상기 클록드 인버터에 인가되고 출력(DO1)이 하이(high)이다. 상기 공통 비트선들(BL2 내지 BLn) 및 상기 소스선들(SL) 간의 저항이 높기 때문에, 고전위가 상기 클록드 인버터에 인가되고 출력들(DO2 내지 DOn)이 로우(low)이다.
데이터 판독시 동작 전압들이 예를 들어, V1 = 2V, V4 = -2V, 및 V5 = -4V일 수 있다는 것을 주의한다.
여기서, 데이터 기록에서와 같이, 데이터 판독시, 선택된 블록인 상기 제 1 블록에서, 선택되지 않은 행들의 상기 워드선들(WL2(1) 내지 WLk(1))에 음 전위(상기 전위 V5)를 인가할 필요가 있지만; 선택되지 않은 블록들인 상기 제 2 내지 제 m 블록들에서, 상기 공통 비트선들(BL)과 상기 분할 비트선들(LBL) 간에 전기적 연속성이 확립되지 않는다. 따라서, 상기 제 2 내지 제 m 블록들에서 상기 분할 비트선들(LBL)을 통해 상기 공통 비트선들(BL) 및 상기 소스선들(SL) 간에 전기적 연속성이 확립되지 않는다.
따라서, 상기 선택되지 않은 블록들인 상기 제 2 내지 제 m 블록들에서, 상기 메모리셀들의 데이터가 유지될 수 있다면 상기 제 1 트랜지스터들이 온 또는 오프인지는 문제가 되지 않는다. 결과적으로, 상기 선택되지 않은 블록들인 상기 제 2 내지 제 m 블록들에서, 상기 워드선들(WL) 및 상기 신호선들(S)의 전위가 상기 데이터 유지 상태의 전위(예를 들어, 0V)로 유지될 수 있다. 이러한 방법으로, 상기 판독 동작에서, 상기 선택되지 않은 블록들의 상기 워드선들(WL) 및 상기 신호선들(S)의 전위들이 변경될 필요가 없고; 따라서, 상기 선택되지 않은 블록들의 상기 워드선들(WL) 및 상기 신호선들(S)로/로부터 전기를 저장 및 방출하기 위해 소비된 전력이 감소될 수 있다.
각 블록의 상기 공통 비트선들(BL)이 상기 선택 트랜지스터들(180)을 통해 상기 분할 비트선들(LBL)로 분할되는 구조로, 상기 공통 비트선들로 흐르는 누설 전류가 감소될 수 있다. 상기 비트선들이 분할되지 않는 경우, k×m개의 메모리셀들이 상기 비트선들에 바로 접속되지만, 본 발명에 개시된 바와 같이 공통 비트선들이 분할된 구조로, m개의 선택 트랜지스터들이 상기 공통 비트선들에 접속된다. 따라서, 상기 판독 동작의 안정성이 향상될 수 있거나 상기 판독 동작이 고속으로 수행될 수 있다.
즉, 상기 선택 트랜지스터들(180)을 통해 각 블록의 상기 공통 비트선들(BL)이 상기 분할 비트선들(LBL)로 분할되는 구조로, 데이터 판독시 상기 반도체 장치의 소비 전력이 감소될 수 있다. 또한, 상기 반도체 장치의 데이터 판독 성능이 개선될 수 있다.
오프-상태 전류가 매우 낮은 산화물 반도체를 포함하는 반도체 장치가 도 2에 도시된 상기 반도체 장치로서 이용되어, 기억된 데이터가 매우 장시간 동안 유지될 수 있다. 즉, 리프레시 동작이 필요하지 않거나 상기 리프레시 동작의 빈도가 매우 감소될 수 있고, 이는 소비 전력을 충분히 저감할 수 있다. 또한, 기억된 데이터는 전력이 공급되지 않아도 장시간 동안 유지될 수 있다.
또한, 도 2에 도시된 상기 반도체 장치는 데이터 기록을 위해 고 전압을 필요로 하지 않고 소자들의 열화 문제를 갖지 않는다. 따라서, 도 2에 도시된 상기 반도체 장치는 종래의 비-휘발성 메모리의 문제인 기록 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 상기 트랜지스터의 온 및 오프에 따라 데이터가 기록되어, 고속 동작이 용이하게 실현될 수 있다. 또한, 데이터 소거 동작이 필요하지 않다는 장점이 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터가 상당히 고속으로 동작할 수 있기 때문에, 산화물 반도체 이외의 재료를 포함하는 상기 트랜지스터와 산화물 반도체를 포함하는 트랜지스터의 조합으로 반도체 장치가 상당히 고속으로 동작(예를 들어, 데이터 판독)을 수행할 수 있다. 또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터가 고속으로 동작할 필요가 있는 다양한 회로들(예를 들어, 논리 회로 또는 구동 회로)을 양호하게 실현할 수 있다.
산화물 반도체 이외의 재료를 포함하는 상기 트랜지스터 및 산화물 반도체를 포함하는 상기 트랜지스터 모두를 구비함으로써 새로운 특징을 갖는 반도체 장치가 실현될 수 있다.
또한, 도 2에 도시된 상기 반도체 장치에서, 각 블록의 상기 공통 비트선들(BL)이 상기 선택 트랜지스터들(180)을 통해 상기 분할 비트선들(LBL)로 분할된 구조로, 데이터 기록 및 데이터 판독시 상기 선택되지 않은 블록들의 상기 워드선들(WL) 및 상기 신호선들(S)의 전위가 상기 데이터 유지 상태의 전위(예를 들어, 0V)를 유지할 수 있다. 따라서, 데이터 기록 및 데이터 판독시 상기 선택되지 않은 블록들의 상기 워드선들(WL) 및 상기 신호선들(S)의 전위를 변경할 필요가 없어, 상기 반도체 장치의 소비 전력이 감소될 수 있다. 또한, 상기 반도체 장치의 데이터 판독 성능이 향상될 수 있다.
상기된 바와 같이, 본 실시형태에 기술된 구성들, 방법들, 등은 다른 실시형태들에 설명된 임의의 구성들, 방법들 등과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서, 개시된 발명의 일 실시형태의 반도체 장치의 구성 및 제작 방법이 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 내지 도 7e, 도 8a 내지 도 8c, 도 9a 내지 도 9d, 및 도 10a 내지 도 10c를 참조하여 설명된다.
<반도체 장치의 단면 구성 및 평면 구성>
도 5a 및 도 5b는 도 1a1에 도시된 회로 또는 도 2에 도시된 상기 메모리셀(1100)에 대응하는 반도체 장치의 구성의 예를 도시한다. 도 5a는 상기 반도체 장치의 단면도이고, 도 5b는 상기 반도체 장치의 평면도이다. 여기서, 도 5a는 도 5b의 선 A1-A2 및 선 B1-B2를 따라 취해진 단면도에 대응한다. 도 5b에서, 상기 반도체 장치의 일부 구성요소들(예를 들어, 배선들(154 및 158))이 복잡성을 피하기 위해 생략되었다는 것을 주의한다.
도 5a 및 도 5b에 도시된 상기 반도체 장치는 하부에 제 1 반도체 재료를 포함하는 상기 트랜지스터(160) 및 상부에 제 2 반도체 재료를 포함하는 상기 트랜지스터(162)를 포함한다. 여기서, 상기 제 1 반도체 재료 및 상기 제 2 반도체 재료는 서로 다른 것이 바람직하다. 예를 들어, 산화물 반도체 이외의 반도체 재료가 상기 제 1 반도체 재료로서 사용될 수 있고, 산화물 반도체가 상기 제 2 반도체 재료로서 사용될 수 있다. 산화물 반도체 이외의 상기 반도체 재료는 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 인듐 인, 갈륨 비소, 등일 수 있고 단결정인 것이 바람직하다. 대안적으로, 유기 반도체 재료 등이 사용될 수 있다. 이러한 반도체 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 장시간 동안 전하를 유지할 수 있다.
n-채널 트랜지스터 또는 p-채널 트랜지스터가 상기 트랜지스터(160) 및 상기 트랜지스터(162)로 사용될 수 있다. 여기서, 상기 트랜지스터들(160 및 162)이 n-채널 트랜지스터들인 경우가 설명된다. 개시된 발명의 기술적 특징은 데이터를 유지하기 위해 상기 트랜지스터(162)에 대한 산화물 반도체와 같이, 오프-상태 전류가 충분히 감소된 반도체 재료를 사용하는 것이다. 따라서, 상기 반도체 장치의 재료들, 구조들, 등과 같은 구체적인 조건들을 본원에 주어진 대로 제한할 필요는 없다.
도 5a 및 도 5b의 상기 트랜지스터(160)는 베이스 기판(100) 위의 반도체층에 제공된 채널 형성 영역(134), 상기 채널 형성 영역(134)을 개재한 불순물 영역들(132)(소스 영역 및 드레인 영역이라고도 함), 상기 채널 형성 영역(134) 위에 제공된 게이트 절연층(122a), 및 상기 채널 형성 영역(134)과 중첩하도록 상기 게이트 절연층(122a) 위에 제공된 게이트 전극(128a)을 포함한다. 소스 전극 및 드레인 전극이 도면에 명시적으로 도시되지 않은 트랜지스터가 편의를 위해 트랜지스터로서 참조될 수 있다는 것을 주의한다. 또한, 이러한 경우, 트랜지스터의 접속 설명에서, 소스 영역 및 소스 전극이 집합적으로 "소스 전극"으로 참조될 수 있고, 드레인 영역 및 드레인 전극이 집합적으로 "드레인 전극"으로 참조될 수 있다. 즉, 본 명세서에서, 상기 용어 "소스 전극"은 소스 영역을 포함할 수 있다.
또한, 상기 베이스 기판(100) 위의 상기 반도체층에 제공된 불순물 영역(126)에 도전층(128b)이 접속된다. 여기서, 상기 도전층(128b)은 상기 트랜지스터(160)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 불순물 영역(130)이 상기 불순물 영역(132)과 상기 불순물 영역(126) 사이에 제공된다. 절연층(140)이 상기 트랜지스터(160)를 덮도록 제공된다. 고집적화를 실현하기 위해, 도 5a 및 도 5b에 도시된 바와 같이 상기 트랜지스터(160)가 측벽 절연층을 갖지 않는 것이 바람직하다는 것을 주의한다. 한편, 상기 트랜지스터(160)의 특성이 우선되는 경우, 측벽 절연층이 상기 게이트 전극(128a)의 측면에 제공될 수 있고, 상기 불순물 영역(132)이 상이한 불순물 농도를 갖는 영역을 포함할 수 있다.
도 5a 및 도 5b의 상기 트랜지스터(162)는 상기 절연층(140) 등의 위에 제공된 산화물 반도체층(144), 상기 산화물 반도체층(144)에 전기적으로 접속된 소스 및 드레인 전극들(142a 및 142b), 상기 산화물 반도체층(144) 및 상기 소스 및 드레인 전극들(142a 및 142b)을 덮는 게이트 절연층(146), 및 상기 산화물 반도체층(144)과 중첩하도록 상기 게이트 절연층(146) 위에 제공된 게이트 전극(148a)을 포함한다.
여기서, 상기 산화물 반도체층(144)은 수소와 같은 불순물들을 충분히 제거함으로써 또는 산소를 충분히 공급함으로써 고순도화된 산화물 반도체층인 것이 바람직하다. 구체적으로, 상기 산화물 반도체층(144)의 수소 농도는 예를 들어, 5×1019atoms/㎤ 이하, 바람직하게, 5×1018atoms/㎤ 이하, 더 바람직하게 5×1017atoms/㎤ 이하이다. 상기 산화물 반도체층(144)의 수소 농도는 2차 이온 질량 분석법(SIMS; secondary ion mass spectroscopy)에 의해 측정된다. 수소 농도의 충분한 감소에 의해 고순도화되고 산소 결핍으로 인한 에너지 갭의 결함 준위가 산소의 충분한 공급에 의해 감소된 상기 산화물 반도체층(144)은 1×1012/㎤ 미만, 바람직하게 1×1011/㎤ 미만, 더 바람직하게 1.45×1010/㎤ 미만의 캐리어 농도를 갖는다. 예를 들어, 실온에서(25℃) 상기 오프-상태 전류(여기서, 단위 채널 폭(1㎛) 당 전류)는 100zA(1zA(젭토암페어)는 1×10-21A) 이하, 바람직하게 10zA 이하이다. 이러한 방식으로, 진성(i-형) 또는 실질적으로 진성 산화물 반도체로 된 산화물 반도체를 사용하여, 매우 우수한 오프-상태 전류 특성을 갖는 상기 트랜지스터(162)가 획득될 수 있다.
미세화로 인해 소자들 간에 생성된 누설 전류를 저감하기 위해 도 5a 및 도 5b의 상기 트랜지스터(162)에 섬 형상으로 가공된 상기 산화물 반도체층(144)이 사용되지만, 상기 산화물 반도체층(144)이 반드시 섬 형상으로 가공될 필요는 없다. 상기 산화물 반도체층(144)이 섬 형상으로 가공되지 않는 경우, 가공시 에칭으로 인한 상기 산화물 반도체층(144)의 오염이 방지될 수 있다.
도 5a 및 도 5b에 도시된 상기 트랜지스터(162)는 상기 게이트 전극(148a)이 상기 소스 및 드레인 전극들(142a 및 142b)과 중첩하는 구조를 갖지만, 개시된 발명의 일 실시형태는 이 구조로 제한되지 않는다. 예를 들어, 상기 게이트 전극(148a) 또는 상기 소스 및 드레인 전극들(142a 및 142b)과도 중첩하지 않는 영역(이하, 오프셋 영역이라고 함)이 상기 산화물 반도체층(144)에 제공될 수 있다. 상기 오프셋 영역은 상기 트랜지스터가 구동될 때 저항 영역으로 기능한다. 따라서, 상기 산화물 반도체층(144)에 오프셋 영역을 구비하여 상기 트랜지스터(162)의 상기 오프-상태 전류를 저감할 수 있다.
도 5a 및 도 5b의 상기 용량소자(164)는 상기 소스 또는 드레인 전극(142a), 상기 게이트 절연층(146), 및 도전층(148b)을 포함한다. 즉, 상기 소스 또는 드레인 전극(142a)은 상기 용량소자(164)의 한 전극으로 기능할 수 있고, 상기 도전층(148b)은 상기 용량소자(164)의 다른 전극으로 기능할 수 있다. 이러한 구조로, 용량이 충분히 확보될 수 있다. 또한, 상기 산화물 반도체층(144) 및 상기 게이트 절연층(146)이 적층된 경우 상기 소스 또는 드레인 전극(142a)과 상기 도전층(148b) 간의 절연이 충분히 확보될 수 있다.
상기 트랜지스터(162) 및 상기 용량소자(164)에서, 상기 소스 및 드레인 전극들(142a 및 142b)의 단부는 테이퍼되는 것이 바람직하다는 것을 주의한다. 상기 소스 및 드레인 전극들(142a 및 142b)의 단부가 테이퍼되어, 상기 게이트 절연층(146)의 피복성이 향상될 수 있고 단절이 방지될 수 있다. 그 경우, 테이퍼 각은 예를 들어, 30 내지 60°인 것이 바람직하다. 상기 테이퍼 각은 테이퍼 형상을 갖는 층(예를 들어, 소스 또는 드레인 전극(142a))을 단면에 수직인 방향(상기 베이스 기판(100)의 표면에 수직인 평면)에서 볼 때, 상기 층의 측면과 저면에 의해 형성된 경사각이다.
본 실시형태에서, 상기 트랜지스터(162) 및 상기 용량소자(164)는 상기 트랜지스터(160)와 적어도 부분적으로 중첩하도록 제공된다. 이러한 평면 레이아웃으로, 상기 반도체 장치가 고집적화될 수 있다.
절연층(150)이 상기 트랜지스터(162) 및 상기 용량소자(164) 위에 제공된다. 상기 배선(154)은 상기 게이트 절연층(146)과 상기 절연층(150)에 형성된 개구에 제공된다. 상기 배선(154)은 하나의 메모리셀을 다른 메모리셀에 접속하고 도 2에 도시된 상기 반도체 장치의 상기 분할 비트선(LBL)으로서 기능한다. 상기 배선(154)은 상기 소스 또는 드레인 전극(142b) 및 상기 도전층(128b)을 통해 상기 불순물 영역(126)에 접속된다. 따라서, 상기 배선들의 수는 상기 트랜지스터(160)의 상기 소스 영역 또는 상기 드레인 영역 및 상기 트랜지스터(162)의 상기 소스 전극 또는 상기 드레인 전극(142b)이 상이한 배선들에 접속된 경우와 비교하여 감소될 수 있다. 따라서, 상기 반도체 장치의 집적도가 향상될 수 있다.
상기 도전층(128b)을 설치하여, 상기 불순물 영역(126) 및 상기 소스 또는 드레인 전극(142b)이 서로 접속된 위치 및 상기 소스 또는 드레인 전극(142b) 및 상기 배선(154)이 서로 접속된 위치가 서로 중첩할 수 있다. 이러한 평면 레이아웃으로, 접촉 영역들로 인한 소자 면적의 증가가 방지될 수 있다. 즉, 상기 반도체 장치의 집적도가 향상될 수 있다.
절연층(156)이 상기 배선(154) 위에 제공된다. 상기 배선(158)이 상기 절연층(156) 위에 제공되어 상기 배선(154)과 중첩한다. 상기 배선(158)은 한 메모리셀을 다른 메모리셀에 접속하고 도 2에 도시된 상기 반도체 장치의 상기 공통 비트선(BL)으로 기능한다. 상기 배선(158)이 제공되어 상기 배선(154)과 중첩하여, 상기 배선(158)의 면적의 증가가 억제될 수 있다. 따라서, 도 2에 도시된 상기 반도체 장치는 상기 반도체 장치의 집적도를 저감시키지 않고 제작될 수 있다. 이러한 평면 레이아웃으로, 상기 메모리셀의 면적은 최소 가공 크기를 F로 가정하면, 예를 들어 8 내지 20F2일 수 있다.
다음에, 도 2에 도시된 상기 선택 트랜지스터(180)에 대응하고 도 5a 및 도 5b에 도시된 상기 반도체 장치와 동일한 기판 위에 형성된 반도체 장치의 구성예가 도 6a 및 도 6b를 참조하여 설명된다. 여기서, 도 6a 및 도 6b의 선 C1 근처의 구성요소들은 도 5a 및 도 5b의 선 B2 근처의 구성요소들과 동일하다. 도 6a 및 도 6b에서, 상기 도 5a 및 도 5b의 부분들과 유사한 부분들은 동일한 참조 번호로 표시되고, 이러한 부분들의 설명은 반복되지 않는다.
도 6a는 상기 반도체 장치의 단면도이고, 도 6b는 상기 반도체 장치의 평면도이다. 여기서, 도 6a는 도 6b의 선 C1-C2를 따라 취해진 단면에 대응한다. 도 6b에서, 상기 반도체 장치의 일부 구성요소들(예를 들어, 상기 불순물 영역들(130 및 132))은 복잡성을 피하기 위해 생략된다.
도 6a 및 도 6b에 도시된 상기 반도체 장치는 하부에 상기 제 1 반도체 재료를 포함하는 상기 선택 트랜지스터(180)를 포함한다. 이러한 방식으로 상기 선택 트랜지스터(180)에 대해 상기 제 1 반도체 재료를 사용함으로써, 상기 선택 트랜지스터(180)가 용이하게 고속으로 동작할 수 있다. 따라서, 상기 실시형태에 설명된 상기 반도체 장치의 데이터 기록 및 데이터 판독은 고속으로 수행될 수 있다.
n-채널 트랜지스터 또는 p-채널 트랜지스터가 상기 선택 트랜지스터(180)로 사용될 수 있다. 여기서, 상기 선택 트랜지스터(180)가 n-채널 트랜지스터인 경우가 설명된다. 상기 트랜지스터(160) 및 상기 트랜지스터(162)에서와 같이, 상기 반도체 장치의 재료들, 구조들, 등과 같은 구체적인 조건들이 본원에 주어진 대로 제한될 필요는 없다.
도 6a 및 도 6b의 상기 선택 트랜지스터(180)는 상기 베이스 기판(100) 위의 상기 반도체층에 제공된 채널 형성 영역(184), 상기 채널 형성 영역(184)을 개재하여 제공된 불순물 영역들(132)(또한 상기 소스 영역 및 상기 드레인 영역이라고 함), 상기 채널 형성 영역(184) 위에 제공된 상기 게이트 절연층(122a), 및 상기 채널 형성 영역(184)과 중첩하도록 상기 게이트 절연층(122a) 위에 제공된 게이트 전극(128c)을 포함하는 도 5a 및 도 5b의 상기 트랜지스터(160)의 구조와 유사한 구조를 갖는다. 또한, 도 6a 및 도 6b에 도시된 상기 선택 트랜지스터(180)에서 상기 게이트 전극(128c)을 덮도록 상기 게이트 전극(128c) 위에 도전층(142c)이 제공된다. 상기 도전층(142c)은 반드시 제공될 필요는 없다는 것을 주의한다.
또한, 도전층(128d)이 상기 베이스 기판(100) 위의 상기 반도체층에 제공된 불순물 영역(188)에 접속된다. 여기서, 상기 도전층(128d)은 상기 선택 트랜지스터(180)의 소스 전극 또는 드레인 전극으로 기능한다. 또한, 상기 불순물 영역(130)이 상기 불순물 영역(132) 및 상기 불순물 영역(188) 사이에 제공된다. 상기 불순물 영역(130)은 또한 상기 불순물 영역(132)과 상기 불순물 영역(126) 사이에 제공된다. 따라서, 상기 불순물 영역(126) 및 상기 불순물 영역(188)이 상기 선택 트랜지스터(180)를 통해 서로 전기적으로 접속된다.
도전층(142d)이 상기 도전층(128d) 위에 제공되어 상기 도전층(128d)을 덮는다. 상기 절연층(156) 위의 상기 배선(158)은 상기 게이트 절연층(146), 상기 절연층(150), 및 상기 절연층(156)에 형성된 개구를 통해 상기 도전층(142d)에 접속된다. 상기 배선(158)은 상기 도전층(142d) 및 상기 도전층(128d)을 개재하여 상기 불순물 영역(188)에 접속된다. 따라서, 상기 선택 트랜지스터(180)의 소스 영역 또는 드레인 영역이 상기 배선(158)에 전기적으로 접속된다. 상기 배선(158)은 상기 선택 트랜지스터(180)를 통해 상기 배선(154)에 전기적으로 접속된다. 상기 도전층(142d)이 반드시 제공될 필요는 없다는 것을 주의한다.
<반도체 장치 제작 방법>
다음에, 상기 반도체 장치의 제작 방법의 예가 설명된다. 먼저, 하부의 상기 트랜지스터(160)를 형성하는 방법이 도 7a 내지 도 7d 및 도 8a 내지 도 8c를 참조하여 이하에 설명된다. 그 다음, 상기 상부의 상기 트랜지스터(162) 및 상기 용량소자(164)를 형성하는 방법이 도 9a 내지 도 9d 및 도 10a 내지 도 10c를 참조하여 설명된다.
<하부의 트랜지스터 형성 방법>
상기 하부의 상기 트랜지스터(160)의 형성 방법은 도 7a 내지 도 7d 및 도 8a 내지 도 8c를 참조하여 설명된다.
먼저, 반도체 재료를 포함하는 기판이 준비된다. 반도체 재료를 포함하는 상기 기판으로서, 실리콘, 탄화 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판; 등이 사용될 수 있다. 상기 반도체 장치의 판독 동작의 속도가 향상될 수 있기 때문에 반도체 재료를 포함하는 기판으로서 실리콘 등의 단결정 반도체 기판이 사용되는 것이 바람직하다.
여기서, 반도체 재료를 포함하는 상기 기판으로서 절연층(102) 및 절연층(112)을 개재하여 상기 베이스 기판(100) 위에 반도체층이 제공된 SOI 기판이 설명된다. 일반적으로 상기 용어 "SOI 기판"은 절연 표면 상에 실리콘 반도체층이 제공된 기판을 의미하지만, 본 명세서 등에서 상기 용어 "SOI 기판"은 절연 표면 상에 실리콘 이외의 재료를 포함하는 반도체층이 제공된 기판을 포함한다. 즉, 상기 "SOI 기판"에 포함된 반도체층은 실리콘 반도체층으로 제한되지 않는다. 또한, 상기 SOI 기판은 유리 기판과 같은 절연 기판 위에 절연층을 개재하여 반도체층이 제공된 구조를 갖는 기판일 수 있다.
상기 베이스 기판(100)으로서, 절연체를 포함하는 기판이 사용될 수 있다. 상기 베이스 기판(100)의 구체적인 예들은 다음과 같다: 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 및 바륨보로실리케이트 유리 기판과 같은 전자 산업에 이용되는 다양한 유리 기판들; 석영 기판; 세라믹 기판; 및 사파이어 기판. 대안적으로, 주성분으로서 질화 실리콘 및 질화 알루미늄을 포함하고 열팽창 계수가 실리콘에 가까운 세라믹 기판이 사용될 수 있다.
대안적으로, 단결정 실리콘 기판 또는 단결정 게르마늄 기판과 같은 반도체 기판이 상기 베이스 기판(100)으로서 사용될 수 있다. 여기서, 반도체 기판으로서, 태양전지급 실리콘(SOG-Si) 기판 등이 사용될 수 있다. 대안적으로, 다결정 반도체 기판이 사용될 수 있다. SOG-Si 기판, 다결정 반도체 기판 등이 사용되는 경우, 단결정 실리콘 기판 등이 사용되는 경우와 비교하여 제작 비용이 저감될 수 있다.
본 실시형태에서, 상기 베이스 기판(100)으로서 유리 기판이 사용되는 경우가 설명된다. 대형이고 저렴한 유리 기판이 상기 베이스 기판(100)으로서 사용될 때, 비용이 저감될 수 있다.
상기 절연층(102)은 예를 들어, 질화 실리콘(SiNx)막 또는 질화산화 실리콘(SiNxOy, x>y)막과 같은 질소 함유 절연막을 포함하는 단층 구조 또는 적층 구조로 형성될 수 있다. 상기 절연층(102)은 CVD, 스퍼터링 등으로 형성될 수 있다.
상기 절연층(112)은 예를 들어, 산화 실리콘(SiOx)막 또는 산화질화 실리콘(SiOxNy)막을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 상기 절연층(112)은 CVD, 스퍼터링, 가열 처리(예를 들어, 열산화 처리 또는 열질화 처리) 등으로 형성될 수 있다.
상기 반도체층은 섬형상으로 패터닝되어 반도체층(120)이 형성된다(도 7a 참조). 이 단계 전후에, n-형 도전형을 부여하는 불순물 원소 또는 p-형 도전형을 부여하는 불순물 원소가 상기 트랜지스터의 임계 전압을 제어하도록 상기 반도체층에 첨가될 수 있다는 것을 주의한다. 상기 반도체로서 실리콘이 사용되는 경우, 인, 비소, 등이 n-형 도전형을 부여하는 불순물 원소로서 사용될 수 있다. 붕소, 알루미늄, 갈륨, 등이 p-형 도전형을 부여하는 불순물 원소로서 사용될 수 있다.
다음에, 절연층(122)이 형성되어 상기 반도체층(120)을 덮는다(도 7b 참조). 상기 절연층(122)은 나중에 게이트 절연층이 된다. 상기 절연층(122)은 예를 들어, 상기 반도체층(120)의 표면 상에 가열 처리를 수행함으로써(예를 들어, 열산화 처리 또는 열질화 처리) 형성될 수 있다. 가열 처리 대신, 고밀도 플라즈마 처리가 채용될 수 있다. 상기 고밀도 플라즈마 처리는 예를 들어, He, Ar, Kr, 또는 Xe와 같은 희가스와, 산소, 산화 질소, 암모니아, 질소, 또는 수소 중 어느 것의 혼합 가스를 사용하여 수행될 수 있다. 상기 절연층이 CVD, 스퍼터링 등으로 형성될 수 있다는 것은 말할 필요도 없다. 상기 절연층(122)은 CVD, 스퍼터링 등에 의해 형성된, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등 중 어느 것을 포함하는 막을 사용하여 단층 구조 또는 적층 구조를 갖는 것이 바람직하다. 상기 절연층(122)의 두께는 예를 들어, 1 내지 100nm, 바람직하게 10 내지 50nm일 수 있다. 여기서, 산화 실리콘을 함유하는 단층 절연층이 PECVD(plasma-enhanced CVD)에 의해 형성된다.
다음에, 마스크(124)가 상기 절연층(122) 위에 형성되고 일 도전형을 부여하는 불순물 원소가 상기 반도체층(120)에 첨가되어, 상기 불순물 영역(126)이 형성된다(도 7c 참조). p-채널 트랜지스터가 형성되기 때문에 본원에서는 p-형 도전형을 부여하는 불순물 원소가 첨가되는 예만 설명되지만, n-채널 트랜지스터가 형성되는 경우, n-형 도전형을 부여하는 불순물 원소가 첨가된다. 상기 마스크(124)는 상기 불순물 원소가 첨가된 후 제거된다는 것을 주의한다. 상기 불순물 영역(188)이 상기 불순물 영역(126)을 형성하는 방법과 유사한 방법에 의해 형성될 수 있어서, 도 6a에 도시된 상기 불순물 영역(188)이 동시에 형성될 수 있다.
다음에, 상기 절연층(122) 위에 마스크가 형성되고 상기 불순물 영역(126)과 중첩하는 상기 절연층(122)의 영역이 부분적으로 제거되어, 상기 게이트 절연층(122a)이 형성된다(도 7d 참조). 상기 절연층(122)의 일부는 웨트 에칭 또는 드라이 에칭과 같은 에칭에 의해 제거될 수 있다.
다음에, 게이트 전극(게이트 전극과 동일한 층을 사용하여 형성된 배선을 포함)을 형성하기 위해 사용된 도전층이 상기 게이트 절연층(122a) 위에 형성되고 가공되어, 상기 게이트 전극(128a) 및 상기 도전층(128b)이 형성된다(도 7e 참조).
게이트 전극(128a) 및 상기 도전층(128b)에 사용된 상기 도전층이 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. 대안적으로, 도전성 재료를 포함하는 층이 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수 있다. 도전성 재료를 포함하는 층을 형성하는 방법에는 특별한 제한이 없고, 진공 증착, CVD, 스퍼터링, 또는 스핀 코팅과 같은 다양한 증착 방법들이 채용될 수 있다. 상기 도전층은 레지스트 마스크를 사용한 에칭에 의해 가공될 수 있다. 상기 게이트 전극(128c) 및 상기 도전층(128d)이 상기 게이트 전극(128a) 및 상기 도전층(128b)을 형성하는 방법과 유사한 방법에 의해 형성될 수 있어서, 상기 도 6a에 도시된 상기 게이트 전극(128c) 및 상기 도전층(128d)이 동시에 형성될 수 있다.
다음에, 일 도전형을 부여하는 불순물 원소가 상기 게이트 전극(128a) 및 상기 도전층(128b)을 마스크로 하여 상기 반도체층에 첨가되어, 상기 채널 형성 영역들(134), 상기 불순물 영역들(132), 및 상기 불순물 영역(130)이 형성된다(도 8a 참조). p-채널 트랜지스터가 형성되기 때문에 붕소(B) 또는 알루미늄(Al)과 같은 불순물 원소가 첨가되지만, n-채널 트랜지스터가 형성되는 경우, 인(P) 또는 비소(As)와 같은 불순물 원소가 첨가된다. 여기서, 첨가될 불순물 원소의 농도는 적절히 설정될 수 있다. 또한, 상기 불순물 원소가 첨가된 후, 활성화를 위한 가열 처리가 수행된다. 여기서, 상기 불순물 영역의 상기 불순물 원소의 농도는 상기 불순물 영역(126), 상기 불순물 영역(132), 및 상기 불순물 영역(130)의 순서로 증가된다. 상기 채널 형성 영역(184)은 상기 채널 형성 영역(134)을 형성하는 방법과 유사한 방법으로 형성될 수 있어서, 도 6a에 도시된 상기 채널 형성 영역(184)이 동시에 형성될 수 있다.
다음에, 상기 절연층(140)이 형성되어 상기 게이트 절연층(122a), 상기 게이트 전극(128a), 및 상기 도전층(128b)을 덮는다(도 8b 참조).
상기 절연층(140)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 또는 산화 알루미늄과 같은 무기 절연 재료를 사용하여 형성될 수 있다. 특히, 상기 절연층(140)은 전극들 또는 배선들의 중첩으로 인해 용량이 상당히 감소되기 때문에 저 유전율(low-k) 재료를 사용하여 형성되는 것이 바람직하다. 이러한 재료를 사용하여 형성된 다공성 절연층이 상기 절연층(140)으로서 사용될 수 있다는 것을 주의한다. 상기 다공성 절연층이 조밀한 절연층보다 낮은 유전율을 갖기 때문에, 전극들 또는 배선들로 인한 용량이 더 감소될 수 있다. 대안적으로, 상기 절연층(140)은 폴리이미드 또는 아크릴과 같은 유기 절연 재료를 사용하여 형성될 수 있다. 본 실시형태에서, 상기 절연층(140)으로서 산화질화 실리콘, 질화산화 실리콘, 및 산화 실리콘이 순서대로 적층된 절연층이 사용되는 경우가 설명된다. 본 실시형태에서 3층의 적층 구조가 상기 절연층(140)에 사용되지만, 개시된 발명의 일 실시형태는 이러한 구조에 제한되지 않는다는 것을 주의한다. 단층 구조, 이층의 적층 구조, 또는 4층 이상의 적층 구조가 사용될 수 있다.
다음에, 상기 절연층(140)이 CMP(chemical mechanical polishing) 또는 에칭되어, 상기 절연층(140)이 평탄화되고 상기 게이트 전극(128a) 및 상기 도전층(128b)의 상면이 노출된다(도 8c 참조). 본 실시형태에 설명된 바와 같이, 상기 절연층(140)으로서 산화질화 실리콘, 질화산화 실리콘, 및 산화 실리콘이 순서대로 적층된 절연층이 사용되는 경우, 에칭 스토퍼로 기능하는 질화산화 실리콘이 노출될 때까지 CMP가 수행되고, 그 후, 상기 게이트 전극(128a) 및 상기 도전층(128b)이 부분적으로 노출될 때까지 에칭이 수행된다. 상기 에칭으로 드라이 에칭이 수행되는 것이 바람직하지만, 웨트 에칭이 수행될 수 있다. 상기 게이트 전극(128a) 및 상기 도전층(128b)의 일부를 노출하는 단계에서, 나중에 형성되는 상기 트랜지스터(162)의 특성을 향상시키기 위해, 상기 절연층(140)의 표면이 가능한 평탄화되는 것이 바람직하다.
상기 단계들을 통해, 하부의 상기 트랜지스터(160)가 형성될 수 있다(도 8c 참조).
상기 단계들 전후에, 전극, 배선, 반도체층, 절연층, 등을 형성하는 단계가 또한 수행될 수 있다는 것을 주의한다. 예를 들어, 배선 구조로서 절연층 및 도전층이 적층된 다층 배선 구조가 채용되어, 고집적된 반도체 장치가 실현될 수 있다.
<상부의 트랜지스터 형성 방법>
다음에, 상부의 상기 트랜지스터(162)를 형성하는 방법이 도 9a 내지 도 9d 및 도 10a 내지 도 10c를 참조하여 설명된다.
먼저, 상기 게이트 전극(128a), 상기 도전층(128b), 상기 절연층(140), 등 위에 산화물 반도체층이 형성되고 가공되어, 상기 산화물 반도체층(144)이 형성된다(도 9a 참조). 상기 산화물 반도체층이 형성되기 전에 하지로 기능하는 절연층이 상기 절연층(140) 위에 형성될 수 있다는 것을 주의한다. 상기 절연층은 스퍼터링과 같은 PVD, PECVD와 같은 CVD 등에 의해 형성될 수 있다.
상기 산화물 반도체층으로 사용된 재료로서, In-Sn-Ga-Zn-O-계 재료와 같은 4원계 금속 산화물; In-Ga-Zn-O-계 재료, In-Sn-Zn-O-계 재료, In-Al-Zn-O-계 재료, Sn-Ga-Zn-O-계 재료, Al-Ga-Zn-O-계 재료, 또는 Sn-Al-Zn-O-계 재료와 같은 3원계 금속 산화물; In-Zn-O-계 재료, Sn-Zn-O-계 재료, Al-Zn-O-계 재료, Zn-Mg-O-계 재료, Sn-Mg-O-계 재료, In-Mg-O-계 재료, 또는 In-Ga-O-계 재료와 같은 2원계 금속 산화물; In-O-계 재료, Sn-O-계 재료, 또는 Zn-O-계 재료와 같은 1원계 금속 산화물 등이 사용될 수 있다. 또한, 상기 재료들은 SiO2를 함유할 수 있다. 여기서, 예를 들면, In-Ga-Zn-O-계 재료는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유하는 산화물막을 의미하고, 그 조성비에는 특별한 제한이 없다. 또한, 상기 In-Ga-Zn-O-계 산화물 반도체는 In, Ga, 및 Zn 이외의 원소를 함유할 수 있다.
상기 산화물 반도체층은 InMO3(ZnO)m(m>0)의 화학식으로 표현된 재료를 사용하여 형성된 박막일 수 있다. 여기서, M은 Ga, Al, Mn, 또는 Co로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co, 등일 수 있다.
상기 산화물 반도체층의 두께는 3 내지 30nm인 것이 바람직하다. 이는 상기 트랜지스터가 상기 산화물 반도체층이 너무 두꺼울 때(예를 들어, 두께가 50nm 이상) 노멀리 온될 수 있기 때문이다.
상기 산화물 반도체층은 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 상기 산화물 반도체층에 용이하게 혼입되지 않는 방법으로 형성되는 것이 바람직하다. 예를 들어, 상기 산화물 반도체층은 스퍼터링 등에 의해 형성될 수 있다.
본 실시형태에서, 상기 산화물 반도체층은 In-Ga-Zn-O-계 산화물 반도체 성막 타겟을 사용하여 스퍼터링에 의해 형성된다.
In-Ga-Zn-O-계 재료가 상기 산화물 반도체로 사용될 때, 예를 들어, In2O3:Ga2O3:ZnO = 1:1:1(몰수비)의 조성비를 갖는 산화물 반도체 성막 타겟이 타겟으로서 사용될 수 있다. 상기 타겟의 재료 및 조성에 제한 없이, 예를 들어, In2O3:Ga2O3:ZnO = 1:1:2(몰수비)의 조성비를 갖는 산화물 반도체 성막 타겟이 사용될 수 있다.
In-Zn-O-계 재료가 상기 산화물 반도체로서 사용될 수 있다. In-Zn-O-계 재료가 상기 산화물 반도체로 사용되는 경우, 사용된 타겟의 조성비는 원자수비로 In:Zn = 50:1 내지 1:2 (In2O3:ZnO = 25:1 내지 1:4(몰수비)), 바람직하게 원자수비로 In:Zn = 20:1 내지 1:1(In2O3:ZnO = 10:1 내지 1:2(몰수비)), 더 바람직하게 원자수비로 In:Zn = 15:1 내지 1.5:1(In2O3:ZnO = 15:2 내지 3:4(몰수비)). 예를 들어, In-Zn-O-계 산화물 반도체의 형성을 위해 사용된 타겟이 원자수비로 In:Zn:O =X:Y:Z의 조성비를 가지면, Z>1.5X + Y.
In-Sn-Zn-O-계 재료가 ITZO로 참조될 수 있다. In-Sn-Zn-O-계 재료가 상기 산화물 반도체로 사용되는 경우, 원자수비로 In:Sn:Zn = 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35의 조성비를 갖는 산화물 타겟이 사용된다.
상기 산화물 반도체 성막 타겟의 충전율은 90 내지 100%, 바람직하게 95 내지 99.9%이다. 고 충전율의 산화물 반도체 성막 타겟을 사용하여, 조밀한 산화물 반도체층이 성막될 수 있다.
성막을 위한 분위기는 희가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소를 함유하는 혼합 분위기일 수 있다. 수소, 물, 수산기, 수소화물 등이 상기 산화물 반도체층으로 침입하는 것을 방지하도록 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 제거된 고순도 가스를 사용한 분위기를 채용하는 것이 바람직하다.
예를 들어, 상기 산화물 반도체층은 다음과 같이 형성될 수 있다.
먼저, 감압 하에서 유지된 성막실에 상기 기판이 유지되고, 가열되어 상기 기판 온도는 200℃ 이상 500℃ 이하, 바람직하게 300℃ 이상 500℃ 이하, 더 바람직하게 350℃ 이상 450℃ 이하이다.
그 후, 상기 성막실에 남아 있는 수분을 제거하면서 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 충분히 제거된 고순도 가스가 도입되고, 상기 타겟을 사용하여 상기 기판 위에 상기 산화물 반도체층이 형성된다. 상기 성막실에 남아있는 수분을 제거하기 위해, 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프와 같은 진공 흡착 펌프가 사용되는 것이 바람직하다. 콜드 트랩이 부가된 터보 펌프가 배기 수단으로서 사용될 수 있다. 예를 들어, 크라이오 펌프로 배기된 상기 성막실에서, 수소, 물, 수산기, 또는 수소화물(바람직하게 탄소 원자를 함유하는 화합물) 등과 같은 불순물이 제거된다. 따라서, 상기 성막실에서 성막된 상기 산화물 반도체층에 함유된 수소, 물, 수산기, 또는 수소화물과 같은 불순물의 농도는 저감될 수 있다.
성막 동안 상기 기판 온도가 낮은 경우(예를 들어, 100℃ 이하), 수소 원자를 포함하는 물질이 상기 산화물 반도체로 혼입될 수 있어서, 상기 기판이 상기 온도 범위로 가열되는 것이 바람직하다. 상기 온도로 가열된 상기 기판으로 상기 산화물 반도체층이 성막될 때, 상기 기판 온도가 상승하여, 가열에 의해 수소 결합이 절단되고 산화물 반도체층으로 혼입되기 어렵다. 따라서, 상기 산화물 반도체층이 상기 온도로 가열된 상기 기판으로 성막되어 상기 산화물 반도체층에 함유된 수소, 물, 수산기, 또는 수소화물과 같은 불순물의 농도가 충분히 저감될 수 있다. 또한, 스퍼터링으로 인한 상기 산화물 반도체층에 대한 대미지가 감소될 수 있다.
성막 조건의 예는 다음과 같다: 상기 기판과 상기 타겟 간의 거리는 60㎜, 압력은 0.4 Pa, DC 전력은 0.5 kW, 기판 온도는 400℃, 성막 분위기는 산소 분위기(산소 유량비 100%). 성막시 발생된 분상 물질(또한 파티클 또는 먼지라고도 함)이 감소될 수 있고 막 두께 변동이 감소될 수 있기 때문에 펄스 DC 전원이 바람직하다는 것을 주의한다.
상기 산화물 반도체층이 스퍼터링에 의해 성막되기 전에, 상기 산화물 반도체층이 형성된 표면에 부착된 분상 물질(또한 파티클 또는 먼지라고도 함)이 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거되는 것이 바람직하다는 것을 주의한다. 상기 역 스퍼터링은 전압이 기판에 인가되고 플라즈마가 상기 기판 주변에 생성되어 상기 기판 측 표면이 개질되는 방법이다. 아르곤 대신질소, 헬륨, 또는 산소와 같은 가스가 사용될 수 있다는 것을 주의한다.
상기 산화물 반도체층 위에 원하는 형상으로 마스크가 형성된 후 상기 산화물 반도체층이 에칭에 의해 가공될 수 있다. 상기 마스크는 포토리소그래피와 같은 방법으로 형성될 수 있다. 대안적으로, 상기 마스크는 잉크젯법과 같은 방법으로 형성될 수 있다. 상기 산화물 반도체층의 에칭은 드라이 에칭 또는 웨트 에칭일 수 있다는 것을 주의한다. 드라이 에칭 및 웨트 에칭이 조합되어 채용될 수 있다는 것은 말할 필요도 없다.
그 후, 가열 처리(제 1 가열 처리)가 상기 산화물 반도체층(144)에 수행될 수 있다. 상기 가열 처리에 의해, 상기 산화물 반도체층(144)의 수소 원자를 포함하는 물질들이 제거되어, 상기 산화물 반도체층(144)의 구조가 개선되고 상기 에너지 갭의 결함 준위가 감소될 수 있다. 상기 가열 처리는 250 내지 700℃, 바람직하게 450 내지 600℃로 불활성 가스 분위기 하에서 수행되는 것이 바람직하다. 상기 가열 처리 온도는 상기 기판의 변형점 미만인 것이 바람직하다는 것을 주의한다. 상기 불활성 가스 분위기는 주성분으로서 질소 또는 희가스(예를 들어, 헬륨, 네온, 또는 아르곤)를 함유하고 물, 수소, 등을 함유하지 않는 분위기가 바람직하다. 예를 들어, 가열 처리 장치에 도입된 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게 7N(99.99999%) 이상(즉, 상기 불순물 농도는 1ppm 이하, 바람직하게 0.1ppm 이하)으로 한다.
상기 가열 처리는 예를 들어, 저항 발열체 등이 사용된 전기 노에 피처리물을 도입하여, 질소 분위기에서 450℃로 1시간 동안 수행될 수 있다. 상기 산화물 반도체층(144)은 상기 가열 처리 동안 대기에 노출되지 않아 물 또는 수소의 혼입이 방지된다.
상기 가열 처리에 의해 불순물들이 저감되어 진성(i-형) 또는 실질적으로 진성 산화물 반도체층이 형성된다. 따라서, 매우 우수한 특성들을 갖는 트랜지스터가 실현될 수 있다.
상기 가열 처리는 수소, 물, 등을 제거하는 유리한 효과 때문에 탈수화 처리, 탈수소화 처리라고 할 수 있다. 상기 가열 처리는 예를 들어, 상기 산화물 반도체층이 섬 형상으로 가공되기 전, 상기 게이트 절연막이 형성된 후, 등에 수행될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 1회 이상 수행될 수 있다.
다음에, 소스 전극 및 드레인 전극이 되는 도전층(상기 소스 전극 및 드레인 전극과 동일한 층을 사용하여 형성된 배선을 포함)이 상기 산화물 반도체층(144) 등에 형성되고 가공되어, 상기 소스 및 드레인 전극들(142a 및 142b)이 형성된다(도 9b 참조).
상기 도전층은 PVD 또는 CVD에 의해 형성될 수 있다. 상기 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 이들 원소들 중 임의의 것을 성분으로 함유하는 합금; 등이 사용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 및 스칸듐 중 하나 또는 임의의 이들 원소들의 조합을 포함하는 재료가 사용될 수 있다.
상기 도전층은 단층 구조 또는 2층 이상의 층들의 적층 구조를 가질 수 있다. 예를 들어, 상기 도전층은 티타늄막 또는 질화 티타늄막의 단층 구조, 실리콘을 함유하는 알루미늄막의 단층 구조, 티타늄막이 알루미늄막 위에 적층된 2층 구조, 티타늄막이 질화 티타늄막 위에 적층된 2층 구조, 또는 티타늄막, 알루미늄막, 및 티타늄막이 적층된 3층 구조를 가질 수 있다. 상기 도전층이 티타늄막 또는 질화 티타늄막의 단층 구조를 갖는 경우, 상기 도전층이 테이퍼 형상을 갖는 상기 소스 및 드레인 전극들(142a 및 142b)로 용이하게 가공될 수 있다는 것을 주의한다.
대안적으로, 상기 도전층은 도전성 금속 산화물을 사용하여 형성될 수 있다. 상기 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석 합금(In2O3-SnO2, 일부 경우들에서 ITO로 약기됨), 산화 인듐-산화 아연 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘이 포함된 임의의 이들 금속 산화물 재료가 사용될 수 있다.
상기 도전층이 에칭될 수 있어서 상기 소스 및 드레인 전극들(142a 및 142b)의 단부가 테이퍼된다. 그 경우, 예를 들어, 테이퍼 각은 30 내지 60°이다. 에칭이 수행되어, 상기 소스 및 드레인 전극들(142a 및 142b)의 단부들이 테이퍼된다. 따라서, 나중에 형성된 상기 게이트 절연층(146)의 피복성이 향상되고 절단이 방지된다.
상기 상부의 상기 트랜지스터의 상기 채널 길이(L)는 상기 소스 또는 드레인 전극(142a)의 하단부와 상기 소스 또는 드레인 전극(142b)의 하단부 간의 거리에 의해 결정된다. 25nm 미만의 채널 길이(L)를 갖는 트랜지스터가 형성될 때 사용된 마스크를 형성하기 위한 노광을 위해, 파장이 수 나노미터 내지 수십 나노미터로 짧은 초자외선(extreme ultraviolet ray)이 사용되는 것이 바람직하다. 초자외선에 의한 노광시, 해상도는 높고 초점 심도는 크다. 따라서, 나중에 형성되는 상기 트랜지스터의 채널 길이(L)는 10nm 내지 1000nm(1㎛)이고, 상기 회로는 고속으로 동작할 수 있다. 또한, 상기 반도체 장치의 소비 전력이 미세화에 의해 저감될 수 있다.
상기 도전층(142c) 및 상기 도전층(142d)이 상기 소스 및 드레인 전극들(142a 및 142b)과 유사한 방법 및 재료를 사용하여 형성될 수 있어서, 상기 도 6a 및 도 6b에 도시된 도전층(142c) 및 상기 도전층(142d)이 동시에 형성될 수 있다.
다음에, 상기 게이트 절연층(146)이 상기 소스 및 드레인 전극들(142a 및 142b)을 덮고 상기 산화물 반도체층(144)의 일부와 접하도록 형성된다(도 9c 참조).
상기 게이트 절연층(146)은 CVD, 스퍼터링, 등으로 형성될 수 있다. 상기 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 함유하도록 형성되는 것이 바람직하다. 상기 게이트 절연층(146)은 단층 구조 또는 이들 원소들이 조합된 적층 구조를 가질 수 있다. 두께에는 특별한 제한은 없지만, 반도체 장치가 미세화되는 경우, 상기 트랜지스터의 동작을 보장하기 위해 상기 두께는 작은 것이 바람직하다. 예를 들어, 산화 실리콘이 사용되는 경우, 상기 두께는 1 내지 100nm, 바람직하게 10 내지 50nm이다.
상기된 바와 같이 상기 게이트 절연층이 얇을 때, 터널링 효과 등으로 인한 게이트 누설이 문제가 된다. 게이트 누설의 문제를 해결하기 위해, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0))와 같은 고 유전율(high-k) 재료를 사용하여 상기 게이트 절연층(146)이 형성되는 것이 바람직하다. 상기 게이트 절연층(146)에 high-k 재료를 사용함으로써 전기 특성이 확보될 수 있고 게이트 누설을 방지하기 위해 두께가 증가될 수 있다. high-k 재료를 함유하는 막 및 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 등 중 어느 것을 함유하는 막의 적층 구조가 채용될 수 있다는 것을 주의한다.
상기 게이트 절연층(146)이 형성된 후, 제 2 가열 처리는 불활성 가스 분위기 또는 산소 분위기에서 수행되는 것이 바람직하다. 상기 가열 처리 온도는 200 내지 450℃, 바람직하게는 250 내지 350℃이다. 예를 들어, 상기 가열 처리는 질소 분위기에서 250℃에서 1시간 동안 수행될 수 있다. 상기 제 2 가열 처리는 상기 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다. 또한, 상기 게이트 절연층(146)이 산소를 포함하는 경우, 산소가 상기 산화물 반도체층(144)에 공급될 수 있고 상기 산화물 반도체층(144)의 산소 결손이 충전될 수 있어서, 진성(i-형) 또는 실질적으로 진성 산화물 반도체층이 형성될 수 있다.
본 실시형태에서, 상기 게이트 절연층(146)이 형성된 후 상기 제 2 가열 처리가 수행되지만, 상기 제 2 가열 처리의 타이밍은 이것으로 제한되지 않는다는 것을 주의한다. 예를 들어, 상기 제 2 가열 처리는 상기 게이트 전극이 형성된 후 수행될 수 있다. 대안적으로, 상기 제 1 가열 처리 및 상기 제 2 가열 처리는 연속적으로 수행될 수 있고, 상기 제 1 가열 처리가 상기 제 2 가열 처리로서 기능할 수 있거나 상기 제 2 가열 처리가 상기 제 1 가열 처리로서 기능할 수 있다.
상기 제 1 가열 처리 및 상기 제 2 가열 처리 중 적어도 하나는 상술한 바와 같이 수행되어, 상기 산화물 반도체층(144)이 고순도화되어 수소 원자를 포함하는 물질들을 가능한 적게 함유한다.
상기 산화물 반도체층이 형성된 후, 상기 산화물 반도체층(144)이 형성된 후, 또는 상기 게이트 절연층(146)이 형성된 후 산소 도핑 처리가 수행될 수 있다는 것을 주의한다. 산소 도핑은 벌크로의 산소(산소 라디칼, 산소 원자, 및 산소 이온 중 적어도 하나를 포함)의 첨가이다. 상기 용어 "벌크"는 산소가 박막의 표면뿐만 아니라 상기 박막의 내부에도 첨가되는 것을 명확히 하기 위해 사용된다는 것을 주의한다. 또한, 상기 용어 "산소 도핑"은 플라즈마가 되는 산소가 벌크에 첨가되는 "산소 플라즈마 도핑"을 포함한다.
다음에, 게이트 전극(상기 게이트 전극과 동일한 층을 사용하여 형성된 배선을 포함)을 형성하기 위해 사용된 도전층이 형성되고 가공되어, 상기 게이트 전극(148a) 및 상기 도전층(148b)이 형성된다(도 9d 참조).
상기 산소 도핑 처리는 마이크로파(예를 들어, 2.45GHz의 주파수를 갖는)에 의해 여기된 산소 플라즈마를 이용하는 유도 결합 플라즈마(ICP) 방법에 의해 수행되는 것이 바람직하다.
상기 게이트 전극(148a) 및 상기 도전층(148b)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 주성분으로 임의의 이들 재료들을 함유하는 합금 재료를 사용하여 형성될 수 있다. 상기 게이트 전극(148a) 및 상기 도전층(148b)은 단층 구조 또는 적층 구조를 가질 수 있다는 것을 주의한다.
다음에, 상기 절연층(150)이 상기 게이트 절연층(146), 상기 게이트 전극(148a), 및 상기 도전층(148b) 위에 형성된다(도 10a 참조). 상기 절연층(150)은 PVD, CVD, 등에 의해 형성될 수 있다. 상기 절연층(150)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함하는 재료를 사용하여 형성될 수 있다. 상기 절연층(150)으로, 저유전율 재료가 사용되는 것이 바람직하거나 저유전율을 갖는 구조(예를 들어, 다공성 구조)가 채용되는 것이 바람직하다는 것을 주의한다. 이는 상기 절연층(150)이 저유전율을 가질 때, 배선들, 전극들, 등 간에 생성되는 용량이 감소될 수 있고 동작 속도가 상승될 수 있기 때문이다. 본 실시형태에서 상기 절연층(150)이 단층 구조를 갖지만, 개시된 발명의 일 양태는 이러한 구조로 제한되지 않는다는 것을 주의한다. 상기 절연층(150)은 2층 이상의 적층 구조를 가질 수 있다.
다음, 상기 소스 또는 드레인 전극(142b)에 도달하는 개구가 상기 게이트 절연층(146)과 상기 절연층(150)에 형성된다. 그 후, 상기 소스 또는 드레인 전극(142b)에 접속된 상기 배선(154)이 상기 절연층(150) 위에 형성된다(도 10b 참조). 상기 개구는 마스크 등을 사용한 선택적인 에칭에 의해 형성된다는 것을 주의한다.
PVD 또는 CVD에 의해 도전층이 형성되고 그 후 패터닝되어, 상기 배선(154)이 형성된다. 상기 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐 중에서 선택된 원소; 임의의 이들 원소들을 성분으로 함유하는 합금 등이 사용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 및 스칸듐 중 하나 또는 임의의 이들 원소들의 조합을 포함하는 재료가 사용될 수 있다.
구체적으로, 예를 들어, PVD에 의해 상기 절연층(150)의 개구를 포함하는 영역에 티타늄막을 얇게 형성하고 PVD에 의해 티타늄막(약 5nm 두께로)을 얇게 형성한 후 상기 개구에 임베딩되도록 알루미늄막이 형성되는 방법을 채용할 수 있다. 여기서, PVD에 의해 형성된 상기 티타늄막은 하부 전극 등(여기서, 상기 소스 또는 드레인 전극(142b))과의 접촉 저항을 저감하기 위해 상기 티타늄막이 형성된 표면 상에 형성된 산화물막(예를 들어, 자연 산화막)을 환원하는 기능을 갖는다. 또한, 상기 알루미늄막의 힐록들이 방지될 수 있다. 티타늄, 질화 티타늄 등의 배리어막이 형성된 후 도금법에 의해 구리막이 형성될 수 있다.
상기 절연층(150)에 형성된 상기 개구는 상기 도전층(128b)과 중첩하는 영역에 형성되는 것이 바람직하다. 이러한 영역에 상기 개구를 제공하여, 접촉 영역으로 인한 소자 면적의 상승이 방지될 수 있다.
다음에, 상기 절연층(156)이 형성되어 상기 배선(154)을 덮는다. 그 후, 도 6a의 상기 도전층(142d)에 도달하는 개구가 상기 게이트 절연층(146), 상기 절연층(150), 및 상기 절연층(156)에 형성된다. 그 후, 상기 배선(158)이 상기 절연층(156) 위에 형성되어 상기 배선(154)과 중첩한다(도 10c 및 도 6a 참조). 상기 배선(158)은 상기 배선(154)과 유사한 방법 및 재료를 사용하여 형성될 수 있다는 것을 주의한다.
상기 단계들을 통해, 고순도화된 산화물 반도체층(144)을 포함하는 상기 트랜지스터(162) 및 상기 용량소자(164)가 완성된다(도 10c 참조).
본 실시형태에 예시된 상기 트랜지스터(162)에서, 상기 산화물 반도체층(144)이 고순도화되어, 수소 농도가 5×1019atoms/㎤ 이하, 바람직하게 5×1018atoms/㎤ 이하, 더 바람직하게 5×1017atoms/㎤ 이하이다. 또한, 상기 산화물 반도체층(144)의 캐리어 밀도는 일반적인 실리콘 웨이퍼(대략 1×1014/㎤)에 비해 상당히 낮다(예를 들어, 1×1012/㎤ 이하, 바람직하게 1.45×1010/㎤ 이하). 따라서, 충분히 낮은 오프-상태 전류가 획득될 수 있다. 예를 들어, 실온(25℃)에서, 상기 오프-상태 전류(여기서, 단위 채널 폭(1㎛) 당 전류)는 100zA(1zA(젭토암페어)는 1×10-21A) 이하, 바람직하게 10zA 이하이다.
고순도화되고 진성 또는 실질적으로 진성인 산화물 반도체층(144)의 이용으로, 상기 트랜지스터의 상기 오프-상태 전류가 충분히 저감될 수 있다. 또한, 이러한 트랜지스터의 사용으로 기억된 데이터가 매우 장시간 동안 유지될 수 있는 반도체 장치가 획득될 수 있다.
상기 배선(158)이 상기 배선(154)과 중첩하도록 제공될 때, 상기 배선(158)의 면적의 증가가 억제될 수 있다. 따라서, 도 2에 도시된 상기 반도체 장치가 상기 반도체 장치의 집적도를 저하시키지 않고 제작될 수 있다. 따라서, 상기 반도체 장치의 집적도를 저하시키지 않고, 상기 반도체 장치의 소비 전력이 감소될 수 있고 상기 반도체 장치의 데이터 판독 성능이 향상될 수 있다.
상기된 바와 같이, 본 실시형태에 기술된 구성들, 방법들, 등은 다른 실시형태들에 설명된 임의의 구성들, 방법들 등과 적절히 조합될 수 있다.
(실시형태 3)
다음에, 상기 반도체 장치를 제작하는데 사용된 SOI 기판을 형성하는 방법의 예가 도 11a 내지 도 11h를 참조하여 설명된다.
먼저, 상기 베이스 기판(100)이 준비된다(도 11a 참조). 상기 베이스 기판(100)으로서, 절연체를 포함하는 기판이 사용될 수 있다. 상기 베이스 기판(100)의 구체적인 예는 다음과 같다: 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 및 바륨보로실리케이트 유리 기판과 같은 전자 공업용으로 사용된 다양한 유리 기판들; 석영 기판; 세라믹 기판; 및 사파이어 기판. 대안적으로, 주성분으로 질화 실리콘 및 질화 알루미늄을 함유하고 열팽창 계수가 실리콘에 가까운 세라믹 기판이 사용될 수 있다.
대안적으로, 단결정 실리콘 기판 또는 단결정 게르마늄 기판과 같은 반도체 기판이 상기 베이스 기판(100)으로 사용될 수 있다. 반도체 기판이 상기 베이스 기판(100)으로 사용되는 경우, 유리 기판 등이 사용되는 경우와 비교하여 가열 처리를 위한 온도 조건이 완화되기 때문에 고품질 SOI 기판이 용이하게 획득될 수 있다. 여기서, 반도체 기판으로서, 태양 전지급 실리콘(SOG-Si; solar grade silicon) 기판 등이 사용될 수 있다. 대안적으로, 다결정 반도체 기판이 사용될 수 있다. SOG-Si 기판, 다결정 반도체 기판, 등이 사용되는 경우, 단결정 실리콘 기판 등이 사용되는 경우와 비교하여 제작 비용이 감소될 수 있다.
본 실시형태에서, 유리 기판이 상기 베이스 기판(100)으로 사용되는 경우가 설명된다. 대형이고 저렴한 유리 기판이 상기 베이스 기판(100)으로 사용될 때, 비용이 저감될 수 있다.
상기 베이스 기판(100)의 표면은 미리 세정되는 것이 바람직하다. 구체적으로, 상기 베이스 기판(100)은 염산/과산화수소수 혼합액(HPM), 황산/과산화수소수 혼합액(SPM), 암모니아 과산화수소수 혼합액(APM), 희불산(DHF), FPM(불산, 과산화수소수, 및 순수의 혼합액), 등으로 초음파 세정된다. 이러한 세정 처리를 통해, 예를 들어, 상기 베이스 기판(100)의 표면 평탄도는 향상될 수 있고 상기 베이스 기판(100)의 상기 표면 상에 남아 있는 연마 입자가 제거될 수 있다.
다음에, 상기 절연층(102)(예를 들어, 질화 실리콘(SiNx)막 또는 질화산화 실리콘(SiNxOy, x>y)막과 같이, 질소를 함유하는 절연층)이 상기 베이스 기판(100)의 상기 표면 위에 형성된다(도 11b 참조). 상기 절연층(102)은 CVD, 스퍼터링, 등에 의해 형성될 수 있다.
본 실시형태에서 형성된 상기 절연층(102)은 나중의 단계에서 단결정 반도체층(접합층)을 접합하기 위한 층에 대응한다. 상기 절연층(102)은 또한 나트륨(Na)과 같은, 상기 베이스 기판(100)에 함유된 불순물이 상기 단결정 반도체층으로 확산하지 못하도록 막기 위한 배리어층으로서 기능한다.
상기된 바와 같이, 상기 절연층(102)은 본 실시형태에서 접합층으로 사용되기 때문에, 상기 절연층(102)이 소정의 표면 평탄도를 갖도록 형성되는 것이 바람직하다. 구체적으로, 상기 절연층(102)은 0.5nm 이하의 평균 표면 거칠기(Ra, 산술 평균 거칠기라고도 함) 및 0.60nm 이하의 자승 평균 표면 거칠기(RMS), 바람직하게 0.35nm 이하의 평균 표면 거칠기 및 0.45nm 이하의 자승 평균 표면 거칠기를 갖도록 형성된다. 상기 평균 표면 거칠기 또는 상기 자승 평균 표면 거칠기에 대해, 예를 들어, 10㎛×10㎛의 영역에 수행된 측정에 의해 획득된 값이 사용될 수 있다는 것을 주의한다. 상기 두께는 10 내지 200nm, 바람직하게, 50 내지 100nm의 범위이다. 상기된 바와 같이 향상된 표면 평탄도로, 상기 단결정 반도체층의 접합 불량이 방지될 수 있다.
다음에, 접합 기판이 준비된다. 여기서는 단결정 반도체 기판(110)이 상기 접합 기판으로서 사용된다(도 11c 참조). 여기서 단결정 기판이 상기 접합 기판으로서 사용되지만, 상기 접합 기판의 결정성은 단결정으로 제한될 필요는 없다는 것을 주의한다.
상기 단결정 반도체 기판(110)으로서, 단결정 실리콘 기판, 단결정 게르마늄 기판, 또는 단결정 실리콘 게르마늄 기판과 같이, 주기율표 14족에 속하는 원소를 사용하여 형성된 단결정 반도체 기판이 사용될 수 있다. 대안적으로, 갈륨 비소, 인듐 인, 등을 사용하여 형성된 화합물 반도체 기판이 사용될 수 있다. 상업적으로 이용가능한 실리콘 기판들의 대표적인 예들은 지름 5인치(약 125㎜), 지름 6인치(약 150㎜), 지름 8인치(약 200㎜), 지름 12인치(약 300㎜), 및 지름 16인치(약 400㎜)의 원형 실리콘 기판들을 포함한다. 상기 단결정 반도체 기판(110)의 형상은 원형으로 제한되지 않고, 상기 단결정 반도체 기판(110)은 예를 들어, 직사각형 등으로 가공되는 기판일 수 있다는 것을 주의한다. 또한, 상기 단결정 반도체 기판(110)은 CZ(Czochralski)법 또는 FZ(floating zone)법에 의해 제작될 수 있다.
상기 절연층(112)은 상기 단결정 반도체 기판(110)의 표면 상에 형성된다(도 11d 참조). 오염물을 제거하기 위해, 상기 단결정 반도체 기판(110)의 표면이 염산/과산화수소수 혼합액(HPM), 황산/과산화수소수 혼합액(SPM), 암모니아 과산화수소수 혼합액(APM), 희불산(DHF), FPM(불산, 과산화수소수, 및 순수의 혼합액), 등으로 상기 절연층(112)의 형성 전에 세정되는 것이 바람직하다. 대안적으로, 희불산 및 오존수가 세정을 위해 교대로 토출될 수 있다.
상기 절연층(112)은 산화 실리콘막, 산화질화 실리콘막, 등의 단층, 또는 임의의 이들 막들의 적층으로 형성될 수 있다. 상기 절연층(112)을 형성하는 방법으로서, 가열 처리(예를 들어, 열산화 처리 또는 열질화 처리), CVD, 스퍼터링, 등이 사용될 수 있다. 상기 절연층(112)이 CVD에 의해 형성될 때, 산화 실리콘막이 테트라에톡시실란(약어: TEOS, 화학식: Si(OC2H5)4)과 같은 유기 실란을 사용하여 형성되어 양호한 접합이 달성될 수 있어 바람직하다.
본 실시형태에서, 상기 절연층(112)(여기서, SiOx 막)은 상기 단결정 반도체 기판(110)의 열산화 처리에 의해 형성된다. 상기 열산화 처리는 할로겐이 첨가된 산화 분위기에서 수행되는 것이 바람직하다.
예를 들어, 열산화 처리는 염소(Cl)가 첨가된 산화 분위기에서 상기 단결정 반도체 기판(110)에 수행되어, 산화된 상기 절연층(112)이 형성될 수 있다. 이 경우, 상기 절연층(112)은 염소 원자를 포함하는 막이다. 이러한 산화에 의해, 외인성 불순물인 중금속(예를 들어, Fe, Cr, Ni, 또는 Mo)이 포집되어 상기 금속의 염화물이 형성되고 외부로 제거되어, 상기 단결정 반도체 기판(110)의 오염이 저감될 수 있다. 또한, 상기 단결정 반도체 기판(110)이 상기 베이스 기판(100)에 접합된 후, Na와 같은 상기 베이스 기판으로부터의 불순물이 고정될 수 있어, 상기 단결정 반도체 기판(110)의 오염이 방지될 수 있다.
상기 절연층(112)에 함유된 할로겐 원자는 염소 원자로 제한되지 않는다는 것을 주의한다. 불소 원자가 상기 절연층(112)에 함유될 수 있다. 상기 단결정 반도체 기판(110)의 표면을 산화하는 방법으로서, 상기 단결정 반도체 기판(110)이 HF 용액에 침지된 후 산화 분위기에서 열산화 처리되는 방법, NF3가 첨가된 산화 분위기에서 열산화 처리가 수행되는 방법, 등이 사용될 수 있다.
다음에, 전계에 의해 이온들이 가속되고, 상기 이온들로 상기 단결정 반도체 기판(110)이 조사되고, 상기 이온들이 상기 단결정 반도체 기판(110)에 첨가되어, 결정 구조가 손상된 취화 영역(114)이 소정의 깊이로 상기 단결정 반도체 기판(110)에 형성된다(도 11e 참조).
상기 취화 영역(114)이 형성되는 깊이는 이온들의 운동 에너지, 질량, 전하, 또는 입사각, 등에 의해 조정될 수 있다. 상기 취화 영역(114)은 상기 이온들의 평균 침입 깊이와 대략 동일한 깊이로 형성된다. 따라서, 상기 단결정 반도체 기판(110)으로부터 분리될 단결정 반도체층의 상기 두께는 이온들이 첨가되는 깊이에 따라 조정될 수 있다. 예를 들어, 상기 평균 침입 깊이가 조정될 수 있어서 단결정 반도체층의 상기 두께는 대략 10 내지 500nm, 바람직하게, 50 내지 200nm이다.
상기 이온 조사 처리는 이온 도핑 장치 또는 이온 주입 장치로 수행될 수 있다. 상기 이온 도핑 장치의 대표적인 예는, 프로세스 가스의 플라즈마 여기가 수행되고 생성된 모든 종의 이온종들을 피처리물에 조사하는 비질량 분리 장치이다. 이 장치에서, 상기 피처리물은 질량 분리 없이 플라즈마의 이온종들로 조사된다. 반대로, 이온 주입 장치는 질량 분리 장치이다. 상기 이온 주입 장치에서, 플라즈마의 이온종들의 질량 분리가 수행되고 미리 결정된 질량을 갖는 이온종들이 상기 피처리물에 조사된다.
본 실시형태에서, 이온 도핑 장치를 사용하여 상기 단결정 반도체 기판(110)에 수소가 첨가된 예가 설명된다. 수소 함유 가스가 소스 가스로서 사용된다. 조사를 위해 사용된 이온들에서 H3 +의 비는 높게 설정되는 것이 바람직하다. 구체적으로, H+, H2 +, 및 H3 +의 총량에 대해 H3 +의 비는 50% 이상(더 바람직하게 80% 이상)으로 설정되는 것이 바람직하다. 높은 비율의 H3 +로 이온 조사의 효율성이 향상될 수 있다.
첨가될 이온들은 수소 이온으로 제한되지 않는다는 것을 주의한다. 헬륨 이온 등이 첨가될 수 있다. 또한, 첨가될 이온들은 한 종류로 제한되지 않고 복수 종의 이온들이 첨가될 수 있다. 예를 들어, 수소 조사 및 헬륨 조사가 이온 도핑 장치를 사용하여 동시에 수행되는 경우, 수소 조사 및 헬륨 조사가 다른 단계에서 수행되는 경우와 비교하여 단계 수가 감소될 수 있고, 나중에 형성될 단결정 반도체층의 표면 거칠기의 상승이 억제될 수 있다.
상기 취화 영역(114)이 상기 이온 도핑 장치를 사용하여 형성될 때 중금속이 또한 첨가될 수 있지만, 할로겐 원자를 함유하는 상기 절연층(112)을 통해 상기 이온 조사가 수행될 때, 상기 중금속으로 인한 상기 단결정 반도체 기판(110)의 오염이 방지될 수 있다는 것을 주의한다.
그 후, 상기 베이스 기판(100) 및 상기 단결정 반도체 기판(110)이 대향하도록 배치되고, 상기 절연층(102)의 표면과 상기 절연층(112)이 밀착하여 대향한다. 따라서, 상기 베이스 기판(100) 및 상기 단결정 반도체 기판(110)이 서로 접합된다(도 11f 참조).
접합이 수행될 때, 0.001 내지 100N/㎠의 압력, 바람직하게 1 내지 20N/㎠의 압력이 상기 베이스 기판(100)의 일부 또는 상기 단결정 반도체 기판(110)의 일부에 인가되는 것이 바람직하다. 압력의 인가에 의해 상기 접합 표면이 서로 근접하게 되고 서로 밀착하게 될 때, 상기 절연층(102)과 상기 절연층(112) 간의 접합이 밀착된 부분에서 생성되고, 그 부분으로부터 상기 접합이 자연스럽게 거의 전체 영역으로 확산된다. 이러한 접합은 반 데르 발스 힘 또는 수소 접합의 작용 하에 수행되고 실온에서 수행될 수 있다.
상기 단결정 반도체 기판(110) 및 상기 베이스 기판(100)이 서로 접합되기 전에, 접합될 표면들이 표면 처리되는 것이 바람직하다는 것을 주의한다. 표면 처리는 상기 단결정 반도체 기판(110)과 상기 베이스 기판(100) 사이의 계면의 접합 강도를 향상시킬 수 있다.
상기 표면 처리로서, 웨트 처리, 드라이 처리, 또는 웨트 처리와 드라이 처리의 조합이 사용될 수 있다. 대안적으로, 웨트 처리는 상이한 웨트 처리와 조합하여 사용될 수 있고, 또는 드라이 처리가 상이한 드라이 처리와 조합하여 사용될 수 있다.
상기 접합 강도를 향상시키기 위한 가열 처리가 접합 후에 수행될 수 있다 는 것을 주의한다. 이러한 가열 처리는 상기 취화 영역(114)에서 분리가 발생하지 않는 온도(예를 들어, 실온 이상 400℃ 미만)에서 수행된다. 대안적으로, 상기 절연층(102) 및 상기 절연층(112)은 이 범위의 온도로 가열되면서 서로 접합될 수 있다. 상기 가열 처리는 확산 노, 저항 가열 노와 같은 가열 노, RTA(rapid thermal annealing) 장치, 마이크로파 가열 장치, 등을 사용하여 수행될 수 있다. 상기 온도 조건은 예일 뿐이고, 개시된 발명의 일 실시형태는 본 예로 제한되는 것으로 해석되지 않아야 한다.
다음에, 상기 취화 영역(114)에서 상기 단결정 반도체 기판(110)의 분리를 위한 가열 처리가 수행되어, 상기 절연층(102) 및 상기 절연층(112)을 개재하여 상기 베이스 기판(100) 위에 단결정 반도체층(116)이 형성된다(도 11g 참조).
상기 분리시 가열 처리를 위한 온도는 가능한 한 낮은 것이 바람직하다는 것을 주의한다. 이는 분리시 온도가 낮을수록 상기 단결정 반도체층(116)의 표면 거칠기가 더 억제될 수 있기 때문이다. 구체적으로, 예를 들면, 상기 분리시 가열 처리를 위한 온도는 300 내지 600℃일 수 있고, 상기 가열 처리는 상기 온도가 400 내지 500℃일 때 더 효율적이다.
상기 단결정 반도체 기판(110)이 분리된 후, 상기 단결정 반도체층(116)은 500℃ 이상의 온도로 가열 처리되어, 상기 단결정 반도체층(116)에 남아 있는 수소의 농도가 저감될 수 있다는 것을 주의한다.
그 후, 상기 단결정 반도체층(116)의 표면이 레이저 광으로 조사되어, 상기 표면의 평탄도가 향상되고 결함이 저감된 단결정 반도체층(118)이 형성된다(도 11h 참조). 상기 레이저 광 조사 처리 대신, 가열 처리가 수행될 수 있다는 것을 주의한다.
본 실시형태에서 상기 레이저 광 조사 처리는 상기 단결정 반도체층(116)의 분리를 위한 가열 처리 직후에 수행되지만, 개시된 발명의 일 실시형태는 이 예로 제한되는 것으로 해석되지 않아야 한다는 것을 주의한다. 상기 단결정 반도체층(116)의 분리를 위한 가열 처리 후에, 에칭 처리가 수행되어 상기 단결정 반도체층(116)의 많은 결함들을 갖는 표면 영역이 제거된다. 그 후, 상기 레이저 광 조사 처리가 수행될 수 있다. 대안적으로, 상기 단결정 반도체층(116)의 표면 평탄도가 향상된 후, 상기 레이저 광 조사 처리가 수행될 수 있다. 상기 에칭 처리는 웨트 에칭 또는 드라이 에칭일 수 있다. 또한, 본 실시형태에서, 상기 단결정 반도체층(116)의 두께를 감소시키는 단계는 상기 레이저 광 조사 후에 수행될 수 있다. 상기 단결정 반도체층(116)의 두께를 감소시키기 위해, 드라이 에칭 및 웨트 에칭 중 하나 또는 둘 모두가 채용될 수 있다.
상기 단계들을 통해, 양호한 특성을 갖는 상기 단결정 반도체층(118)을 포함하는 SOI 기판이 획득될 수 있다.(도 11h 참조).
이러한 SOI 기판은 실시형태 2에 설명된 반도체 재료를 함유하는 기판으로서 사용되어, 상기 반도체 장치가 고속으로 동작할 수 있다.
상기된 바와 같이, 본 실시형태에 기술된 구성들, 방법들, 등은 다른 실시형태들에 설명된 임의의 구성들, 방법들 등과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서, 임의의 상기 실시형태들에 설명된 상기 반도체 장치의 전자기기들로의 적용이 도 12a 내지 도 12f를 참조하여 설명된다. 본 실시형태에서, 상기 반도체 장치의 컴퓨터, 휴대 전화기(또한 휴대 전화 또는 휴대 전화 장치라고 함), 휴대 정보 단말(휴대용 게임기, 오디오 재생 장치, 등을 포함), 디지털 카메라 또는 디지털 비디오 카메라와 같은 카메라, 전자 페이퍼, 및 텔레비전 세트(또한 텔레비전 또는 텔레비전 수상기라고 함)와 같은 전자기기들로의 적용이 설명된다.
도 12a는 하우징(701), 하우징(702), 표시부(703), 키보드(704), 등을 포함하는 랩탑 퍼스널 컴퓨터이다. 임의의 상기 실시형태들에 설명된 상기 반도체 장치가 적어도 하나의 상기 하우징(701) 및 상기 하우징(702)에 구비된다. 따라서, 데이터가 고속으로 기록 및 판독되고, 데이터가 장시간 동안 유지되고, 소비 전력이 충분히 저감된 랩탑 퍼스널 컴퓨터가 실현될 수 있다.
도 12b는 휴대 정보 단말(PDA; personal digital assistant)을 도시한다. 본체(711)에는 표시부(713), 외부 인터페이스(715), 조작 버튼들(714), 등이 구비된다. 또한, 상기 휴대 정보 단말을 조작하기 위한 스타일러스(712) 등이 구비된다. 상기 본체(711)에, 상기 임의의 실시형태들에서 설명된 상기 반도체 장치가 구비된다. 따라서, 데이터가 고속으로 기록 및 판독되고, 데이터가 장시간 동안 유지되고, 소비 전력이 충분히 저감된 휴대 정보 단말이 실현될 수 있다.
도 12c는 전자 페이퍼가 구비된 전자서적(720)이다. 상기 전자서적(720)은 2개의 하우징들(721 및 723)을 포함한다. 상기 하우징(721) 및 상기 하우징(723)은 각각 표시부(725) 및 표시부(727)를 포함한다. 상기 하우징들(721 및 723)은 힌지(737)에 의해 서로 접속되고 상기 힌지(737)를 축으로 사용하여 개폐될 수 있다. 상기 하우징(721)은 전원 스위치(731), 조작키들(733), 스피커(735), 등을 구비한다. 적어도 하나의 상기 하우징들(721 및 723)에 임의의 상기 실시형태들에 설명된 상기 반도체 장치가 구비된다. 따라서, 데이터가 고속으로 기록 및 판독되고, 데이터가 장시간 동안 유지되고, 소비 전력이 충분히 저감된 전자서적이 실현될 수 있다.
도 12d는 2개의 하우징들(740 및 741)을 포함하는 휴대 전화기이다. 또한, 도 12d에 도시된 바와 같이 전개된 상기 하우징(740) 및 상기 하우징(741)은 슬라이딩에 의해 서로 중첩될 수 있어서, 상기 휴대 전화기의 크기가 감소될 수 있고, 이는 상기 휴대 전화기를 휴대에 적합하게 한다. 상기 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작키들(745), 포인팅 디바이스(746), 카메라 렌즈(747), 외부 접속 단자(748), 등을 구비한다. 상기 하우징(740)은 상기 휴대 전화기의 충전을 위한 태양전지 셀(749), 외부 메모리 슬롯(750), 등을 포함한다. 또한, 안테나가 상기 하우징(741)에 내장된다. 적어도 하나의 상기 하우징들(740 및 741)은 임의의 상기 실시형태들에 설명된 상기 반도체 장치를 구비한다. 따라서, 데이터가 고속으로 기록 및 판독되고, 데이터가 장시간 동안 유지되고, 소비 전력이 충분히 저감된 휴대 전화기가 실현될 수 있다.
도 12e는 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766), 등을 포함하는 디지털 카메라이다. 상기 본체(761)에, 임의의 상기 실시형태들에 기술된 상기 반도체 장치가 구비된다. 따라서, 데이터가 고속으로 기록 및 판독되고, 데이터가 장시간 동안 유지되고, 소비 전력이 충분히 저감된 디지털 카메라가 실현될 수 있다.
도 12f는 하우징(771), 표시부(773), 스탠드(775), 등을 포함하는 텔레비전 세트(770)이다. 상기 텔레비전 세트(770)는 상기 하우징(771)의 조작 스위치 또는 리모콘(780)으로 조작될 수 있다. 임의의 상기 실시형태들에 설명된 상기 반도체 장치가 상기 하우징(771) 및 상기 리모콘(780)에 탑재된다. 따라서, 데이터가 고속으로 기록 및 판독되고, 데이터가 장시간 동안 유지되고, 소비 전력이 충분히 저감된 텔레비전 세트가 실현될 수 있다.
상기된 바와 같이, 본 실시형태에 설명된 상기 전자기기들은 각각 임의의 상기 실시형태들에 따른 상기 반도체 장치를 포함한다. 따라서, 저 소비 전력의 전자기기들이 실현될 수 있다.
본 출원은 전체 내용이 본원에 참조로서 통합된, 2010년 7월 16일 일본 특허청에 출원된 일본 특허 출원 번호 2010-162219에 기초한다.
100: 베이스 기판 102: 절연층
110: 단결정 반도체 기판 112: 절연층
116: 단결정 반도체층 118: 단결정 반도체층
120: 반도체층 122: 절연층
122a: 게이트 절연층 124: 마스크
126: 불순물 영역 128a: 게이트 전극
128b: 도전층 128c: 게이트 전극
128d: 도전층 130: 불순물 영역
132: 불순물 영역 134: 채널 형성 영역
140: 절연층 142a: 소스 전극 또는 드레인 전극
142b: 소스 전극 또는 드레인 전극 142c: 도전층
142d: 도전층 144: 산화물 반도체층
146: 게이트 절연층 148a: 게이트 전극
148b: 도전층 150: 절연층
152: 절연층 154: 배선
156: 절연층 158: 배선
160: 트랜지스터 162: 트랜지스터
164: 용량소자 166: 트랜지스터
180: 선택 트랜지스터 184: 채널 형성 영역
188: 불순물 영역 701: 하우징
702: 하우징 703: 표시부
704: 키보드 711: 본체
712: 스타일러스 713: 표시부
714: 조작 버튼 715: 외부 인터페이스
720: 전자서적 721: 하우징
723: 하우징 725: 표시부
727: 표시부 731: 전원 스위치
733: 조작키 735: 스피커
737: 힌지 740: 하우징
741: 하우징 742: 표시 패널
743: 스피커 744: 마이크로폰
745: 조작키 746: 포인팅 디바이스
747: 카메라 렌즈 748: 외부 접속 단자
749: 태양전지 셀 750: 외부 메모리 슬롯
761: 본체 763: 접안부
764: 조작 스위치 765: 표시부
766: 배터리 767: 표시부
770: 텔레비전 세트 771: 하우징
773: 표시부 775: 스탠드
780: 리모콘 1100: 메모리셀
110: 단결정 반도체 기판 112: 절연층
116: 단결정 반도체층 118: 단결정 반도체층
120: 반도체층 122: 절연층
122a: 게이트 절연층 124: 마스크
126: 불순물 영역 128a: 게이트 전극
128b: 도전층 128c: 게이트 전극
128d: 도전층 130: 불순물 영역
132: 불순물 영역 134: 채널 형성 영역
140: 절연층 142a: 소스 전극 또는 드레인 전극
142b: 소스 전극 또는 드레인 전극 142c: 도전층
142d: 도전층 144: 산화물 반도체층
146: 게이트 절연층 148a: 게이트 전극
148b: 도전층 150: 절연층
152: 절연층 154: 배선
156: 절연층 158: 배선
160: 트랜지스터 162: 트랜지스터
164: 용량소자 166: 트랜지스터
180: 선택 트랜지스터 184: 채널 형성 영역
188: 불순물 영역 701: 하우징
702: 하우징 703: 표시부
704: 키보드 711: 본체
712: 스타일러스 713: 표시부
714: 조작 버튼 715: 외부 인터페이스
720: 전자서적 721: 하우징
723: 하우징 725: 표시부
727: 표시부 731: 전원 스위치
733: 조작키 735: 스피커
737: 힌지 740: 하우징
741: 하우징 742: 표시 패널
743: 스피커 744: 마이크로폰
745: 조작키 746: 포인팅 디바이스
747: 카메라 렌즈 748: 외부 접속 단자
749: 태양전지 셀 750: 외부 메모리 슬롯
761: 본체 763: 접안부
764: 조작 스위치 765: 표시부
766: 배터리 767: 표시부
770: 텔레비전 세트 771: 하우징
773: 표시부 775: 스탠드
780: 리모콘 1100: 메모리셀
Claims (12)
- 반도체 장치에 있어서:
공통 비트선;
상기 공통 비트선에 전기적으로 접속된 복수의 분할 비트선들;
소스선;
워드선;
신호선;
선택선;
게이트가 상기 선택선에 전기적으로 접속된 선택 트랜지스터;
복수의 행들마다 복수의 블록들로 분할된 복수의 메모리 셀 어레이들; 및
상기 복수의 메모리 셀 어레이들 각각에 포함된 복수의 메모리 셀들로서, 상기 복수의 메모리 셀 어레이들 중 하나의 상기 복수의 메모리 셀들 중 하나는:
제 1 게이트, 제 1 소스, 제 1 드레인, 및 제 1 채널 형성 영역을 포함하는, 제 1 트랜지스터;
제 2 게이트, 제 2 소스, 제 2 드레인, 및 제 2 채널 형성 영역을 포함하는, 제 2 트랜지스터; 및
용량소자를 포함하는, 상기 복수의 메모리 셀들을 포함하고,
상기 공통 비트선은 상기 선택 트랜지스터를 통해 상기 복수의 분할 비트선들의 제 1 분할 비트선에 전기적으로 접속되고,
상기 소스선은 상기 제 1 소스에 전기적으로 접속되고,
상기 제 1 분할 비트선은 상기 제 1 드레인 및 제 2 소스에 전기적으로 접속되고,
상기 워드선은 상기 용량소자의 한 전극에 전기적으로 접속되고,
상기 신호선은 상기 제 2 게이트에 전기적으로 접속되고,
상기 제 1 게이트, 상기 제 2 드레인, 및 상기 용량소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 채널 형성 영역은 단결정 실리콘을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 선택 트랜지스터의 채널 형성 영역은 단결정 실리콘을 포함하는, 반도체 장치. - 반도체 장치에 있어서:
공통 비트선;
상기 공통 비트선에 전기적으로 접속된 복수의 분할 비트선들;
소스선;
워드선;
제 1 신호선;
제 2 신호선;
선택선;
게이트가 상기 선택선에 전기적으로 접속된 선택 트랜지스터;
복수의 행들마다 복수의 블록들로 분할된 복수의 메모리 셀 어레이들; 및
상기 복수의 메모리 셀 어레이들 각각에 포함된 복수의 메모리 셀들로서, 상기 복수의 메모리 셀 어레이들 중 하나의 상기 복수의 메모리 셀들 중 하나는:
제 1 게이트, 제 1 소스, 제 1 드레인, 및 제 1 채널 형성 영역을 포함하는, 제 1 트랜지스터;
제 2 게이트, 제 2 소스, 제 2 드레인, 및 제 2 채널 형성 영역을 포함하는, 제 2 트랜지스터; 및
용량소자를 포함하는, 상기 복수의 메모리 셀들을 포함하고,
상기 공통 비트선은 상기 선택 트랜지스터를 통해 상기 복수의 분할 비트선들의 제 1 분할 비트선에 전기적으로 접속되고,
상기 소스선은 상기 제 1 소스에 전기적으로 접속되고,
상기 제 1 분할 비트선은 상기 제 1 드레인에 전기적으로 접속되고,
상기 워드선은 상기 용량소자의 한 전극에 전기적으로 접속되고,
상기 제 1 신호선은 상기 제 2 게이트에 전기적으로 접속되고,
상기 제 2 신호선은 상기 제 2 소스에 전기적으로 접속되고,
상기 제 1 게이트, 상기 제 2 드레인, 및 상기 용량소자의 다른 전극은 서로 전기적으로 접속되는, 반도체 장치. - 제 5 항에 있어서,
상기 제 2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치. - 제 5 항에 있어서,
상기 제 1 채널 형성 영역은 단결정 실리콘을 포함하는, 반도체 장치. - 제 5 항에 있어서,
상기 선택 트랜지스터의 채널 형성 영역은 단결정 실리콘을 포함하는, 반도체 장치. - 반도체 장치에 있어서:
제 1 비트선;
제 1 선택 트랜지스터를 통해 상기 제 1 비트선에 전기적으로 접속된 제 2 비트선;
상기 제 2 비트선에 각각 전기적으로 접속된 복수의 제 1 메모리 셀들;
제 2 선택 트랜지스터를 통해 상기 제 1 비트선에 전기적으로 접속된 제 3 비트선; 및
상기 제 3 비트선에 각각 전기적으로 접속된 복수의 제 2 메모리 셀들을 포함하고,
상기 복수의 제 1 메모리 셀들 각각은:
게이트, 소스, 및 드레인을 포함하는 제 1 트랜지스터로서, 상기 제 1 트랜지스터의 상기 소스는 소스선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 상기 드레인은 상기 제 2 비트선에 전기적으로 접속되는, 상기 제 1 트랜지스터;
게이트, 소스, 및 드레인을 포함하는 제 2 트랜지스터로서, 상기 제 2 트랜지스터의 상기 소스는 상기 제 2 비트선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 상기 게이트는 제 1 신호선에 전기적으로 접속되는, 상기 제 2 트랜지스터; 및
제 1 전극 및 제 2 전극을 포함하는 제 1 용량소자로서, 상기 제 1 용량소자의 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 게이트 및 상기 제 2 트랜지스터의 상기 드레인에 전기적으로 접속되고, 상기 제 1 용량소자의 상기 제 2 전극은 제 1 워드선에 전기적으로 접속되는, 상기 제 1 용량소자를 포함하고,
상기 복수의 제 2 메모리 셀들 각각은:
게이트, 소스, 및 드레인을 포함하는 제 3 트랜지스터로서, 상기 제 3 트랜지스터의 상기 소스는 상기 소스선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 드레인은 상기 제 3 비트선에 전기적으로 접속되는, 상기 제 3 트랜지스터;
게이트, 소스, 및 드레인을 포함하는 제 4 트랜지스터로서, 상기 제 4 트랜지스터의 상기 소스는 상기 제 3 비트선에 전기적으로 접속되고, 상기 제 4 트랜지스터의 상기 게이트는 제 2 신호선에 전기적으로 접속되는, 상기 제 4 트랜지스터; 및
제 1 전극 및 제 2 전극을 포함하는 제 2 용량소자로서, 상기 제 2 용량소자의 상기 제 1 전극은 상기 제 3 트랜지스터의 상기 게이트 및 상기 제 4 트랜지스터의 상기 드레인에 전기적으로 접속되고, 상기 제 2 용량소자의 상기 제 2 전극은 제 2 워드선에 전기적으로 접속되는, 상기 제 2 용량소자를 포함하는, 반도체 장치. - 제 9 항에 있어서,
상기 제 2 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치. - 제 9 항에 있어서,
상기 제 1 트랜지스터의 채널 형성 영역은 단결정 실리콘을 포함하는, 반도체 장치. - 제 9 항에 있어서,
상기 제 1 선택 트랜지스터의 채널 형성 영역 및 상기 제 2 선택 트랜지스터의 채널 형성 영역은 단결정 실리콘을 포함하는, 반도체 장치.
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