KR20130090880A - 산화규소 층의 증진된 치밀화 - Google Patents

산화규소 층의 증진된 치밀화 Download PDF

Info

Publication number
KR20130090880A
KR20130090880A KR20137002226A KR20137002226A KR20130090880A KR 20130090880 A KR20130090880 A KR 20130090880A KR 20137002226 A KR20137002226 A KR 20137002226A KR 20137002226 A KR20137002226 A KR 20137002226A KR 20130090880 A KR20130090880 A KR 20130090880A
Authority
KR
South Korea
Prior art keywords
dielectric layer
water
layer
substrate
dielectric
Prior art date
Application number
KR20137002226A
Other languages
English (en)
Other versions
KR101851393B1 (ko
Inventor
마론 메네제스
프랭크 와이 쑤
펜 완
Original Assignee
몰레큘러 임프린츠 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 몰레큘러 임프린츠 인코퍼레이티드 filed Critical 몰레큘러 임프린츠 인코퍼레이티드
Publication of KR20130090880A publication Critical patent/KR20130090880A/ko
Application granted granted Critical
Publication of KR101851393B1 publication Critical patent/KR101851393B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/249921Web or sheet containing structurally defined element or component
    • Y10T428/249953Composite having voids in a component [e.g., porous, cellular, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Shaping Of Tube Ends By Bending Or Straightening (AREA)
  • Formation Of Insulating Films (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)
  • Surface Treatment Of Glass (AREA)

Abstract

다층 기판의 치밀화는 기판의 표면 위에 제1 유전층을 가진 기판을 제공하는 것을 포함한다. 제1 유전층은 다수의 기공들을 포함한다. 물이 제1 유전층의 기공들에 도입되어 물-함유 유전층을 형성한다. 제2 유전층이 물-함유 제1 유전층의 표면 위에 제공된다. 제1 및 제2 유전층이 600℃ 이하의 온도에서 아닐링된다. 예로서 다층 기판은 나노임프린트 리소그래피 주형이다. 제2 유전층은 열 산화물의 밀도 및 에칭률과 유사한 밀도 및 에칭률을 가질 수 있으며, 그래도 여전히 열 산화물 층보다 헬륨의 더욱 빠른 확산을 허용할 만큼 충분한 다공질일 수 있다.

Description

산화규소 층의 증진된 치밀화{ENHANCED DENSIFICATION OF SILICON OXIDE LAYERS}
본 출원은 본원에 참고자료로 포함되는 2010년 7월 8일자 제출된 미국 가 출원 제61/362,573호의 우선권을 주장한다.
본 발명은 나노임프린트 리소그래피를 포함하는, 다양한 용도에서 산화규소 층의 증진된 치밀화 및/또는 개선된 품질에 관한 것이다.
집적 회로에 전기 절연을 위한 유전층을 형성하는 것을 포함하는 가공 방법이 설명되었다. 한 예는 800℃ 내지 1200℃의 온도에서 습식 또는 건식 산화 공정에서 규소를 열 산화하여 이산화규소를 형성하는 것으로서, 여기서는 수증기(스팀)나 분자 산소가 각각 산화체나 촉매로서 사용된다. 규소의 습식 또는 건식 열 산화에서는 2.2g/㎤의 밀도를 지닌 순수한 고품질 비정질 산화물을 수득할 수 있다. 그러나, 열 산화에 사용된 고온 때문에 특정 용도에서는 이 공정이 부적합할 수 있다. 게다가 고온 공정과 관련된 비용도 과중할 수 있다.
저온에서 이산화규소 층을 형성하는 공정이 설명되었다. 예를 들어, 본원에 참고자료로 포함되는 Wern의 미국특허 제3,850,687호는 증기상으로부터 층으로 기판 위에 부착된 실리케이트 유리의 치밀화를 설명한다. 실리케이트 유리의 치밀화는 수증기 분위기에서 400℃ 내지 450℃ 정도의 온도에서 유리층을 가열하는 것을 포함한다. 본원에 참고자료로 포함되는 M.J. Deen, "Silicon Nitride and Silicon Dioxide Thin Insulating Films: Proceeding of the Symposium on Silicon Nitride and Silicon Dioxide Thin Insulating Films"에서는 스팀 환경에서 250℃ 내지 400℃의 범위에서 화학 증착된 이산화규소 박막을 아닐링하는 것이 이산화규소 박막의 응력 안정성을 개선하는 것으로 나타났다. 본원에 참고자료로 포함되는 Fucsko et al.의 미국특허 제7,521,378호는 폴리실라잔 산화/치밀화를 위한 저온 공정을 설명한다. 이 공정은 기판 위에 폴리실라잔 용액을 부착시키고, 약 100℃ 미만의 온도에서 습식 산화에서 오존으로 처리하여 폴리실라잔 재료를 산화규소 층으로 화학적으로 변형하는 것을 포함한다. 그러나, 이들 산화규소 층은 열 산화에 의해서 형성된 더 치밀한 산화규소 층의 바람직한 물성을 일부 결여한다.
나노제작은 100 나노미터 이하 정도의 특징부를 가진 초소형 구조의 제작을 포함한다. 나노제작이 중대한 영향을 미치는 한 가지 용도는 집적 회로 가공 분야이다. 반도체 가공 산업은 생산율을 높이면서 기판 위에 형성되는 단위면적당 회로를 증가시키기 위해 계속 힘쓰고 있으며, 따라서 나노제작이 점차 중요하게 되고 있다. 나노제작은 더 큰 공정 제어를 제공하며, 형성된 구조의 최소 특징부 치수의 계속적인 감소를 가능하게 한다. 나노제작이 채용된 다른 개발 분야는 생물공학, 광학기술, 기계 시스템 등을 포함한다.
일반적으로 본 명세서에 설명된 주제의 한 가지 혁신적인 양태는 다수의 물-함유 기공들을 한정하는 제1 유전층을 기판에 제공하는 단계, 물-함유 제1 유전층 위에 제2 유전층을 제공하는 단계, 및 600℃ 이하의 온도에서 제1 및 제2 유전층을 스팀 아닐링하는 단계를 포함하는 방법으로 구현될 수 있다. 제2 유전층의 밀도는 스팀 아닐링 동안 증가한다. 본 주제의 또 다른 혁신적인 양태는 상기 설명된 과정에 의해 제작된 장치를 포함한다. 본 주제의 또 다른 혁신적인 양태는 상기 설명된 과정에 의해 융합 실리카 위에 다공질 층과 치밀화된 캡 층을 포함하는 나노임프린트 리소그래피 주형을 형성하는 것을 포함한다.
이들 및 다른 구체예들은 각각 선택적으로 다음 특징들 중 하나 이상을 포함할 수 있다. 어떤 경우 기판은 실질적으로 물에 불침투성이다. 제1 유전층을 기판에 제공하는 단계는 기판 위에 제1 유전층을 형성하고, 제1 유전층을 물을 포함하는 유체와 접촉시키는 것을 포함할 수 있다. 기판 위에 제1 유전층을 형성하는 것은 스핀 코팅 공정 또는 화학 증착 공정을 포함할 수 있다. 아닐링 전에 제1 유전층은 SiOx(x≠2) 및/또는 규소-함유 폴리머를 포함할 수 있다. 유체는 증기 또는 액체일 수 있다. 제1 유전층을 물을 포함하는 유체와 접촉시키는 것은 제1 유전층의 화학 기계적 평탄화, 제1 유전층과 수용액 또는 물과의 접촉, 및 수용액 또는 물 중에서 제1 유전층의 소킹 또는 침지를 포함할 수 있다. 물-함유 제1 유전층 위에 제2 유전층을 제공하는 단계는 화학 증착 공정 또는 스핀 코팅 공정을 포함할 수 있다. 제1 유전층의 표면에 제2 유전층을 제공하는 단계가 스핀 코팅 공정을 포함하는 경우, 스핀 코팅 공정은 물-함유 제1 유전층 위에 중합가능한 재료(예를 들어, 폴리실라잔 필름 또는 스핀-온-글라스 필름)를 스핀 코팅하는 것을 포함할 수 있다. 중합가능한 재료는 패턴화되고/되거나 예비 베이킹될 수 있으며, 이로써 패턴화된 제2 유전층 또는 캡 층이 형성된다. 아닐링 후, 제2 유전층의 에칭률 대 열 산화물의 에칭률의 비는 1:1 내지 1.25:1의 범위 또는 1:1 내지 1.1:1의 범위일 수 있다. 제1 유전층의 밀도는 아닐링 공정 동안 증가할 수 있으며, 실질적으로 동시에 제2 유전층의 밀도도 증가한다.
본원에 설명된 방법 및 장치의 이점은 낮은 공정처리 온도에서 열 산화물-유사(SiO2-유사) 특성을 달성하게 하는 산화규소 층의 증진된 치밀화를 포함한다. 열 산화물-유사 특성은, 예를 들어 열 산화물의 밀도에 필적하는 밀도, 열 산화물의 에칭률에 필적하는 에칭률 등으로서 나타날 수 있다.
본 명세서에 설명된 주제의 하나 이상의 구체예에 관한 상세한 내용이 첨부한 도면과 이후의 설명에서 제시된다. 본 주제의 다른 특징, 양태 및 이점은 이후의 설명, 도면 및 청구항으로부터 명백해질 것이다.
도 1은 리소그래피 시스템의 단순화된 측면도를 예시한다.
도 2는 패턴화된 층이 위에 배치된 도 1에 도시된 기판의 단순화된 측면도를 예시한다.
도 3a-3d는 기판 위에 유전층을 형성하고 치밀화하는 과정을 예시한다.
도 4는 치밀화 과정의 단계들을 설명하는 순서도이다.
도 5a 및 5b는 융합 실리카 기저층, 융합 실리카 기저층 위의 제1 유전층 및 제1 유전층 위의 제2 유전층을 포함하는 임프린트 리소그래피 주형의 측면도이다.
현재 사용되는 전형적인 나노제작 기술은 통상 임프린트 리소그래피라고 한다. 전형적인 임프린트 리소그래피 공정은 미국 특허출원 공개 No. 2004/0065976, 미국 특허출원 공개 No. 2004/0065252 및 미국특허 제6,936,194호와 같은 많은 공보들에 상세히 설명되며, 이들은 모두 본원에 참고로 포함된다.
상기 언급된 미국 특허출원 공보와 특허에 각각 개시된 임프린트 리소그래피 기술은 성형가능한(중합가능한) 층에 릴리프 패턴을 형성하고, 릴리프 패턴에 상응하는 패턴을 하부 기판에 전사하는 것을 포함한다. 기판은 패턴화 공정을 위한 위치 지정을 용이하게 하고자 모션 스테이지에 연결될 수 있다. 패턴화 공정은 기판과 이격된 주형 및 주형과 기판 사이에 적용된 성형가능한 액체를 이용한다. 성형가능한 액체가 고화되어서 성형가능한 액체가 접촉한 주형의 표면 모양에 합치하는 패턴을 가진 단단한 층이 형성된다. 고화 후에 주형이 단단한 층으로부터 분리되고, 주형과 기판이 이격된다. 이어서 기판과 고화된 층에 추가의 공정이 행해져서 고화된 층의 패턴에 상응하는 릴리프 이미지가 기판에 전사된다.
도 1을 보면 기판(12) 위에 릴리프 패턴을 형성하는데 사용된 리소그래피 시스템(10)이 예시된다. 임프린트 리소그래피 스택은 기판(12)과 기판에 밀착된 하나 이상의 층(예를 들어, 밀착층)을 포함할 수 있다. 기판(12)은 기판 척(14)에 연결될 수 있다. 예시된 대로 기판 척(14)은 진공 척이다. 그러나, 기판 척(14)은 진공, 핀-타입, 홈-타입, 전자기 등이나 이들의 어떤 조합을 제한 없이 포함하는 어떤 척일 수 있다. 전형적인 척은 미국특허 제6,873,087에 설명되며, 이것은 본원에 참고로 포함된다.
기판(12)과 기판 척(14)은 스테이지(16)에 의해 또한 지지될 수 있다. 스테이지(16)는 x-, y- 및 z-축을 중심으로 한 동작을 제공할 수 있다. 스테이지(16), 기판(12) 및 기판 척(14)은 또한 기부(미도시) 위에 위치될 수 있다.
주형(18)은 기판(12)으로부터 이격된다. 주형(18)은 기판(12)을 향해 연장된 메사(20)를 포함할 수 있으며, 메사(20)는 그 위에 패턴화 표면(22)을 가진다. 메사(20)는 몰드(20)라고도 할 수 있다. 주형(18) 및/또는 몰드(20)는 제한은 아니지만 융합 실리카, 석영, 규소, 유기 폴리머, 실록산 폴리머, 실라잔 폴리머, 붕규산염 유리, 플루오로카본 폴리머, 금속, 강화 사파이어 등이나 이들의 어떤 조합을 포함하는 재료로 형성될 수 있다. 예시된 대로, 패턴화 표면(22)은 복수의 이격된 홈(24) 및/또는 돌출부(26)에 의해 한정된 특징부들을 포함하지만, 본 발명의 구체예가 이러한 구성에 제한되는 것은 아니다. 패턴화 표면(22)은 기판(12) 위에 형성될 패턴의 기초를 형성하는 어떤 모 패턴을 한정할 수 있다.
주형(18)은 척(28)에 연결될 수 있다. 척(28)은 제한은 아니지만 진공, 핀-타입, 홈-타입, 전자기 및/또는 다른 유사한 척 타입으로 구성될 수 있다. 전형적인 척은 미국특허 제6,873,087에 설명되며, 이것은 본원에 참고로 포함된다. 또한, 척(28)은 임프린트 헤드(30)에 연결되어서 주형(18)의 움직임을 용이하게 하도록 척(28) 및/또는 임프린트 헤드(30)가 구성될 수 있다.
시스템(10)은 유체 디스펜스 시스템(32)을 더 포함할 수 있다. 유체 디스펜스 시스템(32)을 사용하여 기판(12) 위에 중합가능한 재료를 배치할 수 있다. 중합가능한 재료(34)는 드롭 디스펜스, 스핀-코팅, 딥 코팅, 화학 증착(CVD), 물리 증착(PVD), 박막 부착, 후막 부착 등이나 이들의 어떤 조합과 같은 기술을 이용하여 기판(12) 위에 배치될 수 있다. 중합가능한 재료(34)(예를 들어, 임프린트 레지스트)는 설계 고려사항에 따라서 몰드(20)와 기판(12) 사이에 소정의 부피가 한정되기 전에 및/또는 후에 기판(12) 위에 배치될 수 있다. 중합가능한 재료(34)는 미국특허 제7,157,036호 및 미국 특허출원 공개 No. 2005/0187339에 설명된 성분들을 포함할 수 있으며, 이들은 둘 다 본원에 참고로 포함된다.
도 1 및 2를 보면 시스템(10)은 경로(42)를 따라 에너지(40)를 보내도록 연결된 에너지원(38)을 더 포함할 수 있다. 임프린트 헤드(30)와 스테이지(16)는 주형(18)과 기판(12)을 경로(42)와 겹쳐져 배치하도록 구성될 수 있다. 시스템(10)은 스테이지(16), 임프린트 헤드(30), 유체 디스펜스 시스템(32), 에너지원(38) 또는 이들의 어떤 조합과 통신하는 프로세서(54)에 의해서 조절될 수 있으며, 메모리(56)에 저장된 컴퓨터 판독 프로그램을 통해서 운영될 수 있다.
임프린트 헤드(30), 스테이지(16), 또는 이 둘 모두는 몰드(20)와 기판(12) 사이의 거리를 변경하여 이들 사이에 실질적으로 중합가능한 재료(34)로 충전되는 소정의 부피를 한정할 수 있다. 예를 들어, 임프린트 헤드(30)는 주형(18)에 힘을 적용하여 몰드(20)가 중합가능한 재료(34)와 접촉되도록 할 수 있다. 소정의 부피가 중합가능한 재료(34)로 실질적으로 충전된 후, 에너지원(38)이 에너지(40), 예를 들어 광대역 자외선을 생성해서, 기판의 표면(44) 및 패턴화 표면(22)의 모양에 합치하는 모양으로 중합가능한 재료(34)를 고화 및/또는 가교시켜서 기판(12) 위에 패턴화된 층(46)을 한정한다. 패턴화된 층(46)은 돌출부(50)와 홈(52)으로 도시된 복수의 특징부들과 잔류층(48)을 포함할 수 있으며, 돌출부(50)는 두께 t1을 갖고, 잔류층(48)은 두께 t2를 가진다.
상기 설명된 시스템 및 과정은 미국특허 제6,932,934호, 미국 특허출원 공개 No. 2004/0124566, 미국 특허출원 공개 No. 2004/0188381 및 미국 특허출원 공개 No. 2004/0211754에 언급된 임프린트 리소그래피 과정 및 시스템에서도 또한 실행될 수 있으며, 이들은 모두 본원에 참고로 포함된다.
중합가능한 재료가 드롭 디스펜스 또는 스핀 코팅 방법에 의해서 기판에 적용되는 나노임프린트 공정에서는 주형이 중합가능한 재료와 접촉한 후에 주형의 홈 안에 기체가 포집될 수 있다. 중합가능한 재료가 드롭 디스펜스 방법에 의해 기판에 적용되는 나노임프린트 공정에서는 또한 기판 위 또는 임프린팅 스택 위에 분배된 중합가능한 재료나 임프린트 레지스트의 소적들 사이에 기체가 포집될 수 있다. 즉, 소적이 확산됨에 따라 소적들 사이의 중간 영역에 기체가 포집될 수 있다.
기체 이탈 및 해리 속도는 중합가능한 재료가 기판(또는 임프린팅 스택) 위에 연속층을 형성할 수 있는 속도, 또는 주형과 중합가능한 재료가 접촉된 후 중합가능한 재료가 주형 특징부를 충전할 수 있는 속도를 제한할 수 있으며, 이것은 나노임프린트 공정의 처리량을 제한한다. 예를 들어, 기판이나 주형은 기판과 주형 사이에 포집된 기체에 실질적으로 불침투성일 수 있다. 어떤 경우, 기판 또는 주형에 밀착된 중합체 층은 기체로 포화될 수 있으며, 이 경우 임프린팅 스택과 주형 사이에 있는 기체는 포화된 중합체 층으로 실질적으로 들어갈 수 없어서 기판과 기판 또는 임프린팅 스택 사이에 포집된 채로 남게 된다. 기판 또는 임프린팅 스택과 주형 사이에 포집된 채로 남은 기체는 패턴화된 층에 충전 결함을 일으킬 수 있다.
임프린트 리소그래피 공정에서 기판/임프린팅 스택과 주형 사이에 포집된 기체는 중합가능한 재료, 기판/임프린팅 스택, 주형, 또는 이들의 어떤 조합을 통해서 이탈될 수 있다. 어떤 매체를 통해서 이탈하는 기체의 양은 포집된 기체와 매체 사이의 접촉 면적에 영향을 받을 수 있다. 포집된 기체와 중합가능한 재료 사이의 접촉 면적은 포집된 기체와 기판/임프린팅 스택 사이의 접촉 면적보다 적고, 포집된 기체와 주형 사이의 접촉 면적보다 적을 수 있다. 예를 들어, 기판/임프린팅 스택 위의 중합가능한 재료의 두께는 약 1μm 미만, 또는 약 100nm 미만일 수 있다. 어떤 경우, 중합가능한 재료는 임프린팅 전에 기체로 포화될 만큼의 충분한 기체를 흡수할 수 있으며, 이 경우 포집된 기체는 실질적으로 중합가능한 재료로 들어갈 수 없다. 반면에, 포집된 기체와 기판 또는 임프린팅 스택 사이의 접촉 면적, 또는 포집된 기체와 주형 사이의 접촉 면적은 상대적으로 클 수 있다.
어떤 경우, 기판/임프린팅 스택 또는 주형은 다수의 기공들을 한정하는 다공질 재료를 포함할 수 있으며, 평균 기공 크기 및 기공 밀도 또는 상대적 기공도는 각각 기판/임프린팅 스택 또는 주형으로의 기체 확산이 용이하게 되도록 선택된다. 특정 경우, 기판/임프린팅 스택 또는 주형은 기판/임프린팅 스택과 기판 사이의 중합가능한 재료로부터 멀어져서 각각 기판/임프린팅 스택 또는 주형을 향하는 방향으로 기판/임프린팅 스택과 주형 사이에 포집된 기체의 수송을 용이하게 하도록 설계된 다공질 재료로 된 하나 이상의 층 또는 영역을 포함할 수 있다.
다공질 유전층은 반도체 장치, 광도파로 등과 같은 기판 위에 형성될 수 있으며, 이로써 활성 구성요소를 전기적으로 분리하는 절연층이 제공된다. 어떤 경우 나노임프린트 리소그래피 주형은 기판 위에 형성된 하나 이상의 다공질 유전층을 포함한다. 유전층이 형성된 기판의 표면은 실질적으로 평면일 수 있거나, 또는 특징부(예를 들어, 나노패턴화된 특징부)를 포함할 수 있다. 유전층은, 예를 들어 틈 충전층, 패시베이션 층, 금속간 유전 필름, 전-금속 유전 필름, 얕은 트렌치 분리 등일 수 있다. 유전층은 유전층의 특성을 개선하기 위해 치밀화될 수 있다(예를 들어, 유전층을 통한 헬륨 기체의 확산을 허용할 정도의 적합한 다공도를 유지한 상태에서 응력 안정성이나 밀도를 증가시키는 것). 본원에서 사용되었을 때 산화규소 층의 "치밀화"는 일반적으로 층의 밀도의 증가 또는 해당 층에서 산소 대 규소 비의 변화(예를 들어, 증가)를 말한다(예를 들어, SiO1 .5에서 SiO1 .9로, SixNyHz에서 SiO2로 등). 산화규소 층의 품질 개선은, 예를 들어 응력 안정성(예를 들어, 나노임프린트 리소그래피 주형의)의 증가, 순도 증가 등을 포함할 수 있다. 유전층이 형성된 기판은 단층 기판 또는 다층 기판일 수 있다. 예로서 기판은 규소-함유 층, 예를 들어 융합 실리카 또는 규소 웨이퍼를 포함한다. 어떤 경우 기판, 또는 기판의 맨윗면은 실질적으로 물에 불침투성이다.
유전층은 동일한 또는 상이한 재료로 된 2 이상의 유전층을 포함할 수 있다. 예를 들어, 제1 유전층이 기판 위에 형성될 수 있고, 제2 유전층이 제1 유전층 위에 형성될 수 있다. 제1 유전층은 제2 유전층의 부착 전에 처리될 수 있으며, 이로써 제1 유전층, 제2 유전층, 또는 이 두 유전층 모두의 치밀화가 증진된다. 본원에 설명된 대로, 유전층은 산화체, 촉매, 또는 반응물질, 예를 들어 물 또는 산소의 존재하에 결합 재구조화, 산화 또는 치밀화를 겪을 수 있는 재료로 형성된다. 유전층을 위한 적합한 재료의 예들은 금속 또는 반도체의 산화물 또는 질화물을 포함한다. 유전층에 적합한 규소-함유 재료의 예들은 산화규소, 질화규소 및 규소-함유 폴리머, 예를 들어 폴리실라잔 또는 스핀-온-글라스를 포함한다. 치밀화 동안의 화학 반응은 산소 또는 물과 규소-함유 재료의 반응을 포함할 수 있으며, 이로써 규소-산소 결합이 형성된다. 산화를 겪는 유전 재료와 산화체에 기초하면 부산물은 부재할 수 있거나, 또는 수소 기체 및/또는 암모니아를 포함할 수 있다.
도 3a-3d는 기판 위에 제1 유전층을 형성하고, 제1 유전층의 기공들에 물을 도입하고, 물-함유 제1 유전층 위에 제2 유전층을 형성하고, 제1 유전층과 제2 유전층을 아닐링하여 제1 및 제2 유전층을 동시에 치밀화하고/하거나 개선하는 과정을 예시한다. 치밀화는 습식 또는 건식 산화/아닐링을 포함할 수 있으며, 산소의 혼입(예를 들어, -Si-O- 결합의 형성)과 기체상 부산물로서 방출되는 수소, 암모니아 등의 형성을 포함하는 화학 반응을 동반한다.
도 3a는 기판 위에 제1 유전층(102)이 형성된 기판(100)의 측면도를 예시한다. 제1 유전층(102)은 본 분야에 공지된 화학 증착(CVD) 공정(예를 들어, 플라즈마 강화 CVD 공정) 또는 스핀 코팅 공정에 의해서 기판(100) 위에 형성될 수 있다. 제1 유전층(102)의 두께는 1μm 내지 10μm의 범위이다. 예로서 제1 유전층(102)은 기판(100) 위에 SiOx를 포함하는 산화규소 층을 형성하는데 사용된 PECVD 공정에 의해서 형성되며, 여기서 x≠2이다(즉, 산화규소는 실질적으로 순수한 이산화규소는 아니다). 제1 유전층(102)을 형성하기 위한 PECVD 공정에서 규소-함유 반응 기체는 SiH4, TEOS 또는 다른 규소-함유 전구물질을 포함할 수 있다. 반응 기체는 플라즈마 하에 산화체에 의해서 산화된다. 일례로서 SiH4(유속 22sccm)는 Plasma-Therm 700 VLR PECVD 시스템(225℃, 300mTorr, 50W)에서 산화될 수 있으며, 이로써 기판(100) 위에 제1 유전층(102)이 형성된다. 다른 예에서, 제1 유전층(102)은 스핀 코팅 공정에 의해 형성되며, 기판(100) 위에 폴리실라잔 층 또는 스핀-온-글라스 층을 형성한다. 폴리실라잔 층이, 예를 들어 기판(100) 위에 SPINFIL 600(AZ Electronic Materials로부터 입수가능)을 스핀 코팅함으로써 형성되며, 이후 산화되어(예를 들어, 스팀 아닐링에 의해) 산화규소 층을 형성할 수 있다. 본원에 참고로 포함되는 Shimizu et al.에 의한 미국 특허출원 공개 No. 2007/0259106는 폴리실라잔 조성물의 스팀 아닐링을 설명한다. 스핀-온-글라스(SOG) 층은 기판(100) 위에 SOG 재료(예를 들어, Honeywell International, Inc.로부터 입수가능)를 스핀 코팅함으로써 형성될 수 있다. 제1 유전층(102)은 다공질 층이다. 본원에서 사용되었을 때 "다공질 층"은 이산화규소(SiO2)보다 더 다공질인 층을 말한다.
제1 유전층(102)이 기판(100) 위에 형성된 후, 제1 유전층은 물을 포함하는 유체(예를 들어, 증기 또는 액체)와 접촉되어 물-함유 제1 유전층(104)을 형성한다. 제1 유전층과 물을 포함하는 유체의 접촉은, 예를 들어 제1 유전층이 주변 조건에 노출되는 것이 아니라 제1 유전층의 기공들에 물이 서서히 도입되는 것을 포함한다. 제1 유전층(102)과 물-함유 유체의 접촉의 예들은 제1 유전층의 화학 기계적 평탄화(CMP), 기판 또는 제1 유전층을 물, 수용액 또는 물을 포함하는 증기(예를 들어, 스팀)에 노출, 또는 물, 수용액 또는 물을 포함하는 증기(예를 들어, 스팀) 중에서 기판 또는 제1 유전층을 침지 또는 소킹 등을 포함한다.
도 3b는 기판(100) 위의 물-함유 제1 유전층(104)을 예시한다. 물이 제1 유전층(102)의 기공들에 도입되거나 혼입되어 물-함유 제1 유전층(104)이 형성된 후, 제2 유전층(106)이 물-함유 제1 유전층 위에 형성되고, 제1 유전층의 수분을 포집한다. 도 3c는 물-함유 제1 유전층(104) 위의 제2 유전층(106)을 도시한다. 제1 유전층 위에 제2 유전층(106)이 형성되기 전에는 제1 유전층(104)으로부터 물이 의도적으로 소산되지 않는다. 즉, 예를 들어 제1 유전층(104)은 주변 조건에는 노출될 수 있지만 제2 유전층(106)이 제1 유전층 위에 형성되기 전에는 아닐링되지 않는다. 제2 유전층의 두께는 50nm 내지 1μm의 범위이다. 제2 유전층(106)은, 예를 들어 본 분야에 공지된 CVD 공정(예를 들어, 플라즈마-강화 CVD 공정) 또는 스핀 코팅 공정에 의해 형성될 수 있다. 예로서 제2 유전층(106)은 다공질의 물-함유 제1 유전층(104) 위에 SiOx를 포함하는 산화규소 층을 형성하는데 사용된 PECVD 공정에 의해서 형성되며, 여기서 x≠2이다. 적합한 PECVD 공정의 예는 제1 유전층(102)과 관련하여 상기 설명된다. 다른 예에서, 제2 유전층(106)은 스핀 코팅 공정에 의해 형성되며, 제1 유전층(104) 위에 폴리실라잔 층 또는 스핀-온-글라스 층을 형성한다. 폴리실라잔 층이, 예를 들어 제1 유전층(104) 위에 SPINFIL600(AZ Electronic Materials로부터 입수가능)을 스핀 코팅하고, 예비 베이킹하고(예를 들어, 100℃ 내지 200℃의 온도에서 수 분간), 하기 설명된 대로 스팀 아닐링함으로써 형성될 수 있다. SOG 층은 물-함유 제1 유전층(104) 위에 SOG 재료(예를 들어, Honeywell International, Inc.로부터 입수가능)를 스핀 코팅함으로써 형성될 수 있다.
제2 유전층(106)이 다공질의 물-함유 제1 유전층(104) 위에 형성된 후, 제1 및 제2 유전층은 600℃ 이하(예를 들어, 550℃ 이하)의 온도에서 물 또는 물과 산소(예를 들어, 공기 중 산소)의 존재하에 동시에 스팀 아닐링되어 도 3d에 도시된 대로 경화된 제1 유전층(108)과 경화된 제2 유전층(110)을 형성한다. 어떤 경우, 경화된 제1 유전층(108)과 경화된 제2 유전층(11)은 각각 제1 유전층(102) 및 제2 유전층(106)보다 더 높은 밀도 및/또는 더 큰 응력 안정성 및/또는 SiO2나 열 산화물에 더 가까운 조성을 가진다.
도 3c에 도시된 조립체의 스팀 아닐링 동안 반응물질 또는 촉매(예를 들어, 물)가 적어도 두 공급원으로부터 적어도 두 방향으로 제2 유전층(106)으로 들어가는데, 물-함유 제1 유전층(104)으로부터 제2 유전층(106)으로 들어가고, 주변 환경의 물로부터(예를 들어, 제2 유전층을 둘러싼 스팀으로부터) 제2 유전층으로 들어간다. 따라서, 경화된 제2 유전층(110)을 형성하기 위한 제2 유전층(106)의 치밀화가 이 과정에서는, 예를 들어 반응물질이나 촉매가 실질적으로 한 방향으로부터(예를 들어, 제2 유전층을 둘러싼 스팀으로부터 제2 유전층으로) 치밀화될 층으로 들어가는 습식 산화 과정에서보다 더 빠르고 더 완벽하게 일어날 수 있다. 반응물질이나 촉매가 실질적으로 단지 한 방향으로부터 아닐링될 층으로 들어가는 경우(예를 들어, 하나의 표면 또는 인터페이스를 통해서), 치밀화는 먼저 반응물질이나 촉매가 들어가는 표면에서 일어나고, 수 나노미터 정도의 두께를 가진 치밀한 "외피"가 형성된다. 이 치밀한 "외피"는 반응물질이나 촉매가 유전층의 벌크로 들어가는 속도를 늦추며, 이로써 균일하게 치밀화된 층을 달성하는데 아마도 시간이 많이 걸릴 수 있다. 어떤 경우, 결과의 아닐링된 층은 불균질할 수 있거나, 또는 표면에서보다 벌크에서 밀도가 더 낮은 밀도 구배를 나타낼 수 있다.
스팀 아닐링 과정 동안 SiOx(x≠2)를 포함하는 유전층(예를 들어, PECVD 층 또는 SOG 층)은 어떤 산화를 겪을 수 있으며, -Si-H와 -Si-OH가 -Si-O-Si- 결합으로 전환됨에 따라 x가 2에 근접하게 된다. 동시에 유전층에서 산화규소의 재구조화가 일어날 수 있으며, 이로써 층 내에서 결합 응력이 감소되거나, 또는 응력 안정성이 증가된다. 스팀 아닐링 과정 동안 질소-함유 유전층(예를 들어, 폴리실라잔 층)은 물과 산소의 존재하에 산화를 겪어서, 질소가 제거되고(예를 들어, 암모니아의 형태로), -Si-O-Si- 결합이 형성되는 과정에서 산화규소 또는 이산화규소를 형성한다. 폴리실라잔의 질소가 산소로 치환되어 산화규소를 형성함으로써 기판에 대해 높은 열분해 역치(예를 들어, < 10μm)와 강한 밀착력을 지닌 순수하고 치밀한 실리카가 제공된다. 반면에, SOG로부터 물을 제거함에 따른 졸-겔 스핀-온-글라스(SOG)의 치밀화는 낮은 열분해 역치(예를 들어, < 0.5μm)를 지닌 불완전한 실리카를 제공한다. 스팀 아닐링 또는 경화 후, 경화된 제2 유전층(110) 및/또는 경화된 제1 유전층(108)의 밀도는 열 산화물의 밀도에 필적할 수 있다. 예를 들어, 본원에 설명된 대로 경화된 유전층의 에칭률 대 열 산화물의 에칭률의 비는 1:1 내지 1.25:1의 범위 또는 1:1 내지 1.1:1의 범위일 수 있다. 경화된 유전층의 헬륨 침투성 대 열 산화물의 헬륨 침투성의 비는 적어도 2:1 또는 최대 3:1이다.
도 4는 기판 위의 유전층을 치밀화하기 위한 과정(200)을 도시한 순서도이다. 202에서 다공질 제1 유전층이 기판에 제공된다. 204에서 제1 유전층의 기공들에 물이 도입된다. 206에서는 204에서 형성된 물-함유 제1 유전층 위에 제2 유전층이 형성된다. 물-함유 제1 유전층과 제2 유전층은 600℃ 이하의 온도에서 208에서 동시에 아닐링되며, 이로써 제1 및 제2 유전층의 산소 함량 및/또는 밀도 및/또는 응력 안정성이 증가하고, 경화된 제1 및 제2 유전층에 열 산화물-유사 특성이 부여되고/되거나 증진된다. 어떤 경우, 도 4에 도시된 과정은 적어도 2.1g/㎤, 적어도 2.15g/㎤, 또는 적어도 2.18g/㎤의 밀도를 지닌 제2 유전층 및/또는 제1 유전층을 제공하며, 이들은 모두 열 산화물의 밀도(2.2g/㎤)에 필적한다.
한 구체예에서, 나노임프린트 리소그래피에서 사용하기 위한 다공질 주형 또는 포토마스크 위의 제2 유전층 또는 캡 층은 본원에 설명된 과정을 이용하여 치밀화될 수 있다. Sreenivasan et al.의 미국 특허출원 공개 No. 2004/0065976과 No. 2004/0065252 및 Watts의 미국특허 제6,936,194호는 나노임프린트 리소그래피에 사용되는 방법 및 장치를 설명하며, 이들은 모두 본원에 참고로 포함된다. Fletcher et al.의 미국 특허출원 공개 No. 2010/0104852와 No. 2010/0109201 및 Xu et al.의 미국 특허출원 공개 No. 2009/0140458은 나노임프린트 리소그래피에서 사용하기 위한 다공질 주형을 설명하며, 이들은 모두 본원에 참고로 포함된다.
나노임프린트 리소그래피에서 주형 또는 포토마스크는 융합 실리카로 제작될 수 있다. 융합 실리카는 높은 기계 강도와 UV 투과성을 제공하는데, 이들은 둘 다 나노임프린트 리소그래피 주형에 바람직하다. 그러나, 융합 실리카는 기체(예를 들어, 헬륨)에 대해 비교적 제한된 침투성을 가지며, 이것은 임프린트 리소그래피 공정의 처리량을 제한할 수 있는 특성이다. 융합 실리카 주형에 다공질 층을 추가하는 것은 기체의 주형으로의 확산을 증진시킴으로써 나노임프린트 리소그래피 공정의 처리량을 증가시킬 수 있다. 그러나, 융합 실리카 주형의 표면 위의 다공질 층은 적합한 기계적 안정성을 제공할 수 없으며, 따라서 임프린트 리소그래피 공정 동안 손상될 수 있다.
높은 기계 강도를 유지하면서 나노임프린트 리소그래피 포토마스크의 침투성을 증가시키는 것은 융합 실리카 나노임프린트 리소그래피 포토마스크 위에 다공질 층을 형성하고, 다공질 층위에 얇고 비교적 치밀한 층을 형성함으로써 달성될 수 있다. 도 5a 및 5b는 융합 실리카 기저층(302), 다공질 층또는 제1 유전층(304), 및 캡 층 또는 제2 유전층(306)을 지닌 나노임프린트 리소그래피 주형(300)의 측면도이다. 도 5a에 도시된 대로 주형(300)의 임프린팅 표면은 실질적으로 평면이다. 도 5b에 도시된 대로 주형(300)은 다수의 나노규모의 돌출부(50)와 홈(52)을 포함한다(즉, 주형은 나노패턴화된다).
주형(300)은 융합 실리카 기저층(302) 위에 제1 유전층 또는 다공질 층(304)을 형성하는 단계, 다공질 층의 기공들에 물을 도입하는 단계, 및 다공질 층 위에 제2 유전층 또는 캡 층(306)을 형성하는 단계를 포함하는 과정에 의해서 형성될 수 있다. 다공질 층(304)과 캡 층(306)은 도 3a-3c에 도시된 제1 유전층(102)(또는 104) 및 제2 유전층(106)과 각각 관련하여 설명된 것과 유사한 과정으로 유사한 재료로 형성될 수 있다. 어떤 경우 다공질 층(304)은 낮은 k 유전 재료를 포함한다. 다공질 층(304)과 캡 층(306)은 600℃ 이하의 온도에서 스팀 아닐링될 수 있으며, 이로써 예들 들어 캡 층의 밀도 및 다공질 층의 응력 안정성이 증가한다. 치밀화 후 캡 층(306)은 나노임프린트 리소그래피 주형으로서 사용하기 위한 적합한 기계 강도를 제공한다. 그러나, 캡 층(306)은 캡 층 밑의 다공질 층(304)과 함께 다공질 층이 없는 융합 실리카 주형보다 주형으로 기체가 더욱 빨리 확산할 수 있도록 허용한다. 캡 층(306)의 헬륨 침투성의 증가는 열 산화물의 밀도에 필적하는 밀도와 함께 바람직한 기계적 특성들을 제공하고, 제1 유전층을 통해서 다공질 층(304)으로 헬륨이 빨리 확산하도록 허용하며, 이로써 패턴화된 임프린트 리소그래피 주형의 특징부들이 헬륨 환경에서 임프린트 레지스트로 더욱 빨리 충전되도록 촉진한다.
실시예
비교예
약 4μm의 두께를 지닌 다공질 산화규소 층(SiOx, x≠2)을 PECVD 공정에 의해 규소 기판 위에 형성해서 Plasma-Therm 700 VLR PECVD 시스템(225℃, 300mTorr, 50W)에서 N2O(유속 42sccm)에 의해 SiH4(유속 22sccm)를 산화시켰다. 다음에, 다공질 산화규소 층 위에 약 0.5μm의 두께로 폴리실라잔(SPINFIL 600)의 층을 스핀 코팅하여 제2 유전층을 형성했다. 제2 유전층을 건조시키거나 예비 베이킹한 후, 이 기판/유전층 조립체를 H2O와 O2의 존재하에 550℃에서 스팀 아닐링했다.
실시예
약 4μm의 두께를 지닌 다공질 산화규소 층(SiOx, x≠2)을 비교예에 대해 상기 설명된 것과 유사한 PECVD 공정에 의해 규소 기판 위에 형성했다. 화학 기계적 평탄화(CMP)를 이용해서 산화규소 층의 표면을 연마했다. IPEC/Westech 모델 373M CMP 시스템으로 CMP 공정을 수행했으며, Cabot 반도체 세미 스펄스 12E 슬러리(연마 압력 = 2psi, 배압 = 1.5psi, 플래턴 RMP = 90, 헤드 RPM = 85, 헤드 사이즈 = 4", 연마 시간 = 1분)를 이용했다. CMP 공정 동안 다공질 산화규소 층의 기공들에 물을 도입했다. 다음에, 비교예에 대해 상기 설명된 것과 유사한 과정으로 물-함유 다공질 산화규소 층 위에 약 0.5μm의 두께를 지닌 폴리실라잔(SPINFIL 600)의 층을 스핀 코팅하여 제2 유전층을 형성했다. 기판 위에 제2 유전층이 형성된 후에 물-함유 다공질 산화규소 층을 아닐링했다. 제2 유전층을 건조시키거나 예비 베이킹한 후, 이 기판/유전층 조립체를 비교예에 대해 상기 설명된 것과 유사한 과정으로 550℃에서 스팀 아닐링했다.
실시예와 비교예의 특성을 평가했고, 제1 및 제2 유전층의 에칭률을 열 산화물의 에칭률과 비교했다. 표 1은 실시예와 비교예에서 형성된 스팀 아닐링된 다층 기판의 특성을 기재한다.
Figure pct00001
공정처리 동안 제1 유전층에 물을 도입하지 않은 비교예(즉, CMP가 없는)는 550℃에서 인장 필름 응력을 나타냈다. 제2 유전층의 열분해가 600℃에서 관찰되었다. 공정처리 동안 제1 유전층에 물을 도입한 실시예(즉, 제1 유전층의 CMP)는 550℃ 및 600℃에서 압축 필름 응력을 나타냈으며, 600℃까지는 열분해를 나타내지 않았다. 압축 응력을 가진 유전층은 더욱 강인할 수 있으며, 따라서 인장 응력을 가진 유전층보다 더 바람직할 수 있다.
실시예와 비교예의 제1 유전층과 제2 유전층의 에칭률을 부식제로서 계면활성제(J.T. Baker로부터 입수가능)를 사용하여 20:1 완충 산화물 에칭(BOE)으로 실온에서 평가했다. 실시예와 비교예에 대해, 550℃에서 아닐링된 제1 유전층의 에칭률 대 열 산화물의 에칭률의 비와 550℃에서 아닐링된 제2 유전층의 에칭률 대 열 산화물의 에칭률의 비를 표 1에 나타낸다. 표 1에 보이는 대로, 실시예의 제2 유전층(SPINFIL 600)의 에칭률은 열 산화물의 에칭률보다 단지 10% 더 높았을 뿐이다. 이 증진된 치밀화는 열 산화물의 특성에 필적하는 특성들을 지니지만, 열 산화에 필요한 온도(예를 들어, 1000℃)보다 훨씬 더 저온(예를 들어, 550℃)에서 달성되는 고 품질 산화규소 층을 제공한다. 비교예의 제2 유전층(SPINFIL 600)의 에칭률은 열 산화물의 에칭률보다 50% 더 높았다.
실시예의 제1 유전층(PECVD 산화규소)의 에칭률은 열 산화물의 에칭률의 약 45배이고, 비교예의 제1 유전층(PECVD 산화규소)의 에칭률은 열 산화물의 에칭률보다 약 70배 더 크다. 따라서, 실시예의 제1(PECVD) 및 제2(SPINFIL 600) 유전층은 모두 비교예의 제1(PECVD) 및 제2(SPINFIL 600) 유전층보다 각각 더 치밀하다. 물-함유 제1 유전층에서 물의 존재(예를 들어, 제1 유전층에 포집된 수분의 존재)가 스팀 아닐링 과정 동안 제1 및 제2 유전층의 치밀화를 증진시키는 것으로 나타났으며, 그 결과 제2 유전층(SPINFIL 600)이 놀랍게도 열 산화물의 에칭률과 유사한 에칭률을 갖게 되고, 이것은 훨씬 더 저온에서 달성되었다.
다공도의 지표로서 표 1은 실시예의 헬륨 충전 시간이 비교예의 헬륨 충전 시간의 2배 이상이었음을 나타낸다. 헬륨 충전 시간은 헬륨 환경에서 제2 유전층 위에 놓인 중합가능한 재료(예를 들어, 임프린트 레지스트)의 소적들이 임프린팅 공정 중에 소적들 사이의 중간 영역을 채우는데 필요한 시간에 해당한다. 임프린트 레지스트에 의한 중간 영역의 충전은 중간 영역에 있는 헬륨이, 예를 들어 다공질 층으로(즉, 제2 유전층을 통해 제1 유전층으로) 확산하는 것에 해당한다. 따라서, 표 1에 나타낸 헬륨 충전 시간은 실시예의 다층 기판이 비교예의 다층 기판보다 덜 다공질임을(더 치밀함을) 나타낸다. 헬륨 충전 시간은 미국 특허출원 공개 No. 2010/0104852에 설명되는데, 이것은 나노임프린트 리소그래피 주형을 통해 찍혀진 헬륨 환경 중의 임프린트 레지스트의 소적들의 이미지를 도시한다.
열 산화물 제2 유전층에 대한 약 5-6초의 헬륨 충전 시간과 비교하여 나노임프린팅 시험 동안 실시예의 헬륨 충전 시간은 2.1초였다. 따라서, 실시예는 열 산화물에 필적하는 기계 강도 및 열 산화물보다 2-3배 정도 더 좋은 기체 확산 특성을 나타내며, 이것은 강도와 다공도의 예상치 못한 유리한 조합을 나타낸다. 비교예의 헬륨 충전 시간은 1초이지만, 이 증가된 다공도는 600℃에서 아닐링되었을 때 바람직하지 않은 인장 응력과 열분해를 수반한다.
본 명세서는 많은 특정한 실시형태의 상세내용을 함유하지만, 이들은 본 발명의 범위나 청구하고자 하는 것에 대한 제한으로서 해석되어서는 안 되며, 오로지 구체적인 발명에 대한 특정한 구체예들에 특정되는 특징들에 대한 설명으로서만 해석되어야 한다. 개별적 구체예들과 관련하여 본 명세서에서 설명된 특정한 특징들은 또한 하나의 구체예에서 조합하여 실시될 수도 있다. 반대로, 하나의 구체예와 관련하여 설명된 다양한 특징들은 또한 다수의 구체예들에서 개별적으로 또는 어떤 적합한 하위조합으로 실시될 수도 있다. 더욱이, 특징들은 특정한 조합으로 작용하는 것으로서 상기 설명되고 심지어 처음부터 이처럼 청구될 수 있지만, 청구된 조합에 속한 하나 이상의 특징은 어떤 경우 그 조합으로부터 제외될 수 있으며, 청구된 조합은 하위조합 또는 하위조합의 변형과도 관련될 수 있다.
이와 같이, 본 주제에 관한 특정한 구체예들이 설명되었다. 다른 구체예들도 이후 청구항들의 범위 내에 들어간다. 어떤 경우, 청구항들에 인용된 작용은 상이한 순서로 수행될 수 있으며, 그래도 바람직한 결과를 달성한다. 게다가, 첨부한 도면에 묘사된 과정들은 바람직한 결과를 달성하기 위해서 나타낸 특정한 순서, 또는 순차적인 순서를 반드시 필요로 하는 것은 아니다.

Claims (22)

  1. 다수의 물-함유 기공들을 한정하는 제1 유전층을 기판에 제공하는 단계;
    물-함유 제1 유전층 위에 제2 유전층을 제공하는 단계; 및
    600℃ 이하의 온도에서 제1 및 제2 유전층을 스팀 아닐링하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서, 기판이 물에 불침투성인 것을 특징으로 하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 600℃ 이하의 온도에서 제1 및 제2 유전층을 스팀 아닐링하는 단계는 제1 유전층과 제2 유전층의 밀도를 증가시키는 것을 특징으로 하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 스팀 아닐링 전에 제1 유전층은 SiOx를 포함하며, 이때 x는 2가 아닌 것을 특징으로 하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 제1 유전층은 규소-함유 폴리머를 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 제1 유전층 위에 제2 유전층을 제공하는 단계는 화학 증착 공정 또는 스핀 코팅 공정을 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 제1 유전층 위에 제2 유전층을 제공하는 단계는 스핀 코팅 공정을 포함하며, 스핀 코팅 공정은 물-함유 제1 유전층 위에 폴리실라잔 필름 또는 스핀-온-글라스 필름을 스핀 코팅하는 것을 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 아닐링 후 제2 유전층의 에칭률 대 열 산화물의 에칭률의 비는 1:1 내지 1.25:1 또는 1:1 내지 1.1:1인 것을 특징으로 하는 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 기판에 제1 유전층을 제공하는 단계는 기판 위에 제1 유전층을 형성하는 단계, 및 제1 유전층을 물을 포함하는 유체와 접촉시키는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 기판 위에 제1 유전층을 형성하는 단계는 스핀 코팅 공정 또는 화학 증착 공정을 포함하는 것을 특징으로 하는 방법.
  11. 제 9 항에 있어서, 유체는 증기 또는 액체인 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서, 제1 유전층을 물을 포함하는 액체와 접촉시키는 단계는 제1 유전층의 화학 기계적 평탄화를 포함하는 것을 특징으로 하는 방법.
  13. 제 9 항에 있어서, 제1 유전층을 물을 포함하는 유체와 접촉시키는 단계는 제1 유전층을 수용액 또는 물과 접촉시키는 것을 포함하는 것을 특징으로 하는 방법.
  14. 제 9 항에 있어서, 제1 유전층을 물을 포함하는 유체와 접촉시키는 단계는 수용액 또는 물 중에서 제1 유전층을 소킹하는 것을 포함하는 것을 특징으로 하는 방법.
  15. 제 1 항의 방법에 의해서 제작된 장치.
  16. 제 1 항의 방법에 의해서 제작된 리소그래피 주형.
  17. 다수의 물-함유 기공들을 한정하는 다공질 층을 융합 실리카 기판에 제공하는 단계;
    물-함유 다공질 층 위에 캡 층을 제공하는 단계; 및
    600℃ 이하의 온도에서 다공질 층과 캡 층을 스팀 아닐링하여 캡 층의 밀도를 증가시키는 단계
    를 포함하는, 임프린트 리소그래피 주형의 제작 방법.
  18. 제 17 항에 있어서, 융합 실리카 기판에 다공질 층을 제공하는 단계는 융합 실리카 기판 위에 다공질 층을 형성하는 단계, 및 다공질 층을 물을 포함하는 유체와 접촉시키는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 17 항 또는 제 18 항에 있어서, 물-함유 다공질 층 위에 캡 층을 제공하는 단계는 물-함유 다공질 층 위에 중합가능한 재료를 스핀 코팅하는 것을 포함하는 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서, 중합가능한 재료를 패턴화하는 단계를 더 포함하며, 이로써 물-함유 다공질 층 위에 패턴화된 캡 층을 형성하는 것을 특징으로 하는 방법.
  21. 제 19 항 또는 제 20 항에 있어서, 다공질 층과 캡 층을 스팀 아닐링하기 전에 중합가능한 재료를 예비 베이킹하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 제 17 항의 방법에 의해서 제작된 임프린트 리소그래피 주형.
KR1020137002226A 2010-07-08 2011-07-08 산화규소 층의 증진된 치밀화 KR101851393B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US36257310P 2010-07-08 2010-07-08
US61/362,573 2010-07-08
US13/178,057 2011-07-07
US13/178,057 US8541053B2 (en) 2010-07-08 2011-07-07 Enhanced densification of silicon oxide layers
PCT/US2011/043355 WO2012006521A1 (en) 2010-07-08 2011-07-08 Enhanced densification of silicon oxide layers

Publications (2)

Publication Number Publication Date
KR20130090880A true KR20130090880A (ko) 2013-08-14
KR101851393B1 KR101851393B1 (ko) 2018-04-23

Family

ID=44533088

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137002226A KR101851393B1 (ko) 2010-07-08 2011-07-08 산화규소 층의 증진된 치밀화

Country Status (5)

Country Link
US (1) US8541053B2 (ko)
JP (1) JP5753263B2 (ko)
KR (1) KR101851393B1 (ko)
TW (1) TWI520218B (ko)
WO (1) WO2012006521A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5618588B2 (ja) * 2010-03-24 2014-11-05 キヤノン株式会社 インプリント方法
JP5405437B2 (ja) * 2010-11-05 2014-02-05 AzエレクトロニックマテリアルズIp株式会社 アイソレーション構造の形成方法
GB201522552D0 (en) * 2015-12-21 2016-02-03 Spts Technologies Ltd Method of improving adhesion
US20190055645A1 (en) * 2016-02-26 2019-02-21 Versum Materials Us, Llc Compositions and methods using same for deposition of silicon-containing film
WO2018027073A1 (en) 2016-08-03 2018-02-08 Board Of Regents, The University Of Texas System Wafer-scale programmable films for semiconductor planarization and for imprint lithography
US11126083B2 (en) 2018-01-24 2021-09-21 Canon Kabushiki Kaisha Superstrate and a method of using the same
US11450526B2 (en) 2018-05-30 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cyclic spin-on coating process for forming dielectric material
CN112993098B (zh) * 2021-02-05 2022-07-19 福建晶安光电有限公司 一种图形化衬底、发光二极管及其制作方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3850687A (en) * 1971-05-26 1974-11-26 Rca Corp Method of densifying silicate glasses
US4686112A (en) * 1983-01-13 1987-08-11 Rca Corporation Deposition of silicon dioxide
JPH05218214A (ja) * 1992-02-07 1993-08-27 Fujitsu Ltd 有機硅素重合体と半導体装置の製造方法
JP3225268B2 (ja) * 1997-09-18 2001-11-05 東京農工大学長 シリコン酸化物の改質方法
JP2000150652A (ja) * 1998-09-03 2000-05-30 Seiko Epson Corp 半導体装置およびその製造方法
US6873087B1 (en) 1999-10-29 2005-03-29 Board Of Regents, The University Of Texas System High precision orientation alignment and gap control stages for imprint lithography processes
US7077992B2 (en) 2002-07-11 2006-07-18 Molecular Imprints, Inc. Step and repeat imprint lithography processes
US6932934B2 (en) 2002-07-11 2005-08-23 Molecular Imprints, Inc. Formation of discontinuous films during an imprint lithography process
US6936194B2 (en) 2002-09-05 2005-08-30 Molecular Imprints, Inc. Functional patterning material for imprint lithography processes
US20040065252A1 (en) 2002-10-04 2004-04-08 Sreenivasan Sidlgata V. Method of forming a layer on a substrate to facilitate fabrication of metrology standards
US8349241B2 (en) 2002-10-04 2013-01-08 Molecular Imprints, Inc. Method to arrange features on a substrate to replicate features having minimal dimensional variability
US7179396B2 (en) 2003-03-25 2007-02-20 Molecular Imprints, Inc. Positive tone bi-layer imprint lithography method
US7396475B2 (en) 2003-04-25 2008-07-08 Molecular Imprints, Inc. Method of forming stepped structures employing imprint lithography
US7157036B2 (en) 2003-06-17 2007-01-02 Molecular Imprints, Inc Method to reduce adhesion between a conformable region and a pattern of a mold
US8076386B2 (en) 2004-02-23 2011-12-13 Molecular Imprints, Inc. Materials for imprint lithography
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
JP2006054353A (ja) 2004-08-13 2006-02-23 Az Electronic Materials Kk フラットバンドシフトの少ないシリカ質膜およびその製造法
US7148155B1 (en) 2004-10-26 2006-12-12 Novellus Systems, Inc. Sequential deposition/anneal film densification method
US7790633B1 (en) * 2004-10-26 2010-09-07 Novellus Systems, Inc. Sequential deposition/anneal film densification method
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
US9778562B2 (en) 2007-11-21 2017-10-03 Canon Nanotechnologies, Inc. Porous template and imprinting stack for nano-imprint lithography
US7655532B1 (en) * 2008-07-25 2010-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. STI film property using SOD post-treatment
US8470188B2 (en) 2008-10-02 2013-06-25 Molecular Imprints, Inc. Nano-imprint lithography templates
US20100104852A1 (en) * 2008-10-23 2010-04-29 Molecular Imprints, Inc. Fabrication of High-Throughput Nano-Imprint Lithography Templates
US20100109201A1 (en) 2008-10-31 2010-05-06 Molecular Imprints, Inc. Nano-Imprint Lithography Template with Ordered Pore Structure
JP5539380B2 (ja) * 2008-12-04 2014-07-02 エーエスエムエル ネザーランズ ビー.ブイ. インプリントリソグラフィ装置及び方法

Also Published As

Publication number Publication date
WO2012006521A1 (en) 2012-01-12
TWI520218B (zh) 2016-02-01
TW201222668A (en) 2012-06-01
US20120009413A1 (en) 2012-01-12
JP5753263B2 (ja) 2015-07-22
US8541053B2 (en) 2013-09-24
KR101851393B1 (ko) 2018-04-23
JP2013538443A (ja) 2013-10-10

Similar Documents

Publication Publication Date Title
KR101851393B1 (ko) 산화규소 층의 증진된 치밀화
JP5502095B2 (ja) 高歩留まりナノインプリント・リソグラフィ・テンプレートの製造
KR100859178B1 (ko) 통제되는 간극을 형성하는 물질 및 방법
JP5727788B2 (ja) ナノインプリント・リソグラフィ用の多孔質テンプレートおよびインプリント用スタック
US9063409B2 (en) Nano-imprint lithography templates
US8889332B2 (en) Low-K dielectric functional imprinting materials
US6589889B2 (en) Contact planarization using nanoporous silica materials
CN105372934B (zh) 凹凸层和制作凹凸层的压印方法
JP2004538637A (ja) Msq系多孔質低k膜材料のプラズマ硬化
WO2007011468A1 (en) Method of controlling the critical dimension of structures formed on a substrate
TWI436450B (zh) 淺溝槽隔離構造之形成方法
JP2009094279A (ja) ホールパターンの形成方法および半導体装置の製造方法
US8231797B2 (en) Process for producing air gaps in microstructures
KR20150128870A (ko) 저-k 유전체 막들에 대한 기계적 강도 및 처리량을 개선하기 위한 uv 경화 프로세스
CN110651226A (zh) 纳米压印光刻方法及由其获得的图案化基底
KR20060104737A (ko) 인쇄회로기판용 임프린트 몰드의 이형처리방법
USRE46628E1 (en) Pattern forming method
KR20150129810A (ko) 저 k 유전체 막들에 대한 세공 생성과 유전 상수 감소를 위한 후 처리
KR100881513B1 (ko) 반도체 미세패턴 형성 방법
US9349631B2 (en) Method for defining an isolation region(s) of a semiconductor structure
US20170038677A1 (en) Method for manufacturing imprinting template substrate, imprinting template substrate, imprinting template, and method for manufacturing semiconductor apparatus
JP2003258082A (ja) 半導体装置の製造方法
KR100891535B1 (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant