KR20130079477A - 반도체 발광 디바이스에 대한 패시베이션 - Google Patents

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Abstract

패시베이션 층(34)은 n-형 영역(22)과 p-형 영역(26) 사이에 배치된 발광 층(24)을 포함하는 반도체 구조체(20)의 측면에 배치된다. 언더필(58)에 부착되도록 구성된 물질(38)은 상기 반도체 구조체의 에칭된 표면에 배치된다.

Description

반도체 발광 디바이스에 대한 패시베이션{PASSIVATION FOR A SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광 디바이스 상의 패시베이션 층(passivation layer)에 관한 것이다.
발광 다이오드(LED)들, 공진 공동 발광 다이오드(RCLED; resonant cavity light emitting diode)들, 수직 공동 레이저 다이오드(VCSEL; vertical cavity laser diode)들 및 측면 방출 레이저(edge emitting laser)들을 포함한 반도체 발광 디바이스들은 현재 이용가능한 가장 효율적인 광원들이다. 가시 스펙트럼에 걸쳐서 작동이 가능한 고휘도의 발광 디바이스들을 제조하는 데 있어서 현재에 흥미로운 물질 시스템은, III-V족 반도체들, 특히 III족 질화물 물질이라고도 지칭되는 갈륨, 알루미늄, 인듐 및 질소의 특히 2원, 3원 및 4원 합금을 포함한다. 일반적으로, III족 질화물 발광 디바이스들은, 사파이어, 탄화규소, III족 질화물 또는 금속-유기 화학 기상 증착(MOCVD), 분자 빔 에피택시(MBE) 또는 다른 에피택셜 기술들에 의해, 상이한 구성요소 및 상이한 도펀트 농도의 반도체 층들을 에피택셜 성장시킴으로써 제조된다. 스택은 대개, 기판 위에 형성되는, 예를 들면 규소(Si)로 도핑된 하나 이상의 n-형 층, n-형 층 또는 층들 위에 형성되는 활성 영역 내의 하나 이상의 발광 층, 및 활성 영역 위에 형성되는, 예를 들면 마그네슘(Mg)으로 도핑된 하나 이상의 p-형 층을 포함한다. 전기적 컨택트들이 n-형 영역과 p-형 영역에서 형성된다.
US2006/0281203은 "패키징을 위한 LED 설치 및 LED의 성장 기판의 제거에 대한 기술들"을 기술한다. 언더필 물질이 기판 제거 동안에 에피택셜 구조에 대한 지지를 제공하기 위하여 캐리어(carrier)와 다이(die)의 사이에 주입된다. 반도체 구조체의 일부는 다이와 캐리어 사이의 상호접속부들에 의하여 지지되며, 일부는 언더필에 의하여 지지된다. 반도체 구조체가, 예를 들면 기판 제거 동안에, 스트레스(stress)에 노출될 때의 균열을 방지하기 위하여, 상호접속부들과 언더필의 기계적 컴플라이언스(compliance) 및 열팽창 계수가 매칭되는 것이 바람직하다. 적합한 언더필 물질의 예는, 헨켈 코포레이션(Henkel Corporation)으로부터 이용가능한 FB4511 에폭시, 및 희망하는 열팽창 계수와 기계적 컴플라이언스에 도달하기 위하여 실리카 또는 알루미나 같은 무기 물질이 채워진, 실리콘 및 다른 에폭시들을 포함한다. 언더필이 에피택셜 층들에 대한 지지를 제공하기 때문에, 언더필이, 상호접속부들 사이의 모든 갭을 채우고 기판 제거 동안에 에피택셜 구조의 균열을 조장하는 기포의 형성을 막는 것이 바람직하다. 따라서, 언더필 물질의 표면 장력은, 언더필이 상호접속부들 사이의 모든 갭을 채우도록 선택될 수 있다. 이와 달리, 상호접속부들 사이의 모든 갭으로 언더필을 끌어당기기 위하여, 부분적인 진공상태가 캐리어와, 언더필이 주입되는 측면의 반대편에 있는 다이 사이의 갭의 일측에 생성될 수 있다.
본 발명의 목적은 반도체 발광 디바이스에 대한 패시베이션 층을 제공하는 것이다.
본 발명의 일부 실시예들에 따른 방법으로 하나의 구조체가 제공된다. 본 구조체는 복수의 반도체 발광 디바이스들을 포함하는 웨이퍼를 포함하며, 각각의 발광 디바이스는 n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함한다. 본 구조체는 반도체 발광 디바이스들 중 적어도 하나의 반도체 발광 디바이스의 일 측상에 배치된 패시베이션 층과, 두 개의 반도체 발광 디바이스들 사이의 웨이퍼 상에 배치된 제1 물질을 더 포함한다. 본 방법은, 본 구조체와 마운트 사이에 제2 물질을 배치하는 단계를 더 포함한다. 제1 물질은 제2 물질에 부착되도록 구성된다. 본 구조체는 마운트에 부착된다.
본 발명의 일부 실시예들에서, 디바이스는 n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체를 포함한다. 패시베이션 층이 반도체 구조체의 측벽의 적어도 일부분의 위에 배치된다. 언더필에 부착되도록 구성된 물질이 반도체 구조체의 에칭된 표면 위에 배치된다.
본 발명의 일부 실시예들에서, 구조체는 복수의 반도체 발광 디바이스들을 포함하는 웨이퍼를 포함하며, 각각의 발광 디바이스는 n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함한다. 패시베이션 층이 반도체 발광 디바이스들 중 적어도 하나의 반도체 발광 디바이스의 일 측상에 배치된다. 언더필에 부착되도록 구성된 물질이 두 개의 반도체 발광 디바이스들 사이의 웨이퍼 상에 배치된다.
일부 실시예들에서, 패시베이션 층은 언더필, 유전체 층 또는 다층 스택일 수 있다. 패시베이션 층은 오염물질이 반도체 발광 디바이스에 닿는 것을 방지하도록 구성될 수 있으며, 이는 디바이스의 성능을 향상시키고 디바이스 오류를 막을 수 있다. 두 개의 반도체 발광 디바이스들 사이의 웨이퍼 상에 배치된 물질은 웨이퍼에 대한 언더필의 부착성을 향상시켜서, 디바이스의 패시베이션을 또한 향상시킬 수 있다.
도 1은 인접한 디바이스들 사이의 스트릿(street) 내에 배치된 유전체 층을 갖는 플립 칩 발광 디바이스들의 웨이퍼의 일부를 나타낸 도면이다(인접한 디바이스들은 도시하지 않음).
도 2는 본딩 금속 위에, 그리고 인접한 디바이스들 사이의 스트릿 내에 배치된 유전체 층을 갖는 플립 칩 발광 디바이스들의 웨이퍼의 일부를 나타낸 도면이다(인접한 디바이스들은 도시하지 않음).
도 3은 인접한 디바이스들 사이의 스트릿 내에 배치된 반사성 유전 스택을 갖는 플립 칩 발광 디바이스들의 웨이퍼의 일부를 나타낸 도면이다(인접한 디바이스들은 도시하지 않음).
아래의 예에서는 반도체 발광 디바이스는 청색광이나 UV 광을 방출는 III족 질화물 LED이지만, 레이저 다이오드들과 같은 LED 외의 반도체 디바이스들 및 다른 III-V족 물질들, III족 인화물, III족 비화물, II-VI족 물질들, 또는 규소 기반의 물질들과 같은 다른 물질 시스템으로 이루어진 반도체 디바이스가 사용될 수도 있다.
도 1은 박막 플립 칩 발광 디바이스들의 웨이퍼의 일부를 도시한 도면이다. 도 1에 도시된 구조를 형성하기 위하여, 우선 반도체 구조체(20)가 성장 기판 위에서 성장된다. 반도체 구조체(20)는 n-형 영역(22)과 p-형 영역(26) 사이에 끼워 넣어진 발광 또는 활성 영역(24)을 포함한다. n-형 영역(22)은 일반적으로 먼저 성장 기판 위에서 성장되며, 예를 들면 n-형 또는 의도적으로 도핑되지 않은 버퍼 층들 또는 핵형성(nucleation) 층들 같은 준비 층들, 및 발광 영역이 효율적으로 광을 방출하기에 바람직한 특정한 광학적 또는 전기적 특성을 위하여 설계된 n-형 또는 심지어 p-형 디바이스 층들을 포함하는, 상이한 구성요소 및 상이한 도펀트 농도를 갖는 다중 층들을 포함할 수 있다. 발광 또는 활성 영역(24)은 n-형 영역(22) 위에서 성장된다. 적합한 발광 영역의 예는, 단일의 두껍거나 얇은 발광 층, 또는 장벽 층들(barrier layers)에 의해 분리된 다수의 얇거나 두꺼운 발광 층들을 포함하는 다중 양자 웰(multiple quantum well) 발광 영역을 포함한다. p-형 영역(26)은 발광 영역(24) 위에서 성장된다. n-형 영역(22)처럼, p-형 영역(26)도 의도적으로 도핑되지 않거나 n-형 층인 층들을 포함하는, 상이한 구성요소, 두께 및 도펀트 농도를 갖는 다중 층들을 포함할 수 있다.
예를 들면, 은 등의 하나 이상의 p-콘택트(p-contact) 금속(28)은 p-형 영역(26) 위에 놓여지며, 그 후 p-형 영역과 활성 영역의 일부들이 에칭되어, n-콘택트(n-contact)(40)가 나중에 형성될 n-형 층의 일부(35)를 노출시킨다. p-콘택트(28)는 p-콘택트(28)의 옆과 위에 위치한 하나 이상의 보호층(30, 32)에 의해 봉하여진다. 보호층(30, 32)은, 예를 들면, p-콘택트(28) 또는 도 1에 도시된 바와 같이 TiW와 같은 하나 이상의 금속 층들을 노출시키는 개구들을 갖는 있는 유전체 층일 수 있다. 예를 들면, 플라즈마 강화 화학 기상 증착(PECVD)으로 형성된, 예를 들면 Si3N4 등의 하나 이상의 유전체 층(34)이, p-형 영역(p-콘택트(28)와 보호 층(30, 32)을 포함함)과 n-콘택트(40)에 연결된 도전성 구조를 전기적으로 분리하기 위하여 보호 층(30) 위에 배치된다. 개구들은, n-콘택트(40)가 전기적으로 n-형 영역(22)에 접촉되고 이후에 예를 들면 알루미늄과 같은 n-콘택트 금속(40)이 형성되는 영역(35) 내의 유전체 층(34) 내에 형성된다. 예를 들면 금과 같은 본딩 금속(42)은 각각의 디바이스의 마운트(56)에 대한 용이한 본딩 및 마운트와의 전기적 접촉을 위하여 n-콘택트(40) 위에 형성된다.
p-콘택트(28) 및 n-콘택트(40)는 반도체 구조체의 동일한 측에 형성된다. 일부 실시예들에서 n-콘택트(40)와 p-콘택트(28) 중 하나 또는 양쪽 모두는 반사적이며, 디바이스는 빛이 디바이스의 상단을 통해서 도 1에서 도시된 방향으로 추출되도록 설치된다. 일부 실시예들에서, 컨택트들은 범위가 제한되거나 투명해질 수 있으며, 디바이스는, 빛이 컨택트들이 형성된 표면을 통해서 추출되도록 설치될 수 있다.
디바이스들의 웨이퍼는 본딩 층(42)과, 마운트(56) 상에 형성된 본딩 층(도 1에 도시되지 않음)의, 예를 들면 초음파 본딩(ultrasonic bonding), 열초음파 본딩(thermosonic bonding), 또는 열 압착 본딩(thermocompression bonding)에 의하여 마운트(56)에 부착된다. 웨이퍼(10)가 마운트(56)에 부착되기 전, 부착되는 동안, 또는 부착된 후에, 언더필(58)이 반도체 디바이스 웨이퍼(10)와, 반도체 디바이스 웨이퍼(10)가 본딩 층들에 의해 지지되지 않는 마운트(56) 사이의 임의의 영역들에 배치된다. 언더필(58)은 예를 들면 유전체 층, 또는 웨이퍼(10)나 마운트(56) 위에 놓여지고 패터닝된(patterned) 다른 솔리드(solid) 층이거나, 또는 실리콘, 에폭시 또는 본딩 후에 솔리드로 경화된, 웨이퍼(10)와 마운트(56) 사이에 주입되는 임의의 다른 적합한 물질 등의 물질일 수 있다. 언더필(58)은 반도체 디바이스들의 프로세싱 및 작동 동안, 특히 성장 기판의 제거 동안에 웨이퍼(10)를 지지한다. 예를 들면 사파이어 기판은 기판과의 직접적인 접촉으로 반도체 물질의 층을 용해하기 위하여 기판을 통과하는 레이저를 비추는 것에 의해 제거될 수 있으며, 과정은 반도체 구조에 스트레스(stress)를 야기할 수 있다. 일부의 실시예들에서, 성장 기판을 제거함으로써 노출되는 반도체 층은 패터닝되거나 거칠어지며(roughened), 이는 디바이스로부터의 빛 추출을 향상시킬 수 있다. 일부 실시예들에서, 성장 기판은 디바이스의 일부분으로 남을 수 있다.
도 1에 도시된 바와 같이, "스트릿"으로 알려진 두 디바이스들 사이의 영역(36) 내에, 위에 기술된 유전체 층(34)의 일부(38)가 남는다. 도 1에 도시된 바와 같이, 스트릿 내의 유전체 층(34)의 일부(38)는 반도체 구조체(20)의 에칭된 표면, 즉, 메사(mesa)를 에칭함으로써 노출된 n-타입 영역(22)의 표면 위에 배치된다. 예를 들면 스트릿은 1내지 10마이크론 사이의 넓이일 수 있고 대개 약 5마이크론의 넓이이다. 스트릿은 웨이퍼를 각각의 다이스(dice)로 싱귤레이팅(singulate)하기 위하여, 예를 들면 소잉(sawing), 레이저 스크라이빙(laser scribing) 또는 레이저 스크라이빙 및 브레이킹(breaking)에 의하여 절단된다. 웨이퍼는 예를 들면 디바이스들의 웨이퍼가 마운트들의 웨이퍼에 부착된 후 또는 마운트에 부착되기 전에 다이싱될 수 있다. 유전체 부분(38)은, 특히 반도체 물질(n-형 영역(22))과 언더필(58) 사이의 계면에서 웨이퍼(10)에 대한 언더필(58)의 부착성을 향상시킬 수 있다. 웨이퍼에 대한 언더필의 부착성을 향상시키는 것은 오염물질이 디바이스에 닿는 것을 방지하는 씰(seal)을 형성함으로써 반도체 디바이스들의 신뢰도를 향상시킬 수 있으며, 그리고 손상을 줄여주거나 또는 웨이퍼(10)의 불충분한 지지로 인한 장애를 막을 수 있다.
도 2는 박막 플립 칩 발광 디바이스들의 웨이퍼의 일부를 도시한다. 도 2에 도시된 구조는 패시베이션 층(44)을 포함한다. 반도체 구조체(20)는 성장되고 이후에 p-콘택트(28), 보호 층들(30, 32), 유전체(34), n-콘택트(40) 및 본딩 층(42)이 형성되며, 그리고 도 1에 관하여 위에 기술된 대로 패터닝된다. 패시베이션 층(44)은 본딩 층(42) 위에 증착된다. 패시베이션 층(44)은, 예를 들면, 스퍼터링(sputtering), 전자 빔 증착, CVD, PECVD 또는 적합한 전구체 물질로 구조체를 스핀-코팅(spin-coating) 또는 딥-코팅(dip-coating)한 이후, 전구체 물질을 고밀도 절연 유전체로 형성하기 위하여 경화시키는 등의 임의의 적절한 방법 등으로 형성되는, 예를 들면, 절연 또는 유전체 층, AlN, TiN, SiO2, SiNxOy, SiNx 또는 Si3N4 등의 어떠한 것이라도 적절한 재료가 될 수 있다. 패시베이션 층(44)은 단일 층이거나 다중 층 구조일 수 있다. 패시베이션 층(44)은, 예를 들면 도 1에 관하여 위에 기술된 대로 본딩 층(42)을 마운트 위에 형성된 본딩 층에 부착함으로써 구조체가 마운트(도 2에 도시되지 않음)에 연결될 수 있게 해주는 하나 이상의 개구(46)를 형성하기 위하여 일반적인 포토리소그래피 기술에 의하여 패터닝된다. 패시베이션 층(44)은 인접한 디바이스들 사이의 스트릿들(36) 내에 남을 수 있다.
패시베이션 층(44)은, 마운트 상에 전극들을 부착시키기 위하여 도전 경로들(conductive paths)이 필요한 영역을 제외하고 디바이스를 덮는다. 패시베이션 층(44)은 본딩 층(42)과 n-콘택트(40)의 측면을 코팅함으로써 디바이스의 측면을 봉한다. 패시베이션 층이 형성되는 영역들에서, 패시베이션 층(44)은 디바이스를 부식, 에칭, 산화, 및 디바이스의 작동 또는 프로세싱 중에 디바이스에 손상을 줄 수 있는 그 밖의 다른 과정들로부터 보호함으로써 구조체를 패시베이팅한다. 예를 들면 패시베이션 층(44)은 수증기 같은 부식성 있는 종들의 침입을 줄이거나 막을 수 있는데, 이는 디바이스의 성능을 향상시키고/향상시키거나 오류율을 줄일 수 있다. 일부 실시예들에서, 패시베이션 층(44)의 두께는 패시베이션 층(44)에 입사하는, 활성 영역(24)에 의해 방출되는 어떠한 빛이라도 반사시키도록 선택된다. 패시베이션 층(44)은 도 1에 관하여 위에 기술된 대로 웨이퍼에 대한 언더필의 접착력을 향상시킬 수 있다.
도 3에서, 도 2의 패시베이션 층(44)은 다층 유전체 스택(48)에 의하여 대체된다. 다층 유전체 스택(48)은 상이한 굴절률을 갖는 두 물질(50, 52)의 몇몇 쌍의 교대 층들(alternating layers)을 포함할 수 있다. 적합한 물질들의 예들은, 예를 들면 위에 기술된 도 2의 패시베이션 층(44)을 형성하는 기술들 또는 다른 임의의 적합한 기술에 의해 형성된, 예를 들면 SiNx, Si3N4 및 SiO2를 포함한다. 물질 (50, 52)은 스택(48)에 입사하는 활성 영역(24)으로부터의 어떠한 빛이라도 반사하는 스택(48)을 형성하도록 선택된다. 개구들(54)은, 본딩 층(42)으로의 전기적 및/또는 물리적 컨택을 위해 필요한 스택(48) 내에 형성된다. 다층 스택(48)은 도 1에 관하여 위에 기술된 대로 웨이퍼에 대한 언더필의 접착력을 향상시킬 수 있다.
일부 실시예들에서, 도 3에 도시된 바와 같이, 스트릿(36) 내부 또는 이에 인접하여, 메사 에칭 후에 남은 반도체 구조체의 전부 또는 일부(35)는 성장 기판(도 3에 도시되지 않음)을 노출시키도록 제거될 수 있다. 패시베이션 층(도 1의 언더필(58), 도 2의 패시베이션 층(44), 도 3의 스택(48))은 도 3에 도시된 바와 같이 반도체 구조체(20)의 전체의 두께가 제거된 반도체 구조체의 측면을 넘어서 확장할 수 있다. n-형 영역(22)과 스택(48) 사이의 계면에 입사되는 빛을 반사함으로써, 패시베이션 층이 반도체 구조체(20)의 에지를 넘어서 확장하는 것은 구조체의 패시베이션 및 디바이스로부터의 추출을 더 향상시킬 수 있다.
지금까지 상세하게 기술하였지만, 당업자라면 본 개시물이 제공되는 경우 본원에 개시된 본 발명의 개념의 사상에서 벗어나지 않고 본 발명의 수정을 할 수 있음을 이해할 수 있을 것이다. 따라서 본 발명의 범위가 도시되고 기술된 특정한 실시예들에 한정되도록 한 것은 아니다.

Claims (20)

  1. 방법으로서,
    복수의 반도체 발광 디바이스들을 포함하는 웨이퍼 - 각각의 발광 디바이스는 n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함함 -;
    상기 반도체 발광 디바이스들 중 적어도 하나의 반도체 발광 디바이스의 일 측(side)상에 배치된 패시베이션 층; 및
    두 개의 반도체 발광 디바이스 사이의 상기 웨이퍼 상에 배치된 제1 물질
    을 포함하는 구조체를 제공하는 단계;
    상기 구조체와 마운트 사이에 제2 물질을 배치하는 단계 - 상기 제1 물질은 상기 제2 물질에 부착되도록 구성됨 - ; 및
    상기 구조체를 상기 마운트에 부착하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 두 개의 반도체 발광 디바이스를, 상기 제1 물질이 배치된 영역 내에서 상기 웨이퍼를 싱귤레이팅(singulating)함으로써 분리하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 제1 물질은 절연 층, 유전체 층, AlN, TiN, SiO2, SiNxOy, SiNx 및 Si3N4 중 하나인 방법.
  4. 제1항에 있어서, 상기 제1 물질은 상기 패시베이션 층인 방법.
  5. 제1항에 있어서, 상기 패시베이션 층은 상기 발광 층에 의해 방출되는 빛을 반사하도록 구성된 방법.
  6. 제1항에 있어서, 상기 패시베이션 층은 다층 유전체 스택인 방법.
  7. 제1항에 있어서, 상기 패시베이션 층은, 오염 물질들이 상기 반도체 발광 디바이스에 접촉하는 것을 방지하도록 구성된 방법.
  8. 제1항에 있어서, 상기 패시베이션 층은 상기 제2 물질인 방법.
  9. 제1항에 있어서, 상기 싱귤레이팅하는 것은 소잉(sawing) 및 레이저 스크라이빙(laser scribing) 및 브레이킹(breaking) 중 하나를 포함하는 방법.
  10. 디바이스로서,
    n-형 영역과 p-형 영역 사이 배치된 발광 층을 포함하는 반도체 구조체;
    상기 반도체 구조체의 측벽의 적어도 일부분 위에 배치되는 패시베이션 층; 및
    상기 반도체 구조체의 에칭 표면(etched surface) 위에 배치되는 물질 - 상기 물질은 언더필에 부착되도록 구성됨 -
    을 포함하는 디바이스.
  11. 제10항에 있어서, 상기 반도체 구조체에 부착된 마운트를 더 포함하며, 상기 언더필은 상기 반도체 구조체 및 상기 마운트 사이에 배치되는 디바이스.
  12. 제10항에 있어서, 상기 물질은 절연 층, 유전체 층, AlN, TiN, SiO2, SiNxOy, SiNx 및 Si3N4 중 하나인 디바이스.
  13. 제10항에 있어서, 상기 물질은 상기 패시베이션 층인 디바이스.
  14. 제10항에 있어서, 상기 패시베이션 층은 상기 발광 층에 의하여 방출되는 빛을 반사하도록 구성된 디바이스.
  15. 제10항에 있어서, 상기 패시베이션 층은 다중 층 유전체 스택인 디바이스.
  16. 제10항에 있어서, 상기 패시베이션 층은 오염 물질들이 상기 반도체 구조체에 닿는 것을 방지하도록 구성된 디바이스.
  17. 제10항에 있어서, 성장 기판을 더 포함하며, 상기 반도체 구조체는 상기 성장 기판 위에 성장되는 디바이스.
  18. 구조체로서,
    복수의 반도체 발광 디바이스들을 포함하는 웨이퍼 - 각각의 발광 디바이스는 n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함함 -;
    상기 반도체 발광 디바이스들 중 적어도 하나의 반도체 발광 디바이스의 일 측 상에 배치된 패시베이션 층; 및
    두 개의 반도체 발광 디바이스 사이의 상기 웨이퍼 상에 배치된 물질 - 상기 물질은 언더필에 부착되도록 구성됨 -
    을 포함하는 구조체.
  19. 제18항에 있어서, 상기 물질은 패시베이션 층의 부분인 구조체.
  20. 제18항에 있어서, 상기 패시베이션 층은 상기 발광 층에 의하여 방출되는 빛을 반사하도록 구성된 구조체.
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