KR20130061182A - 반도체 층 시퀀스의 제조 방법, 복사 방출 반도체 칩, 및 광전 소자 - Google Patents

반도체 층 시퀀스의 제조 방법, 복사 방출 반도체 칩, 및 광전 소자 Download PDF

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테츠야 타키
위르겐 오프
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

질화물 화합물 반도체 재료를 기반으로 하고 마이크로 구조화 외면을 갖는 반도체 층 시퀀스를 제조하는 방법, 그에 의해 제조된 반도체 칩, 및 그러한 반도체 칩을 포함하는 광전 소자를 개시한다. 반도체 층 시퀀스의 제조 방법은 A) 기판 상에 반도체 층 시퀀스의 적어도 하나의 제1 반도체 층을 성장시키는 단계; B) 제1 반도체 층 상에 에칭 블로킹 층을 부착하는 단계; C) B) 단계에서 얻은 층 시퀀스 상에 적어도 하나의 또 다른 반도체 층을 성장시키는 단계; D) 반도체 층 시퀀스의 분리 영역을 적어도 부분적으로 제거함으로써, 반도체 층 시퀀스를 기판으로부터 분리하는 단계; 및 E) 얻어진 반도체 층 시퀀스의 분리 면을 에칭제에 의해 에칭하여 제1 반도체 층의 마이크로 구조화를 수행하고 마이크로 구조화 외면을 형성하는 단계를 포함한다.

Description

반도체 층 시퀀스의 제조 방법, 복사 방출 반도체 칩, 및 광전 소자{METHOD FOR PRODUCING A SEMICONDUCTOR LAYER SEQUENCE, RADIATION-EMITTING SEMICONDUCTOR CHIP, AN OPTOELECTRONIC COMPONENT}
본 발명은 반도체 층 시퀀스(semiconductor layer sequence), 특히 복사 방출 반도체 칩, 예컨대 박막 발광 다이오드 칩을 위한 반도체 층 시퀀스를 제조하는 방법, 그 방법에 의해 제조된 복사 방출 반도체 칩, 및 그러한 복사 방출 반도체 칩을 포함한 광전 소자에 관한 것이다.
질화물계 LED들의 광 추출 효율을 향상시키고, 그에 필요한 반도체 층 시퀀스의 마이크로 구조화 표면(microstructured surface)을 생성하기 위해, 흔히 레이저 리프트-오프(laser lift-off; LLO) 단계 후에 얻어진 반도체 층 시퀀스의 표면에서 에칭 매체에 의해 표면 조화(surface roughening) 단계를 수행한다. 그러나 그와 같이 얻어진 반도체 층 시퀀스의 광 추출 효율을 더욱 개선할 필요성이 존재한다.
따라서 본 발명의 과제는 복사 방출 반도체 층 시퀀스의 광 추출 효율을 선행 기술에 비해 개선하고/개선하거나, 원하는 사용에 적합하지 않거나 단지 열악하게만 적합한 반도체 층 시퀀스들을 덜 얻게 하는 방법 및 그 방법에 의해 생성되는 구조화된 반도체 층 시퀀스를 제공하는 것이다.
그러한 과제는 독립 청구항들의 주제들에 의해 해결된다. 종속 청구항들, 상세한 설명, 및 예들은 바람직한 실시 형태들 및 부가의 구성들을 교시하고 있다.
본 발명에 따른 방법은 마이크로 구조화 외면을 갖고 질화물 화합물 반도체 재료를 기반으로 하는 반도체 층 시퀀스를 제조하는 것에 관한 것이다. 그러한 방법은 다음의 단계들을 포함한다:
A) 먼저, 기판 상에 반도체 층 시퀀스의 제1 반도체 층을 성장시키는 단계;
B) 이어서, 그 제1 반도체 층 상에 에칭 블로킹 층(etch blocking layer)을 부착하는 단계;
C) B) 단계에서 얻은 층 시퀀스 상에 적어도 하나의 또 다른 반도체 층을 성장시키는 단계;
D) 반도체 층 시퀀스의 분리 영역을 적어도 부분적으로 제거함으로써(즉, 특히 분해하거나 분쇄함으로써), 반도체 층 시퀀스를 기판으로부터 분리하는 단계; 및
E) 분리 단계에 의해 생성된 반도체 층 시퀀스의 분리 면에 에칭제(etching agent)를 인가하여 제1 반도체 층, 특히 제1 반도체 층의 외면의 마이크로 구조화(microstructuring)를 수행하면서 반도체 층 시퀀스의 마이크로 구조화 외면을 형성하는 단계.
본 발명에 따르면, "질화물 화합물 반도체 재료를 기반으로 하는"이란 특히 에피택셜하게 제조되고 통상적으로 다수의 상이한 개별 층들로 이뤄진 층 시퀀스를 갖는 반도체 층 시퀀스가 질화물 화합물 반도체 물질로 된 재료를 함유한 적어도 하나의 개별 층을 포함한다는 것을 의미한다. 특히, 마이크로 구조화 외면을 갖는 층이 그러한 재료를 함유하거나 그러한 재료로 이뤄진다. 또한, 반도체 층 시퀀스에 포함된 활성 층도 역시 질화물 화합물 반도체 재료를 함유하거나 질화물 화합물 반도체 재료로 이뤄진다. 일 실시 형태에 따르면, 에칭 블로킹 층을 제외한 반도체 층 시퀀스의 모든 층들이 질화물 화합물 반도체 재료로 이뤄지거나 질화물 화합물 반도체 재료를 함유한다.
본 발명에 따르면, 마이크로 구조화란 마이크로 구조화된 면, 즉 반도체 층 시퀀스의 외면 상에 적어도 부분적으로 요철들이 존재한다는 것을 의미한다. 그러한 마이크로 구조화는 특히 화학적으로 생성되고, 그 중에서도 특히 마이크로 구조화될 면에 화학 반응에 의해 구조들이 도입되도록 함으로써 또는 마이크로 구조화될 면에 이미 구조들이 있는 경우에는 그에 대해 더 높은 및/또는 더 깊은 요철들이 존재하는 구조 프로파일을 형성함으로써 생성된다. 마이크로 구조들은 돋을새김의 형태 또는 트렌치(trench) 형태로 형성될 수 있다. 그러나 마이크로 구조들은 특히 규칙적인 다면체 구조들 또는 다면체들로부터 벗어난 구조들을 주된 기반으로 하는 구조들일 수도 있다. 특히, 그러한 다면체들은 상이한 크기로(즉, 개개의 다면체들이 상이한 부피를 가짐) 존재할 수 있거나 대략 동일한 크기로 존재할 수도 있다. "다면체들로부터 벗어난 구조들"이란 특히 반도체 층 시퀀스의 반대쪽을 향한 정점이 다면체의 형태를 따라 형성되지만, 에칭 블로킹 층 쪽을 향한 밑면 또는 인접 구조 요소들과의 경계면은 그렇지 않은 구조 요소들을 의미한다.
본 발명에 따른 마이크로 구조화 방법은 성장 조건에 있어 대폭적으로 최적화된 성장 기판 상에서의 반도체 층 시퀀스의 에피택셜 성장 및 중간 시간적인 에칭 블로킹 층의 부착 후에 반도체 층 시퀀스를 성장 기판으로부터 분리한다는 기본 사상에 입각하고 있다. 그러한 분리는 적어도 부분적으로 제거된, 특히 분해된 반도체 층 시퀀스의 분리 영역에서 수행된다. 그리고 나서 뒤이어 분리 시에 얻어진 표면의 마이크로 구조화를 수행한다. 본 발명에 따르면, 나중의 마이크로 구조화 단계에서 에칭되는 제1 반도체 층에 직접 접경한 에칭 블로킹 층을 도입함으로써 마이크로 구조화의 효율적 수행이 가능하고, 그와 더불어 불량품도 덜 생긴다는 사실을 인지하였다. 선행 기술에 따르면, 한편으로 원하는 디커플링 구조들, 특히 결정면들을 가능한 한 넓은 범위로 생성할 수 있음으로써 매우 높은 광 추출 효율을 얻기 위해, 그러면서도 다른 한편으로 마이크로 구조화에 제공되는 반도체 층 시퀀스의 반도체 층에 접경한 층들도 또한 에칭 매체에 의해 에칭되는 일이 없도록 에칭 시간을 선택하기 위해, 주어진 반도체 층 시퀀스 시스템에 대해 먼저 조화 시간(roughening time)을 실험적으로 확인하여야 한다. 후자는 종국적으로(특히, 반도체 층 시퀀스의 활성 영역이 에칭 매체와의 접촉으로 인해 영향을 받을 경우) 단락을 일으키고, 그에 따라 소자나 반도체 층 시퀀스의 전면적인 파괴를 일으킨다.
즉, 본 발명에 따라 마련되는 에칭 블로킹 층은 반도체 층 시퀀스가 과도할 정도로 강렬하게 에칭되는 것을 의도적으로 보호하는 역할을 하는데, 그러한 보호에 의해 반도체 층 시퀀스의 제1 층 이외의 다른 층들의 에칭이 방지되거나 적어도 크게 회피될 수 있다. 따라서 에칭 시에 일어나는 마이크로 구조화(또는 복사 디커플링 구조)에 의해 소자의 광 추출 효율이 최적으로 되도록 조화 시간(또는 에칭 매체의 작용 시간)을 선택할 수 있으면서도, 기능을 제대로 발휘하지 못하는 소자들 또는 반도체 층 시퀀스들의 비율까지도 현격히 감소할 수 있다. 동시에 제조되는 반도체 층 시퀀스들의 총수를 기준으로 할 때에, 기능을 제대로 발휘하지 못하는 소자들의 비율이 더 작아짐으로써 더 좋은 수율이 나오고, 특히 개개의 복사 방출 반도체 층 시퀀스의 광 추출 효율이 선행 기술에 따라 제조된 반도체 층 시퀀스에 비해 개선되는 경우가 아닐지라도 더 좋은 수율이 나타난다.
본 발명에 따른 방법의 일 실시 형태에 따라, 질화물 화합물 반도체 재료는 InxAlyGa1-x-yN의 화학식을 갖는데, 여기서 0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 및 x + y ≤ 1이다. 이때, 그러한 재료는 반드시 상기 화학식에 따른 수학적으로 정확한 조성을 가져야 하는 것은 아니다. 오히려, 그 재료는 예컨대 하나 이상의 도펀트들 및 추가의 구성 성분들을 포함할 수 있다. 그러나 간단히 하려는 이유로, 상기 화학식은 결정 격자 (Al, Ga, In, N)의 필수 구성 성분들이 부분적으로 소량의 또 다른 물질들로 대체 및/또는 보충될 수 있음에도 그 필수 구성 성분들만을 포함하고 있다. 예컨대, 반도체 층 시퀀스의 하나 이상의 층들이 화합물 재료 AlGaInN으로 형성될 수 있다. 그러한 반도체 재료는 특히 자외선 스펙트럼 영역 내지 청색 스펙트럼 영역에서 전자기 복사를 방출하는 발광 다이오드들에 적합하다. 백색 광을 생성하기 위해, 방출되는 일차 복사의 일부를 발광 변환 물질에 의해 더 긴 파장의 복사로 변환하여 일차 복사와 그와 같이 생성된 이차 복사의 혼합에 의해 백색 광이 생기게 할 수 있다.
본 발명에 따른 반도체 층 시퀀스는 예컨대 종래의 pn 접합(pn junction), 이중 헤테로 구조(double heterostructure), 단일 양자 우물 구조(SQW 구조), 또는 다중 양자 우물 구조(MQW 구조)를 가질 수 있다. 여기서, 양자 우물 구조란 명칭은 특히 전하 운반자(charge carrier)들이 구속 효과(confinement)에 의해 그 에너지 상태의 양자화를 겪을 수 있는 모든 구조들을 포함한다. 특히, 양자 우물 구조란 명칭은 양자화의 차원(dimensionality)에 대한 어떠한 지정도 내포하고 있지 않다. 즉, 양자 우물 구조란 명칭은 특히 양자 우물, 양자 와이어(quantum wire), 및 양자점(quantum point)과 그러한 구조들의 임의의 조합을 포괄하는 것이다.
일 실시 형태에 따르면, 반도체 층 시퀀스의 제1 층(즉, 나중에 에칭 매체에 의해 구조화되는 층)은 InxGa1 - xN을 함유하거나 그것으로 이뤄지되, 여기서 0 ≤ x ≤ 1이고, 예컨대 질화갈륨으로 이뤄지거나 그것을 함유할 수 있다. 질화갈륨 GaN과 질화인듐갈륨 InxGa1 - xN이 특히 매우 적합한데, 그 이유는 그러한 재료들에 의해 전압 보상 및 그에 후속하는 에칭 블로킹 층, 예컨대 질화실리콘으로 이뤄진 세라믹 에칭 블로킹 층의 부착에 있어 매우 양호한 결과가 얻어질 수 있기 때문이다.
본 발명에 따라 사용되는 에칭 블로킹 층은 특히 전도성 재료로 형성된다.
특히, 에칭 블로킹 층의 재료는 에칭제, 특히 예컨대 KOH 용액과 같은 습식 화학 에칭제에 의해 거의 부식되지 않는 재료이다. 여기서, "거의 부식되지 않는"이란 에칭 블로킹 층이 에칭제, 특히 습식 화학 에칭제에 의해 제거되는 속도가 반도체 층 시퀀스의 제1 층의 반도체 재료의 제거 속도보다 적어도 20배만큼, 그러나 통상적으로는 적어도 100배만큼 더 작다는 것을 의미할 수 있다. 특히, 반도체 재료의 제거 속도는 결정 결함들 또는 비정질 구조들(즉, 결정면들을 형성하기 위한 것까지의)의 영역에서의 InxGa1 - xN의 제거 속도를 의미하는데, 그러한 제거 속도는 예컨대 분당 200 내지 300 ㎚의 범위에 있을 수 있지만, 온도에 의존하여 달라진다. 예컨대, 금속 산화물 또는 반금속 산화물 또는 금속 질화물 또는 반금속 질화물과 같은 세라믹 재료들이 그러한 요건을 충족시킬 수 있다. 에칭 블로킹 층의 두께가 충분히 얇은 경우, 예컨대 산화실리콘과 같은 세라믹 재료들은 전도도(측방 방향으로의; 즉, 반도체 층 시퀀스의 적층물을 가로지르는 방향으로의)의 요건까지도 충족시킨다.
에칭 블로킹 층은 예컨대 질화실리콘, 산화실리콘, 및/또는 질화마그네슘을 함유하거나 그들로 이뤄질 수 있다. 그러나 그들은 실리콘, 마그네슘, 질소, 및 산소의 정확한 화학양론을 갖는 재료들만을 의미하는 것이 아니다. 오히려, 완전하지 않은 화학양론적 구조를 갖는 재료들도 질화실리콘, 산화실리콘, 및 질화마그네슘의 개념에 속한다.
세라믹 에칭 블로킹 층을 부착하는 것은 특히 반도체 층 시퀀스의 나머지 층들을 생성하는 에피택시 방법(epitaxy method) 동안 인-시투(in-situ)로 수행될 수 있다. 예컨대, 실란(예컨대 SiH4)과 암모니아를 사용하여 질화실리콘 층을 생성할 수 있고, Cp2Mg와 O2가 첨가된 N2 소스를 사용하여 질화마그네슘 층을 생성할 수 있다. 그와 상응하게, 산화실리콘 층 및 다른 세라믹 재료들로 이뤄진 층들도 얻을 수 있다.
또 다른 실시 형태에 따르면, 에칭 블로킹 층은 5 ㎚ 이하의 두께를 갖는다. 이때, 두께는 특히 0.2 ㎚ 이상일 수 있고, 예컨대 0.4 내지 2 ㎚일 수 있다. 흔히, 1 ㎚까지의 층 두께가 유의적이다. 특히, 그러한 층 두께에 의해, "반도체 층 시퀀스의 제1 반도체 층 및 그와 접경한 층을 관통하는 에칭"이 효과적으로 방지되는 동시에, 측방 전도도가 그대로 유지되어 최종적으로(특히, 층들이 질화실리콘, 산화실리콘, 및 질화마그네슘으로 이뤄진 경우) 본 발명에 따른 방법의 C) 단계에 따라 또 다른 반도체 층(들)을 문제없이 성장시킬 수 있게 되는 것이 보장된다. 특히, 그것은 한편으로 "제1 층"(에칭 단계를 수행하기 전의)이 흔히 5 ㎛까지의 두께를 가질 수 있다고 하는 배경에서 알 수 있는 것이고, 다른 한편으로 에칭 매체의 작용 시간이 흔히 약 5 내지 20분, 예컨대 약 10분이라고 하는 배경에서도 알 수 있는 것이다. 즉, 본 실시 형태에 따른 층 두께는 예컨대 매우 높은 결정 결함 밀도로 인해 "제1 층"이 상대적으로 빠르게 에칭 매체에 의해 제거되는 지점들에서 에칭 블로킹 층의 두께가 반도체 층 시퀀스의 또 다른 층들의 에칭을 효과적으로 방지할 수 있게 하는 것을 보장한다.
본 발명에 따르면, 에칭 블로킹 층의 두께란 예컨대 층 시퀀스의 측방 단면을 통해 얻은 층 시퀀스 세그먼트의 TEM 촬영(투과 전자 현미경 촬영)을 평가함으로써 결정될 수 있는 에칭 블로킹 층의 중간 두께 또는 평균 두께를 의미한다. 방법 중에, 에칭 블로킹 층에 사용되는 전구 물질들의 작용 시간이 실험적 조사에 의거하여 상응하게 설정되도록 층 두께에 영향을 미칠 수 있다.
본 발명에 따른 방법에 의해 얻어진 반도체 층 시퀀스에서는, 제1 층 상에 형성된 에칭 블로킹 층이 그 아래에 놓인 제1 층을 통상적으로 완전히 또는 대부분 거의 다 덮는다. 여기서, 대부분 거의 다 덮는다는 것은 제1 층의 적어도 70 %가 에칭 블로킹 층으로 덮인다는 것을 의미한다. 그러나 제1 층의 90 %를 넘게, 예컨대 제1 층의 98 %를 넘게 덮을 수도 있다. 완전히 덮이지 않는다면, 에칭 블로킹 층으로 덮이지 않는 제1 층의 영역들이 통상적으로 경계면에 걸쳐 불규칙적으로 분포된다. 이때, 에칭 블로킹 층으로 덮이지 않는 영역들의 크기도 변한다.
그와 같이 에칭 블로킹 층으로 완전히 덮이지 않는 것은 반도체 층 시퀀스의 에피택시 중에 인-시투로 수행되는 경우에(예컨대, 원자층 증착(atomic layer deposition)에 의한 부착 방법에서와는 달리) 거의 균일한 층 두께를 갖는 층들을 생성하는 것이 아니라, 상대적으로 큰 변동 폭을 허용하고, 그에 따라 층 두께가 충분히 작을 때에 층이 생성되지 않는 영역들도 유발할 수 있는 부착 방법에 그 이유가 있다. 그러나 거의 동일한 층 두께를 갖는 완전한 층을 생성하려고 한다면, 원자층 증착(ALD)에 의해 또는 금속 유기 기상 에피택시(metal organic vapor phase epitaxy; MOVPE)에 의해서도 그에 상응하는 긴 분리 시간으로 그러한 층을 생성할 수 있다.
예컨대, 완성된 반도체 층 시퀀스에서 먼저 제1 층(마이크로 구조화된)을 기계적 방법에 의해 대폭 제거하거나 얇게 하고, 이어서 예컨대 100 ㎚ 두께의 잔여 층을 E) 단계의 에칭제에 의해 완전히 제거함으로써, 제1 층이 에칭 블로킹 층으로 덮인 정도를 파악할 수 있다. 그럼으로써, 반도체 층 시퀀스의 제1 층의 잔여 잔부가 제거되지만 그와 접경한 에칭 블로킹 층은 단지 약간만 부식될 정도로 반도체 층 시퀀스에 대한 에칭제의 작용 시간이 짧아질 수 있다.
포토리소그래피 방법에 의해, 에칭 블로킹 층이 없는 규칙적인 영역들의 크기 및 배열에 관한 구성을 얻을 수 있다. 그러나 그것은 에칭 블로킹 층의 부착 또는 에칭 블로킹 층 없는 영역들의 도입을 인-시투로 에피택시 방법에 의해 수행할 수 있는 것을 필요로 하는 것이 아니라, 해당 단계들을 익스-시투(ex-situ)로 수행하여야 하는 것을 필요로 한다. 그에 따라, 그러한 방법은 더 복잡하기도 하다.
에칭 블로킹 층이 없는 영역들의 존재는 특히 C) 방법 단계에서 부착되는 반도체 층 시퀀스의 또 다른 층들이 그 영역들에서 노출된 반도체 층 시퀀스의 제1 층 상에 더 잘 에피택셜하게 성장할 수 있고, 측면 에피택시 과성장(epitaxial lateral overgrowth: ELO)에 의해 에칭 블로킹 층의 다음의 완전한 층을 더 빨리 얻을 수 있다고 하는 배경에서 바람직할 수 있다. 그러나 본 발명에 따르면, 에칭 블로킹 층이 없는 영역들의 존재는 반도체 층 시퀀스의 또 다른 층들의 성장을 위한 전제 조건이 되는 것이 아니라, 제1 층이 완전히 덮인 경우에도 그것이 성취된다고 하는 것을 인지하였다. 예컨대, AlGaN 또는 AlN 또는 다른 알루미늄 함유 층들을 사용함으로써, 완전히 폐쇄된 질화실리콘 층의 과성장을 문제없이 수행할 수 있지만, 알루미늄을 함유하지 않은 층들에 의한 과성장도 가능하다.
본 발명에 따르면, 통상적으로 사파이어 기판을 성장 기판으로서 사용한다. 그것은 긴 파장 영역에서 전자기 복사에 대한 투과성이 우수한데, 그것은 예컨대 분리 단계인 D) 단계와 관련하여 그리고 예컨대 질화갈륨 또는 질화인듐갈륨으로 이뤄진 분리 영역의 재료의 분해와 관련하여 중요한 사항이다. 그러나 대안적으로, 성장 기판이 다른 재료로, 예컨대 탄화실리콘 또는 실리콘으로 형성될 수도 있다.
반도체 층 시퀀스의 제1 층의 부착 전에, 기판 상에 버퍼 층(buffer layer)을 부착할 수 있다. 그러한 버퍼 층은 반도체 층 시퀀스의 층들의 후속 성장에 최적인 성장 표면을 조성하는 역할을 할 수 있다. 특히, 버퍼 층은 기판과 반도체 층 시퀀스의 격자 상수들 사이의 차 및 기판의 결정 결함들을 보상하는 역할을 할 수 있다.
D) 단계에서 적어도 부분적으로 제거되는, 특히 분해되는 분리 영역은 반도체 층 시퀀스의 제1 층의 일부이거나, 아니면 제1 층과 기판 또는 경우에 따라 존재하는 버퍼 층 사이에 배치된 고유의 분리 층이다. 분리 영역은 버퍼 층의 적어도 일부를 형성할 수도 있다. 통상적으로, 분리 영역은 질화물 화합물 반도체 재료를 함유하거나 질화물 화합물 반도체 재료로 이뤄지는데, 질화물 화합물 반도체 재료는 대부분 기체 질소가 발생하는 방식으로 분해된다.
그를 위해 매우 바람직하게는, 레이저 리프트-오프 방법(레이저 리프트-오프로도 약칭됨)이 분리 방법으로서 적합하다. 예컨대, H+ 이온들 또는 불활성 가스 이온들을 분리 영역에 도입하고, 뒤이어 그 이온들이 작은 기포들을 형성하며, 열처리 후에는 기판의 분리를 허용하는 큰 기포들을 형성하는 이온 주입법도 가능하다. 종종, 분리 방법에서는 분리 층의 구성 성분, 특히 분리 층의 금속 구성 성분의 이방성 잔재들이 분리 면에 남는다.
일 실시 형태에 따르면, 반도체 층 시퀀스는 기판을 바라볼 때에 분리 면의 배후에 배치된 반도체 층 시퀀스의 부분에 비해 증가한 결함 밀도를 분리 면에서 가질 수 있다.
분리 영역은 흔히 질화갈륨으로 이뤄지거나 거의 질화갈륨만을 함유한다. 그러면 반도체 층 시퀀스의 분리 면 상에 금속 Ga로 이뤄진 이방성 잔재들이 잔류한다.
반도체 층 시퀀스의 분리 면 상에 잔재들이 잔류하면, E) 단계 전에 수행되는 예비 에칭 단계에 의해 그들을 완전히 또는 적어도 대폭 제거할 수 있다. 그러한 예비 에칭 단계는 예컨대 잔재들을 건식 에칭 방법을 위한 에칭 마스크로서 사용하여 기체 에칭제 또는 습식 화학 에칭제에 의해 재료를 제거하는 방식으로 수행될 수 있다. 그와 동시에, 바람직하게는 잔재들이 적어도 대부분 제거된다. 그러한 잔재들은 처음에는 분리 단계 후에 연속적인, 아일랜드 형태의, 또는 그물 형태의 층 또는 구조들로서 분리 면 상에 남는다.
그러한 임의적 예비 에칭 단계에서는, 잔재들의 층 두께에 의존하여 반도체 층 시퀀스의 영역까지도 이미 상이한 정도로 에칭될 수 있고, 따라서 그로 인해 반도체 층 시퀀스의 분리 면의 조화가 이미 일어난다. 이제, 본 발명에 따른 방법은 처음에 잔재들이 존재하였던 영역에서도 에칭 구조의 최적의 형성을 얻을 수 있고, 그러면서도 애초에 잔재들이 존재하지 않았던 영역들에서 반도체 층 시퀀스의 제1 층이 완전히 제거되어 후속 층이 에칭 매체에 의해 영향을 받을 정도로 에칭이 이뤄지는 일이 없다고 하는 장점을 갖는다.
반도체 층 시퀀스를 성장 기판으로부터 분리할 때에 단지 약간의 잔재들만이 분리 면에 남거나, E) 단계에 의해 의도되는 마이크로 구조화에 상당한 영향을 미침이 없이 잔재들이 E) 단계에 따른 에칭제에 의해 즉각 제거될 수 있는 경우에는, 예비 에칭 단계를 생략할 수도 있다.
일 실시 형태에 따르면, E) 방법 단계에서 반도체 층 시퀀스의 제1 층의 에칭에 의해 상이한 결정면들이 노출된다. 특히, 그것은 에칭제의 부식이 주로 결정 결함들에서 이뤄져서 상이한 결정면들이 선택적으로 에칭되는 경우에 일어날 수 있다. 이때, 에칭제는 특히 습식 화학 에칭제이거나 기체 에칭제일 수 있고, 산 또는 염기를 함유할 수 있다. 기체 에칭제는 예컨대 고온에서 사용될 수 있는 수소 또는 염소와 같은 부식성 가스일 수 있다. 습식 화학 에칭제로서는, 특히 수성 알칼리 수산화물. 예컨대 KOH를 고려한다. 알칼리 수산화물은 에칭제로서 매우 선호된다.
형성된 결정면들은 특히 피라미드형 구조를 형성할 수 있다. 그 경우, 반도체 층 시퀀스의 외면은 다수의 피라미드형 돌출부들에 의해 형성되는 구조를 갖는다. 여기서, 피라미드형 돌출부란 옆면, 밑면, 및 윗면에 의해 형성되는 다면체이다. 옆면은 서로 모여 윗면과 측방으로 접경하는 적어도 3개의 측면들을 포함한다. 흔히, 이상적인 피라미드로부터 벗어난 구조들이 존재하는데, 그러한 구조들은 윗면을 갖지 않고 오로지 옆면과 밑면만으로 이뤄진다. 또한, 피라미드의 밑면은 흔히 육각형이다. 즉, 피라미드형 돌출부의 측면들이 밑면 쪽으로 뻗고, 밑면이 다시 에칭 블로킹 층 쪽을 향한다. 피라미드형 구조는 대부분 정점이 다면체의 형태를 따라 형성되지만, 에칭 블로킹 층 쪽을 향한 밑면 또는 인접 피라미드들과의 경계면은 그렇지 않다는 것도 또한 특징으로 한다.
일 실시 형태에 따르면, 본 발명에 따른 방법은 특히 (000-1) 결정면, 즉 질화물 격자의 N-면(N-face)이 기판 쪽을 향하도록 질화물 화합물 반도체 재료가 부착되게끔 수행될 수 있다. 따라서 에칭 단계 동안 반도체 층 시퀀스의 N-면도 역시 에칭되는데, 그것은 예컨대 알칼리 수산화물에 의해 가능하다. 그러한 에칭 단계 동안 격자의 Ga-면(Ga-face)은 에칭에 의한 영향을 받지 않거나 단지 약간만 영향을 받는다.
또 다른 실시 형태에 따르면, 에피택셜하게 성장한 반도체 층 시퀀스 상에 거울 층이 부착된다. 복사 방출 반도체 층 시퀀스에서는, 반도체 층 시퀀스에서 생성된 전자기 복사의 적어도 일부가 그러한 거울 층에 의해 도로 반사될 수 있다. 즉, 그러한 거울 층에 의해, 복사를 광 디커플링 면, 즉 마이크로 구조화된 외면 쪽으로 전향함으로써 복사 방출 반도체 층 시퀀스의 효율이 향상될 수 있다. 거울 층의 부착은 마이크로 구조화의 전후에 그리고 기판의 분리의 전후에 수행될 수 있다.
본 발명에 따른 방법에 따라 제조된, 전자기 복사를 방출하는 반도체 칩은 에피택셜하게 제조된 적어도 하나의 반도체 층 시퀀스를 포함하는데, 반도체 층 시퀀스는 n형 전도성 반도체 층, p형 전도성 반도체 층, 및 n형 전도성 반도체 층과 p형 전도성 반도체 층 사이에 배치되어 동작 중에 전자기 복사를 생성할 수 있는 영역을 포함한다. 또한, 반도체 층 시퀀스는 마이크로 구조화된 외면을 갖고, 전자기 복사를 생성하는 영역 쪽을 향한 복사 디커플링 층의 표면에 인접하여 에칭 블로킹 층을 포함한다. 반도체 층 시퀀스에서, 반도체 층들 중의 적어도 하나는 질화물 화합물 반도체 재료를 함유한다.
또한, 복사 방출 반도체 칩은 본 발명에 따른 방법과 관련하여 전술한 하나 이상의 특징들을 가질 수 있다.
복사 방출 반도체 칩으로서는, 특히 박막 발광 다이오드 칩을 고려한다. 박막 발광 다이오드 칩은 특히 다음에 특정된 특징들에 의해 특징져진다:
- 캐리어 요소 쪽을 향한, 복사를 생성하는 에피택시 층 시퀀스의 제1 주면(main surface)에 에피택시 층 시퀀스에서 생성된 전자기 복사의 적어도 일부를 에피택시 층 시퀀스로 반사하는 반사 층이 부착되거나 형성된다;
- 에피택시 층 시퀀스는 20 ㎛ 이하의 범위에 있는, 특히 10 ㎛의 범위에 있는 두께를 갖는다;
- 에피택시 층 시퀀스는 이상적인 경우에 적어도 하나의 면이 에피택시 층 시퀀스에서 빛의 근사적인 에르고드 분포(ergodic distribution)를 가져오는 완전 혼합 구조를 갖는 적어도 하나의 반도체 층을 포함한다. 즉, 에피택시 층 시퀀스가 가능한 한 에르고드적 확률 분포를 갖는다.
박막 발광 다이오드 칩의 기본 원리는 예컨대 I. Schnitzer et. al., Appl. Phys. Letter. 63(16), 18. Oktober 1993, 2174 - 2176에 개시되어 있는바, 이로써 그에 관한 한의 그 개시 내용이 본원에 참조로 포함된다.
박막 발광 다이오드 칩은 양호한 근사 시에 램버시안 표면 이미터(Lambertian surface emitter)이고, 따라서 특히 전조등에 적용하는데 매우 적합하다.
그러나 본 발명은 기본적으로 반도체 층 시퀀스를 박막 발광 다이오드 칩에 적용하는데 한정되는 것이 아니라, 기본적으로 에피택셜하게 제조되어 성장 기판으로부터 분리된 반도체 층 시퀀스 상에 마이크로 구조화된 표면을 필요로 하는 곳에서는 어디에서나 사용될 수 있다.
예컨대, 박막 발광 다이오드 칩일 수 있는 본 발명에 따른 복사 방출 반도체 칩은 특히 광전 소자에 포함될 수 있다.
반도체 칩의 접촉을 위해, 반도체 칩은 반도체 층 시퀀스의 전기 연결을 위한 접점 패드, 특히 금속화 접점을 마이크로 구조화된 외면 상에 구비할 수 있다. 통상적인 공지의 금속화 층들이 그에 적합하다. 그러나 대안적으로, 마이크로 구조화된 측면의 맞은편에 있는 반도체 층 시퀀스의 측면을 접촉시킬 수도 있고, 그 경우 반도체 층 시퀀스는 플립 칩 구조를 가능하게 한다.
첨부 도면들과 연계하여 이하에서 설명하는 실시 형태들로부터 본 발명의 또 다른 이점들, 바람직한 실시 형태들, 및 부가의 구성들이 명확히 드러날 것이다. 여기서, 동일하거나 동일하게 작용하는 구성 요소들은 각각 동일한 도면 부호들을 갖는다. 구성 요소들의 크기들 및 구성 요소들과 특히 서로 상하로 된 층들의 크기 비율은 축척에 맞는 것으로 보아서는 안 된다. 첨부 도면들 중에서,
도 1A 내지 도 1F는 복사 방출 반도체 칩을 제조하는 방법 과정을 개략적으로 나타낸 도면들이고,
도 2는 마이크로 구조화된 반도체 표면의 SEM 사진을 나타낸 도면이며,
도 3A 및 도 3B는 90°및 60°촬영 각도로 촬영한 마이크로 구조화된 반도체 표면의 SEM 사진들을 나타낸 도면들이다.
도 1A 내지 도 1F에 도시된 방법 과정에서는, 먼저 예컨대 사파이어, SiC, 또는 Si로 이뤄진 성장 기판(1) 상에 선택적으로 Si-도핑되어 있을 수도 있는 GaN 버퍼 층(2)과 Si-도핑된 GaN 접점 층(3)을 MOVPE에 의해 성장시킨다. 이때, 에피택시 층 시퀀스를 MOVPE에 의해 성장시키면, 통상적으로 (000-1) 결정면(육방 질화물 격자의 N-면)이 사파이어 기판 쪽을 향하게 된다. 이어서, 본 발명의 범위 내에서 일반적으로 "반도체 층 시퀀스의 제1 층"으로서 지칭되는 접점 층(3) 상에 실란과 암모니아의 MOVPE에 의해 질화실리콘 층을 에칭 블로킹 층(4)으로서 0.5 ㎚의 두께로 생성한다(도 1A 참조). 대안적으로, 예컨대 산화실리콘 층 또는 질화마그네슘 층을 증착할 수도 있다. 이어서, 에칭 블로킹 층(4) 상에 MOVPE에 의해 또 다른 반도체 층들을 부착한다. 그것은 특히 (a) Si-도핑된 GaN 커버 층(5), (b) 다수의 InGaN 양자 우물들 및 그들 사이에 놓인 GaN 배리어들을 포함한 다중 양자 우물 구조를 갖는, 전자기 복사(특히, 녹색 또는 청색 광)를 생성하는 층(5), 및 (c) p-도핑된 AlGaN 커버 층(7)이다(도 1B 참조). 커버 층(7)의 다음에 또 다른 p-도핑된 GaN 층이 더 뒤따를 수도 있다(도시되지 않음).
이어서, 반도체 층 시퀀스(10) 상에 금속 거울 층(8)을 부착하는데, 금속 거울 층(8)은 활성 층(6)에서 생성된 전자기 복사를 반도체 층 시퀀스(10)로 또는 나중에 마이크로 구조화되는 외면 쪽으로 도로 반사할 수 있다. 거울 재료로서는, 예컨대 은 또는 알루미늄이 적합하다(도 1B 참조).
이어서, 반도체 층 시퀀스의 거울 측면을 예컨대 실리콘, 비화갈륨, 게르마늄, 또는 몰리브덴으로 형성될 수 있는 전기 전도성 캐리어체(9)와 연결한다. 그것은 예컨대 공정 접합(eutectic bonding), 납땜, 또는 접착에 의해 수행될 수 있다. 다음으로, 사파이어 기판(1)을 도 1C에 화살표로 지시된 레이저 리프트-오프 방법에 의해 분리한다. 분리 시에, 버퍼 층(2)은 기체 질소를 발생시키는 방식으로 분해된다. 이때, 경우에 따라서는 금속 갈륨으로 된 잔재들이 표면 상에 남을 수 있다(도시되지 않음). 상응하는 레이저 리프트-오프 방법이 WO98/14986A1에 개시되어 있는바, 그에 관한 그 개시 내용이 모두 본원에 참조로 포함된다. 레이저 리프트-오프 방법의 광원으로서는, 예컨대 350 ㎚ 내지 360 ㎚의 범위의 파장 또는 단파장을 갖는 레이저 광원이 사용될 수 있다.
이어서, 남아 있는 접점 층(3)에 에칭제(30)를 인가하는데, 에칭제(30)는 GaN 재료를 에칭하여 제거한다(도 1D 참조). 여기서는, 가성소다를 에칭제로서 사용하는 것이 바람직하다. 예컨대, 30 % 용액의 KOH에 의해 약 70 ℃의 온도에서 에칭을 할 수 있는데, 이때 에칭 시간은 약 10분이다.
그러한 에칭제에 의해, 통상적으로 갈륨 잔재들까지도 제거된다. 그러나 경우에 따라서는, 그를 위해 훨씬 더 희석된 형태의 KOH를 에칭제로 한 예비 에칭 단계를 사용할 수도 있다.
에칭 단계에 의해, 접점 층(3)의 상이한 결정면들이 노출된다(도 1E 참조). 에칭제는 주로 결정 결함들에서 재료를 에칭한다. 그에 관한 한, 에칭에 의해 생성된 마이크로 구조화 외면의 2개의 구조 요소들 사이의 이행 부분에서, 특히 형성된 다면체들에서 해당 에칭 흔적들을 검증할 수 있다. 그러한 에칭 흔적들은 특히 그러한 이행 부분의 영역에서 생기는 (000-1) 결정면들과 그에 접경한 결정면들의 상이한 에칭 거동들로부터 기인하는 것이다. (000-1) 결정면들 또는 N-면의 존재는 뢴트겐 분광기에 의해 검증될 수 있다. 즉, 에피택시에 의해 성장한 다면체들과는 달리, 본 발명에 따른 방법에 의해 얻어진 구조화는 특히 (000-1) 결정면들이 아닌 면들의 영역에서 에칭 흔적들을 갖는다.
기술하는 예에서, 레이저 리프트-오프 방법 동안 전체의 버퍼 층(2)이 분해되고, 그에 따라 그것이 곧 분리 영역 또는 분리 층이 된다. 대안적으로, 버퍼 층(2)의 일부 또는 접점 층(3)의 일부만이 분해되도록 버퍼 층(2)과 레이저 리프트-오프 방법을 서로 맞춰 설정할 수도 있다.
접점 층(3)의 마이크로 구조화에 의해, 전자기 복사를 가시광 스펙트럼의 청색 스펙트럼 영역에 해당하게 하는 스케일로 표면 거칠기가 생성된다. 그러한 표면 거칠기 구조들은 특히 활성 반도체 층에서 생성되는 전자기 복사의 내부 파장의 절반 정도의 크기이다.
도 2는 약 70℃에서 30 % KOH 용액으로 에칭한 에칭 단계 후에 GaN으로 된 접점 층(3)의 표면을 나타낸 것으로, 에칭 단계에서는 작용 시간을 커버 층의 두께에 최적으로 맞춰 10분으로 설정하였고, 그에 따라 표면이 결정면들로 거의 완전히 덮여 있고, 마이크로 구조화 표면의 아래에 있는 에칭 블로킹 층(4)이 보이지 않고 있다. 비교를 위해, 전술한 바와 동일한 조건 하의 에칭 단계를 훨씬 더 오래, 예컨대 약 14분 동안 수행하였다. 그 경우, 긴 시간의 에칭에 의해 접점 층의 마이크로 구조화 표면 영역들 사이에서 부분적으로 에칭 블로킹 층(4)도 검출할 수 있는 것으로 밝혀졌다. 도 3B의 SEM(Scanning Electron Microscope; 주사 전자 현미경) 사진이 그것을 도 3A보다 훨씬 더 분명하게 나타내고 있는데, 도 3B에서는 마이크로 구조화의 개개의 다면체들을 명확하게 볼 수 있고, 그 다면체들 사이에는 구조화되지 않은 영역들이 존재하며, 따라서 그 영역들에서 에칭 블로킹 층(4)을 볼 수 있다.
조화 작용의 개선을 위해, 접점 층(3)은 적어도 버퍼 층(2)에 접한 영역에서 후속 층들(5, 6, 7)에 비해 증가한 결함 밀도를 가질 수 있다. 또한, 접점 층(3)은 적어도 버퍼 층 쪽을 향한 측면에서 1 × 1018 ㎝-3 내지 1 × 1019 ㎝-3의 실리콘 도펀트 농도를 가질 수 있다. 그것은 접점 층(3) 상에서 간단하게 옴 접촉(ohmic contact)을 이루는 것을 가능하게 한다.
다음으로, 특히 (GaN) 다면체들로 이뤄진 마이크로 구조화 표면을 갖는 도 1E에 도시된 반도체 층 시퀀스 상에 전기 연결부를 부착할 수 있다(도 1F). 그를 위해, 예컨대 반도체 층 시퀀스(10)의 n형 측면의 전기 연결을 위한 본딩 패드(11), 특히 금속화 본딩 패드를 부착한다.
캐리어체(9)를 반도체 층 시퀀스(10)와 연결하기 전에 또는 연결한 후에, 반도체 층 시퀀스(10)의 반대쪽을 향한 캐리어체(9)의 측면 상에 발광 다이오드 칩의 전기 연결을 위한 접점 층(12)을 부착한다.
도 1F에 도시된 실시 형태는 대안적으로 플립 칩 조립에 적합한 실시 형태로 대체될 수도 있다. 그 경우에는 커버 층 상에 접점(11)이 없다. 오히려, n형 접촉은 비아(via)들에 의해, 즉 캐리어체 측(9)으로부터 이뤄진다.
본 발명은 실시예들에 의거한 설명으로 인해 그들에 한정되는 것이 아니다. 오히려, 본 발명은 임의의 새로운 특징 및 특징들의 임의의 조합을 설혹 그 특징 또는 조합이 특허 청구 범위 또는 실시예들에 명시적으로 기재되어 있지 않더라도 포함하는 것으로, 특히 그것은 특허 청구 범위의 특징들의 임의의 조합을 포함한다.
본 특허 출원은 독일 특허 출원 10 2010 048 617.5의 우선권을 주장하는바, 이로써 그 개시 내용이 본원에 참조로 포함된다.

Claims (15)

  1. 질화물 화합물 반도체 재료를 기반으로 하고 마이크로 구조화 외면을 갖는 반도체 층 시퀀스(10)를 제조하는 방법에 있어서,
    A) 기판(1) 상에 반도체 층 시퀀스(10)의 적어도 하나의 제1 반도체 층(3)을 성장시키는 단계;
    B) 제1 반도체 층(3) 상에 에칭 블로킹 층(etch blocking layer)(4)을 부착하는 단계;
    C) B) 단계에서 얻은 층 시퀀스 상에 적어도 하나의 또 다른 반도체 층을 성장시키는 단계;
    D) 반도체 층 시퀀스의 분리 영역을 적어도 부분적으로 제거함으로써, 반도체 층 시퀀스(10)를 기판(1)으로부터 분리하는 단계; 및
    E) 얻어진 반도체 층 시퀀스(10)의 분리 면을 에칭제(etching agent)(30)에 의해 에칭하여 제1 반도체 층(3)의 마이크로 구조화(microstructuring)를 수행하고 마이크로 구조화 외면을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 층 시퀀스(10)의 제조 방법.
  2. 제 1 항에 있어서, 반도체 층 시퀀스(10)의 적어도 하나의 층은 InxAlyGa1-x-yN의 화학식의 재료를 함유하거나 그 재료로 이뤄지되, 여기서 0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 및 x + y ≤ 1인 것을 특징으로 하는 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 반도체 층 시퀀스(10)의 제1 층(3)은 InxGa1 - xN을 함유하거나 그것으로 이뤄지되, 여기서 0 ≤ x ≤ 1인 것을 특징으로 하는 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 에칭 블로킹 층(4)은 세라믹 재료를 함유하거나 그것으로 이뤄지는 것을 특징으로 하는 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 에칭 블로킹 층(4)은 질화실리콘, 산화실리콘, 및/또는 질화마그네슘을 함유하거나 그들로 이뤄지는 것을 특징으로 하는 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 에칭 블로킹 층(4)의 두께는 5 ㎚ 이하이고, 특히 0.4 내지 2 ㎚인 것을 특징으로 하는 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 에칭제(30)는 염기, 특히 알칼리 수산화물 또는 산을 포함하는 것을 특징으로 하는 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, E) 단계에서 상이한 결정면들이 노출되는 것을 특징으로 하는 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 질화물 격자의 N-면이 기판(1) 쪽을 향하도록 기판(1) 상에 반도체 재로를 성장시키는 것을 특징으로 하는 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 리프트-오프 방법, 특히 레이저 리프트-오프(laser lift-off; LLO) 방법에 의해 반도체 층 시퀀스(10)의 분리를 수행하는 것을 특징으로 하는 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, E) 단계 전에 또는 E) 단계 후에, 반도체 층 시퀀스(10) 상에 거울 층(8)을 부착하되, 거울 층(8)은 동작 중에 반도체 층 시퀀스(10)에서 생성되어 거울 층(8)으로 향하는 전자기 복사의 적어도 일부를 반도체 층 시퀀스(10)로 도로 반사하는 것을 특징으로 하는 제조 방법.
  12. 복사를 방출하는 반도체 칩, 특히 제 1 항 내지 제 11 항 중 어느 한 항에 따라 제조된 복사 방출 반도체 칩에 있어서,
    에피택셜하게 제조된 적어도 하나의 반도체 층 시퀀스(10)를 포함하고, 반도체 층 시퀀스(10)는 n형 전도성 반도체 층, p형 전도성 반도체 층, 및 n형 전도성 반도체 층과 p형 전도성 반도체 층 사이에 배치되어 복사를 생성하는 영역(6)을 포함하되, 반도체 칩의 복사 디커플링 층은 마이크로 구조화된 외면을 포함하고, 복사 디커플링 층에 인접하여 에칭 블로킹 층(4)이 형성되며, 반도체 층들 중의 적어도 하나는 질화물 화합물 반도체 재료를 함유하는 것을 특징으로 하는 복사 방출 반도체 칩.
  13. 제 12 항에 있어서, 에칭 블로킹 층(4)은 복사 디커플링 층과 에칭 블로킹 층(4)의 다음에 뒤따르는 제2 반도체 층 사이의 경계면의 적어도 70 %, 특히 80 내지 90 %를 차지하는 것을 특징으로 하는 복사 방출 반도체 칩.
  14. 제 12 항 또는 제 13 항에 있어서, 복사 디커플링 층과 제2 반도체 층이 서로 직접 접하는 경계면 영역들은 상이한 크기들을 갖고, 경계면에 걸쳐 불규칙하게 분포되는 것을 특징으로 하는 복사 방출 반도체 칩.
  15. 제 12 항 내지 제 14 항 중 어느 한 항에 따른 복사 방출 반도체 칩을 포함하는 광전 소자.
KR1020137010332A 2010-10-15 2011-09-30 반도체 층 시퀀스의 제조 방법, 복사 방출 반도체 칩, 및 광전 소자 KR20130061182A (ko)

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