KR20130051423A - 반도체 센서 디바이스 및 그의 패키징 방법 - Google Patents

반도체 센서 디바이스 및 그의 패키징 방법 Download PDF

Info

Publication number
KR20130051423A
KR20130051423A KR1020120126062A KR20120126062A KR20130051423A KR 20130051423 A KR20130051423 A KR 20130051423A KR 1020120126062 A KR1020120126062 A KR 1020120126062A KR 20120126062 A KR20120126062 A KR 20120126062A KR 20130051423 A KR20130051423 A KR 20130051423A
Authority
KR
South Korea
Prior art keywords
substrate
lid
semiconductor sensor
cover
die
Prior art date
Application number
KR1020120126062A
Other languages
English (en)
Inventor
카이 윤 요우
포 렝 이유
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20130051423A publication Critical patent/KR20130051423A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0061—Packages or encapsulation suitable for fluid transfer from the MEMS out of the package or vice versa, e.g. transfer of liquid, gas, sound
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L19/00—Details of, or accessories for, apparatus for measuring steady or quasi-steady pressure of a fluent medium insofar as such details or accessories are not special to particular types of pressure gauges
    • G01L19/06—Means for preventing overload or deleterious influence of the measured medium on the measuring device or vice versa
    • G01L19/0627—Protection against aggressive medium in general
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L19/00—Details of, or accessories for, apparatus for measuring steady or quasi-steady pressure of a fluent medium insofar as such details or accessories are not special to particular types of pressure gauges
    • G01L19/06—Means for preventing overload or deleterious influence of the measured medium on the measuring device or vice versa
    • G01L19/0627—Protection against aggressive medium in general
    • G01L19/0654—Protection against aggressive medium in general against moisture or humidity
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L19/00—Details of, or accessories for, apparatus for measuring steady or quasi-steady pressure of a fluent medium insofar as such details or accessories are not special to particular types of pressure gauges
    • G01L19/06—Means for preventing overload or deleterious influence of the measured medium on the measuring device or vice versa
    • G01L19/0681—Protection against excessive heat
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0136—Growing or depositing of a covering layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16151—Cap comprising an aperture, e.g. for pressure control, encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

기판에 실장된 커버 또는 덮개에 의해 형성된 캐비티를 갖는 패키징된 반도체 디바이스. 덮개는 기판상에 실장된 하나 이상의 반도체 센서 다이를 덮는다. 다이는 겔 또는 분무 코팅으로 코팅되며, 덮개는 몰드 컴파운드로 캡슐화된다. 커버 및 몰드 컴파운드를 통해 홀 또는 통로를 형성하여 센서 다이를 선택된 환경 조건에 노출시킬 수 있다.

Description

반도체 센서 디바이스 및 그의 패키징 방법{SEMICONDUCTOR SENSOR DEVICE AND METHOD OF PACKAGING SAME}
본 발명은 일반적으로 반도체 집적 회로의 패키징에 관한 것이고, 더 구체적으로는 덮개(lid) 및 덮개 위에 형성된 몰드 화합물을 갖는 반도체 센서 디바이스의 패키징에 관한 것이다.
반도체 패키지는 집적 회로 및 디바이스를 위한 콘테이너이다. 반도체 패키지는 반도체 다이 상에 형성된 집적 회로를 포함한다. 반도체 다이는 리드 프레임(lead frame) 또는 기판에 부착 및 전기적으로 연결되며, 이어서 다이 및 인터커넥션(interconnection)을 습기, 전기적, 물리적 및 다른 환경적 힘 및 스트레스로부터 보호하기 위해 반도체 다이 및 전기적 연결(connections)을 몰드 컴파운드(mold compound) 또는 캡슐화재(encapsulant) 재료로 덮는다. 반도체 패키지가 인쇄 회로 기판(PCB)에 실장되는 경우와 같이 반도체 다이가 외부 회로에 연결될 수 있도록 리드 프레임 또는 기판의 I/O 연결이 노출된다.
일부 반도체 디바이스는 패키징된 반도체 어셈블리 내에 형성된 캐비티(cavity)를 갖는다. 예를 들어, 일부 반도체 센서 디바이스는 센서 다이, 유사한 압력 센서 다이, g-셀 또는 가속 변환기 다이, 매개변수화 셀(p-셀) 다이, 온도 센서 다이, 압전 저항 변환기(PRT) 다이, 광학 센서 다이, 발광/수광 다이 등과 같은 특정 다이의 기능성을 위해 어셈블리 내에 캐비티를 필요로 한다. 예를 들어, 압력 센서 디바이스는 주위의 환경 압력 조건에 노출되는 것을 허용하기 위해 완전히 캡슐화(encapsulated)되지는 않지만, 패키지는 여전히 다른 환경적 스트레스 및 조건에 대한 노출로부터 다이를 보호해야 한다.
이러한 캐비티 패키지 디바이스를 조립하는 것은 통상적으로 사전 몰딩된(pre-molded) 리드 프레임 및 리드 프레임에 부착된 덮개로 캐비티를 형성하는 단계를 포함하며, 여기서 센서 다이가 캐비티 내의 리드 프레임 상에 실장되고, 덮개를 리드 프레임에 부착하기 전에 다이 상에 겔이 코팅된다. 캐비티가 몰드 자체에 의해 형성되는, 사전 몰딩된 리드 프레임를 이용한 상기 디바이스에 있어서, 몰드와 리드(lead) 사이에 존재하는 마이크로-갭을 통해 겔 누출(leakage)의 가능성이 있다. 이러한 겔 누출은 디바이스 결함 및 낮은 생산 수율에 기여할 수 있다. 따라서, 이러한 사전 몰딩된 캐비티 리드 프레임은 견고성(robustness)이 부족하다.
또한, 사전 몰딩된 리드 프레임은 비교적 비싸서, 패키징된 디바이스의 가격을 상승시킨다. 또한, 센서 다이는, 패키징된 디바이스에 급속한 압력 강하를 수행하여 센서, 인터페이스 및 기판 근처에 거품이 형성되지 않음을 보장하는, 예를 들어 급속 감압 이벤트(rapid decompression event,RDE) 테스트에 의한 가공 및 테스트 중에 디바이스 상에 부과된 극도의 환경 조건 중의 매개변수 이동을 경험할 수 있다.
따라서, 상기 문제점의 일부 또는 전부를 대처하거나 적어도 경감시키는 캐비티형 반도체 디바이스에 대한 요구가 존재한다.
본 명세서에 포함되며 명세서의 일부를 형성하는 첨부 도면은 본 발명의 몇가지 측면을 예시하며, 서술 내용과 함께 본 발명의 원리를 설명하는데 기여한다. 본 발명은 특정 실시예와 관련하여 서술될 것이지만, 본 발명을 서술된 실시예로 제한하고자 하는 의도는 없다. 반대로, 첨부된 청구항에 의해 정의된 본 발명의 범위 내에 포함된 바와 같은 모든 대체물, 변형 및 등가물을 포함하고자 한다. 도면에서:
도 1은 본 발명의 실시예에 따른 기판의 하면도.
도 2는 도 1의 기판의 상면도.
도 3은 선 1-1을 따라 취한 도 2의 기판의 단면도.
도 4는 본 발명의 실시예에 따른 기판의 하면도.
도 5는 도 4의 기판의 상면도.
도 6은 선 2-2를 따라 취한 도 5의 기판의 단면도.
도 7은 본 발명의 실시예에 따라 p-셀 및 g-셀 센서 디바이스가 그 위에 실장된 도 3의 기판의 단면도.
도 8은 본 발명의 실시예에 따라 본드 패드를 덮는 마스크층을 갖는 도 7의 어셈블리의 단면도.
도 9는 본 발명의 실시예에 따라 반도체 다이에 코팅을 도포하기 위한 수단을 갖는 도 8의 어셈블리의 단면도.
도 10은 본 발명의 실시예에 따라 도포된 코팅을 갖는 도 9의 어셈블리의 단면도.
도 11은 본 발명의 실시예에 따라 마스크층이 제거된 도 10의 어셈블리의 단면도.
도 12는 본 발명의 실시예에 따라 기판 상에 실장된 커버 또는 덮개를 갖는 도 11의 어셈블리의 단면도.
도 13은 본 발명의 실시예에 따라 도 12에 도시된 커버 내의 보어 홀(bore hole)을 덮기 위한 캡을 갖는 도 12의 어셈블리의 단면도.
도 14는 본 발명의 실시예에 따라 몰딩 화합물로 캡슐화한 후의 도 13의 어셈블리의 단면도.
도 15는 본 발명의 실시예에 따라 도 14의 어셈블리를 분리하는 단계를 도시.
도 16은 본 발명의 실시예에 따른 캐비티형 센서 디바이스의 단면도.
도 17은 본 발명의 실시예에 따른 커버의 상면도.
도 18은 본 발명의 실시예에 따른 도 17의 선 3-3을 따라 취한 커버의 단면도.
도 19는 본 발명의 실시예에 따른 도 17의 선 4-4를 따라 취한 커버의 단면도.
도 20은 본 발명의 실시예에 따라 반도체 센서 디바이스를 조립 또는 패키징하는 방법의 플로우 챠트.
도 21은 본 발명의 실시예에 따른 커버를 갖는 도 7의 어셈블리의 단면도.
도 22는 본 발명의 실시예에 따라 캡슐화된 도 21의 디바이스의 단면도.
도 23은 본 발명의 실시예에 따라 커버에 홀이 형성된 도 22의 캡슐화된 디바이스의 단면도.
도 24는 본 발명의 실시예에 따라 디바이스의 다이 상에 겔을 퇴적하는 겔 퇴적기를 갖는 도 23의 센서 디바이스의 단면도.
도 25는 본 발명의 실시예에 따라 다이 상에 퇴적된 겔을 갖는 도 24의 센서 디바이스의 단면도.
도 26은 본 발명의 실시예에 따라 센서 디바이스를 조립 또는 패키징하는 방법의 플로우 챠트.
본 발명의 한 측면은, 리드를 갖는 기판을 제공하는 단계; 기판 상에 집적 회로 디바이스를 실장하는 단계; 집적 회로 디바이스를 기판의 리드에 연결하는 단계; 기판에 커버를 실장하여 집적 회로 디바이스를 덮고 기판 표면과 커버 사이에 캐비티를 형성하는 단계; 및 커버 상에 몰드 재료층을 배치하는 단계를 포함하는, 캐비티 패키지 반도체 어셈블리를 패키징하는 방법이다.
실시예에서, 홀이 몰드 재료층 및 커버를 통하여 형성된다. 몰딩중에 캡으로 홀을 덮을 수 있다. 몰드 재료 또는 수지 블리드 제어장치(resin bleed control)가 홀에 인접한 커버 표면 및/또는 캡 표면에 형성될 수 있다. 커버 상에 몰드 재료층을 퇴적한 후에 캡은 방출되거나 제거될 수 있다.
실시예에서, 집적 회로 디바이스를 덮기 위해서, 커버를 기판에 실장하기 전에 집적 회로 디바이스를 코팅 재료로 코팅한다. 집적 회로 디바이스를 코팅 재료로 코팅하기 전에 기판이 마스킹될 수 있다. 집적 회로 디바이스는 커버를 기판에 실장한 후에 코팅 재료로 코팅될 수 있거나, 집적 회로 디바이스는 커버 위에 몰드 재료층을 퇴적하기 전 또는 후에 코팅 재료로 코팅될 수 있다. 실시예에서, 커버의 표면은 커버 위에 몰드 재료층을 퇴적하기 전에 처리된다.
본 발명의 한 측면은 리드를 갖는 기판; 기판 상에 실장된 집적 회로 디바이스; 집적 회로 디바이스를 기판의 리드에 전기적으로 연결하기 위한 인터커넥터(interconnector); 집적 회로 디바이스를 덮고 기판 표면과 커버 사이에 캐비티를 형성하기 위해 기판에 실장된 커버; 및 커버 표면 위에 형성된 몰드 재료층을 포함하는 캐비티 패키지 반도체 어셈블리이다.
실시예에서, 홀은 몰드 재료 및 커버를 통해 형성된다. 몰드 또는 수지 블리드 제어장치는 홀에 인접한 커버 표면 및/또는 캡 표면에 형성될 수 있다. 몰드 블리드 제어장치는 홈(groove) 및/또는 범프(bump)일 수 있다. 실시예에서, 집적 회로 디바이스의 상부는 캐비티 내에서 코팅물로 코팅된다. 코팅은 분무 코팅 또는 겔 코팅일 수 있다. 실시예에서, 적어도 두 개의 집적 회로 디바이스가 커버 하부의 기판에 실장된다. 어셈블리 및/또는 커버는 적어도 두 개의 홀을 가질 수 있으며, 각 홀은 상응하는 몰드 블리드 제어장치를 갖는다. 홀은 커버의 상부 표면 및/또는 측부 표면 상에 형성될 수 있다.
도 1 내지 15는 본 발명의 실시예에 따라 하나 이상의 반도체 다이를 패키징하는 상이한 단계를 도시한다. 본 발명의 실시예에 따라 도 1-3은 랜드 그리드 어레이(LGA)형 반도체 패키지용 기판을 도시하고, 도 4-6은 볼 그리드 어레이(BGA)형 반도체 패키지용 기판을 도시한다.
도 1에 있어서, LGA형 반도체 패키지용 기판(10)의 하면도가 본 발명의 실시예에 따라 도시된다. 기판(10)은 제1 측면(12) 또는 하부 표면, 및 리드(14), 납땜 패드 등을 갖는 당업계에서 통상적으로 사용되는 평면 기판이다. 도 2는 도 1의 기판(10)의 상면도이다. 기판(10)은 제2 측면(16) 또는 상부 표면, 및 본드 패드(18)를 갖는다. 리드(14)(도 1에 도시)는 도 2에서 점선으로 도시된다.
도 3은 본 발명의 실시예에 따른, 선 1-1을 따라 취한 도 2의 기판(10)의 단면도이다. 인터커넥터(19) 또는 비아 커넥터는 하부 표면(12) 상의 리드(14)를 상부 표면(16)의 본드 패드(18)와 전기적으로 연결하기 위해 도시된다.
도 4에 있어서, 기판(20)의 하면도가 도시되며, 이는 본 발명의 실시예에 따라 BGA형 패키지용으로 배열된 점을 제외하고는 도 1-3 에 도시된 기판(10)과 유사하다. 기판(10)에서처럼, 기판(20)은 당업계에서 통상적으로 사용되는 것과 동일하며, 하면 또는 제1 측면(12), 및 리드(22), 본드 또는 납땜 패드 등을 갖는다. 도 5는 도 4의 기판(20)의 상면도이다. 기판(20)은 상부 표면 또는 제2 측면(16), 및 본드 패드(18)를 갖는다. 도 5에서 리드(22)(도 4에 도시)는 점선으로 도시된다.
도 6은 본 발명의 실시예에 따라 선 2-2를 따라 취한 도 5의 기판(20)의 단면도이다. 납땜 볼(24), 구(spheres), 범프 등, 하부 표면(12) 상의 리드(22)를 상부 표면(16)의 본드 패드(18)와 전기적으로 연결하기 위해 인터커넥터(19) 또는 비아 커넥터가 도시된다.
기판(10, 20)은 그 위에 형성된 집적 회로를 지지하고 전기적으로 상호연결하기 위한, 규소(Si), 이산화 규소(SiO2), 비화 갈륨(GaAs) 등과 같은 임의의 재료일 수 있으며 인쇄 회로 기판(PCB) 등을 형성할 수 있다. 리드(14), 본드 패드(18) 및 인터커넥션 또는 비아(19)는 구리(Cu) 등과 같은 임의의 전기 도전성 재료일 수 있다. 리드(14)를 패드(18)까지 연결하는 비아를 갖는 기판을 사용함으로써, 사전 몰딩된 리드 프레임을 사용할 때 가능한 것과 같이, 하기 논의되는 코팅 재료의 누설이 기판을 통해 배어나오는 것을 방지할 것임이 주목된다.
도 7은 기판(10)의 제2 측면(16) 상에 실장되고 제2 측면(16)에 부착된 하나 이상의 반도체 다이를 갖는 도 3의 기판(10)을 포함하는 어셈블리(30)의 단면도이다. 본 명세서에서 논의된 가공과정은 도 1-3에 도시된 LGA형 기판(10)에 적용되지만, 가공과정은 도 4-6 에 도시된 BGA형 기판(20) 및 미도시된 다른 종류의 기판에 적용될 수 있음이 이해될 것이다. 이 실시예에서 어셈블리(30)는 압력 센서 디바이스를 형성할 것이다. 어셈블리(30)는 기판(10)의 제2 측면(16) 상에 제1 다이(34)를 실장하고 부착하기 위해 기판(10)에 적용된, 에폭시, 다이 본드층 등과 같은 제1 다이 부착 재료(32)를 갖는다. 이 실시예에서 제1 다이(34)는 압막(pressure membrane)(36) 등을 갖는 압력 셀(p-셀)과 같은 반도체 센서 다이이다. 제2 다이(44)를 실장 및 부착하기 위해 제1 다이(34)에 인접한 기판(10)의 제2 측면(16)에 에폭시, 다이 본드층 등과 같은 제2 다이 부착 재료(42)가 적용된다. 이 실시예에서 제2 다이(44)는 g-셀이다. 하지만, 제2 다이(44)는 ASIC와 같은 집적 회로일 수 있다. 본드 와이어(52, 54 및 56)는 기판 본드 패드(18), 제1 반도체 다이(34) 및 제2 반도체 다이(44) 사이의 연결을 예시한다. 본드 와이어(52, 54, 56)는 표준 와이어 본딩 장비를 이용하여 연결될 수 있으며, 와이어 자체는 금(Au), 구리(Cu), 알루미늄(Al) 등으로 형성된 것과 같은 현재 알려진 본드 와이어를 포함할 수 있으며 와이어는 임의의 순서로 본딩될 수 있다. 다른 종류 및 임의의 숫자의 집적 회로 및 다이가 기판상에 실장될 수 있고, 본 명세서에 도시된 디바이스 및 다이는 오직 예시적 목적임이 이해될 것이다.
도 8은 본 발명의 실시예에 따라 기판(10)의 제2 측면(16)의 일부를 덮는 마스크 또는 마스크층(62)을 갖는 도 7의 어셈블리(30)를 포함하는 어셈블리(60)의 단면도이다. 도 12를 참조로 하여 하기 논의된 바와 같이, 제2 측면(16)의 덮히거나 마스킹된 부분은 덮개가 기판(10)의 제2 측면(16)에 부착되는 곳이다.
도 9는 다이(34, 44) 및 와이어(52, 54, 56)를 코팅 재료(74)로 코팅하는 단계를 예시하는 도 8의 어셈블리(60)의 단면도이다. 이 실시예에서, 코팅 재료(74)는 분무기(72)로 도포된 보호 재료(conformal material)이다. 보호 코팅(conformal coating)은 유전체 절연, 습기, 먼지 및 다른 오염물에 대한 보호를 제공하고, 열 충격, 진동 등에 대한 내성을 향상시킨다. 보호 코팅은 모든 표면 상에서 양호한 필름 빌드업(build-up)이 존재하도록 도포되어야 하고, 비교적 균일하게 도포되어야 하며, 미세홀이 없어야 한다. 보호 코팅은 브러싱(brushing), 디핑(dipping), 진공 퇴적 또는 이 경우에는 분무에 의해 도포될 수 있다.
도 10은 기판(10), 다이(34, 44), 와이어(52, 54, 56) 및 마스크층(62)의 표면 위에 형성된 코팅층(82)을 예시하는 단면도(80)이다. 코팅 재료는 입증된 스트레스 데이터를 갖는 파릴렌 코팅 등일 수 있다. 코팅층(82)의 두께는 대략 0.1 mils(2.54 ㎛) 내지 0.2 mils(5.08 ㎛)의 범위일 수 있지만; 코팅층(82)은 다른 응용 및 실시예에서는 상이한 두께를 가질 수 있다. 도 9-15에 도시된 실시예에서 분무 코팅층의 도포가 정밀하고 블리딩(bleeding)이 문제되지 않으므로, 코팅층(82)은 겔의 사용에 비해 약간의 장점을 가짐이 이해될 것이다. 도 11은 마스크층(62)을 제거하는 단계(82)를 도시하는 도 10의 기판(10)의 단면도이다. 확인할 수 있는 바와 같이, 마스크층(62)에 의해, 기판(20)의 사전 정의된 영역이 코팅 재료(82)로 덮히는 것이 방지된다.
도 12는, 여기서는 코팅 재료(82)로 덮히는 것이 마스크(62)에 의해 방지된 기판(10)의 사전 정의된 영역에서 커버 또는 덮개(92)가 기판(10)에 실장된, 도 11의 코팅된 기판(20)을 포함하는 어셈블리(90)를 도시하는 단면도이다. 덮개(92)는 금속 또는 플라스틱과 같은 임의의 적합한 재료일 수 있지만, 본 발명의 실시예에 따라 고온 플라스틱 재료를 덮개(92)를 위해 사용하는 것이 바람직하다. 덮개(92)를 위해 적합한 플라스틱 재료는 예를 들어 폴리에테르 에테르케톤(PEEK), 폴리에테르케톤(PEK) 등을 포함한다. PEEK 및 PEK 는 반-결정성 열가소성 수지 및 폴리이미드이며, 특정 응용 또는 실시예에 적합한 다른 재료가 사용될 수 있다. 덮개(92)는 일반적으로 편평한 제1 표면, 및 일반적으로 제1 표면으로부터 수직으로 이격되어 연장된 두 개의 측부 표면(96)을 갖는다. 측부 표면(96)의 말단부는 기판(10)의 제2 표면(16)에 부착된다. 더 구체적으로, 마스크(62)에 의해 보호되는 영역에서 기판(10)의 상부 표면(16) 상에 접합제 재료(94)가 도포되며 이어서 덮개(92)를 제 위치에 "접착시킨다(glued)". 본 명세서에 사용된 바와 같이, 용어 "접착시킨다"는 접합제를 사용하여 부착되는 것을 의미한다.
덮개(92)는 기판(10)과 함께, 다이(34, 44)가 놓여지는 챔버 또는 캐비티(99)를 형성한다. 이 실시예에서, 덮개(92)는 외부 상부 표면 및 측부(96)의 외부 측부 표면, 및 내부 표면을 가지며, 여기서 내부 상부 표면 및 내부 측부 표면이 캐비티(99)를 형성한다. 캐비티를 형성하는 덮개의 내부 표면은 단일 곡선 표면, 내부 측부 표면을 갖는 내부 상부 표면, 추가의 내부 표면 등과 같은 상이한 형태를 취할 수 있음이 이해될 것이다. 이 실시예에서, 덮개(92)는 상부 표면에 형성된 개구부(aperture), 통로(passageway) 또는 홀(98)을 갖는다. 홀(98)에 의해, 센서가 탐지하도록 설계되는 바람직한 환경 조건(들)에 센서 다이(34, 44)를 노출시킴으로써 센서 다이(34, 44)가 기능하는 것이 가능하다. 홀(98)은 도시된 바와 같이 덮개(92)의 상부 표면에, 또는 예를 들어 덮개(92)의 측부(96) 표면과 같은 다른 표면에 형성될 수 있음이 이해될 것이다.
도 13은 도 12로부터 이어지며 홀(98)에 플러그 또는 캡(100)을 배치하는 단계를 예시한다. 캡(100)을 홀(98)에 배치하거나 밀어 넣어서 몰드 재료가 캐비티(99)에 들어가는 것을 방지한다.
도 14는 도 12로부터 이어지며 형성되는 디바이스(들)가 캡슐화 재료층(112)을 갖도록 몰드 컴파운드(mold compound) 또는 캡슐화 재료로 기판(10) 및 덮개(92)를 피복(covering) 또는 캡슐화하는 단계(110)를 도시한다. 상술한 바와 같이, 캡(100)은 캡슐화 재료(112)가 캐비티(99)에 들어가는 것을 방지한다. 바람직하게는 캡(100)은 이후에 제거될 수 있도록(도 15) 캡슐화 재료층(112)으로부터 바깥으로 연장된다. 본 발명의 일 실시예에서, 캡슐화 재료(112)의 접착을 강화하기 위해 캡슐화하기 전에 조면화(roughened) 등과 같이 덮개(92)의 상부 또는 외부 표면을 처리한다. 도 14는 또한 다수의 디바이스가 동시에 조립될 수 있음을 도시한다. 즉, 기판(10)은 센서 디바이스를 형성하기 위한 영역 라인을 갖는 스트립(strip)일 수 있거나, 기판(10)은 디바이스 어레이가 동시에 형성되도록 형성될 수 있다. 이러한 배치(batch) 공정은 당업계에 공지되어 있으며, 따라서 본 발명의 완전한 이해를 위한 상세한 논의는 필요하지 않다.
도 15는 캡(들)(100)을 제거하고 분리 작업으로 인접 디바이스를 분리하는 단계(120)를 도시한다. 캡(100)을 제거하면 덮개(92)의 홀(98)과 정렬된 캡슐화 재료층(112)의 홀(98) 위에 갭(122)이 형성된다. 다수의 디바이스는 디바이스들 사이의 분리선(124)을 따라 소잉(sawing) 등과 같은 분리 공정에 의해 분리된다. 도 16은 본 발명의 실시예에 따른 상술한 단계에 따라 형성된 센서 디바이스(126)의 단면도이다.
도 17은 본 발명의 실시예에 따른 커버 또는 덮개(92)의 상면도(130)이다. 덮개(92)는 상부 표면으로부터 직각인 측부를 갖는 직사각형의 평면 형태로 도시되었지만, 상부 표면은 다른 형태를 취할 수 있고 정사각형, 원형 등과 같은, 직사각형 및 평면 이외의 형태를 취할 수 있음이 이해될 것이다. 또한, 측부는 상부 표면 및 기판 표면에 대해 직각 이외의 상이한 각도를 형성할 수 있으며, 측부 및 상부 표면은 연속적인 측면을 형성할 수 있다. 예시적인 목적만을 위해, 덮개(92)의 예시적 치수는 대략 상부 표면이 4-5 mm2, 측부의 높이는 1-1.5 mm, 및 두께는 0.3-0.6 mm이다. 물론, 커버의 치수는 임의의 특정 응용 또는 실시예에 있어서 본 명세서에 제시된 예시적 범위 내 또는 범위 밖에서 상이할 수 있다. 덮개(92)는 홀(98)을 포함한다(도 18-19). 덮개(92)와 마찬가지로 홀(98)은 상이한 형태를 취할 수 있으며 정사각형, 직사각형 등과 같은 원형 이외의 형태일 수 있다.
덮개(92)는 사출 성형(injection molding) 등과 같은 임의의 적절한 공정에 의해 형성될 수 있다. 사출 성형 공정에서 홀(98)은 예를 들어 몰드 캐비티 내에 주입된 핀 등으로 생성될 수 있다. 이와 달리, 홀(98)은 드릴링, 펀칭 등에 의해 형성될 수 있다.
한 실시예에서, 덮개(92)는 또한 바람직하게는 홀(98)에 인접한 몰드 수지 블리드 제어장치(132)를 포함한다. 이 실시예에서, 몰드 수지 블리드 제어장치(132)는 홈, 트랜치 등의 형태이다. 이 실시예에서 홈은 원형 홈이며 캡(100)과 함께 작동한다(도 13). 수지 블리드 제어장치(132)의 목적은 임의의 과량 몰드 또는 캡(100) 외주부로부터의 몰드 블리드를 저지하고자 하는 것이다. 몰드 수지 블리드 제어장치(132)는 원형 이외의 상이한 형태 및 설계를 취할 수 있음이 이해될 것이다. 예를 들어, 몰드 수지 블리드 제어장치(132)는 일련의 홈 또는 범프 등을 형성할 수 있다. 몰드 수지 블리드 제어장치(132)는 또한 캡(100)에 형성되거나, 커버(92) 대신에 또는 커버(92)와 함께 형성될 수 있음이 이해될 것이다.
도 18은 도 17의 선 3-3을 따라 취한 덮개(92)의 단면도(134)이고, 도 19는 도 17의 선 4-4를 따라 취한 덮개(92)의 단면도(136)이며 홀(98) 위에 배치된 캡(100)을 도시한다. 캡(100)이 수지 블리드 제어장치(132) 위에 연장됨이 주목되어야 한다. 이 실시예에서 홀(98)이 덮개(92)의 상부 표면에 형성되지만, 홀(98) 및 상응하는 몰드 수지 블리드 제어장치(132)는 덮개(92)의 표면을 따라 임의의 위치에 형성될 수 있음이 이해될 것이다. 또한 커버(92)에 임의의 숫자의 홀 및 몰드 또는 수지 블리드 제어장치가 형성될 수 있음이 이해될 것이다. 또한, 캡(100)은 홀(98)까지 연장되지 않는 것으로 도시되지만 캡(100)은 홀(98)까지 연장된 돌출부를 포함할 수 있다.
도 20은 본 발명의 실시예에 따라 적어도 하나의 반도체 센서 다이를 패키징하는 방법(140)의 플로우 챠트이다. 단계 142에서 기판에는 전술한 바와 같이 패드, 리드, 비아 등이 제공된다. 단계 144에서 하나 이상의 센서 다이가 기판의 상부 표면 상에 다이 본딩된다. 단계 146에서, 센서 다이는 와이어 본딩 공정을 이용하여 본드 와이어로 서로 연결되고 기판 상의 본드 패드에 연결된다. 단계 148에서, 마스크를 기판 위에 배치하고, 단계 150에서 코팅 재료를 마스킹된 기판, 다이 및 본드 와이어 상에 배치한다. 코팅 후에, 단계 152에서 마스크를 제거한다. 단계 154에서, 일 실시예에서 홀을 포함하는 덮개 또는 커버를 기판(152) 상에 본딩 또는 부착시키고, 커버를 본딩 또는 실장한다. 단계 156에서, 홀 위에 캡을 배치하여 수지가 캐비티로 들어가는 것을 방지한다. 단계 158에서, 덮개 위에, 및 일부 실시예에서는 기판의 상부 표면의 노출된 부분 위에도 캡슐화재 또는 몰드 재료를 형성하는 몰딩 공정을 수행한다. 단계 160에서, 디바이스 어레이가 동시에 조립되는 경우와 같이, 분리 공정을 통해 인접 디바이스가 서로 분리된다. 최종적으로, 단계 162에서 캡을 제거한다. 캡은 분리 중에 생성된 먼지가 캐비티에 들어가는 것을 방지하므로 분리 공정 이후에 캡이 제거되는 것이 바람직하지만, 분리 공정 전에 캡을 제거하는 것이 가능하다.
도 21-25는 센서 디바이스의 덮개에 홀을 형성하고 센서 다이(들)을 코팅 재료로 덮는 공정을 예시하는 단면도이다. 도 21에 있어서, 커버(172)를 갖는 패키징된 센서 디바이스의 단면도(170)가 도시된다. 커버(172)는 기판에 접합제(174)로 부착 또는 본딩된 말단부 또는 표면을 갖는 측부(176)를 갖는다. 캐비티(178)가 덮개(172) 아래에 형성된다. 도 22는 예를 들어 몰드 컴파운드과 같은 캡슐화 재료의 층(179)을 갖는, 캡슐화 후의 덮개를 갖는 센서 디바이스를 도시한다. 덮개(92)(도 12-19)와는 달리, 덮개(172)는 사전 형성된 홀 또는 통로를 포함하지 않는다. 대신, 이 실시예에서는 캡슐화 후에 덮개(172)에 홀이 형성된다. 도 23은 덮개(172)의 상부 표면에 홀(184)을 형성하는 드릴 또는 홀 천공기(182)를 갖는 도 22의 캡슐화된 센서 디바이스의 단면도(180)이다. 홀(184)은, 형성 후에, 덮개(172)의 한쪽 측부로부터 캐비티(178)까지 연장된다. 천공기(182)는 홀(184)을 형성하기 위한 고정밀 드릴 등일 수 있다. 홀은 도시된 대로 어셈블리의 상부 표면에 형성되거나, 예를 들어 어셈블리의 측부 표면과 같은 다른 표면에 형성될 수 있음이 이해될 것이다.
도 24는 캐비티(178) 내에 배치된 다이 및 와이어 상에 겔 재료(194)를 퇴적하는 주사기(syringe) 등일 수 있는 겔 퇴적기(192)를 도시하는 단면도(190)이다. 주사기(192)는 홀(184)을 거쳐 캐비티(178)에 삽입된다. 미리 정해진 양의 겔 재료를 시간-압력(time-pressure), 에어 오버(air over) 제공(dispensing) 기술 등을 이용하여 다이 및 본드 와이어 위에 퇴적시킨다. 이러한 시간-압력 제공 시스템은 무사시 엔지니어링(Musashi Engineering, Inc.)(Tokyo, Japan)에 의해 공급된 무사시 시스템과 같이, 당업계에 공지되어 있다. 겔 재료(194)는 당업계에서 통상적으로 사용되는 임의의 적합한 재료일 수 있다. 예를 들어, 이러한 겔 재료는: 신에쯔 케미칼(Shin-Etsu Chemical Co.,Ltd)(Tokyo, Japan)에 의해 공급된 SIFEL8000 시리즈; 또는 다우 코닝(Dow Corning Corporation)(Midland, Michigan, USA)에 의해 공급된 DC 4939를 포함한다. 겔 재료(194)는 열적 및 기계적 스트레스 및 충격으로부터 와이어 및 다이를 보호하면서도 다이가 압력 센서 등과 같은 센서로서 기능할 수 있도록 한다. 도 25는 겔 재료(194)가 다이 및 본드 와이어 상에 퇴적된 후의 도 24의 센서 디바이스의 단면도(200)이다.
도 26은 본 발명의 실시예에 따른 방법(220)의 플로우 챠트이다. 단계 222에서, 기판에 본드 패드, 리드 및 비아가 제공된다. 단계 224에서, 다이를 기판의 상부 표면에 부착한다. 단계 226에서, 다이를 기판에, 및 일부 실시예에서는 서로 전기적으로 연결하기 위해 와이어를 와이어 본딩시킨다. 단계 228에서, 덮개를 기판 표면에 본딩 또는 실장한다. 단계 230에서 덮개 위에 캡슐화재 또는 몰드 재료를 형성한다. 단계 232에서 캡슐화 재료층 및 커버를 통해 홀을 드릴링 또는 천공한다(232). 단계 234에서 캐비티 내의 다이 및 와이어를 겔 코팅으로 코팅한다(234).
본 발명의 실시예는 본 발명을 수행하기 위해 본 발명자에게 알려진 최적 실시예(best mode)를 포함하여, 본 명세서에 서술된다. 상술한 서술내용을 읽음으로써 이러한 바람직한 실시예의 변형이 당업자에게 명백해질 수 있다. 본 발명자들은 숙련된 기술자가 이러한 변형들을 적절히 이용할 것으로 기대하며, 본 발명이 본 명세서에 구체적으로 서술된 것과 다르게 실시되는 것을 의도한다. 즉, 본 발명은 적용가능한 법에 의해 허용되는 한 본 명세서에 첨부된 청구항에 나열된 주제(subject matter)의 모든 변형 및 균등물을 포함한다. 또한, 본 명세서에서 다르게 나타내거나 맥락상 다르게 명백히 부정되지 않으면, 본 발명의 가능한 모든 변형에서의 상술한 요소들의 임의의 조합이 본 발명에 포함된다.

Claims (29)

  1. 반도체 센서 다이를 패키징하는 방법으로서,
    기판의 제1 표면 상에 본드 패드를 갖는 기판을 제공하는 단계;
    상기 기판의 제1 표면 상에 제1 반도체 센서 다이를 실장하는 단계;
    상기 제1 반도체 센서 다이를 상기 본드 패드에 전기적으로 연결하는 단계;
    상기 기판의 제1 표면 상에 덮개를 실장하여 상기 제1 반도체 센서 다이를 덮는 단계 - 상기 덮개는 평면의 제1 표면, 및 상기 덮개의 제1 표면으로부터 일반적으로 수직으로 이격되어 연장된 두 개의 측면을 가지며, 상기 기판의 제1 표면, 상기 제1 반도체 센서 다이 및 상기 덮개 사이에 캐비티(cavity)가 형성됨 -; 및
    상기 덮개 상에 몰드 재료층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 몰드 재료층 및 상기 덮개를 통해 홀을 형성하여 상기 제1 반도체 센서 다이를 외부 환경에 노출시키는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 덮개는 그의 상부 표면에 홀을 갖고, 상기 몰드 재료층을 상기 덮개 위에 형성하기 전에 상기 홀을 캡으로 덮는 단계를 더 포함하는 방법.
  4. 제3항에 있어서, 상기 덮개 내의 상기 홀에 인접한 상기 덮개의 표면에 몰드 블리드 제어 메커니즘(bleed control mechanism)을 형성하는 단계를 더 포함하는 방법.
  5. 제3항에 있어서, 상기 몰드 재료층을 상기 덮개 위에 형성한 후에 상기 캡을 제거하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서, 상기 덮개를 상기 기판 상에 실장하기 전에 상기 제1 반도체 다이를 코팅 재료로 코팅하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서, 상기 코팅 재료는 분무를 통해 도포되고, 상기 제1 반도체 다이를 상기 코팅 재료로 분무하기 전에 상기 기판을 마스크로 마스킹하는 단계를 더 포함하는 방법.
  8. 제1항에 있어서, 상기 덮개를 상기 기판에 실장한 후에 상기 제1 반도체 다이를 코팅 재료로 코팅하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서, 상기 코팅 재료는, 상기 덮개 위에 상기 몰드 재료층을 형성하기 전에 상기 제1 반도체 다이 위에 제공되는 방법.
  10. 제8항에 있어서, 상기 코팅 재료는, 상기 덮개상에 상기 몰드 재료층을 형성한 후에 상기 제1 반도체 다이상에 제공되는 방법.
  11. 제1항에 있어서, 상기 덮개 위에 몰드 재료층을 형성하기 전에 상기 덮개의 표면을 처리하는 단계를 더 포함하는 방법.
  12. 반도체 센서 디바이스로서,
    제1 표면 상에 본드 패드를 구비하는 제1 표면을 갖는 기판;
    상기 기판의 제1 측부에 부착된 적어도 하나의 반도체 센서 다이;
    상기 센서 다이를 상기 본드 패드에 전기적으로 연결하기 위한 본드 와이어;
    상기 센서 다이를 덮는, 상기 기판에 실장된 덮개 - 상기 기판의 제1 표면과 상기 덮개 사이에 캐비티가 형성됨 -; 및
    상기 덮개의 외부 표면 위에 형성된 몰드 재료층
    을 포함하는 반도체 센서 디바이스.
  13. 제12항에 있어서, 상기 몰드 재료층은, 상기 덮개의 개구부와 정렬되는 개구부를 가지며, 상기 개구부들은 상기 센서 다이를 외부 환경에 적어도 부분적으로 노출시키는 반도체 센서 디바이스.
  14. 제13항에 있어서, 상기 덮개의 홀에 인접한 상기 덮개의 표면에 몰드 블리드 제어 메커니즘을 더 포함하는 반도체 센서 디바이스.
  15. 제14항에 있어서, 상기 몰드 블리드 제어 메커니즘은 홈(groove)인 반도체 센서 디바이스.
  16. 제12항에 있어서, 상기 캐비티 내의 상기 센서 다이 위에 코팅을 더 포함하는 반도체 센서 디바이스.
  17. 제16항에 있어서, 상기 코팅은 분무 코팅인 반도체 센서 디바이스.
  18. 제16항에 있어서, 상기 코팅은 겔(gel) 코팅인 반도체 센서 디바이스.
  19. 제12항에 있어서, 상기 기판의 제1 표면에 실장되고 상기 덮개에 의해 덮히는 적어도 두 개의 반도체 다이를 더 포함하는 반도체 센서 디바이스.
  20. 반도체 센서 다이를 패키징하는 방법으로서,
    기판의 제1 표면 상에 적어도 하나의 본드 패드 및 기판의 반대편 제2 표면상에 노출된 리드(lead)를 갖는 기판을 제공하는 단계 - 상기 적어도 하나의 본드 패드 및 상기 리드는 비아를 통해 전기적으로 연결됨 -;
    상기 기판의 제1 표면 상에 적어도 하나의 반도체 센서 다이를 실장하는 단계;
    상기 적어도 하나의 반도체 센서 다이를 상기 적어도 하나의 본드 패드에 전기적으로 연결하는 단계;
    상기 적어도 하나의 반도체 센서 다이를 코팅 재료로 코팅하는 단계;
    상기 기판의 제1 표면상에 덮개를 실장하여 상기 적어도 하나의 반도체 센서 다이를 덮는 단계 - 상기 덮개는 평면의 제1 표면, 및 상기 덮개의 제1 표면으로부터 일반적으로 수직으로 이격되어 연장된 두 개의 측부 표면을 가지며, 상기 측부 표면들의 말단부들은 상기 기판의 제1 표면에 부착되고, 상기 기판의 제1 표면, 적어도 하나의 반도체 센서 다이 및 상기 덮개 사이에 캐비티가 형성됨 -; 및
    상기 덮개 위에 몰드 재료층을 형성하는 단계
    를 포함하는 반도체 센서 다이의 패키징 방법.
  21. 제20항에 있어서, 상기 적어도 하나의 반도체 센서 다이에 인접하게 제2 반도체 다이를 실장하는 단계, 및 적어도 하나의 제2 기판 본드 패드 및 제1 반도체 센서 다이에 상기 제2 반도체 다이를 전기적으로 연결하는 단계를 더 포함하는 반도체 센서 다이의 패키징 방법.
  22. 제21항에 있어서, 상기 전기적 연결들은 본드 와이어들로 형성되는 반도체 센서 다이의 패키징 방법.
  23. 제20항에 있어서, 상기 코팅 재료는, 상기 덮개를 상기 기판에 실장하기 전에 상기 적어도 하나의 반도체 센서 다이 상에 분무되는 반도체 센서 다이의 패키징 방법.
  24. 제23항에 있어서, 상기 코팅 재료는 파릴렌(Parylene) 코팅을 포함하는 반도세 센서 다이의 패키징 방법.
  25. 제23항에 있어서, 상기 코팅 재료를 상기 적어도 하나의 반도체 센서 다이 상에 분무하기 전에 상기 기판의 제1 표면을 마스킹하는 단계, 및 상기 분무 후에 상기 마스킹을 제거하는 단계를 더 포함하는 반도체 센서 다이의 패키징 방법.
  26. 제20항에 있어서, 상기 덮개는 고온 플라스틱으로 형성되는 반도체 센서 다이의 패키징 방법.
  27. 제26항에 있어서, 상기 덮개의 측부들의 적어도 말단부들을 상기 기판에 밀봉하는 단계를 더 포함하는 반도체 센서 다이의 패키징 방법.
  28. 제20항에 있어서,
    상기 덮개의 상기 평면의 제1 표면은 홀을 포함하고, 상기 덮개 위에 상기 몰드 재료층을 형성하기 전에 상기 홀을 캡으로 덮는 단계 및 상기 덮개 위에 상기 몰드 재료층을 형성한 후에 상기 캡을 제거하는 단계를 더 포함하는 반도체 센서 다이의 패키징 방법.
  29. 제20항에 있어서, 상기 몰드 재료층 및 상기 덮개를 통해 홀을 형성하여 상기 적어도 하나의 반도체 센서 다이를 외부 환경에 노출시키는 단계를 더 포함하는 반도체 센서 다이의 패키징 방법.
KR1020120126062A 2011-11-09 2012-11-08 반도체 센서 디바이스 및 그의 패키징 방법 KR20130051423A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/292,104 2011-11-09
US13/292,104 US8643169B2 (en) 2011-11-09 2011-11-09 Semiconductor sensor device with over-molded lid

Publications (1)

Publication Number Publication Date
KR20130051423A true KR20130051423A (ko) 2013-05-20

Family

ID=48223129

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120126062A KR20130051423A (ko) 2011-11-09 2012-11-08 반도체 센서 디바이스 및 그의 패키징 방법

Country Status (4)

Country Link
US (1) US8643169B2 (ko)
KR (1) KR20130051423A (ko)
CN (1) CN103107101B (ko)
TW (1) TWI562248B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160135286A (ko) * 2014-05-15 2016-11-25 인텔 코포레이션 집적 회로 조립체용 성형 복합 인클로저

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104340946B (zh) * 2013-08-02 2016-08-31 无锡华润安盛科技有限公司 一种mems电路盖子及其制作方法
KR20150074427A (ko) * 2013-12-24 2015-07-02 삼성전기주식회사 센서 패키지 및 이를 구비하는 휴대 단말기
CN105300593B (zh) * 2014-07-28 2018-12-28 恩智浦美国有限公司 具有盖的封装的半导体传感器装置
JP6256301B2 (ja) * 2014-10-31 2018-01-10 株式会社デンソー 電子回路部品
US9598280B2 (en) * 2014-11-10 2017-03-21 Nxp Usa, Inc. Environmental sensor structure
US9579511B2 (en) 2014-12-15 2017-02-28 Medtronic, Inc. Medical device with surface mounted lead connector
US10438864B2 (en) * 2015-08-21 2019-10-08 Hewlett-Packard Development Company, L.P. Circuit packages comprising epoxy mold compounds and methods of compression molding
WO2018068174A1 (zh) * 2016-10-10 2018-04-19 深圳市汇顶科技股份有限公司 一种芯片封装结构及芯片封装方法
DE102017200162A1 (de) 2017-01-09 2018-07-12 Robert Bosch Gmbh Verfahren zum Herstellen eines mikroelektromechanischen Bauteils und Wafer-Anordnung
DE102017212422A1 (de) 2017-07-20 2019-01-24 Robert Bosch Gmbh Drucksensoranordnung und Verfahren zu deren Herstellung
US10370244B2 (en) * 2017-11-30 2019-08-06 Infineon Technologies Ag Deposition of protective material at wafer level in front end for early stage particle and moisture protection
DE102018203094B3 (de) * 2018-03-01 2019-05-23 Infineon Technologies Ag MEMS-Baustein
DE102018222781A1 (de) * 2018-12-21 2020-06-25 Robert Bosch Gmbh Drucksensoranordnung
US20210246015A1 (en) * 2020-02-06 2021-08-12 Advanced Semiconductor Engineering, Inc. Sensor device package and method for manufacturing the same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
US5581226A (en) * 1994-11-02 1996-12-03 Motorola, Inc. High pressure sensor structure and method
US5530202A (en) * 1995-01-09 1996-06-25 At&T Corp. Metallic RF or thermal shield for automatic vacuum placement
US5877093A (en) * 1995-10-27 1999-03-02 Honeywell Inc. Process for coating an integrated circuit device with a molten spray
EP0771023A3 (en) * 1995-10-27 1999-03-24 Honeywell Inc. Method of applying a protective coating on a semiconductor integrated circuit
MX9603299A (es) 1996-08-09 1998-04-30 Serivicios Condumex S A De C V Cable conductor electrico co-extruido en tres capas aislante de baja absorcion de humedad metodo electrico, baja emision de gases toxicos y humos, retardante a la flama.
JPH10335374A (ja) 1997-06-04 1998-12-18 Fujitsu Ltd 半導体装置及び半導体装置モジュール
JP3215686B2 (ja) * 1999-08-25 2001-10-09 株式会社日立製作所 半導体装置及びその製造方法
US6266197B1 (en) 1999-12-08 2001-07-24 Amkor Technology, Inc. Molded window array for image sensor packages
KR100347706B1 (ko) 2000-08-09 2002-08-09 주식회사 코스타트반도체 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
US7969021B2 (en) 2000-09-18 2011-06-28 Nippon Steel Corporation Bonding wire for semiconductor device and method for producing the same
JP3948203B2 (ja) 2000-10-13 2007-07-25 日立電線株式会社 銅合金線、銅合金撚線導体、同軸ケーブル、および銅合金線の製造方法
JP3400427B2 (ja) * 2000-11-28 2003-04-28 株式会社東芝 電子部品ユニット及び電子部品ユニットを実装した印刷配線板装置
US6707168B1 (en) * 2001-05-04 2004-03-16 Amkor Technology, Inc. Shielded semiconductor package with single-sided substrate and method for making the same
US7060216B2 (en) 2001-05-11 2006-06-13 Melexis, Nv Tire pressure sensors and methods of making the same
US20040245320A1 (en) 2001-10-23 2004-12-09 Mesato Fukagaya Bonding wire
US6781231B2 (en) * 2002-09-10 2004-08-24 Knowles Electronics Llc Microelectromechanical system package with environmental and interference shield
US20050189621A1 (en) * 2002-12-02 2005-09-01 Cheung Kin P. Processes for hermetically packaging wafer level microscopic structures
US6900531B2 (en) 2002-10-25 2005-05-31 Freescale Semiconductor, Inc. Image sensor device
US6927482B1 (en) 2003-10-01 2005-08-09 General Electric Company Surface mount package and method for forming multi-chip microsensor device
JP4277079B2 (ja) 2004-06-18 2009-06-10 Ｏｋｉセミコンダクタ株式会社 半導体加速度センサ装置及びその製造方法
US20080050267A1 (en) 2004-09-30 2008-02-28 Hiroshi Murai Au Alloy Bonding Wire
KR100929432B1 (ko) 2004-11-26 2009-12-03 타나카 덴시 코오교오 카부시키가이샤 반도체 소자용 Ａｕ 본딩 와이어
TWI285415B (en) 2005-08-01 2007-08-11 Advanced Semiconductor Eng Package structure having recession portion on the surface thereof and method of making the same
DE102006001600B3 (de) 2006-01-11 2007-08-02 Infineon Technologies Ag Halbleiterbauelement mit Flipchipkontakten und Verfahren zur Herstellung desselben
CN100530629C (zh) * 2007-02-05 2009-08-19 力成科技股份有限公司 多晶片堆叠的基板及使用该基板的多晶片堆叠封装构造
US7705242B2 (en) 2007-02-15 2010-04-27 Advanced Technology Holdings Ltd. Electrical conductor and core for an electrical conductor
US7607355B2 (en) * 2007-02-16 2009-10-27 Yamaha Corporation Semiconductor device
JP5116101B2 (ja) 2007-06-28 2013-01-09 新日鉄住金マテリアルズ株式会社 半導体実装用ボンディングワイヤ及びその製造方法
EP2096645B1 (de) 2008-02-26 2010-09-29 Nexans Elektrischer Leiter
US20100127288A1 (en) * 2008-11-25 2010-05-27 Visera Technologies Company Limited Light-emitting diode devices and methods for fabricating the same
TW201104850A (en) * 2009-07-29 2011-02-01 Kingpak Tech Inc Image sensor package structure with large air cavity
US8359927B2 (en) 2009-08-12 2013-01-29 Freescale Semiconductor, Inc. Molded differential PRT pressure sensor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160135286A (ko) * 2014-05-15 2016-11-25 인텔 코포레이션 집적 회로 조립체용 성형 복합 인클로저

Also Published As

Publication number Publication date
US8643169B2 (en) 2014-02-04
US20130113054A1 (en) 2013-05-09
CN103107101B (zh) 2016-12-21
CN103107101A (zh) 2013-05-15
TW201324632A (zh) 2013-06-16
TWI562248B (en) 2016-12-11

Similar Documents

Publication Publication Date Title
KR20130051423A (ko) 반도체 센서 디바이스 및 그의 패키징 방법
US8035208B2 (en) Integrated circuit package
CN106057688B (zh) 具有屏蔽件的集成电路封装系统及其制造方法
US20080123318A1 (en) Multi-component electronic package with planarized embedded-components substrate
EP1914803A1 (en) Low profile ball grid array (BGA) package witth exposed die and method of making same
US8508036B2 (en) Ultra-thin near-hermetic package based on rainier
WO1999013515A1 (en) Integrated circuit package employing a transparent encapsulant and a method of making the package
US9735128B2 (en) Method for incorporating stress sensitive chip scale components into reconstructed wafer based modules
JP5329083B2 (ja) ポストおよびパッドを有する部品
US7432601B2 (en) Semiconductor package and fabrication process thereof
CN101589464A (zh) 晶片级csp封装设计
US10985131B2 (en) Microelectronic device having protected connections and manufacturing process thereof
US10818805B2 (en) Semiconductor sensor device and method for fabricating the same
US20140374855A1 (en) Pressure sensor and method of packaging same
US9561953B1 (en) Method of forming a protective coating for a packaged semiconductor device
US6090237A (en) Apparatus for restraining adhesive overflow in a multilayer substrate assembly during lamination
TWI648848B (zh) 光學元件封裝結構
JP2018107435A (ja) 密封電子モジュールのウェーハスケール製造のための工程
KR20190068468A (ko) 공기 캐비티를 갖는 반도체 패키지
EP3456682A1 (en) Sensor system, sensor arrangement, and assembly method using solder for sealing
US10458826B2 (en) Mass flow sensor module and method of manufacture
US20150115420A1 (en) Sensor die grid array package
US20220384353A1 (en) Semiconductor package with shunt and patterned metal trace
US20220270960A1 (en) Open-Cavity Package for Chip Sensor
KR100547352B1 (ko) 유기 솔더 보존재(ｏｓｐ)를 이용한 ｂｇａ 패키지 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application