KR20130001666A - 승압 회로 - Google Patents

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히로키 무라카미
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윈본드 일렉트로닉스 코포레이션
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Abstract

승압 회로는 제1전송 제어 신호에 따라서 제1승압 노드의 전하를 제1출력 노드에 전송하는 제1전송 회로, 상기 제1출력 노드의 전압 레벨을 검출하는 검출 회로, 및 상기 검출 회로의 검출 신호에 따라서 상기 제1승압 노드를 프레-차지하는 프레-차지 회로를 포함하는 출력 회로; 제2전송 제어 신호에 따라서 제2출력 노드에 전하를 전송하는 제2전송 회로, 및 상기 제1승압 노드에 접속되어, 상기 제2출력 노드에 전송된 전하에 따라서 상기 제1승압 노드의 전압 레벨을 승압시키는 제1용량소자를 포함하는 제1펌프 회로; 및 상기 출력 회로 및 상기 제1펌프 회로에 접속되어, 상기 제1출력 노드의 전압에 따라서 상기 제2전송 제어 신호를 제어하는 제어 회로를 포함한다.

Description

승압 회로{BOOSTING CIRCUIT}
관련 출원의 교차 참조
본 출원은 일본국 특허 출원 제2011-141328호(출원일: 2011년 7월 27일)의 우선권을 주장하며, 그 전문은 본 명세서에 참조로 포함된다.
기술 분야
본 발명은, 일반적으로 승압 방법에 관한 것으로, 특히, 고전압을 필요로 하는 반도체 메모리 등과 같은 반도체 장치의 승압 회로에 관한 것이다.
반도체 설계의 미세화에 따라서, 반도체 소자를 구동하기 위한 필요 동작 전압이 저전압화되고, 이에 따라서 반도체 장치에 공급되는 필요 전원 전압도 저전압화되고 있다. 예를 들어, 외부 장치에서 반도체 메모리에 공급되는 전원 전압은, 3.3V 내지 2.5V에서 1.8V까지 저감되어 있다. 또, 반도체 메모리의 내부회로에서는, 통상 다수의 전원 전압, 예를 들어, 트랜지스터를 구동하기 위한 전압 또는 웰(well)에 인가하는 전압 등을 필요로 하므로, 전원 전압보다도 높은 고전압을 필요로 한다. 따라서, 반도체 장치는 외부 장치에서 공급된 전원 전압을 소망의 전압으로 승압시키는 승압 회로를 필요로 한다. 이 승압 회로는, 전형적으로 차지 펌프 회로(charge pump circuit)에 의해 구성되어 있다.
특허문헌 1은, 도 1에 나타낸 바와 같이, 두 펌프 회로를 직렬로 접속하여, 전원 전압을 2배 이상의 값으로 승압할 수 있는 승압 회로를 개시하고 있다. 이 승압 회로는, 다이나믹 메모리(dynamic memory)의 내부회로에 적용되며, 워드선에 전원 전압(VDD)을 높은 고전압(Vpp)으로 변형하여 인가한다. 승압 회로는 인버터(INV), 커패시터(C1), (C2) 및 스위치(SW1), (SW2)를 포함한다. 도 1(a)에 나타낸 바와 같이, 스위치(SW1), (SW2)가 오프 상태로 전환되었을 때, 커패시터(C1)의 음극 전극이 접지되고, 커패시터(C1)에 전원(VDD)에 대응하는 전하가 축적되며, 커패시터(C2)에도 전원(VDD)에 대응하는 전하가 축적된다.
DRAM의 워드선에 구동 전압(Vpp)을 인가하면, 스위치(SW1), (SW2)가 온 상태로 전환되어, 커패시터(C1)의 전극이 (VDD)로부터 2*VDD로 승압되고, 커패시터(C2)의 전극이 3*VDD로 승압되며, 승압 전압(Vpp)이 워드선에 인가된다.
또한, 반도체 메모리에 있어서의 승압 회로의 동작 타이밍과 승압 전압이 소비되는 타이밍이 일치하지 않는 것과 차지 펌프 회로의 승압동작의 승압속도를 높이는 것이 곤란한 것을 고려해서, 통상 복수의 승압 회로를 서로 분산 동작시킨다. 특허문헌 2는, 일치한 타이밍을 소비하여 보다 양호한 효율을 얻는 것이 가능한 승압 회로를 개시하고 있다.
JP2005-235315 A JP2001-250381 A
도 2는 펌프 회로를 직렬로 접속하여 구성된 종래의 승압 회로의 일 실시형태를 예시한 구조도이다. 이 승압 회로는, 외부 장치로부터 제공된 전원 전압(Vdd)을 승압시켜, 전원 전압(Vdd)의 3배의 승압 전압을 출력시킨다.
출력 회로는 출력 단자(OUT)를 포함한다. 클록 신호(CLK)는 프레-차지 작업(pre-charging operation) 동안 저 전압 레벨에 있고, 승압 노드(boosting node)(boost-1)가 P형 프레-차지 트랜지스터(Pre1)에 의해 (Vdd)의 전압으로 프레-차지된다. 그 후, 클록 신호(CLK)가 고 전압 레벨로 변환되고, 전송 제어 신호(kickb)가 저 전압 레벨로 변환되며, 승압 노드(boost-1)에 축적된 전하가 P형 전송 트랜지스터(TP2)에 의해 출력 노드(Kick)에 전송된다. 전송이 개시되면, 인버터(IN2), (IN3)에 의한 지연 기간 후에, 프레-차지 트랜지스터(Pre1)가 오프 상태로 전환된다.
승압 노드(boost-1)에는, 용량소자(C1)를 포함하는 중간의 펌프 회로가 접속되어 있다. 이 중간의 펌프 회로와 상기 출력 회로는 동일한 구성을 지니지만, 이 중간의 펌프 회로에는, 클록 신호(CLK)를 인버터(IN4), (IN5), (IN6)에 의해 지연시킨 클록 신호가 공급된다. 출력 회로와 마찬가지로, 승압 노드(boost-2)에서 프레-차지된 전하는, 전송 트랜지스터(TP5)에 의해 출력 노드(Kick-1)에 전송된다. 이와 같이 해서, 용량 결합된 승압 노드(boost-1)가 승압된다.
또, 승압 노드(boost-2)에는, 용량소자(C3)를 포함하는 전단(front)의 펌프 회로가 접속된다. 이 전단의 펌프 회로는, 전원 전압(Vdd)을 출력 노드(Kick-2)에 전송하는 전송 트랜지스터(TP7)를 포함하고, 전송 트랜지스터(TP3), (TN3)에는, 클록신호(CLK)를 인버터(IN4), (IN5), (IN9), (IN10), (IN11)에 의해 지연시킨 클록 신호가 공급된다. 출력 노드(Kick-2)가 전압(Vdd)으로 승압되면, 용량 결합된 승압 노드(boost-2)가 2*Vdd로 승압된다. 최종적으로, 출력 회로의 출력 노드(Kick)는 3*Vdd의 승압된 전압을 생성한다.
이 승압 회로는, 클록 신호(CLK)에 동기한 승압 전압을 생성하는 이점을 지닌다. 그러나, 승압 회로의 동작을 고속으로 하기 위하여 클록 신호(CLK)의 주파수를 높게 하면, 승압 노드(boost-1), (boost-2)가 전압(Vdd)으로 프레-차지되기 전에, 해당 승압 노드(boost-1), (boost-2)의 전하가 출력 노드(Kick)로 전송되어버릴 수 있다. 따라서, 출력(OUT)이 3*Vdd의 전압(< 3*Vdd)에 도달할 수 없게 된다.
본 발명의 목적은, 상기 종래의 과제를 해결하여, 확실한 승압 전압을 생성하는 승압 회로를 제공하는데 있다.
또, 본 발명의 목적은, 승압된 출력 노드를 감시하고, 안정적으로 승압 전압을 생성하는 비교적 간단한 구성의 승압 회로를 제공하는데 있다.
승압 회로의 일 실시형태는, 전하의 전송을 제어하는 제1전송 제어 신호에 따라서 제1승압 노드에 축적된 전하를 제1출력 노드에 전송하는 제1전송 회로, 제1출력 노드의 전압 레벨을 검출하는 제1검출 회로, 및 제1검출 회로의 제1검출 신호에 따라서 제1승압 노드를 프레-차지하는 제1프레-차지 회로를 포함하는 출력 회로; 전하의 전송을 제어하는 제2전송 제어 신호에 따라서 제2출력 노드에 전하를 전송하는 제2전송 회로, 및 제1승압 노드에 접속되어, 제2출력 노드에 전송된 전하에 따라서 제1승압 노드의 전압 레벨을 승압시키는 제1용량소자를 포함하는 제1펌프 회로; 및 상기 출력 회로 및 제1펌프 회로에 접속되어, 제1출력 노드의 전압에 따라서 제2전송 제어 신호를 제어하는 제어 회로를 포함한다.
승압 회로의 다른 실시형태는, 전하의 전송을 제어하는 제1전송 제어 신호에 따라서 제1승압 노드에 축적된 전하를 제1출력 노드에 전송하는 제1전송 회로, 제1출력 노드의 전압 레벨을 검출하는 제1검출 회로, 및 제1검출 회로의 제1검출 신호에 따라서 제1승압 노드에 전하를 프레-차지하는 제1프레-차지 회로를 포함하는 출력 회로; 전하의 전송을 제어하는 제2전송 제어 신호에 따라서 제2출력 노드에 전하를 전송하는 제2전송 회로, 및 제1승압 노드에 접속되어, 제2출력 노드에 전송된 전하에 따라서 제1승압 노드의 전압 레벨을 승압시키는 제1용량소자를 포함하는 제1펌프 회로를 포함하되, 상기 제2전송 제어 신호는 상기 제1검출 신호에 접속된다.
승압 회로의 바람직한 실시형태에서는, 상기 제1펌프 회로가 상기 제2출력 노드의 전압 레벨을 검출하는 제2검출 회로; 및 상기 제2검출 회로의 제2검출 신호에 따라서 제2승압 노드를 프레-차지하는 제2프레-차지 회로를 더 포함한다. 승압 회로의 바람직한 실시형태는, 전하의 전송을 제어하는 제3전송 제어 신호에 따라서 제3출력 노드에 전하를 전송하는 제3전송 회로, 및 상기 제2승압 노드에 접속되어, 상기 제3출력 노드에 전송된 전하에 따라서 상기 제2승압 노드의 전압 레벨을 승압시키는 제2용량소자를 포함하는 제2펌프 회로를 더 포함하되, 상기 제어 회로는 또한 상기 제2출력 노드의 전압 레벨에 따라서 상기 제3전송 제어 신호를 제어한다. 승압 회로의 바람직한 실시형태에서는, 상기 제1출력 노드가 역치값을 초과한 경우, 상기 제1프레-차지 회로가 상기 제1승압 노드의 프레-차지를 정지하고, 상기 제2전송 회로가 상기 제2승압 노드에 축적된 전하를 상기 제2출력 노드에 전송하여, 상기 제1승압 노드의 전압 레벨을 승압시킨다. 승압 회로의 바람직한 실시형태에서는, 상기 제2출력 노드가 역치값을 초과할 경우, 상기 제2프레-차지 회로가 상기 제2승압 노드의 프레-차지를 정지하고, 상기 제3전송 회로가 상기 제3출력 노드에 전하를 전송하여, 상기 제2승압 노드의 전압 레벨을 승압시킨다. 승압 회로의 바람직한 실시형태에서는, 상기 제1펌프 회로와 동일한 회로를 지니는 복수개의 추가의 제1펌프 회로를 더 포함하되, 해당 추가의 제1펌프 회로들과 상기 제1펌프 회로는 직렬로 접속된다.
본 발명에서는 출력 노드의 전압에 따라서 승압 노드의 프레-차지의 제어를 이용하여, 용량소자를 승압할 때 승압 노드 또는 출력 노드의 전압 레벨이 불충분한 상태로 되는 것을 피하게 된다. 이와 같이 해서, 미리 규정된 승압 전압이 달성된다.
도 1은 종래의 펌프 회로의 일례를 나타낸 구성도;
도 2는 종래의 승압 회로의 일례를 나타낸 구성도;
도 3은 승압 회로의 일 실시형태를 나타낸 구성도;
도 4는 도 3의 승압 회로의 일 실시형태를 나타낸 구성도;
도 5는 상기 승압 회로의 일 실시형태의 동작을 나타낸 순서도;
도 6은 상기 승압 회로의 일 실시형태의 노드 또는 신호를 나타낸 상태 일람표;
도 7은 종래의 승압 회로의 노드 또는 신호를 나타낸 상태 일람표;
도 8은 상기 승압 회로의 일 실시형태의 노드 또는 신호를 나타낸 파형도;
도 9는 상기 승압 회로의 노드 또는 신호를 나타낸 파형도;
도 10은 승압 회로 장치의 다른 실시형태를 나타낸 구조도;
도 11은 상기 승압 회로 장치의 제2실시형태를 나타낸 구조도.
본 발명의 실시형태는 첨부 도면을 참조한 이하의 상세한 설명에 의해 더욱 충분히 이해될 것이다.
실시형태
도 3은 승압 회로의 일 실시형태를 나타낸 구성도이다. 해당 실시형태의 승압 회로(100)는 출력 회로(110), 제1펌프 회로(120), 제2펌프 회로(130) 및 승압 제어 회로(140)를 포함한다. 또, 도 2에 나타낸 종래의 장치와 동일한 구성 요소에 대해서는 동일한 참조 번호로 표기한다.
출력 회로(110)는, 승압 노드(boost-1)를 프레-차지하는 프레-차지 회로와, 승압 노드(boost-1)에서 프레-차지된 전하를 출력 노드(Kick)(OUT)에 전송하는 전송 회로와, 출력 노드(Kick)의 전압을 검출하는 검출 회로를 포함한다.
프레-차지 회로는, 전원 전압(Vdd)에 접속된 P형 프레-차지 트랜지스터(Pre1)와, 해당 P형 프레-차지 트랜지스터(Pre1)의 게이트에 접속된 N형 트랜지스터(TN1) 및 P형 트랜지스터(TP1)를 포함하되, 해당 트랜지스터(TN1)의 게이트와 트랜지스터(TP1)의 게이트는 양쪽 모두 상기 검출 회로의 검출 신호(DT1)에 접속된다.
전송 회로는 P형 트랜지스터(TP2) 및 N형 트랜지스터(TN2)에 의해 구성되는 CMOS 인버터를 포함하고, 해당 전송 회로의 입력은 승압 제어 회로(140)에 의해 전송된 제어 신호(kickb)에 접속된다. 상기 전송 회로의 출력 노드(Kick)는, 출력(OUT), 승압 제어 회로(140) 및 검출 회로에 함께 접속된다. 검출 회로는 P형 트랜지스터(TP3) 및 N형 트랜지스터(TN3)로 구성되는 CMOS 인버터를 포함하고, 해당 검출 회로의 입력은 출력 노드(Kick)에 접속되고, 상기 검출 회로는 출력 노드(Kick)에 따라서 검출 신호(DT1)를 프레-차지 회로에 제공한다.
출력 회로(110)와 제1펌프 회로(120)는 직렬로 접속된다. 제1펌프 회로(120)는, 출력 회로(110)와 마찬가지로, 프레-차지 회로(Pre2, TN4, TP4), 전송 회로(TP5, TN5) 및 검출 회로(TP6, TN16)를 포함한다. 상기 제1펌프 회로(120)는 출력 회로(110)의 승압 노드(boost-1)에 용량 결합된 용량소자(C1)를 더 포함한다. 제1펌프 회로(120)의 전송 회로의 출력 노드(Kick-1)는 용량소자(C1), 검출 회로 및 승압 제어 회로(140)에 접속되어 있다. 또한, 제1펌프 회로(120)의 전송 제어 신호(kickb-1)는, 이하의 설명에 있어서 기재되어 있는 바와 같이, 출력 노드(Kick)에 의거해서 고 전압 레벨 또는 저 전압 레벨을 지닌다.
제2펌프 회로(130)는, 전단의 펌프 회로로서 구성되며, 제1펌프 회로(120)와 달리 프레-차지 회로를 지니지 않고 있다. 즉, 제2펌프 회로(130)는, 전원 전압(Vdd)으로부터의 전하를 출력 노드(Kick-2)에 전송하는 전송 회로(TP7, TN7)와, 제1펌프 회로(120)의 승압 노드(boost-2)에 용량 결합된 용량소자(C2)를 포함하며, 상기 출력 노드(Kick-2)는 용량소자(C2) 및 승압 제어 회로(140)에 접속된다. 또한, 제2펌프 회로(130)의 전송 제어 신호(kickb-2)는, 출력 노드(Kick-1)의 상태에 의거해서 고 전압 레벨 또는 저 전압 레벨을 지닌다.
상기 승압 회로(100)의 실시형태는, 전원 전압(Vdd)을 승압 전압(3*Vdd)으로 실질적으로 승압하기 위하여, 도 3에 나타낸 구성을 지니지만, 이 구성은, 후술하는 바와 같이, 승압 전압의 크기를 변화시킬 수 있다. 예를 들어, 보다 다수의 펌프 회로를 이용해서 보다 큰 승압 전압을 생성할 경우에는, 더 많은 제1펌프 회로(120)가 직렬로 접속될 수 있다. 예를 들어, 4*Vdd의 승압 전압을 생성할 경우에는, 2개의 제1펌프 회로(120)가 직렬로 접속될 수 있다. 또, 5*Vdd의 승압 전압을 생성할 경우에는, 3개의 제1펌프 회로(120)가 직렬로 접속될 수 있다.
승압 제어 회로(140)는, 출력 회로(110), 제1펌프 회로(120) 및 제2펌프 회로(130)에 접속된다. 해당 승압 제어 회로(140)는 출력 노드(Kick)에 따라서 전송 회로를 작동가능하게 하는(enable) 전송 제어 신호(kickb-1)를 생성하고, 출력 노드(Kick-1)에 따라서 전송 회로를 작동가능하게 하는 전송 제어 신호(kickb-2)를 생성하며, 출력 노드(Kick-2)에 따라서 전송 회로를 작동 불가능하게 하는(disable) 전송 제어 신호(kickb), (kickb-1), (kickb-2)를 생성한다.
도 4는 승압 제어 회로(140)의 일 실시형태를 나타낸 구성도이다. 승압 제어 회로(140)는 출력 노드(Kick), (Kick-1), (Kick-2)에 따라서 클록 신호(CLK) 또는 작동가능 신호(Enable)(이하의 설명에서는 이들 양쪽 모두를 "클록 신호(CLK)"라 지칭함)를 생성하는 클록 신호 생성부(142)와, 클록 신호(CLK)에 따라서 전송 제어 신호(kickb), (kickb-1), (kickb-2)를 생성하는 전송 제어 신호 생성부(144)를 지닌다. 클록 신호 생성부(142) 및 전송 제어 신호 생성부(144)에는 전원 전압(Vdd)이 공급된다.
전송 제어 신호 생성부(144)는 클록 신호(CLK)에 모두 접속된 인버터(IN20), NAND 게이트(NAND1) 및 NAND 게이트(NAND2)를 지닌다. 인버터(IN20)는, 클록 신호(CLK)를 일정 기간 동안 지연시켜, 해당 클록 신호(CLK)에 대한 반전 위상을 지니는 전송 제어 신호(kickb)를 생성한다. 인버터(IN20)는, 직렬로 접속된 1개 또는 그 이상의 인버터에 의해 구성될 수 있다. NAND 게이트(NAND1)에는 클록 신호(CLK)와 출력 노드(Kick)가 입력되고, NAND 게이트(NAND1)의 출력은 전송 제어 신호(kickb-1)를 생성한다. NAND 게이트(NAND2)에는 클록 신호(CLK)와 출력 노드(Kick-1)가 입력되고, NAND 게이트(NAND2)의 출력은 전송 제어 신호(kickb-2)를 생성한다. 또한, 클록 신호 생성부(142)의 출력 노드(Kick-2)가 (Vdd) 전압 레벨을 지닐 때, 클록 신호(CLK)는 고 전압 레벨로 생성된다.
승압 회로의 실시형태의 동작이 이하의 설명에 예시되어 있다. 도 5는 승압 회로의 동작을 나타낸 순서도이고, 도 6은 승압 회로의 노드 또는 신호를 나타낸 상태 일람표이며, 도 8 및 도 9는 승압 회로의 노드 또는 신호를 나타낸 파형도이다. 도 6은 1 주기 동안 위상 오프(phase off), 위상 1, 위상 2 및 위상 3에서의 승압 회로의 동작을 나타내고 있다.
승압동작의 개시 시, 즉 위상 오프일 때, 승압의 입력에서의 전송 제어 신호(kickb), (kickb-1), (kickb-2)는 고 전압 레벨에 있다. 이것은, 클록 신호 생성부(142)가 저 전압 레벨의 클록 신호(CLK)를 출력하는 것을 의미한다. 따라서, 출력 노드(Kick), (Kick-1), (Kick-2)는 OV 또는 접지(GND) 전압을 지닌다. 이와 같이 해서, 검출 신호(DT1), (DT2)는 고 전압 레벨로 변환된다. 노드(clmpg), (clmpg-1)는 따라서 저 전압 레벨로 변환된다. 프레-차지 트랜지스터(Pre1), (Pre2)는 오프 상태로 전환된다. 용량소자(C1), (C2)의 한쪽의 전극은 (GND)이고, 용량소자(C1), (C2)의 다른 쪽의 전극, 즉, 승압 노드(boost-1), (boost-2)는, 전원 전압(Vdd)에 의해 프레-차지되어, (Vdd)의 전압 레벨로 변환된다(스텝 S101, S102).
위상 1에서, 전송 제어 신호(kickb)가 고 전압 레벨로부터 저 전압 레벨로 전환된다(S103). 이것은, 클록 신호 생성부(142)가 고 전압 레벨의 클록 신호(CLK)를 출력하는 것을 의미한다. 한편, NAND 게이트(NAND1D1), (NAND2)의 입력인 노드(Kick), (Kick-1)는 저 전압 레벨이므로, NAND 게이트(NAND1D1), (NAND2)는 동작 불가능하게 되며, 전송 제어 신호(kickb-1), (kickb-2)는 고 전압 레벨에 있게 된다. 전송 제어 신호(kickb)를 고 전압 레벨로부터 저 전압 레벨로 전환시키는 시간 기간(time span)은, 용량소자(C1), (C2)가 충분히 충전되는 시간 기간으로 설정된다.
전송 제어 신호(kickb)가 저 전압 레벨로 전환된 것으로 인해, 출력 회로(110)의 전송 회로의 트랜지스터(TP2)가 온 상태로 전환되고, 승압 노드(boost-1)의 전하가 출력 노드(Kick)로 전송되어, 출력 노드(Kick)가 (Vdd)로 승압된다(S104). 한편, 프레-차지 트랜지스터(Pre1)는 여전히 온 상태이므로, 승압 노드(boost-1)는 (Vdd)에서 전압을 유지한다. 검출 회로는, 출력 노드(Kick)가 역치 전압(Vth)에 도달했는지의 여부를 판정한다(S105). 출력 노드(Kick)가 역치 전압(Vth)에 도달했다면, 검출 신호(DT1)는 저 전압 레벨로 변환되고, 노드(clmpg)가 고 전압 레벨로 변환되며, 프레-차지 트랜지스터(Pre1)가 오프 상태로 전환된다. 따라서, 승압 노드(boost-1)가 전원 전압(Vddd)으로부터 전기적으로 차단된다(S106).
위상 2의 개시는, 출력 노드(Kick)가 전압(Vdd)으로 승압된 것에 응답해서 행해진다. 이것은, 출력 노드(Kick)가 전압(Vdd)으로 승압된 경우, NAND 게이트(NAND1D1)가 동작 가능하게 되어, 해당 NAND 게이트(NAND1D1)의 출력으로부터 저 전압 레벨의 전송 제어 신호(kickb-1)를 출력하는 것을 의미한다(S107). 따라서, 제1펌프 회로(120)의 전송 회로의 트랜지스터(TP5)가 온 상태로 전환되고, 승압 노드(boost-2)의 전하가 출력 노드(Kick-1)로 전송되어, 출력 노드(Kick-1)가 전압(Vdd)으로 승압된다. 한편, 프레-차지 트랜지스터(Pre2)가 여전히 온 상태에 있으므로, 승압 노드(boost-2)는 전압(Vdd)보다 낮아지지 않는다. 검출 회로는, 출력 노드(Kick-1)가 역치 전압(Vth)(전압(Vdd))에 도달했는지의 여부를 판정한다(S108). 출력 노드(Kick-1)가 전압(Vdd)에 도달하면, 검출 신호(DT2)가 저 전압 레벨로 변환되고, 프레-차지 트랜지스터(Pre2)는 오프 상태로 전환된다. 따라서, 승압 노드(boost-2)가 전원 전압(Vdd)으로부터 전기적으로 차단된다(S109). 또한, 출력 노드(Kick-1)가 전압(Vdd)으로 승압된 것으로 인해, 승압 노드(boost-1)가 전압(Vdd*2)으로 승압된다.
위상 3의 개시는 출력 노드(Kick-1)가 전압(Vdd)으로 승압된 것에 응답해서 행해진다. 이것은, 출력 노드(Kick-1)가 전압(Vdd)으로 승압되면, NAND 게이트(NAND1D2)가 동작 가능하게 되어, 해당 NAND 게이트(NAND1D2)의 출력으로부터 저 전압 레벨의 전송 제어 신호(kickb-2)를 출력하는(S110) 것을 의미한다. 따라서, 제2펌프 회로(130)의 전송 회로의 트랜지스터(TP7)가 온 상태로 전환되고, 출력 노드(Kick-2)에는, 전원 전압(Vdd)의 전하가 전송되어, 출력 노드(Kick-2)가 전압(Vdd)으로 승압된다. 출력 노드(Kick-2)가 전압(Vdd)으로 승압된 것에 의해, 승압 노드(boost-2)가 전압(Vdd*2)으로 승압되고, 승압 노드(boost-2)가 전압(Vdd*2)으로 승압된 것에 의해, 승압 노드(boost-1)가 전압(Vdd*3)으로 승압된다.
위상 3의 종료는 출력 노드(Kick-2)가 전압(Vdd)으로 승압된 것에 응답해서 행해진다. 이것은, 클록 신호 생성부(142)에 의해 "Kick-2=Vdd"가 검출되면(S111), 클록 신호(CLK)가 고 전압 레벨로부터 저 전압 레벨에 변환되어, 위상 오프로 되는 것을 의미한다. 따라서, 전송 제어 신호(kickb), (kickb-1), (kickb-2)가 모두 고 전압 레벨로 변환된다(S112).
도 7은 도 2에 나타낸 바와 같은 종래의 승압 회로의 비교예의 노드 또는 신호를 나타낸 상태 일람표이다. 종래의 승압 회로에 있어서, 전송 제어 신호(kickb), (kickb-1), (kickb-2)는, 클록 신호(CLK)를 소정 시간 기간 동안 지연한 신호이다. 프레-차지 트랜지스터(Pre1), (Pre2)는 충전 기간에 따라서 승압 노드(boost-1), (boost-2)를 충전하며, 이 충전 기간은 클록 신호(CLK)를 지연하는 인버터(IN2), (IN3), (IN7), (IN8)에 의해 결정된다. 그 결과, 충전 기간이 짧다면, 승압 노드(boost-1), (boost-2)가 전압(Vdd)으로 승압되기 전에 전송 트랜지스터(TP2), (TP6)가 온 상태로 전환되므로, 최종 출력(OUT)이 소망의 전압에 도달할 수 없게 된다. 또한, 출력 노드(Kick)가 전압(Vdd)에 도달하기 전에, 후단의 출력 노드(Kick-1)에 의거한 승압 노드(boost-1)는 소망의 전압에 도달할 수 없다. 도 7에 도시된 바와 같이, 출력 노드(Kick)가 전압(0.8*Vdd)으로 승압되었을 때 또는 승압 노드(boost-1)가 전압(0.8*Vdd)으로 승압되었을 때, 최종 출력(OUT)은 단지 3*(0.8*Vdd)의 전압만을 지닌다.
이에 대해서, 본 발명의 승압 회로는, 승압 노드(boost-1) 및 출력 노드(Kick)가 전압(Vdd)으로 승압될 때까지 프레-차지 회로의 동작을 유지하므로, 승압 노드(boost-1) 및 출력 노드(Kick)가 전압(Vdd)에 도달하지 않는 것이 방지된다. 따라서, 최종 출력(OUT)은 소망의 전압에 도달하게 된다.
도 10은 상기 제1실시형태에 부가해서, 승압 회로의 다른 실시형태를 나타낸 구성도이다. 도 3의 승압 회로(100)는, 제1펌프 회로(120) 및 제2펌프 회로(130)를 지니는 것이었지만, 소망의 전압을 얻기 위하여, n단(n은, 자연수)의 직렬 접속된 제1펌프 회로(120-1), (120-2), ···, (120-n)를 이용할 수 있다.
본 발명의 제2실시형태에 대해서 이하에 설명한다. 제1실시형태의 승압 회로에서는, 예로서, 후단의 출력 노드의 전압 레벨에 따라서 전단에 공급되는 전송 제어 신호를 제어하고 있었다. 그러나, 도 11에 도시된 바와 같은 승압 회로(100A)의 제2실시형태에서는, 출력 회로(110)의 검출 신호(DT1)가 전송 제어 신호(kickb-1)를 전송하는데 이용되고, 제1펌프 회로(130)의 검출 신호(DT2)가 전송 제어 신호(kickb-2)를 전송하는데 이용하고 있다. 이와 같이 해서, 승압 제어 회로(140)의 구성을 보다 간략화할 수 있다. 단, 도 11에 있어서, 도 3과 동일한 구성에 대해서는 동일한 참조 부호를 붙이고 그에 대한 설명은 생략한다.
본 발명은 바람직한 실시형태의 관점에서 예로서 설명했지만, 본 발명은 이들로 한정되는 것이 아님을 이해할 필요가 있다. 따라서, 본 발명의 범위는 이하의 특허청구범위 및 그들의 등가물에 의해 규정되고 보호되어야 한다.
전술한 승압 회로의 실시형태는, 예를 들어, 차지 펌프 회로에 승압된 전압을 출력시켰지만, 승압 회로의 출력(OUT)은 다른 차지 펌프 회로의 동작에 적용되는 클록을 이용하는 것도 가능하다. 단, 도 3에 나타낸 승압 회로는 단지 하나의 바람직한 실시형태를 도시한 것으로, 본 발명은, 도 3과 같은 회로로 한정되지 않고, 도 5와 같은 처리 공정을 수행할 수 있는 회로도 포함될 수 있는 것은 물론이다. 또한, 본 발명의 승압 회로는, 바람직하게는, 외부 장치에서 공급되는 전력을 필요로 하는 반도체 장치, 예컨대, 플래시 메모리에도 적용가능하다.
100, 100A: 승압 회로 110: 출력 회로
120: 제1펌프 회로 130: 제2펌프 회로
140: 승압 제어 회로 142: 클록 신호 생성부
144: 전송 제어 신호 생성부

Claims (7)

  1. 전하의 전송을 제어하는 제1전송 제어 신호에 따라서 제1승압 노드에 축적된 전하를 제1출력 노드에 전송하는 제1전송 회로,
    상기 제1출력 노드의 전압 레벨을 검출하는 제1검출 회로, 및
    상기 제1검출 회로의 제1검출 신호에 따라서 상기 제1승압 노드를 프레-차지하는 제1프레-차지 회로
    를 포함하는 출력 회로;
    전하의 전송을 제어하는 제2전송 제어 신호에 따라서 제2출력 노드에 전하를 전송하는 제2전송 회로, 및
    상기 제1승압 노드에 접속되어, 상기 제2출력 노드에 전송된 전하에 따라서 상기 제1승압 노드의 전압 레벨을 승압시키는 제1용량소자
    를 포함하는 제1펌프 회로; 및
    상기 출력 회로 및 상기 제1펌프 회로에 접속되어, 상기 제1출력 노드의 전압에 따라서 상기 제2전송 제어 신호를 제어하는 제어 회로
    를 포함하는 승압 회로.
  2. 전하의 전송을 제어하는 제1전송 제어 신호에 따라서 제1승압 노드에 축적된 전하를 제1출력 노드에 전송하는 제1전송 회로,
    상기 제1출력 노드의 전압 레벨을 검출하는 제1검출 회로, 및
    상기 제1검출 회로의 제1검출 신호에 따라서 상기 제1승압 노드에 전하를 프레-차지하는 제1프레-차지 회로를 포함하는 출력 회로; 및
    전하의 전송을 제어하는 제2전송 제어 신호에 따라서 제2출력 노드에 전하를 전송하는 제2전송 회로,
    상기 제1승압 노드에 접속되어, 상기 제2출력 노드에 전송된 전하에 따라서 상기 제1승압 노드의 전압 레벨을 승압시키는 제1용량소자를 포함하는 제1펌프 회로를 포함하되,
    상기 제2전송 제어 신호는 상기 제1검출 신호에 접속되는 것인 승압 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제1펌프 회로는
    상기 제2출력 노드의 전압 레벨을 검출하는 제2검출 회로; 및
    상기 제2검출 회로의 제2검출 신호에 따라서 제2승압 노드를 프레-차지하는 제2프레-차지 회로를 더 포함하는 것인 승압 회로.
  4. 제3항에 있어서,
    전하의 전송을 제어하는 제3전송 제어 신호에 따라서 제3출력 노드에 전하를 전송하는 제3전송 회로, 및
    상기 제2승압 노드에 접속되어, 상기 제3출력 노드에 전송된 전하에 따라서 상기 제2승압 노드의 전압 레벨을 승압시키는 제2용량소자
    를 포함하는 제2펌프 회로를 더 포함하되,
    상기 제어 회로는 또한 상기 제2출력 노드의 전압 레벨에 따라서 상기 제3전송 제어 신호를 제어하는 것인 승압 회로.
  5. 제3항에 있어서, 상기 제1출력 노드가 역치값을 초과한 경우, 상기 제1프레-차지 회로는 상기 제1승압 노드의 프레-차지를 정지하고, 상기 제2전송 회로는 상기 제2승압 노드에 축적된 전하를 상기 제2출력 노드에 전송하여, 상기 제1승압 노드의 전압 레벨을 승압시키는 것인 승압 회로.
  6. 제4항에 있어서, 상기 제2출력 노드가 역치값을 초과할 경우, 상기 제2프레-차지 회로는 상기 제2승압 노드의 프레-차지를 정지하고, 상기 제3전송 회로는 상기 제3출력 노드에 전하를 전송하여, 상기 제2승압 노드의 전압 레벨을 승압시키는 것인 승압 회로.
  7. 제1항 또는 제2항에 있어서, 상기 제1펌프 회로와 동일한 회로를 지니는 복수개의 추가의 제1펌프 회로를 더 포함하되, 해당 추가의 제1펌프 회로들과 상기 제1펌프 회로는 직렬로 접속되는 것인 승압 회로.
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