KR20120108337A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판에 트렌치를 형성하고, 상기 반도체 기판에 GeH4와 HCl 및 H2를 포함하는 제1 반응가스를 제공하고 그리고 상기 HCl 및 H2를 포함하는 제2 반응가스를 순차 제공하는 싸이클 공정으로 상기 트렌치에 형성되는 불순물을 제거하고, 그리고 상기 트렌치에 에피택셜막을 형성하는 것을 포함할 수 있다.
Description
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조방법에 관한 것이다.
반도체 산업에 있어서 고집적화와 더불어 동작 속도 및 동작 전류를 증가시켜 반도체 소자의 성능을 향상시키는 노력이 계속되어 왔다. 반도체 소자의 성능을 향상시키기 위해 채널에 스트레인(strain)을 유발하여 캐리어의 이동도를 증가시키려는 방법이 제안되었다. 따라서, 채널에 스트레인을 효과적으로 부여할 수 있는 다양한 방법의 필요성이 있다 할 것이다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 스트레인을 보다 효과적으로 채널에 부여할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 고품질의 에피택셜막을 형성할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 트렌치의 프로파일을 샤프하게 유지하면서 자연산화막 내지 불순물을 효과적으로 제거할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 게르마늄 가스를 포함하는 제1 반응가스를 이용하여 트렌치 표면으로부터 자연산화막을 제거하고, 게르마늄을 식각할 수 있는 제2 반응가스로써 여분의 게르마늄을 제거하는 싸이클 공정을 이용하는 것을 특징으로 한다. 본 발명은 트렌치의 팁을 샤프하게 유지하는 것을 다른 특징으로 한다. 본 발명은 팁을 샤프하게 유지하면서도 트렌치가 붕괴되는 것을 완화하거나 억제하는 것을 또 다른 특징으로 한다. 본 발명은 에피택셜막을 성장시키기 이전에 보다 깨끗한 에피택셜 성장면을 제공할 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 반도체 기판에 트렌치를 형성하고; 상기 반도체 기판에 GeH4와 HCl 및 H2를 포함하는 제1 반응가스를 제공하고 그리고 상기 HCl 및 H2를 포함하는 제2 반응가스를 순차 제공하는 싸이클 공정으로, 상기 트렌치에 형성되는 불순물을 제거하고; 그리고 상기 트렌치에 에피택셜막을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 불순물을 제거하는 것은 상기 제1 반응가스의 GeH4로써 상기 트렌치에 형성되는 자연산화막을 제거하고, 이와 동시에 상기 제1 반응가스의 HCl로써 상기 트렌치에 증착되는 Ge을 제거하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 불순물을 제거하는 것은 상기 제2 반응가스의 HCl로써 상기 제1 반응가스에 의해 제거되지 아니한 여분의 Ge을 제거하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 반응가스를 제공하는 것은 상기 제1 반응가스를 1 내지 100 Torr 압력하에 500 내지 800℃ 온도 조건으로 제공하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 반응가스를 제공하는 것은 상기 HCl을 상기 GeH4에 비해 150 이상의 공급속도비(flow rate ratio)로 제공하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 반응가스를 제공하는 것은 상기 GeH4을 0.3mTorr 이하의 분압하에 0.75sccm 이상의 공급속도로 제공하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 반응가스를 제공하는 것은 상기 HCl을 상기 GeH4 대비 150 이상의 분압비 조건하에 150sccm 이상의 공급속도로 제공하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 및 제2 반응가스들 중 적어도 어느 하나를 제공하는 것은 상기 H2를 30 내지 50slm의 공급속도로 제공하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 반응가스를 제공하는 것은 상기 제2 반응가스를 1 내지 100 Torr 압력하에 500 내지 800℃ 온도 또는 700 내지 800℃ 온도 조건으로 제공하는 것을 포함하되, 상기 제1 반응가스 대비 0.1 내지 10의 공정시간비로 제공할 수 있다.
본 실시예에 있어서, 상기 불순물을 제거하는 것은 상기 제1 및 제2 반응가스들을 1 내지 100 Torr 압력하에 500 내지 800℃ 온도 조건에서 순차로 제공하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 에피택셜막을 형성하는 것은 상기 반도체 기판과는 상이한 격자상수를 갖는 막을 상기 트렌치의 표면으로부터 성장시키는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 소자의 제조방법은: 반도체 기판 상에 복수개의 게이트 전극체들을 형성하고; 상기 게이트 전극체들 사이의 상기 반도체 기판을 식각하여, 상기 반도체 기판의 결정면들 중 상대적으로 밀도가 높은 결정면들로 이루어진 표면을 가지며 상기 게이트 전극체의 아래의 채널을 향해 돌출된 팁을 갖는 트렌치를 형성하고; 상기 반도체 기판에 GeH4와 HCl 및 H2를 포함하는 제1 반응가스를 제공하여, 상기 트렌치의 표면에 형성되는 자연산화막을 제거함과 동시에 상기 트렌치의 표면에 증착되는 Ge을 제거하고; 상기 반도체 기판에 상기 HCl 및 H2를 포함하는 제2 반응가스를 제공하여, 상기 제1 반응가스에 의해 제거되지 아니한 여분의 Ge을 제거하고; 그리고 상기 트렌치 내에 접합영역을 형성하는 것을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 트렌치를 형성하는 것은: 상기 반도체 기판의 표면이 (100) 결정면으로 구성된 실리콘 기판을 제공하고; 그리고 상기 실리콘 기판의 결정면들 중 상기 밀도가 상대적으로 높은 (111) 결정면들이 표면을 이루는 프로파일을 가지며, 상기 팁은 상기 (111) 결정면들이 서로 맞닿아 정의되는 상기 트렌치를 형성하는 것을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 트렌치를 형성하는 것은: 상기 반도체 기판을 등방성 건식 식각하여 상기 반도체 기판 내에 타원형의 프로파일을 갖는 예비 트렌치를 형성하고; 그리고 상기 반도체 기판의 습식 식각으로 상기 예비 트렌치를 확장시켜 상기 트렌치를 형성하는 것을 포함하되, 상기 트렌치는 상기 (111) 결정면들이 표면을 이루는 시그마(Σ) 형태의 프로파일을 가질 수 있다.
본 변형 실시예에 있어서, 상기 접합영역을 형성하는 것은 상기 반도체 기판과 격자상수가 상이한 물질을 에피택셜 성장시키는 것을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 접합영역을 형성하는 것은 상기 반도체 기판의 실리콘에 비해 격자상수가 큰 실리콘-게르마늄(SiGe)을 에피택셜 성장시키는 것을 포함하고, 상기 게이트 전극체와 상기 접합영역이 피모스(PMOS) 트랜지스터를 이룰 수 있다.
본 변형 실시예에 있어서, 상기 접합영역을 형성하는 것은 상기 반도체 기판의 실리콘에 비해 격자상수가 작은 실리콘-카바이드(SiC)를 에피택셜 성장시키는 것을 포함하고, 상기 게이트 전극체와 상기 접합영역이 엔모스(NMOS) 트랜지스터를 이룰 수 있다.
본 변형 실시예에 있어서, 상기 제1 반응가스를 제공하고, 그 이후에 상기 제2 반응가스를 순차 제공하는 것을 포함하고, 상기 제1 및 제2 반응가스들의 순차 제공을 1회 혹은 그 이상 반복할 수 있다.
본 변형 실시예에 있어서, 상기 제1 및 제2 반응가스들 중 적어도 어느 하나를 1 내지 100 Torr 압력하에 500 내지 800℃ 온도 조건으로 제공하되, 상기 제1 반응가스를 제공하는 것은 상기 HCl을 상기 GeH4에 비해 150 이상의 공급속도비로 제공하는 것을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 제1 반응가스는 1 내지 120 초(sec)의 시간 동안 제공하는 것을 포함하고, 상기 제2 반응가스는 상기 제1 반응가스 대비 0.1 내지 10 공정시간비로 제공할 수 있다.
본 발명에 의하면, 게르마늄 가스를 베이스로 하는 반응가스로써 트렌치 표면에 형성되는 자연산화막을 제거하고, 게르마늄을 식각할 수 있는 반응가스로써 트렌치 표면에 증착된 여분의 게르마늄을 제거하는 싸이클 공정을 이용하므로써 에피택셜 성장속도에 영향을 미칠 수 있는 장애물을 제거할 수 있다. 아울러, 트렌치의 시그마 프로파일을 샤프하게 유지시키므로써 효과적으로 채널 스트레스 인가할 수 있게 된다. 이에 더하여, 트렌치가 붕괴되는 정도를 현저히 완화하거나 거의 없앨 수 있게 된다. 이에 따라, 전기적 특성이 우수한 반도체 소자를 구현할 수 있는 효과가 있다.
도 1a 내지 1i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2a 및 2b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 비싸이클 공정을 도시한 단면도.
도 2c 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 비싸이클 공정에 따른 게르마늄 검출을 보여주는 그래프.
도 3a 및 3b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 싸이클 공정을 도시한 단면도.
도 3c 내지 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 싸이클 공정에 따른 게르마늄의 비검출을 보여주는 그래프.
도 4a는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 팁 라운딩을 보여주는 그래프.
도 4b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 소자분리막 붕괴를 보여주는 그래프.
도 5a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도.
도 5b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도.
도 2a 및 2b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 비싸이클 공정을 도시한 단면도.
도 2c 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 비싸이클 공정에 따른 게르마늄 검출을 보여주는 그래프.
도 3a 및 3b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 싸이클 공정을 도시한 단면도.
도 3c 내지 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 싸이클 공정에 따른 게르마늄의 비검출을 보여주는 그래프.
도 4a는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 팁 라운딩을 보여주는 그래프.
도 4b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 소자분리막 붕괴를 보여주는 그래프.
도 5a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도.
도 5b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예>
도 1a 내지 1i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다. 도 1e 내지 1g는 도 1d의 일부를 확대 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(101)을 제공할 수 있다. 반도체 기판(101)은 반도체 특성을 갖는 물질, 가령 실리콘(Si)을 포함할 수 있다. 일례로, 반도체 기판(101)은 (100) 결정면 실리콘 웨이퍼를 포함할 수 있다. 반도체 기판(101)의 표면(101a)에 적어도 하나의 게이트 전극체(119)를 형성할 수 있다. 표면(101a)은 (100) 결정면일 수 있다. 반도체 기판(101) 상에 게이트 절연막(111)을 형성하고, 그 게이트 절연막(111) 상에 양측벽에 게이트 스페이서(117)를 포함하는 복수개의 게이트(113)를 형성할 수 있다. 일례로, 게이트 절연막(111)은 산화막(예: SiO2)이나 질화막(예: SiN, Si3N4, SiON), 혹은 고유전상수 절연막(예: HfO2, ZrO2)으로 형성할 수 있다. 게이트(113)는 불순물이 도핑된 혹은 도핑되지 않은 폴리실리콘이나 금속 혹은 이들의 적층막으로 형성할 수 있다. 예컨대, 엔모스 트랜지스터(NMOS Tr)를 형성하기 위해 게이트(113)는 비소(As) 및/또는 인(P)이 도핑된 폴리실리콘으로 형성할 수 있고, 피모스 트랜지스터(PMOS Tr)를 형성하기 위해 게이트(113)는 붕소(B)로 도핑된 폴리실리콘으로 형성할 수 있다. 게이트 스페이서(117)는 상기 산화막이나 질화막으로 형성할 수 있다. 게이트(113) 상에는 상기 산화막이나 질화막으로 구성된 하드마스크막(115)이 더 포함될 수 있다. 반도체 기판(101) 중 게이트 전극체(119)의 아래 부분은 캐리어의 이동 경로인 채널(112)로 정의될 수 있다.
도 1b를 참조하면, 게이트 전극체들(119) 사이에 노출된 반도체 기판(101)을 식각하여 제1 트렌치(123)를 형성할 수 있다. 일례로, 등방성 건식 식각(Isotropic Dry Etch)을 이용하여 반도체 기판(101)에 트렌치(123)를 형성할 수 있다. 상기 등방성 건식 식각은 반도체 기판(101)의 실리콘과 반응성이 우수한 물질, 가령 브롬화수소(HBr)와 염소(Cl2)를 포함하는 혼합가스, 육불화황(SF6)과 염소(Cl2)를 포함하는 혼합가스, 또는 브롬화수소(HBr)와 염소(Cl2)와 육불화황(SF6)을 포함하는 혼합가스의 플라즈마를 이용할 수 있다. 상기 등방성 건식 식각에 의하면 초기에는 게이트 스페이서들(117) 사이의 반도체 기판(101)이 수직 방향으로 식각되고, 수직 방향의 식각에 의해 게이트 스페이서(117)에 의해 커버되지 아니하는 반도체 기판(101)이 드러나게 되어 수평 방향으로의 식각이 진행될 수 있다. 이에 따라, 게이트 전극체(119)의 아래에서 언더 컷팅된 대체로 타원 형태를 갖는 제1 트렌치(123)가 형성될 수 있다. 다른 예로, 비등방성 건식 식각(Anisotropic Dry Etch)으로 리세스 영역(121)을 형성한 다음, 상기 등방성 건식 식각으로 리세스 영역(121)을 확장시켜 제1 트렌치(123)를 형성할 수 있다. 상기 비등방성 건식 식각은 불소(F), 탄소(C), 산소(O) 및 아르곤(Ar)이 혼합된 플라즈마, 가령 CF4/O2/Ar 또는 CHF3/O2/Ar 플라즈마를 이용할 수 있다.
도 1c를 참조하면, 반도체 기판(101)에 제2 트렌치(125)를 형성할 수 있다. 예컨대, 습식 식각(Wet Etch)을 이용하여 제1 트렌치(123)를 확장시켜 제2 트렌치(125)를 형성할 수 있다. 본 실시예에 있어서, 상기 습식 식각은 암모늄하이드록사이드(NH4OH), 테트라메틸암모늄하이드록사이드(TMAH; (CH3)4NOH), 수산화칼륨(KOH), 수산화나트륨(NaOH), BTMH, 아민계 에천트, 또는 이들의 조합을 이용할 수 있다. 반도체 기판(101)을 이루는 실리콘은 (111) 결정면이 다른 면에 비해 밀도가 상대적으로 크기 때문에 습식 식각은 (111) 결정면에서 포화될 수 있다. 따라서, 상기 습식 식각에 의하면, (111) 결정면인 제1 결정면(125a)과 제2 결정면(125b)으로 주로 이루어진 표면(125s)을 갖는 제2 트렌치(125)가 형성될 수 있다. 제2 트렌치(125)는 시그마(Σ) 형태의 프로파일을 가질 수 있다. 제1 결정면(125a)과 제2 결정면(125b)은 서로 맞닿아 채널(112)을 향해 돌출된 날카로운 형태의 팁(125t)을 형성할 수 있다. 제2 트렌치(125)의 바닥은 제2 결정면들(125b)이 맞닿아 날카로운 팁(125d) 형태이거나, 혹은 (100) 결정면인 제3 결정면(125c)을 이룰 수 있다. 제3 결정면(125c)은 상기 습식 식각의 시간 조절에 의해 없어질 수 있다.
도 1d를 참조하면, 제2 트렌치(125)의 표면(125s)에 자연산화막이 형성될 수 있으므로, 자연산화막을 제거하기 위한 세정 공정을 진행할 수 있다. 제2 트렌치(125)의 표면(125s)은 에피택셜막(예: 도 2h의 150)을 성장시키기 위해 제공되는 면이므로, 고품질의 에피택셜막을 성장시키기 위해 자연산화막과 같은 분술물을 제거하는 세정 공정을 진행하는 것이 바람직하다 할 수 있다. 본 실시예에 따르면, 상기 세정 공정은 제1 반응가스로써 자연산화막을 제거하는 제1 공정과, 제2 반응가스로써 잔류물이나 의도하지 않게 형성된 막을 제거하는 제2 공정을 순차 진행하는 것을 포함할 수 있다. 본 명세서에선 제1 및 제2 공정들을 순차 진행하는 것을 싸이클 공정이라 정의하기로 한다. 상기 싸이클 공정은 적어도 1회 실시할 수 있다. 상기 싸이클 공정에 대해선 제2 트렌치(125)의 표면(125s)을 포함하는 일부(126)를 확대 도시한 도 1e 내지 1g를 참조하여 상설한다.
도 1e를 도 1d와 같이 참조하면, 제2 트렌치(125)의 표면(125s) 상에 자연산화막(180)이 형성될 수 있다. 반도체 기판(101)이 실리콘(Si)을 포함한 경우 자연산화막(180)은 실리콘산화물(예: SiOx)을 포함할 수 있다.
도 1f를 참조하면, 반도체 기판(101)에 제1 반응가스를 제공하여 자연산화막(180)을 제거할 수 있다. 제1 반응가스는 게르마늄 가스(germane gas)를 포함할 수 있다. 일례로, 제1 반응가스는 4수소화게르마늄(GeH4)을 포함할 수 있다. GeH4는 하기 화학식 1과 같이 Ge과 H2로 분해될 수 있다
GeH4 → Ge + 2H2 (화학식 1)
GeH4로부터 분해되어 발생된 Ge은 자연산화막(180)인 실리콘산화물(SiOx)과 반응하여 하기 화학식 2에서와 같이 휘발성 게르마늄산화물(GeO)이 발생될 수 있다.
xGe + SiOx → xGeO↑ + Si (화학식 2)
이와 같이, 제2 트렌치(125)의 표면(125s)에서 일어나는 GeH4의 제공에 의해 자연산화막(180)이 제거되는 것은 다음과 같은 다양한 화학식에 의해 이루어질 수 있다.
GeH4 + (2/x) SiOx → H2O↑+ H2↑+ GeO↑+ (2/x) Si (화학식 3)
(x-1) GeH4 + SiOx → (x-1) GeO↑+ SiO↑ + 2(x-1) H2↑ (화학식 4)
xGeH4 + SiOx → xGeO↑+ 2x H2↑+ Si (화학식 5)
xGeH4 + SiOx → xGeO↑+ SiH4 (화학식 6)
상기 화학식 1 내지 6에서 알 수 있는 바와 같이, GeH4로부터 분해된 Ge이 SiOx과 반응하여 휘발성 GeO를 형성하므로써 자연산화막(180)이 제거될 수 있다.
GeH4의 제공으로 자연산화막(180)이 제거되는 것과 병행하여 하기 화학식 7에서와 같이 표면(125s) 상에 게르마늄막(190)이 증착될 수 있다.
xGeH4 + 2SiOx → xGe + 2x H2O↑ + 2Si (화학식 7)
따라서, 제1 반응가스는 게르마늄막(190)을 제거하기 위해 염화수소(HCl)를 포함할 수 있다. 제공된 HCl은 게르마늄막(190)과 반응하여 하기 화학식 8에서와 같이 게르마늄염화물(GeClx)을 형성하므로써 게르마늄막(190)이 제거될 수 있다.
Ge(s) + 2HCl(g) → GeCl2(g) + H2(g) (화학식 8)
상술한 바와 같이, 제1 반응가스는 자연산화막(180)을 제거하기 위해 제공되는 GeH4와, 게르마늄막(190)을 제거하거나 증착을 억제하기 위해 제공되는 HCl을 포함할 수 있다. 제1 반응가스는 Ge의 농도를 조절하기 위해 및/또는 HCl의 캐리어 가스로서 제공되는 수소(H2)를 더 포함할 수 있다.
본 실시예에 의하면, GeH4와 HCl과 H2가 혼합된 제1 반응가스를 대략 1 내지 100 Torr 압력과 대략 500 내지 800℃, 가령 500 내지 700℃ 또는 650 내지 700℃ 온도하에 약 1 내지 120 초(sec) 동안 제공하여 제1 공정을 진행할 수 있다. H2는 약 30 내지 50 slm의 공급속도(flow rate)로 제공하고, HCl은 약 150 sccm 이상의 공급속도로 제공하고, GeH4는 약 0.75 sccm 이상의 공급속도로 제공할 수 있다. HCl/GeH4의 공급속도비는 150 이상, 가령 200일 수 있다. GeH4의 분압은 약 0.3 mTorr 이하로 설정할 수 있고, HCl의 분압은 GeH4의 분압에 비해 더 크게, 가령 HCl/GeH4의 분압비는 약 150 이상일 수 있다.
일례로서, 제1 반응가스를 총합 40150.75 sccm의 공급속도로 제공하되, HCl/GeH4의 공급속도 비를 약 200 정도로 설정하여 약 60초 동안 하기 표 1과 같은 조건으로 제1 공정을 진행할 수 있다.
공급속도 (sccm) | 분율 (atomic %) | 분압 (mTorr) | 압력 (Torr) | 온도 (℃) | |
H2 | 40,000 | 0.99625 | 9962.45 | 10 | 680 |
HCl | 150 | 0.00374 | 37.36 | ||
GeH4 | 0.75 | 1.9E -0.5 | 0.19 |
상기 제1 공정에 의하면, 표면(125s)으로부터 자연산화막(180)을 제거할 수 있다. 제1 공정만을 진행하는 비싸이클 공정의 경우, 도 2a 내지 2e를 참조하여 후술한 바와 같이, 식각되지 아니하거나 혹은 GeH4로부터 분해되어 발생한 여분의 Ge이 제2 트렌치(125)의 표면(125s)에서 검출될 수 있다. 또는, 제1 공정만을 진행한 경우, 여분의 Ge의 검출과 아울러 제2 트렌치(125)의 시그마 프로파일 형태를 잃어버려 팁(125t,125d)이 라운딩(rounding)될 수 있다. 본 실시예에 의하면, 제2 트렌치(125)의 팁(125t,125d)을 샤프(sharp)하게 유지시키고 여분의 게르마늄막(190)을 더 제거하기 위해 제2 반응가스를 제공하는 제2 공정을 더 진행할 수 있다.
도 1g를 도 1d와 함께 참조하면, 제1 공정으로 자연산화막(180)을 제거한 후 반도체 기판(101)에 제2 반응가스를 제공하여 여분의 게르마늄막(190)을 더 제거할 수 있다. 제2 반응가스는 HCl을 포함할 수 있다. 제2 반응가스는 HCl의 캐리어 가스로서 H2를 더 포함할 수 있다. 반도체 기판(101)에 HCl, 혹은 HCl과 H2의 혼합가스를 제공하면 상기 화학식 8과 동일 유사한 반응에 의해 여분의 게르마늄막(190)이 식각되어 식각된 게르마늄막(192)이 형성되고 종국적으로는 제거될 수 있다. 이와 병행하여, 하기 화학식 9에서와 같이 반도체 기판(101)의 Si과 HCl이 반응하여, Si이 식각되거나 또는 Ge이 Si과 반응하여 생성될 수 있는 SiGe이 식각되어 표면(125s)에 식각부(170)가 형성될 수 있다.
Si(s) + 2HCl(g) → SiCl2(g) + H2(g) (화학식 9)
이러한 식각부(170)는 HCl의 공급속도를 조절하거나 및/또는 제2 공정의 진행시간을 조절하므로써 그 발생 가능성을 낮추거나 없앨 수 있다. 제2 공정은 제1 공정과 동일 유사한 조건으로 진행할 수 있다. 일례로, 1 내지 100 Torr 압력 및 500 내지 800℃ 온도 범위 내에서 동일한 압력 및 온도, 더 구체적인 예로 10 Torr 압력 및 680 ℃ 온도 하에서 상기 표 1에 보여진 공정 조건으로 제1 및 제2 공정을 순차 진행할 수 있다.
다른 예로, 제2 공정은 제1 공정과 동일 유사한 조건으로 진행하되 약 700 내지 800℃ 온도 및/또는 제1 공정시간/제2 공정시간의 비를 약 0.1 내지 10으로 설정하여 진행할 수 있다.
또 다른 예로, 제1 공정은 다른 공정조건은 상기한 바와 동일 유사하되 500 내지 700℃ 혹은 650 내지 700℃ 온도 조건으로 진행하고, 제2 공정은 700 내지 800℃ 온도 조건 및/또는 제1 공정시간/제2 공정시간의 비를 약 0.1 내지 10으로 설정하여 진행할 수 있다.
본 실시예에 의하면, 싸이클 공정을 1회 이상 진행하면, 도 3a 내지 3e를 참조하여 후술한 바와 같이, 제2 트렌치(125)의 프로파일을 샤프하게 유지하면서 자연산화막(180) 및 여분의 게르마늄막(190)을 제거할 수 있다.
또 다른 예로, 700℃ 이상에서는 싸이클 공정을 진행하고, 700℃ 이하에서는 싸이클 공정 혹은 제1 공정만을 진행할 수 있다. 700℃ 이하에서 제1 공정만을 진행하더라도 HCl/GeH4의 공급비가 약 150 이상으로 비교적 높기 때문에 자연산화막(180) 및 여분의 게르마늄막(190)을 충분히 제거할 수 있다.
도 1h 및 1i에 도시된 바와 같이, 제2 트렌치(125)에 실리콘(Si)과 격자상수(lattice constant)가 상이한 물질을 애피택셜 성장시켜 격자상수의 상이함에 의해 채널(112)에 압축응력(compressive stress)이 인가된 도 1h의 반도체 소자(10) 혹은 인장응력(tensile stress)이 인가된 도 1i의 반도체 소자(20)를 형성할 수 있다. 반도체 소자들(10,20) 중 적어도 어느 하나는 메모리 소자를 포함할 수 있고, 그 메모리 소자는 메모리 카드, 모바일 기기 혹은 컴퓨터 등에 응용될 수 있다.
일례로, 도 1h를 참조하면, 제2 트렌치(125)를 실리콘-게르마늄(SiGe)으로 채워 접합영역(150)을 형성할 수 있다. 접합영역(150)은 실리콘-게르마늄을 애피택셜 성장시킨 후 붕소(B)를 도핑하거나, 혹은 붕소가 도핑된 SiGe을 애피택셜 성장시켜 형성할 수 있다. 접합영역(150)을 구성하는 SiGe은 채널(112)을 구성하는 Si에 비해 격자상수가 더 크기 때문에 채널(112)에 압축응력(실선화살표)을 부여할 수 있다. 이에 따라, 캐리어인 홀(hole)의 이동도가 증가된 피모스 트랜지스터(PMOS Tr)를 갖는 반도체 소자(10)를 형성할 수 있다. 본 실시예에 의하면, 싸이클 공정에 의해 자연산화막 및 여분의 게르마늄막을 제2 트렌치(125)의 표면(125s)으로부터 효과적으로 제거될 수 있어 고품질의 에피택셜막, 즉 접합영역(150)을 비교적 빠르게 성장시킬 수 있고, 제2 트렌치(125)의 샤프한 형태를 유지할 수 있기 때문에 채널(112)로 효과적으로 스트레스를 인가할 수 있다. 이는 하기 도 1i에서 후술된 다른 예에 있어서도 마찬가지다. 선택적으로, 접합영역(150)에 접속하는 플러그와의 접촉저항의 감소를 위해 접합영역(150)의 표면에 실리사이드막(160)을 더 형성할 수 있다.
다른 예로, 도 1i를 참조하면, 제2 트렌치(125)를 실리콘-카바이드(SiC)로 채워 접합영역(152)을 형성할 수 있다. 접합영역(152)은 실리콘-카바이드를 애피택셜 성장시킨 후 인(P)이나 비소(As)를 도핑하거나, 혹은 인이나 비소가 도핑된 SiC를 애피택셜 성장시켜 형성할 수 있다. 접합영역(152)을 구성하는 SiC는 채널(112)을 구성하는 Si에 비해 격자상수(lattice constant)가 더 작기 때문에 채널(112)에 인장응력(점선화살표)을 부여할 수 있다. 이에 따라, 캐리어인 전자(electron)의 이동도가 증가된 엔모스 트랜지스터(NMOS Tr)를 갖는 반도체 소자(20)를 형성할 수 있다. 선택적으로, 접합영역(150)에 접속하는 플러그와의 접촉저항의 감소를 위해 접합영역(150)의 표면에 실리사이드막(160)을 더 형성할 수 있다.
<비사이클 공정>
도 2a 및 2b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 비싸이클 공정을 도시한 단면도이다. 도 2c 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 비싸이클 공정에 따른 게르마늄 검출을 보여주는 그래프이다.
도 2a를 참조하면, 도 1f를 참조하여 전술한 바와 같이 제1 공정만을 진행하였을 경우 반도체 기판(101)에 포함된 Si의 이동(migration)에 의해 제2 트렌치(125)의 팁(125t,125d)은 샤프한 형태를 잃어 라운딩될 수 있다. 제2 트렌치(125)의 양측의 팁(125t)이 라운딩되면 샤프한 형태인 경우에 비해 채널(112)에 효과적으로 스트레스를 인가할 수 없을 수 있다. 제2 트렌치(125)의 하부의 팁(125d)이 라운딩되면 (111) 결정면에 비해 결함이 많은 결정면들이 생성되는 것이어서 SiGe 혹은 SiC의 에피택셜 성장속도에 영향을 줄 수 있다. 제2 트렌치(125)의 하부가 도 1c에 도시된 제3 결정면(125c)과 동일 유사하게 (100) 결정면으로 구성된 경우 위와 마찬가지일 수 있다.
도 2b를 참조하면, 제2 트렌치(125)의 라운딩 현상과 아울러 소자분리막(103)에 인접한 제2 트렌치(125)의 팁(125t)이 붕괴될 수 있다. 이에 따라, 제2 트렌치(125)에 SiGe을 에피택셜 성장시켜 접합영역(150)을 형성하거나 혹은 SiC을 에피택셜 성장시켜 접합영역(152)을 형성할 경우 그 표면(151s)의 높이가 낮아져, 플러그와의 접촉시 문제를 야기할 가능성이 있을 수 있다. 소자분리막(103)에 인접한 제2 결정면(125b)은 부호 128이 가르키는 바와 같이 붕괴되어 라운딩될 수도 있다. 이 경우 라운딩된 부분(128)에서 SiGe 또는 SiC의 에피택셜 성장속도를 더디게 할 수 있어 접합영역(150/152)의 표면(151s) 높이가 더 낮아질 수 있다.
제1 공정만을 진행하였을 경우 제2 트렌치(125)의 라운딩 및 팁(125t)의 붕괴 현상과 아울러 제2 트렌치(125)의 표면(125s)에서 여분의 Ge이 검출될 수 있다. 도 2c는 제1 결정면(125a)에서의 Ge 검출을 보여주는 그래프이다. 도 2d는 제2 결정면(125b)에서의 Ge 검출을 보여주며, 도 2e는 팁(125d)에서의 Ge 검출을 보여주는 그래프이다. 도 2c 내지 2e의 그래프들은 Ge을 검출할 수 있는 장치, 가령 EDX 분광기(Energy Dispersive X-ray Spectroscopy)로부터 얻어진 Ge 검출값을 원자분율(atomic %)로 나타낸 것이다.
다른 예로, 700℃ 이하에서 제1 공정만을 진행하더라도, 상기한 바와 다르게, 이하에서 후술한 바와 같이 여분의 Ge이 검출되지 않을 수 있고, 팁(125t,125d)은 샤프한 형태를 유지할 수 있으며, 팁(125t)의 붕괴 현상과, 제2 결정면(125b)의 라운딩 현상이 현저히 줄어들 수 있다.
<싸이클 공정>
도 3a 및 3b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 싸이클 공정을 도시한 단면도이다. 3c 내지 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 싸이클 공정에 따른 게르마늄의 비검출을 보여주는 그래프이다.
도 3a를 참조하면, 본 실시예에서와 같이 싸이클 공정을 1회 혹은 그 이상 진행하면 도 3c 내지 3e에서 볼 수 있듯이 제2 트렌치(125)의 표면(125s)에서 여분의 Ge를 검출되지 않았음을 알 수 있을 것이다. 도 3c는 제1 결정면(125a)에서 도 3d는 제2 결정면(125b)에서 그리고 도 3e는 팁(125d)에서 Ge이 검출되지 않았음을 각각 보여주는 그래프들이다. 이들 그래프들은 상기한 바와 같이 EDX 분광기로부터 얻어진 Ge 검출값을 원자분율로 나타낸 것이다. 이들 그래프들에서 Si과 Ge 이외에 탄소(C)와 산소(O)를 관찰할 수 있는 바, 이들 성분들은 샘플 준비시 포함된 것으로 본 실시예와는 직접적인 관련이 없다는 것에 유의하여야 할 것이다.
본 실시예에 의하면, 제2 트렌치(125)의 팁(125t,125d)은 샤프한 형태를 유지할 수 있다. 일례로, 팁(125t)의 곡률은 도 4a에서와 같이 매우 낮은 수치일 수 있다. 도 4a는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 팁 라운딩을 보여주는 그래프이다. 도 4a를 도 3a와 같이 참조하면, 650 내지 700℃에서 제1 반응가스를 제공하여 제1 공정을 진행하거나, 혹은 제1 및 제2 반응가스를 제공하여 제1 및 제2 공정을 순차 진행한 경우 팁(125t)은 약 5nm 이하의 곡률을 가질 수 있다. 도 4a에서 알 수 있듯이, 공정온도를 680℃ 이하의 저온으로 설정한 경우 팁(125t)은 약 4nm 이하의 곡률을 가지게 되어 샤프한 형태를 유지할 수 있다. 팁(125d)의 경우도 이와 마찬가지다. 본 실시예에 의하면, 팁(125t,125d)은 샤프한 형태를 유지할 수 있으므로 채널(112)로의 효과적인 스트레스 인가가 가능하며 SiGe 내지 SiC의 양호한 에피택셜 성장이 가능해질 수 있다.
도 3b를 참조하면, 팁(125t)은 샤프한 형태를 유지할 수 있으므로 소자분리막(103)에 인접한 팁(125t)의 붕괴 현상이 거의 없을 수 있다. 따라서, 접합영역(150/152)의 표면(151sa)은 거의 낮아지지 않을 수 있다. 설령, 팁(125t)이 붕괴되더라도 도 2b에 도시된 바에 비해 현저히 줄어들 수 있어, 접합영역(150/152)의 표면(151sb)의 높이는 현저하게 낮아지지 않을 수 있다.
팁(125t)의 붕괴와 상관없이 혹은 팁(125t)의 붕괴와 함께 소자분리막(103)에 인접한 제2 결정면(125b)은 부호 127이 가르키는 것처럼 붕괴되어 라운딩되는 소자분리막 붕괴(STI collapse)가 있을 수 있다. 제2 결정면(125b)이 라운딩되더라도 도 4b에서 보는 바와 같이 대략 8nm 이하의 낮은 붕괴 높이(H)를 가질 수 있다. 본 명세서에 있어서 “소자분리막 붕괴”라는 것은 소자분리막(103)에 인접한 제2 트렌치(125)의 팁(125t) 및/내지 시그마 프로파일이 붕괴되는 것을 의미한다.
도 4b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 소자분리막 붕괴를 보여주는 그래프이다. 도 4b에서 알 수 있듯이 GeH4의 공급속도, 공정시간, 공정온도 등 공정조건을 적절히 조절하게 되면 붕괴 높이(H)는 약 5nm 이하의 매우 낮은 수치를 가질 수 있다. 상술한 것처럼, 소자분리막 붕괴가 있더라도 SiGe 내지 SiC의 에피택셜 성장속도에 큰 영향을 미치지 않을 수 있다.
<응용예>
도 5a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 5b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 5a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 소자들(10,20) 중 적어도 어느 하나를 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 5b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들(10,20) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 5a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
10, 20: 반도체 소자
101: 반도체 기판
101a: 반도체 기판 표면
103: 소자분리막
111: 게이트 절연막
112: 채널
113: 게이트
115: 하드마스크막
117: 게이트 스페이서
119: 게이트 전극체
121: 리세스 영역
123, 125: 트렌치
125a, 125b, 125c: 결정면
125c, 125t: 팁
125s: 제2 트렌치 표면
150, 152: 접합영역
151s, 151sa, 151sb: 접합영역의 표면
160: 실리사이드막
170: 식각부
180: 자연산화막
190, 192: 게르마늄막
101: 반도체 기판
101a: 반도체 기판 표면
103: 소자분리막
111: 게이트 절연막
112: 채널
113: 게이트
115: 하드마스크막
117: 게이트 스페이서
119: 게이트 전극체
121: 리세스 영역
123, 125: 트렌치
125a, 125b, 125c: 결정면
125c, 125t: 팁
125s: 제2 트렌치 표면
150, 152: 접합영역
151s, 151sa, 151sb: 접합영역의 표면
160: 실리사이드막
170: 식각부
180: 자연산화막
190, 192: 게르마늄막
Claims (10)
- 반도체 기판에 트렌치를 형성하고;
상기 반도체 기판에 GeH4와 HCl 및 H2를 포함하는 제1 반응가스를 제공하고 그리고 상기 HCl 및 H2를 포함하는 제2 반응가스를 순차 제공하는 싸이클 공정으로, 상기 트렌치에 형성되는 불순물을 제거하고; 그리고
상기 트렌치에 에피택셜막을 형성하는 것을;
포함하는 반도체 소자의 제조방법. - 제1항에 있어서,
상기 불순물을 제거하는 것은:
상기 제1 반응가스의 GeH4로써 상기 트렌치에 형성되는 자연산화막을 제거하고, 이와 동시에 상기 제1 반응가스의 HCl로써 상기 트렌치에 증착되는 Ge을 제거하는 것을 포함하는 반도체 소자의 제조방법. - 제2항에 있어서,
상기 불순물을 제거하는 것은:
상기 제2 반응가스의 HCl로써 상기 제1 반응가스에 의해 제거되지 아니한 여분의 Ge을 제거하는 것을 더 포함하는 반도체 소자의 제조방법. - 제1항에 있어서,
상기 제1 반응가스를 제공하는 것은:
상기 제1 반응가스를 1 내지 100 Torr 압력하에 500 내지 800℃ 온도 조건으로 제공하는 것을 포함하는 반도체 소자의 제조방법. - 제4항에 있어서,
상기 제1 반응가스를 제공하는 것은:
상기 HCl을 상기 GeH4에 비해 150 이상의 공급속도비로 제공하는 것을 포함하는 반도체 소자의 제조방법. - 제5항에 있어서,
상기 제1 반응가스를 제공하는 것은:
상기 GeH4을 0.3mTorr 이하의 분압하에 0.75sccm 이상의 공급속도로 제공하는 것을 포함하는 반도체 소자의 제조방법. - 제6항에 있어서,
상기 제1 반응가스를 제공하는 것은:
상기 HCl을 상기 GeH4 대비 150 이상의 분압비 조건하에 150sccm 이상의 공급속도로 제공하는 것을 포함하는 반도체 소자의 제조방법. - 제7항에 있어서,
상기 제1 및 제2 반응가스들 중 적어도 어느 하나를 제공하는 것은:
상기 H2를 30 내지 50slm의 공급속도로 제공하는 것을 포함하는 반도체 소자의 제조방법. - 제4항에 있어서,
상기 제2 반응가스를 제공하는 것은:
상기 제2 반응가스를 1 내지 100 Torr 압력하에 500 내지 800℃ 온도 또는 700 내지 800℃ 온도 조건으로 제공하는 것을 포함하되, 상기 제1 반응가스 대비 0.1 내지 10의 공정시간비로 제공하는 반도체 소자의 제조방법. - 제1항에 있어서,
상기 불순물을 제거하는 것은:
상기 제1 및 제2 반응가스들을 1 내지 100 Torr 압력 및 500 내지 800℃ 온도 범위 내에서 동일한 압력 및 온도에서 순차로 제공하는 것을 포함하는 반도체 소자의 제조방법.
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GRNT | Written decision to grant |