KR20120092003A - 반도체 장치 및 반도체 기억 장치 - Google Patents

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Abstract

본 발명은, 기억 회로에 있어서의 데이터의 유지 기간을 길게 한다. 또한, 소비 전력을 저감한다. 또한, 회로 면적을 작게 한다. 또한, 1회의 데이터 기입에 대한 상기 데이터의 판독 가능 횟수를 증가시키는 것을 목적으로 한다.
이를 해결하기 위하여 기억 회로를 구비하고, 기억 회로는 소스와 드레인 중 한쪽에 데이터 신호가 입력되는 제1 전계 효과 트랜지스터와, 게이트가 제1 전계 효과 트랜지스터의 소스 및 드레인의 다른 쪽에 전기적으로 접속되는 제2 전계 효과 트랜지스터와, 한 쌍의 전류 단자를 갖고, 한 쌍의 전류 단자의 한쪽이 제2 전계 효과 트랜지스터의 소스 또는 드레인에 전기적으로 접속되는 정류 소자를 구비한다.

Description

반도체 장치 및 반도체 기억 장치{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MEMORY DEVICE}
본 발명의 일 형태는 반도체 장치에 관한 것이다. 또한, 본 발명의 일 형태는 반도체 기억 장치에 관한 것이다.
최근 데이터의 기입 및 소거가 가능하고, 일정 기간 데이터의 유지가 가능한 기억 회로를 구비하는 반도체 장치의 개발이 진행되고 있다.
상기 반도체 장치로서는, 예를 들어 다이내믹 랜덤 액세스 메모리(DRAM이라고도 함)(예를 들어 특허문헌 1) 또는 스태틱 랜덤 액세스 메모리(SRAM이라고도 함)(예를 들어 특허문헌 2) 등을 들 수 있다.
특허문헌 1에 나타내는 DRAM은, 1개의 트랜지스터 및 1개의 용량 소자에 의해 구성되는 메모리 셀을 구비한다. 특허문헌 1에 나타내는 DRAM은 트랜지스터를 온 상태로 하여, 용량 소자에 전하를 축적함으로써 데이터를 유지한다.
또한, 특허문헌 2에 나타내는 SRAM은 6개의 트랜지스터에 의해 구성되는 메모리 셀을 구비한다.
특허문헌 1 : 일본 특허 공표 제2004-529502호 공보 특허문헌 2 : 국제 공개 제2008/114716호
그러나, 특허문헌 1에 도시한 바와 같은 종래의 DRAM은, 데이터의 유지 기간이 짧고, 예를 들어 동일한 데이터의 재기입 동작(리프레시 동작이라고도 함) 이 1초 사이에 수십회 필요하기 때문에, 소비 전력이 높다는 문제가 있었다. 또한, 특허문헌 1에 나타낸 바와 같은 종래의 DRAM은, 1회 데이터를 판독하면, 데이터가 소실되어 버리기 때문에 1회의 데이터의 기입에 대하여 동일한 데이터를 반복하여 판독할 수 없다는 문제도 있었다.
또한, 특허문헌 2에 나타낸 바와 같은 종래의 SRAM에서는, 데이터를 유지하고 있는 사이에는 항상 전원을 공급해야 하기 때문에, 종래의 DRAM과 마찬가지로 소비 전력이 높다는 문제가 있었다. 또한, 종래의 SRAM에서는 메모리 셀을 구성하는 트랜지스터의 수가 많기 때문에 회로 면적이 크고, 회로의 집적이 곤란하였다.
본 발명의 일 형태에서는, 기억 회로에서의 데이터의 유지 기간을 길게 하는 것, 소비 전력을 저감하는 것, 회로 면적을 작게 하는 것 및 1회의 데이터의 기입에 대한 상기 데이터의 판독 가능 횟수를 증가시키는 것 중 1개 또는 여러 개를 과제로 한다.
본 발명의 일 형태는, 2개의 트랜지스터 및 1개의 정류 소자를 구비하는 메모리 셀을 구비한다. 상기 구성으로 함으로써, 회로 면적의 증대를 억제하면서 소비 전력의 저감 또는 1회의 데이터의 기입에 대한 상기 데이터의 판독 가능 횟수의 증가를 도모한다.
또한, 본 발명의 일 형태에서는 상기 트랜지스터 중 적어도 1개를 오프 전류가 낮은 트랜지스터로 할 수 있다. 또한, 상기 트랜지스터는 도펀트가 첨가된 영역을 포함하는 산화물 반도체층을 포함하고 있어도 좋다. 트랜지스터에서의 산화물 반도체층 중에 도펀트가 첨가된 영역을 설치함으로써 트랜지스터의 미세화를 도모한다.
또한, 본 발명의 일 형태에서는 상기 트랜지스터에서의 산화물 반도체층을, 비단결정이며, a-b면(층의 평면이라고도 함)에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향(층의 두께 방향이라고도 함)에 수직인 방향에서 보아, 금속 원자가 층상으로 배열된 상, 또는 c축 방향에 수직인 방향에서 보아, 금속 원자와 산소 원자가 층상으로 배열된 상을 갖는 재료(c축 배향 결정, 또는 CAAC : c axis aligned crystal이라고도 함)인 산화물 반도체층으로 할 수 있다. 이에 의해 트랜지스터의 빛에 의한 열화의 억제를 도모한다.
본 발명의 일 형태에 의해, 기억 회로에서의 데이터 유지 기간을 길게 할 수 있다. 따라서 소비 전력을 저감할 수 있다. 또한, 본 발명의 일 형태에 의해 1회의 데이터의 기입에 대한 상기 데이터의 판독 횟수를 증가시킬 수 있다. 또한, 본 발명의 일 형태에 의해 회로 면적을 작게 할 수 있다.
도 1은 반도체 장치에서의 기억 회로의 예를 설명하기 위한 도면.
도 2a 내지 도 2c는 반도체 기억 장치에서의 메모리 셀 어레이의 예를 설명하기 위한 도면.
도 3a 내지 도 3c는 반도체 기억 장치에서의 메모리 셀 어레이의 예를 설명하기 위한 도면.
도 4a 내지 도 4d는 트랜지스터의 구조예를 설명하기 위한 단면 모식도.
도 5a 내지 도 5e는 트랜지스터의 제작 방법예를 설명하기 위한 단면 모식도.
도 6은 메모리 셀의 구조예를 도시하는 단면 모식도.
도 7은 반도체 기억 장치의 구성예를 도시하는 블록도.
도 8a 내지 도 8d는 전자 기기의 예를 도시하는 모식도.
도 9a 및 도 9b는 종래의 메모리의 구성예를 도시하는 회로도.
도 10은 휴대 전화의 구성예를 도시하는 블록도.
도 11은 메모리의 구성예를 도시하는 블록도.
도 12는 전자 서적의 구성예를 도시하는 블록도.
도 13a 내지 도 13e는 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면.
도 14는 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면.
도 15는 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면.
도 16은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 17a 내지 도 17c는 계산에 의해 얻어진 트랜지스터의 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 18a 내지 도 18c는 계산에 의해 얻어진 트랜지스터의 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19a 내지 도 19c는 계산에 의해 얻어진 트랜지스터의 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 20a 및 도 20b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 21a 내지 도 21c는 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 22a 및 도 22b는 시료 1의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 23a 및 도 23b는 시료 2의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 24는 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 25는 트랜지스터의 오프 전류와 측정시 기판 온도와의 관계를 도시하는 도면.
도 26은 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 27a 및 도 27b는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 28a 및 도 28b는 트랜지스터의 상면도 및 단면도.
도 29a 및 도 29b는 트랜지스터의 상면도 및 단면도.
본 발명을 설명하기 위한 실시 형태의 일례에 대해서, 도면을 사용해서 이하에 설명한다. 또한, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 실시 형태의 내용을 변경하는 것은 당업자라면 용이다. 따라서 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정되지 않는다.
또한, 각 실시 형태의 내용을 서로 적절히 조합할 수 있다. 또한, 각 실시 형태의 내용을 서로 치환할 수 있다.
또한, 구성 요소의 혼동을 피하기 위해서 제1, 제2 등의 서수를 붙이지만, 각 구성 요소의 수는 서수의 수에 한정되지 않는다.
(실시 형태 1)
본 실시 형태에서는 일정 기간 데이터를 기억하는 것이 가능한 기억 회로를 구비한 반도체 장치의 예에 대해서 설명한다.
또한, 기억 회로란, 일정 기간 데이터가 되는 전하를 유지하는 것이 가능한 회로를 말한다.
본 실시 형태에서의 반도체 장치의 일례는 기억 회로를 구비한다.
또한, 기억 회로의 예에 대해서 도 1을 사용해서 설명한다.
우선, 본 실시 형태의 반도체 장치에서의 기억 회로의 회로 구성예에 대해서 도 1을 사용해서 설명한다.
도 1에 도시하는 기억 회로는, 트랜지스터(111)와, 트랜지스터(112)와, 정류 소자(rct라고도 함)(113)를 구비한다.
또한, 트랜지스터는 2개의 단자와, 인가되는 전압에 의해 상기 2개의 단자의 사이에 흐르는 전류를 제어하는 전류 제어 단자를 갖는다. 또한, 트랜지스터에 한하지 않고, 소자에서 서로 간에 흐르는 전류가 제어되는 단자를 전류 단자라고도 하고, 2개의 전류 단자를 한 쌍의 전류 단자라고도 하며, 2개의 전류 단자 각각을 제1 전류 단자 및 제2 전류 단자라고도 한다.
또한, 트랜지스터로서는, 예를 들어 전계 효과 트랜지스터를 사용할 수 있다. 전계 효과 트랜지스터의 경우, 제1 전류 단자는 소스와 드레인 중 한쪽이며, 제2 전류 단자는 소스 및 드레인의 다른 쪽이며, 전류 제어 단자는 게이트이다.
또한, 트랜지스터의 구조나 동작 조건 등에 의해 트랜지스터의 소스와 드레인이 서로 교체되는 경우가 있다.
또한, 정류 소자는 한 쌍의 전류 단자를 갖고, 상기 한 쌍의 전류 단자 사이에 인가되는 전압에 따라서 한 쌍의 전류 단자가 도통 상태가 됨으로써 도통 상태가 된다.
또한, 일반적으로 전압이란, 어떤 2점 사이에 있어서의 전위의 차(전위차라고도 함)를 말한다. 그러나 전압 및 전위의 값은 회로도 등에서 모두 볼트(V)로 표시되는 경우가 있어 구별이 곤란하다. 따라서 본 명세서에서는, 특별히 지정하는 경우를 제외하고, 어떤 한점의 전위와 기준이 되는 전위(기준 전위라고도 함)의 전위차를, 상기 한점의 전압으로 사용하는 경우가 있다.
트랜지스터(111)의 소스와 드레인 중 한쪽에는 데이터 신호가 입력된다. 트랜지스터(111)는 기억 회로에 데이터를 기입할 것인지 여부를 선택하는 선택 트랜지스터로서의 기능을 갖는다. 또한, 트랜지스터(111)의 게이트에 기입 선택 신호를 입력해도 좋다. 기입 선택 신호는 기억 회로에 데이터를 기입할 것인지 여부를 선택하기 위한 펄스 신호다.
트랜지스터(111)로서는, 예를 들어 채널이 형성되는 산화물 반도체층을 포함하는 트랜지스터를 사용할 수 있다.
또한, 상기 산화물 반도체층의 밴드 갭은 실리콘보다 높고, 예를 들어 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다.
또한, 상기 산화물 반도체층을 포함하는 트랜지스터는 실리콘 등의 종래의 전계 효과 트랜지스터보다도 오프 전류를 낮게 할 수 있다.
또한, 트랜지스터(111)로서는 서로 이격되고, 도펀트가 첨가된 한 쌍의 영역을 갖는 산화물 반도체층을 포함하는 트랜지스터를 사용할 수도 있다. 도펀트가 첨가된 한 쌍의 영역을 갖는 산화물 반도체층을 포함하는 트랜지스터는, 산화물 반도체층의 도펀트가 첨가된 한 쌍의 영역 사이에 채널이 형성된다. 도펀트가 첨가된 한 쌍의 영역의 저항값은, 채널이 형성되는 영역(채널 형성 영역이라고도 함)보다 낮은 것이 바람직하다. 도펀트가 첨가된 한 쌍의 영역을 갖는 산화물 반도체층을 포함하는 트랜지스터를 사용함으로써, 채널이 형성되는 영역(채널 형성 영역이라고도 함)과, 트랜지스터의 소스 또는 드레인과의 저항을 작게 할 수 있기 때문에, 트랜지스터의 면적을 작게 하는 것(미세화라고도 함)이 가능하다.
또한, 상기 산화물 반도체층으로서는, 예를 들어 비단결정이며, a-b면에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형인 원자 배열을 갖고, 또한 c축 방향에 수직인 방향에서 보아 금속 원자가 층상으로 배열된 상, 또는 c축 방향에 수직인 방향에서 보아, 금속 원자와 산소 원자가 층상으로 배열된 상을 갖는 재료인 산화물 반도체층을 사용할 수도 있다. CAAC인 산화물 반도체층을 트랜지스터의 채널이 형성되는 층(채널 형성층이라고도 함)으로 사용함으로써, 예를 들어 빛에 의한 트랜지스터의 열화를 억제할 수 있다.
트랜지스터(112)의 게이트는, 트랜지스터(111)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
또한, 2개 이상의 구성 요소가 전기적으로 접속되는 기간이 존재한다면, 상기 2개 이상의 구성 요소는 전기적으로 접속된다고 말할 수 있다.
트랜지스터(112)로서는, 예를 들어 채널이 형성되고, 원소 주기율표에서의 제 14족의 반도체(실리콘 등)를 함유하는 반도체층 또는 상기 산화물 반도체층을 포함하는 트랜지스터를 사용할 수 있다.
또한, 상기 제 14족의 반도체를 함유하는 반도체층은, 단결정 반도체층, 다결정 반도체층, 미결정 반도체층, 또는 비정질 반도체층이어도 좋다.
정류 소자(113)의 한 쌍의 전류 단자의 한쪽은, 트랜지스터(112)의 소스 또는 드레인에 전기적으로 접속된다. 이때, 트랜지스터(112)의 소스 및 드레인 중, 정류 소자(113)의 한 쌍의 전류 단자의 한쪽에 전기적으로 접속되지 않는 쪽이 트랜지스터(112)의 소스와 드레인 중 한쪽이 되고, 정류 소자(113)의 한 쌍의 전류 단자의 한쪽에 전기적으로 접속되는 쪽이 트랜지스터(112)의 소스 및 드레인의 다른 쪽이 된다. 또한, 정류 소자(113)의 한 쌍의 전류 단자의 다른 쪽에 판독 선택 신호를 입력해도 좋다. 판독 선택 신호는, 기억 회로로부터 데이터를 판독할 것인지 여부를 선택하기 위한 펄스 신호이다. 정류 소자(113)는 기억 회로로부터 데이터를 판독할지 여부를 선택하는 스위칭 소자이다.
이어서, 도 1에 도시하는 기억 회로의 구동 방법예에 대해서 설명한다.
데이터를 기억 회로에 기입하는 경우, 트랜지스터(111)를 온 상태로 한다. 예를 들어, 트랜지스터(111)에서의 게이트의 전압을 변화시켜서 트랜지스터(111)를 온 상태로 한다. 또한, 이때 정류 소자(113)가 비도통 상태가 되도록, 정류 소자(113)의 한 쌍의 전류 단자의 다른 쪽의 전압의 값, 및 트랜지스터(112)의 소스와 드레인 중 한쪽 전압의 값을 설정한다. 예를 들어, 정류 소자(113)의 한 쌍의 전류 단자의 다른 쪽 전압의 값, 및 트랜지스터(112)의 소스와 드레인 중 한쪽 전압의 값을 동등한 값으로 설정하는 것이 바람직하다.
트랜지스터(111)가 온 상태일 때, 트랜지스터(111)의 소스 및 드레인을 통해서 데이터 신호가 입력되고, 트랜지스터(112)의 게이트의 전압은 입력되는 데이터 신호의 전압에 따른 값이 된다. 따라서, 기억 회로에 데이터가 기입된다.
그 후, 트랜지스터(111)가 오프 상태가 되면 트랜지스터(112)의 게이트는 부유 상태가 되고, 트랜지스터(112)의 게이트의 전압은 일정 기간 유지된다.
또한, 기억 회로로부터 데이터를 판독하는 경우, 트랜지스터(112)의 소스와 드레인 중 한쪽의 전압, 및 정류 소자(113)의 한 쌍의 전류 단자의 다른 쪽의 전압의 차의 절대값이, 정류 소자(113)가 도통 상태가 되기 위해서 필요한 전압 이상이 되도록 정류 소자(113)의 한 쌍의 전류 단자의 다른 쪽의 전압의 값을 설정해 둔다. 이때의 전압을 판독 전압이라고도 한다.
트랜지스터(112)의 소스 및 드레인 사이의 저항값은, 트랜지스터(112)의 게이트 전압에 따라서 결정된다. 또한, 트랜지스터(112)의 소스 및 드레인 사이에 흘러드는 전류에 따라서 정류 소자(113)가 도통 상태가 될 것인지 여부가 제어되고, 정류 소자(113)의 한 쌍의 전류 단자의 다른 쪽 전압이 설정된다. 예를 들어, 트랜지스터(112)가 온 상태가 되고, 정류 소자(113)가 도통 상태가 되면, 정류 소자(113)의 한 쌍의 전류 단자의 다른 쪽의 전압이 변화한다. 따라서 기억 회로에서는, 정류 소자(113)의 한 쌍의 전류 단자의 다른 쪽의 전압을 데이터로서 기억 회로로부터 판독할 수 있다. 또한, 트랜지스터(111)가 오프 상태인 동안, 트랜지스터(112)의 게이트의 전압이 일정 기간 유지되기 때문에, 정류 소자(113)의 한 쌍의 전류 단자의 다른 쪽의 전압을 데이터로서 기억 회로로부터 여러번 판독할 수도 있다. 이상이 도 1에 도시하는 반도체 장치의 구동 방법예의 설명이다.
이상이 본 실시 형태에 있어서의 반도체 장치의 예의 설명이다.
본 실시 형태에 있어서의 반도체 장치의 일례에서는, 2개의 전계 효과 트랜지스터와 1개의 정류 소자에 의해 기억 회로를 구성할 수 있기 때문에, 예를 들어 종래의 SRAM의 메모리 셀 등과 비교하여 회로 면적을 작게 할 수 있다.
본 실시 형태에 있어서의 반도체 장치의 일례에서는, 게이트가 제1 전계 효과 트랜지스터의 소스 또는 드레인에 전기적으로 접속되는 제2 전계 효과 트랜지스터의 게이트의 전압을 데이터 신호의 전압에 따른 값으로 설정함으로써, 1회의 데이터의 기입에 대한 기입된 데이터의 판독 가능 횟수를 증가시킬 수 있다.
또한, 본 실시 형태에 있어서의 반도체 장치의 일례에서는, 제1 전계 효과 트랜지스터로서 오프 전류가 낮은 전계 효과 트랜지스터를 사용함으로써 데이터의 유지 기간을 길게 할 수 있다. 따라서, 예를 들어 리프레시 동작이 필요해도 리프레시 동작의 횟수를 적게 할 수 있기 때문에, 소비 전력을 저감할 수 있고, 또한 제2 전계 효과 트랜지스터의 게이트에 부가되는 용량을 적게 하거나 또는 없앨 수 있다.
(실시 형태 2)
본 실시 형태에서는 상기 실시 형태에 있어서의 반도체 장치의 일례로서 반도체 기억 장치의 예에 대해서 설명한다.
본 실시 형태에 있어서의 반도체 기억 장치의 예는 i행(i는 2 이상의 자연수) j열(j는 자연수)에 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비한 메모리 셀 어레이를 구비한다. 메모리 셀은 상기 실시 형태의 반도체 장치에 있어서의 기억 회로에 상당한다.
또한, 본 실시 형태의 반도체 기억 장치에서의 메모리 셀 어레이의 예에 대해서 도 2a 내지 도 2c를 사용해서 설명한다.
우선, 본 실시 형태의 반도체 기억 장치에서의 메모리 셀 어레이의 회로 구성예에 대해서 도 2a를 사용해서 설명한다.
도 2a에 도시한 메모리 셀 어레이는 i행 j열에 매트릭스 형상으로 배열된 복수의 메모리 셀(200)과, j개의 배선(201)(배선(201_1) 내지 배선(201_j))과, i개의 배선(202)(배선(202_1) 내지 배선(202_i))과, i개의 배선(203)(배선(203_1) 내지 배선(203_i))과, j개의 배선(204)(배선(204_1) 내지 배선(204_j))을 구비한다. 또한, 도 2a에 도시한 메모리 셀 어레이의 설명에서는, 편의를 위해 i를 3 이상의 자연수로 하고, j를 3 이상의 자연수로 한다.
메모리 셀(200)은 데이터를 기억하는 기능을 갖는다.
배선(201_1) 내지 배선(201_j)의 각각의 전압은, 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다. 배선(201_1) 내지 배선(201_j) 각각을, 예를 들어 비트선 또는 데이터선이라 부를 수도 있다.
배선(202_1) 내지 배선(202_i) 각각의 전압은, 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다. 배선(202_1) 내지 배선(202_i) 각각을, 예를 들어 워드선이라 부를 수도 있다.
배선(203_1) 내지 배선(203_i) 각각의 전압은, 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다. 배선(203_1) 내지 배선(203_i) 각각을, 예를 들어 소스선이라 부를 수도 있다.
배선(204_1) 내지 배선(204_j) 각각의 전압은, 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다. 배선(204_1) 내지 배선(204_j) 각각을, 예를 들어 선택선이라 부를 수도 있다.
또한, M(M은 i 이하의 자연수)행 N(N은 j 이하의 자연수)열째의 메모리 셀(200)(M, N)은 트랜지스터(211)(M, N)와, 트랜지스터(212)(M, N)와, 정류 소자(rct라고도 함)(213)(M, N)를 구비한다.
트랜지스터(211)(M, N)의 소스와 드레인 중 한쪽은, 배선(201_N)에 전기적으로 접속되고, 트랜지스터(211)(M, N)의 게이트는, 배선(202_M)에 전기적으로 접속된다.
트랜지스터(211)(M, N)는 데이터를 기입할지 여부를 선택하는 기능을 갖는다. 또한, 트랜지스터(211)(M, N)를, 예를 들어 선택 트랜지스터라 부를 수도 있다.
트랜지스터(211)(M, N)로서는 상기 실시 형태 1의 반도체 장치에서의 트랜지스터(111)에 적용 가능한 트랜지스터를 사용할 수 있다.
트랜지스터(212)(M, N)의 소스와 드레인 중 한쪽은, 배선(203_M)에 전기적으로 접속되고, 트랜지스터(212)(M, N)의 게이트는 트랜지스터(211)(M, N)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
트랜지스터(212)(M, N)는 출력하는 데이터의 값을 설정하는 기능을 갖는다. 또한, 트랜지스터(212)(M, N)를 출력 트랜지스터라 부를 수도 있다.
트랜지스터(212)(M, N)로서는 상기 실시 형태 1의 반도체 장치에서의 트랜지스터(112)에 적용 가능한 트랜지스터를 사용할 수 있다.
정류 소자(213)(M, N)의 한 쌍의 전류 단자의 한쪽은, 배선(204_N)에 전기적으로 접속되고, 정류 소자(213)(M, N)의 한 쌍의 전류 단자의 다른 쪽은, 트랜지스터(212)(M, N)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
정류 소자(213)(M, N)로서는, 예를 들어 다이오드, 또는 드레인 및 게이트가 전기적으로 접속된 전계 효과 트랜지스터 등을 사용할 수 있다.
예를 들어, 정류 소자(213)(M, N)로서 다이오드를 사용할 때, 트랜지스터(212)(M, N)가 N 채널형 트랜지스터인 경우에는, 다이오드의 애노드가 정류 소자(213)(M, N)의 한 쌍의 전류 단자의 한쪽이며, 다이오드의 캐소드가 정류 소자(213)(M, N)의 한 쌍의 전류 단자의 다른 쪽이다. 또한, 트랜지스터(212)(M, N)가 P 채널형 트랜지스터인 경우에는, 다이오드의 캐소드가 정류 소자(213)(M, N)의 한 쌍의 전류 단자의 한쪽이며, 다이오드의 애노드가 정류 소자(213)(M, N)의 한 쌍의 전류 단자의 다른 쪽이다.
또한, 예를 들어 정류 소자(213)(M, N)로서, 드레인 및 게이트가 전기적으로 접속된 전계 효과 트랜지스터 등을 사용할 때, 상기 전계 효과 트랜지스터의 소스와 드레인 중 한쪽이 정류 소자(213)(M, N)의 한 쌍의 전류 단자의 한쪽이며, 상기 전계 효과 트랜지스터의 소스 및 드레인의 다른 쪽이 정류 소자(213)(M, N)의 한 쌍의 전류 단자의 다른 쪽이다.
또한, 도 2a에 도시한 메모리 셀 어레이의 구동 방법예에 대해서, 도 2b 및 도 2c를 사용해서 설명한다. 도 2b 및 도 2c는, 도 2a에 도시한 메모리 셀 어레이의 구동 방법예를 설명하기 위한 타이밍 차트다. 여기에서는 일례로서 M행째의 메모리 셀(200)(메모리 셀(200)(M, 1) 내지 메모리 셀(200)(M, j))에 순차로 데이터를 기입하고, 그 후 기입된 데이터를 판독하는 경우에 대해서 설명하는데, 이것에 한정되지 않고, 메모리 셀(200)마다 데이터의 기입 또는 데이터의 판독을 행할 수도 있다.
우선, M행째의 메모리 셀(200)에 데이터를 기입하는 경우, M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)를 온 상태로 한다. 또한, 이때 모든 메모리 셀(200)에서의 정류 소자(213)(1, 1) 내지 정류 소자(213)(i, j)를 비도통 상태로 하는 것이 바람직하다. 정류 소자(213)(1, 1) 내지 정류 소자(213)(i, j)를 비도통 상태로 함으로써, 데이터 기입 시에 M행 N열째의 메모리 셀(200)에서의 트랜지스터(212)(M, N)의 소스 및 드레인, 및 정류 소자(213)(M, N)의 한 쌍의 전류 단자를 통해서 전류가 흐르지 않기 때문에 소비 전력을 저감할 수 있다.
예를 들어, M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)가 N 채널형 트랜지스터인 경우, 도 2b에 도시한 바와 같이 M행째의 배선(202_M)의 전압을 전압(VH)으로 함으로써, M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)를 온 상태로 할 수 있다. 전압(VH)은 예를 들어 기준 전위보다 큰 값의 전압이다. 또한, 이때 배선(202_1) 내지 배선(202_i) 중, M행째의 배선(202_M) 이외의 배선(배선(202_other)라고도 함)의 전압을 전압(VL)으로 한다. 또한, 이때 배선(203_1) 내지 배선(203_i)의 전압을 전압(VL)으로 하고, 배선(204_1) 내지 배선(204_j)의 전압을 전압(VL)로 함으로써 정류 소자(213)(M, N)를 비도통 상태로 할 수 있다. 전압(VL)은 예를 들어 기준 전위 이하의 전압이다. 이때, 전압(VH) 및 전압(VL)의 차의 절대값은 트랜지스터(211)(M, N)의 임계값 전압의 절대값보다 큰 것이 바람직하다.
M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)가 온 상태일 때, 배선(201_1) 내지 배선(201_j)으로부터 데이터 신호가 M행째의 메모리 셀(200)에 입력되고, 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j)의 게이트의 전압은, 입력되는 데이터 신호의 전압에 따른 값이 되며, M행째의 메모리 셀(200)은 기입 상태가 된다.
그 후, M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)를 오프 상태로 하면, M행째의 메모리 셀(200)에서의 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j)의 게이트의 전압은, 각각 일정 기간 유지된다.
또한, 상기 동작을 각 행의 메모리 셀(200)마다 반복함으로써, 모든 메모리 셀(200)에 데이터를 기입할 수 있다.
또한, M행째의 메모리 셀(200)로부터 데이터를 판독하는 경우, M행째의 배선(203_M)의 전압과, 배선(204_1) 내지 배선(204_j) 각각의 전압과의 차의 절대값이 M행째의 메모리 셀(200)에서의 정류 소자(213)(M, 1) 내지 정류 소자(213)(M, j)가 도통 상태가 되기 위해 필요한 전압 이상이 되도록, 배선(203_M)의 전압의 값을 설정한다. 또한, 배선(203_1) 내지 배선(203_i) 중, M행째의 배선(203_M) 이외의 배선의 전압을, 배선(204_1) 내지 배선(204_j) 각각의 전압과 동등한 값으로 설정함으로써, M행째의 메모리 셀(200)만으로부터 데이터를 판독할 수 있다. 또한, 이때, 모든 메모리 셀(200)에서의 트랜지스터(211)(1, 1) 내지 트랜지스터(211)(i, j)를 오프 상태로 해 둔다.
예를 들어, M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j) 및 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j)가 N 채널형 트랜지스터인 경우, 도 2c에 도시한 바와 같이 배선(203_M)의 전압을 전압(VL)으로 하고, 배선(203_1) 내지 배선(203_i) 중, 배선(203_M) 이외의 배선(배선(203_other)라고도 함)의 전압을 전압(VH)로 하고, 배선(204_1) 내지 배선(204_j)의 전압을 전압(VH)으로 한다. 또한, 이때, 배선(202_1) 내지 배선(202_i)의 전압을 전압(VL)로 해 둔다.
M행째의 메모리 셀(200)에서의 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j) 각각의 소스 및 드레인 사이의 저항값은 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j)의 게이트의 전압에 따라서 정해진다. 또한, 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j) 각각의 소스 및 드레인의 사이에 흐르는 전류에 따라, M행째의 메모리 셀(200)에서의 정류 소자(213)(M, 1) 내지 정류 소자(213)(M, j)가 도통 상태가 될 것인지 여부가 제어되고, 배선(204_1) 내지 배선(204_j)의 전압이 설정된다. 따라서, 이때의 배선(204_1) 내지 배선(204_j)의 전압을 데이터로 함으로써, M행째 메모리 셀(200)로부터 데이터를 판독할 수 있다. 또한, 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)가 오프 상태인 동안, 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j)의 게이트의 전압이 일정 기간 유지되기 때문에, 배선(204_1) 내지 배선(204_j)의 전압을 데이터로서 M행째의 메모리 셀(200)로부터 여러번 판독할 수도 있다.
또한, 상기 동작을 각 행의 메모리 셀(200)마다 반복함으로써, 모든 메모리 셀(메모리 셀(200)(1, 1) 내지 메모리 셀(200)(i, j))에서 데이터를 판독할 수 있다. 이상이 도 2a에 도시한 반도체 기억 장치의 구동 방법예의 설명이다.
또한, 본 실시 형태에 있어서의 반도체 기억 장치의 다른 예에 대해서 설명한다.
본 실시 형태에 있어서의 반도체 기억 장치의 다른 예는 i행 j열에 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비한 메모리 셀 어레이를 구비한다.
또한, 본 실시 형태의 반도체 기억 장치에 있어서의 메모리 셀 어레이의 예에 대해서 도 3a 내지 도 3c를 사용해서 설명한다. 또한, 도 2a 내지 도 2c를 사용해서 설명한 반도체 기억 장치와 같은 부분에 대해서는, 도 2a 내지 도 2c를 사용해서 설명한 반도체 기억 장치의 설명을 적절히 원용한다.
우선, 본 실시 형태의 반도체 기억 장치에 있어서의 메모리 셀 어레이의 회로 구성예에 대해서 도 3a를 사용해서 설명한다.
도 3a에 도시한 메모리 셀 어레이는 i행 j열에 매트릭스 형상으로 배열된 복수의 메모리 셀(200)과, j개의 배선(205)(배선(205_1 내지 배선(205_j))과, i개의 배선(202)(배선(202_1) 내지 배선(202_i))과, i개의 배선(203)(배선(203_1) 내지 배선(203_i))을 구비한다. 또한, 도 3a에 도시한 메모리 셀 어레이의 설명에서는 편의를 위해 i는 3 이상의 자연수라고 하고, j는 3 이상의 자연수로 한다.
배선(205_1) 내지 배선(205_j) 각각의 전압은, 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다. 또한, 배선(205_1) 내지 배선(205_j)을 비트선 또는 데이터선이라 부를 수도 있다.
또한, M행 N열째의 메모리 셀(200)(M, N)은 트랜지스터(211)(M, N)와, 트랜지스터(212)(M, N)와, 정류 소자(213)(M, N)를 구비한다.
트랜지스터(211)(M, N)의 소스와 드레인 중 한쪽은 배선(205_N)에 전기적으로 접속되고, 트랜지스터(211)(M, N)의 게이트는 배선(202_M)에 전기적으로 접속된다.
트랜지스터(211)(M, N)는 데이터를 입력할지 여부를 선택하는 기능을 갖는다.
트랜지스터(212)(M, N)의 소스와 드레인 중 한쪽은, 배선(203_M)에 전기적으로 접속되고, 트랜지스터(212)(M, N)의 게이트는, 트랜지스터(211)(M, N)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
트랜지스터(212)(M, N)는 출력하는 데이터의 값을 설정하는 기능을 갖는다.
정류 소자(213)(M, N)의 한 쌍의 전류 단자의 한쪽은, 배선(205_N)에 전기적으로 접속되고, 정류 소자(213)(M, N)의 한 쌍의 전류 단자의 다른 쪽은, 트랜지스터(212)(M, N)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
또한, 도 3a에 도시한 메모리 셀 어레이의 구동 방법예에 대해서, 도 3b 및 도 3c를 사용해서 설명한다. 도 3b 및 도 3c는, 도 3a에 도시한 메모리 셀 어레이의 구동 방법예를 설명하기 위한 타이밍 차트이다. 여기에서는 일례로서 M행째의 메모리 셀(200)(메모리 셀(200)(M, 1) 내지 메모리 셀(200)(M, j))에 순차로 데이터를 기입하고, 그 후 기입된 데이터를 판독하는 경우에 대해서 설명하는데, 이것에 한정되지 않고, 메모리 셀(200)마다 데이터의 기입 또는 데이터의 판독을 행할 수도 있다.
우선, M행째의 메모리 셀(200)에 데이터를 기입하는 경우, M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)를 온 상태로 한다. 또한, 이때, 모든 메모리 셀(200)에서의 정류 소자(213)(1, 1) 내지 정류 소자(213)(i, j)를 비도통 상태로 하는 것이 바람직하다. 정류 소자(213)(1, 1) 내지 정류 소자(213)(i, j)를 비도통 상태로 함으로써, 데이터 기입 시에 M행 N열째의 메모리 셀(200)에서의 트랜지스터(212)(M, N)의 소스 및 드레인, 및 정류 소자(213)(M, N)의 한 쌍의 전류 단자를 통해서 전류가 흐르지 않기 때문에 소비 전력을 저감할 수 있다.
예를 들어, M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)가 N 채널형 트랜지스터인 경우, 도 3b에 도시한 바와 같이, M행째의 배선(202_M)의 전압을 전압(VH)으로 함으로써, M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)를 온 상태로 할 수 있다. 또한, 이때, 배선(202_1) 내지 배선(202_i) 중, 배선(202_M) 이외의 배선의 전압을 전압(VL)으로 한다.
M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)가 온 상태일 때, 배선(205_1) 내지 배선(205_j)으로부터 데이터 신호가 M행째인 메모리 셀(200)에 입력되고, 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j)의 게이트의 전압은, 입력되는 데이터 신호의 전압에 따른 값이 되며, M행째의 메모리 셀(200)은 기입 상태가 된다.
그 후, M행째의 메모리 셀(200)에서의 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)를 오프 상태로 하면, M행째의 메모리 셀(200)에서의 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j)의 게이트의 전압은, 각각 일정 기간 유지된다.
또한, 상기 동작을 각 행의 메모리 셀(200)마다 반복함으로써, 모든 메모리 셀(200)에 데이터를 기입할 수 있다.
또한, M행째의 메모리 셀(200)로부터 데이터를 판독하는 경우, M행째의 배선(203_M)의 전압과, 배선(205_1) 내지 배선(205_j) 각각의 전압의 차의 절대값이 M행째의 메모리 셀(200)에서의 정류 소자(213)(M, 1) 내지 정류 소자(213)(M, j)가 도통 상태가 되기 위해 필요한 전압 이상이 되도록, 배선(203_M)의 전압 값을 설정해 둔다. 또한, 배선(203_1) 내지 배선(203_i) 중, 배선(203_M) 이외의 배선의 전압을, 배선(205_1) 내지 배선(205_j) 각각의 전압과 동등한 값으로 설정해 둠으로써, M행째의 메모리 셀(200)만의 데이터를 판독할 수 있다.
예를 들어, M행째 메모리 셀(200)에서의 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j)가 N 채널형 트랜지스터인 경우, 도 3c에 도시한 바와 같이, 배선(203_M)의 전압을 전압(VL)으로 하고, 배선(203_1) 내지 배선(203_i) 중, 배선(203_M) 이외의 배선의 전압을 전압(VH)으로 하고, 배선(205_1) 내지 배선(205_j)의 전압을 전압(VH)으로 한다. 또한, 이때, 배선(202_1) 내지 배선(202_i)의 전압을 전압(VL)으로 해 둔다.
M행째의 메모리 셀(200)에서의 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j) 각각의 소스 및 드레인 사이의 저항값은, 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j)의 게이트의 전압에 따라서 정해진다. 또한, 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j) 각각의 소스 및 드레인의 사이에 흐르는 전류에 따라, M행째의 메모리 셀(200)에서의 정류 소자(213)(M, 1) 내지 정류 소자(213)(M, j)가 도통 상태가 될 것인지 여부가 제어되고, 배선(205_1) 내지 배선(205_j)의 전압이 설정된다. 따라서 이때의 배선(205_1) 내지 배선(205_j)의 전압을 데이터로 함으로써, M행째의 메모리 셀(200)로부터 데이터를 판독할 수 있다. 또한, 트랜지스터(211)(M, 1) 내지 트랜지스터(211)(M, j)가 오프 상태인 동안, 트랜지스터(212)(M, 1) 내지 트랜지스터(212)(M, j)의 게이트의 전압이 일정 기간 유지되기 때문에, 배선(205_1) 내지 배선(205_j)의 전압을 데이터로서 M행째의 메모리 셀(200)로부터 여러번 판독할 수도 있다.
또한, 상기 동작을 각 행의 메모리 셀(200)마다 반복하여 행함으로써, 모든 메모리 셀(메모리 셀(200)(1, 1) 내지 메모리 셀(200)(i, j))에서 데이터를 판독할 수 있다. 이상이 도 3a에 도시하는 반도체 기억 장치의 구동 방법예의 설명이다.
이상이 실시 형태 2에 있어서의 반도체 기억 장치의 예의 설명이다.
본 실시 형태에서는, 게이트가 제1 전계 효과 트랜지스터의 소스 또는 드레인에 전기적으로 접속되는 제2 전계 효과 트랜지스터의 게이트의 전압을 데이터 신호의 전압에 따른 값으로 설정함으로써, 1회의 데이터의 기입에 대한 기입한 데이터의 판독 가능 횟수를 증가시킬 수 있다.
또한, 본 실시 형태에서는, 제1 전계 효과 트랜지스터로서 오프 전류가 낮은 전계 효과 트랜지스터를 사용함으로써 데이터의 유지 기간을 길게 할 수 있고, 또한 제2 전계 효과 트랜지스터의 게이트에 부가되는 용량을 적게 하거나 또는 없앨 수 있다. 따라서, 예를 들어 리프레시 동작이 필요한 경우에도 리프레시 동작의 간격을 10년 이상으로 할 수도 있다.
또한, 본 실시 형태에 있어서의 반도체 장치의 일례에서는, 제1 전계 효과 트랜지스터의 소스 또는 드레인에 전기적으로 접속되는 배선과, 정류 소자의 제1 전류 단자에 전기적으로 접속되는 배선을 동일(공통)하게 함으로써, 배선의 수를 적게 할 수 있어 반도체 기억 장치의 면적을 작게 할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 상기 실시 형태의 반도체 장치 또는 반도체 기억 장치에 적용 가능한 산화물 반도체층을 포함하는 트랜지스터의 예에 대해서 설명한다.
본 실시 형태에 있어서의 트랜지스터의 구조예에 대해서, 도 4a 내지 도 4d를 사용해서 설명한다. 도 4a 내지 도 4d는 본 실시 형태에 있어서의 트랜지스터의 구조예를 설명하기 위한 단면 모식도이다. 또한, 도 4a 내지 도 4d에서는 실제의 치수와 상이한 구성 요소를 포함한다.
도 4a에 도시한 트랜지스터는 톱 게이트 구조의 트랜지스터의 하나이다.
도 4a에 도시한 트랜지스터는 반도체층(603_A)과, 도전층(605a_A)과, 도전층(605b_A)과, 절연층(606_A)과, 도전층(607_A)을 포함한다.
반도체층(603_A)은 서로 이격하고, 각각 도펀트가 첨가된 영역인 영역(604a_A) 및 영역(604b_A)을 포함한다. 영역(604a_A) 및 영역(604b_A) 사이의 영역이 채널 형성 영역이 된다. 반도체층(603_A)은 예를 들어 피 소자 형성층(600_A) 상에 설치된다.
도전층(605a_A)은 반도체층(603_A) 상에 설치되고, 반도체층(603_A)에 전기적으로 접속된다. 또한, 도전층(605a_A)의 측면은 테이퍼 형상이며, 도전층(605a_A)은 영역(604a_A)의 일부에 중첩하는데, 반드시 이것에 한정되지 않는다. 도전층(605a_A)을 영역(604a_A)의 일부에 중첩시킴으로써, 도전층(605a_A) 및 영역(604a_A) 사이의 저항값을 작게 할 수 있다. 또한, 도전층(605a_A)에 중첩하는 반도체층(603_A) 영역의 전부가 영역(604a_A)이어도 좋다.
도전층(605b_A)은 반도체층(603_A) 상에 설치되고, 반도체층(603_A)에 전기적으로 접속된다. 또한, 도전층(605b_A)의 측면은 테이퍼 형상이며, 도전층(605b_A)은 영역(604b_A)의 일부에 중첩하는데, 반드시 이것에 한정되지 않는다. 도전층(605b_A)을 영역(604b_A)의 일부에 중첩시킴으로써, 도전층(605b_A) 및 영역(604b_A) 사이의 저항값을 작게 할 수 있다. 또한, 도전층(605b_A)에 중첩하는 반도체층(603_A)의 영역 모두가 영역(604b_A)이어도 좋다.
절연층(606_A)은 반도체층(603_A), 도전층(605a_A) 및 도전층(605b_A) 상에 설치된다.
도전층(607_A)은 절연층(606_A)을 개재해서 반도체층(603_A)에 중첩한다. 절연층(606_A)을 개재해서 도전층(607_A)과 중첩하는 반도체층(603_A)의 영역이 채널 형성 영역이 된다.
또한, 도 4b에 도시한 트랜지스터는 도 4a에 도시한 구조 외에, 절연층(609a_A) 및 절연층(609b_A)을 포함하고, 또한 반도체층(603_A)은 영역(604a_A) 및 영역(604b_A) 사이에 서로 이격하고, 각각 도펀트가 첨가된 영역인 영역(608a_A) 및 영역(608b_A)을 포함한다.
절연층(609a_A)은 절연층(606_A) 상에 설치되고, 도전층(607_A)에서의 서로 대향하는 한 쌍의 측면의 한쪽에 접한다.
절연층(609b_A)은 절연층(606_A) 상에 설치되고, 도전층(607_A)에서의 서로 대향하는 한 쌍의 측면의 다른 쪽에 접한다.
영역(608a_A)은 절연층(606_A)을 개재해서 절연층(609a_A)에 중첩한다. 또한, 영역(608a_A)의 도펀트 농도가, 영역(604a_A) 및 영역(604b_A)의 도펀트 농도보다 낮아도 좋다. 이때, 영역(608a_A)을 저농도 영역이라고도 한다.
영역(608b_A)은 절연층(606_A)을 개재해서 절연층(609b_A)에 중첩한다. 또한, 영역(608b_A)의 도펀트 농도가, 영역(604a_A) 및 영역(604b_A)의 도펀트 농도보다 낮아도 좋다. 이때, 영역(608b_A)을 저농도 영역이라고도 한다. 또한, 이때 영역(604a_A) 및 영역(604b_A)을 고농도 영역이라 불러도 좋다.
영역(608a_A) 및 영역(608b_A)을 설치함으로써, 트랜지스터로의 국소적인 전계 집중을 억제할 수 있기 때문에, 트랜지스터의 면적이 작은 경우이에도 트랜지스터의 신뢰성을 높게 할 수 있다.
도 4c에 도시한 트랜지스터는 톱 게이트 구조의 트랜지스터의 하나이다.
도 4c에 도시한 트랜지스터는 반도체층(603_B)과, 도전층(605a_B)과, 도전층(605b_B)과, 절연층(606_B)과, 도전층(607_B)을 포함한다.
도전층(605a_B)은 피 소자 형성층(600_B)의 상에 설치된다. 또한, 도전층(605a_B)의 측면은 테이퍼 형상이다.
도전층(605b_B)은 피 소자 형성층(600_B) 상에 설치된다. 또한, 도전층(605b_B)의 측면은 테이퍼 형상이다.
반도체층(603_B)은 서로 이격하고, 각각 도펀트가 첨가된 영역인, 영역(604a_B) 및 영역(604b_B)을 포함한다. 또한, 영역(604a_B) 및 영역(604b_B) 사이의 영역이 채널 형성 영역이 된다. 반도체층(603_B)은 예를 들어 도전층(605a_B), 도전층(605b_B) 및 피 소자 형성층(600_B) 상에 설치된다.
영역(604a_B)은 도전층(605a_B)에 전기적으로 접속된다.
영역(604b_B)은 도전층(605b_B)에 전기적으로 접속된다.
절연층(606_B)은 반도체층(603_B) 상에 설치된다.
도전층(607_B)은 절연층(606_B)을 개재해서 반도체층(603_B)에 중첩한다. 절연층(606_B)을 개재해서 도전층(607_B)과 중첩하는 반도체층(603_B) 영역이 채널 형성 영역이 된다.
또한, 도 4d에 도시한 트랜지스터는 도 4c에 도시한 구조 외에, 절연층(609a_B) 및 절연층(609b_B)을 포함하고, 또한 반도체층(603_B)은 영역(604a_B) 및 영역(604b_B) 사이에, 서로 이격하고, 각각 도펀트가 첨가된 영역인 영역(608a_B) 및 영역(608b_B)을 포함한다.
절연층(609a_B)은 절연층(606_B) 상에 설치되고, 도전층(607_B)에서 서로 대향하는 한 쌍의 측면의 한쪽에 접한다.
절연층(609b_B)은 절연층(606_B) 상에 설치되고, 도전층(607_B)에서 서로 대향하는 한 쌍의 측면의 다른 쪽에 접한다.
영역(608a_B)은 절연층(606_B)을 개재해서 절연층(609a_B)에 중첩한다. 또한, 영역(608a_B)의 도펀트 농도가 영역(604a_B) 및 영역(604b_B)의 도펀트 농도보다 낮아도 좋다. 이때, 영역(608a_B)을 저농도 영역이라고도 한다.
영역(608b_B)은 절연층(606_B)을 개재해서 절연층(609b_B)에 중첩한다. 또한, 영역(608b_B)의 도펀트 농도가 영역(604a_B) 및 영역(604b_B)의 도펀트 농도보다 낮아도 좋다. 이때, 영역(608b_B)을 저농도 영역이라고도 한다. 또한, 이때 영역(604a_B) 및 영역(604b_B)을 고농도 영역이라 불러도 좋다.
영역(608a_B) 및 영역(608b_B)을 설치함으로써, 트랜지스터로의 국소적인 전계 집중을 억제할 수 있기 때문에, 트랜지스터의 신뢰성을 높게 할 수 있다.
또한, 도 4a 내지 도 4d에 도시한 각 구성 요소에 대해서 설명한다.
피 소자 형성층(600_A) 및 피 소자 형성층(600_B)으로서는, 예를 들어 절연층, 또는 절연 표면을 갖는 기판 등을 사용할 수 있다. 또한, 미리 소자가 형성된 층을 피 소자 형성층(600_A) 및 피 소자 형성층(600_B)으로서 사용할 수도 있다.
반도체층(603_A) 및 반도체층(603_B)은, 트랜지스터의 채널 형성층으로서의 기능을 갖는다. 반도체층(603_A) 및 반도체층(603_B)으로서는 산화물 반도체층을 사용할 수 있다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스테빌라이저로서, 그것들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종류 혹은 여러 종류를 가져도 좋다.
산화물 반도체층으로서, 예를 들어 4원계 금속 산화물, 3원계 금속 산화물, 또는 2원계 금속 산화물 등을 포함하는 산화물 반도체를 사용할 수 있다.
4원계 금속 산화물로서는, 예를 들어 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 또는 In-Hf-Al-Zn계 산화물 등을 사용할 수 있다.
3원계 금속 산화물로서는, 예를 들어 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물 등을 사용할 수 있다.
2원계 금속 산화물로서는, 예를 들어 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Sn계 산화물, 또는 In-Ga계 산화물 등을 사용할 수 있다.
또한, 반도체층(603_A) 및 반도체층(603_B)으로서는, 예를 들어 산화인듐, 산화주석, 또는 산화아연의 층 등을 사용할 수도 있다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 산화 실리콘을 포함하고 있어도 좋다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은, 질소를 포함하고 있어도 좋다.
In-Zn-O계 금속 산화물을 사용하는 경우, 예를 들어 In : Zn = 50 : 1 내지In : Zn = 1 : 2(몰수비로 환산하면 In2O3 : ZnO = 25 : 1 내지 In2O3 : ZnO = 1 : 4), 바람직하게는 In : Zn = 20 : 1 내지 In : Zn = 1 : 1(몰수비로 환산하면 In2O3 : ZnO = 10 : 1 내지 In2O3 : ZnO = 1 : 2), 더욱 바람직하게는 In : Zn = 15 : 1 내지 In : Zn = 1.5 : 1(몰수비로 환산하면 In2O3 : ZnO = 15 : 2 내지 In2O3 : ZnO = 3 : 4)의 조성비인 산화물 타깃을 사용해서 In-Zn-O계 금속 산화물의 반도체층을 형성할 수 있다. 예를 들어 In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은 원자수비가 In : Zn : O = P : Q : R일 때, R > 1.5P + Q로 한다. In의 양을 많게 함으로써, 트랜지스터의 이동도를 향상시킬 수 있다.
또한, 여기에서 예를 들어 In-Ga-Zn계 산화물이란 In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어있어도 좋다.
또한, 반도체층(603_A) 및 반도체층(603_B)으로서는 InLO3(ZnO)m(m > 0, 또한 m은 정수가 아님)로 표기되는 재료의 층을 사용할 수도 있다. InLO3(ZnO)m의 L은 Ga, Al, Fe, Mn 및 Co로부터 선택되는 1개 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In3SnO5(ZnO)n(n>0, 또한 n은 정수)로 표기되는 재료를 사용해도 좋다.
예를 들어 In : Ga : Zn = 1 : 1 : 1(= 1/3 : 1/3 : 1/3) 혹은 In : Ga : Zn = 2 : 2 : 1(= 2/5 : 2/5 : 1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 혹은 In : Sn : Zn = 1 : 1 : 1(= 1/3 : 1/3 : 1/3), In : Sn : Zn = 2 : 1: 3(= 1/3 : 1/6 : 1/2) 혹은 In : Sn : Zn = 2 : 1 : 5(= 1/4 : 1/8 : 5/8)의 원자수비인 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라서 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어 In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나 In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 저감함으로써 이동도를 올릴 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In : Ga : Zn = a : b : c (a+b+c=1)인 산화물의 조성이 원자수비가 In : Ga : Zn = A : B : C(A+B+C=1)인 산화물 조성의 근방이라는 것은, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2을 만족하는 것을 말한다. r로서는 예를 들어 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도 좋고, 비단결정이어도 좋다. 후자의 경우, 아몰퍼스이어도 좋고, 다결정이어도 좋다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도, 비아몰퍼스이어도 좋다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용해서 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있고, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 벌크 내 결함을 보다 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 상에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균면 조도(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하인 표면 상에 형성하면 좋다.
또한, Ra는 JIS B0601로 정의되어 있는 중심선 평균 조도를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면에서 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 식으로 정의된다.
Figure pat00001
또한, 상기에서 S0는 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 표현
되는 4점에 의해 둘러싸인 직사각형 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM : Atomic Force Microscope)으로 평가 가능하다. 또한, 측정면이란, 전체 측정 데이터가 나타내는 면이며, 세 개의 파라미터(X, Y, Z)로부터 성립되고, Z = F(X, Y)로 표현된다. 또한, X의(및 Y의) 범위는 0 내지 XMAX(및 YMAX)이며, Z의 범위는 ZMIN 내지 ZMAX이다.
또한, 반도체층(603_A) 및 반도체층(603_B)의 적어도 채널이 형성되는 영역은 비단결정이며, a-b면에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향에서 보아, 금속 원자가 층상으로 배열된 상, 또는 c축 방향에 수직인 방향에서 보아, 금속 원자와 산소 원자가 층상으로 배열된 상을 가져도 좋다.
영역(604a_A) 및 영역(604a_B)은 일도전형을 부여하는 도펀트가 첨가되어, 트랜지스터의 소스와 드레인 중 한쪽으로서의 기능을 갖는다. 또한, 트랜지스터 소스로서의 기능을 갖는 영역을 소스 영역이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 영역을 드레인 영역이라고도 한다.
영역(604b_A) 및 영역(604b_B)은 일도전형을 부여하는 도펀트가 첨가되어, 트랜지스터의 소스 및 드레인의 다른 쪽으로서의 기능을 갖는다.
영역(608a_A) 및 영역(608b_A), 및 영역(608a_B) 및 영역(608b_B)의 저항값은 채널 형성 영역의 저항값보다 낮아도 좋고, 영역(604a_A) 및 영역(604b_A), 및 영역(604a_B) 및 영역(604b_B)의 저항값보다 높다. 또한, 영역(608a_A) 및 영역(608b_A), 및 영역(608a_B) 및 영역(608b_B)을 저저항 영역이라고도 한다.
영역(604a_A) 및 영역(604b_A), 영역(608a_A) 및 영역(608b_A), 영역(604a_B) 및 영역(604b_B), 및 영역(608a_B) 및 영역(608b_B)에 포함되는 도펀트로서는, 예를 들어 원소 주기율표에서의 15족의 원소(예를 들어 질소, 인 및 비소 중 1개 또는 여러 개) 및 희가스 원소(예를 들어 헬륨, 아르곤 및 크세논 중 1개 또는 여러 개) 중 1개 또는 여러 개를 들 수 있다.
또한, 영역(604a_A) 및 영역(604b_A), 및 영역(604a_B) 및 영역(604b_B)에 포함되는 도펀트의 농도는, 예를 들어 5×1019㎝-3 이상인 것이 바람직하다. 예를 들어 영역(604a_A) 및 영역(604b_A), 및 영역(604a_B) 및 영역(604b_B)에는 1×1020㎝- 3이상 7원자% 미만의 질소를 포함시켜도 좋다.
또한, 영역(608a_A) 및 영역(608b_A), 및 영역(608a_B) 및 영역(608b_B)에 포함되는 도펀트의 농도는, 예를 들어 5×1018㎝-3 이상 5×1019㎝-3 미만인 것이 바람직하다.
또한, 영역(604a_A) 및 영역(604b_A), 영역(608a_A) 및 영역(608b_A), 영역(604a_B) 및 영역(604b_B), 및 영역(608a_B) 및 영역(608b_B)은, 채널 형성 영역보다 결정성이 낮아도 좋다.
또한, 영역(604a_A) 및 영역(604b_A), 및 영역(604a_B) 및 영역(604b_B)에 우르트광 구조의 결정이 포함되어 있어도 좋다.
또한, 영역(608a_A) 및 영역(608b_A), 및 영역(608a_B) 및 영역(608b_B)에 우르트광 구조의 결정이 포함되어 있어도 좋다.
예를 들어, 도펀트를 첨가한 후에 열처리를 행함으로써 영역(604a_A) 및 영역(604b_A), 영역(608a_A) 및 영역(608b_A), 영역(604a_B) 및 영역(604b_B), 및 영역(608a_B) 및 영역(608b_B)을 우르트광 구조의 결정을 포함하는 구조로 할 수도 있다.
상기 도펀트가 첨가된 영역을 우르트광 구조의 결정을 포함하는 구조로 함으로써, 트랜지스터의 소스 또는 드레인과, 채널 형성 영역 사이의 저항값을 낮게 할 수 있다.
도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B) 각각은, 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다. 또한, 트랜지스터 소스로서의 기능을 갖는 층을 소스 전극 또는 소스 배선이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B)으로서는, 예를 들어 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐 등의 금속 재료, 또는 이것들의 금속 재료를 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 합금 재료 층으로서는, 예를 들어 Cu-Mg-Al 합금 재료 층을 사용할 수 있다.
또한, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B)으로서는, 도전성의 금속 산화물을 포함하는 층을 사용할 수도 있다. 또한, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B)에 적용 가능한 도전성의 금속 산화물은, 산화 실리콘을 포함하고 있어도 좋다.
또한, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B)에 적용 가능한 재료 층의 적층에 의해, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B)을 구성할 수도 있다. 예를 들어 Cu-Mg-Al 합금 재료의 층 상에 구리의 층이 설치된 적층에 의해, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B)을 구성함으로써, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B)에 접하는 다른 층과의 밀착성을 높일 수 있다.
절연층(606_A) 및 절연층(606_B)으로서는, 예를 들어 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 질화 산화 알루미늄층, 또는 산화 하프늄층을 사용할 수 있다. 또한, 절연층(606_A) 및 절연층(606_B)에 적용 가능한 재료 층의 적층에 의해 절연층(606_A) 및 절연층(606_B)을 구성할 수도 있다.
또한, 절연층(606_A) 및 절연층(606_B)으로서는, 예를 들어 원소 주기율표에서의 제 13족 원소 및 산소 원소를 포함하는 재료의 절연층을 사용할 수도 있다.
제 13족 원소 및 산소 원소를 포함하는 재료로서는, 예를 들어 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등을 들 수 있다. 또한, 산화 알루미늄 갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 물질을 말하고, 산화 갈륨 알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 물질을 말한다.
도전층(607_A) 및 도전층(607_B)은, 트랜지스터의 게이트로서의 기능을 갖는다. 또한, 트랜지스터의 게이트로서의 기능을 갖는 도전층을 게이트 전극 또는 게이트 배선이라고도 한다.
도전층(607_A) 및 도전층(607_B)으로서는, 예를 들어 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 혹은 텅스텐 등의 금속 재료, 또는 이것들의 금속 재료를 주성분으로 하는 합금 재료 층을 사용할 수 있다. 또한, 도전층(607_A) 및 도전층(607_B)에 적용 가능한 재료의 층의 적층에 의해, 도전층(607_A) 및 도전층(607_B)을 구성할 수도 있다.
또한, 도전층(607_A) 및 도전층(607_B)으로서는, 도전성의 금속 산화물을 포함하는 층을 사용할 수도 있다. 또한, 도전층(607_A) 및 도전층(607_B)에 적용 가능한 도전성의 금속 산화물은 산화 실리콘을 포함하고 있어도 좋다.
또한, 도전층(607_A) 및 도전층(607_B)으로서는 In-Ga-Zn-O-N계 재료 층을 사용할 수도 있다. In-Ga-Zn-O-N계 재료 층은, 도전성이 높기 때문에 도전층(607_A) 및 도전층(607_B)으로서 바람직하다.
절연층(609a_A) 및 절연층(609b_A), 및 절연층(609a_B) 및 절연층(609b_B)으로서는 예를 들어 절연층(606_A) 및 절연층(606_B)에 적용 가능한 재료 층을 사용할 수 있다. 또한, 절연층(609a_A) 및 절연층(609b_A), 및 절연층(609a_B) 및 절연층(609b_B)에 적용 가능한 재료 층의 적층에 의해 절연층(609a_A) 및 절연층(609b_A), 및 절연층(609a_B) 및 절연층(609b_B)을 구성해도 좋다.
또한, 도전층(607_A)을 개재해서 절연층(606_A) 상 또는 도전층(607_B)을 개재해서 절연층(606_B) 상에 절연층을 더 설치해도 좋다.
또한, 본 실시 형태의 트랜지스터를 반도체층의 전부가 게이트 전극으로서의 기능을 갖는 도전층에 중첩하는 구조로 함으로써, 반도체층으로의 빛의 입사를 억제할 수도 있다. 이때, 반도체층에 도펀트가 첨가된 영역을 형성하지 않아도 좋다.
이상이 도 4a 내지 도 4d에 도시한 트랜지스터의 구조예의 설명이다.
또한, 본 실시 형태의 트랜지스터의 제작 방법예로서, 도 4a에 도시한 트랜지스터의 제작 방법예에 대해서, 도 5a 내지도 5e를 사용해서 설명한다. 도 5a 내지도 5e는 본 실시 형태에서의 트랜지스터 제작 방법 예를 설명하기 위한 단면 모식도이다.
우선, 도 5a에 도시한 바와 같이, 피 소자 형성층(600_A) 상에 반도체층(603_A)을 형성한다.
또한, 반도체층(603_A)의 일례로서, CAAC인 산화물 반도체층의 형성 방법예에 대해서 이하에 설명한다.
CAAC인 산화물 반도체층의 형성 방법 예는, 피 소자 형성층(600_A) 상에 반도체막을 형성하는 공정을 포함한다. 또한, 반도체층(603_A)의 형성 방법예에 있어서, 1회 이상의 가열 처리를 행하는 공정 및 반도체막의 일부를 제거하는 공정의 1개 또는 여러 개를 포함시켜도 좋다. 이때, 상기 반도체막의 일부를 제거하는 공정의 순서는, 반도체막의 형성 후로부터 도전층(605a_A) 및 도전층(605b_A)의 형성 전까지이면 특별히 한정되지 않는다. 또한, 가열 처리를 행하는 공정의 순서는 반도체막 형성 후이면 특별히 한정되지 않는다.
피 소자 형성층(600_A) 상에 반도체막을 형성하는 공정으로서는, 예를 들어 스퍼터링법을 사용해서 반도체층(603_A)에 적용 가능한 재료의 막을 형성함으로써 반도체막을 형성한다. 이때, 반도체막이 형성되는 피 소자 형성층의 온도를 100℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 한다. 반도체막이 형성되는 피 소자 형성층의 온도를 높게 함으로써, 상기 반도체막에 있어서, a-b면에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향에서 보아, 금속 원자가 층상으로 배열된 상, 또는 c축 방향에 수직인 방향에서 보아, 금속 원자와 산소 원자가 층상으로 배열된 상을 형성할 수 있다.
또한, In-Sn-Zn계 산화물(ITZO)을 사용해서 반도체층(603_A)을 형성하는 경우, In : Sn : Zn이 원자수비로, 1 : 2 : 2, 2 : 1 : 3, 1 : 1 : 1, 또는 20 : 45 : 35 등이 되는 산화물 타깃을 사용한다.
가열 처리를 행하는 공정으로서는, 예를 들어 400℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 왜곡점 미만의 온도에서 가열 처리(가열 처리 A라고도 함)를 행한다. 또한, 반도체막을 형성한 후이면, 가열 처리 A를 행하는 타이밍은 특별히 한정되지 않는다.
가열 처리 A에 의해 반도체층(603_A)에서의 결정성을 높일 수 있다.
또한, 가열 처리 A를 행하는 가열 처리 장치로서는, 전기로, 또는 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 사용할 수 있고, 예를 들어 GRTA(Gas Rapid Thermal Annealing) 장치 또는 LRTA(Lamp Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치를 사용할 수 있다. LRTA 장치는, 예를 들어 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 빛(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. 또한, GRTA 장치는 고온의 가스를 사용해서 가열 처리를 행하는 장치이다. 고온의 가스로서는, 예를 들어 희가스, 또는 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체(예를 들어 질소)를 사용할 수 있다.
또한, 가열 처리 A를 행한 후, 그 가열 온도를 유지하면서 또는 그 가열 온도에서 강온하는 과정에서 가열 처리 A를 행한 로와 같은 로에 고순도 산소 가스, 고순도 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입해도 좋다. 이때, 산소 가스 또는 N2O 가스는 물, 수소 등을 포함하지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를, 6N 이상, 바람직하게는 7N 이상, 즉, 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의해, 반도체막 또는 반도체층(603_A)에 산소가 공급되어, 반도체막 또는 반도체층(603_A) 중의 산소 결핍에 기인하는 결함을 저감할 수 있다.
이어서, 도 5b에 도시한 바와 같이, 반도체층(603_A)의 일부의 상에 제1의 도전막을 형성하고, 상기 제1 도전막의 일부를 에칭함으로써 도전층(605a_A) 및 도전층(605b_A)을 형성한다.
예를 들어, 스퍼터링법 등을 사용해서 도전층(605a_A) 및 도전층(605b_A)에 적용 가능한 재료의 막을 형성함으로써 제1 도전막을 형성할 수 있다. 또한, 도전층(605a_A) 및 도전층(605b_A)에 적용 가능한 재료의 막을 적층 시킴으로써 제1 도전막을 형성할 수도 있다.
또한, 상기 도전층(605a_A) 및 도전층(605b_A)의 형성 방법과 같이, 본 실시 형태의 트랜지스터의 제작 방법 예에서 막의 일부를 에칭할 경우, 예를 들어 포토리소그래피 공정에 의해 막의 일부 상에 레지스트 마스크를 형성하고, 레지스트 마스크를 사용해서 막을 에칭해도 좋다. 또한, 이 경우, 에칭 후에 레지스트 마스크를 제거하는 것이 바람직하다. 또한, 투과율이 상이한 복수의 영역을 갖는 노광 마스크(다계조 마스크라고도 함)를 사용해서 레지스트 마스크를 형성해도 좋다. 다계조 마스크를 사용함으로써, 상이한 두께의 영역을 갖는 레지스트 마스크를 형성할 수 있고, 트랜지스터의 제작에 사용하는 레지스트 마스크의 수를 저감할 수 있다.
이어서, 도 5c에 도시한 바와 같이, 반도체층(603_A), 도전층(605a_A) 및 도전층(605b_A) 상에 제1의 절연막을 형성함으로써, 절연층(606_A)을 형성한다. 또한, 절연층(606_A)에 적용 가능한 재료의 막을 적층 시킴으로써 제1 절연막을 형성할 수도 있다.
예를 들어, 스퍼터링법이나 플라즈마 CVD법 등을 사용해서 절연층(606_A)에 적용 가능한 재료의 막을 형성함으로써 제1 절연막을 형성할 수 있다. 또한, 고밀도 플라즈마 CVD법(예를 들어 마이크로파(예를 들어, 주파수 2.45GHz의 마이크로파)를 사용한 고밀도 플라즈마 CVD법)을 사용해서 절연층(606_A)에 적용 가능한 재료의 막을 형성함으로써, 절연층(606_A)을 치밀하게 할 수 있고, 절연층(606_A)의 절연 내압을 향상시킬 수 있다.
이어서, 도 5d에 도시한 바와 같이, 절연층(606_A) 상에 제2의 도전막을 형성하고, 제2 도전막의 일부를 에칭함으로써, 도전층(607_A)을 형성한다.
예를 들어, 스퍼터링법을 사용해서 도전층(607_A)에 적용 가능한 재료의 막을 형성함으로써 제2 도전막을 형성할 수 있다. 또한, 제2 도전막에 적용 가능한 재료의 막을 적층시켜, 제2 도전막을 형성할 수도 있다.
또한, 스퍼터링 가스로서, 예를 들어 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용함으로써, 형성되는 막의 상기 불순물 농도를 저감할 수 있다.
또한, 스퍼터링법을 사용해서 막을 형성하기 전에, 스퍼터링 장치의 예비 가열실에서 가열 처리(가열 처리 B라고도 함)를 행해도 좋다. 가열 처리 B를 행함으로써, 수소, 수분 등의 불순물을 탈리할 수 있다.
또한, 스퍼터링법을 사용해서 막을 형성하기 전에, 예를 들어 아르곤, 질소, 헬륨, 또는 산소 분위기 하에서 타깃측에 전압을 인가하지 않고, 기판측에 RF 전원을 사용하여 전압을 인가하고, 플라즈마를 형성해서 피 형성면을 개질하는 처리(역스퍼터라고도 함)를 행해도 좋다. 역스퍼터를 행함으로써, 피 형성면에 부착되어 있는 가루 상태 물질(파티클, 쓰레기라고도 함)을 제거할 수 있다.
또한, 스퍼터링법을 사용해서 막을 형성하는 경우, 흡착형의 진공 펌프 등을 사용하여, 막을 형성하는 성막실 내의 잔류 수분을 제거할 수 있다. 흡착형의 진공 펌프로서는, 예를 들어 크라이오 펌프, 이온 펌프, 또는 티타늄 서브리메이션 펌프 등을 사용할 수 있다. 또한, 콜드 트랩을 설치한 터보 분자 펌프를 사용해서 성막실 내의 잔류 수분을 제거할 수도 있다.
또한, 절연층(606_A)을 형성한 후에, 불활성 가스 분위기 하에서, 또는 산소 가스 분위기 하에서 가열 처리(가열 처리 C라고도 함)를 행해도 좋다. 이때, 예를 들어 200℃ 이상 400℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하에서 가열 처리 C를 행할 수 있다.
이어서, 도 5e에 도시한 바와 같이, 도전층(607_A)이 형성되는 측으로부터 반도체층(603_A)에 절연층(606_A)을 통해서 도펀트를 첨가함으로써, 자기 정합으로 영역(604a_A) 및 영역(604b_A)을 형성한다.
예를 들어, 이온 도핑 장치 또는 이온 주입 장치를 사용해서 도펀트를 첨가할 수 있다.
첨가하는 도펀트로서는, 예를 들어 원소 주기율표에서의 15족의 원소(예를 들어 질소, 인 및 비소의 1개 또는 여러 개) 및 희가스 원소(예를 들어 헬륨, 아르곤 및 크세논의 1개 또는 여러 개)의 1개 또는 여러 개를 사용할 수 있다.
채널 형성층으로서의 기능을 갖는 산화물 반도체층을 포함하는 트랜지스터에서, 소스 영역 또는 드레인 영역으로서의 기능을 갖는 영역을 셀프얼라인 프로세스로 제작하는 방법의 하나로서, 산화물 반도체층의 표면을 노출시켜서, 아르곤 플라즈마 처리를 행하고, 산화물 반도체층의 플라즈마에 노출된 영역의 저항률을 저하시키는 방법이 개시되어 있다(S. Jeon et al. "180㎚ Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications", IEDM Tech. Dig., p.504, 2010.).
그러나 상기 제작 방법에서는 게이트 절연층으로서의 기능을 갖는 절연층을 형성한 후에, 산화물 반도체층에 있어서의 소스 영역 또는 드레인 영역으로서의 기능을 갖는 영역이 되는 부분을 노출되기 위해서, 게이트 절연층으로서의 기능을 갖는 절연층을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연층으로서의 기능을 갖는 절연층이 제거되는 때에, 하층의 산화물 반도체층도 부분적으로 오버에칭되어, 상기 소스 영역 또는 드레인 영역으로서의 기능을 갖는 영역이 되는 부분의 막 두께가 얇아지게 되어버린다. 그 결과, 상기 소스 영역 또는 드레인 영역으로서의 기능을 갖는 영역이 되는 부분의 저항이 증가하고, 또한 오버에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.
트랜지스터의 미세화를 행하기 위해서는, 가공 정밀도가 높은 건식 에칭법을 사용할 필요가 있다. 그러나, 상기 오버에칭은 산화물 반도체층과 게이트 절연층으로서의 기능을 갖는 절연층의 선택비가 충분히 확보될 수 없는 건식 에칭법을 채용하는 경우에 현저하게 일어나기 쉽다.
예를 들어, 산화물 반도체층이 충분한 두께이면 오버에칭도 문제는 되지 않지만, 채널 길이를 200㎚ 이하로 할 경우에는, 단채널 효과를 방지하는 데 있어서, 채널 형성 영역이 되는 부분의 산화물 반도체층의 두께는 20㎚ 이하, 바람직하게는 10㎚ 이하인 것이 요구된다. 이러한 얇은 산화물 반도체층을 취급하는 경우에는 산화물 반도체층의 오버에칭은, 상술한 바와 같은 소스 영역 또는 드레인 영역으로서의 기능을 갖는 영역의 저항이 증가하고, 트랜지스터의 특성 불량을 발생시키기 때문에 바람직하지 않다.
그러나, 본 발명의 일 형태와 같이, 산화물 반도체층으로의 도펀트의 첨가를, 산화물 반도체층을 노출시키지 않고 게이트 절연층으로서의 기능을 갖는 절연층을 남긴 채로 행함으로써 산화물 반도체층의 오버에칭을 방지하고, 산화물 반도체층에 대한 과도한 데미지를 경감할 수 있다. 또한, 이와 더불어 산화물 반도체층과 게이트 절연층으로서의 기능을 갖는 절연층의 계면도 청정하게 유지된다. 따라서 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
또한, 반도체층(603_A)에 도펀트를 첨가한 후에, 가열 처리를 행해도 좋다.
이상이 도 4a에 도시한 트랜지스터의 제작 방법예의 설명이다.
또한, 도 4a에 도시한 트랜지스터의 제작 방법예를 나타냈으나, 이것에 한정되지 않고, 예를 들어 도 4b 내지 도 4d에 도시한 각 구성 요소에 있어서, 명칭이 도 4a에 도시한 각 구성 요소와 같고, 또한 기능 중 적어도 일부가 도 4a에 도시한 각 구성 요소와 같으면, 도 4a에 도시한 트랜지스터의 제작 방법 예의 설명을 적절히 원용할 수 있다.
예를 들어, 도 4b에 도시한 트랜지스터를 제작하는 경우에는, 도 5d에 도시한 공정 후에, 절연층(606_A) 및 도전층(607_A) 상에 제2의 절연막을 형성하고, 제2 절연막의 일부를 에칭함으로써, 절연층(609a_A) 및 절연층(609b_A)을 형성하고, 그 후 반도체층(603_A)에 도펀트를 첨가함으로써, 절연층(609a_A) 및 절연층(609b_A)을 통해서 반도체층(603_A)의 일부에 도펀트가 첨가되어, 영역(608a_A) 및 영역(608b_A)이 형성된다. 또한, 복수의 절연막을 순서대로 형성함으로써 제2 절연막을 형성해도 좋다.
도 4a 내지 도 4d 및 도 5a 내지 도 5e를 사용해서 설명한 바와 같이, 본 실시 형태에 있어서의 트랜지스터의 일례는, 채널이 형성되는 반도체층과, 상기 반도체층에 전기적으로 접속되고, 소스와 드레인 중 한쪽으로서의 기능을 갖는 도전층과, 상기 반도체층에 전기적으로 접속되고, 소스 및 드레인의 다른 쪽으로서의 기능을 갖는 도전층과, 게이트 절연층으로서의 기능을 갖는 절연층과, 절연층을 개재해서 반도체층에 중첩하고, 게이트로서의 기능을 갖는 도전층을 포함하는 구조이다.
본 실시 형태에 있어서의 트랜지스터는, 오프 전류가 낮기 때문에 상기 반도체 장치의 기억 회로 또는 반도체 기억 장치의 메모리 셀에서의 선택 트랜지스터로서의 기능을 갖는 트랜지스터에 적용함으로써, 데이터의 유지 기간을 길게 할 수 있다. 따라서 리프레시 동작을 적게 할 수 있기 때문에, 소비 전력을 저감할 수 있다.
또한, 본 실시 형태에서는 채널 형성층으로서의 기능을 갖는 산화물 반도체층에 채널 형성 영역보다 저항값이 낮고, 도펀트가 첨가되고, 소스 영역 또는 드레인 영역으로서의 기능을 갖는 영역을 설치함으로써, 트랜지스터의 면적이 작은 경우이더라도, 트랜지스터의 소스 또는 드레인과 트랜지스터의 채널 형성 영역 사이의 저항값을 작게 할 수 있다.
또한, 본 실시 형태에서는 게이트로서의 기능을 갖는 도전층과, 소스 또는 드레인으로서의 기능을 갖는 도전층을 중첩시키지 않는 구조로 함으로써, 트랜지스터의 게이트와, 소스 또는 드레인과의 기생 용량을 작게 할 수 있기 때문에, 트랜지스터의 면적을 작게 한 경우이더라도, 동작 속도의 저하를 억제할 수 있다.
또한, 본 실시 형태에서는 적어도 채널 형성 영역이 비단결정이며, a-b면에 수직인 방향에서 보아, 삼각형, 또는 육각형, 또는 정삼각형, 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향에서 보아, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 갖는 산화물 반도체층을 포함하는 트랜지스터를 사용함으로써, 트랜지스터의 빛에 의한 열화를 억제할 수 있다.
(실시 형태 4)
본 실시 형태에서는 CAAC의 산화물에 대해서 설명한다.
CAAC를 포함하는 산화물이란 넓은 의미로 비단결정이며, 그 a-b면에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한c축 방향에 수직인 방향에서 보아 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC는 단결정이 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하는데, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 것도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 a-b면의 법선은 일정한 방향(예를 들어, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC는 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체이기도 하다. 또한, 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명하기도 하다.
이러한 CAAC의 예로서, 막 형상으로 형성되어 막 표면 또는 지지하는 기판면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 인정되고, 또한 그 막의 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 인정되는 결정을 열거할 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대해서 도 13a 내지 도 13e, 도 14 및 도 15를 사용해서 상세하게 설명한다. 또한, 특별한 언급이 없는 한, 도 13a 내지 도 13e, 도 14 및 도 15는 상측 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 a-b면으로 한다. 또한, 간단히 상반부, 하반부라고 할 경우, a-b면을 경계로 했을 경우의 상반부, 하반부를 말한다.
도 13a에 1개의 6배위 In과, In에 근접한 6개의 4배위 산소 원자(이하 4배위 O)를 갖는 구조를 도시한다. 여기에서는 금속 원자가 1개에 대하여 근접한 산소 원자만 나타낸 구조를 소그룹이라 부른다. 도 13a의 구조는 팔면체 구조를 취하는데, 간단화를 위하여 평면 구조로 나타내고 있다. 또한, 도 13a의 상반부 및 하반부에는 각각 3개씩 4배위 O가 있다. 도 13a에 도시한 소그룹은 전하가 0이다.
도 13b에 1개의 5배위 Ga와, Ga에 근접한 3개의 3배위 산소 원자(이하 3배위 O)와, Ga에 근접한 2개의 4배위 O를 갖는 구조를 도시한다. 3배위 O는 모두 a-b면에 존재한다. 도 13b의 상반부 및 하반부에는 각각 1개씩 4배위 O가 있다. 또한, In도 5배위를 취하기 때문에 도 13b에 도시한 구조를 취할 수 있다. 도 13b에 도시한 소그룹은 전하가 0이다.
도 13c에 1개의 4배위 Zn과, Zn에 근접한 4개의 4배위 O를 갖는 구조를 도시한다. 도 13c의 상반부에는 1개의 4배위 O가 있고, 하반부에는 3개의 4배위 O가 있다. 또한, 도 13c의 상반부에 3개의 4배위 O가 있고, 하반부에 1개의 4배위 O가 있어도 된다. 도 13c에 도시한 소그룹은 전하가 0이다.
도 13d에 1개의 6배위 Sn과, Sn에 근접한 6개의 4배위 O를 갖는 구조를 도시한다. 도 13d의 상반부에는 3개의 4배위 O가 있고, 하반부에는 3개의 4배위 O가 있다. 도 13d에 도시한 소그룹은 전하가 +1이 된다.
도 13e에 2개의 Zn을 포함하는 소그룹을 도시한다. 도 13e의 상반부에는 1개의 4배위 O가 있고, 하반부에는 1개의 4배위 O가 있다. 도 13e에 도시한 소그룹은 전하가 -1이 된다.
여기에서는 복수의 소그룹의 집합체를 중그룹이라 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라 부른다.
여기서, 이들 소그룹끼리 결합하는 규칙에 대해서 설명한다. 도 13a에 도시한 6배위 In의 상반부 3개의 O는 하측 방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 In을 갖는다. 도 13b에 도시한 5배위 Ga의 상반부의 1개의 O는 하측 방향에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 상측 방향에 1개의 근접 Ga를 갖는다. 도 13c에 도시한 4배위 Zn의 상반부의 1개의 O는 하측 방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상측 방향의 4배위 O의 수와, 그 O의 하측 방향에 있는 근접 금속 원자의 수는 같고, 마찬가지로 금속 원자의 하측 방향의 4배위 O의 수와, 그의 O의 상측 방향에 있는 근접 금속 원자의 수는 같다. O는 4배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자 수의 합은 4가 된다. 따라서, 금속 원자의 상측 방향에 있는 4배위 O의 수와, 다른 금속 원자의 하측 방향에 있는 4배위 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들어, 6배위 금속 원자(In 또는 Sn)가 하반부의 4배위 O를 통해서 결합할 경우, 4배위 O가 3개이기 때문에, 5배위 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이러한 배위수를 갖는 금속 원자는, c축 방향에서 4배위 O를 통해서 결합한다. 또한, 이외에도 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합해서 중그룹을 구성한다.
도 14의 (A)에 In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 14의 (B)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 14의 (C)는 도 14의 (B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 14의 (A)에서는 간단화를 위하여 3배위 O는 생략하고, 4배위 O는 개수만 도시하며, 예를 들어 Sn의 상반부 및 하반부에는 각각 3개씩 4배위 O가 있는 것을 동그라미 3으로 도시하고 있다. 마찬가지로 도 14의 (A)에서 In의 상반부 및 하반부에는 각각 1개씩 4배위 O가 있고, 동그라미 1로 나타내고 있다. 또한, 마찬가지로 도 14의 (A)에서 하반부에는 1개의 4배위 O가 있고, 상반부에는 3개의 4배위 O가 있는 Zn과, 상반부에는 1개의 4배위 O가 있고, 하반부에는 3개의 4배위 O가 있는 Zn을 나타내고 있다.
도 14의 (A)에서 In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 3개의 4배위 O가 있는 Zn과 결합하고, 그 Zn 하반부의 1개의 4배위 O를 통해서 4배위 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 1개의 4배위 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위 O를 통해서 4배위 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
여기서, 3배위 O 및 4 배위 O의 경우, 결합 1개당 전하는 각각-0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6 배위 또는 5 배위), Zn(4 배위), Sn(5 배위 또는 6 배위)의 전하는 각각 +3, +2, +4이다. 따라서 Sn을 포함하는 소그룹은 전하가 +1이 된다. 그로 인해 Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요하게 된다. 전하 -1을 취하는 구조로서, 도 13e에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소그룹이, 1개에 대하여 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 14의 (B)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)로 하는 조성식으로 표현할 수 있다. 또한, In-Sn-Zn-O계의 결정은, m의 수가 크면 결정성이 향상하기 때문에 바람직하다.
또한, 이외에도 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Pm-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물, 일원계 금속의 산화물인 In계 산화물, Sn계 산화물, Zn계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들어 도 15의 (A)에 In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다.
도 15의 (A)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위 O를 통하여 4배위 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위 O를 통하여 4배위 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 여러 개 결합해서 대그룹을 구성한다.
도 15의 (B)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 15의 (C)는 도 15의 (B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6 배위 또는 5 배위), Zn(4 배위), Ga(5 배위)의 전하는, 각각+3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은 전하가 0이 된다. 그로 인해, 이들 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 15의 (A)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 상기 실시 형태 2의 반도체 기억 장치에서의 메모리 셀의 구조예에 대해서 도 6을 사용해서 설명한다. 도 6은 본 실시 형태에서의 메모리 셀의 구조예를 도시하는 단면 모식도이다. 또한, 여기에서는 일례로서 도 3에 도시하는 구성의 메모리 셀의 구조예에 대해서 설명한다. 또한, 도 6에서는 실제의 치수와 상이한 구성 요소를 포함한다.
도 6에 도시한 메모리 셀은 반도체층(700)과, 절연층(705)과, 도전층(706a) 내지 도전층(706c)과, 절연층(707a) 내지 절연층(707f)과, 절연층(708a) 내지 절연층(708f)과, 절연층(709)과, 반도체층(710)과, 도전층(712a) 내지 도전층(712c)과, 절연층(713)과, 도전층(714)을 포함한다.
반도체층(700)은 영역(702), 영역(703a), 영역(703b), 영역(704a) 및 영역(704b)을 갖는다.
반도체층(700)으로서는, 예를 들어 반도체 기판을 사용할 수 있다. 또한, 별도의 기판의 상에 설치된 반도체층을 반도체층(700)으로서 사용할 수도 있다.
또한, 반도체층(700)에 있어서 복수의 메모리 셀에서의 사이 영역에 절연 분리 영역을 형성해도 좋다.
영역(702)은, N형 및 P형의 한쪽의 도전형을 부여하는 도펀트가 첨가된 영역이다.
영역(703a) 및 영역(703b)은, 서로 이격해서 설치되고, N형 및 P형의 다른 쪽 도전형을 부여하는 도펀트가 첨가된 영역이다. 영역(703a) 및 영역(703b)은, 메모리 셀에서의 출력 트랜지스터의 소스 영역 또는 드레인 영역으로서의 기능을 갖는다.
또한, 영역(702) 및 영역(703a)을 사용해서 메모리 셀에서의 다이오드가 형성된다. 또한, 이것에 한정되지 않고, 정류 소자로서 다이오드 접속된 트랜지스터를 별도 형성해도 좋다.
영역(704a) 및 영역(704b)은, 영역(703a) 및 영역(703b) 사이에, 서로 이격해서 설치되고, 영역(704a) 및 영역(704b) 사이에 채널 형성 영역이 형성된다. 영역(704a)은 영역(703a)에 접하고, 영역(704b)은 영역(703b)에 접한다.
영역(704a) 및 영역(704b)은, 영역(703a) 및 영역(703b)과 동일하고, N형 및 P형의 다른 쪽 도전형을 부여하는 도펀트가 첨가된 영역이다.
또한, 영역(704a) 및 영역(704b)의 도펀트의 농도가, 영역(703a) 및 영역(703b)의 도펀트의 농도보다 낮아도 좋다. 이때, 영역(704a) 및 영역(704b)을 저농도 영역이라고도 한다. 또한, 이때 영역(703a) 및 영역(703b)을 고농도 영역이라고 해도 좋다. 또한, 영역(704a) 및 영역(704b)의 깊이는, 영역(703a) 및 영역(703b)의 깊이보다 작아도 좋지만, 이것에 한정되지 않는다.
절연층(705)은 반도체층(700) 상에 설치된다. 절연층(705)은 메모리 셀에 있어서 출력 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(705)으로서는, 예를 들어 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄, 유기 절연 재료(예를 들어 폴리이미드 또는 아크릴 등) 등의 재료 층을 사용할 수 있다. 또한, 절연층(705)에 적용 가능한 재료 층의 적층에 의해 절연층(705)을 구성해도 좋다.
도전층(706a)은 절연층(705) 상에 설치되고, 절연층(705)을 관통해서 설치된 제1 개구부를 통해서 영역(702)에 전기적으로 접속된다.
도전층(706b)은 절연층(705)을 개재해서 반도체층(700)에 중첩한다. 도전층(706b)에 중첩하는 반도체층(700)의 영역이 메모리 셀에서의 출력 트랜지스터의 채널 형성 영역이 된다. 도전층(706b)은 메모리 셀에서의 출력 트랜지스터의 게이트로서의 기능을 갖는다.
도전층(706c)은, 절연층(705) 상에 설치되고, 절연층(705)을 관통해서 설치된 제2 개구부를 통해서 영역(703b)에 전기적으로 접속된다.
절연층(707a)은 절연층(705) 상에 설치되고, 도전층(706a)에 있어서 서로 대향하는 한 쌍의 측면의 한쪽에 접한다.
절연층(707b)은 절연층(705) 상에 설치되고, 도전층(706a)에 있어서 서로 대향하는 상기 한 쌍의 측면의 다른 쪽에 접한다.
절연층(707c)은 절연층(705) 상에 설치되고, 도전층(706b)에 있어서 서로 대향하는 한 쌍의 측면의 한쪽에 접한다. 또한, 절연층(707c)은 절연층(705)을 개재해서 영역(704a)에 중첩한다.
절연층(707d)은 절연층(705) 상에 설치되고, 도전층(706b)에 있어서 서로 대향하는 상기 한 쌍의 측면의 다른 쪽에 접한다. 또한, 절연층(707d)은 절연층(705)을 개재해서 영역(704b)에 중첩한다.
절연층(707e)은 절연층(705) 상에 설치되고, 도전층(706c)에 있어서 서로 대향하는 한 쌍의 측면의 한쪽에 접한다.
절연층(707f)은 절연층(705) 상에 설치되고, 도전층(706c)에 있어서 서로 대향하는 상기 한 쌍의 측면의 다른 쪽에 접한다.
절연층(708a)은 절연층(707a) 상에 설치된다.
절연층(708b)은 절연층(707b) 상에 설치된다.
절연층(708c)은 절연층(707c) 상에 설치된다.
절연층(708d)은 절연층(707d) 상에 설치된다.
절연층(708e)은 절연층(707e) 상에 설치된다.
절연층(708f)은 절연층(707f) 상에 설치된다.
절연층(709)은 절연층(705) 상에 설치된다.
반도체층(710)은 절연층(709) 상에 설치된다. 반도체층(710)은 영역(711a) 및 영역(71lb)을 갖는다.
반도체층(710)으로서는, 예를 들어 실시 형태 3에서의 도 4a에 도시한 트랜지스터의 반도체층(603_A)에 적용 가능한 재료의 층을 사용할 수 있다. 반도체층(710)은 메모리 셀에서 선택 트랜지스터로서의 기능을 갖는 트랜지스터의 채널 형성층으로서 기능을 갖는다.
영역(711a) 및 영역(71lb)은, N형의 도전형을 부여하는 도펀트가 첨가된 영역이다. 영역(711a) 및 영역(71lb)으로서는, 상기 실시 형태 3에 있어서의 도 4a에 도시한 트랜지스터의 영역(604a_A) 및 영역(604b_A)에 첨가하는 도펀트로서 적용 가능한 도펀트를 사용할 수 있고, 또한 영역(711a) 및 영역(71lb)의 도펀트 농도는, 영역(604a_A) 및 영역(604b_A)에 적용 가능한 도펀트 농도의 범위로 설정할 수 있다.
영역(711a) 및 영역(71lb)은 서로 이격해서 설치되고, 영역(711a) 및 영역(71lb) 사이에 채널 형성 영역이 형성된다.
도전층(712a)은 도전층(706a) 및 반도체층(710)에 전기적으로 접속된다. 또한, 도전층(712a)의 일부는 영역(711a)에 중첩한다. 도전층(712a)은 메모리 셀에 서의 선택 트랜지스터로서의 기능을 갖는 트랜지스터의 소스와 드레인 중 한쪽으로서의 기능을 갖는다.
도전층(712b)은 도전층(706b) 및 반도체층(710)에 전기적으로 접속된다. 또한, 도전층(712b)의 일부는 영역(71lb)에 중첩한다. 도전층(712b)은 메모리 셀에서의 선택 트랜지스터로서의 기능을 갖는 트랜지스터의 소스 및 드레인의 다른 쪽으로서의 기능을 갖는다.
도전층(712c)은 도전층(706c)에 전기적으로 접속된다.
도전층(712a) 내지 도전층(712c)으로서는, 예를 들어 실시 형태 3에 있어서의 도 4a에 도시한 트랜지스터의 도전층(605a_A) 및 도전층(605b_A)에 적용 가능한 재료의 층을 사용할 수 있다.
절연층(713)은 반도체층(710) 상에 설치된다. 절연층(713)은 메모리 셀에서의 선택 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(713)으로서는 예를 들어 실시 형태 3에서의 도 4a에 도시한 트랜지스터 절연층(606_A)에 적용 가능한 재료의 층을 사용할 수 있다.
도전층(714)은 절연층(713)을 개재해서 반도체층(710)에 중첩한다. 도전층(714)은 메모리 셀에 있어서의 선택 트랜지스터로서의 기능을 갖는 트랜지스터의 게이트로서의 기능을 갖는다.
도전층(714)으로서는 예를 들어 실시 형태 3에서의 도 4a에 도시한 트랜지스터의 도전층(607_A)에 적용 가능한 재료의 층을 사용할 수 있다.
이상이 도 6에 도시한 메모리 셀의 구조예의 설명이다.
본 실시 형태에서는 서로 적층한 복수의 트랜지스터를 가짐으로써, 메모리 셀의 면적을 작게 할 수 있다.
또한, 본 실시 형태에서는 메모리 셀에 있어서 출력 트랜지스터로서의 기능을 갖는 트랜지스터를, 높은 전류 공급 능력을 갖는 제14족의 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 트랜지스터로 하고, 메모리 셀에 있어서의 선택 트랜지스터로서의 기능을 갖는 트랜지스터를 산화물 반도체층을 포함하고, 오프 전류가 낮은 트랜지스터로 함으로써, 메모리 셀의 동작을 고속으로 하면서, 데이터의 유지 기간을 길게 할 수 있다. 따라서, 소비 전력을 저감할 수 있다.
또한, 본 실시 형태에서는 선택 트랜지스터로서의 기능을 갖는 트랜지스터를, 도펀트가 첨가된 영역을 포함하는 산화물 반도체층을 포함하는 트랜지스터로 함으로써, 메모리 셀의 면적이 작은 경우라 하더라도 채널 형성 영역과, 소스 또는 드레인 사이의 저항을 작게 할 수 있다.
(실시 형태 6)
본 실시 형태에서는 트랜지스터의 전계 효과 이동도에 대해서 설명한다.
산화물 반도체에 한하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0로 하고, 측정되는 전계 효과 이동도를 μ이라고 하여 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 식으로 표현할 수 있다.
Figure pat00002
여기서 E는 포텐셜 장벽의 높이이며, k가 볼트먼 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는 이하의 식으로 표현된다.
Figure pat00003
여기서 e는 전기 소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30㎚ 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장이 없다.
선형 영역에서의 드레인 전류 Id는 이하의 식이 된다.
Figure pat00004
여기서 L은 채널 길이, W는 채널 폭이며, 여기에서는 L = W = 10㎛이다. 또한, Vd는 드레인 전압이다.
상기 식의 양변을 Vg로 나누고, 또한 양변의 대수를 빼면, 이하와 같이 된다.
Figure pat00005
식 5의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 바와 같이, 종축을 1n(Id/Vg), 횡축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In : Sn : Zn = 1 : 1 : 1인 것에서는 결함 밀도 N은 1×1012/㎠정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 식 2 및 식 3으로부터 μ0 = 120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn계 산화물로 측정되는 이동도는 35㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120㎠/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도 채널과 게이트 절연층의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 채널과 게이트 절연층과의 계면으로부터 x만큼 이격된 장소에서의 이동도 μ1은 이하의 식으로 표현된다.
Figure pat00006
여기서 D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는 B=4.75×107㎝/s, G=10㎚(계면 산란이 달하는 깊이)이다. D가 증가하(즉, 게이트 전압이 높아지)면, 식 6의 제 2항이 증가하기 때문에 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 16에 도시하였다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15, 15㎚으로 하였다. 이들 값은 스퍼터링법에 의해 형성된 박막을 측정해서 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 하였다. 또한, 게이트 절연층의 두께는 100㎚, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 16에서 도시한 바와 같이, 게이트 전압 1V강으로 이동도 100㎠/Vs 이상의 피크를 주는데, 게이트 전압이 더욱 높아지면 계면 산란이 커지고, 이동도가 저하한다. 또한, 계면 산란을 저감하기 위해서는 반도체층 표면을 원자 레벨에서 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용해서 미세한 트랜지스터를 제작했을 경우의 특성을 계산한 결과를 도 17a 내지 도 17c, 도 18a 내지 도 18c, 및 도 19a 내지 도 19c에 도시하였다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 20a 및 도 20b에 도시하였다. 도 20a 및 도 20b에 도시한 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(903a) 및 반도체 영역(903c)을 갖는다. 반도체 영역(903a) 및 반도체 영역(903c)의 저항률은 2×10-3Ω㎝로 한다.
도 20a에 도시한 트랜지스터는 하지 절연막(901)과, 하지 절연막(901)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(902) 상에 형성된다. 트랜지스터는 반도체 영역(903a), 반도체 영역(903c)과, 그것들을 사이에 두고 채널 형성 영역이 되는 진성의 반도체 영역(903b)과 게이트 전극(905)을 갖는다. 게이트 전극(905)의 폭을 33㎚로 한다.
게이트 전극(905)과 반도체 영역(903b) 사이에는 게이트 절연층(904)을 갖고, 또한 게이트 전극(905)의 양측면에는 측벽 절연물(906a) 및 측벽 절연물(906b), 게이트 전극(905)의 상부에는 게이트 전극(905)과 다른 배선과의 단락을 방지하기 위한 절연물(907)을 갖는다. 측벽 절연물의 폭은 5㎚로 한다. 또한, 반도체 영역(903a) 및 반도체 영역(903c)에 접하고, 소스 전극(908a) 및 드레인 전극(908b)을 갖는다. 또한, 이 트랜지스터에서의 채널 폭을 40㎚으로 한다.
도 20b에 도시한 트랜지스터는 하지 절연막(901)과, 산화알루미늄으로 이루어지는 매립 절연물(902) 상에 형성되고, 반도체 영역(903a), 반도체 영역(903c)과, 그것들을 사이에 둔 진성의 반도체 영역(903b)과, 폭 33㎚의 게이트 전극(905)과 게이트 절연층(904)과 측벽 절연물(906a) 및 측벽 절연물(906b)과 절연물(907)과 소스 전극(908a) 및 드레인 전극(908b)을 갖는 점에서 도 20a에 도시한 트랜지스터와 같다.
도 20a에 도시한 트랜지스터와 도 20b에 도시한 트랜지스터의 차이점은, 측벽 절연물(906a) 및 측벽 절연물(906b) 하의 반도체 영역의 도전형이다. 도 20a에 도시한 트랜지스터에서는, 측벽 절연물(906a) 및 측벽 절연물(906b) 하의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(903a) 및 반도체 영역(903c)인데, 도 20b에 도시한 트랜지스터에서는 진성의 반도체 영역(903b)이다. 즉, 반도체 영역(903a)(반도체 영역(903c))과 게이트 전극(905)이 Loff 만큼 겹치지 않는 영역이 형성되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명백해진 바와 같이, 오프셋 길이는 측벽 절연물(906a) (측벽 절연물(906b))의 폭과 같다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 17a 내지 도 17c는 도 20a에 도시한 구조의 트랜지스터인 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 계산한 것이다.
도 17a는 게이트 절연층의 두께를 15㎚로 한 것이며, 도 17b는 10㎚로 한 것이며, 도 17c는 5㎚로 한 것이다. 게이트 절연층이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하한다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 10μA를 초과하는 것이 나타났다.
도 18a 내지 도 18c는, 도 20b에 도시한 구조의 트랜지스터에서, 오프셋 길이 Loff를 5 ㎚로 했지만 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 도시한다. 드레인 전류(Id)는 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 계산한 것이다. 도 18a는 게이트 절연층의 두께를 15㎚로 한 것이며, 도 18b는 10㎚으로 한 것이며, 도 18c는 5㎚로 한 것이다.
또한, 도 19a 내지 도 19c는, 도 20b에 도시한 구조의 트랜지스터에서, 오프셋 길이 Loff를 15㎚으로 했지만 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 계산한 것이다. 도 19a는 게이트 절연층의 두께를 15㎚으로 한 것이며, 도 19b는 10㎚으로 한 것이며, 도 19c는 5㎚으로 한 것이다.
모두 게이트 절연층이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도(μ)의 피크값이나 온 전류에는 두드러진 변화는 없다.
또한, 이동도(μ)의 피크는 도 17a 내지 도 17c에서는 80㎠/Vs 정도인데, 도 18에서는 60 ㎠/Vs 정도, 도 19a 내지 도 19c에서는 40㎠/Vs 정도로, 오프셋 길이 Loff가 증가할수록 저하한다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류는 오프셋 길이 Loff의 증가에 따라 감소하는데, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서 드레인 전류는 10μA를 초과하는 것이 나타났다.
(실시 형태 7)
본 실시 형태에서는 반도체 기억 장치의 구성예에 대해서 설명한다.
본 실시 형태의 반도체 기억 장치의 구성예에 대해서, 도 7을 사용해서 설명한다. 도 7은 본 실시 형태에 있어서의 반도체 기억 장치의 구성예를 도시하는 블록도이다.
도 7에 도시한 반도체 기억 장치는, 복수의 메모리 셀(MC라고도 함)(811)을 구비하는 메모리 셀 어레이(MCA라고도 함)(812)와, 제1 구동 회로(IDRV라고도 함)(813_1)와, 제2 구동 회로(JDRV라고도 함)(813_2)와, 구동 제어 회로(DCTL이라고도 함)(813_3)를 구비한다.
메모리 셀 어레이의 구성으로서는 상기 실시 형태 2에 도시한 반도체 기억 장치에 있어서의 메모리 셀 어레이의 구성을 적용할 수 있다.
제1 구동 회로(813_1)에는 행 어드레스 신호가 입력된다. 제1 구동 회로(813_1)는 입력된 행 어드레스 신호를 따라서 행 방향으로 배열된 배선을 선택하고, 선택한 배선의 전압을 설정하는 기능을 갖는다. 제1 구동 회로(813_1)는 예를 들어 디코더를 사용해서 구성된다. 디코더는 입력된 행 어드레스 신호를 따라서 배선을 선택하는 기능을 갖는다. 또한, 본 실시 형태의 반도체 기억 장치를 복수의 제1 구동 회로(813_1)를 구비하는 구성으로 해도 좋다.
제2 구동 회로(813_2)에는 데이터 신호 및 열 어드레스 신호가 입력된다. 제2 구동 회로(813_2)는, 열방향으로 배열된 배선의 전압을 설정하는 기능을 갖는다. 제2 구동 회로(813_2)는 예를 들어 디코더, 복수의 아날로그 스위치, 판독 신호 출력 회로 및 판독 회로를 사용해서 구성된다. 디코더는 배선을 선택하는 기능을 갖고, 복수의 아날로그 스위치는 디코더로부터 입력되는 신호에 따라서 데이터 신호를 출력할 지의 여부를 제어하는 기능을 갖고, 판독 신호 출력 회로는 판독 신호를 데이터선 또는 선택선으로서의 기능을 갖는 배선으로 출력하는 기능을 갖고, 판독 회로는 판독 신호에 의해 선택한 배선에 전기적으로 접속된 메모리 셀(811)에 기억된 데이터를 판독하는 기능을 갖는다.
구동 제어 회로(813_3)에는 기입 제어 신호, 판독 제어 신호 및 어드레스 신호가 입력된다. 구동 제어 회로(813_3)는 입력되는 기입 제어 신호, 판독 제어 신호 및 어드레스 신호에 따라, 제1 구동 회로(813_1) 및 제2 구동 회로(813_2)의 동작을 제어하는 신호를 생성해서 출력하는 기능을 갖는다. 예를 들어, 구동 제어 회로(813_3)는 어드레스 신호에 따라서 복수의 행 어드레스 신호를 제1 구동 회로(813_1)에 출력하고, 복수의 열 어드레스 신호를 제2 구동 회로(813_2)에 출력하는 기능을 갖는다.
도 7을 사용해서 설명한 바와 같이, 본 실시 형태에서의 기억 장치의 일례는, 복수의 메모리 셀을 구비하는 메모리 셀 어레이와, 제1 구동 회로(IDRV라고도 함)와, 제2 구동 회로(JDRV라고도 함)와, 구동 제어 회로를 구비하는 구성이다.
상기 구성으로 함으로써, 각 메모리 셀로의 데이터의 기입 및 판독을 행할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 상기 실시 형태에서의 반도체 기억 장치를 구비한 전자 기기의 예에 대해서 설명한다.
본 실시 형태의 전자 기기의 구성예에 대해서, 도 8a 내지도 8d를 사용해서 설명한다.
도 8a에 도시한 전자 기기는 휴대형 정보 단말기의 예이다. 도 8a에 도시한 휴대형 정보 단말기는 하우징(1001a)과, 하우징(1001a)에 설치된 표시부(1002a)를 구비한다.
또한, 하우징(1001a)의 측면(1003a)에 외부 기기에 접속시키기 위한 접속 단자, 도 8a에 도시한 휴대형 정보 단말기를 조작하기 위한 버튼 중 1개 또는 여러 개를 설치해도 좋다.
도 8a에 도시한 휴대형 정보 단말기는 하우징(1001a) 중에 CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로 사이에서 신호의 송수신을 행하는 인터페이스와, 외부 기기와의 신호의 송수신을 행하는 안테나를 구비한다.
도 8a에 도시한 휴대형 정보 단말기는, 예를 들어 전화기, 전자 서적, 퍼스널 컴퓨터 및 게임기 중 1개 또는 여러 개로서의 기능을 갖는다.
도 8b에 도시한 전자 기기는 폴더식 휴대형 정보 단말기의 예이다. 도 8b에 도시한 휴대형 정보 단말기는 하우징(1001b)과, 하우징(1001b)에 설치된 표시부(1002b)와, 하우징(1004b)과, 하우징(1004b)에 설치된 표시부(1005b)와, 하우징(1001b) 및 하우징(1004b)을 접속하는 축부(1006b)를 구비한다.
또한, 도 8b에 도시한 휴대형 정보 단말기에서는, 축부(1006b)에 의해 하우징(1001b) 또는 하우징(1004b)을 움직이는 것에 의해, 하우징(1001b)을 하우징(1004b)에 중첩시킬 수 있다.
또한, 하우징(1001b)의 측면(1003b) 또는 하우징(1004b)의 측면(1007b)에 외부 기기에 접속시키기 위한 접속 단자, 도 8b에 도시한 휴대형 정보 단말기를 조작하기 위한 버튼 중 1개 또는 여러 개를 설치해도 좋다.
또한, 표시부(1002b) 및 표시부(1005b)에 서로 다른 화상 또는 일련의 화상을 표시시켜도 좋다. 또한, 표시부(1005b)를 반드시 설치하지 않아도 좋고, 표시부(1005b) 대신에 입력 장치인 키보드를 설치해도 좋다.
도 8b에 도시한 휴대형 정보 단말기는, 하우징(1001b) 또는 하우징(1004b) 중에 CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로 사이에서 신호의 송수신을 행하는 인터페이스를 구비한다. 또한, 도 8b에 도시한 휴대형 정보 단말기에, 외부와의 신호 송수신을 행하는 안테나를 설치해도 좋다.
도 8b에 도시한 휴대형 정보 단말기는, 예를 들어 전화기, 전자 서적, 퍼스널 컴퓨터 및 게임기 중 1개 또는 여러 개로서의 기능을 갖는다.
도 8c에 도시한 전자 기기는 설치형 정보 단말기의 예이다. 도 8c에 도시한 설치형 정보 단말기는 하우징(1001c)과, 하우징(1001c)에 설치된 표시부(1002c)를 구비한다.
또한, 표시부(1002c)를 하우징(1001c)에서의 갑판부(1008c)에 설치할 수도 있다.
또한, 도 8c에 도시한 설치형 정보 단말기는 하우징(1001c) 중에 CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로 사이에서 신호의 송수신을 행하는 인터페이스를 구비한다. 또한, 도 8c에 도시한 설치형 정보 단말기에 외부와의 신호의 송수신을 행하는 안테나를 설치해도 좋다.
또한, 도 8c에 도시한 설치형 정보 단말기에서의 하우징(1001c)의 측면(1003c)에 권(券) 등을 출력하는 권 출력부, 동전 투입부 및 지폐 삽입부 중 1개 또는 여러 개를 설치해도 좋다.
도 8c에 도시한 설치형 정보 단말기는, 예를 들어 현금 자동입출금기, 권 등의 주문을 하기 위한 정보 통신 단말기(멀티미디어 스테이션이라고도 함), 또는 게임기로서의 기능을 갖는다.
도 8d에 도시한 전자 기기는 설치형 정보 단말기의 예이다. 도 8d에 도시한 설치형 정보 단말기는 하우징(1001d)과, 하우징(1001d)에 설치된 표시부(1002d)를 구비한다. 또한, 하우징(1001d)을 지지하는 지지대를 설치해도 좋다.
또한, 하우징(1001d)의 측면(1003d)에 외부 기기에 접속시키기 위한 접속 단자, 도 8d에 도시한 설치형 정보 단말기를 조작하기 위한 버튼 중 1개 또는 여러 개를 설치해도 좋다.
또한, 도 8d에 도시한 설치형 정보 단말기는 하우징(1001d) 중에 CPU와, 기억 회로와, 외부 기기와 CPU 및 기억 회로 사이에서 신호의 송수신을 행하는 인터페이스를 구비해도 좋다. 또한, 도 8d에 도시한 설치형 정보 단말기에 외부와의 신호의 송수신을 행하는 안테나를 설치해도 좋다.
도 8d에 도시한 설치형 정보 단말기는, 예를 들어 디지털 포토 프레임, 모니터, 또는 텔레비전 장치로서의 기능을 갖는다.
상기 실시 형태의 반도체 기억 장치는, 예를 들어 전자 기기의 기억 회로의 하나로서 사용되고, 예를 들어 도 8a 내지 도 8d에 도시한 전자 기기의 기억 회로의 하나로서 사용된다.
도 8a 내지 도 8d를 사용해서 설명한 바와 같이, 본 실시 형태의 전자 기기의 일례는, 상기 실시 형태에서의 반도체 기억 장치가 사용된 기억 회로를 구비하는 구성이다.
상기 구성으로 함으로써, 전원을 공급하지 않을 경우에도 전자 기기 내의 정보를 일정 기간 유지할 수 있기 때문에, 신뢰성이 향상하고, 소비 전력을 저감할 수 있다.
또한, 도 8a 내지 도 8d에 도시한 구성에 한정되지 않고, 상기 실시 형태의 반도체 기억 장치를 사용하여, 커넥터가 설치된 휴대형의 반도체 기억 장치 등을 구성할 수도 있다.
또한, 상기 실시 형태에서의 반도체 기억 장치를 휴대 전화, 스마트 폰, 전자 서적 등 휴대 기기(휴대형 정보 단말기 등)에 응용했을 경우의 구체예를 이하에 나타내었다.
휴대 기기에서는 화상 데이터를 일시적으로 기억 등을 하기 위해서 SRAM 또는 DRAM이 사용되고 있다.
SRAM 또는 DRAM이 사용되는 이유로서 플래시 메모리는 응답이 늦고, 화상 처리에 부적합하기 때문이다.
한편, 화상 데이터를 일시적으로 기억하기 위해서 SRAM 또는 DRAM을 사용한 경우, 이하의 결점이 있다.
SRAM은 응답이 빠르다는 이점이 있다. 통상의 SRAM은 도 9a에 도시한 바와 같이, 1개의 메모리 셀이 트랜지스터(1001) 내지 트랜지스터(1006)의 6개의 트랜지스터로 구성되고, 그것을 X 디코더(1007), Y 디코더(1008)에서 구동한다. 또한, 통상의 SRAM은 트랜지스터(1003) 및 트랜지스터(1005)에 의해 구성되는 제1 인버터, 및 트랜지스터(1004) 및 트랜지스터(1006)에 의해 구성되는 제2 인버터에 의해 고속 구동이 가능하다.
그러나 통상의 SRAM은 1개의 메모리 셀을 6개의 트랜지스터로 구성하기 때문에 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F로 했을 때에 SRAM의 메모리 셀 면적은 통상 100 내지 150F2이다. 이로 인해 SRAM은 비트당 단가가 각종 메모리 중에서 가장 높다는 과제가 있다.
한편, DRAM은 도 9b에 도시된 바와 같이, 1개의 메모리 셀이 트랜지스터(1111) 및 유지 용량(1112)에 의해 구성되고, 그것을 X 디코더(1113), Y 디코더(1114)에서 구동한다. 1개의 메모리 셀을 1개의 트랜지스터 및 1개의 용량 소자로 구성할 수 있기 때문에 셀 면적이 작다. DRAM의 메모리 셀 면적은 통상 10F2 이하이다. 그러나 DRAM은 항상 리프레시 동작이 필요해서, 다른 데이터의 재기입을 행하지 않는 경우에서도 소비 전력이 발생한다는 과제가 있다.
상기 SRAM 및 DRAM에 대하여 상기 실시 형태에서의 반도체 기억 장치의 메모리 셀 면적은 10F2 전후이며, 또한 빈번한 리프레시 동작은 불필요하다.
상기 실시 형태에서의 반도체 기억 장치를 사용함으로써, 메모리 셀의 면적의 증대를 억제하면서, 소비 전력을 저감할 수 있기 때문에, 상기 2개의 과제를 해결할 수 있다.
또한, 도 10은 휴대 기기의 예의 블록도이다. 도 10에 도시하는 휴대 기기는 예를 들어 RF(Radio Frequency) 회로(1201), 아날로그 기저 대역 회로(1202), 디지털 기저 대역 회로(1203), 배터리(1204), 전원 회로(1205), 어플리케이션 프로세서(1206), 플래시 메모리인 메모리(1210), 디스플레이 컨트롤러(1211), 메모리(1212), 디스플레이(1213), 터치 센서(1219), 음성 회로(스피커 및 마이크 등)(1217) 및 입력 수단의 하나인 키보드(1218) 등으로 구성된다.
RF 회로(1201)는 예를 들어 데이터를 포함하는 전파를 수신하는 기능을 갖는다. RF 회로(1201)로서는 예를 들어 안테나 등이 사용된다.
터치 센서(1219)를 설치함으로써, 디스플레이(1213)에서의 표시부(1214)를 조작할 수 있다.
디스플레이(1213)는 표시부(1214), 소스 드라이버(1215) 및 게이트 드라이버(1216)에 의해 구성된다. 표시부(1214)는 소스 드라이버(1215) 및 게이트 드라이버(1216)에 의해 동작이 제어된다.
어플리케이션 프로세서(1206)는 CPU(1207), 디지털 시그널 프로세서(DSP이라고도 함)(1208) 및 인터페이스(IF라고도 함)(1209)를 구비한다.
또한, 메모리(1212)는 통상 SRAM 또는 DRAM으로 구성되지만, 상기 실시 형태의 반도체 기억 장치를 사용함으로써, 1비트당 메모리 단가를 저감할 수 있고, 또한 메모리(1212)의 소비 전력을 저감할 수 있다.
도 11은 상기 실시 형태에 있어서의 반도체 기억 장치를 적용한 메모리(1212)의 구성예이다. 도 11에 도시하는 메모리는 상기 실시 형태에서의 반도체 기억 장치를 적용한 기억 장치(1302) 및 기억 장치(1303), 스위치(1304), 스위치(1305) 및 메모리 컨트롤러(1301)에 의해 구성된다.
또한, 도 11에 도시하는 메모리를 메모리(1212)로서 적용한 도 10에 도시하는 휴대 기기의 동작예에 대해서 설명한다.
우선, 데이터를 포함하는 전파의 수신 또는 어플리케이션 프로세서(1206)에 의해 화상이 형성된다. 형성된 화상은 스위치(1304)를 통해서 기억 장치(1302)에 데이터로서 기억된다. 그리고 스위치(1305)를 통해서 기억 장치(1302)에 기억되어 있는 데이터를, 디스플레이 컨트롤러(1211)를 통해서 디스플레이(1213)에 출력하고, 디스플레이(1213)에 의해 입력된 화상 데이터에 따른 화상을 표시한다. 그대로 화상에 변경이 없으면 통상 60 이상 130Hz 이하의 주기로 기억 장치(1302)로부터 데이터가 판독되고, 판독된 데이터는 스위치(1305)를 통해서 디스플레이 컨트롤러(1211)에 계속 보내진다. 유저가 화면을 재기입하는 조작을 했을 때, 어플리케이션 프로세서(1206)에 의해 새로운 화상을 형성하고, 그 화상을 스위치(1304)를 통해서 기억 장치(1303)에 기억한다. 이 사이에도 정기적으로 기억 장치(1302)로부터 스위치(1305)를 통해서 화상 데이터를 판독한다. 기억 장치(1303)에 새로운 화상 데이터 기억을 마치면, 디스플레이(1213)에 있어서의 다음 프레임 기간에 기억 장치(1303)에 기억된 데이터를 판독하고, 판독한 데이터를 스위치(1305) 및 디스플레이 컨트롤러(1211)를 통해서 디스플레이(1213)에 출력한다. 데이터가 입력된 디스플레이(1213)는 입력된 화상 데이터에 따른 화상을 표시한다. 상기 판독 동작은 다음 데이터가 또 기억 장치(1302)에 기억될 때까지 계속된다. 이와 같이 기억 장치(1302) 및 기억 장치(1303)에 교대로 데이터를 기입하고, 판독함으로써 디스플레이(1213)에 의해 표시 동작을 행한다.
또한, 기억 장치(1302) 및 기억 장치(1303)는 각각 별도의 메모리 칩에 한정되지 않고, 1개의 메모리 칩을 분할해서 기억 장치(1302) 및 기억 장치(1303)로서 사용해도 좋다.
상기한 바와 같이 기억 장치(1302) 및 기억 장치(1303)에 상기 실시 형태에서의 반도체 기억 장치를 사용함으로써, 메모리 단가를 저감할 수 있고, 또한 소비 전력을 저감할 수 있다.
또한, 도 12는 전자 서적의 예를 도시한 블록도이다. 도 12는 예를 들어 배터리(1401), 전원 회로(1402), 마이크로프로세서(1403), 플래시 메모리인 메모리(1404), 음성 회로(1405), 키보드(1406), 메모리(1407), 터치 패널(1408), 디스플레이(1409) 및 디스플레이 컨트롤러(1410) 등에 의해 구성된다.
마이크로프로세서(1403)는 예를 들어 CPU(1403a), DSP(1403b) 및 IF(1403c)에 의해 구성된다.
예를 들어 메모리(1407)에 상기 실시 형태에서의 반도체 기억 장치를 사용할 수 있다. 메모리(1407)는 서적의 내용을 데이터로서 일시적으로 유지하는 기능을 갖는다.
메모리(1407)가 갖는 기능의 응용예로서는 유저가 하이라이트 기능을 사용하는 경우 등이 있다. 예를 들어, 유저가 전자 서적을 읽고 있을 때, 특정한 개소에 마킹을 하고 싶을 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 하고, 표시의 색을 바꾸고, 언더라인을 긋고, 문자를 굵게 하며, 문자의 서체를 바꾸는 등을 하여 주위와의 차이를 나타내는 것이다. 유저가 지정한 개소의 정보를 기억하고, 유지하는 기능이다. 이 정보를 장기 보존하는 경우에는 메모리(1404)에 카피해도 좋다.
상기한 바와 같이 메모리(1407)로서 상기 실시 형태에서의 반도체 기억 장치를 사용함으로써, 메모리 단가를 저감하고, 또한 소비 전력을 저감할 수 있다.
[실시예 1]
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때 기판을 가열해서 성막하는 것, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic% 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시키고, 노멀리?오프화시키는 것이 가능하게 된다.
예를 들어, 도 21a 내지 도 21c는 In, Sn, Zn을 주성분으로 하고, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛인 산화물 반도체막과, 두께 100㎚의 게이트 절연층을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다.
도 21a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이때 전계 효과 이동도는 18.8㎠/Vsec가 얻어진다. 한편, 기판을 의도적으로 가열해서 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 도 21b는 기판을 200℃로 가열해서 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도는 32.2㎠/Vsec가 얻어진다.
전계 효과 이동도는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써 더 높일 수 있다. 도 21c는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5㎠/Vsec가 얻어진다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 도입되는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 함으로써도, 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있고, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화?탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거해서 고순도화함으로써 결정화를 도모할 수 있다. 이렇게 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vsec을 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 될 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시켜, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열해서 성막하는 것 및 또는 성막 후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리?오프화를 도모하는 것에도 기여한다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트해버리는 경향이 있다. 그러나, 기판을 의도적으로 가열해서 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리?오프가 되는 방향으로 움직이고, 이러한 경향은 도 21a와 도 21b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꿈으로써도 제어가 가능하고, 조성비로서 In : Sn : Zn = 2 : 1 : 3으로 함으로써 트랜지스터의 노멀리?오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In : Sn : Zn = 2 : 1 : 3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 혹은 열 처리 온도는, 150도 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이고, 보다 고온에서 성막하거나 혹은 열 처리함으로써 트랜지스터의 노멀리?오프화를 도모하는 것이 가능하게 된다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열처리를 함으로써 게이트 바이어스?스트레스에 대한 안정성을 높일 수 있다. 예를 들어 2MV/㎝, 150℃, 1시간 인가의 조건에서 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로 산화물 반도체막 성막 후에 가열 처리를 행하지 않고 있는 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 하여 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 이어서, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 이어서, 게이트 절연층에 인가되는 전계 강도가 2MV/㎝가 되도록 Vg에 20V를 인가하고, 그대로 1시간 유지하였다. 이어서 Vg를 0V로 하였다. 이어서, 기판 온도 25℃로 하고, Vd를 10V로 하여 트랜지스터의 Vg-Id를 측정하였다. 이것을 플러스 BT 시험이라 한다.
마찬가지로 우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 이어서, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 이어서, 게이트 절연층에 인가되는 전계 강도가 -2MV/㎝가 되도록 Vg에 -20V를 인가하고, 그대로 1시간 유지하였다. 이어서 Vg를 0V로 하였다. 이어서, 기판 온도 25℃로 하고, Vd를 10V로 하여 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라 한다.
시료 1의 플러스 BT 시험의 결과를 도 22a에, 마이너스 BT 시험의 결과를 도 22b에 나타내었다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 23a에, 마이너스BT 시험의 결과를 도 23b에 나타내었다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다.
시료 1 및 시료 2 모두, BT 시험 전후의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 혹은 불활성 가스, 또는 감압 하에서 열처리를 행하고나서 산소를 포함하는 분위기 중에서 열처리를 행해도 좋다. 처음에 탈수화?탈수소화를 행하고나서 산소를 산화물 반도체에 가함으로써, 열처리의 효과를 보다 높일 수 있다. 또한, 추후에 산소를 첨가하기 위해서는, 산소 이온을 전계에서 가속해서 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체 중 및 적층되는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉된 산소에 의해 보상할 수 있게 된다. 과잉 산소는 주로 격자 사이에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020㎤ 이하로 하면, 결정에 왜곡 등을 부여하지 않고서 산화물 반도체 중에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비 In : Sn : Zn = 1 : 1 : 1의 타깃을 사용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD : X-Ray Diffraction)에서 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열 처리 온도는 임의인데, 예를 들어 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로 In-Sn-Zn-O막의 XRD 분석을 하였다. XRD 분석에는 BrukerAXS사제 X선 회절 장치 D8 ADVANCE를 사용하고, Out-of-Plane법으로 측정하였다.
XRD 분석을 한 시료로서 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 상에 In-Sn-Zn-O막을 100㎚의 두께로 성막하였다.
In-Sn-Zn-O막은 스퍼터링 장치를 사용하고, 산소 분위기에서 전력을 100W (DC)로 성막하였다. 타깃은 In : Sn : Zn = 1 : 1 : 1 [원자수비]인 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막 시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료A로 하였다.
이어서, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 추가로 1시간의 가열 처리를 행하였다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 24에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg로 결정 유래된 피크가 관측되었다.
이와 같이 In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막 시에 의도적으로 가열하는 것 및 또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는 산화물 반도체에서 악성 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하는 것, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의해서 트랜지스터의 노멀리?오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서 상기 오프 전류값의 단위는 채널 폭 1㎛당 전류값을 나타낸다.
도 25에 트랜지스터의 오프 전류와 측정 시 기판 온도(절대 온도)의 역수와의 관계를 나타낸다. 여기에서는 간단화를 위하여 측정 시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축이라고 한다.
구체적으로는 도 25에 도시한 바와 같이, 기판 온도가 125℃의 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃의 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)의 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에서 0.1aA/㎛(1×10-19A/㎛)이하로, 85℃에서 10zA/㎛(1×10-20A/㎛)이하로, 실온에서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다. 이들의 오프 전류값은 Si를 반도체막으로서 사용한 트랜지스터에 비하여, 지극히 낮은 것임은 명확하다.
무엇보다 산화물 반도체막의 성막 시에 수소나 수분이 막 중에 혼입하지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터 가스는 수분이 막 중에 포함되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 바로 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 내의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교해서 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료의 트랜지스터에서 기판 온도와 전기적 특성의 관계에 대해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기서 트랜지스터에서 게이트 전극과 한 쌍의 전극과의 중첩하는 폭을 Lov라 부르고, 산화물 반도체막에 대한 한 쌍의 전극의 초과를 dW라 부른다.
도 26에 Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또한, 도 27a에 기판 온도와 임계값 전압의 관계를, 도 27b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 27a로부터 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃이고, 1.09V 내지 -0.23V이었다.
또한, 도 27b에 의해 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃이고, 36㎠/Vs 내지 32㎠/Vs이었다. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족할 수 있다. 예를 들어, L/W = 33㎚/40㎚의 FET에서 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12㎂ 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체에서 만들어지는 집적 회로 중에 산화물 반도체에서 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
[실시예 2]
본 실시예에서는 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 대해서 도 28a 및 도 28b 등을 사용해서 설명한다.
도 28a 및 도 28b는 코플래너형인 톱 게이트?톱 콘택트 구조인 트랜지스터의 상면도 및 단면도이다. 도 28a에 트랜지스터의 상면도를 나타낸다. 또한, 도 28b에 도 28a의 일점쇄선(A1-A2)에 대응하는 단면(A1-A2)을 나타낸다.
도 28b에 도시한 트랜지스터는 기판(2000)과, 기판(2000) 상에 설치된 하지 절연막(2002)과, 하지 절연막(2002)의 주변에 설치된 보호 절연막(2004)과, 하지 절연막(2002) 및 보호 절연막(2004) 상에 설치된 고저항 영역(2006a) 및 저저항 영역(2006b)을 갖는 산화물 반도체막(2006)과, 산화물 반도체막(2006) 상에 설치된 게이트 절연층(2008)과, 게이트 절연층(2008)을 개재해서 산화물 반도체막(2006)과 중첩해서 설치된 게이트 전극(2010)과, 게이트 전극(2010)의 측면과 접해서 설치된 측벽 절연막(2012)과, 적어도 저저항 영역(2006b)과 접해서 설치된 한 쌍의 전극(2014)과, 적어도 산화물 반도체막(2006), 게이트 전극(2010) 및 한 쌍의 전극(2014)을 덮어서 설치된 층간 절연막(2016)과, 층간 절연막(2016)에 형성된 개구부를 통해서 적어도 한 쌍의 전극(2014)의 한쪽과 접속해서 설치된 배선(2018)을 갖는다.
또한, 도시하지 않지만, 층간 절연막(2016) 및 배선(2018)을 덮어서 설치된 보호막을 갖고 있어도 상관없다. 상기 보호막을 설치함으로써, 층간 절연막(2016)의 표면 전도에 기인해서 발생하는 미소한 누설 전류를 저감할 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.
[실시예 3]
본 실시예에서는, 상기와는 상이한 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 대해서 나타낸다.
도 29a 및 도 29b는 본 실시예에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 29a는 트랜지스터의 상면도이다. 또한, 도 29b는 도 29a의 일점쇄선(B1-B2)에 대응하는 단면도이다.
도 29b에 도시한 트랜지스터는 기판(2100)과, 기판(2100) 상에 설치된 하지 절연막(2102)과, 하지 절연막(2102) 상에 설치된 산화물 반도체막(2106)과, 산화물 반도체막(2106)과 접하는 한 쌍의 전극(2114)과, 산화물 반도체막(2106) 및 한 쌍의 전극(2114) 상에 설치된 게이트 절연층(2108)과, 게이트 절연층(2108)을 개재해서 산화물 반도체막(2106)과 중첩해서 설치된 게이트 전극(2110)과, 게이트 절연층(2108) 및 게이트 전극(2110)을 덮어서 설치된 층간 절연막(2116)과, 층간 절연막(2116)에 형성된 개구부를 통해서 한 쌍의 전극(2114)과 접속하는 배선(2118)과, 층간 절연막(2116) 및 배선(2118)을 덮어서 설치된 보호막(2120)을 갖는다.
기판(2100)으로서는 유리 기판을, 하지 절연막(2102)으로서는 산화 실리콘막을, 산화물 반도체막(2106)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(2114)으로서는 텅스텐막을, 게이트 절연층(2108)으로서는 산화 실리콘막을, 게이트 전극(2110)으로서는 질화 탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(2116)으로서는 산화 질화 실리콘막과 폴리이미드막의 적층 구조를, 배선(2118)으로서는 티타늄막, 알루미늄막, 티타늄막이 이러한 순서로 형성된 적층 구조를, 보호막(2120)으로서는 폴리이미드막을 각각 사용하였다.
또한, 도 29a에 도시한 구조의 트랜지스터에서 게이트 전극(2110)과 한 쌍의 전극(2114)의 중첩하는 폭을 Lov라고 부른다. 마찬가지로 산화물 반도체막(2106)에 대한 한 쌍의 전극(2114)의 초과를 dW라 부른다.
111 트랜지스터
112 트랜지스터
113 정류소자
200 메모리셀
201 배선
202 배선
203 배선
204 배선
205 배선
211 트랜지스터
212 트랜지스터
213 정류 소자
600 피 소자 형성층
603 반도체층
604a 영역
604b 영역
605a 도전층
605b 도전층
606 절연층
607 도전층
608a 영역
608b 영역
609a 절연층
609b 절연층
700 반도체층
702 영역
703a 영역
703b 영역
704a 영역
704b 영역
705 절연층
706a 도전층
706b 도전층
706c 도전층
707a 절연층
707b 절연층
707c 절연층
707d 절연층
707e 절연층
707f 절연층
708a 절연층
708b 절연층
708c 절연층
708d 절연층
708e 절연층
708f 절연층
709 절연층
710 반도체층
711a 영역
711b 영역
712a 도전층
712b 도전층
712c 도전층
713 절연층
714 도전층
811 메모리셀
812 메모리 셀 어레이
813_1 제1 구동 회로
813_2 제2 구동 회로
813_3 구동 제어 회로
901 하지 절연막
902 매립 절연막
903a 반도체 영역
903b 반도체 영역
903c 반도체 영역
904 게이트 절연층
905 게이트 전극
906a 측벽 절연막
906b 측벽 절연막
907 절연막
908a 소스 전극
908b 드레인 전극
1001a 하우징
1001b 하우징
1001c 하우징
1001d 하우징
1002a 표시부
1002b 표시부
1002c 표시부
1002d 표시부
1003a 측면
1003b 측면
1003c 측면
1003d 측면
1004b 하우징
1005b 표시부
1006b 축면
1007b 측면
1008c 갑판부
1001 트랜지스터
1003 트랜지스터
1004 트랜지스터
1005 트랜지스터
1006 트랜지스터
1007 X 디코더
1008 Y 디코더
1111 트랜지스터
1112 유지 용량
1113 X 디코더
1114 Y 디코더
1201 RF 회로
1202 아날로그 기저 대역 회로
1203 디지털 기저 대역 회로
1204 밧테리
1205 전원 회로
1206 어플리케이션 프로세서
1207 CPU
1208 디지털 시그널 프로세서
1209 인터페이스
1210 메모리
1211 디스플레이 컨트롤러
1212 메모리
1213 디스플레이
1214 표시부
1215 소스 드라이버
1216 게이트 드라이버
1217 음성 회로
1218 키보드
1219 터치 센서
1301 메모리 컨트롤러
1302 기억 장치
1303 기억 장치
1304 스위치
1305 스위치
1401 밧테리
1402 전원 회로
1403 마이크로 프로세서
1403a CPU
1403b DSP
1403c IF
1404 메모리
1405 음성 회로
1406 키보드
1407 메모리
1408 터치 패널
1409 디스플레이
1410 디스플레이 컨트롤러
2000 기판
2002 하지 절연막
2004 보호 절연막
2006 산화물 반도체층
2006a 고저항 영역
2006b 저저항 영역
2008 게이트 절연층
2010 게이트 전극
2012 측벽 절연막
2014 전극
2016 층간 절연막
2018 배선
2100 기판
2102 하지 절연막
2106 산화물 반도체막
2108 게이트 절연층
2110 게이트 전극
2114 전극
2116 층간 절연막
2118 배선
2120 보호막

Claims (19)

  1. 반도체 장치로서,
    기억 회로를 포함하고,
    상기 기억 회로는,
    제1 트랜지스터와,
    제2 트랜지스터와,
    한 쌍의 전류 단자를 포함하는 정류 소자를 포함하고,
    상기 제1 트랜지스터의 소스와 드레인 중 한쪽은 데이터 신호를 수신하고,
    상기 제2 트랜지스터의 게이트는 상기 제1 트랜지스터의 소스와 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 전류 단자 중 한쪽은 상기 제2 트랜지스터의 소스 또는 드레인에 전기적으로 접속되고,
    상기 제1 트랜지스터는 산화물 반도체층을 포함하고,
    상기 산화물 반도체층 내에는 제1 채널 형성 영역이 형성되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 트랜지스터는 실리콘을 포함하는 반도체층을 포함하고,
    상기 반도체층 내에 제2 채널 형성 영역이 형성되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 산화물 반도체층은, 서로 이격하고 도펀트가 첨가된 한 쌍의 영역을 포함하고, 상기 한 쌍의 영역 사이에 상기 제1 채널 영역이 형성되는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 채널이 형성 영역은 비단결정이고,
    상기 제1 채널 형성 영역은 a-b면에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖는 상(phase)을 포함하고,
    상기 제1 채널 형성 영역에는, c축 방향에 수직인 방향에서 보아, 금속 원자가 층상으로 배열되거나, c축 방향에 수직인 방향에서 보아, 금속 원자와 산소 원자가 층상으로 배열되는, 반도체 장치.
  5. 반도체 기억 장치로서,
    i행(i는 2 이상의 자연수) 및 j열(j는 자연수)로 배열된 복수의 메모리 셀과,
    j개의 제1 배선과,
    i개의 제2 배선과,
    i개의 제3 배선과,
    j개의 제4 배선을 포함하고,
    상기 메모리 셀 각각은
    제1 트랜지스터와,
    제2 트랜지스터와,
    한 쌍의 전류 단자를 포함하는 정류 소자를 포함하고,
    상기 제1 트랜지스터의 소스와 드레인 중 한쪽은 상기 j개의 제1 배선 중 대응하는 하나에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트는 상기 i개의 제2 배선 중 대응하는 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스와 드레인 중 한쪽은 상기 i개의 제3 배선 중 대응하는 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 상기 제1 트랜지스터의 소스와 드레인 중 다른쪽에 전기적으로 접속되고,
    상기 전류 단자 중 한쪽은 상기 제2 트랜지스터의 소스와 드레인 중 다른쪽에 전기적으로 접속되고,
    상기 전류 단자 중 다른쪽은 상기 j개의 제4 배선 중 대응하는 하나에 전기적으로 접속하고,
    상기 제1 트랜지스터는 산화물 반도체층을 포함하고,
    상기 산화물 반도체층 내에는 제1 채널 형성 영역이 형성되는, 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 제2 트랜지스터는 실리콘을 포함하는 반도체층을 포함하고,
    상기 반도체층 내에 제2 채널 형성 영역이 형성되는, 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 산화물 반도체층은, 서로 이격하고 도펀트가 첨가된 한 쌍의 영역을 포함하고, 상기 한 쌍의 영역 사이에 상기 제1 채널 영역이 형성되는, 반도체 기억 장치.
  8. 제5항에 있어서,
    상기 제1 채널이 형성 영역은 비단결정이고,
    상기 제1 채널 형성 영역은 a-b면에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖는 상을 포함하고,
    상기 제1 채널 형성 영역에는, c축 방향에 수직인 방향에서 보아, 금속 원자가 층상으로 배열되거나, c축 방향에 수직인 방향에서 보아, 금속 원자와 산소 원자가 층상으로 배열되는, 반도체 기억 장치.
  9. 반도체 기억 장치로서,
    i행(i는 2 이상의 자연수) 및 j열(j는 자연수)로 배열된 복수의 메모리 셀과,
    j개의 제1 배선과,
    i개의 제2 배선과,
    i개의 제3 배선을 포함하고,
    상기 메모리 셀 각각은
    제1 트랜지스터와,
    제2 트랜지스터와,
    한 쌍의 전류 단자를 포함하는 정류 소자를 포함하고,
    상기 제1 트랜지스터의 소스와 드레인 중 한쪽은 상기 j개의 제1 배선 중 대응하는 하나에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트는 상기 i개의 제2 배선 중 대응하는 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스와 드레인 중 한쪽은 상기 i개의 제3 배선 중 대응하는 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 상기 제1 트랜지스터의 소스와 드레인 중 다른쪽에 전기적으로 접속되고,
    상기 전류 단자 중 한쪽은 상기 제2 트랜지스터의 소스와 드레인 중 다른쪽에 전기적으로 접속되고,
    상기 전류 단자 중 다른쪽은 상기 j개의 제1 배선 중 대응하는 하나에 전기적으로 접속하고,
    상기 제1 트랜지스터는 산화물 반도체층을 포함하고,
    상기 산화물 반도체층 내에는 제1 채널 형성 영역이 형성되는, 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 제2 트랜지스터는 실리콘을 포함하는 반도체층을 포함하고,
    상기 반도체층 내에 제2 채널 형성 영역이 형성되는, 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 산화물 반도체층은, 서로 이격하고 도펀트가 첨가된 한 쌍의 영역을 포함하고, 상기 한 쌍의 영역 사이에 상기 제1 채널 영역이 형성되는, 반도체 기억 장치.
  12. 제9항에 있어서,
    상기 제1 채널이 형성 영역은 비단결정이고,
    상기 제1 채널 형성 영역은 a-b면에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖는 상을 포함하고,
    상기 제1 채널 형성 영역에는, c축 방향에 수직인 방향에서 보아, 금속 원자가 층상으로 배열되거나, c축 방향에 수직인 방향에서 보아, 금속 원자와 산소 원자가 층상으로 배열되는, 반도체 기억 장치.
  13. 메모리 셀을 포함하는 반도체 장치로서,
    상기 메모리 셀은,
    반도체 층 내에 형성되어 있는 제1 채널 형성 영역,
    상기 제1 채널 영역 위에 있는 게이트 절연층, 및
    상기 게이트 절연층을 개재하여 상기 제1 채널 형성 영역 위에 있는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 반도체층 내에 형성되며 제1 도전형을 갖는 제1 영역, 및
    상기 반도체층 내에 형성되며 상기 제1 도전형과는 다른 제2 도전형을 갖는 제2 영역을 포함하는 다이오드;
    상기 반도체 층 위에 있는 절연층; 및
    상기 절연층 위에 있으며 산화물 반도체층을 포함하는 제2 트랜지스터
    를 포함하고,
    상기 제1 영역과 상기 제2 영역은 서로 접촉하고,
    상기 제1 영역은 상기 제1 트랜지스터의 제1 소스와 제1 드레인 중 한쪽에 전기적으로 접속되고,
    상기 게이트 전극은 상기 제2 트랜지스터의 제2 소스와 제2 드레인 중 한쪽에 전기적으로 접속되는, 반도체 장치.
  14. 제13항에 있어서,
    상기 반도체층은 실리콘을 포함하는, 반도체 장치.
  15. 제13항에 있어서,
    상기 반도체층은 반도체 기판인, 반도체 장치.
  16. 제13항에 있어서,
    상기 게이트 전극의 상면과 상기 절연층의 상면은 실질적으로 서로 같은 높이(flush)인, 반도체 장치.
  17. 제13항에 있어서,
    상기 제2 소스와 상기 제2 드레인 중 한쪽에 전기적으로 접촉하는 도전층을 더 포함하고,
    상기 도전층은 상기 제1 트랜지스터의 상기 게이트 전극의 상면에 접촉하는, 반도체 장치.
  18. 제13항에 있어서,
    상기 산화물 반도체층은, 서로 이격하고 도펀트가 첨가된 한 쌍의 영역을 포함하고, 상기 한 쌍의 영역 사이에 제2 채널 영역이 형성되는, 반도체 장치.
  19. 제18항에 있어서,
    상기 제2 채널이 형성 영역은 비단결정이고,
    상기 제2 채널 형성 영역은 a-b면에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖는 상을 포함하고,
    상기 제2 채널 형성 영역에는, c축 방향에 수직인 방향에서 보아, 금속 원자가 층상으로 배열되거나, c축 방향에 수직인 방향에서 보아, 금속 원자와 산소 원자가 층상으로 배열되는, 반도체 장치.
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